特許 7551049 長い保持時間を有する動的メモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-06

(45)【発行日】2024-09-17

(54)【発明の名称】長い保持時間を有する動的メモリ

(51)【国際特許分類】

   G11C 11/404 20060101AFI20240909BHJP

【ＦＩ】

G11C11/404

【請求項の数】 28

【外国語出願】

(21)【出願番号】P 2022011334

(22)【出願日】2022-01-27

(65)【公開番号】P2022119738

(43)【公開日】2022-08-17

【審査請求日】2022-06-07

(31)【優先権主張番号】63/145,489

(32)【優先日】2021-02-04

(33)【優先権主張国・地域又は機関】US

【前置審査】

(73)【特許権者】

【識別番号】522295047

【氏名又は名称】發明與合作實驗室有限公司

【氏名又は名称原語表記】Ｉｎｖｅｎｔｉｏｎ Ａｎｄ Ｃｏｌｌａｂｏｒａｔｉｏｎ Ｌａｂｏｒａｔｏｒｙ Ｐｔｅ． Ｌｔｄ．

(73)【特許権者】

【識別番号】522038477

【氏名又は名称】▲ゆぃ▼創科技股▲ふん▼有限公司

(74)【代理人】

【識別番号】110001896

【氏名又は名称】弁理士法人朝日奈特許事務所

(72)【発明者】

【氏名】盧 超群

(72)【発明者】

【氏名】戎 博斗

(72)【発明者】

【氏名】夏 濬

【審査官】小林 紀和

(56)【参考文献】

【文献】特開２００３－１３２６７８（ＪＰ，Ａ）

【文献】米国特許出願公開第２０２０／０１８５０２２（ＵＳ，Ａ１）

【文献】特開２００６－２３６３９８（ＪＰ，Ａ）

【文献】特開２０１４－０５９８３１（ＪＰ，Ａ）

【文献】特開平０７－２９６５８２（ＪＰ，Ａ）

【文献】特開２０２２－０３３６９３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １１／４０４

(57)【特許請求の範囲】

【請求項1】

ＤＲＡＭチップであって、
各ＤＲＡＭセルがアクセストランジスタ（１１）および蓄積キャパシタ（１２）を備える第１の群のＤＲＡＭセル、および
前記第１の群のＤＲＡＭセルに電気的に結合された第１の群のセンスアンプ（２０）
を備え、
第１の基準温度における前記ＤＲＡＭチップの保持時間は、第２の基準温度における保持時間以下であり、且つ、第３の基準温度における保持時間以下であり、
前記第１の基準温度、前記第２の基準温度、および前記第３の基準温度の関係は、
前記第１の基準温度＜前記第２の基準温度＜前記第３の基準温度、
である、ＤＲＡＭチップ。

【請求項2】

前記第１の基準温度が８５℃であり、前記第２の基準温度が９５℃であり、および前記第３の基準温度が１０５℃である、請求項１に記載のＤＲＡＭチップ。

【請求項3】

前記ＤＲＡＭチップの前記保持時間が、３シグマに基づいた、前記第１の群のＤＲＡＭセルの平均保持時間に応じて算出される、請求項１に記載のＤＲＡＭチップ。

【請求項4】

前記ＤＲＡＭチップの前記保持時間が略１３０ｍｓである、請求項３に記載のＤＲＡＭチップ。

【請求項5】

前記第１の基準温度における前記ＤＲＡＭチップの前記保持時間は、前記第２の基準温度における前記ＤＲＡＭチップの前記保持時間よりも小さく、および、前記第２の基準温度における前記ＤＲＡＭチップの前記保持時間は、前記第３の基準温度における前記ＤＲＡＭチップの前記保持時間よりも小さく、前記第１の基準温度から、前記第２の基準温度、前記第３の基準温度への前記保持時間の増加の傾斜は、１ｍｓ／℃よりも小さい、請求項１に記載のＤＲＡＭチップ。

【請求項6】

ＤＲＡＭチップであって、
各ＤＲＡＭセルがアクセストランジスタ（１１）および蓄積キャパシタ（１２）を備える第１の群のＤＲＡＭセル、および
前記第１の群のＤＲＡＭセルに電気的に結合された第１の群のセンスアンプ（２０）
を備え、
前記ＤＲＡＭチップの保持時間が、第１の基準温度から、第２の基準温度、第３の基準温度へと徐々に変化し、且つ、前記ＤＲＡＭチップの前記保持時間が、第４の基準温度および第５の基準温度において同じ、又は実質的に同じであり、前記第１の基準温度、前記第２の基準温度、前記第３の基準温度、前記第４の基準温度、および前記第５の基準温度の関係は、前記第１の基準温度＜前記第２の基準温度＜前記第３の基準温度≦前記第４の基準温度＜前記第５の基準温度、であるか、或いは、
前記ＤＲＡＭチップの保持時間が、前記第１の基準温度から、前記第２の基準温度、前記第３の基準温度へと徐々に変化し、且つ、前記第１の基準温度、前記第２の基準温度、および前記第３の基準温度における前記ＤＲＡＭチップの前記保持時間が、前記第１の基準温度、前記第２の基準温度、および前記第３の基準温度それぞれにおける所定の保持時間の少なくとも２．２倍である、ＤＲＡＭチップ。

【請求項7】

前記ＤＲＡＭチップの前記保持時間が、前記第１の基準温度から、前記第２の基準温度、前記第３の基準温度へと徐々に減少し、前記第１の基準温度が８５℃であり、前記第２の基準温度が９５℃であり、前記第３の基準温度が１０５℃であり、前記第４の基準温度が１０５℃であり、および前記第５の基準温度が１１５℃である、請求項６に記載のＤＲＡＭチップ。

【請求項8】

前記ＤＲＡＭチップの前記保持時間が、前記第４の基準温度および前記第５の基準温度において略１００ｍｓである、請求項６に記載のＤＲＡＭチップ。

【請求項9】

前記第１の基準温度、前記第２の基準温度、および前記第３の基準温度における前記所定の保持時間が、それぞれ、６４ｍｓ、３２ｍｓ、および１６ｍｓである、請求項６に記載のＤＲＡＭチップ。

【請求項10】

前記ＤＲＡＭチップにおいて利用される信号ＯＮＥの電圧レベルよりも高い第１の電圧レベルを発生させる第１の維持電圧発生器をさらに備え、
前記第１の電圧レベルは、前記第１の群のＤＲＡＭセルの１つのＤＲＡＭセルの前記アクセストランジスタがオフにされる前に前記ＤＲＡＭセル内に記憶され、および、前記第１の電圧レベルが前記ＤＲＡＭチップの温度に依存する、請求項１に記載のＤＲＡＭチップ。

【請求項11】

前記ＤＲＡＭチップの前記温度が上昇すると、前記第１の電圧レベルが増加する、請求項１０に記載のＤＲＡＭチップ。

【請求項12】

ＤＲＡＭチップであって、
前記ＤＲＡＭチップにおいて利用される信号ＯＮＥの電圧レベルよりも高い第１の電圧レベルを出力する第１の維持電圧源、および
アクセストランジスタおよび蓄積キャパシタを備えるＤＲＡＭセル
を備え、
前記第１の電圧レベルは、前記ＤＲＡＭセルの前記アクセストランジスタがオフにされる前に前記ＤＲＡＭセル内に記憶され、前記ＤＲＡＭチップの保持時間は、８５℃の基準温度において６４ｍｓ以上である、ＤＲＡＭチップ。

【請求項13】

前記ＤＲＡＭチップの前記保持時間が、９５℃の基準温度において６４ｍｓ以上である、請求項１２に記載のＤＲＡＭチップ。

【請求項14】

前記ＤＲＡＭチップの前記保持時間が、１０５℃の基準温度において４８ｍｓ以上である、請求項１２に記載のＤＲＡＭチップ。

【請求項15】

前記第１の維持電圧源は、前記ＤＲＡＭチップ外部の第１の維持電圧発生器から供給される、請求項１２に記載のＤＲＡＭチップ。

【請求項16】

ＤＲＡＭチップであって、
電圧レベルを出力する電圧源、および
アクセストランジスタおよび蓄積キャパシタを備えるＤＲＡＭセル
を備え、
前記電圧源は、前記ＤＲＡＭセルの前記アクセストランジスタがオフにされる前に、前記ＤＲＡＭセルに選択的に結合され、前記ＤＲＡＭチップの保持時間は、８５℃の基準温度において６４ｍｓ以上である、ＤＲＡＭチップ。

【請求項17】

前記ＤＲＡＭチップの前記保持時間が、９５℃の基準温度において３２ｍｓ以上である、請求項１６に記載のＤＲＡＭチップ。

【請求項18】

前記ＤＲＡＭチップの前記保持時間が、１０５℃の基準温度において３２ｍｓ以上である、請求項１６に記載のＤＲＡＭチップ。

【請求項19】

ＤＲＡＭチップであって、
前記ＤＲＡＭチップにおいて利用される信号ＯＮＥの電圧レベルよりも高い第１の電圧レベルを出力する第１の維持電圧源、および
アクセストランジスタおよび蓄積キャパシタを備えるＤＲＡＭセル
を備え、
前記第１の電圧レベルは、前記ＤＲＡＭセルの前記アクセストランジスタがオフにされる前に前記ＤＲＡＭセル内に記憶され、前記第１の電圧レベルが前記ＤＲＡＭチップの温度に依存する、ＤＲＡＭチップ。

【請求項20】

前記ＤＲＡＭチップの前記温度が上昇すると、前記第１の電圧レベルが増加する、請求項１９に記載のＤＲＡＭチップ。

【請求項21】

前記ＤＲＡＭチップの保持時間が、８５℃の基準温度において６４ｍｓ以上である、請求項１９に記載のＤＲＡＭチップ。

【請求項22】

前記ＤＲＡＭチップの保持時間が、９５℃の基準温度において３２ｍｓ以上である、請求項１９に記載のＤＲＡＭチップ。

【請求項23】

前記ＤＲＡＭチップの保持時間が、１０５℃の基準温度において１６ｍｓ以上である、請求項１９に記載のＤＲＡＭチップ。

【請求項24】

ＤＲＡＭチップであって、
各ＤＲＡＭセルがアクセストランジスタおよび蓄積キャパシタを備える第１の群のＤＲＡＭセル、および
前記第１の群のＤＲＡＭセルに電気的に結合された第１の群のセンスアンプ
を備え、
前記ＤＲＡＭチップの保持時間が、第１の基準温度から、第２の基準温度、第３の基準温度へと徐々に変化し、
前記第１の基準温度、前記第２の基準温度、および前記第３の基準温度における前記ＤＲＡＭチップの前記保持時間が、前記第１の基準温度、前記第２の基準温度、および前記第３の基準温度それぞれにおけるＪＥＤＥＣ規定の保持時間の少なくとも１．３～２倍である、ＤＲＡＭチップ。

【請求項25】

前記第１の基準温度、前記第２の基準温度、および前記第３の基準温度における前記ＪＥＤＥＣ規定の保持時間は、それぞれ、６４ｍｓ、３２ｍｓ、及び１６ｍｓである、請求項２４に記載のＤＲＡＭチップ。

【請求項26】

前記第１の基準温度は８５℃であり、前記第２の基準温度は９５℃であり、前記第３の基準温度は１０５℃である、請求項２４に記載のＤＲＡＭチップ。

【請求項27】

前記ＤＲＡＭチップにおいて利用される信号ＯＮＥの電圧レベルよりも高い第１の電圧レベルを出力する第１の維持電圧源をさらに備え、
一つのＤＲＡＭセルの前記蓄積キャパシタの１つの電極は、前記ＤＲＡＭチップにおいて利用される信号ＯＮＥの電圧レベルの１／２倍以上である所定の電圧レベルに結合される、請求項２６に記載のＤＲＡＭチップ。

【請求項28】

前記蓄積キャパシタ内の２つの電極の差電圧が、前記ＤＲＡＭチップにおいて利用される信号ＯＮＥの電圧レベルの１／２倍以下である、請求項２７に記載のＤＲＡＭチップ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は動的メモリに、特に、持続可能なストレージアーキテクチャを有する動的メモリに関する。

【背景技術】

【0002】

最も広く使用されているＤＲＡＭセルは、そのソースを蓄積キャパシタに接続させ、および、そのドレインをビット線に接続させた１つのアクセストランジスタを有する。ビット線は、読出し（ＲＥＡＤ）が行われるべき信号を、セルアレイからカラムスイッチを介して、（データ線としても知られている）ＩＯ線に接続された第２段センスアンプに転送する、交差結合された第１段センスアンプに接続される。書込み（ＷＲＩＴＥ）動作中、ＩＯバッファにより送られた信号は複数のデータ線上で安定化され、それらは、第１段センスアンプに対してデータをさらに安定化して、アクセストランジスタを介して蓄積キャパシタ内に、正しい信号を書き込ませる。アクセストランジスタは、アクティブモード中（すなわち、アクセストランジスタがオン（ＯＮ）である間）の、蓄積キャパシタへの正しいデータの読出し（ＲＥＡＤ）動作または書込み（ＷＲＩＴＥ）動作の役割を果たす一方、さらに、アクセストランジスタが非アクティブモード中の（すなわち、アクセストランジスタがオフ（ＯＦＦ）である）場合に、記憶された信号の喪失を回避する。

【0003】

アクセストランジスタは、トランジスタを介した漏れ電流を最小にするために、高いしきい値電圧を有するように設計される。しかし、不十分な結果は、アクセストランジスタがその性能を、それがオン（ＯＮ）にされた場合に喪失するということである。その結果、ワード線は、蓄積キャパシタ内への、信号の書込み（ＷＲＩＴＥ）のための高い駆動能力をアクセストランジスタが有することを可能にするために、ブートストラップされるか、（通常、ワード線電圧源からの）高ＶＰＰに接続される必要がある。そうした高ＶＰＰは、ワード線ドライバを介して送られて、ワード線、またはアクセストランジスタのゲートに印加される。ＶＰＰは、アクセストランジスタに対して高電圧ストレスであるので、トランジスタの誘電体材料（たとえば、酸化層または高Ｋ材料）は、（コマンドデコーダ、アドレスデコーダ、および他のＩ／Ｏ回路等などの）ＤＲＡＭの他の支援回路または周辺回路において使用されるトランジスタに使用されるそれよりも厚くなるように設計されなければならない。したがって、アクセストランジスタの設計は、高性能又は高信頼度を維持するという課題に直面し、および信頼度と性能との間の困難なトレードオフを提示する。広く使用されているアクセストランジスタ設計は、高信頼度を実現することに、より注力しているが、アクセストランジスタの性能を犠牲にしなければならない。

【0004】

簡潔にまとめれば、従来のアクセストランジスタ設計に関して、それは、蓄積キャパシタ内の電荷を保持する長い保持時間に加勢するために漏れ電流を削減するための高いしきい値電圧、ＶＰＰのような高いワード線電圧を維持するための厚いゲート誘電体材料を有し、そしてアクセストランジスタの性能を犠牲にする。その結果、通常、ＶＣＣレベルと呼ばれる信号ＯＮＥの書込み（ＷＲＩＴＥ）または読出し（ＲＥＡＤ）は、より長い時間を要し、または、信号ＯＮＥを完全に再記憶できる訳でない。すなわち、書込み（ＷＲＩＴＥ）時間は、フル信号ＶＣＣが蓄積キャパシタ内に完全に書き込まれることを満たすには、より長くなる。

【0005】

ＤＲＡＭセルの一般的に使用されている設計を図１Ａに示し得る。ＤＲＡＭセルは、アクセストランジスタ１１およびキャパシタ１２を含む。アクセストランジスタ１１のゲートはワード線（ＷＬ）に結合され、および、交差結合されたセンスアンプ２０はビット線（ＢＬ）を介してアクセストランジスタ１１に結合される。複数のＤＲＡＭセルが、それぞれビット線に接続されると、ＤＲＡＭセルは、アクセストランジスタ１１をスイッチとして使用して、書込み（ＷＲＩＴＥ）モードにおいてキャパシタ内にビット線（ＢＬ）から蓄積されるべき、または、読出し（ＲＥＡＤ）モードにおいてビット線へ転送されるべき電荷を制御する。この例では、ビット線上のセル信号により転送される信号を増幅することにより、読出し（ＲＥＡＤ）モードにおいて交差結合されたセンスアンプによりラッチされる、信号ＯＮＥ（１．２Ｖと推定され、および信号ＯＮＥは通常、交差結合されたセンスアンプ２０から供給される、ＶＣＣＳＡのレベル電圧である）およびＺＥＲＯ（０Ｖと推定され、および信号ＺＥＲＯは通常、交差結合されたセンスアンプ２０から供給される、ＶＳＳのレベル電圧である）が存在しており、または、これらの信号ＯＮＥおよびＺＥＲＯは、書込み（ＷＲＩＴＥ）モードにおいて、セルに正しい信号を記憶するためにセンスアンプをツイストさせるために外部から書き込まれる。

【0006】

図１Ｂは、最も流通しているＤＲＡＭのアクセス（読出し（ＲＥＡＤ）または書込み（ＷＲＩＴＥ））動作中の、関連した信号波形を示す。例を挙げれば、２５ナノメートルのＤＲＡＭセルは通常、アレイ設計に関する（に取り囲まれた）以下のパラメータを有しており、ビット線ＯＮＥ電圧１．２Ｖ、ワード線ＯＮ（オン）は最大２．７ＶのＶＰＰを有し、ワード線ＯＦＦ（オフ）は約－０．３Ｖの電圧を有し、セルのしきい値電圧は約０．７～０．９Ｖにおよび、アクセストランジスタの誘電体は、２．７Ｖ（バーンインストレス下では、この数字は、許容し得る信頼度マージンのために３．４Ｖに上がる）の下で電解強度に耐えなければならず、ワード線ドライバ素子はさらに厚いゲート誘電体を使用しなければならず、よって、性能が犠牲にされなければならない。

【0007】

図１Ｂに示すように、最初は、ＤＲＡＭの蓄積キャパシタはスタンバイまたは非アクティブモードにあり（すなわち、アクセストランジスタはオフ（ＯＦＦ）であり）、アクセストランジスタのゲートに結合されたワード線の電圧レベルは、スタンバイ負電圧（－０．３Ｖ）である。ビット線およびビット線バーは、ＶＣＣＳＡ＝１．２ＶにおけるＯＮＥレベルと０ＶのＺＥＲＯレベルとの間の半ＶＣＣＳＡの電圧レベルで等しくされる。蓄積キャパシタがアクティブモードに入る（すなわち、アクセストランジスタがオン（ＯＮ）である）と、ワード線の電圧レベルは、スタンバイ負電圧（－０．３Ｖ）から上げられ、アクセストランジスタのしきい値電圧ＶＴ（０．７または０．８Ｖであり得る）を加えたＶＣＣＳＡ（１．２Ｖ）よりもはるかに高い、（２．７Ｖなどの）高レベルＶＰＰに引き上げられて、アクセストランジスタのゲート－ソース電圧を超える十分に大きな駆動を与える（たとえば、２．７Ｖ－１．２Ｖ－０．８Ｖ＝０．７Ｖ）。ビット線は蓄積キャパシタに結合される。ワード線は、（読出し（ＲＥＡＤ）または書込み（ＷＲＩＴＥ）などの）アクセス動作のために、そうした高電圧ＶＰＰにおいて連続的にオン（ＯＮ）である。アクセス動作に続いてリストア（ＲＥＳＴＯＲＥ）フェーズに進む。リストア（ＲＥＳＴＯＲＥ）フェーズ中、交差結合されたセンスアンプは、蓄積キャパシタ内の信号ＯＮＥまたはＺＥＲＯに基づいて蓄積キャパシタを再充電する。リストア（ＲＥＳＴＯＲＥ）フェーズ後、ワード線が、スタンバイモードにおけるワード線の電圧（－０．３Ｖ）にＶＰＰから引き下げられ、アクセストランジスタは非アクティブモードに入る。

【0008】

この高いＶＰＰ電圧ストレスは、周辺回路内のトランジスタに使用されるゲート酸化膜またはゲート絶縁体よりも厚いゲート酸化膜またはゲート絶縁体でアクセストランジスタを設計させ、これは、より悪いショートチャネル効果、トランジスタ電流のオンオフ（ＯＮ－ＯＦＦ）比、およびスイングの傾斜等などのアクセストランジスタ性能を劣化させる。さらに、しきい値電圧は、周辺回路のトランジスタ内で用いられるしきい値電圧も高くなるように設計されるが、スタンバイモード又は非アクティブモード中のアクセストランジスタを介した漏れ電流は、センシングのための蓄積された電荷の量を低下させる程、なお高い。１２ｎｍまたは７ｎｍのＦｉｎＦＥＴ（フィンフェット）プロセスにおいてＶＣＣＳＡがより低い（０．６Ｖなど）場合、スタンバイモードまたは非アクティブモードにおける漏れの問題は、より悪くなる。

【発明の概要】

【0009】

したがって、本発明は、持続可能なストレージアーキテクチャを有するＤＲＡＭを導入するものである。本発明の態様によれば、ＤＲＡＭは、ＤＲＡＭにおいて利用される信号ＯＮＥの電圧レベルよりも高い第１の電圧レベルを発生させる第１の維持電圧発生器を備える。ＤＲＡＭは、アクセストランジスタおよび蓄積キャパシタを備えるＤＲＡＭセルも備え、第１の維持電圧発生器の第１の電圧レベルは、ＤＲＡＭセルのアクセストランジスタがオフにされる前にＤＲＡＭセル内に記憶される。

【0010】

本発明の一態様によれば、ＤＲＡＭは、アクセストランジスタのゲート端子に結合されたワード線をさらに備え、ワード線は、第１の期間、および第１の期間後の第２の期間の間、アクセストランジスタをオンにするように選択され、第１の維持電圧発生器の第１の電圧レベルが、第２の期間中、ＤＲＡＭセル内に記憶される。ＤＲＡＭセルは第１の期間中、アクセス可能である。ＤＲＡＭはビット線を介してＤＲＡＭセルに、電気的に結合されたセンスアンプをさらに備え、第１の維持電圧発生器は第２の期間中、センスアンプに接続され、第１の維持電圧発生器の第１の電圧レベルはセンスアンプおよびビット線を介してＤＲＡＭセルに供給される。さらに、電圧源が第１の期間中、センスアンプに接続され、および、第２の期間中、センスアンプとの接続を断たれ、電圧源の電圧レベルは信号ＯＮＥの電圧レベルに等しい。

【0011】

本発明の別の目的は、持続可能なストレージアーキテクチャを有するＤＲＡＭチップを提供することである。ＤＲＡＭは、ＤＲＡＭセル、およびビット線を介してＤＲＡＭセルに電気的に結合されたセンスアンプを備える。ＤＲＡＭセルは、アクセストランジスタおよびキャパシタを備える。第１の維持電圧発生器および／または第２の維持電圧発生器は、センスアンプに、選択的に結合され、第１の維持電圧発生器はＤＲＡＭチップにおいて利用される信号ＯＮＥの電圧レベルよりも高い第１の電圧レベルを発生させ、第２の維持電圧発生器はＤＲＡＭチップにおいて利用される信号ＺＥＲＯの電圧レベルよりも低い第２の電圧レベルを発生させる。第１の電圧レベルまたは第２の電圧レベルは、ＤＲＡＭセルのアクセストランジスタがオフにされる前にＤＲＡＭセル内に記憶される。

【0012】

本発明の一態様によれば、ＤＲＡＭは、アクセストランジスタのゲート端子に結合されたワード線をさらに備え、ワード線は、第１の期間、および第１の期間後の第２の期間の間、アクセストランジスタをオンにするように選択され、第１の電圧レベルまたは第２の電圧レベルが、第２の期間中、ＤＲＡＭセル内に記憶される。ＤＲＡＭセルは第１の期間中、アクセス可能である。第２の維持電圧発生器が第２の期間中、センスアンプに接続され、第２の維持電圧発生器の第２の電圧レベルがセンスアンプおよびビット線を介してＤＲＡＭセルに供給される。さらに、電圧源が第１の期間中、センスアンプに接続され、および、第２の期間中、センスアンプとの接続を絶たれ、電圧源の電圧レベルは信号ＺＥＲＯの電圧レベルに等しい。

【0013】

本発明の一つの目的は、持続可能なストレージアーキテクチャを有するＤＲＡＭを提供することであり得る。本発明の態様によれば、ＤＲＡＭは、アクセストランジスタおよび蓄積キャパシタを有するＤＲＡＭセルと、アクセストランジスタのゲート端子に結合されたワード線とを備える。アクセストランジスタをオンにするような、ワード線の選択と、アクセストランジスタをオフにするような、ワード線の非選択との間の期間中、第１の電圧レベルまたは第２の電圧レベルがＤＲＡＭセル内に記憶され、第１の電圧レベルはＤＲＡＭにおいて利用される信号ＯＮＥの電圧レベルよりも高く、および、第２の電圧レベルはＤＲＡＭにおいて利用される信号ＺＥＲＯの電圧レベルよりも低い。さらに、本発明の態様によれば、ＤＲＡＭは、ＤＲＡＭセルに電気的に結合されたセンスアンプをさらに備え、第１の電圧レベルを発生させる第１の維持電圧発生器および第２の電圧レベルを発生させる第２の維持電圧発生器は、センスアンプに、選択的に結合される。

【0014】

本発明の一目的は、持続可能な記憶域を有するＤＲＡＭチップを提供することであり得る。本発明の態様によれば、ＤＲＡＭチップは、各ＤＲＡＭセルがアクセストランジスタならびに蓄積キャパシタを有する第１の群のＤＲＡＭセルおよび第２の群のＤＲＡＭセルを備える。ＤＲＡＭチップは、第１の群のＤＲＡＭセルにおける各ＤＲＡＭセルのアクセストランジスタのゲート端子に結合された第１のワード線、および第２の群のＤＲＡＭセルにおける各ＤＲＡＭセルのアクセストランジスタのゲート端子に結合された第２のワード線も備える。第１の群のＤＲＡＭセルにおける各ＤＲＡＭセルのアクセストランジスタをオンにするような、第１のワード線の選択と、第１の群のＤＲＡＭセルにおける各ＤＲＡＭセルのアクセストランジスタをオフにするような、第１のワード線の非選択との間の期間中、第１の群のＤＲＡＭセルの各ＤＲＡＭセルには第１の電圧レベルまたは第２の電圧レベルが供給され、第１の電圧レベルはＤＲＡＭチップにおいて利用される信号ＯＮＥの電圧レベルよりも高く、第２の電圧レベルはＤＲＡＭチップにおいて利用される信号ＺＥＲＯの電圧レベルよりも低い。

【0015】

本発明の別の態様によれば、ＤＲＡＭチップは第１の群のＤＲＡＭセルに電気的に結合された第１の群のセンスアンプをさらに備え、第１の電圧レベルまたは第２の電圧レベルが、第１の群のセンスアンプを介して、第１の群のＤＲＡＭセルの各ＤＲＡＭセルに供給される。さらに、ＤＲＡＭチップは第２の群のＤＲＡＭセルに電気的に結合された第２の群のセンスアンプをさらに備え、第１のワード線が選択されると、第２のワード線は非選択状態になり、第２の群のセンスアンプは第１の電圧源と第２の電圧源とに結合され、第１の電圧源の電圧レベルは信号ＯＮＥのそれに等しく、第２の電圧源の電圧レベルは信号ＺＥＲＯのそれに等しい。

【0016】

本発明の一目的は、より長い保持時間またはリフレッシュ時間を有するＤＲＡＭチップを提供することであり得る。本発明の態様によれば、ＤＲＡＭチップは、第１の群のＤＲＡＭセル、および第１の群のＤＲＡＭセルに電気的に結合された第１の群のセンスアンプを備え、第１の基準温度におけるＤＲＡＭチップの保持時間は、第２の基準温度における保持時間と同じ又は実質的に同じであり、且つ、第３の基準温度における保持時間と同じ又は実質的に同じであり、第１の基準温度は第２の基準温度よりも低く、第２の基準温度は第３の基準温度よりも低い。

【0017】

本発明の別の態様によれば、ＤＲＡＭチップは、第１の群のＤＲＡＭセル、および第１の群のＤＲＡＭセルに電気的に結合された第１の群のセンスアンプを備え、第１の基準温度におけるＤＲＡＭチップの保持時間は第２の基準温度におけるＤＲＡＭチップの保持時間よりも小さく、第２の基準温度におけるＤＲＡＭチップの保持時間は第３の基準温度におけるＤＲＡＭチップの保持時間よりも小さく、第１の基準温度は第２の基準温度よりも低く、第２の基準温度は第３の基準温度よりも低い。

【0018】

本発明の別の態様によれば、ＤＲＡＭチップは、第１の群のＤＲＡＭセル、および第１の群のＤＲＡＭセルに電気的に結合された第１の群のセンスアンプを備え、ＤＲＡＭチップの保持時間が、第１の基準温度から、第２の基準温度、第３の基準温度へと徐々に変化し、且つ、ＤＲＡＭチップの保持時間が、第４の基準温度および第５の基準温度において同じ又は実質的に同じであり、第１の基準温度は第２の基準温度よりも低く、第２の基準温度は第３の基準温度よりも低く、第３の基準温度は第４の基準温度以下であり、および、第４の基準温度は第５の基準温度よりも低い。

【0019】

本発明の別の態様によれば、ＤＲＡＭチップは、第１の群のＤＲＡＭセル、および第１の群のＤＲＡＭセルに電気的に結合された第１の群のセンスアンプを備え、ＤＲＡＭチップの保持時間が第１の基準温度から、第２の基準温度、第３の基準温度へと徐々に変化し、且つ、第１の基準温度、第２の基準温度、および第３の基準温度におけるＤＲＡＭチップの保持時間は、第１の基準温度、第２の基準温度、および第３の基準温度それぞれにおける所定の保持時間の少なくとも２．２倍である。

【0020】

本発明の一目的は持続可能なストレージアーキテクチャを有するＤＲＡＭチップを提供することであり得る。本発明の別の態様によれば、ＤＲＡＭチップは、アクセストランジスタおよび蓄積キャパシタを備えるＤＲＡＭセルと、ＤＲＡＭチップにおいて利用される信号ＯＮＥの電圧レベルよりも高い第１の電圧レベルを発生させる第１の維持電圧発生器とを備える。第１の電圧レベルは、ＤＲＡＭセルのアクセストランジスタがオフにされる前にＤＲＡＭセル内に記憶され、第１の電圧レベルはＤＲＡＭチップの温度に依存する。

【0021】

本発明の別の態様によれば、ＤＲＡＭチップは、アクセストランジスタおよび蓄積キャパシタを備えるＤＲＡＭセルと、ＤＲＡＭチップにおいて利用される信号ＯＮＥの電圧レベルよりも高い第１の電圧レベルを発生させる第１の維持電圧発生器とを備える。第１の電圧レベルは、ＤＲＡＭセルのアクセストランジスタがオフにされる前にＤＲＡＭセルに結合され、ＤＲＡＭセルの蓄積キャパシタの１つの電極は、ＤＲＡＭチップにおいて利用される信号ＯＮＥの電圧レベルの１／２倍よりも小さくない所定の電圧レベルに結合される。

【0022】

本発明の一目的は持続可能なストレージアーキテクチャを有するＤＲＡＭチップを提供することであり得る。本発明の別の態様によれば、ＤＲＡＭチップは、アクセストランジスタおよび蓄積キャパシタを備えるＤＲＡＭセルを備える。第１の電圧レベルは、ＤＲＡＭセルのアクセストランジスタがオフにされる前にＤＲＡＭセルに結合され、第１の電圧レベルは、ＤＲＡＭチップにおいて利用される信号ＯＮＥの電圧レベルよりも高く、第１の電圧レベルは、ＤＲＡＭチップ外部の第１の維持電圧発生器から供給される。

【0023】

本発明のこれらの、および他の目的は疑いなく、当業者に、種々の図および図面において示す、好ましい実施形態の以下の詳細な説明を読んだ後、明らかになるであろう。

【図面の簡単な説明】

【0024】

【図1A】ＤＲＡＭセルの一般的に使用されている設計を示す。

【図1B】最も流通しているＤＲＡＭのアクセス（読出し（ＲＥＡＤ）または書込み（ＷＲＩＴＥ））動作中の関連した信号波形を示す。

【図2】本発明の一実施形態によるＤＲＡＭセルのアクセス（読出し（ＲＥＡＤ）または書込み（ＷＲＩＴＥ））動作中の、関連した信号波形を示す。

【図3A】ＶＣＣＳＡよりも高い第１の維持電圧源に選択的に結合されたセンスアンプの模式的回路を示す。

【図3B】ＶＳＳよりも低い第２の維持電圧源に選択的に結合されたセンスアンプの模式的回路図を示す。

【図4】本発明の別の実施形態によるＤＲＡＭセルの関連した信号波形を示す。

【図5】プリチャージ動作に関する本発明の一実施形態の機能ブロック図を示す。

【図6】本発明によるプリチャージ動作についてのセンスアンプの動作を示す。

【図7A】正温度係数（ＴＣ）の電圧発生器の模式的回路図を示す。

【図7B】ゼロ温度係数（ＴＣ）の電圧発生器およびセルトラッキング回路の模式的回路図を示す。

【発明を実施するための形態】

【0025】

開示される装置および方法の以下に説明される実施形態の詳細な説明は、図面を参照しながら、本明細書中、限定でなく例示として提示される。特定の実施形態を詳細に示し、および説明しているが、添付された請求項の範囲から逸脱しない限り、種々の変更および修正を行い得ることが理解されよう。本発明の範囲は一切、複数の構成要素の数、それらの材料、それらの形状、それらの相対的な配置等に限定されるものでなく、単に、本発明の実施形態の例として開示している。

【0026】

本発明は、維持電圧源が、アクセストランジスタのターンオフ前に、ＤＲＡＭセルの蓄積キャパシタに電気的に結合され、および、維持電圧源の電圧レベルが、通常の信号ＯＮＥの電圧レベルよりも高く、または、維持電圧源の電圧レベルが、通常の信号ＺＥＲＯの電圧レベルよりも低い、持続可能なストレージアーキテクチャを有するＤＲＡＭを開示するものである。（オートプリチャージ動作、リストア（ＲＥＳＴＯＲＥ）フェーズ、リフレッシュフェーズ、およびプリチャージフェーズなどの）ＤＲＡＭ動作は、選択されたＤＲＡＭセルに、そのアクセストランジスタをオンにさせる。よって、アクセストランジスタのターンオン段階中に、ＤＲＡＭセルの蓄積キャパシタに上記維持電圧源を結合することにより、アクセストランジスタを介した漏れ電流がある場合でも、アクセストランジスタのターンオフ段階後、従来のＤＲＡＭ構造と比較して、より長い期間中、蓄積キャパシタはもちこたえ得る。

【0027】

［例１］
図２は、本発明の一実施形態によるＤＲＡＭセルのアクセス（読出し（ＲＥＡＤ）または書込み（ＷＲＩＴＥ））動作の、関連した信号波形を示す。ＤＲＡＭのスタンバイモードから開始することにより、アクセストランジスタ１１を完全にオフにするために、ワード線ＷＬが－０．３Ｖでバイアスされる。本実施形態では、ＶＣＣＳＡが１．２Ｖにセットされ、およびＶＳＳが０Ｖにセットされる。この例では、信号ＯＮＥのレベルは１．２Ｖであり、および、信号ＺＥＲＯのレベルは０Ｖ（ＧＮＤ）である。ビット線（ＢＬおよびＢＬＢ）は、ＶＣＣＳＡ＝１．２Ｖでの信号ＯＮＥレベルと、ＶＳＳ＝０Ｖでの信号ＺＥＲＯレベルとの間で、電圧レベル０．６Ｖで等しくされる。

【0028】

Ｔ０では、ワード線電圧は、ビット線に信号ＯＮＥまたはＺＥＲＯを転送するために、オンにされたアクセストランジスタ１１に、十分な駆動を与えるために、－０．３Ｖから、ＶＣＣＳＡの１．２Ｖおよびアクセストランジスタのしきい値電圧０．８Ｖよりもはるかに高い２．７Ｖに上昇している。信号が特定の大きさに増えるまで、センスアンプ２０は、ビット線（ＢＬ）およびビット線バー（ＢＬＢ）にわたり、信号を増幅するように活性化される。Ｔ１後、（ビット線上に、セル信号により転送された信号を増幅することによる）読出し（ＲＥＡＤ）動作または書込み（ＷＲＩＴＥ）動作（これらの信号ＯＮＥおよびＺＥＲＯは、正しい信号をＤＲＡＭセル内に記憶するために、センスアンプ２０をツイストさせるために、外部から書き込まれる）が行われ得る。当然、読出し（ＲＥＡＤ）または書込み（ＷＲＩＴＥ）に加えて、他のＤＲＡＭ動作がＴ１後に行われ得る。すなわち、ＤＲＡＭセルは、Ｔ１およびＴ２間の期間中にアクセス可能である。

【0029】

リストア（ＲＥＳＴＯＲＥ）フェーズ中のＴ２後、アクセストランジスタ１１の誘電体は、合理的に短いリストア時間の間、依然としてワード線（ＷＬ）からのＶＰＰで負荷を与えられる。第１の維持電圧源は、このリストア（ＲＥＳＴＯＲＥ）フェーズ中、ＤＲＡＭセルのキャパシタに、意図的に結合される。第１の維持電圧源の電圧レベルは、ＶＣＣＳＡの１．２Ｖ（または信号ＯＮＥの電圧レベル）よりも高い。これは、第１の維持電圧源に、選択的に結合されたセンスアンプ２０の回路模式図を示す図３Ａに示すように、（スイッチ１３をオンにすることなどにより）センスアンプ２０に第１の維持電圧源（ＶＣＣＳＡ＋Ｍ１）を接続し、または結合することにより、行われ得る。このリストア（ＲＥＳＴＯＲＥ）フェーズ中、元のＶＣＣＳＡ電圧源は、（スイッチ１４をオフにすることなどにより）センスアンプから切断され、第１の維持電圧源（ＶＣＣＳＡ＋Ｍ１）は、図３Ａに示すように、センスアンプ２０に接続される。Ｍ１は、第１の維持電圧源（ＶＣＣＳＡ＋Ｍ１）がＶＣＣＳＡよりも高いような正の数であり得る。一例では、Ｍ１は、０．６Ｖなどの、１／３ＶＣＣＳＡ～２／３ＶＣＣＳＡの範囲内にあり得る。たとえば、信号ＯＮＥが元々蓄積キャパシタ内にある場合、このリストア（ＲＥＳＴＯＲＥ）フェーズ中、第１の維持電圧源からの電圧レベル（１．２Ｖ＋０．６Ｖ）がそこでセンスアンプ２０を介して蓄積キャパシタ１２に供給される。すなわち、図２中の、Ｔ３におけるアクセストランジスタ１１のターンオフ（すなわち、ワード線ＷＬが、スタンバイモードにおけるワード線の電圧（－０．３Ｖ）に、ＶＰＰ２．７Ｖから引き下げられる）前に、蓄積キャパシタ１２には、通常の信号ＯＮＥの電圧レベル（ＶＣＣＳＡ）よりも高い、第１の維持電圧源の電圧レベルが供給される。よって、アクセストランジスタ１１のターンオフ後、アクセストランジスタ１１を介した漏れ電流が存在している場合にも、従来のＤＲＡＭ構造と比較して、より長い期間の間、蓄積キャパシタ１２がもちこたえ得る。一実施形態では、アクセストランジスタ１１のターンオフ後、またはリストア（ＲＥＳＴＯＲＥ）フェーズ後、第１の維持電圧源（ＶＣＣＳＡ＋Ｍ１）はセンスアンプ２０から切断され得る。さらに、ビット線（ＢＬ）は、ビット線（ＢＬ）の電圧レベルが、図２に示すように、Ｖｂ１にリセットされるように、電圧レベルＶｂ１を有するビット線電圧源に結合され得る。

【0030】

別の実施形態では、リストア（ＲＥＳＴＯＲＥ）フェーズ中のＴ２後、第２の維持電圧源は、リストア（ＲＥＳＴＯＲＥ）フェーズ中にＤＲＡＭセルのキャパシタに意図的に結合される。第２の維持電圧源の電圧レベルは、電圧源ＶＳＳ（０Ｖ、または信号ＺＥＲＯの電圧レベル）よりも低い。これは、図３Ｂに示すように、（スイッチ２３をオンにすることなどにより）センスアンプに、第２の維持電圧源（ＶＳＳ－Ｍ２）を接続することにより、行われ得る。図３ＢはＶＳＳよりも低い第２の維持電圧源（ＶＳＳ－Ｍ２）に、選択的に結合されたセンスアンプの回路模式図を示し、Ｍ２は正の数であり得る。一例では、Ｍ２は、０．６Ｖなどの、０．４Ｖ～０．８Ｖの範囲内にあり得る。当然、第２の維持電圧源が、リストア（ＲＥＳＴＯＲＥ）フェーズ中にセンスアンプ２０に結合されると、電圧源ＶＳＳは、（スイッチ２４をオフにすることなどにより）センスアンプ２０から切断される。信号ＺＥＲＯが元々、蓄積キャパシタ１２内にある場合、このリストア（ＲＥＳＴＯＲＥ）フェーズ中、電圧レベル（－０．６Ｖ）がそこで蓄積キャパシタに供給される。すなわち、図２中の、Ｔ３における、アクセストランジスタ１１のターンオフ（すなわち、ワード線ＷＬが、スタンバイモードにおけるワード線の電圧にＶＰＰから引き下げられる）前に、蓄積キャパシタ１２には、通常の信号ＺＥＲＯ（ＶＳＳ）の電圧レベルよりも低い、第２の維持電圧源の電圧レベルが供給される。一実施形態では、アクセストランジスタ１１のターンオフ後、またはリストア（ＲＥＳＴＯＲＥ）フェーズ後、第２の維持電圧源（ＶＳＳ－Ｍ２）は、センスアンプ２０から切断され得る。

【0031】

当然、別の実施形態では、第１の、および第２の維持電圧源はいずれも、リストア（ＲＥＳＴＯＲＥ）フェーズ中、ＤＲＡＭセルのキャパシタに、意図的に結合され得る。したがって、ワード線ＷＬがＶＰＰからスタンバイモードにおけるワード線の電圧に引き下げられる前に、信号ＯＮＥが元々蓄積キャパシタ内にある場合、電圧レベル（１．２Ｖ＋０．６Ｖ）がそのとき蓄積キャパシタ内に記憶され、または、信号ＺＥＲＯが元々蓄積キャパシタ内にある場合、電圧レベル（－０．６Ｖ）がそのとき蓄積キャパシタ内に記憶される。

【0032】

［例２］
蓄積された電荷を、アクセストランジスタを介して漏れることなく維持すべく漏れ電流を低減するために、通常、アクセストランジスタに、非常に高いしきい値電圧を持たせるように設計が行われる。ＶＣＣＳＡが０．６Ｖに低減される場合、７ｎｍまたは５ｎｍのプロセスのトライゲートもしくはＦｉｎＦＥＴトランジスタが、ＤＲＡＭ設計における周辺回路に採用され、これらのトランジスタのしきい値電圧が、０．３Ｖに低減されるなど、相応に調整され得る。本実施形態では、アクセストランジスタのしきい値電圧は、意図的に、０．５～０．６Ｖに上げられ得る。よって、蓄積キャパシタからの漏れ電流は大幅に、少なくとも３～４ディケード（＝０．６－０．３－０．３Ｖ、Ｓファクタが６８ｍＶ／ディケードである場合、漏れは、周辺トライゲート素子の漏れに対して４ディケード削減され得る。しきい値電圧が０．５Ｖに上げられた場合、漏れ電流は２～３ディケードのはずである）だけ、低減される。ＶＣＣＳＡ近くまで、または、少なくとも、０．６Ｖの８０％よりも大きく、しきい値電圧を上げることが提案される。本実施形態では、（ＦｉｎＦＥＴまたはトライゲートトランジスタなどの）アクセストランジスタの、ゲート誘電体の厚さが、その厚さを増加させることなく、周辺トランジスタの厚さとしてなお維持され、そしてその結果、トライゲート構造を使用することの、高性能のメリットが維持され得る。

【0033】

図４は、本発明の別の実施形態によるＤＲＡＭセルの関連した信号波形を示す。この例では、信号ＯＮＥのレベルは０．６Ｖであり、信号ＺＥＲＯのレベルは０Ｖ（ＧＮＤ）である。リストア（ＲＥＳＴＯＲＥ）フェーズ中のＴ２後、第１の維持電圧源は、リストア（ＲＥＳＴＯＲＥ）フェーズ中に、ＤＲＡＭセルのキャパシタに、意図的に結合される。第１の維持電圧源の電圧レベルは、ＶＣＣＳＡの０．６Ｖ（または信号ＯＮＥの電圧レベル）よりも高い。これは、第１の維持電圧源（ＶＣＣＳＡ＋Ｋ）をセンスアンプに接続することにより行われ、Ｋは正の数であり得る。一例では、Ｋは、０．３Ｖまたは０．４Ｖなどの、１／３ＶＣＣＳＡ～２／３ＶＣＣＳＡの範囲内にあり得る。したがって、０．６Ｖの信号ＯＮＥが元々、蓄積キャパシタ内にある場合、このリストア（ＲＥＳＴＯＲＥ）フェーズ中、電圧レベル（０．６Ｖ＋０．４Ｖ）がそこで蓄積キャパシタに供給される。すなわち、図４中のＴ３におけるアクセストランジスタのターンオフ（すなわち、ワード線ＷＬがＶＰＰからスタンバイモードにおけるワード線の電圧に引き下げられる）前に、蓄積キャパシタには、通常の信号ＯＮＥの電圧レベル（ＶＣＣＳＡの０．６Ｖ）よりも高い、第１の維持電圧源の電圧レベルが供給される。したがって、ワード線ＷＬがＶＰＰに引き上げられた後であるが、ワード線がスタンバイまたは非アクティブモードに引き下げられる前に、信号ＯＮＥが元々蓄積キャパシタ内にある場合は電圧レベル１Ｖがその時に蓄積キャパシタ内に記憶される。一実施形態では、リストア（ＲＥＳＴＯＲＥ）フェーズ後、ビット線（ＢＬ）およびビット線バー（ＢＬＢ）は、ビット線（ＢＬ）の電圧レベルおよびビット線バー（ＢＬＢ）の電圧レベルが、図４に示すように、Ｖｂｌにリセットされるように、電圧レベルＶｂｌを有するビット線電圧源に結合され得る。

【0034】

当然、前述したように、ワード線ＷＬがＶＰＰからスタンバイモードにおけるワード線の電圧に引き下げられる前に、信号ＺＥＲＯが元々蓄積キャパシタ内にある場合、第２の維持電圧源の電圧レベルはその時、蓄積キャパシタ内に記憶され、第２の維持電圧源の電圧レベルは、－０．４Ｖなど、信号ＺＥＲＯよりも低い。

【0035】

［例３］
図５は、プリチャージ動作についての回路および機能ブロック図に関する別の実施形態を示す。本実施形態では、ＶＣＣＳＡは０．６Ｖにセットされ、ＶＳＳは０Ｖにセットされる。プリチャージ動作では、メモリセクション５（「Ｓｅｃ５」）内の、選択された（複数の）ワード線に接続されたすべてのＤＲＡＭセルはプリチャージされ、（「Ｓｅｃ４」、「Ｓｅｃ６」等などの）他のメモリセクション内の非選択ワード線に接続されたＤＲＡＭセルはアイドル状態になる。

【0036】

選択された（複数の）ワード線に接続されたＤＲＡＭセルに結合されたセンスアンプ４１および４２は、プリチャージキッカー３０により、第３の維持電圧源ＶＨＳＡ（０．６Ｖ＋Ｋ）に上げられ（ｂｅ ｋｉｃｋｅｄ）、よって、より強いドレインソース間電界が、セルに再記憶された信号を加速させ得る。第３の維持電圧源ＶＨＳＡは、約数百ｍＶ、たとえば０．３Ｖ～０．４Ｖ、ＶＣＣＳＡ（０．６Ｖ）よりも高い。さらに、選択された（複数の）ワード線がオフ（ＯＦＦ）状態になる（すなわち、選択された（複数の）ワード線に結合されたＤＲＡＭセルのアクセストランジスタがオフ（ＯＦＦ）状態になる）前に、元の信号ＯＮＥの電圧レベルよりも高い電圧レベル（０．６Ｖ＋０．４Ｖ）が、そのとき蓄積キャパシタ内に記憶され得る。一方、非選択の、（複数の）ワード線に接続されたＤＲＡＭセルに結合されたセンスアンプは、上げられずに（ｎｏｔ ｂｅ ｋｉｃｋｅｄ ｕｐ）ＶＣＣＳＡになお結合される。

【0037】

図６はプリチャージフェーズについての、センスアンプの動作を説明し、図６において使用される記号の意味は以下の通りである：
ＶＣＣＳＡ： ビット線センスアンプ電圧
ＶＨＳＡ： 第３の維持電圧源
ＬＳＬＰ： 選択されたビット線センスアンプの高電圧
ＬＳＬＮ： 選択されたビット線センスアンプの低電圧
Ｖｐｌ： プレート電圧
ＳＮ： 記憶ノード
ＷＬ： ワード線
ＢＬ： ビット線
Ｖｓｇ１、２： Ｐ１、Ｐ２のソースゲート間電圧
Ｖｓｇ３、４： Ｎ３、Ｎ４のゲートソース間電圧
Ｖｓｇ５、６： Ｐ５、Ｐ６のソースゲート間電圧
Ｖｇｓ７、８： Ｎ７、Ｎ８のゲートソース間電圧

【0038】

図６を参照すれば、ワード線ＷＬ１００が、ＳＮ１およびＳＮ９などの複数の記憶ノードに結合される。信号ＯＮＥ（０．６Ｖ）が、ワード線ＷＬ１００に接続された記憶ノードＳＮ１に記憶される場合、プリチャージコマンドが出されてワード線ＷＬ１００が選択された後（すなわち、ワード線がオン（ＯＮ））、センスアンプのＬＳＬＰがＶＨＳＡ（１．０Ｖ）に結合され、したがって、ＬＳＬＰが０．６Ｖから１．０Ｖに上げられ（ｉｓ ｋｉｃｋｅｄ）、ＬＳＬＮが０Ｖに留まる。よって、センスアンプのトランジスタＰ１はオフ（ＯＦＦ）であり、およびＶｓｇ１＝０Ｖである。さらに、センスアンプのトランジスタＰ２はオン（ＯＮ）であり、Ｖｓｇ２は０．６Ｖから１．０Ｖに上げられ（ｉｓ ｋｉｃｋｅｄ）、１．０Ｖが、記憶ノードＳＮ１に、ビット線ＢＬを介して完全に充電される。一方、センスアンプのトランジスタＮ３はオン（ＯＮ）であり、Ｖｇｓ３も０．６Ｖから１．０Ｖに上げられる（ｉｓ ｋｉｃｋｅｄ）。さらに、センスアンプのトランジスタＮ４はオフ（ＯＦＦ）であり、Ｖｓｇ４は０Ｖである。

【0039】

信号ＺＥＲＯ（０Ｖ）が、ワード線ＷＬ１００に接続された記憶ノードＳＮ９内に記憶されると、プリチャージコマンドが出されてワード線ＷＬ１００が選択された後、センスアンプがＶＨＳＡ（１．０Ｖ）に結合され、したがって、ＬＳＬＰが０．６Ｖから１．０Ｖに上げられ（ｉｓ ｋｉｃｋｅｄ）、ＬＳＬＮは０Ｖに留まる。よって、センスアンプのトランジスタＰ５はオン（ＯＮ）であり、Ｖｓｇ５は０．６Ｖから１．０Ｖに上げられる（ｉｓ ｋｉｃｋｅｄ）。さらに、センスアンプのトランジスタＰ６はオフ（ＯＦＦ）であり、Ｖｓｇ２は０Ｖである。一方、センスアンプのトランジスタＮ７はオフ（ＯＦＦ）であり、Ｖｇｓ７は０Ｖである。さらに、センスアンプのトランジスタＮ８はオン（ＯＮ）であり、および、Ｖｇｓ８は０．６Ｖから１．０Ｖに上げられ（ｉｓ ｋｉｃｋｅｄ）、０Ｖが記憶ノードＳＮ９にビット線ＢＬ９を介してしっかりと再記憶される。当然、前述したように、信号ＺＥＲＯが元々、蓄積キャパシタ内にある場合、ＬＳＬＮは、プリチャージフェーズ中に、別の維持電圧源ＶＬＳＮ（０Ｖ－Ｋ）に結合され得る。ＶＬＳＮは信号ＺＥＲＯの電圧レベルよりも低く、および、この場合、ＶＬＳＮは－０．４Ｖであり得る。その場合、－０．４Ｖが、プリチャージフェーズ中に、記憶ノードＳＮ９にビット線ＢＬ９を介してしっかりと再記憶される。

【0040】

別の実施形態では、第１の維持電圧源がセンスアンプ（またはＤＲＡＭ記憶セル）に、ＤＲＡＭ記憶セルに結合されたワード線がオフ（ＯＦＦ）状態になる前に結合される限り、センスアンプ（またはＤＲＡＭ記憶セル）に、信号ＯＮＥの電圧レベルよりも高い第１の維持電圧源を結合することは、リフレッシュ動作、または（オートプリチャージ動作を有する読出し（ＲＥＡＤ）／書込み（ＷＲＩＴＥ）などの）他の動作に適用され得る。さらに、第２の維持電圧源がセンスアンプ（またはＤＲＡＭ記憶セル）に、ＤＲＡＭ記憶セルに結合されたワード線がオフ（ＯＦＦ）状態になる前に結合される限り、センスアンプ（またはＤＲＡＭ記憶セル）に、信号ＺＥＲＯの電圧レベルよりも低い第２の維持電圧源を結合することは、リフレッシュ動作、または他の動作に適用され得る。ビット線またはセンスアンプのキック電圧は（第１の維持電圧源であっても第２の維持電圧源であっても）、ＤＲＡＭ自体により、生成され、または、ＤＲＡＭ内に含まれていない他の外部回路により、生成され得る。

【0041】

【表1】

【0042】

本発明に基づけば、新たなＤＲＡＭ構造はセル内に記憶されたデータについて、より長い保持時間を有し、ＤＲＡＭの保持時間またはリフレッシュ時間（ｔＲＥＦ）はかなり改善される場合があり、および、したがって、ＡＣ性能も、リフレッシュ時間の延長により、向上され得る。上記表に示すように、ビット線またはセンスアンプの電圧を上げることなく、従来の２Ｇｂ ＤＤＲ３ ＤＲＡＭ（２５ｎｍ製造プロセス）から測定された、３シグマに基づいた平均ｔＲＥＦは、周囲温度（ＡＴＥ）８５℃、９５℃、１０５℃、１１５℃、および１２５℃それぞれにおいて１０６．０ｍｓ、８３．５ｍｓ、６５．７ｍｓ、５１．８ｍｓ、および４０．８ｍｓ（上記表の第３行に示すデータ）である。「３シグマに基づいた平均ｔＲＥＦ」に関する上記表に示す値は、ＤＲＡＭセルの統計値分布結果の平均（averageまたはmean）ｔＲＥＦを基準値として使用し、その後、上記基準値を使用してシグマの３倍を減算するものである。

【0043】

一方、元のＶＣＣＳＡ（または信号ＯＮＥに対応する電圧レベル）が１．１ｖであり、および、ビット線またはセンスアンプ電圧が１．３ｖに上げられる（ｉｓ ｋｉｃｋｅｄ）場合に、１Ｇｂ ＤＤＲ３ ＤＲＡＭにおいて本発明を実現すれば、３シグマに基づいた平均ｔＲＥＦは、周囲温度（ＡＴＥ）８５℃、９５℃、１０５℃、１１５℃、および１２５℃それぞれにおいて１２４．９ｍｓ、９８．３ｍｓ、７７．４ｍｓ、６１．０ｍｓ、および４８．０ｍｓ（上記表の第４行に示す測定されたデータ）である。より積極的には、元のＶＣＣＳＡが１．１ｖであり、および、ビット線またはセンスアンプ電圧が１．６ｖに上げられる（ｉｓ ｋｉｃｋｅｄ）場合に、４Ｇｂ ＤＤＲ３ ＤＲＡＭにおいて本発明を実現すれば、３シグマに基づいた平均ｔＲＥＦが、周囲温度（ＡＴＥ）８５℃、９５℃、１０５℃、１１５℃、および１２５℃それぞれにおいて１６４．４ｍｓ、１２９．５ｍｓ、１０１．９ｍｓ、８０．３ｍｓ、および６３．２ｍｓ（上記表の第５行に示すデータ）に改善されるものと推定される。

【0044】

前述したように、ケース温度８５℃、９５℃、および１０５℃における、本発明の下でのＤＲＡＭチップの、３シグマに基づいた平均ｔＲＥＦは、１５８．８ｍｓ、１２４．９ｍｓ、および９８．３ｍｓ（または、２０８．９ｍｓ、１６４．４ｍｓ、および１２９．５ｍｓ）それぞれに増加させられる。本発明を実現しないＤＲＡＭチップの、３シグマに基づいた平均ｔＲＥＦ（８５℃、９５℃、および１０５℃それぞれにおける、１３５ｍｓ、１０６ｍｓ、および８３．５ｍｓ）と比較すれば、本発明によるＤＲＡＭチップの、３シグマに基づいた平均ｔＲＥＦは、８５℃において１３６ｍｓ～２１０ｍｓの範囲で、９５℃において１０７ｍｓ～１６５ｍｓの範囲で、１０５℃において８４ｍｓ～１３０ｍｓの範囲それぞれ内で改善され得る。一部の車両がその下で動作するケース温度１１５℃（１２５℃）においても、ＤＲＡＭチップの、３シグマに基づいた平均ｔＲＥＦは、６６ｍｓ～１０２ｍｓの範囲（または５２ｍｓ～８１ｍｓの範囲）内で改善され得る。

【0045】

次の表は、以下を示している。
（ａ）異なるケース温度Ｔｃにおける、ＪＥＤＥＣ標準により規定された、ＤＲＡＭの保持時間またはリフレッシュ時間（ｔＲＥＦ）の仕様（「ＤＲＡＭ標準」によりマーキングされた第３行）。ＪＥＤＥＣ標準では、ＤＲＡＭの温度がさらに摂氏１０度（８５Ｃから９５Ｃに、または９５Ｃから１０５Ｃに、等など）上げられると、保持時間は１／２に下げられる（８５Ｃから９５Ｃに上げられると保持時間は６４ｍｓから３２ｍｓに下げられる、または９５Ｃから１０５Ｃに上げられると保持時間は３２ｍｓから１６ｍｓに下げられる、などのように）。
（ｂ）元のＶＣＣＳＡが１．１ｖであり、ビット線またはセンスアンプ電圧が１．３ｖに上げられる（ｉｓ ｋｉｃｋｅｄ）場合の、本発明を実現する１Ｇｂ ＤＤＲ３ ＤＲＡＭにおける異なるケース温度Ｔｃでの保持時間またはリフレッシュ時間の仕様（「新たな１Ｇｂ ＤＤＲ３（イートロン）」によりマークされた第４行）。
（ｃ）元のＶＣＣＳＡが１．１ｖであり、ビット線またはセンスアンプ電圧が１．６ｖに上げられる（ｉｓ ｋｉｃｋｅｄ）場合の、本発明を実現する４Ｇｂ ＤＤＲ３ ＤＲＡＭにおける異なるケース温度Ｔｃでの保持時間またはリフレッシュ時間の仕様（「４Ｇｂ ＤＤＲ３（イートロン）」によりマークされた第５行）。
（ｄ）他のサプライヤのＤＲＡＭによる、異なるケース温度Ｔｃにおける保持時間またはリフレッシュ時間の仕様（「参考値‐他のサプライヤのＤＲＡＭ」によりマークされた第６行）。

【0046】

【表2】

【0047】

（上記表の第２列に示す）ケース温度８５℃において、本発明に基づいたＤＲＡＭにおける保持時間またはリフレッシュ時間の仕様は、（元のＶＣＣＳＡが１．１ｖであり、ビット線またはセンスアンプ電圧が１．３ｖに上げられる場合）８４ｍｓ、または（元のＶＣＣＳＡが１．１ｖであり、ビット線またはセンスアンプ電圧が１．６ｖに上げられる場合）１１２ｍｓに上げられることが可能で、それは、ＪＥＤＥＣ標準のｔＲＥＦの１．３倍（または１．７倍）よりも少なくない。

【0048】

さらに、（上記表の第３列に示す）ケース温度９５℃において、本発明に基づいたＤＲＡＭにおけるリフレッシュ時間の仕様は、（元のＶＣＣＳＡが１．１ｖであり、ビット線またはセンスアンプ電圧が１．３ｖに上げられる場合）６４ｍｓ、または（元のＶＣＣＳＡが１．１ｖであり、ビット線またはセンスアンプ電圧が１．６ｖに上げられる場合）８８ｍｓに上げられることが可能で、それは、ＪＥＤＥＣ標準のｔＲＥＦの２倍（または２．７倍）よりも少なくない。

【0049】

さらに、（上記表の第４列に示す）ケース温度１０５℃において、本発明に基づいたＤＲＡＭにおけるリフレッシュ時間の仕様は、（元のＶＣＣＳＡが１．１ｖであり、ビット線またはセンスアンプ電圧が１．３ｖに上げられる場合）４８ｍｓ、または（元のＶＣＣＳＡが１．１ｖであり、ビット線またはセンスアンプ電圧が１．６ｖに上げられる場合）７２ｍｓに上げられることが可能で、それは、ＪＥＤＥＣ標準のｔＲＥＦの３倍（または４．５倍）よりも少なくない。

【0050】

車両又は乗用車内でＤＲＡＭが利用されるケース温度（上記表の第５列に示す）１１５℃においても、本発明に基づいたＤＲＡＭにおけるリフレッシュ時間の仕様は、参考値として用いられている他のサプライヤのＤＲＡＭのｔＲＥＦの２倍（または３．５倍）よりも少なくない。さらに、（上記表の第６列に示す）ケース温度１２５℃においては、本発明に基づいたＤＲＡＭにおけるリフレッシュ時間の仕様は、参考値として用いられている、他のサプライヤのＤＲＡＭのｔＲＥＦの３倍（または６倍）よりも少なくない。したがって、比率の改善を考慮すれば、ＤＲＡＭが利用される温度が高いほど、本発明に基づいたｔＲＥＦ仕様の改善がより大きくなる。

【0051】

したがって、どのケース温度においても、本発明に基づいた、３シグマに基づいた平均ｔＲＥＦ（またはｔＲＥＦ仕様）の値について、ＪＥＤＥＣ標準、または上記表において参考値として使用される他のサプライヤのＤＲＡＭのｔＲＥＦと比較して大きな改善が存在している。本発明によれば、ＤＲＡＭセルのアクセストランジスタがオフにされる前に（または、オートプリチャージ動作、リストア（ＲＥＳＴＯＲＥ）フェーズ、リフレッシュフェーズ、およびプリチャージフェーズ中に）ＤＲＡＭセルに、（信号ＯＮＥの値よりも大きな）第１の電圧レベルを供給することにより、第１の基準温度におけるＤＲＡＭチップの保持時間の仕様は、第２の基準温度におけるＤＲＡＭチップの保持時間の仕様の１／２（または３／４）倍よりも少ない訳でなく、第１の基準温度は第２の基準温度よりも大きく、および、第１の基準温度と第２の基準温度との差は摂氏１０度である。

【0052】

前述したように、８５℃、９５℃、および１０５℃における、本発明の下でのＤＲＡＭチップの、３シグマに基づいた平均ｔＲＥＦは、それぞれ、１５８．８ｍｓ、１２４．９ｍｓ、および９８．３ｍｓ（または、２０８．９ｍｓ、１６４．４ｍｓ、および１２９．５ｍｓ）に増加させられる。さらに、８５℃、９５℃、および１０５℃における、ＪＥＤＥＣにより規定された保持時間は、それぞれ６４ｍｓ、３２ｍｓ、および１６ｍｓである。よって、８５℃、９５℃、および１０５℃における、本発明によるＤＲＡＭチップの、３シグマに基づいた平均ｔＲＥＦは、８５℃、９５℃、および１０５℃それぞれにおける、ＪＥＤＥＣにより規定された保持時間の約２．５、３．９、および６．１（または３．３、５．１、および８．１）倍である。一方、従来の設計によるＤＲＡＭチップの、３シグマに基づいた平均ｔＲＥＦ（８５℃、９５℃、および１０５℃それぞれにおける、１３５ｍｓ、１０６ｍｓ、および８３．５ｍｓ）は、８５℃、９５℃、および１０５℃における、ＪＥＤＥＣにより規定された保持時間の約２．１、３．３、および５．２倍である。したがって、本発明によるＤＲＡＭチップの、３シグマに基づいた平均ｔＲＥＦは、ＪＥＤＥＣにより規定された８５℃における保持時間の２．２～３．３倍の範囲、ＪＥＤＥＣにより規定された９５℃における保持時間の３．４～５．２倍の範囲、および、ＪＥＤＥＣにより規定された１０５℃における保持時間の５．３～８．２倍の範囲それぞれの内で改善され得る。

【0053】

別の観点では、８５℃、９５℃、および１０５℃における、本発明によるＤＲＡＭチップの保持時間は、８５℃、９５℃、および１０５℃それぞれにおける、ＪＥＤＥＣにより規定された保持時間の少なくとも２．２倍である。８５℃、９５℃、および１０５℃における、本発明によるＤＲＡＭチップの保持時間が、８５℃、９５℃、および１０５℃それぞれにおける、ＪＥＤＥＣにより規定された保持時間の、（２．４または３．２などの）２．２～３．３倍の範囲内にあることが考えられる。

【0054】

第１の維持電圧源（ＶＣＣＳＡ＋Ｍ１）または第２の維持電圧源（ＶＳＳ－Ｍ２）がセンスアンプ２０に接続される場合、（ＶＣＣＳＡ＋Ｍ１）または（ＶＳＳ－Ｍ２）の値が、温度依存性を有する（たとえば、（周囲温度、またはＤＲＡＭのＴＣ／ＴＪなどの）温度が高いほど、（ＶＣＣＳＡ＋Ｍ１）の値が高くなり、または（ＶＳＳ－Ｍ２）の値が小さくなる）ことが考えられる。したがって、（ＶＣＣＳＡ＋Ｍ１）または（ＶＳＳ－Ｍ２）の変更可能な調整を踏まえれば、
（ａ）本発明に基づいたＤＲＡＭチップの、３シグマに基づいた平均ｔＲＥＦは、範囲８５℃～９５℃、１０５℃～１１５℃、または１１５℃～１２５℃内などの、８５℃～１２５℃の範囲内で同じであり、もしくは実質的に同じであり得る。たとえば、本発明に基づいたＤＲＡＭチップの保持時間は、８５℃、９５℃、および１０５℃それぞれにおいて、（略１３０ｍｓなど）実質的に同じであり得る。
（ｂ）本発明に基づいたＤＲＡＭチップの、３シグマに基づいた平均ｔＲＥＦは、範囲８５℃～１０５℃などの、８５℃～１２５℃の範囲内で徐々に増加し得る。たとえば、ＤＲＡＭチップの保持時間は、８５℃、９５℃、および１０５℃において、１３５ｍｓから、１４０ｍｓ、１４５ｍｓへと（または、１３０ｍｓ、１４０ｍｓ、１５０ｍｓへと）、それぞれ、徐々に増加してもよい。傾斜は１ｍｓ／℃より大きくなくてもよい。
（ｃ）本発明に基づいたＤＲＡＭチップの、３シグマに基づいた平均ｔＲＥＦは、範囲８５℃～１０５℃などの第１の範囲内で徐々に変わってもよく、その場合、１０５℃～１１５℃または１１５℃～１２５℃の範囲などの第２の範囲と同じ、または実質的に同じであってもよい。たとえば、ＤＲＡＭチップの保持時間は、８５℃、９５℃、および１０５℃において、１４０ｍｓから、１２０ｍｓ、１００ｍｓへと、それぞれ、徐々に減少してもよい。その場合、ＤＲＡＭチップの保持時間は、１０５℃および１１５℃において１００ｍｓと（または１１５℃および１２５℃において８０ｍｓと）実質的に同じであり得る。
（ｄ）本発明に基づいたＤＲＡＭチップの、３シグマに基づいた平均ｔＲＥＦは、第１の範囲内で徐々に減少し、または増加する場合があり、しかし、そうしたリフレッシュ時間は、ＪＥＤＥＣにより規定された第１の範囲内の保持時間の少なくとも数倍である。たとえば、本発明に基づいたＤＲＡＭチップのリフレッシュ時間は、８５℃、９５℃、および１０５℃において（それぞれ、１５８ｍｓから、１２５ｍｓ、９８ｍｓへと、または、それぞれ、２０８ｍｓから、１６４ｍｓ、１２９ｍｓへと）徐々に減少し、しかし、８５℃、９５℃、および１０５℃における、本発明に基づいたＤＲＡＭチップの前述のリフレッシュ時間は、（６４ｍｓ、３２ｍｓ，１６ｍｓなどの）８５℃、９５℃、および１０５℃それぞれにおける、ＪＥＤＥＣにより規定された保持時間の少なくとも２．２倍である。別の例では、８５℃、９５℃、および１０５℃における、本発明に基づいたＤＲＡＭチップのリフレッシュ時間は、（６４ｍｓ、３２ｍｓ，１６ｍｓに対応する）８５℃、９５℃、および１０５℃それぞれにおける、ＪＥＤＥＣにより規定された保持時間の２．１１～３．３倍の範囲内にある。たとえば、２．２、２．５、３、３．２倍等である。

【0055】

図７Ａに示すように、温度依存性を有する（ＶＣＣＳＡ＋Ｍ１）は、バンドギャップ基準電圧回路、正ＴＣのカレントミラー、およびＬＤＯ回路を備える、正温度係数（ＴＣ）の電圧発生器により、実現され得る。温度がより高い場合、発生される電圧ＶＨＳＡ（（ＶＣＣＳＡ＋Ｍ１）に対応し得る）は、比例してより高くなり、ＶＨＳＡ＝（Ｒ４／Ｒ１）・ＶＴ・ｌｎＸである。値が温度依存性を有する第１の維持電圧源（ＶＣＣＳＡ＋Ｍ１）は、ＤＲＡＭチップの外部にあってもよく、またはＤＲＡＭチップ内に実現されてもよい。

【0056】

さらに、図７Ｂに示すように、温度依存性を有する（ＶＣＣＳＡ＋Ｍ１）は、ゼロ温度係数（ＴＣ）の電圧発生器に、セルトラッキング回路を加えたものにより、実現されてもよい。ゼロＴＣの電圧発生器は、バンドギャップ基準電圧回路、負ＴＣのカレントミラー、正ＴＣのカレントミラー、およびＬＤＯ回路を備える。セルトラッキング回路は、トランジスタであって、セルトラッキング回路を通過するｉＯＦＦ１電流が有るように、Ｖｓｓ（またはワード線オフ電圧）による供給を受け、ｉＯＦＦ１電流は正温度係数を有している。よって、温度がより高い場合、発生される電圧ＶＨＳＡ（（ＶＣＣＳＡ＋Ｍ１）に対応し得る）は、比例的に、より高くなる。

【0057】

さらに、図３Ａを参照されたいが、トランジスタ１１がオンにされると、元のＶＣＣＳＡ電圧源がセンスアンプから切断され、第１の維持電圧源（ＶＣＣＳＡ＋Ｍ１）がセンスアンプ２０に接続され、電圧（ＶＣＣＳＡ＋Ｍ１）がキャパシタ１２に結合され、キャパシタ１２における差電圧は、（ＶＣＣＳＡ＋Ｍ１）マイナスＶｐｌであり得る。通常、Ｖｐｌの値は１／２・ＶＣＣＳＡにセットされ、したがって、キャパシタ１２上の電圧差はより大きい場合があり、そして、そうしたより高い差電圧は場合によっては、キャパシタ１２の信頼度を低下させるか信頼度に影響をおよぼし得る。よって、本発明の別の実施形態では、キャパシタ１２上の差電圧が好適な範囲内に維持され得るように、キャパシタ１２の他の電極に結合された電圧Ｖｐｌは、第１の維持電圧源（ＶＣＣＳＡ＋Ｍ１）がセンスアンプ２０に接続されるときに（１／２・ＶＣＣＳＡ＋Ｍ１、または１／２・ＶＣＣＳＡよりも高い他の電圧などに）上げられるか、常時、１／２・ＶＣＣＳＡ＋Ｍ１若しくは他の電圧に上げられてもよい。キャパシタ１２上の差電圧は、１／２・ＶＣＣＳＡに対して、キャパシタ１２がそうした差電圧に耐え得る限り、大きいか、等しいか、または低い場合がある。

【0058】

たとえば、図７Ａまたは図７Ｂで発生される電圧ＶＨＳＡ（（ＶＣＣＳＡ＋Ｍ１）に対応し得る）がキャパシタ１２に印加されると、キャパシタ１２の他の電極に印加されるＶｐｌの値は、キャパシタ１２上の差電圧が１／２・ＶＨＳＡにおいて維持され得るように１／２・ＶＨＳＡにセットされ得る。

【0059】

上記文面をまとめれば、本発明は、持続可能なストレージアーキテクチャを有するＤＲＡＭを開示している。信号ＯＮＥの電圧レベルよりも高い第１の維持電圧は、ＤＲＡＭ記憶セルのアクセストランジスタがオフ（ＯＦＦ）になる（またはＤＲＡＭ記憶セルに結合されたワード線がオフ（ＯＦＦ）になる）前にＤＲＡＭ記憶セルに再記憶、または記憶され得る。さらに、信号ＺＥＲＯの電圧レベルよりも低い第２の維持電圧は、ＤＲＡＭ記憶セルのアクセストランジスタがオフ（ＯＦＦ）になる（またはＤＲＡＭ記憶セルに結合されたワード線がオフ（ＯＦＦ）になる）前にＤＲＡＭ記憶セルに再記憶、または記憶され得る。よって、アクセストランジスタのターンオフ後、蓄積キャパシタは、アクセストランジスタを介した漏れ電流があっても、従来のＤＲＡＭ構造と比較して、より長い期間の間、もちこたえ得る。

【0060】

本発明は、実施形態を参照しながら例証され、および説明されたが、本発明が、開示した実施形態に限定されず、逆に、添付の請求項の趣旨および範囲内に含まれる種々の修正および同等の取り合わせを包含することが意図されることが理解されるものである。

【図1A】

【図1B】

【図2】

【図3A】

【図3B】

【図4】

【図5】

【図6】

【図7A】

【図7B】