特許 7551375 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-06

(45)【発行日】2024-09-17

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G09F 9/30 20060101AFI20240909BHJP

   G09F 9/33 20060101ALI20240909BHJP

   H01L 21/336 20060101ALI20240909BHJP

   H01L 29/786 20060101ALI20240909BHJP

【ＦＩ】

G09F9/30 349C

G09F9/30 338

G09F9/33

H01L29/78 612Z

H01L29/78 619B

【請求項の数】 7

(21)【出願番号】P 2020123528

(22)【出願日】2020-07-20

(65)【公開番号】P2022020172

(43)【公開日】2022-02-01

【審査請求日】2023-05-24

(73)【特許権者】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110001737

【氏名又は名称】弁理士法人スズエ国際特許事務所

(72)【発明者】

【氏名】青木 義典

(72)【発明者】

【氏名】小川 耀博

(72)【発明者】

【氏名】池田 雅延

【審査官】新井 重雄

(56)【参考文献】

【文献】特開２０１１－０６１１０３（ＪＰ，Ａ）

【文献】特開２０１５－２１１０８９（ＪＰ，Ａ）

【文献】特開２０１８－１０１０６７（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／０２７０２８６（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１１／０２４１００５（ＵＳ，Ａ１）

【文献】特開２００５－１８１４２２（ＪＰ，Ａ）

【文献】特開２００３－０８４６８７（ＪＰ，Ａ）

【文献】韓国公開特許第１０－２０１９－００６９７０９（ＫＲ，Ａ）

【文献】特開２０１７－１８８５２２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０９Ｆ ９／３０

Ｇ０９Ｆ ９／３３

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

絶縁基材と、
前記絶縁基材に配置された発光素子と、
前記絶縁基材の厚さ方向において前記絶縁基材と前記発光素子の間に配置され、前記発光素子を駆動する第１トランジスタを含む画素回路と、
前記画素回路の一部を遮光する第１シールドと、
前記画素回路に映像信号を供給する映像線と、
前記発光素子を発光させるための電源が供給される電源線と、
前記映像線と前記電源線の間に配置され、前記画素回路にリセット信号を供給するリセット配線と、を備え、
前記第１トランジスタは、第１半導体層と、前記厚さ方向において前記絶縁基材と前記第１半導体層の間に配置され前記第１半導体層と交差する第１ゲート電極と、を有し、
前記第１シールドは、前記厚さ方向において前記絶縁基材と前記第１ゲート電極の間に配置され、前記第１半導体層と前記第１ゲート電極が交差するチャネル領域と重なっており、
前記画素回路は、前記発光素子に接続された第２半導体層と、前記第２半導体層と交差する第２ゲート電極と、を有する第２トランジスタをさらに含み、
前記第１半導体層は、前記第２ゲート電極に接続され、
前記第１半導体層は、前記第２ゲート電極および前記映像線に接続され、
前記第２半導体層は、前記発光素子および前記電源線に接続され、
前記第１シールドは、前記リセット配線の一部と重なっており、
前記第１ゲート電極に制御信号が供給された場合、前記映像線の前記映像信号が前記第１半導体層を介して前記第２ゲート電極に供給され、これにより前記映像信号に応じた電圧が前記第２半導体層を介して前記電源線から前記発光素子に供給される、表示装置。

【請求項2】

前記第１トランジスタは、前記第１半導体層と交差する一対の前記第１ゲート電極を有し、
前記第１シールドは、前記第１半導体層と前記一対の第１ゲート電極がそれぞれ交差する一対の前記チャネル領域の双方と重なっている、
請求項１に記載の表示装置。

【請求項3】

前記第１シールドは、前記第１半導体層の全体と重なっている、
請求項１または２に記載の表示装置。

【請求項4】

前記第１半導体層を介して前記第１シールドと対向する第２シールドをさらに備え、
前記第２シールドは、前記チャネル領域と重なっている、
請求項１乃至３のうちいずれか１項に記載の表示装置。

【請求項5】

前記第１シールドは、前記映像線の一部と重なっている、
請求項１乃至４のうちいずれか１項に記載の表示装置。

【請求項6】

前記第１シールドは、前記第２ゲート電極の一部と重なっている、
請求項１乃至５のうちいずれか１項に記載の表示装置。

【請求項7】

前記リセット配線は、前記電源線に向けて突出した屈曲部を有し、
前記第１シールドは、前記屈曲部と重なっている、
請求項１乃至６のうちいずれか１項に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、表示装置に関する。

【背景技術】

【0002】

表示素子として発光ダイオード（ＬＥＤ：Light Emitting Diode）を用いた表示装置が知られている。近年では、マイクロＬＥＤと称される微小な発光ダイオードをアレイ基板に実装した表示装置も開発されている。この種の表示装置は高品位の画像表示が可能であり、次世代の表示装置として注目されている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０２０－５２１５４号公報

【文献】特開２０２０－５２１５５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

マイクロＬＥＤ等の自発光型の表示素子においてその視野角が大きい場合、表示装置の裏面方向に向かった光やその反射光が表示素子を駆動するための画素回路にも照射される。このような光に起因して画素回路に含まれるトランジスタに光リーク電流が発生すると、表示装置の輝度が低下する。

【0005】

本開示の一態様における目的は、高輝度化が可能な表示装置を提供することである。

【課題を解決するための手段】

【0006】

一実施形態に係る表示装置は、絶縁基材と、前記絶縁基材に配置された発光素子と、前記絶縁基材の厚さ方向において前記絶縁基材と前記発光素子の間に配置され、前記発光素子を駆動する第１トランジスタを含む画素回路と、前記画素回路の一部を遮光する第１シールドと、前記画素回路に映像信号を供給する映像線と、前記発光素子を発光させるための電源が供給される電源線と、前記映像線と前記電源線の間に配置され、前記画素回路にリセット信号を供給するリセット配線と、を備えている。前記第１トランジスタは、第１半導体層と、前記厚さ方向において前記絶縁基材と前記第１半導体層の間に配置され前記第１半導体層と交差する第１ゲート電極と、を有している。前記第１シールドは、前記厚さ方向において前記絶縁基材と前記第１ゲート電極の間に配置され、前記第１半導体層と前記第１ゲート電極が交差するチャネル領域と重なっている。前記画素回路は、前記発光素子に接続された第２半導体層と、前記第２半導体層と交差する第２ゲート電極と、を有する第２トランジスタをさらに含む。前記第１半導体層は、前記第２ゲート電極に接続されている。前記第１半導体層は、前記第２ゲート電極および前記映像線に接続されている。前記第２半導体層は、前記発光素子および前記電源線に接続されている。前記第１シールドは、前記リセット配線の一部と重なっている。前記第１ゲート電極に制御信号が供給された場合、前記映像線の前記映像信号が前記第１半導体層を介して前記第２ゲート電極に供給され、これにより前記映像信号に応じた電圧が前記第２半導体層を介して前記電源線から前記発光素子に供給される。

【図面の簡単な説明】

【0007】

【図1】図１は、一実施形態に係る表示装置の概略的な斜視図である。

【図2】図２は、一実施形態に係る表示装置の概略的な回路図である。

【図3】図３は、一実施形態に係る副画素の等価回路の一例を示す図である。

【図4】図４は、一実施形態に係る表示パネルの概略的な断面図である。

【図5】図５は、一実施形態に係る表示パネルの他の概略的な断面図である。

【図6】図６は、一実施形態に係る画素に含まれる要素の概略的な平面図である。

【図7】図７は、一実施形態に係る画素に含まれる他の要素の概略的な平面図である。

【図8】図８は、一実施形態に係る画素に含まれるさらに他の要素の概略的な平面図である。

【図9】図９は、図８に示した画素回路を拡大した概略的な平面図である。

【図10】図１０は、第２実施形態に係る副画素の等価回路の一例を示す図である。

【図11】図１１は、第３実施形態に係る副画素の等価回路の一例を示す図である。

【発明を実施するための形態】

【0008】

いくつかの実施形態につき、図面を参照しながら説明する。
なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有される。また、図面は、説明をより明確にするため、実際の態様に比べて模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。各図において、連続して配置される同一または類似の要素については符号を省略することがある。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を省略することがある。

【0009】

各実施形態においては一例として、ＬＥＤ素子を備える自発光型の表示装置を開示する。ただし、各実施形態は、例えば有機エレクトロルミネッセンス素子のような他種の表示素子を有する表示装置に対する、各実施形態にて開示される個々の技術的思想の適用を妨げるものではない。

【0010】

［第１実施形態］
図１は、第１実施形態に係る表示装置１の概略的な斜視図である。以下の説明においては、図示したように第１方向Ｘ、第２方向Ｙおよび第３方向Ｚを定義する。これら方向Ｘ，Ｙ，Ｚは互いに直交しているが、９０°以外の角度で交わってもよい。本実施形態においては、第３方向Ｚに沿って表示装置１やその構成要素を見ることを平面視と呼ぶ。また、第３方向Ｚを上と呼び、第３方向Ｚの反対方向を下と呼ぶことがある。

【0011】

表示装置１は、表示パネル２と、第１回路基板３と、第２回路基板４と、コントローラ５とを備えている。図１の例において、表示パネル２は、第１方向Ｘと平行な短辺ＥＸと、第２方向Ｙと平行な長辺ＥＹとを有した矩形状である。第３方向Ｚは、表示パネル２の厚さ方向に相当する。

【0012】

表示パネル２は、画像を表示する表示領域ＤＡと、表示領域ＤＡの周りの非表示領域ＮＤＡ（周辺領域）とを有している。非表示領域ＮＤＡは、短辺ＥＸに沿う端子領域ＭＴを含む。本実施形態においては表示領域ＤＡが矩形状であるが、表示領域ＤＡが他の形状であってもよい。表示領域ＤＡには、第１方向Ｘおよび第２方向Ｙにおいてマトリクス状に並ぶ複数の画素ＰＸが配置されている。

【0013】

第１回路基板３は、端子領域ＭＴの上に実装され、表示パネル２と電気的に接続されている。第２回路基板４は、第１回路基板３と電気的に接続されている。第１回路基板３は、例えばフレキシブル回路基板（ＦＰＣ）である。第２回路基板４は、例えばプリント回路基板（ＰＣＢ）である。コントローラ５は、例えば集積回路（ＩＣ）である。図１の例においては、第１回路基板３の上にコントローラ５が実装されている。ただし、コントローラ５は、第１回路基板３の下や非表示領域ＮＤＡ、または第２回路基板４に実装されてもよい。

【0014】

コントローラ５は、例えば第２回路基板４を介して制御基板（図示せず）と接続されている。コントローラ５は、制御基板から出力される映像信号に基づいて複数の画素ＰＸを駆動する。

【0015】

図２は、本実施形態に係る表示装置１の概略的な回路図である。表示パネル２は、非表示領域ＮＤＡにおいて、映像ドライバＸＤＲと、第１走査ドライバＹＤＲ１と、第２走査ドライバＹＤＲ２とを備えている。映像ドライバＸＤＲは、第１方向Ｘに延びている。走査ドライバＹＤＲ１，ＹＤＲ２は、第２方向Ｙに延びている。表示領域ＤＡは、走査ドライバＹＤＲ１，ＹＤＲ２の間に位置している。

【0016】

表示パネル２は、表示領域ＤＡにおいて複数種類の配線を備えている。これら配線は、複数の走査線Ｇｓｇ，Ｇｒｇ，Ｇｂｇと、複数の映像線ＶＬと、複数の電源線ＰＬ１と、複数の電源線ＰＬ２と、複数のリセット配線ＳＲとを含む。

【0017】

走査線Ｇｓｇ，Ｇｒｇ，Ｇｂｇは、第１方向Ｘに延びており、走査ドライバＹＤＲ１，ＹＤＲ２に接続されている。例えば、第２方向Ｙに並ぶ画素ＰＸのうち、偶数番目の画素ＰＸを駆動するための走査線Ｇｓｇ，Ｇｒｇ，Ｇｂｇが第１走査ドライバＹＤＲ１に接続され、奇数番目の画素ＰＸを駆動するための走査線Ｇｓｇ，Ｇｒｇ，Ｇｂｇが第２走査ドライバＹＤＲ２に接続されている。他の例として、例えば走査線Ｇｓｇ，Ｇｒｇが全て第１走査ドライバＹＤＲ１に接続されるとともに走査線Ｇｂｇが全て第２走査ドライバＹＤＲ２に接続されるなど、走査線Ｇｓｇ，Ｇｒｇ，Ｇｂｇのいずれかが第１走査ドライバＹＤＲ１に接続され、残りが第２走査ドライバＹＤＲ２に接続されてもよい。

【0018】

映像線ＶＬ、電源線ＰＬ１，ＰＬ２およびリセット配線ＳＲは、第２方向Ｙに延びている。映像線ＶＬは、映像ドライバＸＤＲに接続されている。映像線ＶＬには、映像ドライバＸＤＲから映像信号Ｖｓｉｇと初期化信号Ｖｉｎｉが供給される。電源線ＰＬ１には、コントローラ５から高電位Ｐｖｄｄが供給される。電源線ＰＬ２には、コントローラ５から高電位Ｐｖｄｄよりも低い低電位Ｐｖｓｓが供給される。リセット配線ＳＲには、コントローラ５からリセット信号Ｖｒｓｔが供給される。

【0019】

コントローラ５は、走査ドライバＹＤＲ１，ＹＤＲ２にスタートパルス信号ＳＴＶやクロック信号ＣＫＶも出力する。走査ドライバＹＤＲ１，ＹＤＲ２は複数のシフトレジスタ回路を含んでおり、クロック信号ＣＫＶに応じてスタートパルス信号ＳＴＶを次段のシフトレジスタ回路に順次転送し、各走査線Ｇｓｇ，Ｇｒｇ，Ｇｂｇに制御信号を順次供給する。

【0020】

図３は、画素ＰＸに含まれる副画素ＳＰの等価回路の一例を示す図である。副画素ＳＰは、発光素子１０と、発光素子１０を駆動する画素回路ＰＣとを備えている。本実施形態においては、発光素子１０がマイクロ発光ダイオード（マイクロＬＥＤ）である場合を想定する。すなわち、表示装置１は、マイクロＬＥＤ表示装置である。

【0021】

一例として、マイクロＬＥＤである発光素子１０においては、最長の一辺の長さが１００μｍ以下である。ただし、発光素子１０は、例えば最長の一辺の長さが１００μｍより大きく３００μｍ未満のミニＬＥＤであってもよい。また、発光素子１０は、最長の一辺の長さが３００μｍ以上のＬＥＤであってもよい。

【0022】

画素回路ＰＣは、映像線ＶＬに供給される映像信号Ｖｓｉｇに応じて発光素子１０を制御する。このような発光素子１０の駆動を実現するために、本実施形態における画素回路ＰＣは、画素選択トランジスタＳＳＴ、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、リセットトランジスタＲＳＴ、保持容量Ｃｓおよび補助容量Ｃａｄを有している。補助容量Ｃａｄは発光電流量を調整するために設けられる素子であり、場合によっては不要となることもある。画素選択トランジスタＳＳＴは第１トランジスタの一例であり、駆動トランジスタＤＲＴは第２トランジスタの一例である。

【0023】

画素選択トランジスタＳＳＴ、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴおよびリセットトランジスタＲＳＴは、例えばＮチャネル型のＴＦＴにより構成できるが、これらの少なくとも１つがＰチャネル型のＴＦＴにより構成されてもよい。

【0024】

本実施形態において、画素選択トランジスタＳＳＴ、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴおよびリセットトランジスタＲＳＴは、同一工程かつ同一層構造で形成され、半導体層に多結晶シリコンを用いたボトムゲート構造を有している。他の例として、画素選択トランジスタＳＳＴ、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴおよびリセットトランジスタＲＳＴは、トップゲート構造を有してもよい。なお、半導体層としては、酸化物半導体や多結晶ＧａＮ半導体などを用いてもよい。

【0025】

画素選択トランジスタＳＳＴ、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴおよびリセットトランジスタＲＳＴは、第１端子、第２端子および制御端子を有している。図３の説明においては、第１端子をソース電極、第２端子をドレイン電極、制御端子をゲート電極と呼ぶ。

【0026】

駆動トランジスタＤＲＴおよび出力トランジスタＢＣＴは、電源線ＰＬ１と電源線ＰＬ２の間で発光素子１０と直列に接続されている。電源線ＰＬ１に供給される高電位Ｐｖｄｄは例えば１０Ｖに設定され、電源線ＰＬ２に供給される低電位Ｐｖｓｓは例えば１．５Ｖに設定されている。

【0027】

出力トランジスタＢＣＴのドレイン電極は、電源線ＰＬ１に接続されている。出力トランジスタＢＣＴのソース電極は、駆動トランジスタＤＲＴのドレイン電極に接続されている。出力トランジスタＢＣＴのゲート電極は、走査線Ｇｂｇに接続されている。出力トランジスタＢＣＴは、走査線Ｇｂｇから供給される制御信号ＢＧによりオン、オフされる。ここで、オンは導通状態を表し、オフは非導通状態を表す。出力トランジスタＢＣＴは、制御信号ＢＧに基づき発光素子１０の発光時間を制御する。

【0028】

駆動トランジスタＤＲＴのソース電極は、発光素子１０の一方の電極（ここでは陽極）に接続されている。発光素子１０の他方の電極（ここでは陰極）は、電源線ＰＬ２に接続されている。駆動トランジスタＤＲＴは、映像信号Ｖｓｉｇに応じた駆動電流を発光素子１０に出力する。

【0029】

画素選択トランジスタＳＳＴのソース電極は、映像線ＶＬに接続されている。画素選択トランジスタＳＳＴのドレイン電極は、駆動トランジスタＤＲＴのゲート電極に接続されている。画素選択トランジスタＳＳＴのゲート電極は、信号書き込み制御用のゲート配線として機能する走査線Ｇｓｇに接続されている。画素選択トランジスタＳＳＴは、走査線Ｇｓｇから供給される制御信号ＳＧによりオン、オフされ、画素回路ＰＣと映像線ＶＬの接続および非接続を切り替える。すなわち、画素選択トランジスタＳＳＴがオンされることにより、映像線ＶＬの映像信号Ｖｓｉｇまたは初期化信号Ｖｉｎｉが駆動トランジスタＤＲＴのゲート電極に供給される。

【0030】

リセットトランジスタＲＳＴのソース電極は、リセット配線ＳＲに接続されている。リセットトランジスタＲＳＴのドレイン電極は、駆動トランジスタＤＲＴのソース電極および発光素子１０の陽極に接続されている。リセットトランジスタＲＳＴのゲート電極は、リセット制御用ゲート配線として機能する走査線Ｇｒｇに接続されている。リセットトランジスタＲＳＴは、走査線Ｇｒｇから供給される制御信号ＲＧによりオン、オフされる。リセットトランジスタＲＳＴがオンに切り替えられることにより、駆動トランジスタＤＲＴのソース電極および発光素子１０の陽極の電位をリセット配線ＳＲのリセット信号Ｖｒｓｔにリセットすることができる。すなわち、リセット配線ＳＲは、発光素子１０の電圧をリセットするための配線である。

【0031】

保持容量Ｃｓは、駆動トランジスタＤＲＴのゲート電極とソース電極の間に接続されている。補助容量Ｃａｄは、駆動トランジスタＤＲＴのソース電極と電源線ＰＬ２の間に接続されている。

【0032】

以上のような構成においては、走査線Ｇｓｇ，Ｇｒｇ，Ｇｂｇに供給される制御信号ＳＧ，ＲＧ，ＢＧによって画素回路ＰＣが駆動され、映像線ＶＬの映像信号Ｖｓｉｇに応じた輝度で発光素子１０が発光する。

【0033】

制御信号ＳＧ，ＲＧ，ＢＧは、走査ドライバＹＤＲ１，ＹＤＲ２が上述のスタートパルス信号ＳＴＶおよびクロック信号ＣＶＫに基づいて、各ライン（第１方向Ｘに並ぶ一連の副画素ＳＰ）の走査線Ｇｓｇ，Ｇｒｇ，Ｇｂｇに対し順次供給する。また、図２に示したコントローラ５から供給される信号に基づいて、映像ドライバＸＤＲが各映像線ＶＬに映像信号Ｖｓｉｇおよび初期化信号Ｖｉｎｉを順次供給する。映像信号Ｖｓｉｇの供給に伴い保持容量Ｃｓに保持された電荷は、初期化信号Ｖｉｎｉの供給に伴い初期化される。

【0034】

図４および図５は、表示パネル２の概略的な断面図である。図４には、画素ＰＸ（副画素ＳＰ）を構成する要素のうち、駆動トランジスタＤＲＴおよび出力トランジスタＢＣＴを含む構造が示されている。図５には、画素ＰＸを構成する要素のうち、画素選択トランジスタＳＳＴを含む構造が示されている。

【0035】

図４に示すように、表示パネル２は、絶縁基材２０と、絶縁基材２０の上に設けられた絶縁層２１，２２，２３，２４，２５，２６と、樹脂層２７と、コーティング層２８とを備えている。絶縁基材２０は、例えばガラスであるが、ポリイミド等の可撓性を有した樹脂基板であってもよい。

【0036】

図５に示すように、絶縁基材２０の上には、画素回路ＰＣの一部を遮光する第１シールドＳＬＤ１が設けられている。第１シールドＳＬＤ１および絶縁基材２０は、絶縁層２１で覆われている。絶縁層２１の上には、図５に示す一対の第１ゲート電極ＧＥ１ａ，ＧＥ１ｂ、図４に示す第２ゲート電極ＧＥ２および第３ゲート電極ＧＥ３が設けられている。ゲート電極ＧＥ１ａ，ＧＥ１ｂ，ＧＥ２，ＧＥ３および絶縁層２１は、絶縁層２２で覆われている。

【0037】

絶縁層２２の上には、図５に示す第１半導体層ＳＣ１および図４に示す第２半導体層ＳＣ２が設けられている。半導体層ＳＣ１，ＳＣ２および絶縁層２２は、絶縁層２３で覆われている。絶縁層２３の上には、図５に示す第１電極Ｅ１および一対の第２シールドＳＬＤ２ａ，ＳＬＤ２ｂと、図４に示す第２電極Ｅ２および第３電極Ｅ３とが設けられている。例えば第１電極Ｅ１は映像線ＶＬの一部であり、第２シールドＳＬＤ２ａは第１電極Ｅ１と接続されている。

【0038】

第１電極Ｅ１は、絶縁層２３を貫通するコンタクトホールｈ１を通じて第１半導体層ＳＣ１に接触している。第１半導体層ＳＣ１は、絶縁層２２および絶縁層２３に形成されたコンタクトホールｈ２において第２シールドＳＬＤ２ｂを通じて第２ゲート電極ＧＥ２に接触している。第２電極Ｅ２および第３電極Ｅ３は、それぞれ絶縁層２３を貫通するコンタクトホールｈ３，ｈ４を通じて第２半導体層ＳＣ２に接触している。

【0039】

第１ゲート電極ＧＥ１ａ，ＧＥ１ｂおよび第１半導体層ＳＣ１の一部は、画素選択トランジスタＳＳＴを構成する。第２ゲート電極ＧＥ２および第２半導体層ＳＣ２の一部は、駆動トランジスタＤＲＴを構成する。第３ゲート電極ＧＥ３および第２半導体層ＳＣ２の他の一部は、出力トランジスタＢＣＴを構成する。図４および図５には示されていないが、上述のリセットトランジスタＲＳＴも画素選択トランジスタＳＳＴ、駆動トランジスタＤＲＴおよび出力トランジスタＢＣＴと同様の層構成にて形成されている。

【0040】

第１電極Ｅ１、第２電極Ｅ２、第３電極Ｅ３、第２シールドＳＬＤ２ａ，ＳＬＤ２ｂおよび絶縁層２３は、絶縁層２４で覆われている。図４に示すように、絶縁層２４の上には、導電層ＣＬ１が設けられている。導電層ＣＬ１および絶縁層２４は、絶縁層２５で覆われている。

【0041】

絶縁層２５の上には、導電層ＣＬ２，ＣＬ３が設けられている。導電層ＣＬ２は、絶縁層２４，２５を貫通するコンタクトホールｈ５を通じて第３電極Ｅ３に接触している。導電層ＣＬ３は、絶縁層２５を貫通するコンタクトホールｈ６を通じて導電層ＣＬ１に接触している。

【0042】

導電層ＣＬ２，ＣＬ３および絶縁層２５は、絶縁層２６で覆われている。絶縁層２６の上には、画素電極ＰＥおよびコンタクト電極ＣＯＮが設けられている。画素電極ＰＥは、絶縁層２６を貫通するコンタクトホールｈ７を通じて導電層ＣＬ２に接触している。コンタクト電極ＣＯＮは、絶縁層２６を貫通するコンタクトホールｈ８を通じて導電層ＣＬ３に接触している。

【0043】

画素電極ＰＥの上には接続層ＬＡ１が設けられ、コンタクト電極ＣＯＮの上には接続層ＬＡ２が設けられている。発光素子１０は、接続層ＬＡ１の上に設けられている。発光素子１０は、陽極ＡＮと、陰極ＣＡと、陽極ＡＮと陰極ＣＡの間に配置された発光層ＬＩとを有している。発光層ＬＩは、陽極ＡＮと陰極ＣＡの電位差に応じて光を放つ。陽極ＡＮは、接続層ＬＡ１の上面に接触している。

【0044】

樹脂層２７は、画素電極ＰＥ、コンタクト電極ＣＯＮ、接続層ＬＡ１，ＬＡ２および絶縁層２６を覆うとともに、複数の発光素子１０の隙間を満たしている。陰極ＣＡは、樹脂層２７から露出している。

【0045】

樹脂層２７は、共通電極ＣＥで覆われている。共通電極ＣＥは、樹脂層２７に設けられたコンタクトホールｈ９を通じて接続層ＬＡ２に接触している。また、共通電極ＣＥは、陰極ＣＡにも接触している。共通電極ＣＥは、コーティング層２８で覆われている。

【0046】

絶縁層２１，２２，２３，２５は、例えばシリコン酸化物（ＳｉＯ）やシリコン窒化物（ＳｉＮ）などの無機絶縁材料で形成されている。絶縁層２４，２６は、感光性アクリル樹脂などの有機絶縁材料で形成されている。絶縁層２４，２６は、絶縁層２１，２２，２３，２５よりも厚く、平坦化層としての機能を有している。コーティング層２８は、例えばパリレン（ポリパラキシリレン）あるいは無機のシロキサン結合を主鎖に持ち側鎖に有機結合をもつシリコンで形成されている。

【0047】

第１ゲート電極ＧＥ１ａ，ＧＥ１ｂ、第２ゲート電極ＧＥ２、第３ゲート電極ＧＥ３、第１電極Ｅ１、第２電極Ｅ２、第３電極Ｅ３、第１シールドＳＬＤ１、第２シールドＳＬＤ２ａ，ＳＬＤ２ｂ、導電層ＣＬ２，ＣＬ３、画素電極ＰＥおよびコンタクト電極ＣＯＮは金属材料で形成され、遮光性を有している。第１シールドＳＬＤ１は、黒色樹脂などの金属以外の遮光材料で形成されてもよい。導電層ＣＬ１および共通電極ＣＥは、インジウム錫酸化物（ＩＴＯ）などの透明導電材料で形成されている。接続層ＬＡ１，ＬＡ２は、例えば半田で形成されている。

【0048】

第１電極Ｅ１には、上述の映像線ＶＬを介して映像信号Ｖｓｉｇが供給される。第２電極Ｅ２には、上述の電源線ＰＬ１を介して高電位Ｐｖｄｄが供給される。この高電位Ｐｖｄｄは、出力トランジスタＢＣＴ、駆動トランジスタＤＲＴ、第３電極Ｅ３、導電層ＣＬ２、画素電極ＰＥおよび接続層ＬＡ１を介して発光素子１０の陽極ＡＮに供給される。

【0049】

共通電極ＣＥには、上述の電源線ＰＬ２を介して低電位Ｐｖｓｓが供給される。低電位Ｐｖｓｓは、共通電極ＣＥに接触する発光素子１０の陰極ＣＡにも供給される。また、低電位Ｐｖｓｓは、接続層ＬＡ２、コンタクト電極ＣＯＮおよび導電層ＣＬ３を介して導電層ＣＬ１にも供給される。導電層ＣＬ１は、導電層ＣＬ２等とともに上述の補助容量Ｃａｄを形成する。

【0050】

図４および図５から分かるように、画素選択トランジスタＳＳＴ、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴおよびリセットトランジスタＲＳＴなどを含む画素回路ＰＣの大部分は、第３方向Ｚにおいて発光素子１０と絶縁基材２０の間に配置されている。

【0051】

図６は、画素ＰＸに含まれる要素の一部の概略的な平面図である。本実施形態においては、画素ＰＸが３つの副画素ＳＰａ，ＳＰｂ，ＳＰｃを含む場合を想定する。副画素ＳＰａは赤色を表示し、副画素ＳＰｂは緑色を表示し、副画素ＳＰｃは青色を表示する。ただし、画素ＰＸは、白色などの他の色を表示する副画素を含んでもよい。また、画素ＰＸに含まれる副画素ＳＰの数は３つに限られない。

【0052】

副画素ＳＰａ，ＳＰｂ，ＳＰｃは、図３乃至図５に示した構造を有している。図６においては、各副画素ＳＰａ，ＳＰｂ，ＳＰｃの画素電極ＰＥ（ＰＥａ，ＰＥｂ，ＰＥｃ）、接続層ＬＡ１（ＬＡ１ａ，ＬＡ１ｂ，ＬＡ１ｃ）および発光素子１０（１０ａ，１０ｂ，１０ｃ）の形状と、コンタクト電極ＣＯＮおよび接続層ＬＡ２の形状と、コンタクトホールｈ７，ｈ８，ｈ９の位置とを示している。

【0053】

図６の例においては、副画素ＳＰａの画素電極ＰＥａと副画素ＳＰｃの画素電極ＰＥｃが第１方向Ｘに並び、副画素ＳＰｂの画素電極ＰＥｂとコンタクト電極ＣＯＮが第１方向Ｘに並んでいる。さらに、画素電極ＰＥａと画素電極ＰＥｂが第２方向Ｙに並び、画素電極ＰＥｃとコンタクト電極ＣＯＮが第２方向Ｙに並んでいる。例えば画素電極ＰＥａ，ＰＥｂ，ＰＥｃおよびコンタクト電極ＣＯＮは矩形状であるが、この例に限られない。

【0054】

副画素ＳＰａの接続層ＬＡ１ａは画素電極ＰＥａの上に配置され、副画素ＳＰｂの接続層ＬＡ１ｂは画素電極ＰＥｂの上に配置され、副画素ＳＰｃの接続層ＬＡ１ｃは画素電極ＰＥｃの上に配置され、接続層ＬＡ２はコンタクト電極ＣＯＮの上に配置されている。

【0055】

副画素ＳＰａの発光素子１０ａは接続層ＬＡ１ａの上に配置され、副画素ＳＰｂの発光素子１０ｂは接続層ＬＡ１ｂの上に配置され、副画素ＳＰｃの発光素子１０ｃは接続層ＬＡ１ｃの上に配置されている。発光素子１０ａは赤色の光を放つマイクロＬＥＤであり、発光素子１０ｂは緑色の光を放つマイクロＬＥＤであり、発光素子１０ｃは青色の光を放つマイクロＬＥＤである。

【0056】

図７は、画素ＰＸに含まれる他の要素の概略的な平面図である。この図においては、副画素ＳＰａ，ＳＰｂ，ＳＰｃの導電層ＣＬ２（ＣＬ２ａ，ＣＬ２ｂ，ＣＬ２ｃ）の形状と、導電層ＣＬ３の形状と、コンタクトホールｈ５，ｈ６，ｈ７，ｈ８の位置とを示している。

【0057】

副画素ＳＰａの導電層ＣＬ２ａ、副画素ＳＰｂの導電層ＣＬ２ｂ、および副画素ＳＰｃの導電層ＣＬ２ｃは、図６に示した画素電極ＰＥａ，ＰＥｂ，ＰＥｃの下にそれぞれ位置している。

【0058】

図７の例において、画素ＰＸは、第１方向Ｘに延びる配線ＷＬａと、第２方向Ｙに延びる配線ＷＬｂとをさらに備えている。これら配線ＷＬａ，ＷＬｂは互いに接続されており、導電層ＣＬ３で形成されている。

【0059】

図８は、画素ＰＸに含まれるさらに他の要素の概略的な平面図である。この図においては、図４および図５における絶縁層２１，２２の間の第１層に配置される金属製の導電材料（ドット部分）、絶縁層２２，２３の間の第２層に配置される半導体材料（破線部分）、絶縁層２３，２４の間の第３層に配置される金属製の導電材料（斜線部分）、絶縁基材２０と絶縁層２１の間の第４層に配置される遮光材料（パターンが付されていない実線部分）、および、第１乃至第３層に通じるコンタクトホールを示している。

【0060】

第１層に配置される導電材料には、走査線Ｇｒｇ，Ｇｂｇ，Ｇｓｇが含まれる。第２層に配置される半導体材料には、半導体層ＳＣ１，ＳＣ２が含まれる。第３層に配置される導電材料には、副画素ＳＰａ，ＳＰｂ，ＳＰｃにそれぞれ映像信号Ｖｓｉｇを供給する映像線ＶＬ（ＶＬａ，ＶＬｂ，ＶＬｃ）、副画素ＳＰａ，ＳＰｂ，ＳＰｃにそれぞれ高電位Ｐｖｄｄを供給する電源線ＰＬ１（ＰＬ１ａ，ＰＬ１ｂ，ＰＬ１ｃ）、副画素ＳＰａ，ＳＰｂ，ＳＰｃにそれぞれリセット信号Ｖｒｓｔを供給するリセット配線ＳＲ（ＳＲａ，ＳＲｂ，ＳＲｃ）が含まれる。

【0061】

図８の例においては、映像線ＶＬａ、リセット配線ＳＲａ、電源線ＰＬ１ａ、映像線ＶＬｂ、リセット配線ＳＲｂ，電源線ＰＬ１ｂ、映像線ＶＬｃ、リセット配線ＳＲｃおよび電源線ＰＬ１ｃがこの順で第１方向Ｘに並んでいる。副画素ＳＰａにおいて、リセット配線ＳＲａと電源線ＰＬ１ａの第１方向Ｘにおける間隔は、映像線ＶＬａとリセット配線ＳＲａの第１方向Ｘにおける間隔よりも大きい。他の副画素ＳＰｂ，ＳＰｃにおいても同様である。

【0062】

図８の例において、映像線ＶＬａ，ＶＬｂ，ＶＬｃ、電源線ＰＬ１ａ，ＰＬ１ｂ，ＰＬ１ｃおよびリセット配線ＳＲａ，ＳＲｂ，ＳＲｃは、全体的に第２方向Ｙと平行に延びている。副画素ＳＰａの画素回路ＰＣａは、映像線ＶＬａと電源線ＰＬ１ａの間に配置されている。副画素ＳＰｂの画素回路ＰＣｂは、映像線ＶＬｂと電源線ＰＬ１ｂの間に配置されている。副画素ＳＰｃの画素回路ＰＣｃは、映像線ＶＬｃと電源線ＰＬ１ｃの間に配置されている。

【0063】

図９は、図８に示した画素回路ＰＣａを拡大した概略的な平面図である。以下、画素回路ＰＣａの詳細な構造につき、図９を参照して説明する。画素回路ＰＣｂ，ＰＣｃの構造は、画素回路ＰＣａと同様である。

【0064】

図９に示すように、走査線Ｇｓｇは、映像線ＶＬａと電源線ＰＬ１ａの間において、第１ゲート電極ＧＥ１ａ，ＧＥ１ｂを有している。また、走査線Ｇｂｇ，Ｇｓｇ、リセット配線ＳＲａおよび電源線ＰＬ１ａで囲われた領域内に第２ゲート電極ＧＥ２が配置されている。これら第１ゲート電極ＧＥ１ａ，ＧＥ１ｂおよび第２ゲート電極ＧＥ２は、図５にも示した通り絶縁層２１，２２の間の第１層に配置されている。

【0065】

図９の例においては、走査線Ｇｓｇの近傍における映像線ＶＬａの一部が第１電極Ｅ１に相当する。第１半導体層ＳＣ１は、第１方向Ｘに延びて第１ゲート電極ＧＥ１ａと交差する部分と、第２方向Ｙに延びて第１ゲート電極ＧＥ１ｂと交差する部分とを有している。

【0066】

第１半導体層ＳＣ１の一端は、図５に示したコンタクトホールｈ１を通じて第１電極Ｅ１に接続されている。第１半導体層ＳＣ１の他端は、図５に示したコンタクトホールｈ２を通じて第２ゲート電極ＧＥ２に接続されている。第１ゲート電極ＧＥ１ａ，ＧＥ１ｂおよび第１半導体層ＳＣ１によって画素選択トランジスタＳＳＴが構成されている。

【0067】

走査線Ｇｒｇ，Ｇｂｇの間において、第２電極Ｅ２が電源線ＰＬ１ａからリセット配線ＳＲａに向かって突出している。リセット配線ＳＲａと電源線ＰＬ１ａの間において、走査線Ｇｂｇは、第３ゲート電極ＧＥ３を有している。走査線Ｇｒｇ，Ｇｓｇ、リセット配線ＳＲａおよび電源線ＰＬ１ａで囲われた領域内に島状の第３電極Ｅ３が配置されている。第２電極Ｅ２および第３電極Ｅ３は、図４にも示した通り絶縁層２３，２４の間の第３層に配置されている。

【0068】

第２半導体層ＳＣ２は、リセット配線ＳＲａと電源線ＰＬ１ａの間に配置されている。第２半導体層ＳＣ２は、第１部分Ｐ１と、第１部分Ｐ１から第２方向Ｙに延出した第２部分Ｐ２および第３部分Ｐ３とを有している。

【0069】

第２部分Ｐ２は、第２ゲート電極ＧＥ２および第３ゲート電極ＧＥ３と交差している。第２部分Ｐ２の先端は、図４にも示したコンタクトホールｈ３を通じて第２電極Ｅ２と接続されている。第２ゲート電極ＧＥ２および第２部分Ｐ２の一部によって駆動トランジスタＤＲＴが構成されている。第３ゲート電極ＧＥ３および第２部分Ｐ２の他の一部によって出力トランジスタＢＣＴが構成されている。

【0070】

走査線Ｇｒｇは、リセット配線ＳＲａと電源線ＰＬ１ａの間において、２つの第４ゲート電極ＧＥ４ａ，ＧＥ４ｂを有している。リセット配線ＳＲａは、第４電極Ｅ４を有している。第２半導体層ＳＣ２の第３部分Ｐ３は、第４ゲート電極ＧＥ４ａ，ＧＥ４ｂと交差している。第３部分Ｐ３の先端は、コンタクトホールｈ１０を通じて第４電極Ｅ４に接続されている。コンタクトホールｈ１０は、図４に示した絶縁層２３を貫通する。第４ゲート電極ＧＥ４ａ，ＧＥ４ｂおよび第３部分Ｐ３によってリセットトランジスタＲＳＴが構成されている。

【0071】

第２半導体層ＳＣ２の第１部分Ｐ１は、図４にも示したコンタクトホールｈ４を通じて第３電極Ｅ３に接続されている。第３電極Ｅ３は、第２ゲート電極ＧＥ２の大部分と対向し、第２ゲート電極ＧＥ２とともに図３に示した保持容量Ｃｓを形成する。第３電極Ｅ３と第２ゲート電極ＧＥ２が重なる位置に、図４および図７にも示したコンタクトホールｈ５が設けられている。

【0072】

走査線Ｇｓｇを介して第１ゲート電極ＧＥ１ａ，ＧＥ１ｂに制御信号ＳＧが供給された場合、映像線ＶＬａの映像信号Ｖｓｉｇが第１半導体層ＳＣ１を介して第２ゲート電極ＧＥ２に供給される。これにより、映像信号Ｖｓｉｇに応じた電圧が電源線ＰＬ１ａから発光素子１０ａに第２半導体層ＳＣ２等を介して供給される。

【0073】

第１半導体層ＳＣ１は、第１ゲート電極ＧＥ１ａ，ＧＥ１ｂと交差するチャネル領域Ｒ１ａ，Ｒ１ｂを有している。図９の例においては、第１シールドＳＬＤ１が第１半導体層ＳＣ１よりも大きい幅を有し、かつ第１半導体層ＳＣ１と同様に屈曲してチャネル領域Ｒ１ａ，Ｒ１ｂを含む第１半導体層ＳＣ１の全体と重なっている。第１シールドＳＬＤ１は、コンタクトホールｈ１，ｈ２、第１電極Ｅ１を含む映像線ＶＬａの一部、リセット配線ＳＲａの一部および第２ゲート電極ＧＥ２の一部とも重なっている。

【0074】

第１シールドＳＬＤ１は、少なくともチャネル領域Ｒ１ａ，Ｒ１ｂと重なっていれば、他の形状を有してもよい。例えば、チャネル領域Ｒ１ａ，Ｒ１ｂとそれぞれ重なる一対の第１シールドＳＬＤ１が間隔を空けて配置されてもよい。

【0075】

第１半導体層ＳＣ１の近傍には、図５にも示した第２シールドＳＬＤ２ａ，ＳＬＤ２ｂがさらに配置されている。第２シールドＳＬＤ２ａ，ＳＬＤ２ｂは、遮光性を有しており、第１半導体層ＳＣ１を介して第１シールドＳＬＤ１と対向している。第２シールドＳＬＤ２ａは、映像線ＶＬａから第１方向Ｘに突出している。第２シールドＳＬＤ２ｂは、コンタクトホールｈ２の近傍において島状に設けられている。

【0076】

第２シールドＳＬＤ２ａは、チャネル領域Ｒ１ａの大部分と重なっている。第２シールドＳＬＤ２ｂは、チャネル領域Ｒ１ｂの大部分およびコンタクトホールｈ２と重なっている。第２シールドＳＬＤ２ａ，ＳＬＤ２ｂは、それぞれチャネル領域Ｒ１ａ，Ｒ１ｂの全体と重なってもよい。

【0077】

リセット配線ＳＲａは、第２シールドＳＬＤ２ａを回避するように曲がった屈曲部Ｂを有している。屈曲部Ｂは、第１半導体層ＳＣ１および第１シールドＳＬＤ１と交差している。

【0078】

第２半導体層ＳＣ２の第２部分Ｐ２は、第２ゲート電極ＧＥ２と交差するチャネル領域Ｒ２と、第３ゲート電極ＧＥ３と交差するチャネル領域Ｒ３とを有している。図９の例においては、チャネル領域Ｒ２の全体が第３電極Ｅ３と重なっている。また、チャネル領域Ｒ３の大部分が第３電極Ｅ３と重なっている。第３電極Ｅ３は、チャネル領域Ｒ３の全体と重なってもよい。

【0079】

第２半導体層ＳＣ２の第３部分Ｐ３は、第４ゲート電極ＧＥ４ａ，ＧＥ４ｂとそれぞれ交差するチャネル領域Ｒ４ａ，Ｒ４ｂを有している。第３部分Ｐ３の近傍には、リセット配線ＳＲａから第１方向Ｘに突出する第３シールドＳＬＤ３ａ，ＳＬＤ３ｂが配置されている。第４電極Ｅ４は、第３シールドＳＬＤ３ａから突出している。第３シールドＳＬＤ３ａは遮光性を有しており、チャネル領域Ｒ４ａの大部分と重なっている。第３シールドＳＬＤ３ｂは遮光性を有しており、チャネル領域Ｒ４ｂの大部分と重なっている。第３シールドＳＬＤ３ａ，ＳＬＤ３ｂは、それぞれチャネル領域Ｒ４ａ，Ｒ４ｂの全体と重なってもよい。

【0080】

本実施形態のようにマイクロＬＥＤである発光素子１０を用いた表示装置１は、広視野角かつ高輝度な表示を実現可能である。一方で、表示装置１が広視野角であると、発光素子１０から絶縁基材２０側（裏面方向）にも光が放たれ得る。このような光は、直接あるいは絶縁基材２０の表面等で反射されて画素回路ＰＣに含まれるトランジスタのチャネル領域に入射し、トランジスタに光リーク電流を生じさせる可能性がある。光リーク電流は、表示装置１の輝度を低下させる一因となる。

【0081】

特に本実施形態に係る画素回路ＰＣにおいては、画素選択トランジスタＳＳＴがオフされている間は当該トランジスタに接続された第２ゲート電極ＧＥ２がフローティングとなる。そのため、画素選択トランジスタＳＳＴにおける光リーク電流が表示品位に影響しやすい。

【0082】

画素選択トランジスタＳＳＴは、図５に示したようにボトムゲート構造である。そのため、絶縁基材２０の表面等での反射光の一部は、第１ゲート電極ＧＥ１ａ，ＧＥ１ｂで遮光される。しかしながら、発光素子１０が広視野角かつ高輝度な光を放つと、その反射光の一部は第１半導体層ＳＣ１のチャネル領域Ｒ１ａ，Ｒ１ｂに到達し得る。

【0083】

この点に関し、本実施形態においては第１半導体層ＳＣ１と絶縁基材２０の間に第１シールドＳＬＤ１が配置され、この第１シールドＳＬＤ１がチャネル領域Ｒ１ａ，Ｒ１ｂの双方と重なっている。これにより、反射光がチャネル領域Ｒ１ａ，Ｒ１ｂの裏面側に入射することに起因した光リーク電流を抑制でき、結果として表示装置１の高輝度化が可能となる。

【0084】

また、第１シールドＳＬＤ１は、第１半導体層ＳＣ１の全体と重なっている。仮に第１シールドＳＬＤ１が第１半導体層ＳＣ１の一部分と重なり、他の部分と重なっていない場合、第１シールドＳＬＤ１に起因した段差が第１半導体層ＳＣ１に生じ、第１半導体層ＳＣ１が損傷する可能性がある。これに対し、第１シールドＳＬＤ１が第１半導体層ＳＣ１の全体と重なっている場合には、第１シールドＳＬＤ１に起因した段差が第１半導体層ＳＣ１に生じない。

【0085】

本実施形態においては、チャネル領域Ｒ１ａ，Ｒ１ｂの上面側に第２シールドＳＬＤ２ａ，ＳＬＤ２ｂが配置されている。これら第２シールドＳＬＤ２ａ，ＳＬＤ２ｂにより、チャネル領域Ｒ１ａ，Ｒ１ｂの上面側への光の入射も抑制される。また、第２シールドＳＬＤ２ａ，ＳＬＤ２ｂにより第１半導体層ＳＣ１の上方からの電位が遮蔽され、当該電位が画素選択トランジスタＳＳＴの動作に与える影響を抑制できる。

【0086】

本実施形態においては、駆動トランジスタＤＲＴのチャネル領域Ｒ２および出力トランジスタＢＣＴのチャネル領域Ｒ３が第３電極Ｅ３と重なり、リセットトランジスタＲＳＴのチャネル領域Ｒ４ａ，Ｒ４ｂが第３シールドＳＬＤ３ａ，ＳＬＤ３ｂと重なっている。これらにより、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴおよびリセットトランジスタＲＳＴにおいても上方からの電位や光を遮蔽することができる。

【0087】

以上の他にも、本実施形態からは種々の好適な効果を得ることができる。
なお、本実施形態においては画素選択トランジスタＳＳＴに対して第１シールドＳＬＤ１を設ける場合を例示した。しかしながら、第１シールドＳＬＤ１は、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴおよびリセットトランジスタＲＳＴに対してさらに設けられてもよい。

【0088】

［第２実施形態］
第１実施形態においては、画素回路ＰＣが４つのトランジスタ（ＳＳＴ、ＤＲＴ、ＢＣＴ、ＲＳＴ）を含む場合を例示した。本実施形態においては、画素回路ＰＣが５つのトランジスタを含む場合の構成を開示する。

【0089】

図１０は、本実施形態に係る副画素ＳＰの等価回路の一例を示す図である。この透過回路においては、画素回路ＰＣが初期化トランジスタＩＳＴをさらに備えている。初期化トランジスタＩＳＴのゲート電極は、走査線Ｇｉｇに接続されている。初期化トランジスタＩＳＴのソース電極は、初期化配線ＳＩに接続されている。初期化トランジスタＩＳＴのドレイン電極は、駆動トランジスタＤＲＴのゲート電極に接続されている。本実施形態においては、初期化配線ＳＩに初期化信号Ｖｉｎｉが供給される。

【0090】

初期化トランジスタＩＳＴは、走査線Ｇｉｇから供給される制御信号ＩＧによりオン、オフされ、画素回路ＰＣと初期化配線ＳＩの接続および非接続を切り替える。すなわち、初期化トランジスタＩＳＴがオンされることにより、初期化配線ＳＩの初期化信号Ｖｉｎｉが画素回路ＰＣに取り込まれ、駆動トランジスタＤＲＴのゲート電極に供給される。図１０の例においては、駆動トランジスタＤＲＴのソース電極と電源線ＰＬ１の間に補助容量Ｃａｄが設けられている。

【0091】

このような構成の画素回路ＰＣにおいて、例えば図１０に示すように画素選択トランジスタＳＳＴおよび初期化トランジスタＩＳＴに対し、第１実施形態と同様にチャネル領域と重なる第１シールドＳＬＤ１を設けてもよい。また、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴおよびリセットトランジスタＲＳＴに対して第１シールドＳＬＤ１をさらに設けてもよい。本実施形態の構成であっても、第１実施形態と同様の効果を得ることができる。

【0092】

［第３実施形態］
第３実施形態においては、画素回路ＰＣが２つのトランジスタを含む場合の構成を開示する。

【0093】

図１１は、本実施形態に係る副画素ＳＰの等価回路の一例を示す図である。この透過回路においては、画素回路ＰＣが画素選択トランジスタＳＳＴと駆動トランジスタＤＲＴを備え、出力トランジスタＢＣＴ、リセットトランジスタＲＳＴおよび初期化トランジスタＩＳＴを備えていない。また、リセット配線ＳＲ、走査線Ｇｒｇ、走査線Ｇｉｇおよび補助容量Ｃａｄが設けられていない。

【0094】

このような構成の画素回路ＰＣにおいて、例えば図１１に示すように画素選択トランジスタＳＳＴに対し、第１実施形態と同様にチャネル領域と重なる第１シールドＳＬＤ１を設けてもよい。また、駆動トランジスタＤＲＴに対して第１シールドＳＬＤ１をさらに設けてもよい。本実施形態の構成であっても、第１実施形態と同様の効果を得ることができる。

【0095】

以上、本発明の実施形態として説明した表示装置を基にして、当業者が適宜設計変更して実施し得る全ての表示装置も、本発明の要旨を包含する限り、本発明の範囲に属する。

【0096】

本発明の思想の範疇において、当業者であれば、各種の変形例に想到し得るものであり、それら変形例についても本発明の範囲に属するものと解される。例えば、上述の実施形態に対して、当業者が適宜、構成要素の追加、削除、もしくは設計変更を行ったもの、または、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。

【0097】

また、上述の実施形態において述べた態様によりもたらされる他の作用効果について、本明細書の記載から明らかなもの、または当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。

【符号の説明】

【0098】

１…表示装置、２…表示パネル、１０…発光素子、ＤＡ…表示領域、Ｇｓｇ，Ｇｒｇ，Ｇｂｇ…走査線、ＶＬ…映像線、ＰＬ１，ＰＬ２…電源線、Ｓｒｓｔ…リセット配線、ＰＸ…画素、ＳＰ…副画素、ＰＣ…画素回路、ＤＲＴ…駆動トランジスタ、ＢＣＴ…出力トランジスタ、ＳＳＴ…画素選択トランジスタ、ＲＳＴ…リセットトランジスタ、ＳＣ１…第１半導体層、ＧＥ１…第１ゲート電極、Ｒ１ａ，Ｒ１ｂ…チャネル領域、ＳＬＤ１…第１シールド、ＳＬＤ２ａ，ＳＬＤ２ｂ…第２シールド。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】