特許 7551433 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-06

(45)【発行日】2024-09-17

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H10B 43/27 20230101AFI20240909BHJP

   H01L 21/336 20060101ALI20240909BHJP

   H01L 29/788 20060101ALI20240909BHJP

   H01L 29/792 20060101ALI20240909BHJP

   H10B 43/50 20230101ALI20240909BHJP

   H01L 21/304 20060101ALI20240909BHJP

   B24B 37/04 20120101ALI20240909BHJP

【ＦＩ】

H10B43/27

H01L29/78 371

H10B43/50

H01L21/304 621D

H01L21/304 622X

B24B37/04

【請求項の数】 10

(21)【出願番号】P 2020168325

(22)【出願日】2020-10-05

(65)【公開番号】P2022060704

(43)【公開日】2022-04-15

【審査請求日】2023-09-11

(73)【特許権者】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001092

【氏名又は名称】弁理士法人サクラ国際特許事務所

(72)【発明者】

【氏名】渡邉 崇史

【審査官】小山 満

(56)【参考文献】

【文献】米国特許出願公開第２０１２／０１４９１８５（ＵＳ，Ａ１）

【文献】特開２０１２－１７４９３７（ＪＰ，Ａ）

【文献】特開２０１３－０５１３５４（ＪＰ，Ａ）

【文献】特開２０１７－０５９６０７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ４３／２７

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

Ｈ１０Ｂ ４３／５０

Ｈ０１Ｌ ２１／３０４

Ｂ２４Ｂ ３７／０４

(57)【特許請求の範囲】

【請求項1】

半導体基板の表面の上に第１の膜と第２の膜とを交互に積層して多層膜を形成する工程と、
前記多層膜を部分的に除去することにより、複数の積層体と、前記複数の積層体の一つと他の一つとの間の凹部と、を形成するとともに、前記表面における前記半導体基板の周縁を含む端部を露出させる工程と、
前記凹部を埋める第１の絶縁膜を形成する工程と、
前記端部および前記複数の積層体の上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上に、前記端部に重畳するとともに前記複数の積層体に重畳しない第２の保護膜を形成する工程と、
化学機械研磨を用いて、前記第２の絶縁膜を厚さ方向に沿って部分的に除去する工程と、
を具備する、半導体装置の製造方法。

【請求項2】

半導体基板の表面の上に第１の膜と第２の膜とを交互に積層して多層膜を形成する工程と、
前記多層膜を部分的に除去することにより、複数の積層体と、前記複数の積層体の一つと他の一つとの間の凹部と、を形成するとともに、前記表面における前記半導体基板の周縁を含む端部を露出させる工程と、
前記凹部を埋める第１の絶縁膜を形成する工程と、
前記複数の積層体、前記第１の絶縁膜、および前記端部の上に第１の保護膜を形成する工程と、
前記第１の保護膜の上に、前記複数の積層体の他の一つの少なくとも一部および前記端部に重畳する第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上に、前記端部に重畳するとともに前記複数の積層体に重畳しない第２の保護膜を形成する工程と、
化学機械研磨を用いて、前記第２の絶縁膜を厚さ方向に沿って部分的に除去する工程と、
を具備する、半導体装置の製造方法。

【請求項3】

前記第１の保護膜は、シリコン窒化膜を含む、請求項２に記載の方法。

【請求項4】

前記第２の保護膜は、シリコン窒化膜を含む、請求項１または請求項２に記載の方法。

【請求項5】

前記第１の膜は、シリコン酸化膜であり、
前記第２の膜は、シリコン窒化膜である、請求項１から請求項４のいずれか一項に記載の方法。

【請求項6】

前記第１および第２の絶縁膜のそれぞれは、シリコン酸化膜を含む、請求項１から請求項５のいずれか一項に記載の方法。

【請求項7】

前記化学機械研磨を用いて前記第２の絶縁膜を部分的に除去する前に、前記第２の絶縁膜の上に第３の絶縁膜を形成する工程をさらに具備する、請求項６に記載の方法。

【請求項8】

前記第３の絶縁膜は、シリコン酸化膜を含む、請求項７に記載の方法。

【請求項9】

前記複数の積層体の一つを貫通するメモリ層を形成する工程と、
前記第２の膜を除去して空洞を形成し、前記空洞に導電層を形成する工程と、
をさらに具備する、請求項１から請求項８のいずれか一項に記載の方法。

【請求項10】

前記メモリ層の上方に第1の接続パッドを形成する工程と、
前記半導体基板と、第２の接続パッドとを有する第２の半導体基板とを、前記第１および第２の接続パッドが対向するように貼り合わせる工程と、
をさらに具備する、請求項９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置の製造方法に関する。

【背景技術】

【0002】

３次元メモリ等の半導体装置の製造方法において、メモリセルを有する第１の半導体基板と、周辺回路を有する第２の半導体基板とを貼り合わせることにより半導体装置を製造する方法が知られている。

【先行技術文献】

【特許文献】

【0003】

【文献】米国特許出願公開２０１７／００７７１２２号明細書

【文献】米国特許第１０５２９２３３号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

発明が解決しようとする課題の一つは、高い信頼性を有する半導体装置を提供することである。

【課題を解決するための手段】

【0005】

実施形態の半導体装置の製造方法は、半導体基板の表面の上に第１の膜と第２の膜とを交互に積層して多層膜を形成する工程と、多層膜を部分的に除去することにより、複数の積層体と、複数の積層体の一つと他の一つとの間の凹部と、を形成するとともに、表面の端部を露出させる工程と、凹部を埋める第１の絶縁膜を形成する工程と、複数の積層体、第１の絶縁膜、および上記端部の上に第１の保護膜を形成する工程と、第１の保護膜の上に、複数の積層体の他の一つの少なくとも一部および上記端部に重畳する第２の絶縁膜を形成する工程と、化学機械研磨を用いて、第２の絶縁膜を厚さ方向に沿って部分的に除去する工程と、を具備する。

【図面の簡単な説明】

【0006】

【図1】第１の実施形態の半導体装置の製造方法例を説明するための断面模式図である。

【図2】第１の実施形態の半導体装置の製造方法例を説明するための断面模式図である。

【図3】第１の実施形態の半導体装置の製造方法例を説明するための断面模式図である。

【図4】第１の実施形態の半導体装置の製造方法例を説明するための断面模式図である。

【図5】第１の実施形態の半導体装置の製造方法例を説明するための断面模式図である。

【図6】第１の実施形態の半導体装置の製造方法例を説明するための断面模式図である。

【図7】第１の実施形態の半導体装置の製造方法例を説明するための断面模式図である。

【図8】第１の実施形態の半導体装置の製造方法例を説明するための断面模式図である。

【図9】第１の実施形態の半導体装置の製造方法例を説明するための断面模式図である。

【図10】第１の実施形態の半導体装置の製造方法例を説明するための断面模式図である。

【図11】第１の実施形態の半導体装置の製造方法例を説明するための断面模式図である。

【図12】第１の実施形態の半導体装置の製造方法例を説明するための断面模式図である。

【図13】第１の実施形態の半導体装置の製造方法例を説明するための断面模式図である。

【図14】第１の実施形態の半導体装置の製造方法例を説明するための断面模式図である。

【図15】第１の実施形態の半導体装置の製造方法例を説明するための断面模式図である。

【図16】第１の実施形態の半導体装置の製造方法例を説明するための断面模式図である。

【図17】第１の実施形態の半導体装置の製造方法例を説明するための断面模式図である。

【図18】第１の実施形態の半導体装置の製造方法例を説明するための断面模式図である。

【図19】保護膜１１および保護膜１４を形成せずに製造された半導体装置の構造例を示す模式図である。

【図20】第２の実施形態の半導体装置の製造方法例を説明するための図である。

【図21】第２の実施形態の半導体装置の製造方法例を説明するための図である。

【図22】第２の実施形態の半導体装置の製造方法例を説明するための図である。

【図23】第２の実施形態の半導体装置の製造方法例を説明するための図である。

【図24】第２の実施形態の半導体装置の製造方法例を説明するための図である。

【図25】第２の実施形態の半導体装置の製造方法例を説明するための図である。

【図26】第２の実施形態の半導体装置の製造方法例を説明するための図である。

【図27】第３の実施形態の半導体装置の製造方法例を説明するための図である。

【図28】第３の実施形態の半導体装置の製造方法例を説明するための図である。

【図29】第３の実施形態の半導体装置の製造方法例を説明するための図である。

【図30】第３の実施形態の半導体装置の製造方法例を説明するための図である。

【図31】第４の実施形態の半導体装置の製造方法例を説明するための図である。

【図32】第４の実施形態の半導体装置の製造方法例を説明するための図である。

【図33】保護膜１１および保護膜１４を形成せずに製造された半導体基板１と、半導体基板２３と、を貼り合わせた半導体装置の構造例を示す模式図である。

【発明を実施するための形態】

【0007】

以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。

【0008】

（第１の実施形態）
図１ないし図１８は、第１の実施形態の半導体装置の製造方法例を説明するための断面模式図であり、半導体基板１のＸ軸と、Ｘ軸に直交するとともにＸ軸に直交するＹ軸に直交するＺ軸と、を含むＸ－Ｚ断面の一部を示す。

【0009】

まず、図１に示すように、半導体基板１の表面１ａの上に多層膜２を形成し、多層膜２の上に保護膜３を形成する。なお、表面１ａと多層膜２の間に別の層を有していてもよい。

【0010】

半導体基板１の例は、シリコンウェハを含む。多層膜２の例は、厚さ２５ｎｍのシリコン酸化膜等の第１の膜と、厚さ２５ｎｍのシリコン窒化膜等の第２の膜と、を交互に積層することにより形成される。第２の膜は、犠牲層である。犠牲層は、後に導電層が形成される領域である。第１の膜と第２の膜の積層数は特に限定されない。

【0011】

保護膜３は、例えばエッチング加工に対して多層膜２を保護するために設けられる。保護膜３の例は、厚さ１００ｎｍのシリコン窒化膜を含む。

【0012】

次に、図２に示すように、多層膜２および保護膜３を部分的に除去し、複数の積層体２ａと、複数の積層体２ａの一つと複数の積層体２ａの他の一つとの間に設けられるとともに、積層体２ａに隣接する凹部２ｂと、を形成する。積層体２ａは、３次元メモリのメモリセルが形成される領域である。

【0013】

多層膜２を部分的に除去することにより、後に形成される導電層と他の配線とのコンタクトを形成するための階段領域Ａを積層体２ａに形成する。階段領域Ａは、例えば多層膜２の上にレジストマスクを形成し、異方性エッチングにより第１の膜および第２の膜を部分的に除去する工程と、等方性エッチングによりレジストマスクを縮小させる工程と、を交互に切り替えることにより形成される。この際、一対の階段領域Ａの間の領域Ｂにおいても多層膜２を除去する。なお、領域Ｂに３次元メモリの周辺回路を形成してもよい。

【0014】

積層体２ａおよび凹部２ｂの形成は、図２に示すように、多層膜２を部分的に除去することにより半導体基板１の表面１ａの端部を露出させる、多層膜エッジカットとともに行われる。多層膜エッジカットにより、最も端部側の積層体２ａの上面の多層膜エッジカット端Ｘを起点に半導体基板１の表面１ａの端部に向かって多層膜２を部分的に除去することにより、半導体基板１の表面１ａの端部を露出させる。これにより、表面１ａの端部においてパーティクルの発生を抑制できる。なお、最も端部側の積層体２ａの幅は、他の積層体２ａの幅よりも短くてもよい。半導体基板１の端部から多層膜エッジカット端Ｘまでの長さは、特に限定されないが、例えば１．５ｍｍ以上３．０ｍｍ以下である。なお、最も端部側の積層体２ａは、例えば表面１ａの周縁に沿って複数設けられてもよい。

【0015】

次に、図３に示すように、複数の積層体２ａ、凹部２ｂ、および表面１ａの端部の上に絶縁膜４を形成する。絶縁膜４は、凹部２ｂを埋める埋め込み絶縁膜である。絶縁膜４の例は、厚さ３．３μｍのシリコン酸化膜を含む。

【0016】

フォトリソグラフィ工程およびエッチング工程により、積層体２ａに重畳するメモリセル形成領域Ｃにおいて、絶縁膜４の保護膜３上の領域を除去する。このとき、表面１ａの端部において、パーティクルの発生を防ぐため、図４に示すように、多層膜エッジカット端Ｘよりも端部側の絶縁膜エッジカット端Ｙにおいて絶縁膜４のエッジカットを同時に行う。このとき、多層膜エッジカット端Ｘと絶縁膜エッジカット端Ｙの間の領域Ｄにおいて、メモリセル形成領域Ｃでは多層膜２が除去されているにもかかわらず、絶縁膜４が除去される。

【0017】

次に、図５に示すように、積層体２ａ、絶縁膜４、および表面１ａの端部の上に絶縁膜５を形成する。絶縁膜５は、例えば保護膜３上の絶縁膜を厚くするために設けられる。絶縁膜５の例は、厚さ５００ｎｍのシリコン酸化膜を含む。

【0018】

次に、図６に示すように、絶縁膜５の積層体２ａ上の領域が例えば２００ｎｍの厚さになるまで、ＣＭＰを用い、絶縁膜５を厚さ方向（Ｚ軸方向）に沿って部分的に除去して、絶縁膜５の上面を平坦化する。これに限定されず、保護膜３の上面が露出するまで絶縁膜５を部分的に除去してもよい。

【0019】

次に、図７に示すように、絶縁膜５の積層体２ａ上の領域および保護膜３を除去することにより、積層体２ａの上面を露出させる。絶縁膜５の積層体２ａ上の領域および保護膜３は、例えばドライエッチングを用いて除去できる。

【0020】

次に、図８に示すように、積層体２ａ、凹部２ｂに埋め込まれた絶縁膜４、および表面１ａの端部の絶縁膜５の上に、保護膜１１を形成する。保護膜１１は、例えばＣＭＰを用いた加工に対し、積層体２ａ、絶縁膜４、および絶縁膜５を保護するために設けられる。保護膜１１の例は、１００ｎｍのシリコン窒化膜を含む。

【0021】

次に、図９に示すように、保護膜１１の上に絶縁膜１２を形成する。絶縁膜１２は、半導体基板１の表面１ａの端部、および積層体２ａに重畳する。絶縁膜１２の例は、厚さ３．０μｍのシリコン酸化膜を含む。

【0022】

次に、図１０に示すように、保護膜１１の表面において、表面１ａの端部に重畳する領域から多層膜エッジカット端Ｘより内側に至る領域までマスクを形成した後、エッチング工程により保護膜１１の上の絶縁膜１２を除去するとともに、積層体２ａの一つの少なくとも一部の上、および表面１ａの端部の上に絶縁膜１２を残存させる。

【0023】

次に、図１１に示すように、保護膜１１および絶縁膜１２の上に絶縁膜１３を形成し、多層膜エッジカット端Ｘより端部側において表面１ａの端部に重畳するとともに積層体２ａに重畳しない保護膜１４を形成する。絶縁膜１３の例は、例えば厚さ１００ｎｍのシリコン酸化膜を含む。保護膜１４は、例えばＣＭＰを用いた加工に対し、絶縁膜１２および絶縁膜１３を保護するために設けられる。保護膜１４の例は、厚さ１００ｎｍのシリコン窒化膜を含む。なお、半導体基板１の表面１ａに対し、保護膜１４の上面の一部の高さは、保護膜１１の上面の一部の高さと同じであることが好ましい。

【0024】

保護膜１４は、例えば絶縁膜１３の全面にシリコン窒化膜等の膜を形成した後、表面１ａの端部のみにレジスト膜を形成してドライエッチングにより当該膜の中央部を除去することにより形成される。このとき、保護膜１１は、絶縁膜１３により覆われているため除去されない。また、保護膜１４は、表面１ａの端部のみに成膜可能な成膜装置により形成することもでき、この場合には絶縁膜１３を省略してもよい。

【0025】

次に、図１２に示すように、絶縁膜１３および保護膜１４の上に絶縁膜１５を形成する。絶縁膜１５は、例えば保護膜１１上の絶縁膜を厚くするために設けられる。絶縁膜１５の例は、厚さ２００ｎｍのシリコン酸化膜を含む。

【0026】

次に、図１３に示すように、ＣＭＰを用い、例えば保護膜１１の上面の一部および保護膜１４の上面の一部が露出するまで、絶縁膜１２、絶縁膜１３、および絶縁膜１５を厚さ方向（Ｚ軸方向）に沿って部分的に除去する。このとき、絶縁膜１２の上面の露出部では、保護膜１１および保護膜１４の間に小さなディッシング１６が生じる場合がある。

【0027】

次に、図１４に示すように、積層体２ａの上の保護膜１１および保護膜１４を除去して積層体２ａの上面を露出させる。保護膜１１および保護膜１４は、例えばドライエッチングを用いて除去される。

【0028】

図１５は、階段領域Ａおよびメモリセル形成領域Ｃの一部を拡大して図示する。次に、図１５に示すように、シリコン酸化膜等の第１の膜２０１とシリコン窒化膜等の第２の膜２０２との積層体２ａを貫通するメモリホール７を形成し、メモリホール７にメモリ層８を形成する。メモリ層８は、ブロック絶縁膜８１と、電荷蓄積膜８２と、トンネル絶縁膜８３と、半導体層８４と、コア絶縁層８５と、を含む。

【0029】

ブロック絶縁膜８１、トンネル絶縁膜８３、およびコア絶縁層８５は、例えば酸化シリコンを含む。電荷蓄積膜８２は、例えば窒化シリコンを含む。半導体層８４は、例えばポリシリコンを含む。

【0030】

メモリホール７の側面にはブロック絶縁膜８１、電荷蓄積膜８２、及びトンネル絶縁膜８３が順次積層されている。そして、積層体２ａを貫通するとともに、側面がトンネル絶縁膜８３に接するように半導体層８４が形成される。半導体層８４は、半導体基板１の表面１ａに接し、半導体基板１を介して図示しないソース線に接続される。コア絶縁層８５は、半導体層８４の内側に設けられる。コア絶縁層８５は、半導体層８４に沿って延在する。

【0031】

図１６は、階段領域Ａおよびメモリセル形成領域Ｃの一部を拡大して図示する。次に、図１６に示すように、第２の膜２０２を除去して空洞を形成し、空洞に導電層２０２ａを形成する。導電層２０２ａは、メモリセルのワード線を構成する。導電層２０２ａの例は、金属層を含む。

【0032】

図１７は、階段領域Ａおよびメモリセル形成領域Ｃの一部を拡大して図示する。次に、図１７に示すように、コンタクト層９を形成する。コンタクト層９は、階段領域Ａにおいて導電層２０２ａに接続するコンタクトプラグやメモリセル形成領域Ｃにおいてメモリ層８に接続するコンタクトプラグを含む。また、メモリセル形成領域Ｃにおいてコンタクトプラグの上部にビット線が設けられる。

【0033】

次に、図１８に示すように、コンタクト層９の上に配線層１０を形成する。なお、ディッシング１６による段差は、コンタクト層９および配線層１０形成の際のＣＭＰ工程において平坦化される。

【0034】

以上のように、本実施形態の半導体装置の製造方法例では、半導体基板１の表面１ａの端部に重畳する保護膜１１および保護膜１４を形成することにより、半導体基板１の表面１ａの端部に十分な厚さの絶縁膜を形成できる。

【0035】

図１９は、保護膜１１および保護膜１４を形成せずに製造された半導体装置の構造例を示す模式図である。保護膜１１および保護膜１４を形成しない場合、半導体基板１の表面１ａの端部の絶縁膜は大幅に除去されてしまう。この場合、コンタクト層９および配線層１０の形成過程において、ＣＭＰを行うと、多層膜エッジカット端Ｘに圧力が集中し、ロールオフ領域Ｅが形成される。ロールオフ領域Ｅが形成されると、その後の工程において形成されるコンタクト層９および配線層１０の形成の際にフォトリソグラフィ工程における露光時に焦点ずれ（デフォーカス）が発生し、半導体基板１の端部での歩留りが低下する。

【0036】

これに対し、本実施形態の半導体装置の製造方法では、保護膜１１および保護膜１４を形成することにより、多層膜エッジカット端Ｘより外側に絶縁膜１２を残すことができる。これにより、その後ＣＭＰ工程におけるロールオフ領域Ｅの形成を抑制し、フォトリソグラフィ工程のデフォーカスによる歩留低下を抑制できる。また、保護膜１１を形成することにより、ＣＭＰ工程におけるディッシングを抑制できる。よって、高い信頼性を有する半導体装置を提供できる。

【0037】

（第２の実施形態）
図２０ないし図２６は、第２の実施形態の半導体装置の製造方法例を説明するための図である。なお、第１の実施形態と同じ部分については、第１の実施形態の説明を適宜援用できるため、ここでは説明を省略する。

【0038】

まず、第１の実施形態の半導体装置の製造方法例と同様に、図１ないし図７に示す工程と同様の工程を行う。ここでは、一例として、図２０に示すように、積層体２ａの上の保護膜３を除去せずに残存させる。また、凹部２ｂ、階段領域Ａ、および領域Ｂは、第１の実施形態よりも狭い幅で形成される。また、隣り合う保護膜３の間隔Ｆも狭く形成される。

【0039】

次に、図２１に示すように、保護膜３、絶縁膜４、および絶縁膜５の上に絶縁膜１２を形成する。絶縁膜１２の例は、例えば厚さ２．９μｍのシリコン酸化膜を含む。

【0040】

次に、図２２に示すように、多層膜エッジカット端Ｘより端部側に表面１ａの端部に重畳するとともに積層体２ａに重畳しない保護膜１４を形成する。保護膜１４は、例えばＣＭＰを用いた加工に対して絶縁膜１２の一部を保護するために設けられる。保護膜１４の例は、例えば厚さ１００ｎｍのシリコン窒化膜を含む。なお、半導体基板１の表面１ａに対し、保護膜１４の上面の一部の高さは、保護膜３の上面の一部の高さと同じであることが好ましい。

【0041】

次に、図２３に示すように、保護膜１４および絶縁膜１２の上に絶縁膜１５を形成する。絶縁膜１５の例は、例えば厚さ３００ｎｍのシリコン酸化膜を含む。

【0042】

次に、図２４に示すように、ＣＭＰを用い、例えば保護膜３の上面および保護膜１４の上面が露出するまで絶縁膜１２を厚さ方向（Ｚ軸方向）に沿って部分的に除去する。このとき、保護膜３および保護膜１４の間の絶縁膜１２の露出部にディッシング１７が生じると同時に、隣り合う保護膜３の間の絶縁膜１２の露出部にもディッシング１８が生じるが、隣り合う保護膜３の間隔Ｆを狭くすることにより、ディッシング１８を小さくできる。

【0043】

次に、図２５に示すように、積層体２ａ上の保護膜３および保護膜１４を除去して積層体２ａの上面を露出させる。その後、図２６に示すように、第１の実施形態と同様に、メモリホール７、メモリ層８、コンタクト層９、および配線層１０を形成する。ディッシング１７およびディッシング１８による段差は、第１の実施形態と同様に、コンタクト層９および配線層１０形成の際のＣＭＰ工程において平坦化される。

【0044】

以上のように、本実施形態の半導体装置の製造方法例では、半導体基板１の表面１ａの端部に重畳する保護膜１４を形成することにより、半導体基板１の表面１ａの端部に十分な厚さの絶縁膜を形成できる。

【0045】

保護膜１４を形成しない場合、半導体基板１の表面１ａの端部の絶縁膜は大幅に除去されてしまう。この場合、コンタクト層９および配線層１０の形成過程において、ＣＭＰを行うと、多層膜エッジカット端Ｘに圧力が集中し、ロールオフ領域Ｅが形成される。ロールオフ領域Ｅが形成されると、その後の工程において形成されるコンタクト層９および配線層１０の形成の際にフォトリソグラフィ工程における露光時に焦点ずれ（デフォーカス）が発生し、半導体基板１の端部での歩留りが低下する。

【0046】

これに対し、本実施形態の半導体装置の製造方法では、保護膜１４を形成することにより、多層膜エッジカット端Ｘより外側に十分な厚さの絶縁膜を残すことができる。これにより、その後ＣＭＰ工程におけるロールオフ領域Ｅの形成を抑制し、フォトリソグラフィ工程のデフォーカスによる歩留低下を抑制できる。よって、高い信頼性を有する半導体装置を提供できる。

【0047】

また、隣り合う積層体２ａおよび保護膜３の間隔Ｆを十分狭くすることにより、保護膜１１を形成せず、保護膜１４のみを形成することで、第１の実施形態の製造方法と比較して少ない工程数で第１の実施形態の製造方法と同等の効果を実現できる。なお、ディッシング１８による段差を、コンタクト層９および配線層１０の形成時に平坦化できるまで小さくするために、隣り合う保護膜３の間隔Ｆは、５００μｍ以下であることが好ましい。

【0048】

本実施形態は、他の実施形態と適宜組み合わせることができる。

【0049】

（第３の実施形態）
図２７ないし図３０は、第３の実施形態の半導体装置の製造方法例を説明するための図である。なお、第１の実施形態と同じ部分については、第１の実施形態の説明を適宜援用できるため、ここでは説明を省略する。

【0050】

まず、第１の実施形態の図１から図１０に至る工程までは第１の実施形態と同様の工程を実施する。次に、図２７に示すように、絶縁膜１２および保護膜１１の上に絶縁膜１５を形成する。絶縁膜１５の例は、例えば厚さ２５０ｎｍのシリコン酸化膜を含む。

【0051】

次に、図２８に示すように、ＣＭＰを用い、例えば保護膜１１の上面の一部が露出するまで絶縁膜１２および絶縁膜１５を厚さ方向（Ｚ軸方向）に沿って部分的に除去する。このとき、絶縁膜１２の一部が半導体基板の表面１ａの端部に残存するため、多層膜エッジカット端Ｘの端部側に存在する急峻な段差が緩和される。

【0052】

次に、図２９に示すように、保護膜１１を部分的に除去して積層体２ａの上面を露出させる。保護膜１１は、例えばドライエッチングにより除去される。その後、図３０に示すように、第１の実施形態と同様に、メモリホール７、メモリ層８、コンタクト層９、および配線層１０を形成する。

【0053】

以上のように、本実施形態の半導体装置の製造方法例では、半導体基板１の表面１ａの端部に重畳する保護膜１１を形成することにより、半導体基板１の表面１ａの端部に十分な厚さの絶縁膜を形成できる。

【0054】

保護膜１１を形成しない場合、半導体基板１の表面１ａの端部の絶縁膜は大幅に除去されてしまう。この場合、コンタクト層９および配線層１０の形成過程において、ＣＭＰを行うと、多層膜エッジカット端Ｘに圧力が集中し、ロールオフ領域Ｅが形成される。ロールオフ領域Ｅが形成されると、その後の工程において形成されるコンタクト層９および配線層１０の形成の際にフォトリソグラフィ工程における露光時に焦点ずれ（デフォーカス）が発生し、半導体基板１の端部での歩留りが低下する。

【0055】

これに対し、本実施形態の半導体装置の製造方法では、保護膜１１を形成することにより、多層膜エッジカット端Ｘより外側に絶縁膜を残すことができる。これにより、その後ＣＭＰ工程におけるロールオフ領域Ｅの形成を抑制し、フォトリソグラフィ工程のデフォーカスによる歩留低下を抑制できる。また、保護膜１１を形成することにより、ＣＭＰ工程におけるディッシングを抑制できる。よって、高い信頼性を有する半導体装置を提供できる。

【0056】

また、保護膜１４を形成せず、保護膜１１のみを形成することで、第１の実施形態に比べて少ない工程数で第１の実施形態の効果の少なくとも一部を実現できる。

【0057】

本実施形態は、他の実施形態と適宜組み合わせることができる。

【0058】

（第４の実施形態）
図３１および図３２は、第４の実施形態の半導体装置の製造方法例を説明するための図である。第４の実施形態の半導体装置の製造方法例では、一例として、第１の実施形態の図１から図１８に至る工程を経て、半導体基板１にメモリホール７、メモリ層８、コンタクト層９、および配線層１０を形成する。

【0059】

次に、図３１に示すように、配線層１０の上に配線層１０と接続する接続パッド１９を形成する。これに限定されず、第２の実施形態および第３の実施形態の製造方法を用いて半導体装置を製造してもよい。

【0060】

次に、図３２に示すように、ＣＭＯＳ回路等の周辺回路を構成する素子２０と、素子２０の上に設けられるとともに素子２０に接続された配線層２１と、配線層２１の上に設けられるとともに配線層２１に接続された接続パッド２２と、を含む半導体基板２３を準備する。その後、接続パッド１９と接続パッド２２とを対向させて半導体基板１と半導体基板２３とを貼り合わせることにより、半導体基板１のメモリ層８と半導体基板２３の素子２０を電気的に接続する。

【0061】

本実施形態の半導体装置の製造方法例では、第１の実施形態、第２の実施形態、または第３の実施形態の製造方法を用いて製造された半導体基板１と、半導体基板２３を貼り合わせて半導体装置を製造する。

【0062】

図３３は、保護膜１１および保護膜１４を形成せずに製造された半導体基板１と、半導体基板２３と、を貼り合わせた半導体装置の構造例を示す模式図である。保護膜１１および保護膜１４を形成しない場合、半導体基板１の表面１ａの端部の絶縁膜は大幅に除去されてしまう。この場合、コンタクト層９および配線層１０の形成過程において、ＣＭＰを行うと、多層膜エッジカット端Ｘに圧力が集中し、ロールオフ領域Ｅが形成される。こおため、半導体基板１の端部において未貼合領域Ｇが形成される。これは、半導体装置の信頼性を低下させる原因となる。

【0063】

これに対し、本実施形態の半導体装置の製造方法例では、ロールオフ領域Ｅの形成が抑制された半導体基板１と半導体基板２３と貼り合わせるため、未貼合領域Ｇを縮小することができ、半導体製品を形成できる有効領域を広げることができる。

【0064】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0065】

１…半導体基板、１ａ…表面、２…多層膜、２ａ…積層体、２ｂ…凹部、３…保護膜、４…絶縁膜、５…絶縁膜、７…メモリホール、８…メモリ層、９…コンタクト層、１０…配線層、１１…保護膜、１２…絶縁膜、１３…絶縁膜、１４…保護膜、１５…絶縁膜、１６…ディッシング、１７…ディッシング、１８…ディッシング、１９…接続パッド、２０…素子、２１…配線層、２２…接続パッド、２３…半導体基板、８１…ブロック絶縁膜、８２…電荷蓄積膜、８３…トンネル絶縁膜、８４…半導体層、８５…コア絶縁層、２０１…第１の膜、２０２…第２の膜、２０２ａ…導電層。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】