特許 7551758 マイクロ電子デバイスを形成する方法並びに関連するマイクロ電子デバイス及び電子システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-06

(45)【発行日】2024-09-17

(54)【発明の名称】マイクロ電子デバイスを形成する方法並びに関連するマイクロ電子デバイス及び電子システム

(51)【国際特許分類】

   H10B 43/27 20230101AFI20240909BHJP

   H10B 41/27 20230101ALI20240909BHJP

   H01L 21/336 20060101ALI20240909BHJP

   H01L 29/788 20060101ALI20240909BHJP

   H01L 29/792 20060101ALI20240909BHJP

   H01L 27/00 20060101ALI20240909BHJP

   H01L 21/8234 20060101ALI20240909BHJP

   H01L 27/088 20060101ALI20240909BHJP

【ＦＩ】

H10B43/27

H10B41/27

H01L29/78 371

H01L27/00 301C

H01L27/088 E

H01L27/088 331E

【請求項の数】 26

(21)【出願番号】P 2022542888

(86)(22)【出願日】2020-12-17

(65)【公表番号】

(43)【公表日】2023-03-15

(86)【国際出願番号】 US2020065681

(87)【国際公開番号】W WO2021146022

(87)【国際公開日】2021-07-22

【審査請求日】2022-09-09

(31)【優先権主張番号】16/742,485

(32)【優先日】2020-01-14

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】595168543

【氏名又は名称】マイクロン テクノロジー，インク．

(74)【代理人】

【識別番号】100121083

【弁理士】

【氏名又は名称】青木 宏義

(74)【代理人】

【識別番号】100138391

【弁理士】

【氏名又は名称】天田 昌行

(74)【代理人】

【識別番号】100074099

【弁理士】

【氏名又は名称】大菅 義之

(72)【発明者】

【氏名】パレフ クナル アール．

(72)【発明者】

【氏名】テッサリオル パオロ

(72)【発明者】

【氏名】合田 晃

【審査官】小山 満

(56)【参考文献】

【文献】米国特許出願公開第２００９／００７０７２１（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１９／０２２１５５７（ＵＳ，Ａ１）

【文献】特開２０１９－２２０２４４（ＪＰ，Ａ）

【文献】米国特許出願公開第２００７／０２８８７０２（ＵＳ，Ａ１）

【文献】特開２０１９－０２４０８７（ＪＰ，Ａ）

【文献】国際公開第２０１９／１４３４００（ＷＯ，Ａ１）

【文献】欧州特許出願公開第０３９１０６７２（ＥＰ，Ａ１）

【文献】米国特許出願公開第２０１９／００４３８３６（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１９／００２７４９３（ＵＳ，Ａ１）

【文献】特開２０１６－０６２９０１（ＪＰ，Ａ）

【文献】特開２０１０－１５３７９９（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１０／０１５５９３２（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ４３／２７

Ｈ１０Ｂ ４１／２７

Ｈ０１Ｌ ２７／００

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

アセンブリと、
前記アセンブリに取り付けられたマイクロ電子デバイス構造体と、
を含むマイクロ電子デバイスであって、
前記アセンブリは、
メモリアレイ領域であって、
垂直方向に交互の導電性構造体及び絶縁性構造体を含むスタック構造体と、
それぞれ前記スタック構造体を通って垂直方向に伸長する、メモリセルのストリングと、
前記スタック構造体の上にあり、前記メモリセルのストリングに結合されたデジット線と、
を含む前記メモリアレイ領域と、
前記スタック構造体の下にあり、前記メモリセルのストリングに対する制御動作の一部分を実行するように構成された制御ロジックデバイスを含む制御ロジック領域と、
前記デジット線の上にあり、前記メモリセルのストリングに対する前記制御動作の追加の部分を実行するように構成された追加の制御ロジックデバイスを含む追加の制御ロジック領域と、
を含み、
前記マイクロ電子デバイス構造体は、
前記アセンブリの前記制御ロジック領域の下にある追加のメモリアレイ領域であって、
垂直方向に交互の追加の導電性構造体及び追加の絶縁性構造体を含む追加のスタック構造体と、
それぞれ前記追加のスタック構造体を通って垂直方向に伸長する、追加のメモリセルのストリングと、
前記追加のスタック構造体の上にあり、前記追加のメモリセルのストリングに結合された追加のデジット線と、
を含む前記追加のメモリアレイ領域と、
前記追加のメモリアレイ領域の下にある更なる制御ロジック領域であって、前記追加のメモリアレイ領域の前記追加のメモリセルのストリングに対する制御動作の一部分を実行するように構成された更なる制御ロジックデバイスを含む前記更なる制御ロジック領域と、
を含む、マイクロ電子デバイス。

【請求項2】

前記追加の制御ロジック領域の前記追加の制御ロジックデバイスは、約１．４Ｖ以下の印加電圧で動作するように構成される、請求項１に記載のマイクロ電子デバイス。

【請求項3】

前記追加の制御ロジック領域の前記追加の制御ロジックデバイスは、約０．７Ｖ～約１．３Ｖの範囲内の印加電圧で動作するように構成される、請求項１に記載のマイクロ電子デバイス。

【請求項4】

前記制御ロジックデバイス及び前記追加の制御ロジックデバイスは、各々個々にＣＭＯＳ回路を含む、請求項１に記載のマイクロ電子デバイス。

【請求項5】

前記スタック構造体の下にあり、前記制御ロジックデバイスに電気的に接続された導電性パッド構造体と、
前記スタック構造体の上にあり、前記追加の制御ロジックデバイスに電気的に接続された追加の導電性パッド構造体と、
を更に含む、請求項１～４の何れか一項に記載のマイクロ電子デバイス。

【請求項6】

前記スタック構造体を完全に通って垂直に伸長し、前記導電性パッド構造体の内の少なくとも１つと前記追加の導電性パッド構造体の内の少なくとも１つとに電気的に接続された少なくとも１つの導電性コンタクト構造体を更に含む、請求項５に記載のマイクロ電子デバイス。

【請求項7】

垂直方向に前記スタック構造体と前記追加の導電性パッド構造体との間に存在する導電線構造体と、
垂直方向に前記導電線構造体と前記追加の導電性パッド構造体との間に存在する導電性ルーティング構造体と、
垂直方向に前記導電性ルーティング構造体と前記追加の導電性パッド構造体との間に存在する相互接続構造体と、
を更に含む、請求項５に記載のマイクロ電子デバイス。

【請求項8】

前記導電性ルーティング構造体はアルミニウムを含み、
前記相互接続構造体は銅を含む、
請求項７に記載のマイクロ電子デバイス。

【請求項9】

マイクロ電子デバイスを形成する方法であって、
第１のマイクロ電子デバイス構造体を形成することであって、前記第１のマイクロ電子デバイス構造体は、
制御ロジックデバイスを含む制御ロジック領域と、
前記制御ロジック領域の上方にあるメモリアレイ領域であって、
垂直方向に交互の導電性構造体及び絶縁性構造体を含むスタック構造体と、
それぞれ前記スタック構造体を通って垂直方向に伸長する、メモリセルのストリングと、
前記スタック構造体の上にあり、前記メモリセルのストリングに結合されたデジット線と、
を含む前記メモリアレイ領域と、
を含む、前記第１のマイクロ電子デバイス構造体を形成することと、
追加の制御ロジックデバイスを含む追加の制御ロジック領域を含む第２のマイクロ電子デバイス構造体を形成することと、
前記第１のマイクロ電子デバイス構造体を前記第２のマイクロ電子デバイス構造体に取り付けて、前記制御ロジック領域と前記追加の制御ロジック領域との間に垂直方向に介在する前記スタック構造体を含むアセンブリを形成することと、
第３のマイクロ電子デバイス構造体を形成することであって、前記第３のマイクロ電子デバイス構造体は、
更なる制御ロジックデバイスを含む更なる制御ロジック領域と、
前記更なる制御ロジック領域の上方の追加のメモリアレイ領域であって、
垂直方向に交互の追加の導電性構造体及び追加の絶縁性構造体を含む追加のスタック構造体と、
それぞれ前記追加のスタック構造体を通って垂直方向に伸長する、追加のメモリセルのストリングと、
前記追加のスタック構造体の上にあり、前記追加のメモリセルのストリングに結合された追加のデジット線と、
を含む、前記追加のメモリアレイ領域と、
を含む、前記第３のマイクロ電子デバイス構造体を形成することと、
前記アセンブリを前記第３のマイクロ電子デバイス構造体に取り付けて、前記更なる制御ロジック領域の上にある前記制御ロジック領域と、前記制御ロジック領域の上にある前記追加の制御ロジック領域とを含む構造体を形成することと、
を含む、マイクロ電子デバイスを形成する方法。

【請求項10】

第１のマイクロ電子デバイス構造体を形成することは、前記スタック構造体の上方に、前記スタック構造体と電気的に通信するボンドパッド構造体を更に含むように、前記第１のマイクロ電子デバイス構造体を形成することを含み、
第２のマイクロ電子デバイス構造体を形成することは、前記追加の制御ロジック領域の前記追加の制御ロジックデバイスの上方に、前記追加の制御ロジックデバイスと電気的に通信する追加のボンドパッド構造体を更に含むように、前記第２のマイクロ電子デバイス構造体を形成することを含み、
前記第１のマイクロ電子デバイス構造体を前記第２のマイクロ電子デバイス構造体に取り付けることは、前記ボンドパッド構造体及び前記追加のボンドパッド構造体を物理的に接触させて加熱して、それらから相互接続構造体を形成することを含む、
請求項９に記載の方法。

【請求項11】

約０．７Ｖ～約１．４Ｖの範囲内の印加電圧で動作するように構成されたＣＭＯＳ回路を含むように前記追加の制御ロジックデバイスを選択することを更に含む、請求項９に記載の方法。

【請求項12】

前記追加の制御ロジックデバイスの前記ＣＭＯＳ回路の動作に有効な前記印加電圧よりも高い他の印加電圧で動作するように構成された追加のＣＭＯＳ回路を含むように前記制御ロジックデバイスを選択することを更に含む、請求項１１に記載の方法。

【請求項13】

メモリデバイスを含むマイクロ電子デバイスであって、前記メモリデバイスは、
メモリアレイ領域であって、
導電性構造体及び絶縁性構造体の垂直方向に交互のシーケンスを含むスタック構造体と、
それぞれ前記スタック構造体を通って垂直方向に伸長する、メモリセルのストリングと、
を含む前記メモリアレイ領域と、
前記メモリアレイ領域の前記スタック構造体の下にある第１の導電性パッド構造体と、
前記第１の導電性パッド構造体の下にある第２の導電性パッド構造体と、
前記第２の導電性パッド構造体の下にあり、制御ロジックデバイスを含む制御ロジック領域であって、前記制御ロジックデバイスのうちの少なくとも１つは半導体ベース構造体を含み、前記半導体ベース構造体はこれを通って伸長する１つ以上の充填されたビアを含む、前記制御ロジック領域と、
前記制御ロジック領域の前記制御ロジックデバイスの下にあり、前記半導体ベース構造体の前記１つ以上の充填されたビアに電気的に接続された受動デバイスと、
を含む、マイクロ電子デバイス。

【請求項14】

前記第１の導電性パッド構造体は、前記第２の導電性パッド構造体に、それらの間に垂直方向に伸長する導電性相互接続構造体を介して電気的に接続される、請求項１３に記載のマイクロ電子デバイス。

【請求項15】

前記メモリアレイ領域は、
前記スタック構造体の垂直方向に上にある導電線構造体と、
前記スタック構造体を通って垂直方向に伸長し、前記導電線構造体の内の少なくとも１つと前記第１の導電性パッド構造体の内の少なくとも１つとに電気的に接続された少なくとも１つの導電性コンタクト構造体と、
を更に含む、請求項１３に記載のマイクロ電子デバイス。

【請求項16】

前記導電線構造体の上にあり、前記導電線構造体の内の少なくとも幾つかと電気的に通信する追加の導電性構造体と、
前記追加の導電性構造体の上にあり、前記追加の導電性構造体と電気的に通信するボンドパッド構造体と、
を更に含む、請求項１５に記載のマイクロ電子デバイス。

【請求項17】

前記追加の導電性構造体はアルミニウムを含み、
前記ボンドパッド構造体は銅を含む、
請求項１６に記載のマイクロ電子デバイス。

【請求項18】

第１のマイクロ電子デバイス構造体を形成することであって、前記第１のマイクロ電子デバイス構造体は、
制御ロジックデバイスを含む制御ロジック領域と、
前記制御ロジックデバイスの上にある導電性パッド構造体と、
を含む、前記第１のマイクロ電子デバイス構造体を形成することと、
第２のマイクロ電子デバイス構造体を形成することであって、前記第２のマイクロ電子デバイス構造体は、
ベース構造体と、
前記ベース構造体の上にあるメモリアレイ領域であって、
垂直方向に交互の導電性構造体及び絶縁性構造体を含むスタック構造体と、
それぞれ前記スタック構造体を通って垂直方向に伸長する、メモリセルのストリングと、
を含む前記メモリアレイ領域と、
前記メモリアレイ領域の前記ベース構造体と前記スタック構造体との間の追加の導電性パッド構造体と、
を含む、前記第２のマイクロ電子デバイス構造体を形成することと、
前記ベース構造体を前記第２のマイクロ電子デバイス構造体から除去することと、
前記第１のマイクロ電子デバイス構造体の前記制御ロジック領域が前記第２のマイクロ電子デバイス構造体の前記メモリアレイ領域の下にあるように、かつ、前記第２のマイクロ電子デバイス構造体の前記追加の導電性パッド構造体が前記第１のマイクロ電子デバイス構造体の前記導電性パッド構造体の上方に配置されるように、前記第２のマイクロ電子デバイス構造体の残部を前記第１のマイクロ電子デバイス構造体に取り付けることと、
を含む、マイクロ電子デバイスを形成する方法。

【請求項19】

第２のマイクロ電子デバイス構造体を形成することは、前記メモリアレイ領域の上にあり、ボンドパッド構造体を含む相互接続領域を更に含むように、前記第２のマイクロ電子デバイス構造体を形成することを含む、請求項１８に記載の方法。

【請求項20】

前記ベース構造体を前記第２のマイクロ電子デバイス構造体から除去する前に、キャリア構造体を前記ボンドパッド構造体に取り付けることと、
前記キャリア構造体が前記ボンドパッド構造体に取り付けられている間に、前記第２のマイクロ電子デバイス構造体の前記残部を前記第１のマイクロ電子デバイス構造体の上方に配置することと、
前記第２のマイクロ電子デバイス構造体の前記残部を前記第１のマイクロ電子デバイス構造体に取り付けた後、前記キャリア構造体を除去することと、
を更に含む、請求項１９に記載の方法。

【請求項21】

前記第２のマイクロ電子デバイス構造体の前記残部を前記第１のマイクロ電子デバイス構造体に取り付けた後、前記制御ロジックデバイスの下に受動デバイスを形成することを更に含む、請求項１８～２０の何れか一項に記載の方法。

【請求項22】

前記制御ロジック領域の上にある半導体構造体を更に含むように前記第１のマイクロ電子デバイス構造体を形成することであって、前記半導体構造体は、その中に導電的にドープされたソース領域を含む、ことと、
前記スタック構造体を通って垂直方向に伸長する導電性ソースコンタクトを更に含むように前記第２のマイクロ電子デバイス構造体の前記メモリアレイ領域を形成することと、
を更に含む、請求項１８～２０の何れか一項に記載の方法。

【請求項23】

前記第２のマイクロ電子デバイス構造体の残部を前記第１のマイクロ電子デバイス構造体に取り付けることは、前記半導体構造体の前記導電的にドープされたソース領域の上方にあり、前記導電的にドープされたソース領域と電気的に通信する前記導電性ソースコンタクトを配置することを含む、請求項２２に記載の方法。

【請求項24】

単結晶シリコンを含むように前記半導体構造体を形成することを更に含む、請求項２３に記載の方法。

【請求項25】

エピタキシャル成長を使用して前記制御ロジック領域の上方に前記半導体構造体を形成することを更に含む、請求項２３及び２４の何れか一項に記載の方法。

【請求項26】

入力デバイスと、
出力デバイスと、
前記入力デバイス及び前記出力デバイスに動作可能に結合されたプロセッサデバイスと、
前記プロセッサデバイスに動作可能に結合されたメモリデバイスと、
を含む電子システムであって、
前記メモリデバイスは、
メモリアレイ領域であって、
導電性構造体と、前記導電性構造体に垂直方向に隣接する絶縁性構造体とを各々含むティアを含むスタック構造体と、
それぞれ前記スタック構造体を通って垂直方向に伸長する、メモリセルのストリングと、
を含む前記メモリアレイ領域と、
前記メモリアレイ領域の下にあるＣＭＯＳ回路を含む制御ロジックデバイスであって、前記メモリアレイ領域の前記メモリセルのストリングに対する制御動作の一部分を実行するように構成された前記制御ロジックデバイスと、
前記制御ロジックデバイスの下にある受動デバイスと、
前記メモリアレイ領域の上にある追加のＣＭＯＳ回路を含む追加の制御ロジックデバイスであって、前記制御ロジックデバイスよりも相対的に低い動作電圧要件を有し、前記メモリアレイ領域の前記メモリセルのストリングに対する前記制御動作の追加の部分を実行するように構成された前記追加の制御ロジックデバイスと、
前記制御ロジックデバイスの下にある追加のメモリアレイ領域であって、
追加の導電性構造体と、前記追加の導電性構造体に垂直方向に隣接する追加の絶縁性構造体とを各々含む追加のティアを含む追加のスタック構造体と、
それぞれ前記追加のスタック構造体を通って垂直方向に伸長する、追加のメモリセルのストリングと、
を含む前記追加のメモリアレイ領域と、
前記追加のメモリアレイ領域の下にある更なる制御ロジックデバイスであって、前記追加のメモリアレイ領域の前記追加のメモリセルのストリングに対する制御動作の一部分を実行するように構成された前記更なる制御ロジックデバイスと、
を含む、電子システム。

【発明の詳細な説明】

【技術分野】

【0001】

［クロスレファレンス］
この出願は、日本を指定して２０２０年１２月１７日に出願され、２０２１年７月２２日に国際特許公開公報ＷＯ２０２１／１４６０２２Ａ１として英語で公開された、国際特許出願ＰＣＴ／ＵＳ２０２０／０６５６８１の国内段階の出願であり、それは、“ＭＥＴＨＯＤＳ ＯＦ ＦＯＲＭＩＮＧ ＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣ ＤＥＶＩＣＥＳ， ＡＮＤ ＲＥＬＡＴＥＤ ＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣ ＤＥＶＩＣＥＳ ＡＮＤ ＥＬＥＣＴＲＯＮＩＣ ＳＹＳＴＥＭＳ”に関し、２０２０年１月１４日に出願された米国特許出願シリアル番号１６/７４２，４８５に対する、特許協力条約第８条に基づく出願日の利益を主張する。

【0002】

［技術分野］
開示は、様々な実施形態において、一般的に、マイクロ電子デバイスの設計及び製造の分野に関する。より具体的には、開示は、マイクロ電子デバイスを形成する方法、並びに関連するマイクロ電子デバイス及び電子システムに関する。

【背景技術】

【0003】

マイクロ電子デバイスの設計者は、個々の機構の寸法を削減することにより、及び隣接する機構間の分離距離を削減することにより、マイクロ電子デバイス内の機構の集積又は密度のレベルを向上させることをしばしば望む。また、マイクロ電子デバイスの設計者は、コンパクトであるのみならず、性能の利点と簡素化した設計とを提供するアーキテクチャを設計することをしばしば望む。

【0004】

マイクロ電子デバイスの一例はメモリデバイスである。メモリデバイスは、一般的に、コンピュータ又はその他の電子デバイス内の内部集積回路として提供される。不揮発性メモリデバイス（例えば、ＮＡＮＤフラッシュメモリデバイス）を含むがこれらに限定されない多くのタイプのメモリデバイスがある。不揮発性メモリデバイス内のメモリ密度を向上させる一方法は、垂直メモリアレイ（“３次元（３Ｄ）メモリアレイ”とも称される）アーキテクチャを利用することである。従来の垂直メモリアレイは、導電性構造体及び誘電体材料のティアを含む１つ以上のデッキ（例えば、スタック構造体）の開口部を通って拡張する垂直メモリストリングを含む。各垂直メモリストリングは、垂直方向に積み重ねられたメモリセルの直列の組み合わせに直列に結合された少なくとも１つの選択デバイスを含み得る。そうした構成は、トランジスタの従来の平面（例えば、２次元）配置を用いる構造体と比較して、ダイ上にアレイを上向きに（例えば、垂直方向に）構築することによって、ダイ面積（すなわち、消費される活性表面の長さ及び幅）の単位で、より多くの数のスイッチングデバイス（例えば、トランジスタ）を配置することを可能にする。

【0005】

メモリデバイス（例えば、不揮発性メモリデバイス）のメモリアレイの下にあるベース制御ロジック構造体内の制御ロジックデバイスは、メモリデバイスのメモリセル上の動作（例えば、アクセス動作、読み出し動作、書き込み動作）を制御するために使用されてきた。制御ロジックデバイスのアセンブリは、ルーティング及び相互接続構造体を介して、メモリアレイのメモリセルと電気的に通信して提供され得る。しかしながら、ベース制御ロジック構造体の上方にメモリアレイを形成するための処理条件（例えば、温度、圧力、材料）は、ベース制御ロジック構造体内の制御ロジックデバイスの構成及び性能を制限し得る。また、ベース制御ロジック構造体内で用いられる異なる制御ロジックデバイスの数量、寸法、及び配置はまた、メモリデバイスのサイズ（例えば、水平方向のフットプリント）の削減、及び/又はメモリデバイスの性能（例えば、より高速のメモリセルのオン／オフ速度、より低い閾値スイッチング電圧要件、より高速のデータ転送速度、より低い電力消費）の向上を不必要に妨げ得る。

【0006】

それ故、マイクロ電子デバイス（例えば、ＮＡＮＤフラッシュメモリデバイス等のメモリデバイス）を形成する新たな方法、並びに新たなマイクロ電子デバイス及び電子システムに対する必要性が存在する。

【発明の概要】

【0007】

幾つかの実施形態では、マイクロ電子デバイスは、メモリアレイ領域、制御ロジック領域、及び追加の制御ロジック領域を含む。メモリアレイ領域は、垂直方向に交互の導電性構造体及び絶縁性構造体を含むスタック構造体と、スタック構造体内のメモリセルの垂直方向に拡張するストリングとを含む。制御ロジック領域は、スタック構造体の下にあり、メモリセルの垂直方向に拡張するストリングに対する制御動作の一部分を実行するように構成された制御ロジックデバイスを含む。追加の制御ロジック領域は、スタック構造体の上にあり、メモリセルの垂直方向に拡張するストリングに対する制御動作の追加の部分を実行するように構成された追加の制御ロジックデバイスを含む。

【0008】

追加の実施形態では、マイクロ電子デバイスを形成する方法は、制御ロジック領域と制御ロジック領域の上方のメモリアレイ領域とを含む第１のマイクロ電子デバイス構造体を形成することを含む。制御ロジック領域は制御ロジックデバイスを含む。メモリアレイ領域は、垂直方向に交互の導電性構造体及び絶縁性構造体を含むスタック構造体と、スタック構造体内のメモリセルの垂直方向に拡張するストリングとを含む。第２のマイクロ電子デバイス構造体は、追加の制御ロジックデバイスを含む追加の制御ロジック領域を含むように形成される。第１のマイクロ電子デバイス構造体は、スタック構造体が制御ロジック領域と追加の制御ロジック領域との間に垂直方向に介在するように、第２のマイクロ電子デバイス構造体に取り付けられる。

【0009】

更なる実施形態では、マイクロ電子デバイスは、メモリアレイ領域、第１の導電性パッド構造体、第２の導電性パッド構造体、及び制御ロジック領域を含む。メモリアレイ領域は、垂直方向に交互の導電性構造体及び絶縁性構造体のシーケンスを含むスタック構造体と、スタック構造体内のメモリセルの垂直方向に拡張するストリングとを含む。第１の導電性パッド構造体は、メモリアレイ領域のスタック構造体の下にある。第２の導電性パッド構造体は、第１の導電性パッド構造体の下にある。制御ロジック領域は、第２の導電性パッド構造体の下にあり、ＣＭＯＳ回路を含む制御ロジックデバイスを含む。

【0010】

更に別の実施形態では、マイクロ電子デバイスを形成する方法は、制御ロジックデバイスを含む制御ロジック領域を含む第１のマイクロ電子デバイス構造体を形成することを含む。第２のマイクロ電子デバイス構造体は、ベース構造体と、ベース構造体の上にあるメモリアレイ領域とを含むように形成される。メモリアレイ領域は、垂直方向に交互の導電性構造体及び絶縁性構造体を含むスタック構造体と、スタック構造体内のメモリセルの垂直方向に拡張するストリングとを含む。ベース構造体は、第２のマイクロ電子デバイス構造体から除去される。第２のマイクロ電子デバイス構造体の残部は、第１のマイクロ電子デバイス構造体の制御ロジック領域が第２のマイクロ電子デバイス構造体のメモリアレイ領域の下にあるように、第１のマイクロ電子デバイス構造体に取り付けられる。

【0011】

更に別の実施形態では、電子システムは、入力デバイスと、出力デバイスと、入力デバイス及び出力デバイスに動作可能に結合されたプロセッサデバイスと、プロセッサデバイスに動作可能に結合されたメモリデバイスとを含む。メモリデバイスは、スタック構造体と、スタック構造体内のメモリセルの垂直方向に拡張するストリングと、スタック構造体の下にあるＣＭＯＳ回路を含む制御ロジックデバイスと、スタック構造体の上にある追加のＣＭＯＳ回路を含む追加の制御ロジックデバイスとを含む。スタック構造体は、導電性構造体と、導電性構造体に垂直方向に隣接する絶縁性構造体とを各々含むティアを含む。制御ロジックデバイスは、メモリセルの垂直方向に拡張するストリングに対する制御動作の一部分を実行するように構成される。追加の制御ロジックデバイスは、制御ロジックデバイスよりも相対的に低い動作電圧要件を有し、メモリセルの垂直方向に拡張するストリングに対する制御動作の追加の部分を実行するように構成される。

【図面の簡単な説明】

【0012】

【図1A】開示の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。

【図1B】開示の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。

【図1C】開示の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。

【図1D】開示の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。

【図2A】開示の追加の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。

【図2B】開示の追加の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。

【図2C】開示の追加の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。

【図2D】開示の追加の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。

【図3A】開示の更に追加の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。

【図3B】開示の更に追加の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。

【図3C】開示の更に追加の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。

【図3D】開示の更に追加の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。

【図4A】開示の更なる実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。

【図4B】開示の更なる実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。

【図4C】開示の更なる実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。

【図4D】開示の更なる実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。

【図5】開示の一実施形態に従った電子システムの概略ブロック図である。

【発明を実施するための形態】

【0013】

以下の説明は、開示の実施形態の完全な説明を提供するために、材料組成及び処理条件（例えば、温度、圧力、流速等）等の具体的詳細を提供する。しかしながら、開示の実施形態は、必ずしもこれらの具体的詳細を用いることなく実践され得ることを当業者は理解するであろう。実際、開示の実施形態は、業界で用いられる従来のシステム及び方法と併せて実践され得る。また、本開示の実施形態を理解するために必要なそれらのプロセスコンポーネント及び作用のみが以下に詳細に説明される。幾つかのプロセスコンポーネント（例えば、パイプライン、ラインフィルタ、バルブ、温度検出器、流量検出器、及び圧力検出器等）が本明細書に本質的に開示されること、並びに様々な従来のプロセスコンポーネント及び作用を追加することが開示と一致するであろうことを当業者は理解するであろう。更に、以下に提供する説明は、マイクロ電子デバイスを製造するための完全なプロセスフローを形成しない。以下に説明する構造体は、完全なマイクロ電子デバイスを形成しない。構造体から完全なマイクロ電子デバイスを形成するための追加の作用は、従来の製造技術によって実施され得る。

【0014】

本明細書に提示する図面は、例証のみを目的とし、任意の特定の材料、コンポーネント、構造体、デバイス、又はシステムの実際の図を意味しない。例えば、製造技術及び/又は公差の結果として、図面に描写する形状からの変化が想定される。したがって、本明細書に説明する実施形態は、説明するような特定の形状又は領域に限定されると解釈すべきではなく、例えば、製造からもたらされる形状の逸脱を含む。例えば、ボックス形状として例証される又は説明される領域は、粗い及び／又は非線形の機構を有し得、円形として例証される又は説明される領域は、幾つかの粗い及び／又は線形の機構を含み得る。更に、説明する鋭角は丸みを帯び得、その逆も然りである。したがって、図に説明する領域は、本質的に概略的であり、それらの形状は、領域の正確な形状を説明することを意図せず、本特許請求の範囲を限定しない。図面は必ずしも縮尺どおりではない。また、図間で共通の要素は、同じ数値指定を保持し得る。

【0015】

本明細書で使用するとき、“メモリデバイス”は、メモリ機能を示すがこれに限定されないマイクロ電子デバイスを意味し、含む。

【0016】

本明細書で使用するとき、用語“構成された”は、構造体及び装置の内の１つ以上の動作を所定の方法で容易にする少なくとも１つの構造体及び少なくとも１つの装置の内の１つ以上のサイズ、形状、材料組成、向き、及び配置を指す。

【0017】

本明細書で使用するとき、用語“垂直”、“縦”、“水平”、及び“横”は、構造体の主要な平面に言及し、必ずしも地球の重力場によって定義されない。“水平”又は“横”方向は、構造体の主平面に実質的に平行な方向である一方、“垂直”又は“縦”方向は、構造体の主平面に実質的に垂直な方向である。構造体の主平面は、構造体の他の表面と比較して相対的に大きな面積を有する構造体の表面によって定義される。

【0018】

本明細書で使用するとき、相互に“隣接する”と説明される機構（例えば、領域、構造体、デバイス）は、相互に最も近接する（例えば、最も近い）位置にある開示した個性（又は複数の個性）の機構を意味し、含む。“隣接する”機構の開示した個性（又は複数の個性）と一致しない追加の機構（例えば、追加の領域、追加の構造体、追加のデバイス）は、“隣接する”機構間に配置され得る。言い換えると、“隣接する”機構は、“隣接する”機構間に他の機構が介在しないように、相互に直接隣接して配置され得、又は“隣接する”機構は、少なくとも１つの“隣接する”機構と関連付けられた個性以外の個性を有する少なくとも１つの機構が“隣接する”機構間に配置されるように、相互に間接的に隣接して配置され得る。したがって、相互に“垂直方向に隣接する”と説明される機構は、相互に最も垂直方向に近接する（例えば、垂直方向に最も近い）位置にある開示した個性（又は複数の個性）の機構を意味し、含む。更に、相互に“水平方向に隣接する”と説明される機構は、相互に最も水平方向に近接する（例えば、水平方向に最も近い）位置にある開示した個性（又は複数の個性）の機構を意味し、含む。

【0019】

本明細書で使用するとき、“下にある”、“下方の”、“下部の”、“底の”、“上方の”、“上部の”、“最上部の”、“前の”、“後の”、“左の”、及び“右の”等の空間的に相対的な用語は、図に説明するようなある要素又は機構の別の要素又は機構との関係を説明するための説明を容易にするために使用され得る。特に明記されていない限り、空間的に相対的な用語は、図に描写する向きに加えて、材料の異なる向きを包含することを意図する。例えば、図中の材料を反転した場合、他の要素又は機能の“下方の”又は“下にある”又は“下の”又は“の底にある”として説明した要素は、他の要素又は機構の“上方の”又は“の最上部の”に向けられるであろう。したがって、用語“下方の”は、該用語が使用される文脈に依存して、上方及び下方の両方の向きを包含し得、このことは当業者に明らかであろう。材料は、他の方法で向けられ（例えば、９０度回転され、反転され、逆にされ）得、本明細書で使用する空間的に相対的な記述子は、それに応じて解釈され得る。

【0020】

本明細書で使用するとき、単数形“ａ”、“ａｎ”、及び“ｔｈｅ”は、文脈が明らかに他のことを指し示さない限り、複数形をも含むことを意図する。

【0021】

本明細書で使用するとき、“及び／又は”は、関連する列挙された項目の内の１つ以上のあらゆる組み合わせを含む。

【0022】

本明細書で使用するとき、所与のパラメータ、特性、又は条件に関する用語“実質的に”は、所与のパラメータ、特性、又は条件が許容可能な公差内等のある程度の変動を満たすことを当業者が理解するであろう程度を意味し、含む。例として、実質的に満たす特定のパラメータ、特性、又は条件に依存して、パラメータ、特性、又は条件は、少なくとも９０．０パーセント満たし得、少なくとも９５．０パーセント満たし得、少なくとも９９．０パーセント満たし得、少なくとも９９．９％満たし得、又は１００．０パーセントさえも満たし得る。

【0023】

本明細書で使用するとき、特定のパラメータに対する数値に関する“約”又は“凡そ”は、該数値を含み、当業者が理解するであろう該数値からの分散の程度は、特定のパラメータに対する許容可能な公差内にある。例えば、数値に関する“約”又は“凡そ”は、数値の９５．０パーセント～１０５．０パーセントの範囲内、数値の９７．５パーセント～１０２．５パーセントの範囲内、数値の９９．０パーセント～１０１．０パーセントの範囲内、数値の９９．５パーセント～１００．５パーセントの範囲内、又は数値の９９．９パーセント～１００．１パーセントの範囲等、数値の９０．０パーセント～１１０．０パーセントの範囲内の追加の数値を含み得る。

【0024】

本明細書で使用するとき、“導電性材料”は、金属（例えば、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、クロム（Ｃｒ）、ジルコニウム（Ｚｒ）、鉄（Ｆｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、コバルト（Ｃｏ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、ニッケル（Ｎｉ）、パラジウム（Ｐａ）、白金（Ｐｔ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ））、合金（例えば、Ｃｏ基合金、Ｆｅ基合金、Ｎｉ基合金、Ｆｅ及びＮｉ基合金、Ｃｏ及びＮｉ基合金、Ｆｅ及びＣｏ基合金、Ｃｏ及びＮｉ及びＦｅ基合金、Ａｌ基合金、Ｃｕ基合金、マグネシウム（Ｍｇ）基合金、Ｔｉ基合金、鋼、低炭素鋼、ステンレス鋼）、導電性金属含有材料（例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物）、及び導電的にドープされた半導体材料（例えば、導電的にドープされたポリシリコン、導電的にドープされたゲルマニウム（Ｇｅ）、導電的にドープされたシリコンゲルマニウム（ＳｉＧｅ））内の１つ以上等の導電性材料を意味し、含む。また、“導電性構造体”は、導電性材料で形成され、導電性材料を含む構造体を意味し、含む。

【0025】

本明細書で使用するとき、“絶縁性材料”は、少なくとも１つの誘電体酸化物材料（例えば、酸化ケイ素（ＳｉＯ_ｘ）、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、酸化アルミニウム（ＡｌＯ_ｘ）、酸化ハフニウム（ＨｆＯ_ｘ）、酸化ニオブ（ＮｂＯ_ｘ）、酸化チタン（ＴｉＯ_ｘ）、酸化ジルコニウム（ＺｒＯ_ｘ）、酸化タンタル（ＴａＯ_ｘ）、及び酸化マグネシウム（ＭｇＯ_ｘ）のうちの１つ以上）、少なくとも１つの誘電体窒化物材料（例えば、窒化ケイ素（ＳｉＮ_ｙ））、少なくとも１つの誘電体酸窒化物材料（例えば、酸窒化ケイ素（ＳｉＯ_ｘＮ_ｙ））、及び少なくとも１つの誘電体カルボキシナイトライド材料（例えば、シリコンカルボキシナイトライド（ＳｉＯ_ｘＣ_ｚＮ_ｙ））の内の１つ以上等の電気的絶縁性材料を意味し、含む。本明細書で“ｘ”、“ｙ”、及び“ｚ”の内の１つ以上を含む式（例えば、ＳｉＯ_ｘ、ＡｌＯ_ｘ、ＨｆＯ_ｘ、ＮｂＯ_ｘ、ＴｉＯ_ｘ、ＳｉＮ_ｙ、ＳｉＯ_ｘＮ_ｙ、ＳｉＯ_ｘＣ_ｚＮ_ｙ）は、ある元素の“ｘ”個の原子、別の元素の“ｙ”個の原子、及び追加の元素（存在する場合）の“ｚ”個の原子を、別の元素（例えば、Ｓｉ、Ａｌ、Ｈｆ、Ｎｂ、Ｔｉ）の原子毎の平均比として含む材料を表す。式は相対的な原子比を表し、厳密な化学的構造ではないため、絶縁性材料は、１つ以上の化学量論的化合物及び／又は１つ以上の非化学量論的化合物を含み得、“ｘ”、“ｙ”、及び“ｚ”（存在する場合）の値は、整数であり得、又は非整数であり得る。本明細書で使用するとき、用語“非化学量論的化合物”は、明確に定義された自然数の比で表すことができず、定比例の法則に反する元素組成を有する化合物を意味し、含む。また、“絶縁性構造体”は、絶縁性材料で形成され、絶縁性材料を含む構造体を意味し、含む。

【0026】

図１Ａ～図１Ｄは、マイクロ電子デバイス（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイス等のメモリデバイス）を形成する方法の実施形態を説明する簡略化された部分断面図である。以下に提供する説明と共に、図１Ａ～図１Ｄを参照して本明細書に説明する方法及び構造体が様々なデバイス及び電子システムにおいて使用され得ることは、当業者には容易に分かるであろう。

【0027】

図１Ａを参照すると、第１のマイクロ電子デバイス構造体１００（例えば、第１のダイ）は、第１の制御ロジック領域１０２と、第１の制御ロジック領域１０２の垂直方向に（例えば、Ｚ方向に）上方にあり、第１の制御ロジック領域１０２と電気的に通信するメモリアレイ領域１０４と、メモリアレイ領域１０４の垂直方向に上方にあり、メモリアレイ領域１０４と電気的に通信する第１の相互接続領域１０６とを含むように形成され得る。別の言い方をすれば、メモリアレイ領域１０４は、第１の制御ロジック領域１０２と第１の相互接続領域１０６との間に垂直方向に挿入され得、それらと電気的に通信し得る。第１の制御ロジック領域１０２及び第１の相互接続領域１０６は、第１のマイクロ電子デバイス構造体１００のメモリアレイ領域１０４の水平方向の境界内に少なくとも部分的に（例えば、実質的に）水平方向に（例えば、Ｘ方向に、及びＸ方向に直交する別の水平方向に）配置され得る。

【0028】

第１のマイクロ電子デバイス構造体１００の第１の制御ロジック領域１０２は、第１の半導体ベース構造体１０８、第１のゲート構造体１１１、第１のルーティング構造体１１０、及び第１の相互接続構造体１１２を含む。第１の半導体ベース構造体１０８、第１のゲート構造体１１１、第１のルーティング構造体１１０、及び第１の相互接続構造体１１２の一部分は、以下で更に詳細に説明するように、第１の制御ロジック領域１０２の様々な第１の制御ロジックデバイス１１３を形成する。

【0029】

第１の制御ロジック領域１０２の第１の半導体ベース構造体１０８（例えば、第１の半導体ウェーハ）は、第１のマイクロ電子デバイス構造体１００の追加の材料及び構造体がその上に形成されるベース材料又は構築物を含む。第１の半導体ベース構造体１０８は、半導体構造体（例えば、半導体ウェーハ）、又は支持構造体上のベース半導体材料を含み得る。例えば、第１の半導体ベース構造体１０８は、従来のシリコン基板（例えば、従来のシリコンウェーハ）、又は半導体材料を含む別のバルク基板を含み得る。本明細書で使用するとき、用語“バルク基板”は、シリコン基板のみならず、シリコンオンサファイア（ＳＯＳ）基板及びシリコンオンガラス（ＳＯＧ）基板等のシリコンオンインシュレータ（ＳＯＩ）基板、ベース半導体基盤上のシリコンのエピタキシャル層、並び１つ以上の半導体材料（例えば、単結晶シリコン又は多結晶シリコン等のシリコン材料の内の１つ以上、シリコンゲルマニウム、ゲルマニウム、ガリウムヒ素、窒化ガリウム、及びリン化インジウム）をも意味し、含む。幾つかの実施形態では、第１の半導体ベース構造体１０８はシリコンウェーハを含む。また、第１の半導体ベース構造体１０８は、その中に及び／又はその上に形成された異なる層、構造体、及び／又は領域を含み得る。例えば、第１の半導体ベース構造体１０８は、導電的にドープされた領域及び非ドープの領域を含み得る。導電的にドープされた領域は、例えば、第１の制御ロジック領域１０２の第１の制御ロジックデバイス１１３のトランジスタに対するソース領域及びドレイン領域として用いられ得、非ドープの領域は、例えば、第１の制御ロジックデバイス１１３のトランジスタに対するチャネル領域として用いられ得る。

【0030】

図１Ａに示すように、第１の半導体ベース構造体１０８は、随意に、それを通って少なくとも部分的に（例えば、不完全に、完全に）垂直方向に拡張する１つ以上の充填されたビア１０９（例えば、充填されたシリコン貫通ビア（ＴＳＶ））を更に含み得る。存在する場合、充填されたビア１０９は、導電性材料で少なくとも部分的に（例えば、実質的に）充填され得る。充填されたビア１０９は、以下で更に詳細に説明するように、第１の半導体ベース構造体１０８の第１の側（例えば、前面、上面）にある第１のマイクロ電子デバイス構造体１００の１つ以上のコンポーネントと、第１の半導体ベース構造体１０８の第２の反対側（例えば、裏側、底面）に提供される追加のコンポーネント（例えば、１つ以上の構造体及び／又はデバイス）との間の電気的接続を容易にするために用いられ得る。追加の実施形態では、充填されたビア１０９は、第１の半導体ベース構造体１０８から省かれる（例えば、存在しない）。

【0031】

図１Ａを引き続き参照すると、第１のマイクロ電子デバイス構造体１００の第１の制御ロジック領域１０２の第１のゲート構造体１１１は、第１の半導体ベース構造体１０８の一部分に垂直方向に上にあり得る。第１のゲート構造体１１１は、第１のマイクロ電子デバイス構造体１００の第１の制御ロジック領域１０２内の第１の制御ロジックデバイス１１３のトランジスタの間に水平方向に個々に拡張し得、該トランジスタにより用いられ得る。第１のゲート構造体１１１は、導電性材料で形成され得、導電性材料を含み得る。ゲート誘電体材料（例えば、誘電体酸化物）は、トランジスタの第１のゲート構造体１１１と（例えば、第１の半導体ベース構造体１０８内の）チャネル領域との間に垂直方向に（例えば、Ｚ方向に）介在し得る。

【0032】

図１Ａに示すように、第１のルーティング構造体１１０は、第１の半導体ベース構造体１０８の垂直方向に（例えば、Ｚ方向に）上にあり得る。第１のルーティング構造体１１０は、第１の相互接続構造体１１２を介して第１の半導体ベース構造体１０８に電気的に接続され得る。第１の相互接続構造体１１２の内の幾つかは、第１のルーティング構造体１１０の内の幾つかの間に垂直方向に拡張し得、該幾つかに電気的に結合し得、第１の相互接続構造体１１２の内のその他は、第１の半導体ベース構造体１０８の領域（例えば、ソース領域及びドレイン領域等の導電的にドープされた領域）の間に垂直方向に拡張し得、該領域を第１のルーティング構造体１１０の内の１つ以上に電気的に結合し得る。第１のルーティング構造体１１０及び第１の相互接続構造体１１２は、各々個々に導電性材料で形成され得、導電性材料を含み得る。

【0033】

前述のように、第１の半導体ベース構造体１０８（例えば、ソース領域及びドレイン領域として機能する導電的にドープされた領域、チャネル領域として機能する非ドープの領域）、第１のゲート構造体１１１、第１のルーティング構造体１１０、及び第１の相互接続構造体１１２の部分は、第１の制御ロジック領域１０２の様々な第１の制御ロジックデバイス１１３を形成する。第１の制御ロジックデバイス１１３は、第１のマイクロ電子デバイス構造体１００のメモリアレイ領域１０４内のコンポーネント等、第１のマイクロ電子デバイス構造体１００の他のコンポーネントの様々な動作を制御するように構成され得る。第１の制御ロジック領域１０２内に含まれる第１の制御ロジックデバイス１１３は、以下に更に詳細に説明するように、第１のマイクロ電子デバイス構造体１００及び１つ以上の追加のマイクロ電子デバイス構造体を含むアセンブリに含まれる１つ以上の追加の制御ロジック領域内に含まれる追加の制御ロジックデバイス（例えば、第２の制御ロジックデバイス）に対して選択され得る。第１の制御ロジック領域１０２内に含まれる第１の制御ロジックデバイス１１３の構成は、追加の制御ロジック領域内に含まれる追加の制御ロジックデバイスの構成とは異なり得る。幾つかの実施形態では、追加の制御ロジック領域内に含まれる追加の制御ロジックデバイスは、相対的に高性能の制御ロジック回路（例えば、相対的に高性能の相補型金属酸化膜半導体（ＣＭＯＳ）回路）を用いる相対的に高性能の制御ロジックデバイスを含み、第１の制御ロジック領域１０２内に含まれる第１の制御ロジックデバイス１１３は、相対的に低性能の制御ロジック回路（例えば、追加のＣＭＯＳ回路）を用いる。追加の制御ロジック領域内の追加の制御ロジックデバイスは、例えば、約０．７Ｖ～約１．４Ｖの範囲内（例えば、約０．７Ｖ～約１．３Ｖ、約０．７Ｖ～約１．２Ｖ、約０．９Ｖ～約１．２Ｖ、約０．９５Ｖ～約１．１５Ｖ、又は約１．１Ｖ）等、約１．４ボルト（Ｖ）以下（例えば、未満）の印加電圧で動作するように構成され得、第１の制御ロジック領域１０２内の第１の制御ロジックデバイス１１３は、約１．２Ｖを超える（例えば、約１．３Ｖ以上の、約１．４Ｖ以上の）印加電圧等、追加の制御ロジック領域内の追加の制御ロジックデバイスの上限動作電圧を超える印加電圧で動作するように構成され得る。

【0034】

非限定的な例として、第１のマイクロ電子デバイス構造体１００の第１の制御ロジック領域１０２内に含まれる第１の制御ロジックデバイス１１３は、チャージポンプ（例えば、Ｖ_ＣＣＰチャージポンプ、Ｖ_{ＮＥＧＷＬ}チャージポンプ、ＤＶＣ２チャージポンプ）、遅延ロックループ（ＤＬＬ）回路（例えば、リングオシレータ）、ドレイン供給電圧（Ｖ_ｄｄ）レギュレータ、ストリングドライバ、ページバッファ、及び様々なチップ/デッキ制御回路の内の１つ以上（例えば、各々）を含み得る。別の非限定的な例として、第１の制御ロジックデバイス１１３は、デコーダ（例えば、ローカルデッキデコーダ、列デコーダ）、センスアンプ（例えば、等化（ＥＱ）アンプ、絶縁（ＩＳＯ）アンプ、ＮＭＯＳセンスアンプ（ＮＳＡ）、ＰＭＯＳセンスアンプ（ＰＳＡ））、修復回路（例えば、列修復回路）、Ｉ／Ｏデバイス（例えば、ローカルＩ／Ｏデバイス）、メモリテストデバイス、アレイマルチプレクサ（ＭＵＸ）、及びエラーチェック及び訂正（ＥＣＣ）デバイスの内の１つ以上（例えば、各々）等、第１のマイクロ電子デバイス構造体１００のメモリアレイ領域１０４内のアレイ（例えば、メモリ素子アレイ、アクセスデバイスアレイ）に対する列動作を制御するように構成されたデバイスを含み得る。更なる非限定的な例として、第１の制御ロジックデバイス１１３は、デコーダ（例えば、ローカルデッキデコーダ、行デコーダ）、ドライバ（例えば、ワード線（ＷＬ）ドライバ）、修復回路（例えば、行修復回路）、メモリテストデバイス、ＭＵＸ、ＥＣＣデバイス、及びセルフリフレッシュ/ウェアレベリングデバイスの内の１つ以上（例えば、各々）等、第１のマイクロ電子デバイス構造体１００のメモリアレイ領域１０４内のアレイ（例えば、メモリ素子アレイ、アクセスデバイスアレイ）に対する行動作を制御するように構成されたデバイスを含み得る。

【0035】

第１のマイクロ電子デバイス構造体１００のメモリアレイ領域１０４は、スタック構造体１１６、線構造体１２４（例えば、デジット線構造体、ビット線構造体）、及び線コンタクト構造体１２６を含み得る。図１Ａに示すように、線構造体１２４は、スタック構造体１１６の垂直方向に（例えば、Ｚ方向に）上にあり得、線コンタクト構造体１２６を介してスタック構造体１１６内の構造体（例えば、セルピラー構造体等のピラー構造体、導電性材料で充填された貫通ビア等の充填されたビア）に電気的に接続され得る。線コンタクト構造体１２６は、個々の線構造体１２４とスタック構造体１１６内の個々の構造体との間に垂直方向に拡張し得、それらを電気的に結合し得る。線構造体１２４及び線コンタクト構造体１２６は、各々個々に導電性材料で形成され得、導電性材料を含み得る。

【0036】

メモリアレイ領域１０４のスタック構造体１１６は、ティア１１８内に配列された、垂直方向に（例えば、Ｚ方向に）交互の導電性構造体１２０及び絶縁性構造体１２２のシーケンスを含む。スタック構造体１１６のティア１１８の各々は、絶縁性構造体１２２の内の少なくとも１つに垂直方向に隣接する導電性構造体１２０の内の少なくとも１つを含み得る。幾つかの実施形態では、導電性構造体１２０は、タングステン（Ｗ）で形成され、タングステンを含み、絶縁性構造体１２２は、二酸化ケイ素（ＳｉＯ_２）で形成され、二酸化ケイ素（ＳｉＯ_２）を含む。スタック構造体１１６のティア１１８の導電性構造体１２０及び絶縁性構造体１２２は、各々個々に実質的に平面であり得、各々個々に所望の厚さを示し得る。

【0037】

図１Ａに示すように、少なくとも１つの深部コンタクト構造体１２８は、スタック構造体１１６を通って垂直方向に拡張し得る。深部コンタクト構造体１２８は、スタック構造体１１６の垂直方向に上にある第１のマイクロ電子デバイス構造体１００の１つ以上のコンポーネントを、スタック構造体１１６の垂直方向に下にある第１のマイクロ電子デバイス構造体１００の１つ以上のコンポーネントと電気的に接続するように構成され得、配置され得る。深部コンタクト構造体１２８は、導電性材料で形成され得、導電性材料を含み得る。

【0038】

メモリアレイ領域１０４は、スタック構造体１１６の上に、上方に、及び／又は内部に追加の構造体及び／又はデバイスを更に含む。非限定的な例として、メモリアレイ領域１０４は、スタック構造体１１６を通って垂直方向に拡張するセルピラー構造体を含む。セルピラー構造体は、１つ以上の電荷蓄積構造体（例えば、酸化物－窒化物－酸化物（“ＯＮＯ”）材料を含む電荷トラップ構造体等の電荷トラップ構造体、フローティングゲート構造体）によって少なくとも部分的に囲まれた半導体ピラー（例えば、ポリシリコンピラー、シリコンゲルマニウムピラー）を各々個々に含み得る。スタック構造体１１６のティア１１８のセルピラー構造体と導電性構造体１２０との交点は、第１のマイクロ電子デバイス構造体１００のメモリアレイ領域１０４内で相互に直列に結合されたメモリセルの垂直方向に拡張するストリングを画定し得る。幾つかの実施形態では、スタック構造体１１６の各ティア１１８内の導電性構造体１２０とセルピラー構造体との交点に形成されたメモリセルは、いわゆる“ＭＯＮＯＳ”（金属－酸化物－窒化物－酸化物－半導体）メモリセルを含む。追加の実施形態では、メモリセルは、いわゆる“ＴＡＮＯＳ”（窒化タンタル－酸化アルミニウム－窒化物－酸化物－半導体）メモリセル、又はいわゆる“ＢＥＴＡＮＯＳ”（バンド／バリア設計ＴＡＮＯＳ）メモリセルを含み、これらの各々は、ＭＯＮＯＳメモリセルのサブセットである。更なる実施形態では、メモリセルは、電荷蓄積構造体としてフローティングゲート（例えば、金属フローティングゲート）を含む、いわゆる“フローティングゲート”メモリセルを含む。フローティングゲートは、セルピラー構造体の中央構造体とスタック構造体１１６の異なるティア１１８の導電性構造体１２０との間に水平方向に介在し得る。

【0039】

図１Ａに示すように、第１のマイクロ電子デバイス構造体１００のメモリアレイ領域１０４のコンポーネントは、第１のパッド構造体１１４及び第２の相互接続構造体１３０を介して、第１のマイクロ電子デバイス構造体１００の第１の制御ロジック領域１０２のコンポーネント（例えば、第１のルーティング構造体１１０等の構造体、第１の制御ロジックデバイス１１３等のデバイス）に電気的に接続され得る。例えば、メモリアレイ領域１０４のコンポーネント（例えば、構造体、デバイス）は、第１のパッド構造体１１４上に接し得、第２の相互接続構造体１３０は、第１のパッド構造体１１４と第１の制御ロジック領域１０２の様々なコンポーネントとの間に垂直方向に拡張し得、それらを電気的に接続し得る。第１のパッド構造体１１４及び第２の相互接続構造体１３０は、各々個々に導電性材料で形成され得、導電性材料を含み得る。

【0040】

図１Ａを引き続き参照すると、第１のマイクロ電子デバイス構造体１００の第１の相互接続領域１０６は、第２のルーティング構造体１３２及び第１のボンドパッド構造体１３６を含み得る。第２のルーティング構造体１３２は、メモリアレイ領域１０４の線構造体１２４の垂直方向に上にあり得、線構造体１２４に電気的に接続され得、第１のボンドパッド構造体１３６は、第２のルーティング構造体１３２の垂直方向に上にあり得、第２のルーティング構造体１３２に電気的に接続され得る。図１Ａに示すように、第３の相互接続構造体１３４は、第２のルーティング構造体１３２と線構造体１２４との間に垂直方向に拡張し得、それらを電気的に接続し得、第４の相互接続構造体１３８は、第２のルーティング構造体１３２と第１のボンドパッド構造体１３６との間に垂直方向に拡張し得、それらを電気的に接続し得る。第２のルーティング構造体１３２、第３の相互接続構造体１３４、第１のボンドパッド構造体１３６、及び第４の相互接続構造体１３８は、各々個々に導電性材料で形成され得、導電性材料を含み得る。幾つかの実施形態では、第２のルーティング構造体１３２はＡｌで形成され、Ａｌを含み、第１のボンドパッド構造体１３６はＣｕで形成され、Ｃｕを含む。

【0041】

図１Ｂを次に参照すると、第２のマイクロ電子デバイス構造体１５０（例えば、チップレット）は、第２の制御ロジック領域１５２、及び第２の制御ロジック領域１５２の垂直方向に上にあり、第２の制御ロジック領域１５２と電気的に通信する第２の相互接続領域１５４を含むように形成され得る。第２のマイクロ電子デバイス構造体１５０は、以下で更に詳細に説明するように、第１のマイクロ電子デバイス構造体１００に結合するように構成され得る。

【0042】

第２のマイクロ電子デバイス構造体１５０の第２の制御ロジック領域１５２は、第２の半導体ベース構造体１５６、第２のゲート構造体１５７、第３のルーティング構造体１６２、及び第５の相互接続構造体１６０を含み得る。第２の半導体ベース構造体１５６、第２のゲート構造体１５７、第３のルーティング構造体１６２、及び第５の相互接続構造体１６０の部分は、以下で更に詳細に説明するように、第２の制御ロジック領域１５２の様々な第２の制御ロジックデバイス１６３を形成する。

【0043】

第２の制御ロジック領域１５２の第２の半導体ベース構造体１５６（例えば、第２の半導体ウェーハ）は、第２のマイクロ電子デバイス構造体１５０の追加の材料及び構造体がその上に形成されるベース材料又は構築物を含む。第２の半導体ベース構造体１５６は、半導体構造体（例えば、半導体ウェーハ）、又は支持構造体上のベース半導体材料を含み得る。例えば、第２の半導体ベース構造体１５６は、従来のシリコン基板（例えば、従来のシリコンウェーハ）、又は半導体材料を含む別のバルク基板を含み得る。幾つかの実施形態では、第２の半導体ベース構造体１５６はシリコンウェーハを含む。また、第２の半導体ベース構造体１５６は、その中に及び／又はその上に形成された１つ以上の層、構造体、及び／又は領域を含み得る。例えば、第２の半導体ベース構造体１５６は、導電的にドープされた領域及び非ドープの領域を含み得る。導電的にドープされた領域は、例えば、第２の制御ロジック領域１５２の第２の制御ロジックデバイス１６３のトランジスタに対するソース領域及びドレイン領域として用いられ得、非ドープの領域は、例えば、第２の制御ロジックデバイス１６３のトランジスタに対するチャネル領域として用いられ得る。

【0044】

図１Ｂに示すように、第２の半導体ベース構造体１５６は、それを通って垂直方向に拡張する１つ以上の追加の充填されたビア１５８（例えば、追加の充填されたＴＳＶ）を少なくとも部分的に（例えば、不完全に、完全に）更に含み得る。追加の充填されたビア１５８は、導電性材料で少なくとも部分的に（例えば、実質的に）充填され得る。追加の充填されたビア１５８は、以下で更に詳細に説明するように、第２の半導体ベース構造体１５６の第１の側（例えば、前面、上面）にある第２のマイクロ電子デバイス構造体１５０の１つ以上のコンポーネントと、第２の半導体ベース構造体１５６の第２の反対側（例えば、裏側、底面）に提供される追加のコンポーネント（例えば、１つ以上の構造体及び／又はデバイス）との間の電気接続を容易にするために用いられ得る。

【0045】

図１Ｂを引き続き参照すると、第２のマイクロ電子デバイス構造体１５０の第２の制御ロジック領域１５２の第２のゲート構造体１５７は、第２の半導体ベース構造体１５６の一部分の垂直方向に上にあり得る。第２のゲート構造体１５７は、第２のマイクロ電子デバイス構造体１５０の第２の制御ロジック領域１５２内の第２の制御ロジックデバイス１６３のトランジスタ間に個々に水平方向に拡張し得、該トランジスタによって用いられ得る。第２のゲート構造体１５７は、導電性材料で形成され得、導電性材料を含み得る。ゲート誘電体材料（例えば、誘電体酸化物）は、トランジスタの第２のゲート構造体１５７と（例えば、第２の半導体ベース構造体１５６内の）チャネル領域との間に垂直方向に（例えば、Ｚ方向に）介在し得る。

【0046】

図１Ｂに示すように、第３のルーティング構造体１６２は、第２の半導体ベース構造体１５６の垂直方向に（例えば、Ｚ方向に）上にあり得る。第３のルーティング構造体１６２は、第５の相互接続構造体１６０を介して第２の半導体ベース構造体１５６に電気的に接続され得る。第５の相互接続構造体１６０の内の幾つかは、第３のルーティング構造体１６２の内の幾つかの間に垂直方向に拡張し得、それらを電気的に結合し得、第５の相互接続構造体１６０の内のその他は、第２の半導体ベース構造体１５６の領域（例えば、ソース領域及びドレイン領域等の導電的にドープされた領域）の間に垂直方向に拡張し得、該領域を第３のルーティング構造体１６２の内の１つ以上に電気的に結合し得る。第３のルーティング構造体１６２及び第５の相互接続構造体１６０は、各々個々に導電性材料で形成され得、導電性材料を含み得る。

【0047】

前述のように、第２の半導体ベース構造体１５６（例えば、ソース領域及びドレイン領域として機能する導電的にドープされた領域、チャネル領域として機能する非ドープの領域）、第２のゲート構造体１５７、第３のルーティング構造体１６２、及び第５の相互接続構造体１６０の部分は、第２の制御ロジック領域１５２の様々な第２の制御ロジックデバイス１６３を形成する。第２の制御ロジックデバイス１６３は、第１のマイクロ電子デバイス構造体１００（図１Ａ）のメモリアレイ領域１０４（図１Ａ）内のコンポーネント等、少なくとも第１のマイクロ電子デバイス構造体１００（図１Ａ）の他のコンポーネントの様々な動作を制御するように構成され得る。第２の制御ロジック領域１５２内に含まれる第２の制御ロジックデバイス１６３は、第１のマイクロ電子デバイス構造体１００（図１Ａ）の少なくとも第１の制御ロジック領域１０２（図１Ａ）内に含まれる第１の制御ロジックデバイス１１３（図１Ａ）に対して選択され得る。第２の制御ロジックデバイス１６３は、第１の制御ロジックデバイス１１３（図１Ａ）とは異なり得る。幾つかの実施形態では、第２の制御ロジックデバイス１６３は、相対的に高性能の制御ロジック回路（例えば、相対的に高性能のＣＭＯＳ回路）を用いる相対的に高性能の制御ロジックデバイスを含む。第２の制御ロジックデバイス１６３は、例えば、約０．７Ｖ～約１．４Ｖの範囲内（例えば、約０．９Ｖ～約１．２Ｖ、約０．９５Ｖ～約１．１５Ｖ、又は約１．１Ｖ）等、約１．４ボルト（Ｖ）以下（例えば、未満）の印加電圧で動作するように構成され得る。

【0048】

非限定的な例として、第２のマイクロ電子デバイス構造体１５０の第２の制御ロジック領域１５２内に含まれる第２の制御ロジックデバイス１６３は、デコーダ（例えば、ローカルデッキデコーダ、列デコーダ）、センスアンプ（例えば、ＥＱアンプ、ＩＳＯアンプ、ＮＳＡ、ＰＳＡ）、修復回路（例えば、列修復回路）、Ｉ／Ｏデバイス（例えば、ローカルＩ／Ｏデバイス）、メモリテストデバイス、ＭＵＸ、及びＥＣＣデバイスの内の１つ以上（例えば、各々）等、第１のマイクロ電子デバイス構造体１００（図１Ａ）のメモリアレイ領域１０４（図１Ａ）内のアレイ（例えば、メモリ素子アレイ、アクセスデバイスアレイ）に対する列動作を制御するように構成されたデバイスを含み得る。別の非限定的な例として、第２の制御ロジックデバイス１６３は、デコーダ（例えば、ローカルデッキデコーダ、行デコーダ）、ドライバ（例えば、ＷＬドライバ）、修復回路（例えば、行修復回路）、メモリテストデバイス、ＭＵＸ、ＥＣＣデバイス、及びセルフリフレッシュ／ウェアレベリングデバイスの内の１つ以上（例えば、各々）等、第１のマイクロ電子デバイス構造体１００（図１Ａ）のメモリアレイ領域１０４（図１Ａ）内のアレイ（例えば、メモリ素子アレイ、アクセスデバイスアレイ）に対する行動作を制御するように構成されたデバイスを含み得る。更なる非限定的な例として、第２の制御ロジックデバイス１６３は、ストリングドライバ及びページバッファの内の１つ以上を含み得る。

【0049】

図１Ｂを引き続き参照すると、第２のマイクロ電子デバイス構造体１５０の第２の相互接続領域１５４は、第２のパッド構造体１６４及び第２のボンドパッド構造体１６８を含み得る。第２のパッド構造体１６４は、第２の制御ロジック領域１５２の第３のルーティング構造体１６２の垂直方向に上にあり得、第３のルーティング構造体１６２に電気的に接続され得、第２のボンドパッド構造体１６８は、第２のパッド構造体１６４の垂直方向に上にあり得、第２のパッド構造体１６４に電気的に接続され得る。図１Ｂに示すように、第６の相互接続構造体１６６は、第２のパッド構造体１６４と第３のルーティング構造体１６２との間に垂直方向に拡張し得、それらを電気的に接続し得、第７の相互接続構造体１６９は、第２のパッド構造体１６４と第２のボンドパッド構造体１６８との間に垂直方向に拡張し得、それらを電気的に接続し得る。第２のパッド構造体１６４、第６の相互接続構造体１６６、第２のボンドパッド構造体１６８、及び第７の相互接続構造体１６９は、各々個々に導電性材料で形成され得、導電性材料を含み得る。幾つかの実施形態では、第２のボンドパッド構造体１６８は、Ｃｕで形成され、Ｃｕを含む。

【0050】

図１Ｃを次に参照すると、第２のマイクロ電子デバイス構造体１５０は、逆さまに（例えば、Ｚ方向に）反転され得、マイクロ電子デバイス構造体アセンブリ１７０を形成するために、第１のマイクロ電子デバイス構造体１００に取り付けられ（例えば、結合され）得る。或いは、第１のマイクロ電子デバイス構造体１００は、逆さまに反転され得、マイクロ電子デバイス構造体アセンブリ１７０を形成するために、第２のマイクロ電子デバイス構造体１５０に取り付けられ得る。

【0051】

図１Ｃに示すように、マイクロ電子デバイス構造体アセンブリ１７０は、第１のマイクロ電子デバイス構造体１００の第２のルーティング構造体１３２と第２のマイクロ電子デバイス構造体１５０の第２のパッド構造体１６４との間に垂直方向に介在し、それらを電気的に接続する第８の相互接続構造体１７２を含むように形成され得る。また、誘電性材料（例えば、誘電体酸化物材料）（図面及び関連する説明の理解の明確性及び理解の容易さのために図１Ｃから省略されている）は、第８の相互接続構造体１７２を覆い得、取り囲み得、第１のマイクロ電子デバイス構造体１００を第２のマイクロ電子デバイス構造体１５０に部分的に物理的に結合し得る。第２のマイクロ電子デバイス構造体１５０は、結合線なしに第１のマイクロ電子デバイス構造体１００に取り付けられ得る。

【0052】

マイクロ電子デバイス構造体アセンブリ１７０の第８の相互接続構造体１７２は、第１のマイクロ電子デバイス構造体１００の第１のボンドパッド構造体１３６（図１Ａ）及び第２のマイクロ電子デバイス構造体１５０の第２のボンドパッド構造体１６８（図１Ｂ）から形成され得る。例えば、第２のマイクロ電子デバイス構造体１５０を反転させた後、その第２のボンドパッド構造体１６８（図１Ｂ）は、第１のマイクロ電子デバイス構造体１００の第１のボンドパッド構造体１３６（図１Ａ）と水平方向に整列され、第１のボンドパッド構造体１３６と物理的に接触させられ得る。第１のボンドパッド構造体１３６（図１Ａ）及び第２のボンドパッド構造体１６８（図１Ｂ）の材料（例えば、Ｃｕ）を相互に移動（例えば、拡散）及び相互作用させ、第８の相互接続構造体１７２を形成するために、少なくとも１つの熱圧縮プロセスがその後用いられ得る。

【0053】

引き続き図１Ｃを参照すると、マイクロ電子デバイス構造体アセンブリ１７０は、第２のマイクロ電子デバイス構造体１５０の第２の半導体ベース構造体１５６を通って垂直方向に拡張する追加の充填されたビア１５８に結合された（例えば、物理的に結合された、電気的に結合された）１つ以上のワイヤリングパッド構造体１７４（例えば、ワイヤボンドパッド構造体）を更に含み得る。ワイヤリングパッド構造体１７４は、マイクロ電子デバイス構造体アセンブリ１７０を、マイクロ電子デバイス構造体アセンブリ１７０を含むマイクロ電子デバイスのパッケージに電気的に接続するために使用され得る。ワイヤリングパッド構造体１７４は、例えば、第２のマイクロ電子デバイス構造体１５０を第１のマイクロ電子デバイス構造体１００に取り付けることに続いて、追加の充填されたビア１５８を露出するために、第２の半導体ベース構造体１５６をその裏側から（例えば、Ｚ方向に）薄くした後、追加の充填されたビア１５８の導電性材料に結合され得る。追加の実施形態では、追加の充填されたビア１５８は、第２のマイクロ電子デバイス構造体１５０を第１のマイクロ電子デバイス構造体１００に取り付けた後、第２の半導体ベース構造体１５６内に形成され、その後、ワイヤリングパッド構造体１７４は、追加の充填されたビア１５８に結合される。

【0054】

その第２のマイクロ電子デバイス構造体１５０を含むマイクロ電子デバイス構造体アセンブリ１７０は、従来のアセンブリ構成と比較して、改善されたマイクロ電子デバイスの性能、コンポーネントの小型化の向上、及びより大きなパッケージング密度を容易にする。例えば、（そのメモリセルの垂直方向に拡張するストリングを含む）メモリアレイ領域１０４の垂直方向に上にある（その第２の制御ロジックデバイス１６３を含む）第２の制御ロジック領域１５２は、オン状態とオフ状態との間のメモリアレイ領域１０４のメモリセルを切り替えるのに必要な時間を短縮し（例えば、メモリセルを相対的に低抵抗状態（オン状態）と相対的に高抵抗状態（オフ状態）との間で切り替えるための速度を増加させ）得、及び／又は第２の制御ロジック領域１５２を含まない従来のアセンブリ構成と比較して、印加される閾値スイッチング電圧（Ｖ_ｃｃ）の要件を低減し得る。第２の制御ロジック領域１５２をメモリアレイ領域１０４の垂直方向に上方に提供することは、例えば、メモリアレイ領域１０４の垂直方向に下にある従来のベース制御ロジック領域内のそうした制御ロジックデバイスを含む従来の構成と比較して、メモリアレイ領域１０４のメモリセルの垂直方向に拡張するストリングと、マイクロ電子デバイス構造体アセンブリ１７０の第２の制御ロジックデバイス１６３（例えば、高性能のI／Ｏデバイス）との間の距離を削減し得る。また、第１の制御ロジック領域１０２の代わりに第２の制御ロジック領域１５２内に第２の制御ロジックデバイス１６３を用いることは、従来の構成と比較して、相対的により小さな水平方向の実装面積と、メモリアレイ、ダイ、及び/又はソケット領域の効率の改善とを促進するために、従来のベース制御ロジック領域の構成と比較して、第１の制御ロジック領域１０２の水平方向の寸法を削減し得る。

【0055】

図１Ｄを次に参照すると、マイクロ電子デバイス構造体アセンブリ１７０を形成するために、第１のマイクロ電子デバイス構造体１００と第２のマイクロ電子デバイス構造体１５０とを取り付けた後、マイクロ電子デバイス構造体アセンブリ１７０は、追加の処理を受け得る。非限定的な例として、随意に、相対的に大きなマイクロ電子デバイス構造体アセンブリ１８０を形成するために、第１のマイクロ電子デバイス構造体１００に実質的に類似する別のマイクロ電子デバイス構造体１００´（例えば、追加のダイ）が第１のマイクロ電子デバイス構造体１００に取り付けられ得る。

【0056】

相対的に大きなマイクロ電子デバイス構造体アセンブリ１８０は、例えば、充填されたビア１０９を露出させるために第１の半導体ベース構造体１０８を（例えば、Ｚ方向に）薄くすることと、ボンドパッド構造体を充填されたビア１０９の導電性材料に結合することと、ボンドパッド構造体を追加のボンドパッド構造体（例えば、第１のマイクロ電子デバイス構造体１００の第１のボンドパッド構造体１３６（図１Ａ）に実質的に類似する追加のボンドパッド構造体）と水平に整列させ、物理的に接触させることと、その後、第１のマイクロ電子デバイス構造体１００と別のマイクロ電子デバイス構造体１００´との間に垂直方向に介在し、それらを電気的に接続する１つ以上の第９の相互接続構造体１７６（例えば、第８の相互接続構造体１７２に実質的に類似する相互接続構造体）を形成するために少なくとも１つの熱圧着プロセスを実施することによって形成され得る。実質的に同様の処理を介して、任意の所望の量の追加のマイクロ電子デバイス構造体が、相対的に大きなマイクロ電子デバイス構造体アセンブリ１８０に取り付けられ得る。

【0057】

したがって、開示の実施形態に従えば、マイクロ電子デバイスは、メモリアレイ領域、制御ロジック領域、及び追加の制御ロジック領域を含む。メモリアレイ領域は、垂直方向に交互の導電性構造体及び絶縁性構造体を含むスタック構造体と、スタック構造体内のメモリセルの垂直方向に拡張するストリングとを含む。制御ロジック領域は、スタック構造体の下にあり、メモリセルの垂直方向に拡張するストリングに対する制御動作の一部分を実行するように構成された制御ロジックデバイスを含む。追加の制御ロジック領域は、スタック構造体の上にあり、メモリセルの垂直方向に拡張するストリングに対する制御動作の追加の部分を実行するように構成された追加の制御ロジックデバイスを含む。

【0058】

更に、開示の実施形態に従えば、マイクロ電子デバイスを形成する方法は、制御ロジック領域と、制御ロジック領域の上方のメモリアレイ領域とを含む第１のマイクロ電子デバイス構造体を形成することを含む。制御ロジック領域は制御ロジックデバイスを含む。メモリアレイ領域は、垂直方向に交互の導電性構造体及び絶縁性構造体を含むスタック構造体と、スタック構造体内のメモリセルの垂直方向に拡張するストリングとを含む。第２のマイクロ電子デバイス構造体は、追加の制御ロジックデバイスを含む追加の制御ロジック領域を含むように形成される。第１のマイクロ電子デバイス構造体は、スタック構造体が制御ロジック領域と追加の制御ロジック領域との間に垂直方向に介在するように、第２のマイクロ電子デバイス構造体に取り付けられる。

【0059】

図２Ａ～図２Ｄは、マイクロ電子デバイス（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイス等のメモリデバイス）を形成する別の方法の実施形態を説明する簡略化された部分断面図である。以下に提供する説明と共に、図２Ａ～図２Ｄを参照して本明細書に説明する方法及び構造体が様々なデバイス及び電子システムで使用され得ることは、当業者には容易に分かるであろう。

【0060】

図２Ａを参照すると、第１のマイクロ電子デバイス構造体２００（例えば、第１のダイ）は、制御ロジック領域２０２を含むように形成され得る。制御ロジック領域２０２は、半導体ベース構造体２０４、ゲート構造体２０５、第１のルーティング構造体２０６、及び第１の相互接続構造体２０８を含む。半導体ベース構造体２０４、ゲート構造体２０５、第１のルーティング構造体２０６、及び第１の相互接続構造体２０８の部分は、以下で更に詳細に説明するように、制御ロジック領域２０２の様々な制御ロジックデバイス２０９を形成する。

【0061】

制御ロジック領域２０２の半導体ベース構造体２０４（例えば、半導体ウェーハ）は、第１のマイクロ電子デバイス構造体２００の追加の材料及び構造体がその上に形成されるベース材料又は構築物を含む。半導体ベース構造体２０４は、半導体構造体（例えば、半導体ウェーハ）、又は支持構造体上のベース半導体材料を含み得る。例えば、半導体ベース構造体２０４は、従来のシリコン基板（例えば、従来のシリコンウェーハ）、又は半導体材料を含む別のバルク基板を含み得る。幾つかの実施形態では、半導体ベース構造体２０４はシリコンウェーハを含む。また、半導体ベース構造体２０４は、その中に及び／又はその上に形成された１つ以上の層、構造体、及び／又は領域を含み得る。例えば、半導体ベース構造体２０４は、導電的にドープされた領域及び非ドープの領域を含み得る。導電的にドープされた領域は、例えば、制御ロジック領域２０２の制御ロジックデバイス２０９のトランジスタに対するソース領域及びドレイン領域として用いられ得、非ドープの領域は、例えば、制御ロジックデバイス２０９のトランジスタに対するチャネル領域として用いられ得る。

【0062】

図２Ａに示すように、第１のマイクロ電子デバイス構造体２００の制御ロジック領域２０２のゲート構造体２０５は、半導体ベース構造体２０４の一部分の垂直方向に上にあり得る。ゲート構造体２０５は、第１のマイクロ電子デバイス構造体２００の制御ロジック領域２０２内の制御ロジックデバイス２０９のトランジスタ間に個々に水平方向に拡張し得、該トランジスタによって用いられ得る。ゲート構造体２０５は、導電性材料で形成され得、導電性材料を含み得る。ゲート誘電体材料（例えば、誘電体酸化物）は、トランジスタのゲート構造体２０５と（例えば、半導体ベース構造体２０４内の）チャネル領域との間に垂直方向に（例えば、Ｚ方向に）介在し得る。

【0063】

図２Ａに示すように、第１のルーティング構造体２０６は、半導体ベース構造体２０４の垂直方向に（例えば、Ｚ方向に）上にあり得、第１の相互接続構造体２０８を介して半導体ベース構造体２０４に電気的に接続され得る。第１の相互接続構造体２０８の内の幾つかは、第１のルーティング構造体２０６の内の幾つかの間に垂直方向に拡張し得、該幾つかと電気的に結合され得、第１の相互接続構造体２０８の内のその他は、半導体ベース構造体２０４の領域（例えば、ソース領域及びドレイン領域等の導電的にドープされた領域）の間に垂直方向に拡張し得、該領域を第１のルーティング構造体２０６の内の１つ以上に電気的に結合し得る。第１のルーティング構造体２０６及び第１の相互接続構造体２０８は、各々個々に導電性材料で形成され得、導電性材料を含み得る。

【0064】

前述のように、半導体ベース構造体２０４（例えば、ソース領域及びドレイン領域として機能する導電的にドープされた領域、チャネル領域として機能する非ドープの領域）、ゲート構造体２０５、第１のルーティング構造体２０６、及び第１の相互接続構造体２０８の部分は、制御ロジック領域２０２の様々な制御ロジックデバイス２０９を形成する。制御ロジックデバイス２０９は、以下で更に詳細に説明するように、第１のマイクロ電子デバイス構造体２００を含むように、相対的に大きなアセンブリの他のコンポーネント（例えば、メモリセルアレイのメモリセル）の様々な動作を制御するように構成され得る。非限定的な例として、制御ロジックデバイス２０９は、チャージポンプ（例えば、Ｖ_ＣＣＰチャージポンプ、Ｖ_{ＮＥＧＷＬ}チャージポンプ、ＤＶＣ２チャージポンプ）、ＤＬＬ回路（例えば、リングオシレータ）、Ｖ_ｄｄレギュレータ、ストリングドライバ、ページバッファ、及び様々なチップ/デッキ制御回路の内の１つ以上（例えば、各々）を含み得る。別の非限定的な例として、制御ロジックデバイス２０９は、デコーダ（例えば、ローカルデッキデコーダ、列デコーダ）、センスアンプ（例えば、ＥＱアンプ、ＩＳＯアンプ、ＮＳＡ、ＰＳＡ）、修復回路（例えば、列修復回路）、Ｉ／Ｏデバイス（例えば、ローカルＩ／Ｏデバイス）、メモリテストデバイス、ＭＵＸ、及びＥＣＣデバイスの内の１つ以上（例えば、各々）等、第１のマイクロ電子デバイス構造体２００に結合される別の（例えば、第２の）マイクロ電子デバイス構造体のメモリアレイ領域内のアレイ（例えば、メモリ素子アレイ、アクセスデバイスアレイ）に対する列動作を制御するように構成されたデバイスを含み得る。更なる非限定的な例として、制御ロジックデバイス２０９は、デコーダ（例えば、ローカルデッキデコーダ、行デコーダ）、ドライバ（例えば、ＷＬドライバ）、修復回路（例えば、行修復回路）、メモリテストデバイス、ＭＵＸ、ＥＣＣデバイス、及びセルフリフレッシュ/ウェアレベリングデバイスの内の１つ以上（例えば、各々）等、第１のマイクロ電子デバイス構造体２００に結合される別のマイクロ電子デバイス構造体のメモリアレイ領域内のアレイ（例えば、メモリ素子アレイ、アクセスデバイスアレイ）に対する行動作を制御するように構成されたデバイスを含み得る。

【0065】

図２Ａを引き続き参照すると、第１のマイクロ電子デバイス構造体２００は、制御ロジック領域２０２の第１のルーティング構造体２０６の垂直方向に上にあり、第１のルーティング構造体２０６と電気的に通信する第１のパッド構造体２１０及び第２の相互接続構造体２１２を更に含み得る。図２Ａに示すように、第１のパッド構造体２１０は、第１のルーティング構造体２０６の垂直方向に上にあり得、第２の相互接続構造体２１２は、第１のパッド構造体２１０と第１のルーティング構造体２０６との間に垂直方向に拡張し得、それらを電気的に接続し得る。第１のパッド構造体２１０及び第２の相互接続構造体２１２は、各々個々に導電性材料で形成され得、導電性材料を含み得る。

【0066】

図２Ｂを次に参照すると、第２のマイクロ電子デバイス構造体２５０（例えば、第２のダイ）は、ベース構造体２１４（例えば、ベースウェーハ、支持ウェーハ）と、ベース構造体２１４の垂直方向に（例えば、Ｚ方向に）の上方のメモリアレイ領域２１６と、メモリアレイ領域２１６の垂直方向に上方にあり、メモリアレイ領域２１６と電気的に通信する相互接続領域２１８とを含むように形成され得る。メモリアレイ領域２１６は、ベース構造体２１４と相互接続領域２１８との間に垂直方向に挿入され得る。

【0067】

ベース構造体２１４は、第２のマイクロ電子デバイス構造体２５０の追加の材料及び構造体がその上に形成されるベース材料又は構築物を含み得る。ベース構造体２１４は、従来のシリコン基板（例えば、従来のシリコンウェーハ）、又は別のバルク基板であり得る。非限定的な例として、ベース構造体２１４は、シリコン、二酸化ケイ素、天然酸化物を有するシリコン、窒化ケイ素、炭素含有窒化ケイ素、ガラス、半導体、金属酸化物、金属、窒化チタン、炭素含有窒化チタン、Ｔａ、窒化タンタル、炭素含有窒化タンタル、ニオブ、窒化ニオブ、炭素含有窒化ニオブ、モリブデン、窒化モリブデン、炭素含有窒化モリブデン、Ｗ、窒化タングステン、炭素含有窒化タングステン、Ｃｕ、Ｃｏ、Ｎｉ、Ｆｅ、Ａｌ、及び貴金属の内の１つ以上を含み得る。幾つかの実施形態では、ベース構造体２１４はシリコンウェーハを含む。

【0068】

第２のマイクロ電子デバイス構造体２５０のメモリアレイ領域２１６は、スタック構造体２２２、線構造体２３０（例えば、デジット線構造体、ビット線構造体）、及び線コンタクト構造体２３２を含み得る。図２Ｂに示すように、線構造体２３０は、スタック構造体２２２の垂直方向に（例えば、Ｚ方向に）上にあり得、線コンタクト構造体２３２を介して、スタック構造体２２２内の構造体（例えば、ピラー構造体、充填されたビア）に電気的に接続され得る。線コンタクト構造体２３２は、個々の線構造体２３０とスタック構造体２２２内の個々の構造体との間に垂直方向に拡張し得、それらを電気的に結合し得る。線構造体２３０及び線コンタクト構造体２３２は、各々個々に導電性材料で形成され得、導電性材料を含み得る。

【0069】

メモリアレイ領域２１６のスタック構造体２２２は、ティア２２４内に配列された、垂直方向に（例えば、Ｚ方向に）交互の導電性構造体２２６及び絶縁性構造体２２８のシーケンスを含む。スタック構造体２２２（その導電性構造体２２６及び絶縁性構造体２２８のティア２２４を含む）は、図１Ａを参照して以前に説明したスタック構造体１１６（その導電性構造体１２０及び絶縁性構造体１２２のティア１１８を含む）に実質的に類似し得る。また、少なくとも１つの深部コンタクト構造体２３６は、スタック構造体２２２を通って垂直方向に拡張し得る。深部コンタクト構造体２３６は、スタック構造体２２の垂直方向に上にある第２のマイクロ電子デバイス構造体２５０の１つ以上のコンポーネントを、スタック構造体２２２の垂直方向に下にある第２のマイクロ電子デバイス構造体２５０の１つ以上のコンポーネントと電気的に接続されるように構成され得、配置され得る。深部コンタクト構造体２３６は、導電性材料で形成され得、導電性材料を含み得る。

【0070】

メモリアレイ領域２１６は、スタック構造体２２２の上に、上方に、及び／又は内部に追加の構造体及び／又はデバイスを更に含む。非限定的な例として、メモリアレイ領域２１６は、スタック構造体２２２を通って垂直方向に拡張するセルピラー構造体を含む。スタック構造体２２２のティア２２４のセルピラー構造体と導電性構造体２２６との交点は、第２のマイクロ電子デバイス構造体２５０のメモリアレイ領域２１６内で相互に直列に結合されたメモリセルの垂直方向に拡張するストリングを画定し得る。セルピラー構造体及びメモリセルの垂直方向に拡張するストリングは、夫々、図１Ａを参照して以前に説明したセルピラー構造体及びメモリセルの垂直方向に拡張するストリングに実質的に類似し得る。

【0071】

図２Ｂを引き続き参照すると、第２のマイクロ電子デバイス構造体２５０は、メモリアレイ領域２１６とベース構造体２１４との間に垂直方向に挿入された第２のパッド構造体２２０及び第３の相互接続構造体２１９を更に含み得る。第２のパッド構造体２２０は、スタック構造体２２２の垂直方向に下にあり得、第３の相互接続構造体２１９は、第２のパッド構造体２２０とベース構造体２１４との間に垂直方向に拡張し得る。メモリアレイ領域２１６のコンポーネント（例えば、構造体、デバイス）は、第２のパッド構造体２２０上に接し（例えば、物理的に接触し）得、第３の相互接続構造体２１９は、第２のパッド構造体２２０及びベース構造体２１４に物理的に接触し得る。第２のパッド構造体２２０及び第３の相互接続構造体２１９は、各々個々に導電性材料で形成され得、導電性材料を含み得る。

【0072】

図２Ｂを引き続き参照すると、第２のマイクロ電子デバイス構造体２５０の相互接続領域２１８は、第２のルーティング構造体２３８及びボンドパッド構造体２４２を含み得る。第２のルーティング構造体２３８は、メモリアレイ領域２１６の線構造体２３０の垂直方向に上にあり得、線構造体２３０に電気的に接続され得、ボンドパッド構造体２４２は、第２のルーティング構造体２３８の垂直方向に上にあり得、第２のルーティング構造体２３８に電気的に接続され得る。図２Ｂに示すように、第４の相互接続構造体２４０は、第２のルーティング構造体２３８と線構造体２３０との間に垂直方向に拡張し得、それらを電気的に接続し得、第５の相互接続構造体２４４は、第２のルーティング構造体２３８とボンドパッド構造体２４２との間に垂直方向に拡張し得、それらを電気的に接続し得る。第２のルーティング構造体２３８、第４の相互接続構造体２４０、ボンドパッド構造体２４２、及び第５の相互接続構造体２４４は、各々個々に導電性材料で形成され得、導電性材料を含み得る。幾つかの実施形態では、第２のルーティング構造体２３８は、Ａｌで形成され、Ａｌを含み、ボンドパッド構造体２４２は、Ｃｕで形成され、Ｃｕを含む。

【0073】

図２Ｃを次に参照すると、ベース構造体２１４（例えば、図２Ｂ）は、第２のマイクロ電子デバイス構造体２５０から除去（例えば、分離）され得、キャリア構造体２４６（例えば、キャリアウェーハ）が、接着材料２４８を介してボンドパッド構造体２４２に取り付けられ（例えば、結合され）得る。キャリア構造体２４６及び接着材料２４８は、以下で更に詳細に説明するように、更なる処理（例えば、第１のマイクロ電子デバイス構造体２００（図２Ａ）への取り付け）に対する第２のマイクロ電子デバイス構造体２５０の安全な取り扱いを容易にするように構成され得る。キャリア構造体２４６及び接着材料２４８は、従来のキャリア構造体（例えば、従来のキャリアウェーハ）及び従来の接着材料を夫々含み得、したがって、本明細書では詳細に説明しない。また、ベース構造体２１４（図２Ｂ）は、従来の除去プロセス（例えば、従来の分離プロセス、従来の研削プロセス）及び従来の装置を使用して第２のマイクロ電子デバイス構造体２５０から除去され得、これらも本明細書では詳細に説明しない。

【0074】

次に、図２Ｄを参照すると、第２のマイクロ電子デバイス構造体２５０は、マイクロ電子デバイス構造体アセンブリ２６０を形成するために、第１のマイクロ電子デバイス構造体２００に取り付けられ（例えば、結合され）得、キャリア構造体２４６（図２Ｃ）及び接着材料２４８（図２Ｃ）は除去され得る。図２Ｄに示すように、第２のマイクロ電子デバイス構造体２５０の第３の相互接続構造体２１９は、第１のマイクロ電子デバイス構造体２００の第１のパッド構造体２１０上に配置され得る。また、誘電体材料（例えば、誘電体酸化物材料）（図面及び関連する説明の理解の明確化及び理解の容易さのために図２Ｄから省略されている）は、第１のパッド構造体２１０、第２の相互接続構造体２１２、第３の相互接続構造体２１９、及び第２のパッド構造体２２０を覆い得、取り囲み得、第２のマイクロ電子デバイス構造体２５０を第１のマイクロ電子デバイス構造体２００に少なくとも部分的に物理的に結合し得る。第２のマイクロ電子デバイス構造体２５０は、結合線なしに第１のマイクロ電子デバイス構造体２００に取り付けられ得る。

【0075】

第２のマイクロ電子デバイス構造体２５０を第１のマイクロ電子デバイス構造体２００に取り付けた後、キャリア構造体２４６（図２Ｃ）及び接着材料２４８（図２Ｃ）は、従来の除去プロセス（例えば、従来の分離プロセス、従来の研削プロセス）及び従来の装置を使用してマイクロ電子デバイス構造体アセンブリ２６０から除去され得、これらは、本明細書では詳細に説明しない。

【0076】

図２Ａ～図２Ｄを参照して上で説明した方法は、マイクロ電子デバイスのアレイ（例えば、メモリセルアレイ、メモリ素子アレイ、アクセスデバイスアレイ）の形成及び／又は処理によって課せられる熱バジェットの制約から、さもなければもたらされ得る、制御ロジックデバイスの構成及び関連するマイクロ電子デバイスの性能（例えば、速度、データ転送速度、電力消費）の制限を解決する。例えば、第２のマイクロ電子デバイス構造体２５０とは別個に第１のマイクロ電子デバイス構造体２００を形成することによって、第１のマイクロ電子デバイス構造体２００の制御ロジック領域２０２内の制御ロジックデバイス２０９の構成は、第２のマイクロ電子デバイス構造体２５０のメモリアレイ領域２１６のコンポーネント（例えば、メモリセル、メモリ要素、アクセスデバイス）を形成するために必要な処理条件（例えば、温度、圧力、材料）により限定されず、その逆も然りである。また、ベース構造体２１４（図２Ｂ）の上方にメモリアレイ領域２１６の機構（例えば、構造体、材料、開口部）を形成することは、少なくともメモリアレイ領域２１６の異なるコンポーネントを形成するために利用される様々な堆積、パターニング、ドーピング、エッチング、及びアニーリングプロセス中にさもなければ発生し得るコンポーネント（例えば、スタック構造体２２２のティア２２４）の不必要な面外変形（例えば、湾曲、歪み、曲がり、反り、ディッシング）を妨げ得る。

【0077】

したがって、開示の実施形態に従えば、マイクロ電子デバイスは、メモリアレイ領域、第１の導電性パッド構造体、第２の導電性パッド構造体、及び制御ロジック領域を含む。メモリアレイ領域は、垂直方向に交互の導電性構造体及び絶縁性構造体のシーケンスを含むスタック構造体と、スタック構造体内のメモリセルの垂直方向に拡張するストリングとを含む。第１の導電性パッド構造体は、メモリアレイ領域のスタック構造体の下にある。第２の導電性パッド構造体は、第１の導電性パッド構造体の下にある。制御ロジック領域は、第２の導電性パッド構造体の下にあり、ＣＭＯＳ回路を含む制御ロジックデバイスを含む。

【0078】

更に、開示の実施形態に従えば、マイクロ電子デバイスを形成する方法は、制御ロジックデバイスを含む制御ロジック領域を含む第１のマイクロ電子デバイス構造体を形成することを含む。第２のマイクロ電子デバイス構造体は、ベース構造体と、ベース構造体の上にあるメモリアレイ領域とを含むように形成される。メモリアレイ領域は、垂直方向に交互の導電性構造体及び絶縁性構造体を含むスタック構造体と、スタック構造体内のメモリセルの垂直方向に拡張するストリングとを含む。ベース構造体は、第２のマイクロ電子デバイス構造体から除去される。第２のマイクロ電子デバイス構造体の残部は、第１のマイクロ電子デバイス構造体の制御ロジック領域が第２のマイクロ電子デバイス構造体のメモリアレイ領域の下にあるように、第１のマイクロ電子デバイス構造体に取り付けられる。

【0079】

図３Ａ～図３Ｄは、マイクロ電子デバイス（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイス等のメモリデバイス）を形成する別の方法の実施形態を説明する簡略化された部分断面図である。以下に提供する説明と共に、図３Ａ～図３Ｄを参照して本明細書に説明する方法及び構造体が様々なデバイス及び電子システムで使用され得ることは、当業者には容易に分かるであろう。

【0080】

図３Ａを参照すると、第１のマイクロ電子デバイス構造体３００（例えば、第１のダイ）は、半導体ベース構造体３０４、ゲート構造体３０５、第１のルーティング構造体３０６、及び第１の相互接続構造体３０８を含む制御ロジック領域３０２を含むように形成され得る。半導体ベース構造体３０４、ゲート構造体３０５、第１のルーティング構造体３０６、及び第１の相互接続構造体３０８の部分は、制御ロジック領域３０２の様々な制御ロジックデバイス３０９を形成する。制御ロジック領域の３０２の半導体ベース構造体３０４、ゲート構造体３０５、第１のルーティング構造体３０６、第１の相互接続構造体３０８、及び制御ロジックデバイス３０９は、夫々、図２Ａを参照して以前に説明した半導体ベース構造体２０４、ゲート構造体２０５、第１のルーティング構造体２０６、第１の相互接続構造体２０８、及び制御ロジックデバイス２０９に実質的に類似し得る。また、第１のマイクロ電子デバイス構造体３００は、制御ロジック領域３０２の第１のルーティング構造体３０６の垂直方向に上にあり、第１のルーティング構造体３０６と電気的に通信するパッド構造体３１０及び第２の相互接続構造体３１２を更に含み得る。パッド構造体３１０及び第２の相互接続構造体３１２は、夫々、図２Ａを参照して以前に説明した第１のパッド構造体２１０及び第２の相互接続構造体２１２に実質的に類似する。

【0081】

引き続き図３Ａを参照すると、第１のマイクロ電子デバイス構造体３００は、制御ロジック領域３０２の垂直方向に（例えば、Ｚ方向に）上にある（例えば、制御ロジック領域３０２の第１のルーティング構造体３０６の垂直方向に上にある第１のパッド構造体２１０の垂直方向に上にある）追加の半導体構造体３１４と、半導体ベース構造体３０４と追加の半導体構造体３１４との間に垂直方向に（例えば、Ｚ方向に）拡張する１つ以上の半導体ピラー構造体３１８とを更に含むように形成される。図３Ａに示すように、半導体ピラー構造体３１８は、追加の半導体構造体３１４から、制御ロジック領域３０２の第１のルーティング構造体３０６を通って、半導体ベース構造体３０４まで垂直方向に拡張し得る。

【0082】

追加の半導体構造体３１４及び半導体ピラー構造体３１８は、各々個々に、半導体材料（例えば、単結晶シリコン又は多結晶シリコン等のシリコン材料、シリコンゲルマニウム材料、ゲルマニウム材料、ヒ化ガリウム材料、窒化ガリウム材料、リン化インジウム材料、それらの組み合わせ）で形成され得、それらを含み得る。幾つかの実施形態では、追加の半導体構造体３１４及び半導体ピラー構造体３１８は、各々、単結晶シリコンで形成され、単結晶シリコンを含む。また、追加の半導体構造体３１４は、その中に少なくとも１つの導電的にドープされた領域３１６を含むように形成され得る。追加の半導体構造体３１４の導電的にドープされた領域３１６は、１つ以上の導電性ドーパント（例えば、リン、ヒ素、アンチモン、及びビスマスの内の１つ以上等の１つ以上のＮ型ドーパント、ホウ素、アルミニウム、及びガリウムの内の１つ以上等のＰ型ドーパント）でドープされ得、以下で更に詳細に説明するように、それに結合されるメモリセルの垂直方向に拡張するストリングに対するソース領域として機能し得る。

【0083】

幾つかの実施形態では、追加の半導体構造体３１４は、エピタキシャル成長と、それに続くその導電的にドープされた領域３１６を形成するためのドーパント注入とによって形成される。追加の実施形態では、追加の半導体構造体３１４は、追加の半導体構造体（例えば、別個のシリコンウェーハ等の別個の相対的な半導体構造体）から形成され（例えば、カッティングされ）、その後、制御ロジック領域３０２の垂直方向に上方に提供される（例えば、配置される）。例えば、水素イオンは、所望の垂直方向の深さで追加の半導体材料内に注入され得、追加の半導体材料は、所望の垂直方向の深さで追加の半導体構造体内にボイド（例えば、ポケット、気泡）を形成するように加熱され得、追加の半導体構造体から追加の半導体構造体３１４を効果的にカッティングし得、その後、追加の半導体構造体３１４は、制御ロジック領域３０２の上方に提供され得る。追加の半導体構造体３１４の導電的にドープされた領域３１６は、制御ロジック領域３０２の上方に追加の半導体構造体３１４を提供する前又は後に形成され得る。

【0084】

図３Ｂを次に参照すると、第２のマイクロ電子デバイス構造体３５０（例えば、別のダイ）は、ベース構造体３２０（例えば、ベースウェーハ）と、ベース構造体の垂直方向に（例えば、Ｚ方向に）上方のメモリアレイ領域３２２と、メモリアレイ領域３２２の垂直方向に上方にあり、メモリアレイ領域３２２と電気的に通信する相互接続領域３２４とを含むように形成され得る。メモリアレイ領域３２２は、ベース構造体３２０と相互接続領域３２４との間に垂直方向に挿入され得る。ベース構造体３２０は、図２Ｂを参照して以前に説明したベース構造体２１４に実質的に類似し得る。

【0085】

第２のマイクロ電子デバイス構造体３５０のメモリアレイ領域３２２は、スタック構造体３２６、線構造体３３８（例えば、デジット線構造体、ビット線構造体）、及び線コンタクト構造体３４０を含み得る。図３Ｂに示すように、線構造体３３８は、スタック構造体３２６の垂直方向に（例えば、Ｚ方向に）上にあり得、線コンタクト構造体３４０を介して、スタック構造体３２６内の構造体（例えば、ピラー構造体、充填されたビア）に電気的に接続され得る。線コンタクト構造体３４０は、個々の線構造体３３８とスタック構造体３２６内の個々の構造体との間に垂直方向に拡張し、それらを電気的に結合し得る。線構造体３３８及び線コンタクト構造体３４０は、各々個々に導電性材料で形成され得、導電性材料を含み得る。

【0086】

メモリアレイ領域３２２のスタック構造体３２６は、ティア３２８内に配列された、垂直方向に（例えば、Ｚ方向に）交互の導電性構造体３３０及び絶縁性構造体３３２のシーケンスを含む。スタック構造体３２６（その導電性構造体３３０及び絶縁性構造体３３２のティア３２８を含む）は、図１Ａを参照して以前に説明したスタック構造体１１６（その導電性構造体１２０及び絶縁性構造体１２２のティア１１８を含む）に実質的に類似し得る。また、少なくとも１つの深部コンタクト構造体３３７は、スタック構造体３２６を通って垂直方向に拡張し得る。例えば、図３Ｂに示すように、深部コンタクト構造体３３７は、スタック構造体３２６の上部垂直境界から、スタック構造体３２６を通って、ベース構造体３２０の上部垂直境界の又はその近くの（例えば、ベース構造体３２０上の誘電体材料内の）位置まで垂直方向に拡張し得る。深部コンタクト構造体３３７は、導電性材料で形成され得、導電性材料を含み得る。

【0087】

図３Ｂに示すように、メモリアレイ領域３２２は、スタック構造体３２６を通って垂直方向に拡張するセルピラー構造体３３６を更に含む。スタック構造体３２６のティア３２８のセルピラー構造体３３６及び導電性構造体３３０の交点は、第２のマイクロ電子デバイス構造体３５０のメモリアレイ領域３２２内で相互に直列に結合されたメモリセル３３５の垂直方向に拡張するストリングを画定し得る。セルピラー構造体３３６及びメモリセル３３５の垂直方向に拡張するストリングは、夫々、図１Ａを参照して以前に説明したセルピラー構造体及びメモリセルの垂直方向に拡張するストリングに実質的に類似し得る。セルピラー構造体３３６は、スタック構造体３２６の上部垂直境界から、スタック構造体３２６を通って、ベース構造体３２０の上部垂直境界の又はその近くの（例えば、ベース構造体３２０上の誘電体材料内の）位置まで垂直方向に拡張し得る。

【0088】

引き続き図３Ｂを参照すると、メモリアレイ領域３２２はまた、スタック構造体３２６を通って垂直方向に拡張する導電性コンタクト構造体３３４（例えば、ソースコンタクト構造体）を含む。導電性コンタクト構造体３３４は、スタック構造体３２６を通って垂直方向に拡張する充填されたスロット内に水平方向に配置され得る。充填されたスロットは、スタック構造体３２６を、充填されたスロットによって相互に分離された多数の（例えば、複数の）ブロックに分割し得る。導電性コンタクト構造体３３４は、スタック構造体３２６の上部垂直境界から、スタック構造体３２６を通って、ベース構造体３２０の上部垂直境界の又はその近くの（例えば、ベース構造体３２０上の誘電体材料内の）位置まで垂直方向に拡張し得る。導電性コンタクト構造体３３４は、以下で更に詳細に説明するように、第２のマイクロ電子デバイス構造体３５０及び第１のマイクロ電子デバイス構造体３００（図３Ａ）の処理時に、第１のマイクロ電子デバイス構造体３００（図３Ａ）の追加の半導体構造体３１４（図３Ａ）の導電的にドープされた領域３１６（図３Ａ）に接触するようにサイズ化され得、成形され得、配置され得る。

【0089】

図３Ｂを引き続き参照すると、第２のマイクロ電子デバイス構造体３５０の相互接続領域３２４は、第２のルーティング構造体３４２及びボンドパッド構造体３４６を含み得る。第２のルーティング構造体３４２は、メモリアレイ領域３２２の線構造体３３８の垂直方向にあり得、線構造体３３８に電気的に接続され得、ボンドパッド構造体３４６は、第２のルーティング構造体３４２の垂直方向に上にあり得、第２のルーティング構造体３４２に電気的に接続され得る。図３Ｂに示すように、第３の相互接続構造体３４４は、第２のルーティング構造体３４２と線構造体３３８との間に垂直方向に拡張し得、それらを電気的に接続し得、第４の相互接続構造体３４８は、第２のルーティング構造体３４２とボンドパッド構造体３４６との間に垂直方向に拡張し得、それらを電気的に接続し得る。第２のルーティング構造体３４２、第３の相互接続構造体３４４、ボンドパッド構造体３４６、及び第４の相互接続構造体３４８は、各々個々に導電性材料で形成され得、導電性材料を含み得る。幾つかの実施形態では、第２のルーティング構造体３４２は、Ａｌで形成され、Ａｌを含み、ボンドパッド構造体３４６は、Ｃｕで形成され、Ｃｕを含む。

【0090】

図３Ｃを次に参照すると、ベース構造体３２０（図３Ｂ）は、第２のマイクロ電子デバイス構造体３５０から除去され（例えば、分離され）得、キャリア構造体３５２（例えば、キャリアウェーハ）は、接着材料３５４を介してボンドパッド構造体３４６に取り付けられ（例えば、結合され）得る。キャリア構造体３５２及び接着材料３５４は、以下で更に詳細に説明するように、更なる処理（例えば、第１のマイクロ電子デバイス構造体３００（図３Ａ）への取り付け）のための第２のマイクロ電子デバイス構造体３５０の安全な取り扱いを容易にするように構成され得る。キャリア構造体３５２及び接着材料３５４は、夫々、従来のキャリア構造体（例えば、従来のキャリアウェーハ）及び従来の接着材料を含み得、したがって、本明細書では詳細に説明しない。また、ベース構造体３２０（図３Ｂ）は、従来の除去プロセス（例えば、従来の分離プロセス、従来の研削プロセス）及び従来の装置を使用して第２のマイクロ電子デバイス構造体３５０から除去され得、これらも本明細書では詳細に説明しない。

【0091】

次に、図３Ｄを参照すると、第２のマイクロ電子デバイス構造体３５０は、マイクロ電子デバイス構造体アセンブリ３６０を形成するために、第１のマイクロ電子デバイス構造体３００に取り付けられ（例えば、結合され）得、キャリア構造体３５２（図３Ｃ）及び接着材料３５４（図３Ｃ）は除去され得る。第２のマイクロ電子デバイス構造体３５０は、結合線なしに第１のマイクロ電子デバイス構造体３００に取り付けられ得る。図３Ｄに示すように。第２のマイクロ電子デバイス構造体３５０の導電性コンタクト構造体３３４、セルピラー構造体３３６、及び深部コンタクト構造体３３７は、第１のマイクロ電子デバイス構造体３００の追加の半導体構造体３１４上に配置され得る。第２のマイクロ電子デバイス構造体３５０の導電性コンタクト構造体３３４及びセルピラー構造体３３６は、追加の半導体構造体３１４の導電的にドープされた領域３１６（例えば、ソース領域）に接触し（例えば、物理的に接触し、電気的に接触し）得る。

【0092】

第２のマイクロ電子デバイス構造体３５０を第１のマイクロ電子デバイス構造体３００に取り付けた後、キャリア構造体３５２（図３Ｃ）及び接着材料３５４（図３Ｃ）は、従来の除去プロセス（例えば、従来の分離プロセス、従来の研削プロセス）及び従来の装置を使用してマイクロ電子デバイス構造体アセンブリ３６０から除去され得、これらは、本明細書では詳細に説明しない。

【0093】

図３Ａ～図３Ｄを参照して上に説明した方法は、ソース構造体又はソース領域の垂直方向に上にある従来のスタック構造体内にセルピラー構造体及び導電性コンタクト構造体を形成することに関連する従来の困難性及び問題なしに、セルピラー構造体３３６及び導電性コンタクト構造体３３４（並びにそれらに関連する充填されたスロット）をスタック構造体３２６内に形成することを有利に可能にする。例えば、スタック構造体３２６が追加の半導体構造体３１４の導電的にドープされた領域３１６の垂直方向の上にある場合ではなく、むしろ、スタック構造体３２６がベース構造体３２０（図３Ｂ）の垂直方向にある間に、スタック構造体３２６内にセルピラー構造体３３６及び導電性コンタクト構造体３３４を形成することは、セルピラー構造体３３６及び導電性コンタクト構造体３３４を形成するプロセス中に導電的にドープされた領域３１６がスタック構造体３２６の垂直方向に下にあった場合に（例えば、セルピラー構造体３３６及び導電性コンタクト構造体３３４で充填される予備的なスタック構造体内に開口部を形成するためのエッチングプロセス中に）さもなければ発生し得る処理の複雑さ及び／又は導電的にドープされた領域３１６への望ましくない損傷（例えば、腐食損傷）を軽減する。また、図３Ａ～図３Ｄを参照して上に説明した方法は、図２Ａ～図２Ｄを参照して説明した方法に関して本明細書で以前に論じた利点から利益も得る。

【0094】

図４Ａ～図４Ｄは、マイクロ電子デバイス（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイス等のメモリデバイス）を形成する別の方法の実施形態を説明する簡略化された部分断面図である。以下に提供する説明と共に、図４Ａ～図４Ｄを参照して本明細書に説明する方法及び構造体が様々なデバイス及び電子システムで使用され得ることは、当業者には容易に分かるであろう。

【0095】

図４Ａを参照すると、第１のマイクロ電子デバイス構造体４００（例えば、第１のダイ）は、半導体ベース構造体４０４、ゲート構造体４０５、第１のルーティング構造体４０６、及び第１の相互接続構造体４０８を含む制御ロジック領域４０２を含むように形成され得る。半導体ベース構造体４０４、ゲート構造体４０５、第１のルーティング構造体４０６、及び第１の相互接続構造体４０８の部分は、制御ロジック領域４０２の様々な制御ロジックデバイス４０９を形成する。制御ロジック領域４０２の半導体ベース構造体４０４、ゲート構造体４０５、第１のルーティング構造体４０６、第１の相互接続構造体４０８、制御ロジックデバイス４０９は、夫々、図２Ａを参照して以前に説明した半導体ベース構造体２０４、ゲート構造体２０５、第１のルーティング構造体２０６、第１の相互接続構造体２０８、及び制御ロジックデバイス２０９に実質的に類似し得る。随意に、半導体ベース構造体４０４はまた、それを通って垂直方向に拡張する１つ以上の充填されたビア４０７（例えば、充填されたＴＳＶ）を少なくとも部分的に（例えば、不完全に、完全に）含み得る。存在する場合、充填されたビア４０７は、少なくとも部分的に（例えば、実質的に）導電性材料で充填され得る。充填されたビア４０７は、以下で更に詳細に説明するように、半導体ベース構造体４０４の第１の側（例えば、前面、上面）にある第１のマイクロ電子デバイス構造体４００の１つ以上のコンポーネントと、半導体ベース構造体４０４の第２の反対側（例えば、裏側、底面）に提供される追加のコンポーネント（例えば、１つ以上の構造体及び／又はデバイス）との間の電気的接続を容易にするために用いられ得る。追加の実施形態では、充填されたビア４０７は、半導体ベース構造体４０４から省かれる（例えば、存在しない）。

【0096】

図４Ａに示すように、第１のマイクロ電子デバイス構造体４００はまた、制御ロジック領域４０２の第１のルーティング構造体４０６の垂直方向に上にあり、第１のルーティング構造体４０６と電気的に通信する第１のパッド構造体４１０及び第２の相互接続構造体４１２を含むように形成され得る。第１のパッド構造体４１０及び第２の相互接続構造体４１２は、夫々、図２Ａを参照して以前に説明した第１のパッド構造体２１０及び第２の相互接続構造体２１２に実質的に類似し得る。

【0097】

図４Ｂを次に参照すると、第２のマイクロ電子デバイス構造体４５０（例えば、別のダイ）は、ベース構造体４１４（例えば、ベースウェーハ）と、ベース構造体４１４の垂直方向に（例えば、Ｚ方向に）上方のメモリアレイ領域４１６と、メモリアレイ領域４１６の垂直方向に上方にあり、メモリアレイ領域４１６と電気的に通信する相互接続領域４１８とを含むように形成され得る。メモリアレイ領域４１６は、ベース構造体４１４と相互接続領域４１８との間に垂直方向に挿入され得る。ベース構造体４１４は、図２Ｂを参照して以前に説明したベース構造体２１４に実質的に類似し得る。

【0098】

第２のマイクロ電子デバイス構造体２５０のメモリアレイ領域４１６は、ティア４２４内に配列された、垂直方向に（例えば、Ｚ方向に）交互の導電性構造体４２６及び絶縁性構造体４２８のシーケンスを含むスタック構造体４２２と、線構造体４３０（例えば、デジット線構造体、ビット線構造体）と、線コンタクト構造体４３２と、深部コンタクト構造体４３６とを含み得る。スタック構造体４２２（その導電性構造体４２６及び絶縁性構造体４２８のティア４２４を含む）、線構造体４３０、線コンタクト構造体４３２、及び深部コンタクト構造体４３６は、夫々、図２Ｂを参照して以前に説明したスタック構造体２２２（その導電性構造体２２６及び絶縁性構造体２２８のティア２２４を含む）、線構造体２３０、線コンタクト構造体２３２、及び深部コンタクト構造体２３６に実質的に類似し得る。

【0099】

第２のマイクロ電子デバイス構造体４５０のメモリアレイ領域４１６は、スタック構造体４２２の上に、上方に、及び／又は内部に追加の構造体及び／又はデバイスを更に含む。非限定的な例として、メモリアレイ領域４１６は、スタック構造体４２２を通って垂直方向に拡張するセルピラー構造体を含む。セルピラー構造体とスタック構造体４２２のティア４２４の導電性構造体４２６との交点は、第２のマイクロ電子デバイス構造体４５０のメモリアレイ領域４１６内で相互に直列に結合されたメモリセルの垂直方向に拡張するストリングを画定し得る。セルピラー構造体及びメモリセルの垂直方向に拡張するストリングは、夫々、図１Ａを参照して以前に説明したセルピラー構造体及びメモリセルの垂直方向に拡張するストリングに実質的に類似し得る。

【0100】

第２のマイクロ電子デバイス構造体４５０は、メモリアレイ領域４１６とベース構造体４１４との間に垂直方向に挿入された第２のパッド構造体４２０及び第３の相互接続構造体４１９を更に含み得る。第２のパッド構造体４２０及び第３の相互接続構造体４１９は、夫々、図２Ｂを参照して以前に説明した第２のパッド構造体２２０及び第３の相互接続構造体２１９に類似し得る。

【0101】

引き続き図４Ｂを参照すると、第２のマイクロ電子デバイス構造体４５０の相互接続領域４１８は、第２のルーティング構造体４３８、第４の相互接続構造体４４０、ボンドパッド構造体４４２、及び第５の相互接続構造体４４４を含み得る。第２のルーティング構造体４３８、第４の相互接続構造体４４０、ボンドパッド構造体４４２、及び第５の相互接続構造体４４４は、夫々、図２Ｂを参照して以前に説明した第２のルーティング構造体２３８、第４の相互接続構造体２４０、ボンドパッド構造体２４２、及び第５の相互接続構造体２４４に実質的に類似し得る。

【0102】

図４Ｃを次に参照すると、ベース構造体４１４（例えば、図４Ｂ）は、第２のマイクロ電子デバイス構造体４５０から除去され（例えば、分離され）得、キャリア構造体４４６（例えば、キャリアウェーハ）は、接着材料４４８を介してボンドパッド構造体４４２に取り付けられ（例えば、結合され）得る。キャリア構造体４４６及び接着材料４４８は、以下で更に詳細に説明するように、更なる処理（例えば、第１のマイクロ電子デバイス構造体４００（図４Ａ）への取り付け）のための第２のマイクロ電子デバイス構造体４５０の安全な取り扱いを容易にするように構成され得る。キャリア構造体４４６及び接着材料４４８は、夫々、従来のキャリア構造体（例えば、従来のキャリアウェーハ）及び従来の接着材料を含み得、したがって、本明細書では詳細に説明しない。また、ベース構造体４１４（図４Ｂ）は、従来の除去プロセス（例えば、従来の分離プロセス、従来の研削プロセス）及び従来の装置を使用して第２のマイクロ電子デバイス構造体４５０から除去され得、これらも本明細書では詳細に説明しない。

【0103】

次に、図４Ｄを参照すると、第２のマイクロ電子デバイス構造体４５０は、第１のマイクロ電子デバイス構造体４００に取り付けられ（例えば、結合され）得、受動デバイス４５２は、マイクロ電子デバイス構造体アセンブリ４６０を形成するために、第１のマイクロ電子デバイス構造体４００の裏側（例えば、底面、下側）に垂直方向に隣接して形成され得る。第２のマイクロ電子デバイス構造体４５０は、結合線なしに第１のマイクロ電子デバイス構造体４００に取り付けられ得る。その後、キャリア構造体４４６（図４Ｃ）及び接着材料４４８（図４Ｃ）は除去され得る。

【0104】

図４Ｄに示すように、第２のマイクロ電子デバイス構造体４５０の第３の相互接続構造体４１９は、第１のマイクロ電子デバイス構造体４００の第１のパッド構造体４１０上に配置され得る。また、誘電体材料（例えば、誘電体酸化物材料）（図面及び関連する説明の理解の明確性及び理解の容易さのために図４Ｄから省略されている）は、第１のパッド構造体４１０、第２の相互接続構造体４１２、第３の相互接続構造体４１９、及び第２のパッド構造体４２０を覆い得、取り囲み得、第２のマイクロ電子デバイス構造体４５０を第１のマイクロ電子デバイス構造体４００に少なくとも部分的に物理的に結合し得る。

【0105】

受動デバイス４５２は、抵抗器、コンデンサ、インダクタ、及びデカップリングデバイスの内の１つ以上を含み得る。図４Ｄに示すように、受動デバイス４５２は、半導体ベース構造体４０４を通って垂直方向に拡張する充填されたビア４０７（例えば、充填されたＴＳＶ）に電気的に接続され得、それと動作可能に関連付けられた第３のルーティング構造体４５４及び第４の相互接続構造体４５６を含み得る。充填されたビア４０７は、１つ以上の第３のパッド構造体４５８に接続され得、第４の相互接続構造体４５６の内の１つ以上は、第３のパッド構造体４５８の内の１つ以上と第３のルーティング構造体４５４の内の１つ以上との間に垂直方向に拡張し得、それらを電気的に結合し得、第４の相互接続構造体４５６のその他は、第３のルーティング構造体４５４の幾つかの間に垂直方向に拡張し得、それらを電気的に結合し得る。第３のパッド構造体４５８、第３のルーティング構造体４５４、及び第４の相互接続構造体４５６は、各々個々に導電性材料で形成され得、導電性材料を含み得る。

【0106】

第３のパッド構造体４５８は、例えば、第２のマイクロ電子デバイス構造体４５０を第１のマイクロ電子デバイス構造体４００に取り付けることに続いて、充填されたビア４０７を露出するために、半導体ベース構造体４０４をその裏側から（例えば、Ｚ方向に）薄くした後に形成され得、充填されたビア４０７の導電性材料に接続され得る。追加の実施形態では、充填されたビア４０７は、第２のマイクロ電子デバイス構造体４５０を第１のマイクロ電子デバイス構造体４００に取り付けた後に半導体ベース構造体４０４内に形成され、その後、第３のパッド構造体４５８が形成され、充填されたビア４０７の導電性材料に接続される。その後、第３のルーティング構造体４５４及び第４の相互接続構造体４５６は、第３のパッド構造体４５８（したがって、充填されたビア４０７）と電気的に通信して形成され得る。

【0107】

マイクロ電子デバイス構造体アセンブリ４６０を形成した後、キャリア構造体４４６（図４Ｃ）及び接着材料４４８（図４Ｃ）は、従来の除去プロセス（例えば、従来の分離プロセス、従来の研削プロセス）及び従来の装置を使用してそこから除去され得、これらは、本明細書では詳細に説明しない。

【0108】

開示の実施形態に従った構造体、アセンブリ、及びデバイスは、開示の電子システムの実施形態において使用され得る。例えば、図５は、開示の実施形態に従った例示的な電子システム５００のブロック図である。電子システム５００は、例えば、コンピュータ又はコンピュータハードウェアコンポーネント、サーバ又はその他のネットワーキングハードウェアコンポーネント、携帯電話、デジタルカメラ、携帯情報端末（ＰＤＡ）、ポータブルメディア（例えば、音楽）プレーヤー、例えば、ｉＰａｄ（登録商標）又はＳＵＲＦＡＣＥ（登録商標）タブレット等のＷｉ－Ｆｉ又はセルラー対応タブレット、電子ブック、ナビゲーションデバイス等を含み得る。電子システム５００は、少なくとも１つのメモリデバイス５０２を含む。メモリデバイス５０２は、例えば、図１Ｃ、図１Ｄ、図２Ｄ、図３Ｄ、及び図４Ｄを参照して本明細書に以前に説明したマイクロ電子デバイス構造体、マイクロ電子デバイス構造体アセンブリ、及びマイクロ電子デバイスの内の１つ以上の実施形態を含み得る。電子システム５００は、少なくとも１つの電子信号プロセッサデバイス５０４（“マイクロプロセッサ”としばしば称される）を更に含み得る。電子信号プロセッサデバイス５０４は、随意に、図１Ｃ、図１Ｄ、図２Ｄ、図３Ｄ、及び図４Ｄを参照して本明細書に以前に説明したマイクロ電子デバイス構造体、マイクロ電子デバイス構造体アセンブリ、及びマイクロ電子デバイスの内の１つ以上の実施形態を含み得る。メモリデバイス５０２及び電子信号プロセッサデバイス５０４は、図５において２つ（２個）の別個のデバイスとして描写されているが、追加の実施形態では、メモリデバイス５０２及び電子信号プロセッサデバイス５０４の機能を有する単一の（例えば、唯一の）メモリ／プロセッサデバイスが電子システム５００内に含まれる。そうした実施形態では、メモリ／プロセッサデバイスは、図１Ｃ、図１Ｄ、図２Ｄ、図３Ｄ、及び図４Ｄを参照して本明細書に以前に説明したマイクロ電子デバイス構造体、マイクロ電子デバイス構造体アセンブリ、及びマイクロ電子デバイスの内の１つ以上を含み得る。電子システム５００は、例えば、マウス若しくはその他のポインティングデバイス、キーボード、タッチパッド、ボタン、又は制御パネル等の、ユーザにより電子システム５００に情報を入力するための１つ以上の入力デバイス５０６を更に含み得る。電子システム５００は、例えば、モニタ、ディスプレイ、プリンタ、オーディオ出力ジャック、及びスピーカーの内の１つ以上等の、情報（例えば、視覚又は音声出力）をユーザに出力するための１つ以上の出力デバイス５０８を更に含み得る。幾つかの実施形態では、入力デバイス５０６及び出力デバイス５０８は、電子システム５００に情報を入力することと、ユーザに視覚情報を出力することの両方に使用され得る単一のタッチスクリーンデバイスを含み得る。入力デバイス５０６及び出力デバイス５０８は、メモリデバイス５０２及び電子信号プロセッサデバイス５０４の内の１つ以上と電気的に通信し得る。

【0109】

したがって、開示の実施形態に従えば、電子システムは、入力デバイスと、出力デバイスと、入力デバイス及び出力デバイスに動作可能に結合されたプロセッサデバイスと、プロセッサデバイスに動作可能に結合されたメモリデバイスとを含む。メモリデバイスは、スタック構造体と、スタック構造体内のメモリセルの垂直方向に拡張するストリングと、スタック構造体の下にあるＣＭＯＳ回路を含む制御ロジックデバイスと、スタック構造体の上にある追加のＣＭＯＳ回路を含む追加の制御ロジックデバイスとを含む。スタック構造体は、導電性構造体と、導電性構造体に垂直方向に隣接する絶縁性構造体とを各々含むティアを含む。制御ロジックデバイスは、メモリセルの垂直方向に拡張するストリングに対する制御動作の一部分を実行するように構成される。追加の制御ロジックデバイスは、制御ロジックデバイスよりも相対的に低い動作電圧要件を有し、メモリセルの垂直方向に拡張するストリングに対する制御動作の追加の部分を実行するように構成される。

【0110】

開示の方法、構造体、アセンブリ、デバイス、及びシステムは、従来の方法、従来の構造体、従来のアセンブリ、従来のデバイス、及び従来のシステムと比較して、改善された性能、信頼性、耐久性、コンポーネントの小型化の向上、改善されたパターン品質、及びより高いパッケージング密度の内の１つ以上を有利に促進する。開示の方法、構造体、及びアセンブリは、望ましくない機構の損傷（例えば、腐食損傷）、変形（例えば、歪み、反り、ディッシング、曲がり）、及び性能の制限（速度の制限、データ転送の制限、電力消費の制限等）等の従来のマイクロ電子デバイスの形成及び処理に関連する問題を実質的に軽減し得る。

【0111】

開示の追加の非限定的な例示的な実施形態を以下に記載する。

【0112】

実施形態１：垂直方向に交互の導電性構造体及び絶縁性構造体を含むスタック構造体と、スタック構造体内のメモリセルの垂直方向に拡張するストリングとを含むメモリアレイ領域と、スタック構造体の下にあり、メモリセルの垂直方向に拡張するストリングに対する制御動作の一部分を実行するように構成された制御ロジックデバイスを含む制御ロジック領域と、スタック構造体の上にあり、メモリセルの垂直方向に拡張するストリングに対する制御動作の追加の部分を実行するように構成された追加の制御ロジックデバイスを含む追加の制御ロジック領域とを含むマイクロ電子デバイス。

【0113】

実施形態２：追加の制御ロジック領域の追加の制御ロジックデバイスは、約１．４Ｖ以下の印加電圧で動作するように構成される、実施形態１に記載のマイクロ電子デバイス。

【0114】

実施形態３：記追加の制御ロジック領域の追加の制御ロジックデバイスは、約０．７Ｖ～約１．３Ｖの範囲内の印加電圧で動作するように構成される、実施形態１に記載のマイクロ電子デバイス。

【0115】

実施形態４：制御ロジックデバイス及び追加の制御ロジックデバイスは、各々個々にＣＭＯＳ回路を含む、実施形態１～３の何れか１つに記載のマイクロ電子デバイス。

【0116】

実施形態５：スタック構造体の下にあり、制御ロジックデバイスに電気的に接続された導電性パッド構造体と、スタック構造体の上にあり、追加の制御ロジックデバイスに電気的に接続された追加の導電性パッド構造体とを更に含む、実施形態１～４の何れか１つに記載のマイクロ電子デバイス。

【0117】

実施形態６：スタック構造体を完全に通って垂直に拡張し、導電性パッド構造体の内の少なくとも１つと追加の導電性パッド構造体の内の少なくとも１つとに電気的に接続された少なくとも１つの導電性コンタクト構造体を更に含む、実施形態５に記載のマイクロ電子デバイス。

【0118】

実施形態７：垂直方向にスタック構造体と追加の導電性パッド構造体との間に存在する導電線構造体と、垂直方向に導電線構造体と追加の導電性パッド構造体との間に存在する導電性ルーティング構造体と、垂直方向に導電性ルーティング構造体と追加の導電性パッド構造体との間に存在する相互接続構造体とを更に含む、実施形態５及び６の何れか１つに記載のマイクロ電子デバイス。

【0119】

実施形態８：導電性ルーティング構造体はアルミニウムを含み、相互接続構造体は銅を含む、実施形態７に記載のマイクロ電子デバイス。

【0120】

実施形態９：制御ロジック領域の下にあり、垂直方向に交互の追加の導電性構造体及び追加の絶縁性構造体を含む追加のスタック構造体と、追加のスタック構造内のメモリセルの垂直方向に拡張する追加のストリングとを含む、追加のメモリアレイ領域を含む更に含む、実施形態１～８の何れか１つに記載のマイクロ電子デバイス。

【0121】

実施形態１０：制御ロジックデバイスを含む制御ロジック領域と、制御ロジック領域の上方にあり、垂直方向に交互の導電性構造及び絶縁性構造を含むスタック構造体と、スタック構造内のメモリセルの垂直方向に拡張するストリングとを含むメモリアレイ領域とを含む、第１のマイクロ電子デバイス構造体を形成することと、追加の制御ロジックデバイスを含む追加の制御ロジック領域を含む第２のマイクロ電子デバイス構造を形成することと、スタック構造体が制御ロジック領域と追加の制御ロジック領域との間に垂直方向に介在するように、第１のマイクロ電子デバイス構造体を第２のマイクロ電子デバイス構造体に取り付けることを含む、マイクロ電子デバイスを形成する方法。

【0122】

実施形態１１：第１のマイクロ電子デバイス構造体を形成することは、スタック構造体の上方にありスタック構造体と電気的に通信するボンドパッド構造体を更に含むように第１のマイクロ電子デバイス構造体を形成することを含み、第２のマイクロ電子デバイス構造体を形成することは、追加の制御ロジック領域の追加の制御ロジックデバイスの上方にあり、追加の制御ロジックデバイスと電気的に通信する追加のボンドパッド構造体を更に含むように第２のマイクロ電子デバイス構造体を形成することを含み、第１のマイクロ電子デバイス構造体を第２のマイクロ電子デバイスに取り付けることは、それらから相互接続構造体を形成するために、ボンドパッド構造体及び追加のボンドパッド構造体を物理的に接触させて加熱することを含む、実施形態１０に記載の方法。

【0123】

実施形態１２：約０．７Ｖ～約１．４Ｖの範囲内の印加電圧で動作するように構成されたＣＭＯＳ回路を含むように追加の制御ロジックデバイスを選択することを更に含む、実施形態１０及び１１の何れか１つに記載の方法。

【0124】

実施形態１３：追加の制御ロジックデバイスのＣＭＯＳ回路の動作に有効な印加電圧よりも高い他の印加電圧で動作するように構成された追加のＣＭＯＳ回路を含むように制御ロジックデバイスを選択することを更に含む、実施形態１２に記載の方法。

【0125】

実施形態１４：更なる制御ロジックデバイスを含む更なる制御ロジック領域と、更なるロジック領域の上方にあり、垂直方向に交互の追加の導電性構造体及び追加の絶縁性構造体を含む追加のスタック構造体と、追加のスタック構造体内のメモリセルの垂直方向に拡張する追加のストリングとを含む追加のメモリアレイ領域とを含む第３のマイクロ電子デバイス構造体を形成することと、追加のスタック構造体がスタック構造体の垂直方向に下にあるように、第３のマイクロ電子デバイス構造体を第１のマイクロ電子デバイス構造体に取り付けることを更に含む、実施形態１０～１３の何れか１つに記載の方法。

【0126】

実施形態１５：導電性構造体及び絶縁性構造体の垂直方向に交互のシーケンスを含むスタック構造体と、スタック構造体内のメモリセルの垂直方向に拡張するストリングとを含むメモリアレイ領域と、メモリアレイ領域のスタック構造体の下にある第１の導電性パッド構造体と、第１の導電性パッド構造体の下にある第２の導電性パッド構造体と、第２の導電性パッド構造体の下にあり、ＣＭＯＳ回路を含む制御ロジックデバイスを含む制御ロジック領域とを含む、マイクロ電子デバイス。

【0127】

実施形態１６：第１の導電性パッド構造体は、それらの間に垂直方向に拡張する導電性相互接続構造体を介して第２の導電性パッド構造体に電気的に接続される、実施形態１５に記載のマイクロ電子デバイス。

【0128】

実施形態１７：メモリアレイ領域は、スタック構造体の垂直方向に上にある導電線構造体と、スタック構造体を通って垂直方向に拡張し、導電線構造体の内の少なくとも１つと第１の導電性パッド構造体の内の少なくとも１つとに電気的に接続された少なくとも１つの導電性コンタクト構造体とを更に含む、実施形態１５及び１６の何れか１つに記載のマイクロ電子デバイス。

【0129】

実施形態１８：導電線構造体の上にあり、導電線構造体の内の少なくとも幾つかと電気的に通信する追加の導電性構造体と、追加の導電性構造体の上にあり、追加の導電性構造体と電気的に通信するボンドパッド構造体とを更に含む、実施形態１７に記載のマイクロ電子デバイス。

【0130】

実施形態１９：追加の導電性構造体はアルミニウムを含み、ボンドパッド構造体は銅を含む、実施形態１８に記載のマイクロ電子デバイス。

【0131】

実施形態２０：制御ロジック領域の制御ロジックデバイスの下にある受動デバイスを更に含む、実施形態１５～１９の何れか１つに記載のマイクロ電子デバイス。

【0132】

実施形態２１：制御ロジックデバイスを含む制御ロジック領域を含む第１のマイクロ電子デバイス構造体を形成することと、ベース構造体と、ベース構造体に上にあり、垂直方向に交互の導電性構造体及び絶縁性構造体を含むスタック構造体と、スタック構造体内のメモリセルの垂直方向に拡張するストリングとを含むメモリアレイ領域とを含む第２のマイクロ電子デバイス構造体を形成することと、ベース構造体を第２のマイクロ電子デバイス構造体から除去することと、第１のマイクロ電子デバイス構造体の制御ロジック領域が第２のマイクロ電子デバイス構造体のメモリアレイ領域の下にあるように、第２のマイクロ電子デバイス構造体の残部を第１のマイクロ電子デバイス構造体に取り付けることを含む、マイクロ電子デバイスを形成する方法。

【0133】

実施形態２２：第１のマイクロ電子デバイス構造体を形成することは、制御ロジックデバイスの上にある導電性パッド構造体を更に含むように第１のマイクロ電子デバイス構造体を形成することを含み、第２のマイクロ電子デバイス構造体を形成することは、ベース構造体とメモリアレイ領域のスタック構造体との間に追加の導電性パッド構造体を更に含むように第２のマイクロ電子デバイス構造体を形成することを含み、第２のマイクロ電子デバイス構造体の残部を第１のマイクロ電子デバイス構造体に取り付けることは、第２のマイクロ電子デバイス構造体の追加の導電性パッド構造体を、第１のマイクロ電子デバイス構造体の導電性パッド構造体の上方に配置することを含む、実施形態２１に記載の方法。

【0134】

実施形態２３：第２のマイクロ電子デバイス構造体を形成することは、メモリアレイ領域の上にあり、ボンドパッド構造体を含む相互接続領域を更に含むように第２のマイクロ電子デバイス構造体を形成することを含む、実施形態２１に記載の方法。

【0135】

実施形態２４：ベース構造体を第２のマイクロ電子デバイス構造体から除去する前に、キャリア構造体をボンドパッド構造体に取り付けることと、キャリア構造体がボンドパッド構造体に取り付けられている間に、第２のマイクロ電子デバイス構造体の残部を第１のマイクロ電子デバイス構造体の上方に配置することと、第２のマイクロ電子デバイス構造体の残部を第１のマイクロ電子デバイス構造体に取り付けた後、キャリア構造体を除去することを更に含む、実施形態２３に記載の方法。

【0136】

実施形態２５：第２のマイクロ電子デバイス構造体の残部を第１のマイクロ電子デバイス構造体に取り付けた後、制御ロジックデバイスの下に受動デバイスを形成することを更に含む、実施形態２１～２４の何れか１つに記載の方法。

【0137】

実施形態２６：制御ロジック領域の上にある半導体構造体を更に含むように第１のマイクロ電子デバイス構造体を形成することであって、半導体構造体は、その中に導電的にドープされたソース領域を含むことと、スタック構造体を通って垂直方向に拡張する導電性ソースコンタクトを更に含むように第２のマイクロ電子デバイス構造体のメモリアレイ領域を形成することを更に含む、実施形態２１～２５の何れか１つに記載の方法。

【0138】

実施形態２７：第２のマイクロ電子デバイス構造体の残部を第１のマイクロ電子デバイス構造体に取り付けることは、半導体構造体の導電的にドープされたソース領域の上方にあり、導電的にドープされたソース領域と電気的に通信する導電性ソースコンタクトを配置することを含む、実施形態２６に記載の方法。

【0139】

実施形態２８：単結晶シリコンを含むように半導体構造体を形成することを更に含む、実施形態２７に記載の方法。

【0140】

実施形態２９：エピタキシャル成長を使用して制御ロジック領域の上方に半導体構造体を形成することを更に含む、実施形態２７及び２８の何れか１つに記載の方法。

【0141】

実施形態３０：入力デバイスと、出力デバイスと、入力デバイス及び出力デバイスに動作可能に結合されたプロセッサデバイスと、プロセッサデバイスに動作可能に結合され、導電性構造体と、導電性構造体に垂直方向に隣接する絶縁性構造体とを各々含むティアを含むスタック構造体と、スタック構造体内のメモリセルの垂直方向に拡張するストリングと、スタック構造体の下にあるＣＭＯＳ回路を含む制御ロジックデバイスであって、メモリセルの垂直方向に拡張するストリングに対する制御動作の一部分を実行するように構成された制御ロジックデバイスと、スタック構造体の上にある追加のＣＭＯＳ回路を含む追加の制御ロジックデバイスであって、制御ロジックデバイスよりも相対的に低い動作電圧要件を有し、メモリセルの垂直方向に拡張するストリングに対する制御動作の追加の部分を実行するように構成された追加の制御ロジックデバイスとを含むメモリデバイスとを含む電子システム。

【0142】

開示は、様々な修正及び代替の形態の影響を受け入れる余地があるが、具体的な実施形態は、例として図面に示され、本明細書に詳細に説明されている。しかしながら、開示は、開示した特定の形態に限定されない。むしろ、開示は、以下の添付の特許請求の範囲及びそれらの法的均等物の範囲内にある全ての修正物、均等物、及び代替物を網羅する。例えば、一実施形態に関連して開示した要素及び機構は、開示の他の実施形態に関連して開示した要素及び機構と組み合わされ得る。

【図1A】

【図1B】

【図1C】

【図1D】

【図2A】

【図2B】

【図2C】

【図2D】

【図3A】

【図3B】

【図3C】

【図3D】

【図4A】

【図4B】

【図4C】

【図4D】

【図5】