特許 7551863 回路情報、計算方法およびプログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-06

(45)【発行日】2024-09-17

(54)【発明の名称】回路情報、計算方法およびプログラム

(51)【国際特許分類】

   G06N 99/00 20190101AFI20240909BHJP

   G06F 17/16 20060101ALI20240909BHJP

   G06F 17/10 20060101ALI20240909BHJP

【ＦＩ】

G06N99/00 180

G06F17/16 K

G06F17/10 Z

【請求項の数】 7

(21)【出願番号】P 2023121420

(22)【出願日】2023-07-26

(62)【分割の表示】P 2023014423の分割

【原出願日】2018-09-18

(65)【公開番号】P2023156349

(43)【公開日】2023-10-24

【審査請求日】2023-07-26

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】辰村 光介

(72)【発明者】

【氏名】後藤 隼人

【審査官】三坂 敏夫

(56)【参考文献】

【文献】特開２０１７－７３１０６（ＪＰ，Ａ）

【文献】特開２００５－１１５４９７（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／０１２７３１０（ＵＳ，Ａ１）

【文献】佐伯 美枝 他，２値量子化された熱層上で決定論的に発展する動的イジングモデル，電子情報通信学会技術研究報告，社団法人電子情報通信学会，2005年06月16日，第105巻 第125号，第7頁－第12頁

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １７／００－１７／１８

Ｇ０６Ｎ ９９／００

(57)【特許請求の範囲】

【請求項1】

ハードウェア記述言語により記載され、回路をイジングモデルを用いた最適化問題を解く計算装置にする回路情報であって、
前記計算装置は、
第１時刻におけるＮ個（Ｎは２以上の整数）の第１中間変数と、予め設定されたＮ行×Ｎ列の係数を含む係数行列とを行列乗算することにより、前記第１時刻におけるＮ個の第２中間変数を算出し、
前記第１時刻における前記Ｎ個の第２中間変数に基づき、前記第１時刻から１サンプリング期間後の第２時刻におけるＮ個の第１変数および前記第２時刻におけるＮ個の第２変数を算出し、前記第２時刻におけるＮ個の第１変数を第１変数メモリに書き込み、前記第２時刻におけるＮ個の第２変数を第２変数メモリに書き込み、
開始時刻からサンプリング期間毎で時刻を増加させ、それぞれの時刻に対する、前記第１時刻における前記Ｎ個の第２中間変数を算出する処理、前記第２時刻における前記Ｎ個の第２変数を算出する処理、前記第２時刻における前記Ｎ個の第１変数を前記第１変数メモリに書き込む処理、および、前記第２時刻における前記Ｎ個の第２変数を前記第２変数メモリに書き込む処理を実行させ、
予め設定された終了時刻におけるＮ個の第１変数を出力し、
前記計算装置は、複数の演算処理を実行し、
前記計算装置は、前記複数の演算処理のそれぞれにおいて、前記係数行列における互いに異なる一部の行とＮ個の列の係数を含む分割行列が設定され、前記第１時刻における前記Ｎ個の第１中間変数と、設定された前記分割行列とを行列乗算することにより、前記第１時刻における前記Ｎ個の第２中間変数のうちの一部を算出し、
前記Ｎ個の第１変数は、前記イジングモデルにおけるＮ個のスピンに対応し、
前記Ｎ個の第２変数は、前記Ｎ個のスピンに対応し、
前記Ｎ個のスピンは、Ｎ個の点に対応し、
前記Ｎ個の第１変数のそれぞれは、前記Ｎ個の点のうちの対応するスピンに対応する点の位置を表し、
前記Ｎ個の第２変数のそれぞれは、前記Ｎ個の点のうちの対応するスピンに対応する点の運動量を表し、
前記Ｎ個の第１中間変数は、前記Ｎ個の第１変数に対応し、前記Ｎ個の第１中間変数のそれぞれは、前記Ｎ個の第１変数のうちの対応する第１変数または前記対応する第１変数に予め設定された係数を乗じた値であり、
前記Ｎ個の第２中間変数は、前記Ｎ個の第２変数に対応する
回路情報。

【請求項2】

再構成可能な半導体装置を、イジングモデルを用いた最適化問題を解く計算装置にする、前記再構成可能な半導体装置に書き込まれる回路情報であって、
前記計算装置は、
第１時刻におけるＮ個（Ｎは２以上の整数）の第１中間変数と、予め設定されたＮ行×Ｎ列の係数を含む係数行列とを行列乗算することにより、前記第１時刻におけるＮ個の第２中間変数を算出し、
前記第１時刻における前記Ｎ個の第２中間変数に基づき、前記第１時刻から１サンプリング期間後の第２時刻におけるＮ個の第１変数および前記第２時刻におけるＮ個の第２変数を算出し、前記第２時刻におけるＮ個の第１変数を第１変数メモリに書き込み、前記第２時刻におけるＮ個の第２変数を第２変数メモリに書き込み、
開始時刻からサンプリング期間毎で時刻を増加させ、それぞれの時刻に対する、前記第１時刻における前記Ｎ個の第２中間変数を算出する処理、前記第２時刻における前記Ｎ個の第２変数を算出する処理、前記第２時刻における前記Ｎ個の第１変数を前記第１変数メモリに書き込む処理、および、前記第２時刻における前記Ｎ個の第２変数を前記第２変数メモリに書き込む処理を実行させ、
予め設定された終了時刻におけるＮ個の第１変数を出力し、
前記計算装置は、複数の演算処理を実行し、
前記計算装置は、前記複数の演算処理のそれぞれにおいて、前記係数行列における互いに異なる一部の行とＮ個の列の係数を含む分割行列が設定され、前記第１時刻における前記Ｎ個の第１中間変数と、設定された前記分割行列とを行列乗算することにより、前記第１時刻における前記Ｎ個の第２中間変数のうちの一部を算出し、
前記Ｎ個の第１変数は、前記イジングモデルにおけるＮ個のスピンに対応し、
前記Ｎ個の第２変数は、前記Ｎ個のスピンに対応し、
前記Ｎ個のスピンは、Ｎ個の点に対応し、
前記Ｎ個の第１変数のそれぞれは、前記Ｎ個の点のうちの対応するスピンに対応する点の位置を表し、
前記Ｎ個の第２変数のそれぞれは、前記Ｎ個の点のうちの対応するスピンに対応する点の運動量を表し、
前記Ｎ個の第１中間変数は、前記Ｎ個の第１変数に対応し、前記Ｎ個の第１中間変数のそれぞれは、前記Ｎ個の第１変数のうちの対応する第１変数または前記対応する第１変数に予め設定された係数を乗じた値であり、
前記Ｎ個の第２中間変数は、前記Ｎ個の第２変数に対応する
回路情報。

【請求項3】

前記計算装置は、
前記第１時刻における前記Ｎ個の第２中間変数に基づき、前記第２時刻における前記Ｎ個の第２変数を算出し、
前記第２時刻における前記Ｎ個の第２変数に基づき、前記第２時刻における前記Ｎ個の第１変数を算出する
請求項１または２に記載の回路情報。

【請求項4】

前記計算装置は、前記複数の演算処理のそれぞれにおいて、
前記第１時刻における前記Ｎ個の第１中間変数を所定個ずつ順次に取得し、
取得した前記第１時刻における前記Ｎ個の第１中間変数を前記所定個ずつ順次に送出し、
前記計算装置は、前記複数の演算処理のうちの第１処理において、前記第１時刻における前記Ｎ個の第１中間変数のうちの少なくとも一部を、前記複数の演算処理のうちの第２処理から取得する
請求項１から３の何れか１項に記載の回路情報。

【請求項5】

前記計算装置は、前記複数の演算処理のそれぞれにおいて、前記第１時刻における前記Ｎ個の第１中間変数の全ての受信を完了する前に、行列乗算を開始する
請求項４に記載の回路情報。

【請求項6】

情報処理装置によりイジングモデルを用いた最適化問題を解く計算方法であって、
前記情報処理装置は、
情報処理装置が、第１時刻におけるＮ個（Ｎは２以上の整数）の第１中間変数と、予め設定されたＮ行×Ｎ列の係数を含む係数行列とを行列乗算することにより、前記第１時刻におけるＮ個の第２中間変数を算出し、
前記情報処理装置が、前記第１時刻における前記Ｎ個の第２中間変数に基づき、前記第１時刻から１サンプリング期間後の第２時刻におけるＮ個の第１変数および前記第２時刻におけるＮ個の第２変数を算出し、前記第２時刻におけるＮ個の第１変数を第１変数メモリに書き込み、前記第２時刻におけるＮ個の第２変数を第２変数メモリに書き込み、
前記情報処理装置が、開始時刻からサンプリング期間毎で時刻を増加させ、それぞれの時刻に対する、前記第１時刻における前記Ｎ個の第２中間変数を算出する処理、前記第２時刻における前記Ｎ個の第２変数を算出する処理、前記第２時刻における前記Ｎ個の第１変数を前記第１変数メモリに書き込む処理、および、前記第２時刻における前記Ｎ個の第２変数を前記第２変数メモリに書き込む処理を実行させ、
前記情報処理装置が、予め設定された終了時刻におけるＮ個の第１変数を出力し、
前記情報処理装置は、複数の演算処理を実行し、
前記情報処理装置は、前記複数の演算処理のそれぞれにおいて、前記係数行列における互いに異なる一部の行とＮ個の列の係数を含む分割行列が設定され、前記第１時刻における前記Ｎ個の第１中間変数と、設定された前記分割行列とを行列乗算することにより、前記第１時刻における前記Ｎ個の第２中間変数のうちの一部を算出し、
前記Ｎ個の第１変数は、前記イジングモデルにおけるＮ個のスピンに対応し、
前記Ｎ個の第２変数は、前記Ｎ個のスピンに対応し、
前記Ｎ個のスピンは、Ｎ個の点に対応し、
前記Ｎ個の第１変数のそれぞれは、前記Ｎ個の点のうちの対応するスピンに対応する点の位置を表し、
前記Ｎ個の第２変数のそれぞれは、前記Ｎ個の点のうちの対応するスピンに対応する点の運動量を表し、
前記Ｎ個の第１中間変数は、前記Ｎ個の第１変数に対応し、前記Ｎ個の第１中間変数のそれぞれは、前記Ｎ個の第１変数のうちの対応する第１変数または前記対応する第１変数に予め設定された係数を乗じた値であり、
前記Ｎ個の第２中間変数は、前記Ｎ個の第２変数に対応する
計算方法。

【請求項7】

情報処理装置を、イジングモデルを用いた最適化問題を解く計算装置にするプログラムであって、
前記情報処理装置に、
第１時刻におけるＮ個（Ｎは２以上の整数）の第１中間変数と、予め設定されたＮ行×Ｎ列の係数を含む係数行列とを行列乗算することにより、前記第１時刻におけるＮ個の第２中間変数を算出させ、
前記第１時刻における前記Ｎ個の第２中間変数に基づき、前記第１時刻から１サンプリング期間後の第２時刻におけるＮ個の第１変数および前記第２時刻におけるＮ個の第２変数を算出させ、前記第２時刻におけるＮ個の第１変数を第１変数メモリに書き込ませ、前記第２時刻におけるＮ個の第２変数を第２変数メモリに書き込ませ、
開始時刻からサンプリング期間毎で時刻を増加させ、それぞれの時刻に対する、前記第１時刻における前記Ｎ個の第２中間変数を算出させる処理、前記第２時刻における前記Ｎ個の第２変数を算出させる処理、前記第２時刻における前記Ｎ個の第１変数を前記第１変数メモリに書き込ませる処理、および、前記第２時刻における前記Ｎ個の第２変数を前記第２変数メモリに書き込ませる処理を実行させ、
予め設定された終了時刻におけるＮ個の第１変数を出力させ、
前記情報処理装置に、複数の演算処理を実行させ、
前記情報処理装置に、前記複数の演算処理のそれぞれにおいて、前記係数行列における互いに異なる一部の行とＮ個の列の係数を含む分割行列が設定され、前記第１時刻における前記Ｎ個の第１中間変数と、設定された前記分割行列とを行列乗算することにより、前記第１時刻における前記Ｎ個の第２中間変数のうちの一部を算出させ、
前記Ｎ個の第１変数は、前記イジングモデルにおけるＮ個のスピンに対応し、
前記Ｎ個の第２変数は、前記Ｎ個のスピンに対応し、
前記Ｎ個のスピンは、Ｎ個の点に対応し、
前記Ｎ個の第１変数のそれぞれは、前記Ｎ個の点のうちの対応するスピンに対応する点の位置を表し、
前記Ｎ個の第２変数のそれぞれは、前記Ｎ個の点のうちの対応するスピンに対応する点の運動量を表し、
前記Ｎ個の第１中間変数は、前記Ｎ個の第１変数に対応し、前記Ｎ個の第１中間変数のそれぞれは、前記Ｎ個の第１変数のうちの対応する第１変数または前記対応する第１変数に予め設定された係数を乗じた値であり、
前記Ｎ個の第２中間変数は、前記Ｎ個の第２変数に対応する
プログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、回路情報、計算方法およびプログラムに関する。

【背景技術】

【0002】

イジングモデルを用いて最適化問題を解くための様々なアルゴリズムが提案されている。また、イジングモデルを用いて最適化問題を解くハードウェアも提案されている。

【0003】

このような最適化問題を解くハードウェアは、簡易な構成で、高速に問題が解けることが好ましい。また、このような最適化問題を解くハードウェアは、取り扱うことが可能な変数の個数が多い方が好ましい。また、このような最適化問題を解くハードウェアは、取り扱う変数の個数が変わっても、大幅な設計変更をすることなく、自在に対応できることが好ましい。

【先行技術文献】

【特許文献】

【0004】

【文献】特許第５８６５４５６号公報

【文献】特開２０１８－００５５４１号公報

【文献】特開２０１８－０１０４７４号公報

【非特許文献】

【0005】

【文献】T. Inagaki et al.,“A coherent Ising machine for 2000-node optimization problems”, Science 354, 603 (2016).

【文献】H. Goto,“Bifurcation-based adiabatic quantum computation with a nonlinear oscillator network”, Sci. Rep. 6, 21686 (2016).

【文献】Y. Haribara et al., “Performance evaluation of coherent Ising machines against classical neural networks”, Quantum Sci. Technol. 2, 044002 (2017).

【発明の概要】

【発明が解決しようとする課題】

【0006】

発明が解決しようとする課題は、簡易な構成で最適化問題を解くことである。

【課題を解決するための手段】

【0007】

実施形態に係る回路情報は、ハードウェア記述言語により記載され、回路を、イジングモデルを用いた最適化問題を解く計算装置にする。前記計算装置は、第１時刻におけるＮ個（Ｎは２以上の整数）の第１中間変数と、予め設定されたＮ行×Ｎ列の係数を含む係数行列とを行列乗算することにより、前記第１時刻におけるＮ個の第２中間変数を算出する。前記計算装置は、前記第１時刻における前記Ｎ個の第２中間変数に基づき、前記第１時刻から１サンプリング期間後の第２時刻におけるＮ個の第１変数および前記第２時刻におけるＮ個の第２変数を算出し、前記第２時刻におけるＮ個の第１変数を第１変数メモリに書き込み、前記第２時刻におけるＮ個の第２変数を第２変数メモリに書き込む。前記計算装置は、開始時刻からサンプリング期間毎で時刻を増加させ、それぞれの時刻に対する、前記第１時刻における前記Ｎ個の第２中間変数を算出する処理、前記第２時刻における前記Ｎ個の第２変数を算出する処理、前記第２時刻における前記Ｎ個の第１変数を前記第１変数メモリに書き込む処理、および、前記第２時刻における前記Ｎ個の第２変数を前記第２変数メモリに書き込む処理を実行させる。前記計算装置は、予め設定された終了時刻におけるＮ個の第１変数を出力する。前記計算装置は、複数の演算処理を実行する。前記計算装置は、複数の演算処理のそれぞれにおいて、前記係数行列における互いに異なる一部の行とＮ個の列の係数を含む分割行列が設定され、前記第１時刻における前記Ｎ個の第１中間変数と、設定された前記分割行列とを行列乗算することにより、前記第１時刻における前記Ｎ個の第２中間変数のうちの一部を算出する。前記Ｎ個の第１変数は、前記イジングモデルにおけるＮ個のスピンに対応する。前記Ｎ個の第２変数は、前記Ｎ個のスピンに対応する。前記Ｎ個のスピンは、Ｎ個の点に対応する。前記Ｎ個の第１変数のそれぞれは、前記Ｎ個の点のうちの対応するスピンに対応する点の位置を表す。前記Ｎ個の第２変数のそれぞれは、前記Ｎ個の点のうちの対応するスピンに対応する点の運動量を表す。前記Ｎ個の第１中間変数は、前記Ｎ個の第１変数に対応し、前記Ｎ個の第１中間変数のそれぞれは、前記Ｎ個の第１変数のうちの対応する第１変数または前記対応する第１変数に予め設定された係数を乗じた値である。前記Ｎ個の第２中間変数は、前記Ｎ個の第２変数に対応する。

【図面の簡単な説明】

【0008】

【図1】第１実施形態に係る計算装置の構成図。

【図2】演算部の処理の流れを示すフローチャート。

【図3】第２実施形態に係る演算部の構成図。

【図4】第２実施形態での変数および係数行列の関係図。

【図5】関数演算部の構成の第１例を示す図。

【図6】関数演算部の構成の第２例を示す図。

【図7】関数演算部の構成の第３例を示す図。

【図8】関数演算部の構成の第４例を示す図。

【図9】第３実施形態での変数および係数行列の関係図。

【図10】第３実施形態に係る行列乗算部の構成図。

【図11】第３実施形態に係る実装例を示す図。

【図12】第４実施形態での変数および係数行列の関係図。

【図13】第４実施形態に係る分割行列乗算部の構成図。

【図14】第５実施形態での変数および係数行列の関係図。

【図15】第６実施形態に係るサブ行列乗算部の構成図。

【図16】分割行列メモリに記憶された分割行列を示す図。

【図17】乗累算部に送信されるサブ行列を示す図。

【図18】乗累算部の構成図。

【図19】第５実施形態におけるパラメータおよびタイミングを示す図。

【図20】第６実施形態に係る時間発展部の構成図。

【図21】第１中間変数および第２中間変数のタイミングチャート。

【発明を実施するための形態】

【0009】

以下、図面を参照しながら実施形態に係る計算装置１０について詳細に説明する。実施形態に係る計算装置１０は、イジングモデルを用いた最適化問題を解くことを目的とする。

【0010】

（前提）
まず、計算装置１０において実行される処理の前提について説明する。

【0011】

イジングモデルのエネルギーＥ_{Ｉｓｉｎｇ}は、下記の式（１）により表される。

【数1】

【0012】

式（１）において、Ｎはスピンの数を表す。ｓ_ｉは、ｉ番目のスピンの状態を表す。例えば、ｓ_ｉ＝±１である。ｓ_ｊは、ｊ番目のスピンの状態を表す。例えば、ｓ_ｊ＝±１である。ｉおよびｊは、０以上、（Ｎ－１）以下の整数である。

【0013】

式（１）において、Ｊ_ｉ，ｊは、Ｎ行×Ｎ列の係数行列Ｊに含まれるｉ行、ｊ列の係数である。Ｊ_ｉ，ｊは、ｉ番目のスピンとｊ番目のスピンとの間の相互作用を表す。係数行列Ｊは、例えば実対称行列である。実対称行列は、対角成分（対角要素）が全てゼロである行列である。ｈ_ｉは、Ｎ個の係数配列に含まれるｉ番目の係数である。ｈ_ｉは、ｉ番目のスピンに単独に加わる作用を表す。イジングモデルのエネルギーＥ_{Ｉｓｉｎｇ}を最小とするスピン状態（基底状態）を探索する問題をイジング問題という。イジング問題を解く機械をイジングマシンと呼んでもよい。イジングマシンは、係数行列Ｊとｈを入力され、基底状態もしくはよりエネルギーの低い近似解を計算し出力する。

【0014】

量子分岐マシンの古典モデル（以下、古典分岐マシンと呼ぶ）が提案されている。古典分岐マシンは、式（２）、式（３）および式（４）に示す連立常微分方程式で表された運動方程式を用いて、式（１）の最適解を算出する。

【0015】

【数2】

【数3】

【数4】

【0016】

式（２）、式（３）および式（４）において、Ｎは、質点の数を表し、２以上の整数である。Ｎは、スピンの数に対応する。ｘ_ｉは、ｉ番目の質点の位置を表す実数である。ｙ_ｉは、ｉ番目の質点の運動量を表す実数である。ｉおよびｊは、０から（Ｎ－１）までの整数である。

【0017】

式（２）、式（３）および式（４）において、Ｊ_ｉ，ｊは、予め定められたＮ行×Ｎ列の係数を含む係数行列Ｊに含まれるｉ行、ｊ列の係数である。係数行列Ｊは、例えば実対称行列である。ｈ_ｉは、予め定められたＮ個の係数配列に含まれるｉ番目の係数である。式（２）、式（３）および式（４）において、ｈ_ｉの項は、無くてもよい。

【0018】

式（２）、式（３）および式（４）において、Ｄは、例えば離調に対応する定数である。ｃは、定数である。Ｋは、例えばカー係数に対応する定数である。例えば、Ｄ、ｃおよびＫは、予め定められている。

【0019】

式（２）、式（３）および式（４）において、ｔは、時刻を表す。ｐ（ｔ）は、例えば、ｔを変数とする関数であり、ポンプレートである。ａ（ｔ）は、ｔを変数とする関数である。ａ（ｔ）は、例えば、下記の式（５）により表される。

【数5】

【0020】

古典分岐マシンは、ｔをゼロから十分大きな値へ微小時間ずつ増加させて、ｔ毎に、式（２）および式（３）を用いてｘ_ｉおよびｙ_ｉを更新する。そして、古典分岐マシンは、ｔを十分に大きくした場合のｘ_ｉの最終値の符号（±１）を、ｓ_ｉの最適解として出力する。このように、古典分岐マシンは、イジングモデルを、式（２）、式（３）および式（４）のＨをハミルトニアンとしたハミルトン力学系であると見なしている。

【0021】

また、イジングモデルの最適解を算出する方法として、シミュレーティッドアニーリングが知られている。この方法では、逐次更新アルゴリズムが採用される。逐次更新アルゴリズムは、複数のスピンを１つずつ選択して順次に更新する。このような逐次更新アルゴリズムは、並列計算に適しておらず高速化することは困難である。

【0022】

これに対して、古典分岐マシンの運動方程式をデジタル計算機で離散解法によって解くアルゴリズムが考えられる。このアルゴリズムは、シミュレーティッドアニーリングとは異なり、複数の変数を同時に更新することができる。

【0023】

しかし、古典分岐マシンは、最も計算量が大きい係数行列Ｊを用いた行列乗算を、ｘ_ｉおよびｙ_ｉの両者の算出のために、実行しなければならなかった。また、古典分岐マシンは、式（２）、式（３）および式（４）により表される運動方程式を、計算コストの大きい離散解法（４次のルンゲ・クッタ法等）を実行することにより、解かなければならなかった。このため、古典分岐マシンは、計算量が膨大となってしまっていた。

【0024】

これに対して、実施形態に係る計算装置１０は、下記の式（６）、式（７）および式（８）に示す新規な連立常微分方程式で表された運動方程式を用いて、式（１）の最適解を算出する。

【0025】

【数6】

【数7】

【数8】

【0026】

式（６）、式（７）および式（８）において、Ｎ、ｘ_ｉ、ｙ_ｉ、ｉ、ｊ、Ｊ_ｉ，ｊ、ｈ_ｉ、Ｄ、ｃ、Ｋ、ｔ、ｐ（ｔ）およびａ（ｔ）は、式（２）～式（４）と同様である。

【0027】

実施形態に係る計算装置１０は、ｔをゼロから十分大きな値へと微小時間ずつ増加させて、ｔ毎に、式（６）および式（７）を用いてｘ_ｉおよびｙ_ｉを更新する。そして、実施形態に係る計算装置１０は、ｔを十分に大きくした場合のｘ_ｉの最終値の符号（±１）を、ｓ_ｉの最適解として出力する。このように、実施形態に係る計算装置１０は、イジング問題を、式（８）のＨをハミルトニアンとしたハミルトン力学系の時間発展をシミュレートすることで解く。

【0028】

式（６）、式（７）および式（８）において、最も計算量が大きい係数行列Ｊに対する行列乗算は、式（７）には含まれるが、式（６）には含まれない。従って、実施形態に係る計算装置１０は、最も計算量が大きい係数行列Ｊに対する行列乗算を、ｙ_ｉの更新のためにのみ実行すればよく、ｘ_ｉの更新のためには実行しなくてよい。また、ｘ_ｉの時間微分値（ｄｘ_ｉ／ｄｔ）を算出するための式（６）は、ｐ（ｔ）が消去されている。従って、実施形態に係る計算装置１０は、少ない計算量でイジングモデルの最適解を算出することができる。

【0029】

また、ｘ_ｉの時間微分値（ｄｘ_ｉ／ｄｔ）を算出するための式（６）は、ｙ_ｉを含むが、ｘ_ｉを含まない。また、ｙ_ｉの時間微分値（ｄｙ_ｉ／ｄｔ）を算出するための式（７）は、ｘ_ｉを含むが、ｙ_ｉを含まない。

【0030】

つまり、式（６）および式（７）を用いる場合、ハミルトニアンにおいて、ｘ_ｉとｙ_ｉとは、互いに分離されている。従って、実施形態に係る計算装置１０は、計算量が小さく安定な離散解法を適用して、ｘ_ｉおよびｙ_ｉを更新することが可能となる。例えば、実施形態に係る計算装置１０は、シンプレクティック・オイラー法等を適用して、ｘ_ｉおよびｙ_ｉを更新する。従って、実施形態に係る計算装置１０は、簡易な演算および簡易な構成で、イジングモデルを用いた最適化問題の最適解を算出することができる。

【0031】

また、実施形態に係る計算装置１０は、下記の式（９）および式（１０）に示す新規な連立常微分方程式で表された運動方程式を用いて、式（１）の最適解を算出してもよい。

【0032】

【数9】

【数10】

【0033】

式（９）および式（１０）において、Ｎ、ｘ_ｉ、ｙ_ｉ、ｉ、ｊ、Ｊ_ｉ，ｊ、ｈ_ｉ、Ｄ、ｃ、Ｋ、ｔ、ｐ（ｔ）およびａ（ｔ）は、式（２）～式（４）と同様である。式（９）および式（１０）において、ｎは、２以上の偶数である。

【0034】

この場合、実施形態に係る計算装置１０は、ｔをゼロから十分大きな値へと微小時間ずつ増加させて、ｔ毎に、式（９）および式（１０）を用いてｘ_ｉおよびｙ_ｉを更新する。そして、実施形態に係る計算装置１０は、ｔを十分に大きくした場合のｘ_ｉの最終値の符号（±１）を、ｓ_ｉの最適解として出力する。

【0035】

ここで、最も計算量が大きい係数行列Ｊに対する行列乗算は、式（９）に含まれ、式（１０）には含まれない。従って、式（９）および式（１０）を用いる場合も、実施形態に係る計算装置１０は、最も計算量が大きい係数行列Ｊに対する行列乗算を、ｙ_ｉの更新のためにのみ実行すればよく、ｘ_ｉの更新のためには実行しなくてよい。また、ｘ_ｉの時間微分値（ｄｘ_ｉ／ｄｔ）を算出するための式（９）は、ｐ（ｔ）が消去されている。従って、式（９）および式（１０）を用いる場合も、実施形態に係る計算装置１０は、少ない計算量でイジングモデルを用いた最適化問題の最適解を算出することができる。

【0036】

また、ｘ_ｉの時間微分値（ｄｘ_ｉ／ｄｔ）を算出するための式（９）は、ｙ_ｉを含むが、ｘ_ｉを含まない。また、ｙ_ｉの時間微分値（ｄｙ_ｉ／ｄｔ）を算出するための式（１０）は、ｘ_ｉを含むが、ｙ_ｉを含まない。

【0037】

つまり、式（９）および式（１０）を用いる場合も、ハミルトニアンにおいて、ｘ_ｉとｙ_ｉとは、互いに分離されている。従って、式（９）および式（１０）を用いる場合も、式（６）および式（７）を用いる場合と同様に、実施形態に係る計算装置１０は、簡易な演算および簡易な構成で、イジングモデルを用いた最適化問題の最適解を算出することができる。

【0038】

（第１実施形態）
第１実施形態に係る計算装置１０について説明する。なお、各実施形態の説明において、それまでに説明した装置、ブロックまたは回路等と、略同一の機能および構成を有する装置、ブロックまたは回路には同一の符号を付けて、相違点を除き詳細な説明を省略する。

【0039】

図１は、第１実施形態に係る計算装置１０の構成を示す図である。計算装置１０は、式（７）および式（８）に示した連立常微分方程式、または、式（９）および式（１０）に示した連立常微分方程式を用いて、イジングモデルを用いた最適化問題を解く装置である。

【0040】

計算装置１０は、演算部２０と、入力部２２と、出力部２４と、設定部２６とを備える。

【0041】

演算部２０は、例えば１または複数のＣＰＵ（Central Processing Unit）等のプロセッサおよびメモリを備える演算処理装置である。また、演算部２０は、第２実施形態以降の回路であってもよい。

【0042】

演算部２０は、サンプリング時刻を表すパラメータであるｔを開始時刻（例えば０）から微小時間（ｄｔ）ずつ増加させる。演算部２０は、それぞれのサンプリング時刻毎に、式（６）および式（７）に示した連立常微分方程式、または、式（９）および式（１０）に示した連立常微分方程式を用いて、Ｎ個の第１変数ｘ_ｉおよびＮ個の第２変数ｙ_ｉを更新する。そして、演算部２０は、予め定められたサンプリング時刻である終了時刻ＴにおけるＮ個の第１変数ｘ_ｉを出力する。

【0043】

入力部２２は、演算部２０による演算処理に先だって、開始時刻におけるＮ個の第１変数ｘ_ｉおよびＮ個の第２変数ｙ_ｉを取得して、演算部２０に与える。開始時刻におけるＮ個の第１変数ｘ_ｉおよびＮ個の第２変数ｙ_ｉは、例えば、乱数により発生された値であってもよいし、予め設定された値（例えば、全て０または全て所定値）であってもよい。

【0044】

出力部２４は、演算部２０による演算処理の終了後に、終了時刻ＴにおけるＮ個の第１変数ｘ_ｉを取得する。そして、出力部２４は、終了時刻ＴにおけるＮ個の第１変数ｘ_ｉの符号を表す値（例えば、＋１，－１）を、イジングモデルにおけるＮ個のスピンの状態の組み合わせの最適解として出力する。

【0045】

設定部２６は、演算部２０による演算処理に先だって、式（６）および式（７）に示した連立常微分方程式、および、式（９）および式（１０）に示した連立常微分方程式に用いられる各パラメータを演算部２０に対して設定する。より具体的には、設定部２６は、Ｎ、Ｊ、ｈ、Ｄ、ｃ、Ｋ、ｐ（ｔ）およびａ（ｔ）を設定する。

【0046】

Ｎは、第１変数および第２変数の数を表す２以上の整数である。
Ｊは、Ｎ行×Ｎ列の係数行列である。Ｊ_ｉ，ｊは、係数行列Ｊに含まれるｉ行、ｊ列の係数である。
ｈは、Ｎ個の係数を含む係数配列である。ｈ_ｉは、係数配列ｈにおけるｉ番目の係数である。
Ｄ、ｃ、Ｋは、定数である。
ｐ（ｔ）は、サンプリング時刻を変数とする関数である。
ａ（ｔ）は、サンプリング時刻を変数とする関数である。

【0047】

さらに、設定部２６は、ｄｔ、ＴおよびＭを設定してもよい。
ｄｔは、サンプリング期間（微小時間）を表す定数である。
Ｔは、終了時刻に相当するサンプリング時刻を表す定数である。
Ｍは、式（６）および式（７）の演算の繰り返し数、または、式（９）および式（１０）の演算の繰り返し数を表す１以上の整数である。

【0048】

なお、設定部２６は、これらのパラメータのうち一部を、ユーザ操作に応じて任意に変更してもよい。また、設定部２６は、これらのパラメータを演算毎に変更せずに固定した値としてもよい。

【0049】

図２は、演算部２０の処理の流れを示すフローチャートである。

【0050】

まず、Ｓ１１において、演算部２０は、ｔ、ｐおよびａを初期化する。例えば、演算部２０は、ｔ、ｐおよびａを全て０にする。ｔは、サンプリング時刻を表すパラメータである。ｐは、時刻ｔにおけるｐ（ｔ）の値を表すパラメータである。ａは、時刻ｔにおけるａ（ｔ）の値を表すパラメータである。

【0051】

続いて、演算部２０は、ｔが予め設定された終了時刻Ｔ以上となるまでＳ１３からＳ２０までの処理を繰り返す（Ｓ１２とＳ２１との間のループ処理）。なお、ａ（ｔ）が増加関数である場合、演算部２０は、ａが予め定められた値以上となるまで、Ｓ１３からＳ２０までの間の処理を繰り返してもよい。

【0052】

Ｓ１３において、演算部２０は、Ｎ個の第１変数ｘ_ｉのそれぞれに、サンプリング期間（微小時間）ｄｔと、予め設定された係数ｃとを乗じることにより、Ｎ個の第１中間変数ｘ_ｉ´を算出する。すなわち、Ｓ１３において、演算部２０は、下記の式（２１）の演算を実行する。
ｘ_ｉ´＝ｄｔ×ｃ×ｘ_ｉ…（２１）

【0053】

続いて、Ｓ１４において、演算部２０は、Ｎ個の第１中間変数ｘ_ｉ´と、予め設定されたＮ行×Ｎ列の係数を含む係数行列Ｊとを行列乗算することにより、Ｎ個の第２中間変数ｂ_ｉを算出する。すなわち、Ｓ１４において、演算部２０は、下記の式（２２）の演算を実行する。

【数11】

【0054】

なお、演算部２０は、Ｓ１４の処理を実行した後、Ｓ１３の処理を実行してもよい。この場合、Ｓ１４において、演算部２０は、Ｎ個の第１変数ｘ_ｉと係数行列Ｊとを行列乗算することにより、Ｎ個の値を算出する。続いて、Ｓ１３において、演算部２０は、Ｓ１４で算出したＮ個の値のそれぞれに、（ｄｔ×ｃ）を乗じることにより、Ｎ個の第２中間変数ｂ_ｉを算出する。

【0055】

続いて、Ｓ１５において、演算部２０は、Ｎ個の第２変数ｙ_ｉのそれぞれに、対応する第２中間変数ｂ_ｉを加算することにより、Ｎ個の第２変数ｙ_ｉを更新する。すなわち、Ｓ１５において、演算部２０は、下記の式（２３）の演算を実行する。
ｙ_ｉ＋＝ｂ_ｉ…（２３）

【0056】

続いて、演算部２０は、Ｓ１７からＳ１８までの処理を、Ｍ回繰り返して実行する（Ｓ１６とＳ１９との間のループ処理）。なお、Ｍは、１以上の整数である。

【0057】

Ｓ１７において、演算部２０は、式（７）または式（１０）に従った演算を実行することにより、第２変数ｙ_ｉを更新する。例えば、Ｓ１７において、演算部２０は、式（７）に従った演算を実行する場合、下記の式（２４）の演算を実行する。
ｙ_ｉ＋＝ｄｔ´×［（－Ｄ＋ｐ－Ｋｘ_ｉ ^２）ｘ_ｉ－ｃ×ｈ_ｉ×ａ］…（２４）

【0058】

また、例えば、Ｓ１７において、演算部２０は、式（１０）に従った演算を実行する場合、下記の式（２５）の演算を実行する。なお、式（２５）において、ｎは、２以上の偶数である。
ｙ_ｉ＋＝ｄｔ´×｛［（－Ｄ＋ｐ）（１＋ｘ_ｉ ^ｎ）－Ｋｘ_ｉ ^ｎ＋２］ｘ_ｉ－ｃ×ｈ_ｉ×ａ｝…（２５）

【0059】

続いて、Ｓ１８において、演算部２０は、式（６）または式（９）に従った演算を実行することにより、第１変数ｘ_ｉを更新する。なお、式（６）および式（９）は、同一の式である。例えば、Ｓ１８において、演算部２０は、式（６）または式（９）に従った演算を実行する場合、下記の式（２６）の演算を実行する。
ｘ_ｉ＋＝ｄｔ´×Ｄ×ｙ_ｉ…（２６）

【0060】

Ｓ１６からＳ１９までのループ処理は、シンプレクティック・オイラー法における繰り返し演算に対応する。なお、演算部２０は、Ｓ１７の処理とＳ１８の処理を逆に実行してもよい。すなわち、演算部２０は、第１変数ｘ_ｉを更新した後に、第２変数ｙ_ｉを更新してもよい。

【0061】

Ｓ１６からＳ１９までのループ処理を実行した後、演算部２０は、処理をＳ２０に進める。Ｓ２０において、演算部２０は、ｔにｄｔを加算することにより、ｔを更新する。さらに、演算部２０は、ｐおよびａを更新する。例えば、演算部２０は、ｐに、予め設定されたｄｐを加算することにより、ｐを更新する。また、演算部２０は、更新後のｐの平方根を演算することにより、ａを更新する。

【0062】

Ｓ２０の処理を実行した後、演算部２０は、ｔがＴ以上となったか否かを判断する。演算部２０は、ｔがＴより小さい場合には、処理をＳ１３に戻して、Ｓ１３から処理を繰り返す。ｔがＴ以上となった場合には、演算部２０は、本フローを終了する。

【0063】

以上のような処理を実行することにより、第１実施形態に係る計算装置１０は、式（６）および式（７）に示す連立常微分方程式、または、式（９）および式（１０）に示す連立常微分方程式を用いて、最適化問題を解くことができる。第１実施形態に係る計算装置１０によれば、第１変数ｘ_ｉおよび第２変数ｙ_ｉを簡単な演算または簡単な構成で、高速に更新することができる。従って、第１実施形態に係る計算装置１０によれば、小さいコストで、高速に最適化問題の最適解を算出することができる。

【0064】

（第２実施形態）
第２実施形態に係る計算装置１０について説明する。

【0065】

図３は、第２実施形態に係る演算部２０の構成を示す図である。第２実施形態において、計算装置１０は、１または複数の半導体装置により実現された回路である。計算装置１０は、例えば、ＦＰＧＡ（Field Programmable Gate Array）、ゲートアレイまたは特定用途向け集積回路（ＡＳＩＣ）等であってもよい。また、計算装置１０は、一部にプロセッサを含んでもよい。

【0066】

第２実施形態に係る演算部２０は、行列乗算部２８と、時間発展部３０と、管理部３２とを備える。

【0067】

行列乗算部２８は、任意のサンプリング時刻を表す第１時刻ｔ_１におけるＮ個の第１中間変数ｘ_ｉ´（ｔ_１）を時間発展部３０から取得する。行列乗算部２８は、第１時刻ｔ_１におけるＮ個の第１中間変数ｘ_ｉ´（ｔ_１）と、係数行列Ｊとを行列乗算することにより、第１時刻ｔ_１におけるＮ個の第２中間変数ｂ_ｉ（ｔ_１）を算出する。

【0068】

例えば、行列乗算部２８は、係数行列メモリ３６と、行列乗算実行部３８とを有する。係数行列メモリ３６は、係数行列Ｊを記憶する。行列乗算実行部３８は、第１時刻ｔ_１におけるＮ個の第１中間変数ｘ_ｉ´（ｔ_１）と、係数行列Ｊとを行列乗算する。

【0069】

時間発展部３０は、第１時刻ｔ_１におけるＮ個の第２中間変数ｂ_ｉ（ｔ_１）を行列乗算部２８から取得する。時間発展部３０は、第１時刻ｔ_１におけるＮ個の第２中間変数ｂ_ｉ（ｔ_１）に基づき、第１時刻ｔ_１から１サンプリング期間後のサンプリング時刻を表す第２時刻ｔ_２におけるＮ個の第１変数ｘ_ｉ（ｔ_２）、第２時刻ｔ_２におけるＮ個の第２変数ｙ_ｉ（ｔ_２）および第２時刻ｔ_２におけるＮ個の第１中間変数ｘ_ｉ´（ｔ_２）を算出する。

【0070】

管理部３２は、開始時刻からサンプリング期間毎にサンプリング時刻を増加させる。そして、管理部３２は、それぞれのサンプリング時刻に対する処理を、行列乗算部２８および時間発展部３０に実行させる。

【0071】

すなわち、管理部３２は、例えば、行列乗算部２８に、第１時刻ｔ_１におけるＮ個の第２中間変数ｂ_ｉ（ｔ_１）を算出させる。続いて、管理部３２は、時間発展部３０に、第２時刻ｔ_２におけるＮ個の第１変数ｘ_ｉ（ｔ_２）、Ｎ個の第２変数ｙ_ｉ（ｔ_２）およびＮ個の第１中間変数ｘ_ｉ´（ｔ_２）を算出させる。続いて、管理部３２は、行列乗算部２８に、第２時刻ｔ_２におけるＮ個の第２中間変数ｂ_ｉ（ｔ_２）を算出させる。続いて、管理部３２は、時間発展部３０に、第２時刻ｔ_２から１サンプリング期間後のサンプリング時刻を表す第３時刻ｔ_３におけるＮ個の第１変数ｘ_ｉ（ｔ_３）、Ｎ個の第２変数ｙ_ｉ（ｔ_３）およびＮ個の第１中間変数ｘ_ｉ´（ｔ_３）を算出させる。このように、管理部３２は、サンプリング時刻を増加させながら、行列乗算部２８および時間発展部３０に交互に処理を実行させる。

【0072】

なお、開始時刻（例えば、ｔ_０）におけるＮ個の第１変数ｘ_ｉ（ｔ_０）およびＮ個の第２変数ｙ_ｉ（ｔ_０）は、例えば、演算処理に先だって、入力部２２により予め与えられる。

【0073】

例えば、時間発展部３０は、第１変数メモリ４０と、第２変数メモリ４２と、第１加算部４４と、関数演算部４６と、第１乗算部４８と、第１中間変数メモリ５０とを有する。

【0074】

第１変数メモリ４０は、第１時刻ｔ_１におけるＮ個の第１変数ｘ_ｉ（ｔ_１）を記憶する。第２変数メモリ４２は、第１時刻ｔ_１におけるＮ個の第２変数ｙ_ｉ（ｔ_１）を記憶する。

【0075】

第１加算部４４は、行列乗算部２８が算出した第１時刻ｔ_１におけるＮ個の第２中間変数ｂ_ｉ（ｔ_１）を取得する。第１加算部４４は、第２変数メモリ４２に記憶された第１時刻ｔ_１におけるＮ個の第２変数ｙ_ｉ（ｔ_１）に、第１時刻ｔ_１におけるＮ個の第２中間変数ｂ_ｉ（ｔ_１）を加算することにより、第１時刻ｔ_１におけるＮ個の第２変数ｙ_ｉ（ｔ_１）を更新する。例えば、第１加算部４４は、先頭のインデックス（ｉ＝０）の第２変数ｙ_０（ｔ_１）から、最後のインデックス（ｉ＝Ｎ－１）の第２変数ｙ_Ｎ－１（ｔ_１）まで、インデックス順に、Ｎ個の第２変数ｙ_ｉ（ｔ_１）を更新する。

【0076】

なお、実施形態において、Ｎ個の第１値とＮ個の第２値とを加算するとは、同一のインデックスの値同士を加算することにより、Ｎ個の第３値を生成することをいう。

【0077】

関数演算部４６は、第１変数メモリ４０に記憶された第１時刻ｔ_１におけるＮ個の第１変数ｘ_ｉ（ｔ_１）、および、第１加算部４４が算出した第１時刻ｔ_１における更新されたＮ個の第２変数ｙ_ｉ（ｔ_１）に基づき、第２時刻ｔ_２におけるＮ個の第１変数ｘ_ｉ（ｔ_２）および第２時刻ｔ_２におけるＮ個の第２変数ｙ_ｉ（ｔ_２）を算出する。例えば、関数演算部４６は、先頭のインデックス（ｉ＝０）の第１変数ｘ_０（ｔ_２）および第２変数ｙ_０（ｔ_２）から、最後のインデックス（ｉ＝Ｎ－１）の第１変数ｘ_Ｎ－１（ｔ_２）および第２変数ｙ_Ｎ－１（ｔ_２）まで、インデックス順に、Ｎ個の第１変数ｘ_ｉ（ｔ_２）およびＮ個の第２変数ｙ_ｉ（ｔ_２）を算出する。

【0078】

関数演算部４６は、第２時刻ｔ_２におけるＮ個の第１変数ｘ_ｉ（ｔ_２）を第１変数メモリ４０に書き込む。例えば、関数演算部４６は、第２時刻ｔ_２におけるＮ個の第１変数ｘ_ｉ（ｔ_２）のそれぞれを、先頭のインデックス（ｉ＝０）の第１変数ｘ_０（ｔ_２）から順次に第１変数メモリ４０に書き込む。第１変数メモリ４０は、例えば、デュアルポートメモリであり、あるアドレスのデータの読み出しをしながら、他のアドレスにデータを書き込むことができる。第１変数メモリ４０がデュアルポートメモリである場合、関数演算部４６は、第２時刻ｔ_２におけるＮ個の第１変数ｘ_ｉ（ｔ_２）を、第１時刻ｔ_１におけるＮ個の第１変数ｘ_ｉ（ｔ_１）が記憶されていたアドレスに上書きすることができる。

【0079】

関数演算部４６は、第２時刻ｔ_２におけるＮ個の第２変数ｙ_ｉ（ｔ_２）を第２変数メモリ４２に書き込む。例えば、関数演算部４６は、第２時刻ｔ_２におけるＮ個の第２変数ｙ_ｉ（ｔ_２）のそれぞれを、先頭のインデックスの第２変数ｙ_０（ｔ_２）から順次に第２変数メモリ４２に書き込む。第２変数メモリ４２は、例えば、デュアルポートメモリである。第２変数メモリ４２がデュアルポートメモリである場合、関数演算部４６は、第２時刻ｔ_２におけるＮ個の第２変数ｙ_ｉ（ｔ_２）を、第１時刻ｔ_１におけるＮ個の第２変数ｙ_ｉ（ｔ_１）が記憶されていたアドレスに上書きすることができる。

【0080】

第１乗算部４８は、第２時刻ｔ_２におけるＮ個の第１変数ｘ_ｉ（ｔ_２）のそれぞれに、予め設定された値（本実施形態においては、（ｄｔ×ｃ））を乗じることにより、第２時刻ｔ_２におけるＮ個の第１中間変数ｘ_ｉ ^´（ｔ_２）を算出する。第１中間変数メモリ５０は、第１乗算部４８が算出した第２時刻ｔ_２におけるＮ個の第１中間変数ｘ_ｉ´（ｔ_２）を記憶する。なお、第２時刻ｔ_２におけるＮ個の第１中間変数ｘ_ｉ´（ｔ_２）は、第１中間変数メモリ５０に一時的に記憶された後に、行列乗算部２８に送信される。第１中間変数メモリ５０は、第２時刻ｔ_２におけるＮ個の第１中間変数ｘ_ｉ´（ｔ_２）のそれぞれを、第１乗算部４８により生成されてから、行列乗算部２８へと送信されるまでの期間保持する。第１中間変数メモリ５０は、例えば、ＦＩＦＯ（First IN First Out）メモリを含んでいてもよい。

【0081】

このような構成において、行列乗算部２８は、第１実施形態において説明したＳ１４の処理を実行する。また、第１加算部４４は、Ｓ１５の処理を実行する。関数演算部４６は、Ｓ１６からＳ１９までの処理を実行する。また、第１乗算部４８は、Ｓ１３の処理を実行する。また、管理部３２は、Ｓ１１、Ｓ２０、および、Ｓ１２とＳ２１との間のループ処理の管理を実行する。従って、第２実施形態に係る演算部２０によれば、第１実施形態と同様に、小さいコストで高速に最適化問題の最適解を算出することができる。

【0082】

なお、第１乗算部４８は、第１中間変数メモリ５０の前段に代えて、第１加算部４４の前段に設けられてもよい。この配置の変更は、第１実施形態のＳ１３とＳ１４との処理を逆にした処理に対応する。ただし、第２時刻ｔ_２におけるＮ個の第１変数ｘ_ｉ（ｔ_２）のそれぞれに乗算する値（本実施形態においては（ｄｔ×ｃ））が１より小さい場合には、第１乗算部４８は、第１中間変数メモリ５０の前段に設けられている方がよい。これにより、第１乗算部４８は、第２時刻ｔ_２におけるＮ個の第１中間変数ｘ_ｉ´（ｔ_２）の桁数を小さくして、行列乗算部２８でのオーバフローの確率を少なくすることができる。

【0083】

第１乗算部４８が第１加算部４４の前段に設けられた場合、第１中間変数メモリ５０は、第２時刻ｔ_２におけるＮ個の第１変数ｘ_ｉ（ｔ_２）を、第２時刻ｔ_２におけるＮ個の第１中間変数ｘ_ｉ´（ｔ_２）として記憶する。また、この場合、第１乗算部４８は、行列乗算部２８から出力された第１時刻ｔ_１におけるＮ個の第２中間変数ｂ_ｉ（ｔ_１）のそれぞれに、予め設定された値（ｄｔ×ｃ）を乗じる。そして、この場合、第１加算部４４は、第１時刻ｔ_１におけるＮ個の第２変数ｙ_ｉ（ｔ_１）に、第１乗算部４８が予め設定された値（ｄｔ×ｃ）を乗じた第１時刻ｔ_１におけるＮ個の第２中間変数ｂ_ｉ（ｔ_１）を加算することにより、第１時刻ｔ_１におけるＮ個の第２変数ｙ_ｉ（ｔ_１）を更新する。

【0084】

また、時間発展部３０は、第１時刻ｔ_１におけるＮ個の第１中間変数ｘ_ｉ´（ｔ_１）を、１クロックサイクルに第１数（第１数は１以上の整数）の第１中間変数ｘ_ｉ´（ｔ_１）を含む第１中間ストリームＸ´として行列乗算部２８へと出力してもよい。また、行列乗算部２８は、第１時刻ｔ_１におけるＮ個の第２中間変数ｂ_ｉ（ｔ_１）を、１クロックサイクルに第２数（第２数は１以上の整数）の第２中間変数ｂ_ｉ（ｔ_１）を含む第２中間ストリームＢとして時間発展部３０へと出力してもよい。

【0085】

ここで、ストリームとは、時系列データをいう。より具体的には、ストリームとは、Ｎ個のデータを例えばＰ個（Ｐは１以上の整数）ずつのデータセットに分割し、１クロックサイクル毎に、Ｐ個のデータセットを含むデータ列をいう。

【0086】

行列乗算部２８および時間発展部３０は、このようなストリームを取得した場合、先に取得したデータセットから順に処理を実行する。これにより、行列乗算部２８および時間発展部３０は、ストリームに含まれる全てのデータの取得が完了する前に、処理を開始することができる。また、行列乗算部２８および時間発展部３０は、Ｎ個のデータの先頭のデータセットの算出が完了した場合、算出が完了したデータセットから順次に送信を開始する。これにより、行列乗算部２８および時間発展部３０は、全てのデータの算出が完了する前に、次のユニットに処理を開始させることができる。

【0087】

図４は、第２実施形態でのＮ個の第１中間変数ｘ_ｉ´、係数行列ＪおよびＮ個の第２中間変数ｂ_ｉの関係を示す図である。行列乗算部２８は、サンプリング時刻毎に、Ｎ個の第１中間変数（ｘ_０´，ｘ_１´，ｘ_２´，…，ｘ_ｉ´，…，ｘ_Ｎ－１´）を取得する。また、行列乗算部２８は、Ｎ行×Ｎ列の係数を含む係数行列（Ｊ_０，０，Ｊ_０，１，Ｊ_０，２，…，Ｊ_ｉ，ｊ，…，Ｊ_{Ｎ－１，Ｎ－１}）を記憶する。

【0088】

そして、行列乗算部２８は、Ｎ個の第１中間変数（ｘ_０´，ｘ_１´，ｘ_２´，…，ｘ_ｉ´，…，ｘ_Ｎ－１´）と、係数行列（Ｊ_０，０，Ｊ_０，１，Ｊ_０，２，…，Ｊ_ｉ，ｊ，…，Ｊ_{Ｎ－１，Ｎ－１}）とを行列乗算することにより、Ｎ個の第２中間変数（ｂ_０，ｂ_１，ｂ_２，…，ｂ_ｉ，…，ｂ_Ｎ－１）を算出する。

【0089】

第２実施形態において、行列乗算部２８は、どのような処理により行列乗算を実行してもよい。また、第２実施形態において、行列乗算部２８は、例えば内部にプロセッサ等を含み、プログラムにより行列乗算を実行してもよい。

【0090】

図５は、関数演算部４６の構成の第１例を示す図である。第１例に係る関数演算部４６は、第１のＦＸ演算部５１－１と、第１のＦＸ加算部５２－１と、第１のＦＹ演算部５３－１と、第１のＦＹ加算部５４－１とを有する。

【0091】

第１のＦＸ演算部５１－１は、第１時刻におけるＮ個の第１変数のそれぞれに対して、第１関数演算（ＦＸ（ｘ_ｉ））をすることにより、Ｎ個の第２微分値を算出する。第１のＦＸ加算部５２－１は、第１のＦＸ演算部５１－１が算出したＮ個の第２微分値と、第１加算部４４が算出したＮ個の更新された第２変数とを加算することにより、Ｎ個の第２更新値を算出する。

【0092】

第１のＦＹ演算部５３－１は、第１のＦＸ加算部５２－１が算出したＮ個の第２更新値のそれぞれに対して第２関数演算（ＦＹ（ｙ_ｉ））をすることにより、Ｎ個の第１微分値を算出する。第１のＦＹ加算部５４－１は、第１のＦＹ演算部５３－１が算出したＮ個の第１微分値と第１時刻におけるＮ個の第１変数とを加算することにより、Ｎ個の第１更新値を算出する。

【0093】

そして、関数演算部４６は、第１のＦＹ加算部５４－１が算出したＮ個の第１更新値を第１変数メモリ４０に与える。第１変数メモリ４０は、第１のＦＹ加算部５４－１が算出したＮ個の第１更新値を、第２時刻におけるＮ個の第１変数として記憶する。

【0094】

また、関数演算部４６は、第１のＦＸ加算部５２－１が算出したＮ個の第２更新値を第２変数メモリ４２に与える。第２変数メモリ４２は、第１のＦＸ加算部５２－１が算出したＮ個の第２更新値を、第２時刻におけるＮ個の第２変数として記憶する。

【0095】

ここで、第１関数演算は、下記の式（３１）の演算である。
ＦＸ（ｘ_ｉ）＝ｄｔ´×［（－Ｄ＋ｐ－Ｋｘ_ｉ ^２）ｘ_ｉ－ｃ×ｈ_ｉ×ａ］…（３１）

【0096】

また、第２関数は、下記の式（３２）の演算である。
ＦＹ（ｙ_ｉ）＝ｄｔ´×Ｄ×ｙ_ｉ…（３２）

【0097】

また、第１関数演算は、下記の式（３３）の演算であってもよい。
ＦＸ（ｘ_ｉ）＝ｄｔ´×｛［（－Ｄ＋ｐ）（１＋ｘ_ｉ ^ｎ）－Ｋｘ_ｉ ^ｎ＋２］ｘ_ｉ－ｃ×ｈ_ｉ×ａ｝…（３３）

【0098】

式（３１）、（３２）および（３３）において、ｘ_ｉは、第１時刻におけるＮ個の第１変数のうちのｉ番目の第１変数、または、Ｎ個の第１更新値のうちのｉ番目の第１更新値である。ｙ_ｉは、第１加算部４４が算出した更新されたＮ個の第２変数のうちのｉ番目の第２変数、または、Ｎ個の第２更新値のうちのｉ番目の第２更新値である。

【0099】

ｄｔ´は、予め設定された微小時間である。Ｄ、ｃ、Ｋは、予め設定された定数である。ｈ_ｉは、ｉ毎に設定された係数である。ｐおよびａは、予め定められた演算式に従ってサンプリング時刻毎に増加する値である。

【0100】

このような第１例の構成の関数演算部４６は、第１実施形態におけるＳ１６からＳ１９までのループ処理を、Ｓ１７→Ｓ１８の順で、１回実行することができる。これにより、関数演算部４６によれば、シンプレクティック・オイラー法と呼ばれる方法を用いて、第１時刻におけるＮ個の第１変数およびＮ個の第２変数を時間発展させて、第２時刻におけるＮ個の第１変数およびＮ個の第２変数を算出することができる。

【0101】

さらに、第１例に係る関数演算部４６は、パイプライン処理により演算を実現してもよい。パイプライン処理を実行する場合、例えば、関数演算部４６は、第１変数Ｘ_ＩＮおよび第２変数Ｙ_ＩＮを含む１つの変数ペアを、クロックサイクル毎にインデックス順に受け取る。そして、関数演算部４６は、受け取った変数ペアに対して演算を実行することにより、演算処理後の第１変数Ｘ_ＯＵＴおよび第２変数Ｙ_ＯＵＴを含む１つの変数ペアを算出する。

【0102】

具体的には、パイプライン処理を実行する場合、関数演算部４６は、２段のＸ転送レジスタ５５－１～５５－２と、２段のＹ転送レジスタ５６－１～５６－２と、１つのＸ出力レジスタ５７と、１つのＹ出力レジスタ５８とを、さらに有する。

【0103】

１段目のＸ転送レジスタ５５－１は、クロックサイクル毎に、第１変数メモリ４０から、第１時刻におけるＮ個の第１変数の中から１つの第１変数Ｘ_ＩＮを取得し、取得した１つの第１変数Ｘ_ＩＮを、１クロックサイクル期間保持する。１段目のＹ転送レジスタ５６－１は、クロックサイクル毎に、第１加算部４４が算出した更新されたＮ個の第２変数の中から、１つの第２変数Ｙ_ＩＮを取得し、取得した１つの第２変数Ｙ_ＩＮを、１クロックサイクル期間保持する。なお、１段目のＸ転送レジスタ５５－１および１段目のＹ転送レジスタ５６－１は、同一のクロックサイクルにおいて、同一のインデックスｉの１つの第１変数および１つの第２変数を取得する。

【0104】

第１のＦＸ演算部５１－１は、クロックサイクル毎に、１段目のＸ転送レジスタ５５－１に格納された第１変数Ｘ_ＩＮに対して、第１関数演算を実行することにより、第２微分値を算出する。第１のＦＸ加算部５２－１は、クロックサイクル毎に、第１のＦＸ演算部５１－１が当該クロックサイクルにおいて算出した第２微分値と、１段目のＹ転送レジスタ５６－１に格納された第２変数Ｙ_ＩＮとを加算することにより、第２更新値Ｙ_１を算出する。

【0105】

２段目のＸ転送レジスタ５５－２は、クロックサイクル毎に、直前のクロックサイクルにおいて１段目のＸ転送レジスタ５５－１が保持していた第１変数Ｘ_ＩＮを取得し、取得した第１変数Ｘ_ＩＮを、１クロックサイクル期間保持する。２段目のＹ転送レジスタ５６－２は、クロックサイクル毎に、第１のＦＸ加算部５２－１が直前のクロックサイクルにおいて算出した第２更新値Ｙ_１を取得し、取得した第２更新値Ｙ_１を１クロックサイクル期間保持する。

【0106】

第１のＦＹ演算部５３－１は、クロックサイクル毎に、２段目のＹ転送レジスタ５６－２に格納された第２更新値Ｙ_１に対して、第２関数演算を実行することにより、第１微分値を算出する。第１のＦＹ加算部５４－１は、クロックサイクル毎に、第１のＦＹ演算部５３－１が当該クロックサイクルにおいて算出した第１微分値と、２段目のＸ転送レジスタ５５－２に格納された第１変数Ｘ_ＩＮとを加算することにより、第１更新値Ｘ_１を算出する。

【0107】

Ｘ出力レジスタ５７は、クロックサイクル毎に、第１のＦＹ加算部５４－１が直前のクロックサイクルにおいて算出した第１更新値Ｘ_１を取得し、取得した第１更新値Ｘ_１を第２時刻における１つの第１変数Ｘ_ＯＵＴとして第１変数メモリ４０に記憶させる。

【0108】

Ｙ出力レジスタ５８は、クロックサイクル毎に、第２段目のＹ転送レジスタ５６－２に格納された第２更新値Ｙ_１を取得し、取得した第２更新値Ｙ_１を第２時刻における１つの第２変数Ｙ_ＯＵＴとして第２変数メモリ４２に記憶させる。

【0109】

このようなパイプライン処理を実行することにより、第１例に係る関数演算部４６は、クロックサイクル毎に、下記のような演算を実行することができる。

【0110】

Ｙ_１＝ＦＸ（Ｘ_ＩＮ）＋Ｙ_ＩＮ
Ｘ_１＝ＦＹ（Ｙ_１）＋Ｘ_ＩＮ
Ｙ_ＯＵＴ＝Ｙ_１
Ｘ_ＯＵＴ＝Ｘ_１

【0111】

このような第１例に係る関数演算部４６は、同一のインデックスｉの１つの第１変数Ｘ_ＩＮおよび１つの第２変数Ｙ_ＩＮを含む変数ペアに対して、第１関数演算→ＦＸ加算→第２関数演算→ＦＹ加算の一連の演算セットを、１回実行することができる。さらに、第１例に係る関数演算部４６は、パイプライン処理を実行するので、複数の変数ペアに対して並列して演算を実行することができる。これにより、第１例に係る関数演算部４６は、Ｎ個の変数ペアに対する演算を、短時間で完了させることができる。

【0112】

図６は、関数演算部４６の構成の第２例を示す図である。関数演算部４６は、図６に示すような、第２例の構成であってもよい。第２例に係る関数演算部４６は、第１例と同一の構成要素を有するが、各構成要素の配置が異なる。第２例を説明するに当たり、第１例と同一の動作をする構成要素については、同一の符号を付けて相違点を除き詳細な説明を省略する。

【0113】

第１のＦＹ演算部５３－１は、第１加算部４４が算出した更新されたＮ個の第２変数のそれぞれに対して第２関数演算（ＦＹ（ｙ_ｉ））をすることにより、Ｎ個の第１微分値を算出する。第１のＦＹ加算部５４－１は、第１のＦＹ演算部５３－１が算出したＮ個の第１微分値と第１時刻におけるＮ個の第１変数とを加算することにより、Ｎ個の第１更新値を算出する。

【0114】

第１のＦＸ演算部５１－１は、第１のＦＹ加算部５４－１が算出したＮ個の第１更新値のそれぞれに対して、第１関数演算（ＦＸ（ｘ_ｉ））をすることにより、Ｎ個の第２微分値を算出する。第１のＦＸ加算部５２－１は、第１のＦＸ演算部５１－１が算出したＮ個の第２微分値と、第１加算部４４が算出した更新されたＮ個の第２変数とを加算することにより、Ｎ個の第２更新値を算出する。

【0115】

このような第２例の構成の関数演算部４６は、第１実施形態におけるＳ１６からＳ１９までのループ処理を、Ｓ１８→Ｓ１７の順で、１回実行することができる。これにより、関数演算部４６によれば、シンプレクティック・オイラー法と呼ばれる方法を用いて、第１時刻におけるＮ個の第１変数およびＮ個の第２変数を時間発展させて、第２時刻におけるＮ個の第１変数およびＮ個の第２変数を算出することができる。

【0116】

さらに、第２例に係る関数演算部４６は、パイプライン処理により演算を実現してもよい。この場合も、第２例に係る関数演算部４６は、第１例と同一の構成要素を有するが、各構成要素の配置が異なる。

【0117】

第１のＦＹ演算部５３－１は、クロックサイクル毎に、１段目のＹ転送レジスタ５６－１に格納された、更新された第２変数Ｙ_ＩＮに対して、第２関数演算を実行することにより、第１微分値を算出する。第１のＦＹ加算部５４－１は、クロックサイクル毎に、第１のＦＹ演算部５３－１が当該クロックサイクルにおいて算出した第１微分値と、１段目のＸ転送レジスタ５５－１に格納された第１変数Ｘ_ＩＮとを加算することにより、第１更新値Ｘ_１を算出する。

【0118】

２段目のＸ転送レジスタ５５－２は、クロックサイクル毎に、第１のＦＹ加算部５４－１が直前のクロックサイクルにおいて算出した第１更新値Ｘ_１を取得し、取得した第１更新値Ｘ_１を１クロックサイクル期間保持する。２段目のＹ転送レジスタ５６－２は、クロックサイクル毎に、直前のクロックサイクルにおいて１段目のＹ転送レジスタ５６－１が保持していた第２変数Ｙ_ＩＮを取得し、取得した第２変数Ｙ_ＩＮを、１クロックサイクル期間保持する。

【0119】

第１のＦＸ演算部５１－１は、クロックサイクル毎に、２段目のＸ転送レジスタ５５－２に格納された第１更新値Ｘ_１に対して、第１関数演算を実行することにより、第２微分値を算出する。第１のＦＸ加算部５２－１は、クロックサイクル毎に、第１のＦＸ演算部５１－１が当該クロックサイクルにおいて算出した第１微分値と、２段目のＹ転送レジスタ５６－２に格納された第２変数Ｙ_ＩＮとを加算することにより、第２更新値Ｙ_１を算出する。

【0120】

このようなパイプライン処理を実行することにより、第２例に係る関数演算部４６は、クロックサイクル毎に、下記のような演算を実行することができる。

【0121】

Ｘ_１＝ＦＹ（Ｙ_ＩＮ）＋Ｘ_ＩＮ
Ｙ_１＝ＦＸ（Ｘ_１）＋Ｙ_ＩＮ
Ｘ_ＯＵＴ＝Ｘ_１
Ｙ_ＯＵＴ＝Ｙ_１

【0122】

このような第２例に係る関数演算部４６は、同一のインデックスｉの１つの第１変数Ｘ_ＩＮおよび１つの第２変数Ｙ_ＩＮを含む変数ペアに対して、第２関数演算→ＦＹ加算→第１関数演算→ＦＸ加算の一連の演算セットを、１回実行することができる。さらに、第２例に係る関数演算部４６は、パイプライン処理を実行するので、複数の変数ペアに対して並列して演算を実行することができる。これにより、第２例に係る関数演算部４６は、Ｎ個の変数ペアに対する演算を、短時間で完了させることができる。

【0123】

図７は、関数演算部４６の構成の第３例を示す図である。関数演算部４６は、図７に示すような、第３例の構成であってもよい。第３例に係る関数演算部４６は、第１例と略同一の構成を有する。第３例を説明するに当たり、第１例と同一の動作をする構成要素については、同一の符号を付けて相違点を除き詳細な説明を省略する。

【0124】

第３例に係る関数演算部４６は、第１例の構成に加えて、第２から第Ｍ（Ｍは２以上の整数）までの（Ｍ－１）個のＦＸ演算部５１－２～５１－Ｍと、第２から第Ｍまでの（Ｍ－１）個のＦＸ加算部５２－２～５２－Ｍと、第２から第Ｍまでの（Ｍ－１）個のＦＹ演算部５３－２～５３－Ｍと、第２から第Ｍまでの（Ｍ－１）個のＦＹ加算部５４－２～５４－Ｍと、をさらに有する。

【0125】

第ｍのＦＸ演算部５１－ｍ（ｍは、２からＭまでの任意の整数）は、第（ｍ－１）のＦＹ加算部５４－（ｍ－１）が算出したＮ個の第１更新値のそれぞれに対して第１関数演算をすることにより、Ｎ個の第２微分値を算出する。第ｍのＦＸ加算部５２－ｍは、第ｍのＦＸ演算部５１－ｍが算出したＮ個の第２微分値と第（ｍ－１）のＦＸ加算部５２－（ｍ－１）が算出したＮ個の第２更新値とを加算することにより、新たなＮ個の第２更新値を算出する。

【0126】

第ｍのＦＹ演算部５３－ｍは、第ｍのＦＸ加算部５２－ｍが算出したＮ個の第２更新値のそれぞれに対して第２関数演算をすることにより、Ｎ個の第１微分値を算出する。第ｍのＦＹ加算部５４－ｍは、第ｍのＦＹ演算部５３－ｍが算出したＮ個の第１微分値と第（ｍ－１）のＦＹ加算部５４－（ｍ－１）が算出したＮ個の第１更新値とを加算することにより、新たなＮ個の第１更新値を算出する。

【0127】

そして、関数演算部４６は、第ＭのＦＹ加算部５４－Ｍが算出したＮ個の第１更新値を第１変数メモリ４０に与える。第１変数メモリ４０は、第ＭのＦＹ加算部５４－Ｍが算出したＮ個の第１更新値を、第２時刻におけるＮ個の第１変数として記憶する。

【0128】

また、関数演算部４６は、第ＭのＦＸ加算部５２－Ｍが算出したＮ個の第２更新値を第２変数メモリ４２に与える。第２変数メモリ４２は、第ＭのＦＸ加算部５２－Ｍが算出したＮ個の第２更新値を、第２時刻におけるＮ個の第２変数として記憶する。

【0129】

このような第３例の構成の関数演算部４６は、第１実施形態におけるＳ１６からＳ１９までのループ処理を、Ｓ１７→Ｓ１８の順で、Ｍ回実行することができる。これにより、関数演算部４６によれば、シンプレクティック・オイラー法と呼ばれる方法を用いて、第１時刻におけるＮ個の第１変数およびＮ個の第２変数を時間発展させて、第２時刻におけるＮ個の第１変数およびＮ個の第２変数を算出することができる。

【0130】

さらに、第３例に係る関数演算部４６は、パイプライン処理により演算を実現してもよい。この場合、関数演算部４６は、２Ｍ段のＸ転送レジスタ５５－１～５５－２Ｍと、２Ｍ段のＹ転送レジスタ５６－１～５６－２Ｍと、１つのＸ出力レジスタ５７と、１つのＹ出力レジスタ５８とを、さらに有する。なお、これらの構成のうちの第１例で示した構成は、Ｘ出力レジスタ５７およびＹ出力レジスタ５８を除いて第１例と同様の動作をする。

【0131】

（２ｍ－１）段目のＸ転送レジスタ５５－（２ｍ－１）は、クロックサイクル毎に、第（ｍ－１）のＦＹ加算部５４－（ｍ－１）が直前のクロックサイクルにおいて算出した第１更新値Ｘ_ｍ－１を取得し、取得した第１更新値Ｘ_ｍ－１を１クロックサイクル期間保持する。（２ｍ－１）段目のＹ転送レジスタ５６－（２ｍ－１）は、クロックサイクル毎に、直前のクロックサイクルにおいて（２ｍ－２）段目のＹ転送レジスタ５６－（２ｍ－２）が保持していた第２更新値Ｙ_ｍ－１を取得し、取得した１つの第２更新値Ｙ_ｍ－１を、１クロックサイクル期間保持する。

【0132】

第ｍのＦＸ演算部５１－ｍは、クロックサイクル毎に、（２ｍ－１）段目のＸ転送レジスタ５５－（２ｍ－１）に格納された第１更新値Ｘ_ｍ－１に対して、第１関数演算を実行することにより、第２微分値を算出する。第ｍのＦＸ加算部５２－ｍは、クロックサイクル毎に、第ｍのＦＸ演算部５１－ｍが当該クロックサイクルにおいて算出した第２微分値と、（２ｍ－１）段目のＹ転送レジスタ５６－（２ｍ－１）に格納された第２更新値Ｙ_ｍ－１とを加算することにより、新たな第２更新値Ｙ_ｍを算出する。

【0133】

２ｍ段目のＸ転送レジスタ５５－２ｍは、クロックサイクル毎に、直前のクロックサイクルにおいて（２ｍ－１）段目のＸ転送レジスタ５５－（２ｍ－１）が保持していた第１更新値Ｘ_ｍ－１を取得し、取得した１つの第１更新値Ｘ_ｍ－１を、１クロックサイクル期間保持する。２ｍ段目のＹ転送レジスタ５６－２ｍは、クロックサイクル毎に、第ｍのＦＸ加算部５２－ｍが直前のクロックサイクルにおいて算出した第２更新値Ｙ_ｍを取得し、取得した第２更新値Ｙ_ｍを１クロックサイクル期間保持する。

【0134】

第ｍのＦＹ演算部５３－ｍは、クロックサイクル毎に、２ｍ段目のＹ転送レジスタ５６－２ｍに格納された第２更新値Ｙ_ｍに対して、第２関数演算を実行することにより、第１微分値を算出する。第ｍのＦＹ加算部５４－ｍは、クロックサイクル毎に、第ｍのＦＹ演算部５３－ｍが当該クロックサイクルにおいて算出した第１微分値と、２ｍ段目のＸ転送レジスタ５５－２ｍに格納された第１更新値Ｘ_ｍ－１とを加算することにより、新たな第１更新値Ｘ_ｍを算出する。

【0135】

Ｘ出力レジスタ５７は、クロックサイクル毎に、第ＭのＦＹ加算部５４－Ｍが直前のクロックサイクルにおいて算出した第１更新値Ｘ_Ｍを取得し、取得した第１更新値Ｘ_Ｍを第２時刻における１つの第１変数Ｘ_ＯＵＴとして第１変数メモリ４０に記憶させる。

【0136】

Ｙ出力レジスタ５８は、クロックサイクル毎に、第２Ｍ段目のＹ転送レジスタ５６－２Ｍに格納された第２更新値Ｙ_Ｍを取得し、取得した第２更新値Ｙ_Ｍを第２時刻における１つの第２変数Ｙ_ＯＵＴとして第２変数メモリ４２に記憶させる。

【0137】

このようなパイプライン処理を実行することにより、第３例に係る関数演算部４６は、クロックサイクル毎に、下記のような演算を実行することができる。

【0138】

Ｙ_１＝ＦＸ（Ｘ_ＩＮ）＋Ｙ_ＩＮ
Ｘ_１＝ＦＹ（Ｙ_１）＋Ｘ_ＩＮ
…
Ｙ_ｍ＝ＦＸ（Ｘ_ｍ－１）＋Ｙ_ｍ－１
Ｘ_ｍ＝ＦＹ（Ｙ_ｍ）＋Ｘ_ｍ－１
…
Ｙ_Ｍ＝ＦＸ（Ｘ_Ｍ－１）＋Ｙ_Ｍ－１
Ｘ_Ｍ＝ＦＹ（Ｙ_Ｍ）＋Ｘ_Ｍ－１
Ｙ_ＯＵＴ＝Ｙ_Ｍ
Ｘ_ＯＵＴ＝Ｘ_Ｍ

【0139】

このような第３例に係る関数演算部４６は、同一のインデックスｉの１つの第１変数Ｘ_ＩＮおよび１つの第２変数Ｙ_ＩＮを含む変数ペアに対して、第１関数演算→ＦＸ加算→第２関数演算→ＦＹ加算の一連の演算セットを、Ｍ回実行することができる。さらに、第３例に係る関数演算部４６は、パイプライン処理により実行するので、複数の変数ペアに対して並列して演算を実行することができる。これにより、第３例に係る関数演算部４６は、Ｎ個の変数ペアに対する演算を、短時間で完了させることができる。

【0140】

図８は、関数演算部４６の構成の第４例を示す図である。関数演算部４６は、図８に示すような、第４例の構成であってもよい。第４例に係る関数演算部４６は、第２例と略同一の構成を有する。第４例を説明するに当たり、第２例と同一の動作をする構成要素については、同一の符号を付けて相違点を除き詳細な説明を省略する。

【0141】

第ｍのＦＹ演算部５３－ｍ（ｍは、２からＭまでの任意の整数）は、第（ｍ－１）のＦＸ加算部５２－（ｍ－１）が算出したＮ個の第２更新値のそれぞれに対して第２関数演算をすることにより、Ｎ個の第１微分値を算出する。第ｍのＦＹ加算部５４－ｍは、第ｍのＦＹ演算部５３－ｍが算出したＮ個の第１微分値と第（ｍ－１）のＦＹ加算部５４－ｍが算出したＮ個の第１更新値とを加算することにより、新たなＮ個の第１更新値を算出する。

【0142】

第ｍのＦＸ演算部５１－ｍは、第ｍのＦＹ加算部５４－ｍが算出したＮ個の第１更新値のそれぞれに対して第１関数演算をすることにより、Ｎ個の第２微分値を算出する。第ｍのＦＸ加算部５２－ｍは、第ｍのＦＸ演算部５１－ｍが算出したＮ個の第２微分値と第（ｍ－１）のＦＸ加算部５２－（ｍ－１）が算出したＮ個の第２更新値とを加算することにより、新たなＮ個の第２更新値を算出する。

【0143】

このような第４例の構成の関数演算部４６は、第１実施形態におけるＳ１６からＳ１９までのループ処理を、Ｓ１８→Ｓ１７の順で、Ｍ回実行することができる。これにより、関数演算部４６によれば、シンプレクティック・オイラー法と呼ばれる方法を用いて、第１時刻におけるＮ個の第１変数およびＮ個の第２変数を時間発展させて、第２時刻におけるＮ個の第１変数およびＮ個の第２変数を算出することができる。

【0144】

さらに、第４例に係る関数演算部４６は、パイプライン処理により演算を実現してもよい。この場合も、関数演算部４６は、２Ｍ段のＸ転送レジスタ５５－１～５５－２Ｍと、２Ｍ段のＹ転送レジスタ５６－１～５６－２Ｍと、１つのＸ出力レジスタ５７と、１つのＹ出力レジスタ５８とを、さらに有する。なお、これらの構成のうちの第２例で示した構成は、Ｘ出力レジスタ５７およびＹ出力レジスタ５８を除いて第２例と同様の動作をする。

【0145】

（２ｍ－１）段目のＸ転送レジスタ５５－（２ｍ－１）は、クロックサイクル毎に、直前のクロックサイクルにおいて（２ｍ－２）段目のＸ転送レジスタ５５－（２ｍ－２）が保持していた第１更新値Ｘ_ｍ－１を取得し、取得した１つの第１更新値Ｘ_ｍ－１を、１クロックサイクル期間保持する。（２ｍ－１）段目のＹ転送レジスタ５６－（２ｍ－１）は、クロックサイクル毎に、第（ｍ－１）のＦＸ加算部５２－（ｍ－１）が直前のクロックサイクルにおいて算出した第２更新値Ｙ_ｍ－１を取得し、取得した第２更新値Ｙ_ｍ－１を１クロックサイクル期間保持する。

【0146】

第ｍのＦＹ演算部５３－ｍは、クロックサイクル毎に、（２ｍ－１）段目のＹ転送レジスタ５６－（２ｍ－１）に格納された第２更新値Ｙ_ｍ－１に対して、第２関数演算を実行することにより、第１微分値を算出する。第ｍのＦＹ加算部５４－ｍは、クロックサイクル毎に、第ｍのＦＹ演算部５３－ｍが当該クロックサイクルにおいて算出した第１微分値と、（２ｍ－１）段目のＸ転送レジスタ５５－（２ｍ－１）に格納された第１更新値Ｘ_ｍ－１とを加算することにより、新たな第１更新値Ｘ_ｍを算出する。

【0147】

２ｍ段目のＸ転送レジスタ５５－２ｍは、クロックサイクル毎に、第ｍのＦＹ加算部５４－ｍが直前のクロックサイクルにおいて算出した第１更新値Ｘ_ｍを取得し、取得した第１更新値Ｘ_ｍを１クロックサイクル期間保持する。２ｍ段目のＹ転送レジスタ５６－２ｍは、クロックサイクル毎に、直前のクロックサイクルにおいて（２ｍ－１）段目のＹ転送レジスタ５６－（２ｍ－１）が保持していた第２更新値Ｙ_ｍ－１を取得し、取得した１つの第２更新値Ｙ_ｍ－１を、１クロックサイクル期間保持する。

【0148】

第ｍのＦＸ演算部５１－ｍは、クロックサイクル毎に、２ｍ段目のＸ転送レジスタ５５－２ｍに格納された第１更新値Ｘ_ｍに対して、第１関数演算を実行することにより、第２微分値を算出する。第ｍのＦＸ加算部５２－ｍは、クロックサイクル毎に、第ｍのＦＸ演算部５１－ｍが当該クロックサイクルにおいて算出した第２微分値と、２ｍ段目のＹ転送レジスタ５６－２ｍに格納された第２更新値Ｙ_ｍ－１とを加算することにより、新たな第２更新値Ｙ_ｍを算出する。

【0149】

Ｘ出力レジスタ５７は、クロックサイクル毎に、第２Ｍ段目のＸ転送レジスタ５５－２Ｍに格納された第１更新値Ｘ_Ｍを取得し、取得した第１更新値Ｘ_Ｍを第２時刻における１つの第１変数Ｘ_ＯＵＴとして第１変数メモリ４０に記憶させる。

【0150】

Ｙ出力レジスタ５８は、クロックサイクル毎に、第ＭのＦＸ加算部５２－Ｍが直前のクロックサイクルにおいて算出した第２更新値Ｙ_Ｍを取得し、取得した第２更新値Ｙ_Ｍを第２時刻における１つの第２変数Ｙ_ＯＵＴとして第２変数メモリ４２に記憶させる。

【0151】

このようなパイプライン処理を実行することにより、第４例に係る関数演算部４６は、クロックサイクル毎に、下記のような演算を実行することができる。

【0152】

Ｘ_１＝ＦＹ（Ｙ_ＩＮ）＋Ｘ_ＩＮ
Ｙ_１＝ＦＸ（Ｘ_１）＋Ｙ_ＩＮ
…
Ｘ_ｍ＝ＦＹ（Ｙ_ｍ－１）＋Ｘ_ｍ－１
Ｙ_ｍ＝ＦＸ（Ｘ_ｍ）＋Ｙ_ｍ－１
…
Ｘ_Ｍ＝ＦＹ（Ｙ_Ｍ－１）＋Ｘ_Ｍ－１
Ｙ_Ｍ＝ＦＸ（Ｘ_Ｍ）＋Ｙ_Ｍ－１
Ｘ_ＯＵＴ＝Ｘ_Ｍ
Ｙ_ＯＵＴ＝Ｙ_Ｍ

【0153】

このような第４例に係る関数演算部４６は、同一のインデックスｉの１つの第１変数Ｘ_ＩＮおよび１つの第２変数Ｙ_ＩＮを含む変数ペアに対して、第２関数演算→ＦＹ加算→第１関数演算→ＦＸ加算の一連の演算セットを、Ｍ回実行することができる。さらに、第４例に係る関数演算部４６は、パイプライン処理により実行するので、複数の変数ペアに対して並列して演算を実行することができる。これにより、第４例に係る関数演算部４６は、Ｎ個の変数ペアに対する演算を、短時間で完了させることができる。

【0154】

（第３実施形態）
第３実施形態に係る計算装置１０について説明する。

【0155】

図９は、第３実施形態でのＮ個の第１中間変数ｘ_ｉ´、係数行列ＪおよびＮ個の第２中間変数ｂ_ｉの関係を示す図である。

【0156】

係数行列Ｊは、Ｐ_ｒ３個の分割行列（ＪＧ０，ＪＧ１，…ＪＧｋ，…，ＪＧＰｒ３－１）に分割される。Ｐ_ｒ３個の分割行列のそれぞれは、（Ｎ／Ｐ_ｒ３）行×Ｎ列の係数Ｊ_ｉ，ｊを含む。Ｐ_ｒ３は、Ｎの約数である。また、ｋは、０からＰ_ｒ３－１までの任意の整数である。

【0157】

また、Ｎ個の第２中間変数ｂ_ｉは、Ｐ_ｒ３個のブロック（ＢＧ０，ＢＧ１，…ＢＧｋ，…，ＢＧＰｒ３－１）に分割される。Ｐ_ｒ３個のブロックのそれぞれは、（Ｎ／Ｐ_ｒ３）個の第２中間変数ｂ_ｉを含む。さらに、Ｐ_ｒ３個のブロックは、Ｐ_ｒ３個の分割行列に一対一で対応付けられる。例えば、ｋ番目のブロックＢＧｋは、ｋ番目の分割行列ＪＧｋに対応する。

【0158】

第３実施形態において、行列乗算部２８は、Ｎ個の第１中間変数ｘ_ｉ´と、Ｐ_ｒ３個の分割行列のそれぞれとを別個に行列乗算することにより、Ｐ_ｒ３個のブロックを算出する。

【0159】

図１０は、第３実施形態に係る行列乗算部２８の構成を、時間発展部３０とともに示す図である。

【0160】

行列乗算部２８は、Ｐ_ｒ３個の分割行列に一対一で対応付けられたＰ_ｒ３個の分割行列乗算部６０を有する。Ｐ_ｒ３個の分割行列乗算部６０のそれぞれは、Ｎ個の第１中間変数ｘ_ｉ´と、対応する分割行列とを行列乗算することにより、対応するブロックに含まれる（Ｎ／Ｐ_ｒ３）個の第２中間変数ｂ_ｉを算出する。

【0161】

Ｐ_ｒ３個の分割行列乗算部６０は、同一の構成を有する。Ｐ_ｒ３個の分割行列乗算部６０は、例えば、互いに異なる半導体装置に実装された回路であってよい。

【0162】

Ｐ_ｒ３個の分割行列乗算部６０のそれぞれは、Ｎ個の第１中間変数ｘ_ｉ´をストリーム化した第１中間ストリームＸ´およびＮ個の第２中間変数ｂ_ｉをストリーム化した第２中間ストリームＢを受信する。また、Ｐ_ｒ３個の分割行列乗算部６０のそれぞれは、第１中間ストリームＸ´および第２中間ストリームＢを送信する。

【0163】

Ｐ_ｒ３個の分割行列乗算部６０は、直列に接続される。先頭の分割行列乗算部６０は、時間発展部３０から第１中間ストリームＸ´を受信する。また、先頭の分割行列乗算部６０は、第２中間ストリームＢとして、ダミーデータを受信する。なお、ダミーデータは、どのブロックから送信されてもよい。先頭以外の分割行列乗算部６０は、直前段の分割行列乗算部６０から送信された第１中間ストリームＸ´および第２中間ストリームＢを受信する。

【0164】

末尾以外の分割行列乗算部６０は、直後段の分割行列乗算部６０へ第１中間ストリームＸ´および第２中間ストリームＢを送信する。末尾の分割行列乗算部６０は、第２中間ストリームＢを時間発展部３０へと送信する。末尾の分割行列乗算部６０から送信された第１中間ストリームＸ´は、廃棄される。なお、末尾の分割行列乗算部６０から送信された第１中間ストリームＸ´は、時間発展部３０に受信された後、時間発展部３０内で廃棄されてもよい。

【0165】

Ｐ_ｒ３個の分割行列乗算部６０のそれぞれは、バッファ部６２と、分割行列メモリ６４と、実行部６６と、セレクタ６８とを有する。

【0166】

先頭の分割行列乗算部６０のバッファ部６２は、時間発展部３０から出力された第１中間ストリームＸ´を取得し、取得した第１中間ストリームＸ´を一定時間記憶して出力する。先頭以外の分割行列乗算部６０のバッファ部６２は、直前段の分割行列乗算部６０から出力された第１中間ストリームＸ´を取得し、取得した第１中間ストリームＸ´を一定時間記憶して出力する。

【0167】

分割行列メモリ６４は、対応する分割行列に含まれる（Ｎ／Ｐ_ｒ３）行×Ｎ列の係数Ｊ_ｉ，ｊを記憶する。実行部６６は、バッファ部６２に記憶された第１中間ストリームＸ´および分割行列メモリ６４に記憶された分割行列に基づき、対応するブロックに含まれる（Ｎ／Ｐ_ｒ３）個の第２中間変数ｂ_ｉを算出する。

【0168】

ここで、実行部６６は、対応するブロックに含まれる（Ｎ／Ｐ_ｒ３）個の第２中間変数ｂ_ｉを、１クロックサイクルにＰ_ｒ１個の第２中間変数ｂ_ｉを含む第２中間ストリームＢとして出力する。Ｐ_ｒ１は、Ｎの約数である。

【0169】

さらに、実行部６６は、他の分割行列乗算部６０に含まれる実行部６６とは異なるクロックサイクルにおいて、第２中間ストリームＢを出力する。従って、第２中間ストリームＢは、同一のクロックサイクルに、複数の分割行列乗算部６０から出力されることはない。

【0170】

先頭の分割行列乗算部６０のセレクタ６８は、先頭の分割行列乗算部６０の実行部６６が第２中間ストリームＢを出力したクロックサイクルにおいて、先頭の分割行列乗算部６０の実行部６６が出力した第２中間ストリームＢを選択して出力する。また、先頭の分割行列乗算部６０のセレクタ６８は、先頭の分割行列乗算部６０の実行部６６が第２中間ストリームＢを出力していないクロックサイクルにおいて、ダミーデータを選択して出力する。

【0171】

また、先頭を除いたｋ番目の分割行列乗算部６０のセレクタ６８は、ｋ番目の分割行列乗算部６０の実行部６６が第２中間ストリームＢを出力したクロックサイクルにおいて、ｋ番目の分割行列乗算部６０の実行部６６が出力した第２中間ストリームＢを選択して出力する。また、ｋ番目の分割行列乗算部６０の実行部６６が第２中間ストリームＢを出力していないクロックサイクルにおいて、前段の分割行列乗算部６０のセレクタ６８が出力した第２中間ストリームＢを選択して出力する。

【0172】

図１１は、第３実施形態に係る行列乗算部２８および時間発展部３０の実装例を示す図である。

【0173】

第３実施形態に係るＰ_ｒ３個の行列乗算部２８および時間発展部３０は、例えば、それぞれが独立した半導体チップである、（Ｐ_ｒ３＋１）個のチップ７０－１～７０－（Ｐ_ｒ３＋１）に実装することができる。

【0174】

第１から第Ｐ_ｒ３のチップ７０－１～７０－Ｐ_ｒ３のそれぞれは、分割行列乗算部６０を含む。第（Ｐ_ｒ３＋１）のチップ７０－（Ｐ_ｒ３＋１）は、時間発展部３０を含む。

【0175】

また、それぞれのチップ７０は、受信部７４および送信部７６を含む。受信部７４は、データ受信用のリンクポートである。送信部７６は、データ送信用のリンクポートである。受信部７４および送信部７６は、全二重通信をする送受信部であってもよい。また、それぞれのチップ７０は、さらなる通信ポートを含んでもよい。例えば、それぞれのチップ７０は、２つの独立な受信用リンクポートおよび２つの独立な送信用リンクポートを含んでもよい。

【0176】

送信部７６は、１クロックサイクル分の第１中間変数ｘ_ｉ´および第２中間変数ｂ_ｉを合成して、合成ストリームとして出力する。第１中間ストリームＸ´のビット幅がＷｘ´であり、第２中間ストリームＢのビット幅がＷｂとした場合、合成ストリームは、Ｗｘ´＋Ｗｂ以上のビット幅を有する。

【0177】

受信部７４および送信部７６のそれぞれは、例えば、ＦＩＦＯメモリを含む。送信部７６は、第１中間ストリームＸ´および第２中間ストリームＢを合成して、ＦＩＦＯに書き込む。そして、送信部７６は、ＦＩＦＯに格納された合成ストリームを順次に送信する。また、受信部７４は、受信した合成ストリームをＦＩＦＯに書き込む。そして、受信部７４は、ＦＩＦＯから合成ストリームを順に読み出して、第１中間ストリームＸ´および第２中間ストリームＢに分離する。

【0178】

２つのチップ７０の間は、通信リンク７２を介して接続される。第１のチップ７０－１の出力端子は、第２のチップ７０－２の入力端子に、第１の通信リンク７２－１を介して接続される。第ｋのチップ７０－ｋの出力端子は、第（ｋ＋１）のチップ７０－（ｋ＋１）の入力端子に、第ｋの通信リンク７２－ｋを介して接続される。そして、第（Ｐ_ｒ３＋１）のチップ７０－（Ｐ_ｒ３＋１）の出力端子は、第１のチップ７０－１の入力端子に、第（Ｐ_ｒ３＋１）の通信リンク７２－（Ｐ_ｒ３＋１）を介して接続される。このように、（Ｐ_ｒ３＋１）個のチップ７０－１～７０－（Ｐ_ｒ３＋１）は、リングトポロジの態様で相互接続される。

【0179】

例えば、チップ７０の入力端子および出力端子は、ＱＳＦＰ（Quad Small Form-factor Pluggable）ポートであってよい。また、通信リンク７２は、ＱＳＦＰ対応光学ケーブルまたはＱＳＦＰ対応メタルケーブルであってよい。また、２つのチップ７０の間の通信リンク７２は、高速シリアルリンク，イーサーネットリンクまたはｐｅｅｒ－ｔｏ－ｐｅｅｒリンクであってもよい。

【0180】

なお、本実施形態では、それぞれのチップ７０は、合成ストリームを送受信しているが、第１中間ストリームＸ´および第２中間ストリームＢをそれぞれ別個に送受信してもよい。この場合、（Ｐ_ｒ３＋１）個のチップ７０－１～７０－（Ｐ_ｒ３＋１）は、２系統のリングトポロジの態様で相互接続される。

【0181】

このような第３実施形態に係る計算装置１０は、最適化問題により決定すべき第１変数ｘ_ｉの個数が変更しても、分割行列乗算部６０の個数を変更することにより、対応することができる。従って、計算装置１０は、最適化問題により決定すべき第１変数ｘ_ｉの個数が大幅に増加した場合、例えば、同一の構成のチップ７０の数を増加させれば、対応することができる。また、計算装置１０は、複数の分割行列乗算部６０により並列的に行列演算が実行されるので、最適化問題を短時間で完了させることができる。

【0182】

（第４実施形態）
第４実施形態に係る計算装置１０について説明する。

【0183】

図１２は、第４実施形態でのＮ個の第１中間変数ｘ_ｉ´、係数行列ＪおよびＮ個の第２中間変数ｂ_ｉの関係を示す図である。第４実施形態において、Ｎ個の第１中間変数ｘ_ｉ´、係数行列ＪおよびＮ個の第２中間変数ｂ_ｉは、第３実施形態と同様の関係に加えて、さらに、図１２に示すような関係がある。

【0184】

Ｎ個の第１中間変数ｘ_ｉ´は、Ｎ_ｓ個のデータセットに分割される。Ｎ_ｓ個のデータセットのそれぞれは、Ｐ_ｃ個の第１中間変数ｘ_ｉ´を含む。Ｎ_ｓおよびＰ_ｃは、Ｎの約数である。例えば、Ｎ個の第１中間変数ｘ_ｉ´は、ｘ´ｂ０、ｘ´ｂ１、…、ｘ´ｂＮｓのＮ_ｓ個のデータセットに分割される。

【0185】

Ｐ_ｒ３個の分割行列のそれぞれは、Ｐ_ｒ２個のサブ行列に分割される。Ｐ_ｒ２個のサブ行列のそれぞれは、Ｐ_ｒ１行×Ｎ列の係数Ｊ_ｉ，ｊを含む。例えば、ＪＧ０の分割行列は、ｊｂ０、ｊｂ１、…、ｊｂｓ、…、ｊｂＰｒ２－１のＰ_ｒ２個のサブ行列に分割される。

【0186】

Ｐ_ｒ１およびＰ_ｒ２は、Ｎの約数であり、Ｐ_ｒ１×Ｐ_ｒ２×Ｐ_ｒ３は、Ｎとなる。ｓは、０からＰ_ｒ２－１までの任意の整数である。

【0187】

Ｎ個の第２中間変数ｂ_ｉに含まれるＰ_ｒ３個のブロックのそれぞれは、Ｐ_ｒ２個のサブブロックに分割される。Ｐ_ｒ２個のサブブロックのそれぞれは、Ｐ_ｒ１個の第２中間変数ｂ_ｉを含む。例えば、ＢＧ０のブロックは、ｂｂ０、ｂｂ１、…、ｂｂｓ、…、ｂｂＰｒ２－１のＰ_ｒ２個のサブブロックに分割される。

【0188】

そして、ｋ番目のブロックに含まれるＰ_ｒ２個のサブブロックは、ｋ番目の分割行列に含まれるＰ_ｒ２個のサブ行列に一対一で対応付けられる。例えば、ｋ番目のブロックＢＧｋに含まれるｓ番目のサブブロックは、ｋ番目の分割行列ＪＧｋに含まれるｓ番目のサブ行列ｊｂｓに対応する。

【0189】

第４実施形態において、分割行列乗算部６０は、対応する分割行列に含まれるサブ行列毎に、Ｎ個の第１中間変数ｘ_ｉ´との行列乗算を実行する。例えば、ｋ番目の分割行列乗算部６０は、Ｎ個の第１中間変数ｘ_ｉ´と、ｋ番目の分割行列ＪＧｋに含まれるＰ_ｒ２個のサブ行列のそれぞれとを別個に行列乗算をすることにより、ｋ番目のブロックＢＧｋに含まれるＰ_ｒ２個のサブブロックを算出する。

【0190】

図１３は、第４実施形態に係る分割行列乗算部６０の構成を示す図である。分割行列乗算部６０に含まれる実行部６６は、Ｐ_ｒ２個のサブ行列乗算部８０と、多重化部８２とを含む。

【0191】

Ｐ_ｒ２個のサブ行列乗算部８０は、対応する分割行列に含まれるＰ_ｒ２個のサブ行列に一対一で対応付けられる。例えば、ｋ番目の分割行列に対応付けられた分割行列乗算部６０に含まれるＰ_ｒ２個のサブ行列乗算部８０は、ｋ番目の分割行列に含まれるＰ_ｒ２個のサブ行列に一対一で対応付けられる。

【0192】

第ｋ番目の分割行列乗算部６０に含まれるＰ_ｒ２個のサブ行列乗算部８０のそれぞれは、Ｎ個の第１中間変数ｘ_ｉ´と、対応するサブ行列とを行列乗算することにより、対応するサブブロックに含まれるＰ_ｒ１個の第２中間変数ｂ_ｉを算出する。

【0193】

また、Ｐ_ｒ２個のサブ行列乗算部８０のそれぞれは、対応するサブブロックに含まれるＰ_ｒ１個の第２中間変数ｂ_ｉを１クロックサイクルで並列に出力する。例えば、ｋ番目の分割行列乗算部６０に含まれるｓ番目のサブ行列乗算部８０は、ｋ番目のブロックに含まれるｓ番目のサブブロックに含まれるＰ_ｒ１個の第２中間変数ｂ_ｉを、同一のクロックサイクルに出力する。

【0194】

さらに、Ｐ_ｒ２個のサブ行列乗算部８０のそれぞれは、他のサブ行列乗算部８０とは異なるクロックサイクルにおいて、Ｐ_ｒ１個の第２中間変数ｂ_ｉを出力する。つまり、第２中間変数ｂ_ｉは、同一のクロックサイクルに、複数のサブ行列乗算部８０から出力されることはない。

【0195】

多重化部８２は、Ｐ_ｒ２個のサブ行列乗算部８０のそれぞれから出力されたＰ_ｒ１個の第２中間変数ｂ_ｉのセットを多重化することにより、１クロックサイクルにＰ_ｒ１個の第２中間変数ｂ_ｉを含む第２中間ストリームＢを生成する。例えば、ｋ番目の分割行列乗算部６０に含まれる多重化部８２は、ｋ番目のブロックに含まれるＰ_ｒ２個のサブブロックを含む第２中間ストリームＢを、Ｐ_ｒ２クロックサイクルで出力する。

【0196】

分割行列乗算部６０に含まれるバッファ部６２は、シフトレジスタとして機能するＰ_ｒ２段のレジスタ８４と、バッファ内受信部８６と、バッファ内送信部８８とを含む。

【0197】

Ｐ_ｒ２段のレジスタ８４は、Ｐ_ｒ２個のサブ行列乗算部８０に一対一に対応付けられる。Ｐ_ｒ２段のレジスタ８４のそれぞれは、Ｐ_ｃ個の第１中間変数ｘ_ｉ´を含むデータセットを１クロックサイクル記憶する。Ｐ_ｒ２段のレジスタ８４のそれぞれは、次のクロックサイクルにおいて、記憶しているＰ_ｃ個の第１中間変数ｘ_ｉ´を含むデータセットを次段のレジスタ８４に並列に転送する。

【0198】

バッファ内受信部８６は、第１中間ストリームＸ´を受信し、受信した第１中間ストリームＸ´をＰ_ｃ個のワード幅のストリームに変換する。そして、バッファ内受信部８６は、１クロックサイクル毎に、Ｐ_ｃ個の第１中間変数ｘ_ｉ´を含むデータセットを先頭のレジスタ８４に書き込む。

【0199】

バッファ内送信部８８は、１クロックサイクル毎に、最終段のレジスタ８４からＰ_ｃ個の第１中間変数ｘ_ｉ´を含むデータセットを読み出し、第１中間ストリームＸ´に変換する。そして、バッファ内送信部８８は、第１中間ストリームＸ´を送信する。

【0200】

Ｐ_ｒ２個のサブ行列乗算部８０のそれぞれは、対応するレジスタ８４に格納されているＰ_ｃ個の第１中間変数ｘ_ｉ´を含むデータセットを１クロックサイクル毎に読み出す。Ｐ_ｒ２個のサブ行列乗算部８０のそれぞれは、１クロックサイクル毎に、読み出したＰ_ｃ個の第１中間変数ｘ_ｉ´のそれぞれと、対応するサブ行列における対応する列の係数Ｊ_ｉ，ｊと乗算する。そして、Ｐ_ｒ２個のサブ行列乗算部８０のそれぞれは、対応するサブ行列に含まれる行毎に、第１中間変数ｘ_ｉ´と係数Ｊ_ｉ，ｊとの乗算結果を累積加算する。これにより、Ｐ_ｒ２個のサブ行列乗算部８０のそれぞれは、対応するサブブロックに含まれるＰ_ｒ１個の第２中間変数ｂ_ｉを算出することができる。

【0201】

ここで、Ｐ_ｒ２個のサブ行列乗算部８０のそれぞれは、対応するレジスタ８４に、Ｎ個の第１中間変数ｘ_ｉ´のうちの先頭の第１中間変数ｘ_０´から末尾の第１中間変数ｘ_Ｎ－１´が格納される前の期間、乗算および累積加算を実行する。そして、Ｐ_ｒ２個のサブ行列乗算部８０のそれぞれは、対応するレジスタ８４に末尾の第１中間変数ｘ_Ｎ－１´が格納されたクロックサイクルから所定数のクロックサイクル経過後に、対応するサブブロックに含まれるＰ_ｒ１個の第２中間変数ｂ_ｉを出力する。従って、Ｐ_ｒ２個のサブ行列乗算部８０のそれぞれは、互いに異なるクロックサイクルに、対応するサブブロックに含まれるＰ_ｒ１個の第２中間変数ｂ_ｉを出力することができる。

【0202】

このような構成の第４実施形態に係る計算装置１０は、Ｐ_ｒ３×Ｐ_ｒ２の並列度で行列乗算をすることができる。これにより、第４実施形態に係る計算装置１０によれば、行列乗算を高速に実行することができる。

【0203】

（第５実施形態）
第５実施形態に係る計算装置１０について説明する。

【0204】

図１４は、第５実施形態でのＮ個の第１中間変数ｘ_ｉ´、係数行列ＪおよびＮ個の第２中間変数ｂ_ｉの関係を示す図である。第５実施形態において、Ｎ個の第１中間変数ｘ_ｉ´、係数行列ＪおよびＮ個の第２中間変数ｂ_ｉは、第４実施形態と同様の関係に加えて、さらに、図１４に示すような関係がある。

【0205】

Ｐ_ｒ３個の分割行列のそれぞれは、Ｐ_ｒ２個のサブ行列に分割される。さらに、Ｐ_ｒ２個のサブ行列のそれぞれは、Ｐ_ｃ個の列単位で、Ｎ_ｓ個の係数セットに分割される。それぞれの係数セットは、Ｐ_ｒ１行×Ｐ_ｃ列の係数Ｊ_ｉ，ｊを含む。例えば、ＪＧ０の分割行列に含まれるｊｂ０のサブ行列は、ｊｂ０（０）、ｊｂ０（１）、…、ｊｂ０（Ｎ_ｓ－１）のＮ_ｓ個の係数セットに分割される。

【0206】

また、Ｎ_ｓ個の係数セットは、Ｎ個の第１中間変数ｘ_ｉ´をＰ_ｃ個毎に分割したＮ_ｓ個のデータセットに一対一に対応する。

【0207】

第５実施形態において、サブ行列乗算部８０は、１つの係数セットに含まれるＰ_ｒ１個の行のそれぞれについて、Ｐ_ｃ個の係数Ｊ_ｉ，ｊと対応するＰ_ｃ個の第１中間変数ｘ_ｉ´との乗累算値を算出する。そして、サブ行列乗算部８０は、Ｐ_ｒ１個の行毎に、Ｎ_ｓ個の係数セットのそれぞれについて算出した全ての乗累算値を加算する。これにより、サブ行列乗算部８０は、Ｐ_ｒ１個の行のそれぞれについて、Ｎ個の係数Ｊ_ｉ，ｊとＮ個の第１中間変数ｘ_ｉ´とを乗累算することができる。

【0208】

図１５は、第６実施形態に係るサブ行列乗算部８０の構成を、対応するレジスタ８４とともに示す図である。それぞれのサブ行列乗算部８０は、Ｐ_ｒ１個の乗累算部９０を含む。

【0209】

Ｐ_ｒ１個の乗累算部９０は、対応するサブ行列に含まれるＰ_ｒ１個の行に一対一で対応付けられる。例えば、ｋ番目の分割行列に対応付けられた分割行列乗算部６０に含まれるｓ番目のサブ行列に対応付けられたＰ_ｒ１個の乗累算部９０は、ｋ番目の分割行列に含まれるｓ番目のサブ行列に含まれるＰ_ｒ１個の行に一対一で対応付けられる。

【0210】

Ｐ_ｒ１個の乗累算部９０は、全て同一の構成である。Ｐ_ｒ１個の乗累算部９０のそれぞれは、係数行列Ｊにおける対応する行と、Ｎ個の第１中間変数ｘ_ｉ´とを乗累算することにより、対応するサブブロックに含まれる対応する位置の第２中間変数ｂ_ｉを算出する。Ｐ_ｒ１個の乗累算部９０は、第２中間変数ｂ_ｉを並行に算出して、同一のクロックサイクルに出力する。

【0211】

より詳しくは、Ｐ_ｒ１個の乗累算部９０のそれぞれは、Ｐ_ｒ２段のレジスタ８４のうちの対応するレジスタ８４に順次に記憶される、第１中間ストリームＸ´の先頭の第１中間変数ｘ_０´から末尾のＮ個の第１中間変数ｘ_Ｎ－１´までを、クロックサイクル毎に取得する。この場合、Ｐ_ｒ１個の乗累算部９０のそれぞれは、１クロックサイクルに、Ｐ_ｃ個の第１中間変数ｘ_ｉ´を含むデータセットを取得する。そして、Ｐ_ｒ１個の乗累算部９０のそれぞれは、データセットの取得をＮ_ｓ（Ｎ_ｓ＝Ｎ／Ｐ_ｃ）クロックサイクルに渡って実行することにより、Ｎ_ｓ個のデータセットを取得する。また、Ｐ_ｒ１個の乗累算部９０のうちのｐ番目（ｐは、０からＰ_ｒ１－１までの任意の整数）の乗累算部９０は、１クロックサイクルに、取得したデータセットに対応する係数セットに含まれる、ｐ番目に対応する行に含まれるＰ_ｃ個の係数（（ｊｐ，ｓ０）～（ｊｐ，ＳＰｃ－１））を取得する。そして、Ｐ_ｒ１個の乗累算部９０のそれぞれは、係数セットに含まれる対応するＰ_ｃ個の係数を、Ｎ_ｓクロックサイクルに渡って取得する。Ｐ_ｒ１個の乗累算部９０のそれぞれは、１クロックサイクル毎に、Ｐ_ｃ個の第１中間変数ｘ_ｉ´と、対応する行に含まれる対応するＰ_ｃ個の係数Ｊ_ｉ，ｊとを乗累算する。そして、Ｐ_ｒ１個の乗累算部９０のそれぞれは、乗累算結果を、Ｎ_ｓクロックサイクルに渡って累積加算することにより、第２中間変数ｂ_ｉを算出する。

【0212】

図１６は、分割行列メモリ６４に記憶された分割行列を示す図である。分割行列メモリ６４は、分割行列をＰ_ｒ２個のサブ行列に分割して記憶する。Ｐ_ｒ２個のサブ行列のそれぞれは、対応するサブ行列乗算部８０へと並列に出力される。

【0213】

Ｐ_ｒ２個のサブ行列のそれぞれは、Ｎ_ｓ個の係数セットを含む。Ｎ_ｓ個の係数セットのそれぞれは、Ｐ_ｃ×Ｐ_ｒ１個の係数を含む。分割行列メモリ６４は、Ｐ_ｒ２個のサブ行列のそれぞれについて、１クロックサイクルにおいて、１つの係数セットに含まれるＰ_ｃ×Ｐ_ｒ１個の係数を並列に出力することが可能となっている。

【0214】

図１７は、１つのサブ行列乗算部８０に含まれるＰ_ｒ１個の乗累算部９０と、そのサブ行列乗算部８０に送信されるサブ行列を示す図である。

【0215】

１つのサブ行列乗算部８０に含まれるＰ_ｒ１個の乗累算部９０のそれぞれには、１クロックサイクル毎に、対応するレジスタ８４に格納されたＰ_ｃ個の第１中間変数ｘ_ｉ´を含むデータセットがブロードキャストされる。

【0216】

分割行列メモリ６４は、それぞれのサブ行列について、Ｎ_ｓ個の係数セットを含む。分割行列メモリ６４は、１クロックサイクル毎に、それぞれのサブ行列に含まれる１つの係数セットが、ポインタにより特定される。より具体的には、分割行列メモリ６４は、そのサブ行列に対応するレジスタ８４に格納されたデータセットに対応する係数セットが、特定される。

【0217】

分割行列メモリ６４は、クロックサイクル毎に、ポインタにより特定された係数セットに含まれるＰ_ｃ×Ｐ_ｒ１個の係数を並列に出力する。係数セットに含まれるＰ_ｃ×Ｐ_ｒ１個の係数のそれぞれは、出力先の乗累算部９０が予め定められている。分割行列メモリ６４は、１つの係数セットに含まれるＰ_ｃ×Ｐ_ｒ１個の係数のそれぞれを、予め定められた乗累算部９０へと出力する。例えば、係数セットにおける先頭からＰ_ｃ番目までのＰ_ｃ個の係数は、１番目の乗累算部９０に出力される。また、例えば、（Ｐ_ｃ＋１）番目から（２×Ｐ_ｃ）個目までのＰ_ｃ個の係数は、２番目の乗累算部９０に出力される。また、（Ｐ_ｒ１－Ｐ_ｃ）番目からＰ_ｒ１番目までのＰ_ｃ個の係数は、Ｐ_ｒ１番目の乗累算部９０に出力される。

【0218】

図１８は、乗累算部９０の構成を示す図である。乗累算部９０は、Ｐ_ｃ個の乗算器９２と、加算器９４と、累加算器９６とを含む。乗累算部９０は、クロックサイクル毎に、Ｐ_ｃ個の第１中間変数ｘ_ｉ´を含むデータセットと、Ｐ_ｃ個の係数Ｊ_ｉ，ｊを含む係数セットとを取得する。

【0219】

データセットに含まれるＰ_ｃ個の第１中間変数ｘ_ｉ´と、係数セットに含まれるＰ_ｃ個の係数Ｊ_ｉ，ｊとは、一対一で対応する。また、Ｐ_ｃ個の乗算器９２は、データセットに含まれるＰ_ｃ個の第１中間変数ｘ_ｉ´、および、係数セットに含まれるＰ_ｃ個の係数Ｊ_ｉ，ｊに一対一で対応する。Ｐ_ｃ個の乗算器９２のそれぞれは、データセットに含まれる対応する１つの第１中間変数ｘ_ｉ´と、係数セットに含まれる対応する１つの係数Ｊ_ｉ，ｊとを乗算することにより、乗算値を出力する。Ｐ_ｃ個の乗算器９２のそれぞれは、クロックサイクル毎に、乗算値を出力する。

【0220】

加算器９４は、クロックサイクル毎に、Ｐ_ｃ個の乗算器９２から出力されたＰ_ｃ個の乗算値を加算することにより、乗累算値を算出する。累加算器９６は、クロックサイクル毎に、加算器９４から出力された乗累算値を累積加算する。また、累加算器９６は、対応するレジスタ８４に、第１中間ストリームＸ´における先頭の第１中間変数ｘ_０´が格納されたタイミング（Ｓ０＝０）において、累積加算値を０にリセットする。

【0221】

このような構成の乗累算部９０は、Ｐ_ｒ２段のレジスタ８４のうちの対応するレジスタ８４に順次に記憶される、第１中間ストリームＸ´の先頭の第１中間変数ｘ_０´から末尾の第１中間変数ｘ_Ｎ－１´までのＮ個の第１中間変数ｘ_ｉ´を、クロックサイクル毎に取得する。さらに、乗累算部９０は、取得したそれぞれの第１中間変数ｘ_ｉ´と、係数行列Ｊにおける対応する行に含まれる、取得した第１中間変数ｘ_ｉ´に対応する列の係数Ｊ_ｉ，ｊとを乗算する。そして、乗累算部９０は、第１中間変数ｘ_ｉ´と係数Ｊ_ｉ，ｊとの乗算結果を、第１中間ストリームＸ´の先頭の第１中間変数ｘ_０´から末尾の第１中間変数ｘ_Ｎ－１´まで累積加算する。このような処理により、乗累算部９０は、対応するサブブロックに含まれる対応する位置の第２中間変数ｂ_ｉを算出することができる。

【0222】

図１９は、第５実施形態におけるパラメータの具体的な値の一例、および、処理タイミングの一例を示す図である。

【0223】

図１９の例において、Ｎ＝１６３８４である。また、図１９の例において、Ｐ_ｃ＝４、Ｎ_Ｓ＝４０９６である。また、図１９の例において、Ｐ_ｒ１＝８、Ｐ_ｒ２＝２５６、Ｐ_ｒ３＝８である。また、図１９において、ｔ０、ｔ１、ｔ２、…、ｔ６１４３は、クロックサイクルの順序を表す。

【0224】

Ｎ個の第１中間変数ｘ_ｉ´における先頭のデータセットは、ｔ０に、先頭の行列乗算部２８における先頭のレジスタ８４に格納される。従って、ＪＧ０の分割行列におけるｊｂ０のサブ行列における先頭の係数セットは、ｔ０に読み出される。

【0225】

また、Ｎ個の第１中間変数ｘ_ｉ´における末尾のデータセットは、ｔ４０９５に、先頭の行列乗算部２８における先頭のレジスタ８４に格納される。従って、ＪＧ０の分割行列におけるｊｂ０のサブ行列における末尾の係数セットは、ｔ４０９５に読み出される。

【0226】

そして、Ｎ個の第２中間変数ｂ_ｉにおける先頭のブロックは、ＪＧ０の分割行列におけるｊｂ０のサブ行列における末尾の係数セットの乗累算が完了したクロックサイクル（ｔ４０９５）以後に、出力可能となる。従って、第２中間変数ｂ_ｉにおける先頭のブロックは、ｔ４０９５＋α（αは、所定の遅延時間）に出力される。

【0227】

Ｎ個の第１中間変数ｘ_ｉ´における先頭のデータセットは、ｔ０から（Ｐ_ｒ１×Ｐ_ｒ３＝２０４８）クロックサイクル遅延された後に、最後の行列乗算部２８における最後のレジスタ８４に格納される。従って、ＪＧＰｒ３－１の分割行列におけるｊｂＰｒ２－１のサブ行列における先頭の係数セットは、ｔ２０４７に読み出される。

【0228】

また、Ｎ個の第１中間変数ｘ_ｉ´における末尾のデータセットは、ｔ４０９５から（Ｐ_ｒ１×Ｐ_ｒ３＝２０４８）クロックサイクル遅延された後に、最後の行列乗算部２８における最後のレジスタ８４に格納される。従って、ＪＧＰｒ３－１の分割行列におけるｊｂＰｒ２－１のサブ行列における末尾の係数セットは、ｔ６１４３に読み出される。

【0229】

そして、Ｎ個の第２中間変数ｂ_ｉにおける末尾のブロックは、ＪＧＰｒ３－１の分割行列におけるｊｂＰｒ２－１のサブ行列における末尾の係数セットの乗累算が完了したクロックサイクル（ｔ６１４３）以後に、出力可能となる。従って、第２中間変数ｂ_ｉにおける末尾のブロックは、ｔ６１４３＋αにおいて、出力される。

【0230】

このような構成の第５実施形態に係る計算装置１０は、Ｐ_ｒ３×Ｐ_ｒ２×Ｐ_ｒ１の並列度で行列乗算をすることができる。これにより、第５実施形態に係る計算装置１０によれば、行列乗算を高速に実行することができる。

【0231】

（第６実施形態）
第６実施形態に係る計算装置１０について説明する。

【0232】

図２０は、第６実施形態に係る時間発展部３０の構成を、複数の行列乗算部２８とともに示す図である。第６実施形態において、それぞれの行列乗算部２８は、１クロックサイクルにＰ_ｒ１個の第２中間変数ｂ_ｉを含む第２中間ストリームＢを出力する。そして、第６実施形態において、時間発展部３０は、１クロックサイクルにＰ_ｒ１個の第２中間変数ｂ_ｉを含む第２中間ストリームＢを受信する。

【0233】

そして、第６実施形態に係る時間発展部３０は、Ｐ_ｒ１個の第１変数メモリ４０と、Ｐ_ｒ１個の第２変数メモリ４２と、Ｐ_ｒ１個の第１加算部４４と、Ｐ_ｒ１個の関数演算部４６と、Ｐ_ｒ１個の第１乗算部４８と、１個の第１中間変数メモリ５０とを有する。

【0234】

Ｐ_ｒ１個の第１変数メモリ４０、Ｐ_ｒ１個の第２変数メモリ４２、Ｐ_ｒ１個の第１加算部４４、Ｐ_ｒ１個の関数演算部４６およびＰ_ｒ１個の第１乗算部４８は、１クロックサイクルに含まれるＰ_ｒ１個の第２中間変数ｂ_ｉに一対一で対応する。

【0235】

そして、Ｐ_ｒ１個の第１加算部４４のそれぞれおよびＰ_ｒ１個の関数演算部４６のそれぞれは、１クロックサイクルに含まれるＰ_ｒ１個の第２中間変数ｂ_ｉのうち対応する１つの第２中間変数ｂ_ｉについての演算処理を実行する。また、Ｐ_ｒ１個の第１変数メモリ４０のそれぞれおよびＰ_ｒ１個の第２変数メモリ４２のそれぞれは、１クロックサイクルに含まれるＰ_ｒ１個の第２中間変数ｂ_ｉのうち対応する１つの第２中間変数ｂ_ｉを用いて算出された第１変数ｘ_ｉおよび第２変数ｙ_ｉを記憶する。また、Ｐ_ｒ１個の第１乗算部４８のそれぞれは、１クロックサイクルに含まれるＰ_ｒ１個の第２中間変数ｂ_ｉのうち対応する１つの第２中間変数ｂ_ｉを用いて算出された第１変数ｘ_ｉに対する演算処理を実行する。

【0236】

このように、第６実施形態に係る時間発展部３０は、１クロックサイクルに含まれるＰ_ｒ１個の第２中間変数ｂ_ｉに対して、Ｎ個の第１変数ｘ_ｉおよびＮ個の第２変数ｙ_ｉの算出処理を、Ｐ_ｒ１の並列度で実行する。これにより、第６実施形態に係る計算装置１０は、Ｎ個の第１変数ｘ_ｉおよびＮ個の第２変数ｙ_ｉの算出処理を高速に実行することができる。

【0237】

図２１は、第１中間変数ｘ_ｉ´および第２中間変数ｂ_ｉの出力タイミングを示す図である。より詳しくは、図２１の（Ａ）は、時間発展部３０から先頭の行列乗算部２８に第１中間変数ｘ_ｉ´が出力されるタイミングを示す。図２１の（Ｂ）は、末尾の行列乗算部２８から時間発展部３０へ第２中間変数ｂ_ｉが出力されるタイミングを示す。図２１の（Ｃ）は、時間発展部３０による第１中間変数ｘ_ｉ´の算出タイミングを示す。

【0238】

第１中間変数ｘ_ｉ´は、Ｐ_ｃ個の並列度で転送がされる。従って、図２１の（Ａ）に示すように、第１時刻における第１中間変数（ｘ´ｂ０～ｘ´ｂ４０９５（ｔ_１））の転送期間は、Ｎ_Ｓ（＝Ｎ／Ｐ_ｃ）クロックサイクルとなる。

【0239】

また、第２中間変数ｂ_ｉは、Ｐ_ｒ１個の並列度で転送がされる。従って、図２１の（Ｂ）に示すように、第１時刻における第２中間変数（ｂｂ０～ｂｂ２０４７（ｔ_１））の転送期間は、Ｎ／Ｐ_ｒ１クロックサイクルとなる。

【0240】

また、時間発展部３０は、Ｐ_ｒ１個の並列度で処理が実行される。従って、図２１の（Ｃ）に示すように、第２時刻における第２中間変数（ｂｂ０～ｂｂ２０４７（ｔ_２））の演算期間は、Ｎ／Ｐ_ｒ１クロックサイクルとなる。

【0241】

ここで、Ｌ_ａは、第１時刻における最後の第１中間変数（ｘ´ｂ４０９５（ｔ_１））の出力が完了してから、第１時刻における最初の第２中間変数（ｂｂ０（ｔ_１））の出力が開始するまでの遅延時間である。Ｌ_ｂは、第１時刻における最初の第２中間変数（ｂｂ０（ｔ_１））の出力が開始してから、第２時刻における最初の第１中間変数（ｘ´ｂ０（ｔ_２））が算出されるまでの遅延時間である。Ｌ_ｃは、第２時刻における最初の第１中間変数（ｘ´ｂ０（ｔ_２））が算出されてから、第２時刻における最初の第１中間変数（ｘ´ｂ０（ｔ_２））が出力されるまでの遅延時間である。

【0242】

ここで、あるループ処理の開始から次のループ処理の開始までの期間（１ループ期間）は、Ｎ_Ｓ＋Ｌ_ａ＋Ｌ_ｂ＋Ｌ_ｃとなる。計算装置１０は、（Ｌ_ｂ＋Ｌ_ｃ）を、第１時刻における第２中間変数（ｂｂ０～ｂｂ２０４７（ｔ_１））の転送期間（Ｎ／Ｐ_ｒ１）より短くすることができる。従って、計算装置１０では、第１時刻における第２中間変数（ｂｂ０～ｂｂ２０４７（ｔ_１））の出力が完了する前に、第２時刻における第１中間変数（ｘ´ｂ０～ｘ´ｂ４０９５（ｔ_２））の出力が開始される。すなわち、計算装置１０は、ループ処理のオーバラップを実現している。計算装置１０によれば、このようなオーバラップの実現により、高速に処理を実行することができる。

【0243】

また、Ｎが大きい場合、Ｎ_Ｓ＞＞Ｌ_ａ＋Ｌ_ｂ＋Ｌ_ｃとなる。従って、Ｎが大きい場合、Ｌ_ａ＋Ｌ_ｂ＋Ｌが全体の実行時間に対して無視できる程度に短くなる。この場合、計算装置１０での行列乗算時間は、Ｎ_Ｓ（＝Ｎ／Ｐ_ｃ）クロックサイクルとみなすことができる。

【0244】

例えば、シングルコアのプロセッサによるサイズがＮの行列演算時間は、（Ｎ×Ｎ）クロックサイクルである。シングルコアのプロセッサによる行列乗算時間に対する、計算装置１０での行列乗算時間は、（Ｎ／Ｐ_ｃ）／Ｎ×Ｎである。従って、計算装置１０は、シングルコアのプロセッサに対して、１／（Ｐ_ｃ×Ｎ）の時間で行列乗算を実行することができる。

【0245】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0246】

１０ 計算装置
２０ 演算部
２２ 入力部
２４ 出力部
２６ 設定部
２８ 行列乗算部
３０ 時間発展部
３２ 管理部
３６ 係数行列メモリ
３８ 行列乗算実行部
４０ 第１変数メモリ
４２ 第２変数メモリ
４４ 第１加算部
４６ 関数演算部
４８ 第１乗算部
５０ 第１中間変数メモリ
６０ 分割行列乗算部
６２ バッファ部
６４ 分割行列メモリ
６６ 実行部
６８ セレクタ
８０ サブ行列乗算部
８２ 多重化部
８４ レジスタ
８６ バッファ内受信部
８８ バッファ内送信部
９０ 乗累算部
９２ 乗算器
９４ 加算器
９６ 累加算器

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】