特許 7552109 パルス発生回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-09

(45)【発行日】2024-09-18

(54)【発明の名称】パルス発生回路

(51)【国際特許分類】

   H03K 17/16 20060101AFI20240910BHJP

   H03K 17/687 20060101ALI20240910BHJP

   H03K 17/22 20060101ALI20240910BHJP

【ＦＩ】

H03K17/16 L

H03K17/687 F

H03K17/22 E

【請求項の数】 2

(21)【出願番号】P 2020118003

(22)【出願日】2020-07-08

(65)【公開番号】P2022015280

(43)【公開日】2022-01-21

【審査請求日】2023-05-25

(73)【特許権者】

【識別番号】000106276

【氏名又は名称】サンケン電気株式会社

(74)【代理人】

【識別番号】100097113

【弁理士】

【氏名又は名称】堀 城之

(72)【発明者】

【氏名】井上 隆

【審査官】及川 尚人

(56)【参考文献】

【文献】特開２００５－２４２７６９（ＪＰ，Ａ）

【文献】特開２０１２－０６５２３５（ＪＰ，Ａ）

【文献】特開２０１８－１５７０８４（ＪＰ，Ａ）

【文献】再公表特許第２０１５／０４５５３４（ＪＰ，Ａ１）

【文献】特開平１１－２６０４２３（ＪＰ，Ａ）

【文献】特開２００８－０４８２９８（ＪＰ，Ａ）

【文献】特開２０２０－０８８８４２（ＪＰ，Ａ）

【文献】特開２０１０－２２３７９６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ １７／００－１７／７０

(57)【特許請求の範囲】

【請求項1】

ハイサイドスイッチング素子のオンオフを指令する入力信号の切り替わり時にのみセットパルス、リセットパルスを発生させ、レベルシフト回路を介して前記ハイサイドスイッチング素子のオン、オフ状態を駆動するパルス発生回路であって、
前記入力信号の第１状態から第２状態への変化に基づいて前記リセットパルスを出力するリセットパルス発生回路と、
前記入力信号の前記第２状態から前記第１状態への変化に基づいて前記セットパルスを出力するセットパルス発生回路と、
第１の電源電圧から前記第１の電源電圧より低い第２の電源電圧を生成し、前記リセットパルス発生回路及び前記セットパルス発生回路を含む信号伝達回路系の電源として供給する内部電源と、
前記第１の電源電圧と前記第２の電源電圧との電圧差が所定の閾値以下に下がったことを検出して電圧低下信号を出力する差分検出器と、
前記電圧低下信号を受けて瞬断リセットパルスを生成し、前記リセットパルス発生回路が出力する前記リセットパルスに割り込ませる瞬断リセットパルス発生回路と、を備え、
前記差分検出器は、第１のＰＮＰトランジスタと第２のＰＮＰトランジスタで構成され、前記第１のＰＮＰトランジスタと前記第２のＰＮＰトランジスタの各エミッタが前記第１の電源電圧の正極に接続され、前記第１のＰＮＰトランジスタと前記第２のＰＮＰトランジスタの各ベースと前記第１のＰＮＰトランジスタのコレクタが接続され、前記第１のＰＮＰトランジスタのコレクタは少なくとも１個のダイオードと第１の抵抗の直列回路を介して前記第２の電源電圧の正極に接続され、前記第２のＰＮＰトランジスタのコレクタから前記電圧低下信号を出力し、
前記瞬断リセットパルス発生回路は、第３のＰＮＰトランジスタと第４のＰＮＰトランジスタと第５のＮＰＮトランジスタから構成され、
前記第３のＰＮＰトランジスタと前記第４のＰＮＰトランジスタの各エミッタが前記第２の電源電圧の正極に接続され、
前記第３のＰＮＰトランジスタと前記第４のＰＮＰトランジスタの各ベースと前記第４のＰＮＰトランジスタのコレクタが接続され、
前記第４のＰＮＰトランジスタのコレクタは第３の抵抗を介してＧＮＤに接地され、
前記第３のＰＮＰトランジスタのコレクタは前記第５のＮＰＮトランジスタのコレクタに接続され、
前記第５のＮＰＮトランジスタのエミッタは前記ＧＮＤに接地され、前記第５のＮＰＮトランジスタのベースは第２の抵抗を介して前記第２のＰＮＰトランジスタのコレクタに接続されたことを特徴とするパルス発生回路。

【請求項2】

前記差分検出器は、前記第１のＰＮＰトランジスタのコレクタに接続される前記ダイオードの数を選定することで、前記第１の電源電圧と前記第２の電源電圧との前記電圧差を調整することを特徴とする請求項１に記載のパルス発生回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、リセットパルス、セットパルス等を出力するパルス発生回路に関し、特にスイッチング素子がブリッジ接続されたパワーデバイスのハイサイドスイッチング素子を駆動するハイサイドレベルシフト回路に適したパルス発生回路に関する。

【背景技術】

【0002】

近年、ＰＷＭインバータ、ＬＬＣ回路などといった応用回路において、フルブリッジあるいはハーフブリッジ構成される、高電位（ハイサイド）と低電位（ローサイド）との間に直列に接続された２つのスイッチング素子のうちハイサイドを駆動する回路として、高耐圧集積回路によるレベルシフト回路が使用されている。

【0003】

この種のレベルシフト回路においては、消費電力の低減のため、外部から入力されるハイサイドスイッチング素子のオン指令、オフ指令の切り替わり時にのみ数百ｎｓ程度の短いオンパルス、オフパルスを発生させ、それらのパルスをハイサイドスイッチング素子駆動回路に伝達し、ラッチ回路によってオン、オフ状態を保持するといった構成がとられている。
図６に従来技術の構成例を示す。

【0004】

図６に示す入力回路ＩＰは、所定のタイミングで「Ｈ」、「Ｌ」の切り替わる入力信号Ｂを入力させ出力するものである。ここでは、入力回路ＩＰに入力される入力信号Ｂは負論理の信号であり、入力信号が「Ｌ」から「Ｈ」に立ち上がったときにハイサイドスイッチング素子ＭＮ１０が非導通とされ、入力信号が「Ｈ」から「Ｌ」に立ち下がったときにハイサイドスイッチング素子ＭＮ１０が導通されるものとする。
図６に示す半導体回路１ａでは、セットパルス（Ｅ）とリセットパルス（Ｆ）が入力信号Ｂの論理が切り替わるごとに交互に出力され、ハイサイドスイッチング素子ＭN１０のオン、オフ状態が制御される。
なお、ローサイドスイッチング素子ＭＮ２０は、ハイサイドスイッチング素子ＭN１０のオン、オフ状態と相補的なオフ、オン状態となるように制御され、かつ、ハイサイドスイッチング素子ＭN１０とローサイドスイッチング素子ＭＮ２０が同時にオン状態となる期間が無いように、同時にオフ状態となるデッドタイム時間が設けられている。

【0005】

次に、図６のエッジパルス発生回路ＥＰの詳細な構成例を図７（ａ）に示す。図７（ａ）に示すように、エッジパルス発生回路ＥＰは、リセットパルス発生回路ＲＰ１と、セットパルス発生回路ＳＰ１と、インバータ回路５１とから構成される。（特許文献１参照。ここで、特許文献１を従来技術１とする。）
リセットパルス発生回路ＲＰ１とセットパルス発生回路ＳＰ１とは、前者がインバータ回路５１を介して論理和回路１３の出力信号Ｄを入力させているのに対し、後者はインバータ回路５１を介さずに出力信号Ｄを入力させている点において異なり、その他の構成は同一である。

【0006】

リセットパルス発生回路ＲＰ１は、インバータ回路５２、５３、５４と、ＮＯＲ回路５５とから構成される。インバータ回路５３は、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１からなるＣＭＯＳインバータ回路と、抵抗Ｒ１とキャパシタＣ１からなりこのＣＭＯＳインバータ回路の出力側に接続されるＲＣ遅延回路とから構成されている。
ＲＣ遅延回路は、ＲＣ時定数により決まる過渡現象曲線に沿って出力信号を徐々に変化させ、インバータ回路５４の閾値に達したところでインバータ回路５４の出力信号の論理を切り替えることにより入力信号を所定時間遅延させるものである。
また、ＮＯＲ回路５５は、インバータ回路５４の出力信号Ｔと、インバータ回路５１の出力信号Ｑの論理和の否定値Ｕを出力するものである。ここで説明した一連のシーケンスを図８（ａ）に示す。
なお、セットパルス発生回路ＳＰ１も、インバータ回路５１を介さずに入力信号Ｄを入力させている点が異なるだけで、入力信号Ｄをリセットパルス発生回路ＲＰ１のインバータ回路５２の出力信号Qに相応して同様の動作を行い、セットパルスを生成する。

【0007】

ここで、パルス発生回路の電源電圧ＶCCが変動する場合、例えば、パルス発生回路の入力信号が「Ｌ」から「Ｈ」に切り替わると同時に外来ノイズ等の影響により電源電圧ＶCCが０となるような場合がある。図８（ｂ）に電源電圧ＶCC変動時のシーケンス図を示す。このような場合には、リセットパルス発生回路RP1から出力されるべきリセットパルスＦが出力されず、この結果出力回路ＢＦからの出力信号Ｇが「Ｈ」から「Ｌ」に切り替わらない、という問題が生ずる。

【0008】

このように出力されるべきリセットパルスＦ が出力されないこととなると、ハイサイドスイッチング素子がオンからオフに切り替えることが出来ない。この状態が続くと、ローサイドドライバ２ａの制御状態がオフからオンに切り替わり、ハイサイドスイッチング素子ＭN１０、ローサイドスイッチング素子ＭN２０が同時にオンしてしまうこととなり、これにより両スイッチング素子に貫通電流が流れてしまうという問題がある。即ち、貫通電流がスイッチング素子の電流定格を超えれば、両スイッチング素子が破損するという問題がある。

【0009】

この問題に鑑みて、パルス発生回路の電源電圧ＶCCが変動した場合においても確実にリセットパルスを出力させ、回路の誤動作を防止することが可能なパルス発生回路、およびそれを用いたハイサイドドライバ回路として、特許文献２が知られている。

【0010】

特許文献２（従来技術２）では、パルス発生回路のリセットパルス回路の入力信号を所定時間遅延させるＲＣ遅延回路のコンデンサを図７（ｂ）のようにGNDから電源電圧ＶＣＣ側に変更する。これにより、図８（ｄ）に示すように、例えば、時刻ｔ１において出力信号Ｄが「Ｌ」から「Ｈ」へ立ち上がるのと同時に電源電圧ＶＣＣが外来ノイズ等の影響で０になった場合には、次のように動作する。
まず、出力信号ＶＣＲは時刻ｔ１において瞬時に「Ｌ」に変化する。この時刻ｔ１ではキャパシタＣ１´には電荷が無いためである。しかし、時刻ｔ５において電源電圧ＶＣＣが定常値に復帰すると、キャパシタＣ１´に電荷が無いことから、出力信号ＶＣＲも瞬時に「Ｈ」に復帰する。この時刻ｔ５で出力信号Ｄが「Ｈ」であることから、出力信号ＶＣＲは、時刻ｔ５以降、抵抗Ｒ１とキャパシタＣ１´で構成されるＲＣ遅延回路の時定数で決定される過渡現象曲線に沿って「Ｌ」へ漸近する。
インバータ回路５４の出力信号Ｔは、出力信号ＶＣＲが閾値以下となった時刻ｔ１０において「Ｌ」から「Ｈ」へ立ち上がる。
このため、ＮＯＲ回路５５の出力信号Ｕは、時刻ｔ５で立ち上がり、時刻ｔ１０で立ち下がるパルス信号となり、これがリセットパルスＦとして出力される。
このように、従来技術２の形態によれば、電源電圧ＶＣＣが変動した場合であっても、リセットパルス発生回路ＲＰ２よりリセットパルスＦを発生させることができ、ハイサイドドライバ１ａの動作の安定性を確保する。

【先行技術文献】

【特許文献】

【0011】

【文献】特開２００２－１２４８５８号公報公報

【文献】特許第４０７７３３７号公報

【発明の概要】

【発明が解決しようとする課題】

【0012】

しかしながら、特許文献２（従来技術２）のようにリセットパルスを発生させ、そのパルス幅を伸長させることは上記回路で可能であるが、電源電圧ＶＣＣの瞬断直前にリセットの信号Dを受信しても、瞬断が続く間はリセットパルスを出力できない。そのようなタイミングは少ないにしても、瞬断時のリセット動作については上記回路のみでは瞬断復帰時にリセットパルスFを出力することになる。すなわち、リセットパルスFの出力は瞬断期間に左右されてしまう。前述したように、リセットパルスFの遅延は、ハイサイドスイッチング素子、ローサイドスイッチング素子が同時に導通してしまうこととなり、これにより両スイッチング素子に貫通電流が流れてしまうという問題がある。

【0013】

本発明の課題は、電源電圧ＶＣＣが瞬断をした場合でも、遅延することなくハイサイドスイッチング素子を駆動するハイサイドドライバ回路に適した瞬断リセットパルス発生回路を提供することである。

【課題を解決するための手段】

【0014】

前記課題を解決するために、本発明のパルス発生回路は、ハイサイドスイッチング素子のオンオフを指令する入力信号の切り替わり時にのみセットパルス、リセットパルスを発生させ、レベルシフト回路を介して前記ハイサイドスイッチング素子のオン、オフ状態を駆動するパルス発生回路であって、前記入力信号の第１状態から第２状態への変化に基づいて前記リセットパルスを出力するリセットパルス発生回路と、前記入力信号の前記第２状態から前記第１状態への変化に基づいて前記セットパルスを出力するセットパルス発生回路と、第１の電源電圧から前記第１の電源電圧より低い第２の電源電圧を生成し、前記リセットパルス発生回路及び前記セットパルス発生回路を含む信号伝達回路系の電源として供給する内部電源と、前記第１の電源電圧と前記第２の電源電圧との電圧差が所定の閾値以下に下がったことを検出して電圧低下信号を出力する差分検出器と、前記電圧低下信号を受けて瞬断リセットパルスを生成し、前記リセットパルス発生回路が出力する前記リセットパルスに割り込ませる瞬断リセットパルス発生回路と、を備え、前記差分検出器は、第１のＰＮＰトランジスタと第２のＰＮＰトランジスタで構成され、前記第１のＰＮＰトランジスタと前記第２のＰＮＰトランジスタの各エミッタが前記第１の電源電圧の正極に接続され、前記第１のＰＮＰトランジスタと前記第２のＰＮＰトランジスタの各ベースと前記第１のＰＮＰトランジスタのコレクタが接続され、前記第１のＰＮＰトランジスタのコレクタは少なくとも１個のダイオードと第１の抵抗の直列回路を介して前記第２の電源電圧の正極に接続され、前記第２のＰＮＰトランジスタのコレクタから前記電圧低下信号を出力し、前記瞬断リセットパルス発生回路は、第３のＰＮＰトランジスタと第４のＰＮＰトランジスタと第５のＮＰＮトランジスタから構成され、前記第３のＰＮＰトランジスタと前記第４のＰＮＰトランジスタの各エミッタが前記第２の電源電圧の正極に接続され、前記第３のＰＮＰトランジスタと前記第４のＰＮＰトランジスタの各ベースと前記第４のＰＮＰトランジスタのコレクタが接続され、前記第４のＰＮＰトランジスタのコレクタは第３の抵抗を介してＧＮＤに接地され、前記第３のＰＮＰトランジスタのコレクタは前記第５のＮＰＮトランジスタのコレクタに接続され、前記第５のＮＰＮトランジスタのエミッタは前記ＧＮＤに接地され、前記第５のＮＰＮトランジスタのベースは第２の抵抗を介して前記第２のＰＮＰトランジスタのコレクタに接続されたことを特徴とする。

【0015】

また、本発明のハイサイドスイッチング素子を駆動するハイサイドドライバ回路に適した瞬断リセットパルス発生回路は、前記差分検出器がカレントミラー回路で構成され、前記第１の電源電圧と前記第２の電源電圧間に接続されたことを特徴とする。

【発明の効果】

【0016】

本発明によれば、電源電圧ＶＣＣが瞬断をした場合でも遅延することなくハイサイドスイッチング素子を駆動するレベルシフト回路へ瞬断リセットパルスを提供できる。また、瞬断時に電源電圧Ｖｃｃに対する瞬断リセットパルスを出力させる電圧範囲を低電圧まで広げることで、リセットを安定させることが可能になる。

【図面の簡単な説明】

【0017】

【図1】図１は実施形態のレベルシフト回路およびハイサイドドライバの回路とその周辺を含めた構成図である。

【図2】図２は実施形態の差分検出器と瞬断リセットパルス発生回路を示す回路図である。

【図3】図３は図２に示す差分検出器と瞬断リセットパルス発生回路の応用回路図である。

【図4】図４は実施形態における電源電圧ＶＣＣが瞬断をした場合のタイミングチャートである。

【図5】図５は実施形態の瞬断リセットパルス発生回路とリセットパルス発生回路との接続を示す一例である。

【図6】図６は従来技術のレベルシフト回路およびハイサイドドライバの回路とその周辺を含めた構成図である。

【図7】図７は従来技術１および従来技術２のエッジパルス発生回路を示す図である。

【図8】図８は図７の従来技術１および従来技術２のタイミングチャートである。

【0018】

以下、本発明の瞬断リセットパルス発生回路の実施形態について図面を参照しながら説明する。

【0019】

（実施形態）
図１は本発明の実施形態の瞬断補償のレベルシフト回路に適した瞬断リセットパルス発生回路およびそれを用いたハイサイドドライバの回路とその周辺を含めた構成図である。図１に示す実施形態の構成において、従来技術と異なるのは、内部電源ＰｒｅＲＥＧ １３、差分検器（ＶＣＣ－ＰｒｅＲＥＧ ＤＥＴ）１７、瞬断リセットパルス発生回路（ＲＥＳＥＴ ＰＵＬＳＥ Ｇｅｎ．）１８が追加されている。

【0020】

差分検出器（ＶＣＣ－ＰｒｅＲＥＧ ＤＥＴ）１７は、電源電圧ＶＣＣの電圧と内部電源ＰｒｅＲｅＧの電圧との電圧差を検知し、ＶＣＣ電圧とＰｒｅＲｅＧ電圧間が所定の電圧（例えば２．５Ｖ）になると、瞬断リセット発生回路１８にVCC－ＰｒｅＲｅＧ間電圧低下信号を出力する。
瞬断リセットパルス発生回路１８はVCC－ＰｒｅＲｅＧ間電圧低下信号を受信すると、瞬断リセットパルス信号を発生してパルス発生回路１１のリセットパルス信号に割込みリセットパルスを出力する。

【0021】

本実施形態が従来技術と大きく異なる点は、パルス発生回路１１を含む信号伝達回路系１０～１２、１４～１６、１８の電源を電源電圧ＶＣＣから内部電源ＰｒｅＲｅＧへ変更した点である。この変更により、電源電圧ＶＣＣが変動しても、ＶＣＣ電圧が内部電源ＰｒｅＲｅＧの動作可能電圧以下（０．３～１V程度）以下にならない限り、パルス発生回路１１を含む信号伝達回路系１０～１２、１４～１６、１８の電源を確保して安定に動作させることができる。
また、差分検出器（ＶＣＣ－ＰｒｅＲＥＧ ＤＥＴ）１７は、電源電圧ＶＣＣの電圧低下を検出することで、瞬断リセットパルス信号の生成につなげる。瞬断リセットパルス発生回路１８は、後述する差分検出器（ＶＣＣ－ＰｒｅＲＥＧ ＤＥＴ）１７の構成にもよるが、内部電源ＰｒｅＲｅＧの電圧が０．６Ｖ程度に低下するまで瞬断リセットパルスを出力する。

【0022】

差分検出器（ＶＣＣ－ＰｒｅＲＥＧ ＤＥＴ）１７と瞬断リセットパルス発生回路１８の構成を示す回路図を図２に示す。差分検出器（ＶＣＣ－ＰｒｅＲＥＧ ＤＥＴ）１７は、ＰＮＰトランジスタＴＲ１、ＴＲ２から成る電流ミラー回路から構成される。ＰＮＰトランジスタＴＲ１，ＴＲ２のエミッタは電源電圧VCCの正極に接続され、ＰＮＰトランジスタＴＲ１、ＴＲ２のベースとＰＮＰトランジスタＴＲ１のコレクタは接続され、さらにダイオードＤ１～Ｄ３と抵抗R１１の直列回路を介して内部電源ＰｒｅＲＥＧ１３の正極に接続されている。
ＰＮＰトランジスタＴＲ２のコレクタは抵抗R１２を介して、瞬断リセットパルス発生回路１８の抵抗Ｒ１３とＮＰＮトランジスタＴＲ５のベースに接続される。すなわち、ＰＮＰトランジスタＴＲ２のコレクタは抵抗R１２を介して、VCC－ＰｒｅＲｅＧ間電圧低下信号として出力する。

【0023】

次に瞬断リセットパルス発生回路１８は、ＰＮＰトランジスタＴＲ３，ＴＲ４から成る電流ミラー回路とＮＰＮトランジスタＴＲ５などから構成される。ＰＮＰトランジスタＴＲ３、ＴＲ４のエミッタは内部電源ＰｒｅＲＥＧ１３の正極に接続され、ＰＮＰトランジスタＴＲ３、ＴＲ４のベースと、ＰＮＰトランジスタＴＲ４のコレクタは接続され、さらに抵抗Ｒ１４を介してＧＮＤに接地されている。
ＰＮＰトランジスタＴＲ３のコレクタは、ＮＰＮトランジスタＴＲ５のコレクタに接続され、かつ、瞬断リセットパルス信号として出力される。ＮＰＮトランジスタＴＲ５のベース・エミッタ間には抵抗Ｒ１３が並列接続され、エミッタと抵抗Ｒ１３の一方はＧＮＤに接地されている。
なお、ＮＰＮトランジスタＴＲ５のベースは、前述の差分検出器（ＶＣＣ－ＰｒｅＲＥＧ ＤＥＴ）１７のVCC－ＰｒｅＲｅＧ間電圧低下信号出力である抵抗Ｒ１２と接続されている。

【0024】

ここで、図４に実施形態における電源電圧ＶＣＣが瞬断をした場合のタイミングチャートを示す。
時刻ｔ１０～ｔ１９にかけて瞬断が生じた場合を想定する。時刻ｔ１０から電源電圧ＶＣＣは低下し始め、時刻ｔ１１において電源電圧ＶＣＣ－ＰｒｅＲＥＧ間電圧が所定の電圧に達すると、差分検出器（ＶＣＣ－ＰｒｅＲＥＧ ＤＥＴ）１７からVCC－ＰｒｅＲＥＧ間電圧低下信号VCC－ＰｒｅＲＥＧ DETが出力され、瞬断リセットパルス発生回路１８から瞬断リセットパルス信号が出力され、時刻ｔ１４まで継続して出力される。
これは、ＶＣＣ電圧とＰｒｅＲＥＧ電圧間が所定の電圧（例えば２．５Ｖ）になるとパルス発生回路１１のリセットパルス出力信号に割込みの信号を発生させ、内部電源ＰｒｅＲＥＧの電圧が０．６Ｖ程度に低下するまで瞬断リセットパルスを出力する。すなわち、瞬断リセットパルス発生回路１８の動作可能電圧は低いため、Ｃ－ＭＯＳ回路で構成された論理回路よりも長いパルスを出力できる利点がある。

【0025】

図３は図２に示す差分検出器と瞬断リセットパルス発生回路の応用回路図である。図2と異なる点は差分検出器（ＶＣＣ－ＰｒｅＲＥＧ ＤＥＴ）１７の回路において、ダイオードＤ１～Ｄ３を削除している。このダイオードＤ１～Ｄ３の数量を調整することにより電源電圧ＶＣＣ－ＰｒｅＲＥＧ間電圧の電圧を調整し、瞬断時の検出タイミングを調整することができる。なお、瞬断リセットパルス発生回路１８の動作可能電圧に影響はでない。

【0026】

図５は、実施形態の瞬断リセットパルス発生回路とリセットパルス発生回路との接続を示す一例である。レベルシフト回路のリセットパルス入力端子に、瞬断リセットパルス発生回路の瞬断リセットパルス信号とリセットパルス信号をＮＡＮＤ回路ＮＡＮＤ２とインバータ回路ＩＮＶ２を介して接続する。これにより、瞬断リセットパルス発生回路１８の瞬断リセットパルス信号を割り込ませることができる。
なお、レベルシフト回路のリセットパルス入力回路の構成によっては、瞬断リセットパルス発生回路１８の出力を接続してもよい。

【0027】

このように、実施形態の瞬断補償のレベルシフト回路に適した瞬断リセットパルス発生回路によれば、電源電圧ＶＣＣが瞬断をした場合でも遅延することなくハイサイドスイッチング素子を駆動するレベルシフト回路へ瞬断リセットパルスを提供できる。また、瞬断時に電源電圧Ｖｃｃに対する瞬断リセットパルスを出力させる電圧範囲を低電圧まで広げることで、リセットを確実に行なうことが可能になる。

【産業上の利用可能性】

【0028】

本発明は、ＰＷＭインバータに使用されるＩＰＭ等に適用可能である。
符号の説明

【0029】

１ 、１ａ レベルシフト回路およびハイサイドドライバの回路
１２ パルス発生回路
１３ 内部電源ＰｒｅＲｅＧ
１７ 差分検出器（ＶＣＣ－ＰｒｅＲＥＧ ＤＥＴ）
１８ 瞬断リセットパルス発生回路
Ｄ１～Ｄ３ ダイオード
ＭＮ１０ ハイサイドスイッチング素子
ＭＮ２０ ローサイドスイッチング素子
ＴＲ１～ＴＲ４ ＰＮＰトランジスタ
ＴＲ５ ＮＰＮトランジスタ
Ｒ１１～１４ 抵抗

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】