特許 7552447 メモリ制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-09

(45)【発行日】2024-09-18

(54)【発明の名称】メモリ制御方法

(51)【国際特許分類】

   G11C 16/16 20060101AFI20240910BHJP

   G06F 12/00 20060101ALI20240910BHJP

   G06F 12/02 20060101ALI20240910BHJP

【ＦＩ】

G11C16/16

G06F12/00 597U

G06F12/02 530E

【請求項の数】 6

(21)【出願番号】P 2021036806

(22)【出願日】2021-03-09

(65)【公開番号】P2022137330

(43)【公開日】2022-09-22

【審査請求日】2023-09-07

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(74)【代理人】

【識別番号】110003214

【氏名又は名称】弁理士法人服部国際特許事務所

(72)【発明者】

【氏名】上松 尚

【審査官】後藤 彰

(56)【参考文献】

【文献】特開２００８－２２５９２２（ＪＰ，Ａ）

【文献】特開２００９－２９５２４１（ＪＰ，Ａ）

【文献】特開２０１２－６８７６５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １６／１６

Ｇ０６Ｆ １２／００

Ｇ０６Ｆ １２／０２

(57)【特許請求の範囲】

【請求項1】

シリコン基板（７）上のｐウエル上に設けられた物理セクタ（Ｐｓ０、Ｐｓ１）を有し、前記物理セクタは、ワードラインに接続された論理セクタ（Ｌｇ０～Ｌｇ６３）を複数含み、前記論理セクタの一部であるページ単位でデータの書き込みが行われ、前記論理セクタ単位でデータの消去が行われ、前記物理セクタ単位で消去電圧が印加されるメモリデバイス（４）において、書き込み及び消去に係る動作を制御するメモリ制御方法であって、
前記物理セクタは、少なくとも二つのセクタ（Ｐｓ０１、Ｐｓ０２）に論理分割され、
論理分割された物理セクタの単位で一括消去が行われるメモリ制御方法。

【請求項2】

前記論理セクタへの書き込みは、予め決められた順番で行われる請求項１に記載のメモリ制御方法。

【請求項3】

前記論理セクタに任意のデータが書き込まれた時、書き込みを行ったことを示す書き込み完了フラグがさらに書き込まれ、当該書き込み完了フラグに基づいて、次に書き込みを行う前記論理セクタのアドレスが判定される請求項１または２に記載のメモリ制御方法。

【請求項4】

前記論理分割された物理セクタにデータが書き込み済みであるか未書き込みであるかの判断に基づき、次に書き込みを行う前記論理セクタのアドレスが判定される請求項１または２に記載のメモリ制御方法。

【請求項5】

前記論理分割された物理セクタの未書き込みメモリセルの容量が判定され、
前記未書き込みメモリセルが所定の容量閾値以下の場合、前記論理分割された物理セクタの単位で一括消去が行われる請求項１～４のいずれか一項に記載のメモリ制御方法。

【請求項6】

前記論理分割された物理セクタのデータが一括消去される前に、当該論理分割された物理セクタに書き込まれている任意のデータが、未書き込みの別の前記論理分割された物理セクタにコピーされる請求項１～５のいずれか一項に記載のメモリ制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、メモリ制御方法に関する。

【背景技術】

【0002】

従来、電気的に一括消去可能な不揮発性メモリ、すなわちフラッシュメモリにおいて、消去を頻繁に行うと、消去ディスターブにより非消去対象データのデータ化けが発生するという課題があることが知られている。

【0003】

例えば特許文献１によると、消去ディスターブは、選択したメモリセルの消去中において、非選択状態のメモリセルに印加される電圧により、非選択状態のメモリセルのフローティングゲートの電荷保持量が変化することを意味する。ディスターブは、希望しないメモリセルのしきい値電圧が変化するものであり、対策を講じない場合、記憶情報が失われるという結果をもたらす。

【先行技術文献】

【特許文献】

【0004】

【文献】特許第３３９７８４７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１等にも指摘されている通り、フラッシュメモリでは、論理セクタのデータ消去時、同一物理セクタ内の論理セクタが消去ストレスの影響を受け、書き込み済みデータのデータ化けが発生する可能性がある。通常、フラッシュメモリは、数千回の消去ストレスの印加に対して非消去セクタのデータ化けが無いように設計されることが多い。しかし、内部動作パラメータやメモリの設計仕様により、数十回の消去ストレスで消去ディスターブによるデータ化けが発生する場合がある。

【0006】

この問題に対し、半導体メーカーによるフラッシュメモリ自体のディスターブ耐性を向上させる製品開発とは別に、フラッシュメモリを使用するユーザーの視点から、消去ディスターブが発生しにくくなるように使用方法を改善するアプローチに着目する。

【0007】

本発明は、上述の点に鑑みて創作されたものであり、その目的は、フラッシュメモリの消去ディスターブを回避するメモリ制御方法を提供することにある。

【課題を解決するための手段】

【0008】

本発明は、メモリデバイスにおいて、書き込み及び消去に係る動作を制御するメモリ制御方法に係る。メモリデバイスは、シリコン基板（７）上のｐウエル上に設けられた物理セクタ（Ｐｓ０、Ｐｓ１）を有し、物理セクタは、ワードラインに接続された論理セクタ（Ｌｇ０～Ｌｇ６３）を複数含む。このメモリデバイスは、論理セクタの一部であるページ単位でデータの書き込みが行われ、物理セクタ単位で消去電圧が印加される。

【0009】

本発明では、物理セクタは、少なくとも二つのセクタ（Ｐｓ０１、Ｐｓ０２）に論理分割され、論理分割された物理セクタの単位で一括消去が行われる。

【0010】

物理セクタ内で消去が任意に行われると、消去電圧が印加される度に同一物理セクタ内の非消去対象論理セクタへも消去ストレスが発生するため、消去ストレスの印加回数が増大する。それに対し、本発明のメモリ制御方法では、書き込み可能な論理セクタが有るときは消去を行わず、書き込み可能な論理セクタが無くなった時点で一括消去するように制御する。これにより、書き込み済みセルに対する消去ストレスの発生が１回のみになる。したがって、消去ディスターブを回避することができる。

【0011】

好ましくは、論理セクタへの書き込みは、予め決められた順番で行われる。

【図面の簡単な説明】

【0012】

【図1】フラッシュメモリの概略構成を示す図。

【図2】電動パワーステアリング装置の概略構成図。

【図3】電動パワーステアリング装置における１マイコン仕様の制御部内部にフラッシュメモリが搭載された構成例１の図。

【図4】電動パワーステアリング装置における１マイコン仕様の制御部に対し外付けフラッシュメモリが接続された構成例２の図。

【図5】電動パワーステアリング装置における２マイコン仕様の制御部内部にフラッシュメモリが搭載された構成例３の図。

【図6】電動パワーステアリング装置における２マイコン仕様の制御部に対し外付けフラッシュメモリが接続された構成例４の図。

【図7】本実施形態のメモリ制御方法の概念を説明する図。

【図8】フローチャート中の記号ｎ、ｍの意味を説明する補足図。

【図9】第１実施形態のメモリ制御方法のフローチャート。

【図10】第２実施形態のメモリ制御方法のフローチャート。

【図11】図１０のＳ０１Ｂのサブフローチャート。

【図12】論理分割された物理セクタ単位での一括消去のフローチャート。

【図13】比較例のメモリ制御方法の概念を説明する図。

【発明を実施するための形態】

【0013】

以下、本発明のメモリ制御方法の実施形態を図面に基づいて説明する。このメモリ制御方法は、メモリデバイスにおいて、書き込み及び消去に係る動作を制御する方法である。フラッシュメモリ、又は、フラッシュメモリを搭載したマイコンが「メモリデバイス」に相当する。

【0014】

図１を参照し、「メモリデバイス」としてのフラッシュメモリの概略構成について説明する。フラッシュメモリ４は、シリコン基板７上のｐウエル上に設けられた物理セクタを有する。物理セクタは、ワードラインに接続された論理セクタを複数含む。このフラッシュメモリ４は、論理セクタの一部であるページ単位でデータの書き込みが行われ、論理セクタ単位でデータの消去が行われ、物理セクタ単位でデータの消去電圧が印加される。

【0015】

図１において、物理セクタ０の符号をＰｓ０と記し、物理セクタ１の符号をＰｓ１と記す。物理セクタ０はｐウエル０上に設けられており、物理セクタ１はｐウエル１上に設けられている。また、論理セクタ０の符号をＬｇ０と記し、論理セクタ１の符号をＬｇ１と記す。

【0016】

フラッシュメモリは、内部動作パラメータやメモリの設計仕様により、数十回の消去ストレスで消去ディスターブによるデータ化けが発生する場合がある。そこで本実施形態では、フラッシュメモリの消去ディスターブを回避するメモリ制御方法を提供することを目的とする。

【0017】

次に図２～図６を参照し、電動パワーステアリング装置における操舵アシストモータの制御部にフラッシュメモリを用いた構成例について説明する。フラッシュメモリは、モータの通電制御に係る制御情報や異常情報等の記憶に用いられる。

【0018】

図２に、電動パワーステアリング装置１を含むステアリングシステム９９の全体構成を示す。図２にはコラムアシスト式の電動パワーステアリング装置を例示するが、ラックアシスト式でもよい。制御ユニット１は、例えばモータ８０と一体に構成されている。なお図２では、電動パワーステアリング装置及び制御ユニットの符号として、図３、図４に対応する符号「１」、「１０」を用いる。図５、図６に対応する場合、符号が「２」、「２０」に代わる。

【0019】

ステアリングシステム９９は、ハンドル９１、ステアリングシャフト９２、ピニオンギア９６、ラック軸９７、車輪９８および電動パワーステアリング装置９０等を含む。ステアリングシャフト９２の先端に設けられたピニオンギア９６は、ラック軸９７に噛み合っている。ラック軸９７の両端には一対の車輪９８が設けられている。ドライバがハンドル９１を回転させると、ハンドル９１に接続されたステアリングシャフト９２が回転する。ステアリングシャフト９２の回転運動は、ピニオンギア９６によりラック軸９７の直線運動に変換され、ラック軸９７の変位量に応じた角度に一対の車輪９８が操舵される。

【0020】

電動パワーステアリング装置１は、操舵トルクセンサ９４、制御ユニット１０、モータ８０等を含む。操舵トルクセンサ９４はドライバの操舵トルクを検出する。制御ユニット１０は、操舵トルク等の情報から演算された要求トルクに応じて電圧指令を演算し、インバータで生成した電力をモータ８０に供給する。モータ８０が出力した操舵アシストトルクは、減速ギアを介してステアリングシャフト９２に伝達される。

【0021】

図３～図６に、電動パワーステアリング装置の制御部を構成するマイコンにフラッシュメモリが利用された構成例を示す。図３及び図４は、特開２０１９－１１９４１７号公報（対応ＵＳ公報：ＵＳ２０１９／０２１０６３７Ａ１）の図３に対応し、１マイコン仕様の制御部にフラッシュメモリが利用されている。図５及び図６は、同文献の図１５に対応し、２マイコン仕様の制御部にフラッシュメモリが利用されている。

【0022】

まず図３、図４を参照する。電動パワーステアリング装置１は、制御ユニット１０及びモータ８０を備える。モータ８０は二組の三相巻線組１８０、２８０を有する二重巻線式の三相ブラシレスモータである。制御ユニット１０は、各巻線組１８０、２８０に対応して設けられた二系統のインバータ１１０、２１０、回転角センサ３０、及び、一つのマイコン５０を含む。回転角センサ３０は二つのセンサ部１３０、２３０を含み、モータ８０の角度情報を演算する。

【0023】

マイコン５０は、二系統の通電制御部１５０、２５０、角度演算部５５、及び異常監視部５６を含む。各系統の通電制御部１５０、２５０は、電流フィードバック制御により、インバータ１１０、２１０から巻線組１８０、２８０への通電を制御する。角度演算部５５は、回転角センサ３０から取得した角度情報に基づいて電気角θを演算する。電気角θは、通電制御部１５０、２５０においてベクトル制御の座標変換演算等に用いられる。異常監視部５６は、回転角センサ３０の異常を監視する。

【0024】

フェールセーフ性が要求される電動パワーステアリング装置では、このような冗長構成を用いることで、一方の系統に異常が生じた場合でも、正常な他方の系統で操舵アシストモータの駆動を継続することができるようにしている。その分、マイコン５０が処理する情報量は増大し、各種情報を頻繁に記憶、更新する必要が生じる。

【0025】

図３に示す構成例１では、マイコン５０の内部にフラッシュメモリ４３が搭載されている。図４に示す構成例２では、各マイコン５０に外付けフラッシュメモリ４４が接続されている。フラッシュメモリ４３、４４は、マイコン５０の制御演算に関する情報や異常情報等を記憶する。

【0026】

次に図５、図６を参照する。図５、図６において図３、図４と実質的に同一の構成には同一の符号を付して重複する説明を省略する。電動パワーステアリング装置２は、制御ユニット２０及びモータ８０を備える。制御ユニット２０は、各巻線組１８０、２８０に対応して設けられた二系統のインバータ１１０、２１０、二つのセンサ部１３０、２３０、及び、二つのマイコン１６０、２６０を含む。つまり、マイコンを含む全ての構成要素が系統毎に冗長的に設けられている。

【0027】

第１マイコン１６０は、通電制御部１５０、角度演算部１６５、及び異常監視部１６６を含む。通電制御部１５０は、電流フィードバック制御により、第１インバータ１１０から第１巻線組１８０への通電を制御する。角度演算部１６５は、第１センサ部１３０から取得した角度情報に基づいて電気角θ１を演算する。電気角θ１は、通電制御部１５０においてベクトル制御の座標変換演算等に用いられる。異常監視部１６６は、第１センサ部１３０の異常を監視する。

【0028】

第２マイコン２６０は、通電制御部２５０、角度演算部２６５、及び異常監視部２６６を含む。通電制御部２５０は、電流フィードバック制御により、第２インバータ２１０から第２巻線組２８０への通電を制御する。角度演算部２６５は、第２センサ部２３０から取得した角度情報に基づいて電気角θ２を演算する。電気角θ２は、通電制御部２５０においてベクトル制御の座標変換演算等に用いられる。異常監視部２６６は、第２センサ部２３０の異常を監視する。

【0029】

図５に示す構成例３では、各マイコン１６０、２６０の内部にフラッシュメモリ１４３、２４３が搭載されている。図６に示す構成例４では、各マイコン１６０、２６０に外付けフラッシュメモリ１４４、２４４が接続されている。フラッシュメモリ１４３、１４４、２４３、２４４は、マイコン１６０、２６０の制御演算に関する情報や異常情報等を記憶する。

【0030】

上記の構成例１～４に共通し、車載システムでは走行中の制御情報、異常情報などの情報を記録する必要があり、市場においてもフラッシュメモリ４３、４４、１４３、１４４、２４３、２４４は、書き込みと消去とが繰り返されることとなる。

【0031】

次に図７および図１３を参照し、本実施形態のメモリ制御方法の概念を、比較例と対比しつつ説明する。図１３に比較例として、物理セクタ内のデータの書き込み及び消去を任意の順番で行うメモリ制御方法の概念を示す。比較例は、フラッシュメモリの技術分野における一般的な従来技術と認識される制御方法に相当する。

【0032】

図７、図１３には、図１との対照の意味で、物理セクタの符号Ｐｓ０、Ｐｓ１、及び、論理セクタの符号Ｌｇ０～Ｌｇ６３を記載している。さらに図７には、「論理分割された物理セクタ」の符号としてＰｓ０１、Ｐｓ０２を記載している。セクタの名称と符号とが実質的に重複するため、明細書中ではこれらの符号の記載を省略する。

【0033】

図１３に示す比較例のフラッシュメモリでは、物理セクタ０に６４個の論理セクタ０～論理セクタ６３が含まれる。特定の論理セクタ（例えば論理セクタ４）で高頻度の書き込み及び消去を行うと、衝撃マークで示すように、消去ディスターブによって非選択の論理セクタのデータが消えたり、データ化けが発生したりする。

【0034】

それに対し本実施形態のフラッシュメモリでは、図７に示すように、物理セクタ０が予め少なくとも二つのセクタ、すなわち物理セクタ０＿１及び物理セクタ０＿２に論理分割されている。例えば物理セクタ０＿１には３２個の論理セクタ０～論理セクタ３１が含まれ、物理セクタ０＿２には３２個の論理セクタ３２～論理セクタ６３が含まれる。

【0035】

物理セクタ０＿１にデータが書き込まれるとき、論理セクタ０、論理セクタ１、論理セクタ２、論理セクタ３・・・の順に書き込まれる。物理セクタ０＿１の全部の論理セクタにデータが書き込まれるまで消去は行われない。

【0036】

物理セクタ０＿１のデータが消去される場合、必要なデータが物理セクタ０＿２にコピーされてから物理セクタ０＿１のデータが消去される。その後、物理セクタ０＿２が使用される。物理セクタ０＿２のデータが一杯になったら、同様に物理セクタ０＿２のデータが物理セクタ０＿１にコピーされてから物理セクタ０＿２のデータが消去される。このように、論理分割された物理セクタの単位で一括消去が行われる。

【0037】

比較例のように、物理セクタ内で消去が任意に行われると、消去電圧が印加される度に同一物理セクタ内の非消去対象論理セクタへも消去ストレスが発生するため、消去ストレスの印加回数が増大する。それに対し、本実施形態のメモリ制御方法では、書き込み可能な論理セクタが有るときは消去を行わず、書き込み可能な論理セクタが無くなった時点で一括消去するように制御する。これにより、書き込み済みのセルに対する消去ストレスの発生が１回のみになる。したがって、消去ディスターブを回避することができる。

【0038】

続いて、図７に示すメモリ制御方法の概念を実現する具体的な動作方法について、第１及び第２実施形態に分け、フローチャート等を参照して説明する。フローチャートの説明で記号「Ｓ」はステップを意味する。第２実施形態において第１実施形態と実質的に同一のステップには同一のステップ番号を付して説明を省略する。また、一部異なるステップについては、第１実施形態のステップ番号の末尾に「Ａ」、第２実施形態のステップ番号の末尾に「Ｂ」を付して区別する。

【0039】

まず図８を参照し、各フローチャート中で用いられる自然数の記号ｎ、ｍの意味を説明する。図８に関しても、明細書中では、Ｐｓ０、Ｐｓ０１、Ｐｓ０２の符号の記載を省略する。ｎは、物理セクタの論理分割数を意味する。図８に示す例では、物理セクタ０は二つの物理セクタ０＿１及び物理セクタ０＿２に論理分割されており、「ｎ＝２」である。ｍは、ｎ個に分割された物理セクタのセクタ番号を意味し、「１≦ｍ≦ｎ」の範囲で定義される。物理セクタ０＿１のセクタ番号は「ｍ＝１」であり、物理セクタ０＿２のセクタ番号は「ｍ＝２」である。

【0040】

フローチャートおよび以下の説明において文脈から自明な箇所では、「論理分割された物理セクタ」を省略し、単に「物理セクタ」又は「ｍ番目セクタ」のように記す。フローチャート中の多くの箇所で、「ｍ番目セクタ」は、現在処理対象となっているセクタを表す用語として用いられる。先頭セクタから、２番目、３番目・・・という順番で処理対象セクタを変更することを「処理対象セクタを繰り下げる」というように表現する。

【0041】

「ｍ＝１」である１番目セクタを「先頭セクタ」ともいい、「ｍ＝ｎ」であるｎ番目セクタを「最終セクタ」ともいう。「ｎ＝２」の場合、物理セクタは先頭セクタ及び最終セクタのみで構成される。「ｎ≧３」の場合、先頭セクタ及び最終セクタ以外の物理セクタを「中間セクタ」という。例えば「ｎ＝３」のとき、２番目セクタは中間セクタである。

【0042】

フローチャートの処理の主体は、例えばマイコン内のメモリ制御部である。フローチャートの説明では「メモリ制御部は、～する。」という能動態の文章が連続するのを避け、基本的に「物理セクタは、～される。」という受動態の文章で記載する。

【0043】

（第１実施形態）
図９を参照する。第１実施形態のメモリ制御方法では、データ書き込み時に、書き込みを行ったことを示す書き込み完了フラグが同時に書き込まれる。図９のルーチンは、書き込み要求によりスタートする。Ｓ０１Ａでは、書き込み完了フラグの確認により、現在有効な「論理分割された物理セクタ」が探索される。

【0044】

Ｓ１０では、ｍ番目セクタに空きページがあるか判断される。Ｓ１０でＹＥＳの場合、Ｓ１３で、ｍ番目セクタにデータが書き込まれる。Ｓ１４では、ｍ番目セクタに書き込み完了フラグが書き込まれる。この書き込み完了フラグに基づいて、次に書き込みを行う論理セクタのアドレスが判定される。

【0045】

Ｓ１０でＮＯの場合、Ｓ２０に移行する。Ｓ２０では「ｍ＝ｎ」であるか、つまり空きページが無いセクタが最終セクタであるか判断される。最終セクタに空きページが無い場合、ＹＥＳと判断される。

【0046】

Ｓ２０でＹＥＳの場合、Ｓ２１で「ｍ＝１」にセットされ、先頭セクタを処理対象セクタとして、Ｓ２２～Ｓ２４の処理が行われる。Ｓ２２では、ｍ番目セクタにｎ番目セクタ（すなわち最終セクタ）の任意のデータがコピーされる。Ｓ２３では、ｍ番目セクタにデータが書き込まれる。Ｓ２４では、ｍ番目セクタに書き込み完了フラグが書き込まれる。Ｓ２５Ａでは、ｎ番目セクタ（すなわち最終セクタ）のフラグ及びデータが消去される。

【0047】

Ｓ２０でＮＯの場合、Ｓ２９で「ｍ＝ｍ＋１」に繰り下げられた後、Ｓ３０で再び「ｍ＝ｎ」であるか判断される。「ｎ＝２」の場合、Ｓ２９後には「ｍ＝２」しかなく、Ｓ３０では必ずＹＥＳと判断される。「ｎ＝３」の場合、Ｓ２９後に「ｍ＝３」ならばＳ３０でＹＥＳと判断され、Ｓ２９後に「ｍ＝２」ならばＳ３０でＮＯと判断される。

【0048】

Ｓ３０でＹＥＳの場合、この時点でのｍ番目セクタを処理対象セクタとして、Ｓ３２～Ｓ３４の処理が行われる。Ｓ３２では、ｍ番目セクタに１～（ｍ－１）番目セクタの任意のデータがコピーされる。Ｓ３３では、ｍ番目セクタにデータが書き込まれる。Ｓ３４では、ｍ番目セクタに書き込み完了フラグが書き込まれる。Ｓ３５Ａでは、１～（ｍ－１）番目セクタのフラグ及びデータが消去される。

【0049】

「ｎ≧３」の場合にＳ３０でＮＯと判断されると、Ｓ１０の前に戻って処理が繰り返される。「ｎ＝３」の場合、２回目ループのＳ３０では必ずＹＥＳと判断される。つまり、論理分割された物理セクタ数ｎに応じて、最大（ｎ－１）回のループが繰り返される。

【0050】

以上のように第１実施形態のメモリ制御方法では、論理セクタに任意のデータが書き込まれた時、書き込みを行ったことを示す書き込み完了フラグがさらに書き込まれる。そして、書き込み完了フラグに基づいて、次に書き込みを行う論理セクタのアドレスが判定される。書き込み完了フラグを用いることで、メモリ制御部による判別が容易となる。

【0051】

論理セクタへの書き込みは、予め決められた順番で行われる。これにより、書き込みの有無を決められた手順で確実に判断することができる。また、書き込み済みセルに対しての消去電圧ストレスが１回のみになるように制御することができる。

【0052】

また、論理分割された物理セクタのデータが一括消去される前に、当該論理分割された物理セクタに書き込まれている任意のデータが、未書き込みの別の論理分割された物理セクタにコピーされる。これにより、使用の可能性のあるデータの消失が防止される。

【0053】

（第２実施形態）
図１０、図１１を参照する。第２実施形態のメモリ制御方法では、物理セクタにデータが書き込み済みであるか未書き込みであるかが判断される。図１０のルーチンは、書き込み要求によりスタートする。Ｓ０１Ｂでは、現在有効な「論理分割された物理セクタ」が探索される。第１実施形態での「書き込み完了フラグの確認により、」という部分に対し探索方法が異なる。

【0054】

図１１のサブフローチャートにＳ０１Ｂの探索方法を示す。Ｓ０２で「ｍ＝ｎ」にセットされ、最終セクタから探索が開始される。Ｓ０３では、ｍ番目セクタの全てのページが未書き込みであるか判断される。ｍ番目セクタの全てのページが未書き込みである場合、Ｓ０３でＹＥＳと判断され、Ｓ０６に移行する。ｍ番目セクタの少なくとも一部のページが書き込み済みである場合、Ｓ０３でＮＯと判断され、Ｓ０５に移行する。

【0055】

補足すると、Ｓ０３は、「ｍ番目セクタの少なくとも一部のページが書き込み済み？」という逆の判断ステップＳ０４に変更可能である。Ｓ０４を用いると、ＹＥＳと判断された場合、Ｓ０５に移行し、ＮＯと判断された場合、Ｓ０６に移行する。

【0056】

Ｓ０１Ｂの、現在有効な「論理分割された物理セクタ」を省略して「有効セクタ」と記す。Ｓ０５では、「有効セクタ＝ｍ」がセットされる。つまり、書き込み可能な有効セクタとしてｍ番目セクタが選択される。Ｓ０６では「ｍ＝ｍ－１」にセットされ、探索対象が最終セクタから先頭セクタに向かって順に変更される。

【0057】

Ｓ０７では「ｍ＝１」であるか、すなわち先頭セクタまで探索したか判断される。Ｓ０７でＮＯの場合、Ｓ０３又はＳ０４の前に戻り、書き込み状態の判断が繰り返される。Ｓ０７でＹＥＳの場合、Ｓ０８で、「有効セクタ＝１」がセットされる。つまり、書き込み可能な有効セクタとして先頭セクタが選択される。選択された有効セクタに基づいて、次に書き込みを行う論理セクタのアドレスが判定される。

【0058】

図１０に戻り、Ｓ１０～Ｓ３５Ｂのステップ概略は第１実施形態の図９と同じである。図９に対し、書き込み完了フラグの書き込みに関するＳ１４、Ｓ２４、Ｓ３４が無い。また、図９のＳ２５Ａ、Ｓ３５Ａの「フラグ＆データを消去」に対し、図１０のＳ２５Ｂ、Ｓ３５Ｂでは「データを消去」に変更されている。Ｓ０１Ｂでセットされた有効セクタに基づき、Ｓ１０以下のステップが、書き込み完了フラグに関する部分を除いて図９と同様に実行される。

【0059】

以上のように第２実施形態のメモリ制御方法では、論理分割された物理セクタにデータが書き込み済みであるか未書き込みであるかの判断に基づき、次に書き込みを行う論理セクタのアドレスが判定される。これにより、書き込み完了フラグを用いなくても第１実施形態と同様の制御が可能である。

【0060】

また、図１２のフローチャートを参照し、論理分割された物理セクタ単位での一括消去について説明する。Ｓ４１では、論理分割された物理セクタの未書き込みメモリセルの容量が所定の容量閾値以下であるか判断される。Ｓ４１でＹＥＳの場合、Ｓ４２で、論理分割された物理セクタ単位で一括消去が行われる。

【0061】

（その他の実施形態）
（１）本発明のメモリ制御方法を実現する具体的な動作方法は、図９～図１１のフローチャートに示される方法に限らない。例えば、現在有効な「論理分割された物理セクタ」を探索する順番を入れ替えてもよい。論理セクタへの書き込みは、必ずしも予め決められた順番で行われなくてもよい。

【0062】

（２）本発明のメモリ制御方法は、電動パワーステアリング装置の制御部に限らず、フラッシュメモリを利用したどのような装置の制御部に適用されてもよい。データの書き込み及び消去が頻繁に行われるシステムでは、本発明は特に有効である。

【0063】

以上、本発明は、上記実施形態になんら限定されるものではなく、その趣旨を逸脱しない範囲において種々の形態で実施可能である。

【符号の説明】

【0064】

４（４３、４４、１４３、１４４、２４３、２４４）・・・フラッシュメモリ（メモリデバイス）、
７・・・シリコン基板、
Ｐｓ０、Ｐｓ１・・・物理セクタ、
Ｐｓ０１、Ｐｓ０２・・・論理分割された物理セクタ、
Ｌｇ０～Ｌｇ６３・・・論理セクタ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】