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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-09
(45)【発行日】2024-09-18
(54)【発明の名称】時間分割多重アクセス光サブキャリア
(51)【国際特許分類】
H04J 14/02 20060101AFI20240910BHJP
H04B 14/08 20060101ALI20240910BHJP
H04J 3/00 20060101ALI20240910BHJP
H04B 10/272 20130101ALN20240910BHJP
H04B 10/516 20130101ALN20240910BHJP
H04B 10/61 20130101ALN20240910BHJP
【ＦＩ】
H04J14/02 198
H04B14/08
H04J3/00 H
H04B10/272
H04B10/516
H04B10/61
【請求項の数】
20
(21)【出願番号】P 2021553126
(86)(22)【出願日】2020-03-04
(65)【公表番号】
(43)【公表日】2022-05-20
(86)【国際出願番号】 US2020021024
(87)【国際公開番号】W WO2020181005
(87)【国際公開日】2020-09-10
【審査請求日】2023-01-12
(31)【優先権主張番号】62/813,151
(32)【優先日】2019-03-04
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】521400176
【氏名又は名称】インフィネラ コーポレーション
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】ジャファリ、アミール
(72)【発明者】
【氏名】ウ、クアン－ツァン
(72)【発明者】
【氏名】ウェルチ、デーヴィッド エフ．
(72)【発明者】
【氏名】ハンド、スティーブン ジョセフ
(72)【発明者】
【氏名】オスマン、モハメド
【審査官】後澤 瑞征
(56)【参考文献】
【文献】特開２０１７－０１７５６０（ＪＰ，Ａ）
【文献】特開２０１７－１３５６１４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｊ １４／０２
Ｈ０４Ｂ １４／０８
Ｈ０４Ｌ １２／４４
Ｈ０４Ｊ ３／００
Ｈ０４Ｂ １０／２７２
Ｈ０４Ｂ １０／５１６
Ｈ０４Ｂ １０／６１
(57)【特許請求の範囲】
【請求項1】
トランスミッタであって、光信号を出力するように動作可能なレーザと、
データを受信し、前記データに基づいて複数の電気信号を提供するように動作可能なデジタル信号プロセッサと、
前記複数の電気信号に基づいて前記光信号を変調して複数の光サブキャリアを提供するように動作可能なモジュレータであって、前記複数の光サブキャリアのうちの１つは、第１の時間スロットにおける前記データの第１の部分を表す第１の情報と、第２の時間スロットにおける前記データの第２の部分を表す第２の情報とを運び、前記第１の情報は前記トランスミッタから遠隔にある第１のノードと関連付けられており、前記第２の情報は前記トランスミッタから遠隔にある第２のノードと関連付けられており、前記第１の情報および前記第２の情報は時間分割多重アクセス（ＴＤＭＡ）エンコードされており、前記複数の光サブキャリアのそれぞれはナイキストサブキャリアである、モジュレータと、
を備え、
前記デジタル信号プロセッサは、
前記第１の時間スロットの間の前記第１の情報を表す時間スロットデータを提供するバーストスロット回路と、
前記データの前記第１の部分を受信し、エンコードされたデータを提供する、前方エラー補正エンコーダと、
前記エンコードされたデータに基づいてシンボル情報を提供するビット－シンボルマッパ回路であって、前記バーストスロット回路は、前記シンボル情報に基づいて前記時間スロットデータを提供する、ビット－シンボルマッパ回路と、を有する、トランスミッタ。
【請求項2】
トランスミッタであって、
光信号を出力するように動作可能なレーザと、
データを受信し、前記データに基づいて複数の電気信号を提供するように動作可能なデジタル信号プロセッサと、
前記複数の電気信号に基づいて前記光信号を変調して複数の光サブキャリアを提供するように動作可能なモジュレータであって、前記複数の光サブキャリアのうちの１つは、第１の時間スロットにおける前記データの第１の部分を表す第１の情報と、第２の時間スロットにおける前記データの第２の部分を表す第２の情報とを運び、前記第１の情報は前記トランスミッタから遠隔にある第１のノードと関連付けられており、前記第２の情報は前記トランスミッタから遠隔にある第２のノードと関連付けられており、前記第１の情報および前記第２の情報は時間分割多重アクセス（ＴＤＭＡ）エンコードされており、前記複数の光サブキャリアのそれぞれはナイキストサブキャリアである、モジュレータと、
を備え、
前記デジタル信号プロセッサは、前記第１の時間スロットの間の前記第１の情報を表す時間スロットデータを提供するバーストスロット回路を有し、
前記トランスミッタはさらに、前記バーストスロット回路へ出力を供給するスケジューラ回路を備え、その結果、前記時間スロットデータの出力のタイミングが前記スケジューラ回路の前記出力に基づき制御される、トランスミッタ。
【請求項3】
トランスミッタであって、
光信号を出力するように動作可能なレーザと、
データを受信し、前記データに基づいて複数の電気信号を提供するように動作可能なデジタル信号プロセッサと、
前記複数の電気信号に基づいて前記光信号を変調して複数の光サブキャリアを提供するように動作可能なモジュレータであって、前記複数の光サブキャリアのうちの１つは、第１の時間スロットにおける前記データの第１の部分を表す第１の情報と、第２の時間スロットにおける前記データの第２の部分を表す第２の情報とを運び、前記第１の情報は前記トランスミッタから遠隔にある第１のノードと関連付けられており、前記第２の情報は前記トランスミッタから遠隔にある第２のノードと関連付けられており、前記第１の情報および前記第２の情報は時間分割多重アクセス（ＴＤＭＡ）エンコードされており、前記複数の光サブキャリアのそれぞれはナイキストサブキャリアである、モジュレータと、を備え、
前記デジタル信号プロセッサは、
第１のバーストスロット回路であって、前記第１の時間スロットの間の前記第１の情報を表す第１の時間スロットデータを提供する、第１のバーストスロット回路と、
第２のバーストスロット回路であって、前記第２の時間スロットの間の前記第２の情報を表す第２の時間スロットデータを提供する、第２のバーストスロット回路と、
を有する、トランスミッタ。
【請求項4】
前記デジタル信号プロセッサは、前記データの前記第１の部分を受信し、エンコードされたデータを提供する、前方エラー補正エンコーダと、
前記エンコードされたデータに基づいてシンボル情報を提供するビット－シンボルマッパ回路であって、前記バーストスロット回路は、前記シンボル情報に基づいて前記時間スロットデータを提供する、ビット－シンボルマッパ回路と、
を有する、請求項２に記載のトランスミッタ。
【請求項5】
前記デジタル信号プロセッサは、前記データの前記第１の部分を受信し、第１のエンコードされたデータを提供する、第１の前方エラー補正エンコーダと、
前記第１のエンコードされたデータに基づいて第１のシンボル情報を提供する第１のビット－シンボルマッパ回路であって、前記第１のバーストスロット回路は、前記第１のシンボル情報に基づいて前記第１の時間スロットデータを提供する、第１のビット－シンボルマッパ回路と、
前記データの前記第２の部分を受信し、第２のエンコードされたデータを提供する、第２の前方エラー補正エンコーダと、
前記第２のエンコードされたデータに基づいて第２のシンボル情報を提供する第２のビット－シンボルマッパ回路であって、前記第２のバーストスロット回路は、前記第２のシンボル情報に基づいて前記第２の時間スロットデータを提供する、第２のビット－シンボルマッパ回路と、
を有する、請求項３に記載のトランスミッタ。
【請求項6】
前記第１の時間スロットデータと前記第２の時間スロットデータとを加算する加算回路をさらに備える、請求項５に記載のトランスミッタ。
【請求項7】
前記バーストスロット回路へ出力を供給するスケジューラ回路をさらに備え、その結果、前記時間スロットデータの出力のタイミングが前記スケジューラ回路の前記出力に基づき制御される、請求項１に記載のトランスミッタ。
【請求項8】
前記第１のバーストスロット回路への第１の出力および前記第２のバーストスロット回路への第２の出力を供給するスケジューラ回路をさらに備え、その結果、前記第１の時間スロットデータおよび前記第２の時間スロットデータの出力のタイミングが前記スケジューラ回路の前記第１の出力および前記第２の出力のそれぞれに基づき制御される、請求項３に記載のトランスミッタ。
【請求項9】
システムであって、前記システムは、光信号を出力するように動作可能なレーザと、
データを受信し、前記データに基づいて複数の電気信号を提供するように動作可能なデジタル信号プロセッサと、
前記複数の電気信号に基づいて前記光信号を変調して複数の光サブキャリアを提供するように動作可能なモジュレータであって、前記複数の光サブキャリアのうちの１つは、第１の時間スロットの間の前記データの第１の部分を表す第１の情報と、第２の時間スロットの間の前記データの第２の部分を表す第２の情報とを運ぶ、モジュレータと、を有するトランスミッタと、
第１のノードにおいて提供される第１のレシーバであって、前記第１のレシーバは前記トランスミッタに光学的に連結されている、第１のレシーバと、
第２のノードにおいて提供される第２のレシーバであって、前記第２のレシーバは前記トランスミッタに光学的に連結されている、第２のレシーバとを備え、前記第１のレシーバおよび前記第２のレシーバは前記トランスミッタから遠隔にあり、したがって、前記第１の情報は前記第１のノードに関連付けられており、前記第２の情報は前記トランスミッタから遠隔にある第２のノードと関連付けられており、前記第１の情報および前記第２の情報は時間分割多重アクセス（ＴＤＭＡ）エンコードされ、前記複数の光サブキャリアのそれぞれはナイキストサブキャリアであり、
前記デジタル信号プロセッサは、
前記第１の時間スロットの間の前記第１の情報を表す時間スロットデータを提供するバーストスロット回路と、
前記データの前記第１の部分を受信し、エンコードされたデータを提供する、前方エラー補正エンコーダと、
前記エンコードされたデータに基づいてシンボル情報を提供するビット－シンボルマッパ回路であって、前記バーストスロット回路は、前記シンボル情報に基づいて前記時間スロットデータを提供する、ビット－シンボルマッパ回路と、を有する、システム。
【請求項10】
システムであって、前記システムは、
光信号を出力するように動作可能なレーザと、
データを受信し、前記データに基づいて複数の電気信号を提供するように動作可能なデジタル信号プロセッサと、
前記複数の電気信号に基づいて前記光信号を変調して複数の光サブキャリアを提供するように動作可能なモジュレータであって、前記複数の光サブキャリアのうちの１つは、第１の時間スロットの間の前記データの第１の部分を表す第１の情報と、第２の時間スロットの間の前記データの第２の部分を表す第２の情報とを運ぶ、モジュレータと、を有するトランスミッタと、
第１のノードにおいて提供される第１のレシーバであって、前記第１のレシーバは前記トランスミッタに光学的に連結されている、第１のレシーバと、
第２のノードにおいて提供される第２のレシーバであって、前記第２のレシーバは前記トランスミッタに光学的に連結されている、第２のレシーバとを備え、前記第１のレシーバおよび前記第２のレシーバは前記トランスミッタから遠隔にあり、したがって、前記第１の情報は前記第１のノードに関連付けられており、前記第２の情報は前記トランスミッタから遠隔にある第２のノードと関連付けられており、前記第１の情報および前記第２の情報は時間分割多重アクセス（ＴＤＭＡ）エンコードされ、前記複数の光サブキャリアのそれぞれはナイキストサブキャリアであり、
前記デジタル信号プロセッサは、前記第１の時間スロットの間の前記第１の情報を表す時間スロットデータを提供するバーストスロット回路を有し、
前記トランスミッタは、前記バーストスロット回路への出力を供給するスケジューラ回路をさらに備え、その結果、前記時間スロットデータの出力のタイミングが前記スケジューラ回路の前記出力に基づき制御される、システム。
【請求項11】
システムであって、前記システムは、
光信号を出力するように動作可能なレーザと、
データを受信し、前記データに基づいて複数の電気信号を提供するように動作可能なデジタル信号プロセッサと、
前記複数の電気信号に基づいて前記光信号を変調して複数の光サブキャリアを提供するように動作可能なモジュレータであって、前記複数の光サブキャリアのうちの１つは、第１の時間スロットの間の前記データの第１の部分を表す第１の情報と、第２の時間スロットの間の前記データの第２の部分を表す第２の情報とを運ぶ、モジュレータと、を有するトランスミッタと、
第１のノードにおいて提供される第１のレシーバであって、前記第１のレシーバは前記トランスミッタに光学的に連結されている、第１のレシーバと、
第２のノードにおいて提供される第２のレシーバであって、前記第２のレシーバは前記トランスミッタに光学的に連結されている、第２のレシーバとを備え、前記第１のレシーバおよび前記第２のレシーバは前記トランスミッタから遠隔にあり、したがって、前記第１の情報は前記第１のノードに関連付けられており、前記第２の情報は前記トランスミッタから遠隔にある第２のノードと関連付けられており、前記第１の情報および前記第２の情報は時間分割多重アクセス（ＴＤＭＡ）エンコードされ、前記複数の光サブキャリアのそれぞれはナイキストサブキャリアであり、
前記デジタル信号プロセッサは、
第１のバーストスロット回路であって、前記第１の時間スロットの間の前記第１の情報を表す第１の時間スロットデータを提供する、第１のバーストスロット回路と、
第２のバーストスロット回路であって、前記第２の時間スロットの間の前記第２の情報を表す第２の時間スロットデータを提供する、第２のバーストスロット回路と、
を有する、システム。
【請求項12】
前記デジタル信号プロセッサは、前記データの前記第１の部分を受信し、エンコードされたデータを提供する、前方エラー補正エンコーダと、
前記エンコードされたデータに基づいてシンボル情報を提供するビット－シンボルマッパ回路であって、前記バーストスロット回路は、前記シンボル情報に基づいて前記時間スロットデータを提供する、ビット－シンボルマッパ回路と、
を有する、請求項１０に記載のシステム。
【請求項13】
前記デジタル信号プロセッサは、前記データの前記第１の部分を受信して、第１のエンコードされたデータを提供する、第１の前方エラー補正エンコーダと、
前記第１のエンコードされたデータに基づいて第１のシンボル情報を提供する第１のビット－シンボルマッパ回路であって、前記第１のバーストスロット回路は、前記第１のシンボル情報に基づいて前記第１の時間スロットデータを提供する、回路と、
前記データの前記第２の部分を受信して、第２のエンコードされたデータを提供する、第２の前方エラー補正エンコーダと、
前記第２のエンコードされたデータに基づいて第２のシンボル情報を提供する第２のビット－シンボルマッパ回路であって、前記第２のバーストスロット回路は、前記第２のシンボル情報に基づいて前記第２の時間スロットデータを提供する、第２のビット－シンボルマッパ回路と、
を有する、請求項１１に記載のシステム。
【請求項14】
前記第１の時間スロットデータと前記第２の時間スロットデータとを加算する加算回路をさらに備える、請求項１３に記載のシステム。
【請求項15】
前記トランスミッタは前記バーストスロット回路への出力を供給するスケジューラ回路をさらに含み、その結果、前記時間スロットデータの出力のタイミングが前記スケジューラ回路の前記出力に基づき制御される、請求項９に記載のシステム。
【請求項16】
前記トランスミッタは前記第１のバーストスロット回路へ第１の出力と、前記第２のバーストスロット回路へ第２の出力とを供給するスケジューラ回路をさらに備え、その結果、前記第１の時間スロットデータおよび前記第２の時間スロットデータの出力のタイミングが前記スケジューラ回路の前記第１の出力および前記第２の出力のそれぞれに基づき制御される、請求項１１に記載のシステム。
【請求項17】
レシーバであって、局部発振器レーザと、
複数の光サブキャリアと、前記局部発振器レーザから供給された光信号とを受信する光ハイブリッド回路であって、前記光ハイブリッド回路は複数の混合生成物を供給し、前記複数の光サブキャリアのうちの１つは、第１の時間スロットの間に第１の情報を、第２の時間スロットの間に第２の情報を運び、前記第１の情報は前記レシーバ用に指定されており、前記第２の情報は別のレシーバ用に指定されている、光ハイブリッド回路と、
前記複数の混合生成物を受信し、複数の電気信号を出力するフォトダイオード回路と、
前記複数の電気信号に基づいて前記第１の情報に関連付けられたデータを出力するデジタル信号プロセッサと、
を備え、
前記デジタル信号プロセッサは、バーストデモジュレータ回路とバーストＴＤＭＡスケジューラとを含み、前記バーストデモジュレータ回路は、前記バーストＴＤＭＡスケジューラの制御下で同期され、前記レシーバと関連付けられる前記第１の時間スロットで送信される１または複数のシンボルを選択する、レシーバ。
【請求項18】
前記第１の情報および前記第２の情報は時間分割多重アクセス（ＴＤＭＡ）エンコードされている、請求項１７に記載のレシーバ。
【請求項19】
前記複数の光サブキャリアのそれぞれはナイキストサブキャリアである、請求項１７または１８に記載のレシーバ。
【請求項20】
前記複数の光サブキャリアのそれぞれは、前記複数の光サブキャリアのうちの別のものとスペクトル的に重複しない、請求項１７から１９のいずれか一項に記載のレシーバ。
【発明の詳細な説明】
【背景技術】
【0001】
本出願は、参照によりその全体が本明細書に組み入れられる、２０１９年３月４日に出願された米国仮特許出願第６２／８１３，１５１号に基づく優先権を米国特許法第１１９条の下で主張するものである。
【0002】
光通信システムは、それぞれが対応する波長を持ちそれぞれが変調されて異なるデータストリームを運ぶ複数の光信号が光ファイバ上に多重化されるものが知られている。このようなシステムでは、それぞれの光信号を生成するのにレーザおよびモジュレータが使用され得る。したがって、そのようなシステムの容量を増やすには、追加のレーザ、モジュレータ、および関連付けられた回路が採用される。そのようなシステムに関連付けられるコストは、それゆえ、容量が増えるにつれて増え得る。したがって、上記のコンポーネントのような、より少ないコンポーネントを要求するよりコスト効率の良いネットワークが必要とされる。
【0003】
さらに、従来の光通信システムは、システムの送信端において光信号を生成するための高速回路およびコンポーネントが含まれ得る。そのような信号は比較的早いデータ速度でデータを運び得る。受信端には、着信するデータを検出し、そのようなデータをより容量の小さいノードへ転送または配信するために、対応する高速回路が提供されてよい。したがって、システムの受信端において急速高速回路およびコンポーネントを要せずに安価でより容量の小さいノードへ大容量信号を供給することによりコストを低減する必要がさらにある。
【0004】
さらに、従来の光通信システムにおいては、データは、そのそれぞれが顧客データまたはユーザデータを含むペイロード部を含み、システムと関連付けられた動作、管理およびメンテナンス（「ＯＡＭ」）情報をヘッダまたはオーバーヘッド部が含む、一連のフレームとして送信され得る。ネットワークの複雑性が増すにつれ、そのような制御またはＯＡＭ情報は増えてきており、送信される顧客データの量を制限する場合がある。それゆえ、より多くの顧客データを送信し得るよう、より効率的にＯＡＭ情報を送信する必要もある。
【発明の概要】
【0005】
本開示の態様に沿って、
【0006】
前述の全般的な説明および以下の詳細な説明は例示的なものであって例示のみであり、請求される発明を限定するものではないことが理解されるべきである。
【0007】
添付の図面は本明細書に組み込まれてその一部を構成するものであり、いくつかの実施形態を図示して、その記載とともに本発明の原理を説明するために供されるものである。
【図面の簡単な説明】
【0008】
【図1a】本開示の態様に沿った、光サブキャリアを示すスペクトルプロットを示す。
【0009】
【図1b】本開示の追加の態様に沿った、ネットワークのブロック図を示す。
【図1c】本開示の追加の態様に沿った、ネットワークのブロック図を示す。
【図1d】本開示の追加の態様に沿った、ネットワークのブロック図を示す。
【0010】
【図2】本開示の追加の態様にかかる、プライマリノードとセカンダリノードのそれぞれのブロック図を示す。
【図3】本開示の追加の態様にかかる、プライマリノードとセカンダリノードのそれぞれのブロック図を示す。
【0011】
【図4】本開示に沿った、プライマリノードのトランスミッタの例を示す。
【0012】
【図5】本開示のさらなる態様に沿った、トランスミッタＤＳＰのブロック図の例を示す。
【0013】
【図6】本開示に沿った、セカンダリノードレシーバの例を示す。
【0014】
【図7】本開示に沿った、電力スペクトル密度プロットのさらなる例を示す。
【0015】
【図8】本開示に沿った、セカンダリノードレシーバＤＳＰの例を示す。
【0016】
【図9】本開示の追加の態様に沿った、プライマリノードトランスミッタＤＳＰの例を示す。
【0017】
【図10】本開示の追加の態様に沿った、プライマリノードにおけるＴＤＭＡエンコーディングの例を示す。
【0018】
【図11】本開示に沿った、ＴＤＭＡエンコーディングに基づいて指定された時間スロットにおいてシンボルを運ぶ光サブキャリアの例を示す。
【0019】
【図12】本開示に沿った、セカンダリノードＴＤＭＡデコーディングの例を示す。
【0020】
【図13】ＴＤＭＡエンコードされたデータを運ぶサブキャリアの例を示す。
【0021】
【図14】ＴＤＭＡなどの多重アクセスフォーマットにしたがってエンコードされたデータを選択的に送信するための回路を含むプライマリノードトランスミッタの部分を示す。
【0022】
【図15】ＴＤＭＡエンコードされたデータを選択的に受信するためのセカンダリノードレシーバの部分を示す。
【0023】
【図16】セカンダリノードトランスミッタのブロック図を示す。
【0024】
【図17】セカンダリノードトランスミッタデジタル信号プロセッサ（ＤＳＰ）のブロック図を示す。
【0025】
【図18】プライマリノードレシーバのブロック図を示す。
【0026】
【図19】プライマリノードレシーバＤＳＰのブロック図を示す。
【0027】
【図20】セカンダリノードトランスミッタＤＳＰに含まれるバーストＴＤＭＡスケジューラおよびバーストスロット回路の例を示す。
【0028】
【図21】本開示の態様に沿った、時間スロットＴＳにおけるデータまたは情報の送信を示す。
【0029】
【図22】本開示のさらなる態様に沿った、１つのサブキャリアに関連付けられたプライマリノードレシーバＴＤＭＡデコーディング回路の例を示す。
【0030】
【図23】本開示のさらなる態様に沿った、セカンダリノードトランスミッタ３０４の例を示す。
【0031】
【図24】プライマリノードレシーバのさらなる例を示す。
【図25】本開示の態様に沿ったシステムの簡略化したブロック図である。
【図26】本開示のさらなる態様に沿ったタイムスロットを示す。
【図27】本開示に沿った電力スペクトル密度プロットのさらなる例を示す。
【図28】本開示に沿った有限インパルス応答フィルタの例を示す。
【図29】異なりセカンダリノードからデータの到達時間の例を示す。
【図30】本開示の態様に沿った飛行時間およびデータ伝送タイミングを決定するための方法のフローチャートである。
【図31】本開示に沿ったタイムスロットをスケジューリングするための方法のフローチャートである。
【図32】時間ハブリクエストおよびリーフ応答時間、ならびに対応するＴＯＦ時間の例を示すプロットである。
【図33】さまざまな例のＴＯＦ時間を用いたテーブルを示す。
【図34】本開示のさらなる態様に沿った例示的なタイミングチャートを示す。
【発明を実施するための形態】
【0032】
本開示に沿って、ハブまたはプライマリノードが複数のリーフノードまたはセカンダリノードと通信し得るネットワークまたはシステムが提供される。ハブノードは、リーフノードの容量よりも大きい容量で動作するかまたはそのような容量を有してよい。したがって、ハブノードから光信号を運ぶデータを受信し、ハブノードへと光信号を運ぶデータを供給する、比較的安価なリーフノードがデプロイされ得る。１つまたは複数の接続がそれぞれのリーフノードをハブノードへ連結させてよく、それによりそれぞれの接続が、例えば、光ファイバ、光アンプ、および光アド／ドロップマルチプレクサの、１つまたは複数のスパンまたはセグメントを含んでよい。本開示の態様に沿って、光サブキャリアがそのような接続にわたって送信されてもよい。サブキャリアは、複数のレーザとモジュレータが要求されずかつコストが低減できるように、レーザとモジュレータの組み合わせにより生成されてもよい。さらに、サブキャリアは、プライマリノードが比較的多い数のセカンダリノードと通信できるように、周波数分割多重アクセス（ＦＤＭ）などの多重アクセスおよび時間分割多重アクセス（ＴＤＭＡ）技術を使用したものが採用されてもよい。さらに、ＯＡＭ情報をプライマリノードからセカンダリノードへ、およびセカンダリノードからプライマリノードへ運ぶために、帯域外制御チャネルが提供されてもよい。
【0033】
ここで本開示の本実施形態について以下に詳細に説明がなされ、それらの例は添付の図面に示される。可能な範囲において、各図面を通して、同じまたは同様の部分を参照するのには同じ参照番号が使用される。
【0034】
図１ａは、本開示に沿った、電力スペクトル密度（ＰＳＤ）ｖｓ．周波数のプロット１００を示す。プロット１００は、以下でより詳細に説明されるトランスミッタにより供給または出力され得る複数のサブキャリアＳＣ１～ＳＣｎを識別する。サブキャリアＳＣ１～ＳＣｎのそれぞれは、複数の周波数ｆ１～ｆｎの対応する１つ、およびスペクトル幅Ｗ１～Ｗｎのそれぞれの一つを有し得る。１つの例において、サブキャリアのうちの半分は、ＳＣ１～ＳＣｎ／２は、トランスミッタにおいて提供されるレーザの周波数ｆ０よりも少ない、対応する周波数ｆ１～ｆｎ／２を有し、半分のサブキャリア、ＳＣｎ／２＋１～ＳＣｎは、ｆ０よりも多い、対応する周波数ｆｎ／２＋１～ｆｎを有する。
【0035】
サブキャリアＳＣ１～ＳＣｎは、１つの例において、それぞれがデータを運ぶ光信号のグループであるナイキストサブキャリアであり、（ｉ）光信号が周波数領域において互いに区別可能であり続けるように、グループ内のそれぞれのそのような光信号のスペクトルは十分に非重複となっており、（ｉｉ）光信号のそのようなグループは単一のレーザからの光線の変調により生成される。全般的に、それぞれのサブキャリアは、そのようなサブキャリアのボーレートにより決定されるとおり、最小ナイキスト帯域幅に少なくとも等しい光スペクトル帯域幅を有し得る。
【0036】
【0037】
図１ｂは、プライマリノード１１０とセカンダリノード１１２との間の光ファイバリンクを含む接続１０２の例を示す。１つの例において、サブキャリアＳＣ１～ＳＣｎを含む変調された光信号は、プライマリノード１１０からセカンダリノード１１２へと光ファイバリンクに沿ってダウンリンク方向に出力され得る。さらなる光信号が、接続１０２の同じファイバリンク上でセカンダリノード１１２からプライマリノード１１０へとアップリンク方向に送信されてもよい。
【0038】
図１ｃは、プライマリノード１１０が複数のセカンダリノード１１２－１～１１２－ｎと通信し得るシステム１０３または集約ネットワークの例を示す。システム１０３は、サブキャリアＳＣ１～ＳＣｎを含む変調された光信号がプライマリノード１１０からマルチプレクサ／デマルチプレクサ（ｍｕｘ／ｄｅｍｕｘ）１１４に出力されて、（ｍｕｘ／ｄｅｍｕｘ）１１４が結果としてそれぞれのサブキャリアをセカンダリノード１１２－１～１１２－ｎのそれぞれの１つへとダウンリンク方向に供給する、周波数分割多重化（ＦＤＭ）を採用してよい。さらに、セカンダリノード１１２－１～１１２－ｎのそれぞれは、サブキャリアＳＣ１～ＳＣｎのそれぞれの１つをｍｕｘ／ｄｅｍｕｘ１１４へとアップリンク方向に供給し得る。Ｍｕｘ／ｄｅｍｕｘ１１４は、結果として、結合されたサブキャリアＳＣ１～ＳＣｎを含む多重化出力をプライマリノード１１０へ提供する。
【0039】
あるいは、ｍｕｘ／ｄｅｍｕｘ１１４は、セカンダリノード１１２－１～１１２－ｎのそれぞれの１つへ供給され得るサブキャリアＳＣ１～ＳＣｎのそれぞれの電力分割部分を提供して、セカンダリノード１１２－１～１１２－ｎから出力されたサブキャリアＳＣ１～ＳＣｎはスプリッタ／コンバイナにより結合されてプライマリノード１１０へ出力され得る。
【0040】
ＦＤＭに追加してまたはそれとの組み合わせで、セカンダリノード１１２－１～１１２－ｎの特定の１つのために意図されるデータまたはユーザデータがそのようなノードにおいて検出されてユーザへ出力され得るように、時間分割多重アクセス（ＴＤＭＡ）技術などの多重アクセス技術が採用されてもよい。そのような多重アクセス技術が、以下により詳細に説明される。
【0041】
図１ｄは、プライマリノード１１０がサブキャリアＳＣ１～ＳＣｎを含む変調された光信号を供給する集約ネットワーク１２０の例を示す。この例では、サブキャリアＳＣ１～ＳＣｎは、そのようなサブキャリアを他のサブキャリアと結合させ得るｍｕｘ／ｄｅｍｕｘ１２２へと提供され得る。そしてサブキャリアＳＣ１～ＳＣｎは、ネットワークエレメント１２４と総称される、光ファイバ、光アド－ドロップマルチプレクサ、アンプまたはその他のネットワークエレメントの１つまたは複数のセグメントを通して、さらなるｍｕｘ／ｄｅｍｕｘ１２６へと向けられ得、ｍｕｘ／ｄｅｍｕｘ１２６はサブキャリアＳＣ１～ＳＣｎを分離または多重分離し、それぞれのサブキャリアをスプリッタ／コンバイナ１２８－１～１２８－ｎのそれぞれの１つへと向けるかまたは供給し得る。それぞれのスプリッタ／コンバイナ１２８－１～１２８－ｎは、サブキャリアＳＣ１～ＳＣｎの対応する１つの電力分割された部分を、それぞれがｎおよびｍを整数とするｍ個のセカンダリノード（１１２－１－１～１１２－１－ｍ、１１２－２－１～１１２－２－ｍ...１１２－ｎ－１～１１２－ｎ－ｍ）を含むそれぞれのセカンダリノードグループ１３０－１～１３０－ｎへとさらに供給する。１つの例において、以下で議論される多重アクセス技術は、サブキャリアＳＣ１～ＳＣｎの特定の１つにより運ばれるデータをプライマリノード１１０から所望のセカンダリノードまたはノードグループへと向けるために採用されてよい。さらに、そのような技術はアップリンク方向およびダウンリンク方向の両方で採用されてよい。
【0042】
図２は、プライマリノード１１０をより詳細に示す。プライマリノード１１０は、サブキャリアＳＣ１～ＳＣｎを含む変調された光信号を供給するトランスミッタ２０２と、そのようなサブキャリアを含むがノード１１２－１～１１２－ｎなどのセカンダリノードから来るデータを運ぶ別の変調された光信号を受信し得るレシーバ２０４とを含み得る。
【0043】
図３は、サブキャリアＳＣ１などのサブキャリアのうちの１つまたは複数を受信するレシーバ回路３０２と、そのようなサブキャリアを含む変調された光信号を供給するトランスミッタ回路３０４とを含み得る、セカンダリノード１１２のうちの１つのブロック図を示す。
【0044】
図４は、プライマリノード１１０のトランスミッタ２０２をより詳細示す。トランスミッタ２０２は、入力データまたはデータストリームＳＣデータ１～ＳＣデータｎを受信し得るデジタル信号プロセッサ（ＤＳＰ）４０２（以下でより詳細に説明する）を含む。これらのデータストリームに基づいて、ＤＳＰ４０２は、ＤＳＰ４０２から受信したデジタル信号を対応するアナログ信号へ変換するデジタル－アナログ変換（ＤＡＣ）回路４０４－１～４０４－２を含むＤ／Ａおよび光ブロック４０１へ、複数の出力を供給し得る。Ｄ／Ａおよび光ブロック４０１はまた、ＤＡＣ４０４－１～４０４－４からアナログ信号を受信し、電圧またはそれらの他の特性を調節するドライバ回路４０６－１～４０６－２も含み、モジュレータ４１０－１～４１０－４の対応する１つへドライブ信号を提供する。
【0045】
Ｄ／Ａおよび光ブロック４０１はさらに、モジュレータ４１０－１～４１０－４を含み、そのそれぞれは周波数ｆ０を有するレーザ４０８から出力される光線の位相および／または振幅を変調するマッハツェンダモジュレータ（ＭＺＭ）であってよい。図４でさらに示されるように、ブロック４０１にも含まれるレーザ４０８から出力される光線は、光線の第１の部分がＭＺＭ４１０－１～４１０－２を含む第１のＭＺＭペアリングへと供給され、光線の第２の部分がＭＺＭ４１０－３～４１０－４を含む第２のＭＺＭペアリングへと供給されるように分割される。第３の部分はＭＺＭ４１０－１により変調されて、変調された光信号のＸ（またはＴＥ）偏光成分の同相（Ｉ）成分を提供し、第４の部分はＭＺＭ４１０－２により変調されて、変調された光信号のＸ偏光成分の直交（Ｑ）成分を提供するためにそのような光線の位相を９０度シフトさせるように位相シフタ４１２－１へと送られるように、光線の第１の部分はさらに第３および第４の部分へと分割される。同様に、第５の部分はＭＺＭ４１０－３により変調されて、変調された光信号のＹ（またはＴＭ）偏光成分のＩ成分を提供し、第６の部分はＭＺＭ４１０－４により変調されて、変調された光信号のＹ偏光成分のＱ成分を提供するためにそのような光線の位相を９０度シフトさせるように位相シフタ４１２－２へと送られるように、光線の第２の部分はさらに第５および第６の部分へと分割される。
【0046】
ＭＺＭ４１０－１および４１０－２の光出力は、結合させられてＩ成分およびＱ成分を含むＸ偏光光信号を提供し、ブロック４０１において提供される偏光ビームコンバイナ（ＰＢＣ）４１４へと送られる。さらに、ＭＺＭ４１０－３および４１０－４の出力は結合させられて、そのような光信号の偏光を回転させてＹ（またはＴＭ）偏光を有する変調された光信号を提供する、ブロック４０１においてさらに提供される偏光回転子へと送られる光信号を提供する。Ｙ偏光変調光信号はまた、Ｘ偏光変調光信号およびＹ偏光変調光信号を結合させて、偏光多重化（「デュアル偏光」）変調光信号を例えば光ファイバ４１６上へ提供する、ＰＢＣ４１４へ提供される。
【0047】
Ｄ／Ａおよび光ブロック４０１から出力された偏光多重化光信号は、上記のサブキャリアＳＣ１～ＳＣｎを含んで、それぞれのサブキャリアはＸ偏光成分およびＹ偏光成分、ならびにＩ成分およびＱ成分を有するようになっている。さらに、それぞれのサブキャリアＳＣ１～ＳＣｎは、データストリームＳＣデータ１～ＳＣデータｎのそれぞれの１つと関連付けられるまたはそれに対応し得る。
【0048】
図５は、ＤＳＰ４０２のより詳細な例を示す。図５で示されるように、ＴＸ ＤＳＰ４０２はＦＥＣエンコーダ５０２－１～５０２－ｎを含み得、そのそれぞれは複数のデータソースのうちのそれぞれの１つからビットの複数の独立した入力データストリーム（ＳＣデータ１～ＳＣデータｎ）のそれぞれの１つを受信し、パリティビットの追加を通すなどして入力データストリームのうちの対応する１つの上でエラー補正コーディングを実行し得る。ＦＥＣエンコーダ５０２－１～５０２－ｎは、サブキャリア間でタイミングスキューを提供して、上記のノード１１０と１１２－１～１１２－ｎとの間のリンクにより引き起こされるスキューを補正し得る。
【0049】
ＦＥＣエンコーダ５０２－１～５０２－ｎのそれぞれは、複数のビット－シンボル回路５０４－１～５０４－ｎ（本明細書においては「５０４」と総称される）の対応する１つへ出力を提供する。ビット－シンボル回路５０４のそれぞれは、エンコードされたビットを複合面上でシンボルへマッピングし得る。例えば、ビット－シンボル回路５０４は、４つのビットをデュアル偏光ＱＰＳＫコンステレーションでシンボルへマッピングし得る。ビット－シンボル回路５０４のそれぞれは、ＳＣデータ１と関連付けられた複素表現ＸＩ＋ｊ＊ＸＱを持つ第１のシンボルをＤＳＰ部５０３へ提供する。そのような第１のシンボルを表すデータは、偏光多重化変調光信号のＸ偏光成分により運ばれる。
【0050】
ビット－シンボル回路５０４のそれぞれはさらに、第２のシンボルをＤＳＰ部５０３へ提供し得る。そのような第２のシンボルは、ＳＣデータ１とも関連付けられた複素表現ＹＩ＋ｊ＊ＹＱを持つ。しかし、そのような第２のシンボルを表すデータは、偏光多重化変調光信号のＹ偏光成分により運ばれる。
【0051】
図５でさらに示されるように、ビット－シンボル回路５０４のそれぞれから出力された第１のシンボルのそれぞれは、例えば、２５６個のシンボルをバッファし得る第１の重複および退避用バッファ５０５－１～５０５－ｎ（本明細書においては重複および退避用バッファ５０５と総称される）のそれぞれの１つへ供給される。重複および退避用バッファ５０５のそれぞれは、第１のシンボルのうち１２８個、または別の個数のそのようなシンボルを一度にビット－シンボル回路５０４の対応する１つから受信し得る。こうして、重複および退避用バッファ５０５は、ビット－シンボル回路５０５からの１２８個の新しいシンボルを、以前にビット－シンボル回路５０５から受信した１２８個のシンボルと結合させ得る。
【0052】
それぞれの重複および退避用バッファ５０５は、時間領域にある出力を、高速フーリエ変換（ＦＦＴ）回路５０６－１～５０６－ｎ（「ＦＦＴ５０６」と総称する）の対応する１つへ供給する。１つの例において、出力は２５６個のシンボルまたは別の個数のシンボルを含む。ＦＦＴ５０６のそれぞれは、受信されたシンボルを、例えば高速フーリエ変換を使用して周波数領域へと変換する。ＦＦＴ５０６のそれぞれは、周波数ビンとも呼ばれる、入力シンボルと関連付けられた周波数コンポーネントを格納する２５６個のメモリまたはレジスタを含み得る。レプリケータコンポーネント５０７－１～５０７－ｎのそれぞれは、ＦＦＴ５０６と関連付けられた２５６個の周波数コンポーネントを複製し、そのようなコンポーネントを、（例えば、サブキャリアのＴ／２ベースのフィルタリングのために）複数のレプリケータコンポーネントのそれぞれの１つにおいて５１２個または別の個数の周波数ビンに格納し得る。この複製はサンプル速度を増し得る。
【0053】
パルス整形フィルタ回路５０８－１～５０８－ｎのそれぞれは、パルス整形フィルタを複数のレプリケータコンポーネント５０７－１～５０７－ｎのそれぞれの１つの５１２個の周波数ビンに格納されたデータに適用して、それにより、以下で説明するように多重化されて逆ＦＦＴを受けることになる複数のフィルタリングされた出力のそれぞれの１つを提供し得る。パルス整形フィルタ回路５０８－１～５０８－ｎは、サブキャリアが例えば近接した周波数分離でチャネル上で一緒にパックされ得るように、シンボル間の遷移と所望のスペクトルを計算する。パルス整形フィルタ回路５０８－１～５０８－ｎもまた、例えば図１ｂから図１ｃで示されるノード間のリンクにより引き起こされるタイミングスキューを補正するために、サブキャリア間にタイミングスキューを導入するのに使用され得る。マルチプレクサ回路またはメモリを含み得るマルチプレクサコンポーネント５０９は、パルス整形フィルタ回路５０８－１～５０８－ｎからのフィルタリングされた出力を受信し、そのような出力を一緒に多重化してまたは結合させてエレメントベクトルを形成し得る。
【0054】
次に、ＩＦＦＴ回路またはコンポーネント５１０－１は、エレメントベクトルを受信し、逆高速フーリエ変換（ＩＦＦＴ）に基づいて対応する時間領域信号またはデータを提供し得る。１つの例において、時間領域信号は６４ギガサンプル／秒の同じ速度を有し得る。最後のバッファまたはメモリ回路５１１－１は、例えば、最後の１０２４個または別の数のサンプルをＩＦＦＴコンポーネント５１０－１から選択し、これらのサンプルを、例えば６４ギガサンプル／秒でＤＡＣ４０４－１および４０４－２へ出力し得る。上記のように、ＤＡＣ４０４－１はＸ偏光信号の同相（Ｉ）成分と関連付けられており、ＤＡＣ４０４－２はＹ偏光信号の直交（Ｑ）成分と関連付けられている。したがって、複素表現ＸＩ＋ｊＸＱに沿って、ＤＡＣ４０４－１はＸＩに関連付けられた値を受信し、ＤＡＣ４０４－２はｊＸＱに関連付けられた値を受信する。これらの入力に基づき、ＤＡＣ４０４－１および４０４－２は、上記で議論のように、アナログ出力をＭＺＭＤ４０６－１およびＭＺＭＤ４０６－２へそれぞれ提供する。
【0055】
図５でさらに示されるように、ビット－シンボル回路５０４－１～５０４－ｎのそれぞれは、ファイバ４１６上で出力された偏光多重化変調された光信号のＹ偏光成分により運ばれるデータを表すシンボルの対応する１つを出力する。さらに上記のように、これらのシンボルは複素表現ＹＩ＋ｊ＊ＹＱを有し得る。それぞれのそのようなシンボルは、重複および退避用バッファ５１５－１～５１５－ｎのそれぞれの１つ、ＦＦＴ回路５１６－１～５１６－ｎのそれぞれの１つ、レプリケータコンポーネントまたは回路５１７－１～５１７－ｎのそれぞれの１つ、パルス整形フィルタ回路５１８－１～５１８－ｎ、マルチプレクサまたはメモリ５１９、ＩＦＦＴ５１０－２、およびテイクラストバッファまたはメモリ回路５１１－２により処理されて、表現ＹＩ＋ｊ＊ＹＱを有する処理済みのシンボルを、テイクラスト回路５１１－１から出力された処理済みのシンボルＸＩ＋ｊ＊ＸＱを生成する際に上記で議論したものと同様のまたは同じやり方で提供し得る。さらに、シンボル成分ＹＩおよびＹＱは、ＤＡＣ４０４－３および４０４－４へそれぞれ提供される。これらの入力に基づいて、ＤＡＣ４０４－３および４０４－４が、上記で議論のように、ＭＺＭＤ４０６－３およびＭＺＭＤ４０６－４へそれぞれアナログ出力を提供する。
【0056】
図５は、機能コンポーネントの特定の数と配置を含むものとしてのＤＳＰ４０２を示すものであるが、いくつかの実装例においては、ＤＳＰ４０２は追加の機能コンポーネントを含んでもよく、より少ない機能コンポーネントを含んでもよく、異なる機能コンポーネントを含んでもよく、または異なる配置の機能コンポーネントを含んでもよい。
【0057】
上記のように、ＭＺＭＤ４０６－１～４０６－４の出力に基づいて、複数の光サブキャリアＳＣ１～ＳＣｎが、プライマリノード１１０に連結される光ファイバ４１６上に出力され得る。光サブキャリアＳＣ１～ＳＣｎは、図１ｂから図１ｄおよび図２におけるセカンドノード１１２のうちの１つまたは複数に提供され得る。セカンダリノード１１２の１つにおけるレシーバ回路３０２の例が、図６を参照して次に説明される。
【0058】
図６で示されるように、光レシーバ３０２は、ＤＳＰ６５０とともにコヒーレント検出を実行し得るＲｘ光およびＡ／Ｄブロック６００を含み得る。ブロック６００は、第１の出力（６０５－１）と第２の出力（６０５－２）とを持つ偏光スプリッタ６０５、局部発振器レーザ６１０、９０度光ハイブリッドまたはミキサ６２０－１および６２０－２（全般的には複数のハイブリッドミキサ６２０として、およびハイブリッドミキサ６２０と称する）、検出器６３０－１および６３０－２（全般的には複数の検出器６３０、および個別には検出器６３０と称され、それぞれがシングルフォトダイオードまたはバランスドフォトダイオードのいずれかを含む）、ＡＣ連結キャパシタ６３２－１および６３２－２、トランスインピーダンスアンプ／自動ゲイン制御回路ＴＩＡ／ＡＧＣ６３４－１および６３４－２、ＡＤＣ６４０－１および６４０－２（全般的には複数のＡＤＣ６４０、および個別にはＡＤＣ６４０と称される）、およびＲＸ ＤＳＰ６５０を含んでよい。局部発振器６１０、ハイブリッドミキサ６２０、検出器６３０、ＡＤＣ６４０、およびＲＸ ＤＳＰ６５０は、図６に関して説明される同様のコンポーネントに対応してよい。
【0059】
偏光ビームスプリッタ（ＰＢＳ）６０５は、光サブキャリアＳＣ１～ＳＣｎを含み、上記の光ファイバ４１６を含み得る光ファイバリンク６０１により供給される、入力偏光多重化光信号を受信する偏光スプリッタを有してよい。ＰＢＳ６０５は、着信する光信号を、２つのＸおよびＹの直交偏光成分へ分割し得る。ハイブリッドミキサ６２０は、Ｘ偏光成分およびＹ偏光成分を局部発振器レーザ６１０からの光線と結合させ得る。例えば、ハイブリッドミキサ６２０－１は、第１の偏光信号（例えば、ＰＢＳポート６０５－１から出力される第１のまたはＸ（ＴＥ）の偏光を持つ、着信光信号の成分）を局部発振器６１０からの光線と結合させ得、ハイブリッドミキサ６２０－２は、第２の偏光信号（例えば、ＰＢＳポート６０５－２から出力される第２のまたはＹ（ＴＭ）の偏光を持つ、着信光信号の成分）を局部発振器６１０からの光線と結合させ得る。１つの例において、Ｙ成分偏光を回転させてＸ偏光を得るために、ＰＢＳ出力６０５－２に偏光回転子が提供されてもよい。
【0060】
検出器６３０は、光ハイブリッドから出力される混合生成物を検出して、対応する電圧信号を形成してよく、これはキャパシタ６３２－１および６３２－２によるＡＣ連結、ならびにＴＩＡ／ＡＧＣ６３４－１および６３４－２による増幅およびゲイン制御を受けることになる。ＴＩＡ／ＡＧＣ６３４－１および６３４－２、およびＡＤＣ６４０の出力は、電圧信号をデジタルサンプルへと変換してよい。例えば、２つの検出器またはフォトダイオード６３０－１が、Ｘ偏光信号を検出して対応する電圧信号を形成し得て、増幅、ゲイン制御およびＡＣ連結の後に、対応する２つのＡＤＣ６４０－１が電圧信号を第１の偏光信号のためのデジタルサンプルへと変換し得る。同様に、２つの検出器６３０－２が、回転させられたＹ偏光信号を検出して対応する電圧信号を形成し得て、増幅、ゲイン制御およびＡＣ連結の後に、対応する２つのＡＤＣ６４０－２が電圧信号を第２の偏光信号のためのデジタルサンプルへと変換し得る。ＲＸ ＤＳＰ６５０は、ＸおよびＹの偏光成分と関連付けられたデジタルサンプルを処理して、サブキャリアの１つにより運ばれる出力データとして出力され得る、例えば関連付けられたデータＳＣ１などのサブキャリアの１つと関連付けられたデータを出力し得る。
【0061】
図６は、コンポーネントの特定の数と配置を含めたものとしての光レシーバ３０２を示すものであるが、いくつかの実装例においては、光レシーバ３０２は追加のコンポーネントを含んでもよく、より少ないコンポーネントを含んでもよく、異なるコンポーネントを含んでもよく、または異なる配置のコンポーネントを含んでもよい。検出器６３０および／またはＡＤＣ６４０の数は、偏光の多様な信号を受信することが可能な光レシーバ３０２を実装するように選択されてもよい。いくつかの例において、図６で示されるコンポーネントの１つが、図６で示されるコンポーネントの別の１つにより実行されるものとして本明細書において説明される機能を実行し得る。
【0062】
１つの例において、リモートノードにおいて特定のサブキャリアを選択するには、局部発振器６１０は、選択されたサブキャリアの波長に比較的近接した波長を持つ光線を出力するように波長調整されて、それにより局部発振器の光線と選択されたサブキャリアとの間でうなりが起きるようにしてもよい。そのようなうなりは、選択されたサブキャリアにより運ばれるデータがＤＳＰ６５０により検出されて処理されるようにするために、起きないか、他の選択されていないサブキャリアのためにかなり緩衝されるかのいずれかである。図６で示される例において、局部発振器の波長を適切に波長調整することで、以下で議論されるように、データＳＣ１を表す信号またはデータを運ぶサブキャリアの１つ、例えばＳＣ１を選択できるようになる。したがって、サブキャリアはネットワーク１００を経由して特定のノードにおける所望のレシーバへと効果的にルーティングされ得る。
【0063】
したがって、ノード１０、２０、３０、および４０に含まれ得るレシーバ３０２などの、それぞれのノードレシーバにおいては、局部発振器レーザ、例えば６１０は、ＤＳＰ、例えばＤＳＰ６５０から出力される所望のクライアントデータを表す信号とデータを運ぶサブキャリアの１つのものに近い波長を持つように波長調整され得る。そのような波長調整は、分布帰還型（ＤＦＢ）レーザまたは分布ブラッグ反射器（ＤＢＲ）レーザなどの半導体レーザを含み得る局部発振器６１０の温度、またはそれを通して流れる電流を調節することにより達成されてもよい。こうして、所望のデータストリームを運ぶ光信号を選択するためのそれぞれのレシーバにおける異なる光コンポーネントが不要となる。むしろ、上記のように、メッシュネットワークにおけるノードなどの、同じまたはほぼ同じ回路がそれぞれのノードのレシーバ部分に提供されてもよく、局部発振器レーザを所望のうなりの波長に波長調整することによって信号またはデータの選択が達成されてもよい。
【0064】
図６でさらに示されるように、ＤＳＰ６５０は、そのような出力に基づいて、局部発振器レーザ６１０の温度またはそこへ供給され得る電流を制御し得るように、出力６５２を有してもよい。温度制御の場合は、局部発振器レーザ６１０の近傍に薄膜ヒータが提供されてよく、出力６５２に基づいてレーザ６１０を所望の温度へと加熱するためにそのようなヒータに適切な電流が供給されてよい。ＤＳＰ６５０における制御回路は、出力または制御信号６５２を生成し得る。あるいは、そのような回路がＤＳＰ６５０の外部に提供されてもよい。さらに、局部発振器レーザ６１０の周波数は、制御信号６５２に基づいてレーザ６１０へ供給される電流を変化させることにより調節されてもよい。
【0065】
図７は、局部発振器レーザ６１０から出力された光線の周波数、ｆＬＯが、サブキャリアＳＣ１に関連付けられたデータＳＣ１が選択されてＤＳＰ６５０から出力されるように周波数ｆ１へ波長調整され得る例を示す。上記のものと同様のやり方でｆＬＯを波長調整することにより、ｆＬＯは、１つの例において、サブキャリア周波数ｆ１とほぼ同じだが等しくはない周波数に調節されてもよい。結果として、ＳＣ１が光ハイブリッド６２０－１および６２０－２によって復調され、上記のように出力データＳＣ１として処理されるように、着信する光サブキャリアＳＣ１は、局部発振器６１０から出力される光線とともにうなりが起きる。同様に、周波数ｆＬＯは残りのサブキャリアＳＣ２～ＳＣｎと関連付けられるまたはそれらにより運ばれるデータを選択するように波長調整され得る。
【0066】
図８は、図６で示されるレシーバのデジタル信号プロセッサ（ＤＳＰ）６５０の例の例示的なコンポーネントを示す。ＤＳＰ６５０は、重複および退避用バッファ８０５－１および８０５－２、ＦＦＴコンポーネントまたは回路８１０－１および８１０－２、波長分散（ＣＤ）イコライザコンポーネント（ＣＤＥＱ）または回路８１２－１および８１２－２、偏光モード分散（ＰＭＤ）イコライザコンポーネントまたは回路８２５、ＩＦＦＴコンポーネントまたは回路８３０－１および８３０－２、キャリア再生コンポーネントまたは回路８４０－１および８４０－２、シンボル－ビットコンポーネント８４５－１および８４５－２、およびＦＥＣデコーダ８６０を含み得る。
【0067】
上記のように、アナログ－デジタル（Ａ／Ｄ）回路６４０－１は、そこへ供給されるアナログ入力に対応するデジタルサンプルを出力する。１つの例において、サンプルは、６４ギガサンプル／秒の速度でそれぞれのＡ／Ｄ回路により供給され得る。デジタルサンプルはＸ偏光光サブキャリアＳＣ１により運ばれるシンボルに対応し、複素数ＸＩ＋ｊＸＱにより表現され得る。デジタルサンプルは重複および退避用バッファ８０５－１－２へ提供され得る。ＦＦＴコンポーネント８１０－１は、例えば重複および退避用バッファ８０５－１から２０４８個のベクトルエレメントを受信し、例えば高速フーリエ変換（ＦＦＴ）を使用して周波数領域へとベクトルエレメントを変換し得る。ＦＦＴコンポーネント８１０－１は、２０４８個のベクトルエレメントを２０４８個の周波数コンポーネントへと変換して、変換されたコンポーネントのそれぞれはＦＦＴ実行の結果としてレジスタまたは「ビン」または他のメモリに格納されることになる。
【0068】
そして周波数コンポーネントは、この例において送信された光サブキャリアＳＣ１の波長分散の効果またはそれと関連付けられたエラーを補正、相殺または低減する有限インパルス応答（ＦＩＲ）フィルタを含み得るＣＤＥＱ８１２－１へと供給される。ＣＤＥＱ８１２－１は、偏光モード分散（ＰＭＤ）イコライザ回路８２５へ出力を供給する。１つの例において、それぞれのＣＤＥＱは、以下でより詳細に説明されるように、有限インパルス応答フィルタ（ＦＩＲ）を含む。
【0069】
サブキャリアＳＣ１のＹ偏光成分と関連付けられたＡ／Ｄ回路６４０－２から出力されるデジタルサンプルは、Ａ／Ｄ回路６４０－１から出力されてサブキャリアＳＣ１のＸ偏光成分と関連付けられたデジタルサンプルのそれと同様のやり方で処理され得ることに留意されたい。つまり、重複および退避用バッファ８０５－２、ＦＦＴ８１０－２およびＣＤＥＱ８１２－２は、バッファ８０５－１、ＦＦＴ８１０－１およびＣＤＥＱ８１２－１とそれぞれ同じまたは同様の構造を有し、それぞれ同じまたは同様のやり方で動作し得る。例えば、ＣＤＥＱ８１２－２は、この例において送信された光サブキャリアＳＣ１の波長分散の効果またはそれと関連付けられたエラーを補正、相殺または低減するＦＩＲフィルタを含み得る。同様に、ＣＤＥＱ８１２－１、ＣＤＥＱ８１２－２はＰＭＤＥＱ８２５へ出力を提供する。
【0070】
ＰＭＤコンポーネント８２５は、サブキャリアＳＣ１などの、送信されたサブキャリアのＰＭＤの効果またはそれと関連付けられたエラーを補正、相殺または低減する別のＦＩＲフィルタを含み得る。ＰＭＤコンポーネントは、この例においては２５６エレメントのベクトルを、例えば逆高速フーリエ変換（ＩＦＦＴ）にしたがって２５６個のサンプルとして時間領域へと逆行変換する、ＩＦＦＴコンポーネント８３０－１へと第１の出力を供給する。
【0071】
ＩＦＦＴ８３０－１から出力された時間領域信号またはデータは、トランスミッタ（例えば、レーザ４０８）およびレシーバ（例えば、局部発振器レーザ６１０）の線幅を補填するキャリア再生技術を適用し得るキャリア再生回路またはコンポーネント８４０－１へ供給される。いくつかの実装例において、キャリア再生コンポーネント８４０－１は、キャリア再生を実行して、送信信号と局部発振器６１０からの光線との間の周波数および／または位相の差を補填し得る。キャリア再生の後、Ｘ偏光成分と関連付けられたデータは、ＱＰＳＫコンステレーション、またはｍを整数とするｍ－直交振幅変調（ＱＡＭ）などの別の変調形成と関連付けられたコンステレーションなどのコンステレーションにおける複素表現ｘｉ＋ｊ＊ｘｑを持つシンボルとして表されてもよい。いくつかの実装例において、キャリア再生コンポーネント８４０－１の出力は、ＰＭＤコンポーネント８２５に含まれるＦＩＲフィルタのタップを更新するのに使用され得る。
【0072】
シンボル―ビットコンポーネント８４５－１は、キャリア再生コンポーネント８４０－１から出力されるシンボルを受信し、シンボルをビットへと戻すようにマッピングし得る。例えば、シンボル－ビットコンポーネント８４５－１は、ＱＰＳＫコンステレーションにおいて、１つのシンボルを、Ｚを整数とするＺ個のビットへとマッピングし得る。デュアル偏光ＱＰＳＫ変調サブキャリアについては、Ｘは４である。コンポーネント８４５－１から出力されたビットはＦＥＣデコーダ８６０へ提供される。
【0073】
上記のように、ＰＭＤイコライザ回路８２５は第２の出力を提供する。図８でさらに示されるように、第２の出力は、出力をキャリア再生コンポーネントまたは回路８４０－２へ提供するＩＦＦＴ８３０－２により受信される。ＩＦＦＴ８３０－２およびキャリア再生回路８４０－２は、同じまたは同様の構造を持ちＩＦＦＴ８３０－１およびキャリア再生回路８４０－１とそれぞれ同じまたは同様のやり方で動作して、Ｙ偏光成分により運ばれるデータと関連付けられた複素表現ｙｉ＋ｊ＊ｙｑを持つシンボルを提供し得る。キャリア再生回路８４０－２から出力されたシンボルは、同じまたは同様の構造を持ちシンボル－ビットコンポーネント８４５－１と同じまたは同様のやり方で動作するシンボル－ビット回路またはコンポーネント８４５－２へ提供されて、ＦＥＣエンコーダ８６０へビットを出力し得る。
【0074】
いくつかの実装例において、ビットは、例えばＦＥＣを使用してエラー補正のためにデコードされ得る。出力ビットコンポーネント８５０は、例えば一度に１２８＊Ｘ個のビットを出力し得る。デュアル偏光ＱＰＳＫについては、例えば出力ビットコンポーネント８５０は、例えば一度に５１２個のビットを出力し得る。
【0075】
ＦＥＣデコーダ８６０は、コンポーネント８４５－１および８４５－２から出力されたビットを処理して、前方エラー補正を使用してエラーを除去し得る。そのようにエラー補正されたビットは、ＳＣ１データとして出力され得る。
【0076】
図６は、機能コンポーネントの特定の数と配置を含むものとしてのＤＳＰ６５０を示すが、いくつかの実装例においては、ＤＳＰ６５０は追加の機能コンポーネントを有してもよいし、より少ない機能コンポーネントを有してもよいし、異なる機能コンポーネントを有してもよいし、または異なる配置の機能コンポーネントを有してもよい。
【0077】
図４から図８はプライマリノード１１０からセカンダリノード１１２の１つへのＦＤＭ送信の例を説明するものであり（図１ｂから図１ｄを参照）、この例によればそれぞれのセカンダリノードは特定のサブキャリア上でデータを送受信する。あるいは、複数のサブキャリアがデータをそのようなセカンダリノードの１つまたは複数へ運び得る。別の例では、それぞれのサブキャリアは時間分割多重アクセス（ＴＤＭＡ）技術に基づいてエンコードされてセカンダリノードのグループ内の特定のセカンダリノードのためのデータを指定し得る。
【0078】
プライマリノード１１０からセカンダリノード１１２へのＴＤＭＡサブキャリア送信について次に説明される。
【0079】
図９は、図４におけるＤＳＰ４０２の代わりにプライマリノードトランスミッタ２０２に含まれる、本開示の態様に沿ったＴＤＭＡ光サブキャリア送信を促進するためのＤＳＰ１３０２のブロック図を示す。ＤＳＰ１３０２はＤＳＰ４０２と同様である。例えば、ＤＳＰ１３０２は、ＤＳＰ４０２のように、重複および退避用バッファ、ＦＦＴ回路、レプリケータ回路、パルス整形フィルタ、マルチプレクサ、デマルチプレクサ、ＩＦＦＴ、およびテイクラストバッファを含むＤＳＰ部５０３を含む。しかしながら、ＤＳＰ１３０２は入力ブロック１３０４－１～１３０４－ｎ（入力ブロック１３０４と総称する）を含み、そのそれぞれはＫ個のデータストリームのそれぞれの１つを受信する。総じて、Ｋ個のデータストリームのそれぞれのグループは、それぞれの入力データＳＣ１データ～ＳＣｎデータを構成してよい。上記のように、サブキャリアＳＣ１～ＳＣｎのそれぞれは、ＳＣ１データ～ＳＣｎデータの対応する１つを表すそれぞれの情報を運び得る。
【0080】
それぞれの入力ブロック１３０４は、ＦＥＣエンコーダグループ１３０６－１～１３０６－ｎ（本明細書中ではＦＥＣエンコーダグループ１３０６と総称する）のそれぞれの１つへと供給される、Ｋ個のデータストリームのグループを受信し得る。それぞれのＦＥＣエンコーダグループ１３０６の出力は、次にビット－シンボルマッパグループ１３０８－１～１３０８－ｎのそれぞれの１つへ供給され、ビット－シンボルマッパグループ１３０８－１～１３０８－ｎのそれぞれの１つは、その結果、ＴＤＭＡに基づいて受信されたシンボルをさらにエンコードする多重アクセスエンコーダ回路または回路グルーピング１３１０－１～１３１０－ｎへシンボルを供給する。
【0081】
図１０において、入力ブロック１３０４－１がより詳細に示される。残りの入力ブロック１３０４－２から１３０４－ｎは、例えば、入力ブロック１３０４－１と同様のやり方で同様の構造および動作を有することは理解される。図１０で示されるように、および上記のように、入力されたＳＣ１データが、例えば、ｋ個の並列データストリームＳＣ１－１～ＳＣ１－ｋとして提供され、そのそれぞれはバッファ１３０５－１－１～１３０５－１－ｋの対応する１つへ供給される。バッファ１３０５－１のそれぞれは、データストリームＳＣ１－１～ＳＣ１－ｋのそれぞれの１つの連続する部分を一時的に格納するメモリを含む。バッファ１３０５－１のそれぞれは、利用可能な時間スロットの間、そのようなデータ部分を出力するように動作可能である。ＦＥＣエンコーダ回路１３０６－１－１～１３０６－１－ｋのそれぞれは、バッファ１３０５－１のそれぞれの１つから出力されたデータ部分を受信し、受信したデータビットをエラー補正コードにしたがって上記のようにエンコードする。エンコードされたデータストリームは、次に、図９で示される、総じてビット－シンボル回路１３０８－１に対応するビット－シンボル回路１３０８－１－１～１３０８－１－ｋのそれぞれの１つへ供給される。ビット－シンボル回路１３０８－１－１～１３０８－１－ｋのそれぞれは、上記でさらに説明されるように、エンコードされたビットをシンボルへとマッピングする。そのようなマッピングの結果として生じるシンボルは、複素表現ＸＩ＋ｊ＊ＸＱ（Ｘ偏光のＸシンボル）とＹＩ＋ｊ＊ＹＱ（Ｙ偏光のＹシンボル）とを有し、Ｔｘバーストスロットバッファ回路１３０９－１－１～１３０９－１－ｋと、加算回路または合計回路１４０８および１４１０とを含む、ＴＤＭＡエンコーディング回路１３１０－１へ提供される。Ｔｘバーストスロットバッファ回路１３０９－１－１～１３０９－１－ｋのそれぞれは、ビット－シンボルマッピング回路１３０８－１－１～１３０８－１－ｋの対応する１つからの出力を一時的に格納する。
【0082】
１つの例において、バーストスロットバッファ回路１３０９へ供給された、およびそこからから出力されたデータは、パケットの部分となり得る。そのようなパケットの部分は、それぞれのリーフまたはセカンダリノードにおいて提供されるバッファに送信されて蓄積され得る（以下のバッファ１２０７の説明を参照）。１つの例において、セカンダリノードにより受信されてバッファに格納されたデータの量が、さらなる例においてはパケットが受信されたことを示す閾値に達すると、そのようなパケットはリーフノードから出力される。
【0083】
さらなる例において、バッファ回路１３０５－１～１３０５－ｋへ入力されたデータストリームＳＣ１－１～ＳＣ１－ｋは、同じまたは異なる平均データ速度であり得る。例えば、データストリームＳＣ１－１～ＳＣ１－ｋのそれぞれは、同じ平均速度の５ギガビット／秒でデータを提供し得る。その場合、図２１で示される時間スロットＴＳなどの、同じ数の時間スロットが、それぞれのデータストリームに割り当てられ得て、それにより、それぞれの時間スロットにおいて運ばれるデータまたは情報がそれぞれのデータストリームＳＣ１－１～ＳＣ１－ｋのデータを表すものとなる。別の例において、データストリームＳＣ１－１などのデータストリームの１つが、１０ギガビット／秒などのより早い平均速度でデータを供給し得て、その場合、残りのデータストリームＳＣ１－２からＳＣ１－ｋよりも２倍の時間スロットがデータストリームＳＣ１－１に割り当てられ得る。
【0084】
図１０でさらに示されるように、１つの例において、ＴＤＭＡスケジューラ回路２００２は、制御信号をＴｘバーストスロットバッファ回路１３０９－１～１３０９－ｋへ提供して、バーストスロット回路のそれぞれから加算回路１４０８および１４１０へ出力されるＸシンボルとＹのシンボルとを同期させる。その結果、データビットＳＣ１－１に関連付けられたシンボルは、例えば、スケジューラ回路２００２から出力された制御信号により示される指定された時間スロットの間、バーストスロット回路２００４－１から出力される。同様に、ＴＤＭＡスケジューラ２００２から出力された他の制御信号に基づき、データビットまたはデータストリームＳＣ１－２～ＳＣ１－ｋと関連付けられたシンボルは、指定された時間スロットの間、加算回路１４０８および１４１０へ出力される。したがって、加算回路１４０８は時間分割多重化シンボルを重複および退避用バッファ５０５－１へ供給し、加算回路１４１０は時間分割多重化シンボルを重複および退避用バッファ５１５－１へ出力し、その両方はサブキャリアＳＣ１と関連付けられている。
【0085】
同様のやり方で、多重アクセスエンコーダ回路１３１０－２～１３１０－ｎが、時間分割多重化シンボルを対応する重複および退避用バッファ５０５－２～５０５－ｎおよび５１５－２～５１５－ｎへ供給する。上記のように、これらの重複および退避用バッファ回路のそれぞれ、ならびに重複および退避用バッファ回路５０５－１および５１５－１は、図５で示される残りの回路とともに動作して、ＤＡＣ４０４へ供給される出力を提供し、その結果、ＤＡＣ４０４は、ドライブ信号をＭＺＭ４１０へ出力するドライバ回路４０６へ信号を提供する（図４を参照）。したがって、ＭＺＭは、上記のものと同様のやり方で光サブキャリアを供給する。しかしこの例では、光サブキャリアはＴＤＭＡエンコードされた情報を運び、それにより光キャリアが時間スロットにおけるデータまたは情報を運んで、例えばそれぞれの時間スロットが、特定のセカンダリノードにより受信されるように指定された情報と関連付けられてそれを運ぶこととなるようにする。
【0086】
つまり、図１１は、結果として生じる、時間分割多重化シンボルまたは情報を表すデータを運ぶサブキャリアＳＣ１～ＳＣｎを示し、それにより、スケジューラ２００２により指定される時間スロットの間、１つまたは複数のシンボルが関連付けられて送信される。１つの例において、それぞれのそのような時間スロットは、その時間スロットの間に送信されるシンボルまたは情報を受信して処理することが意図される特定のセカンダリノード１１２に対応する。エンコーダ１３１０－１～１３１０－ｎから出力されたシンボルは、図４を参照して上記で説明されるものと同様のやり方でＤＳＰ部５０３により処理される。こうして、ＤＳＰ４０２から出力された複数の電気信号に基づいて、例えばＭＺＭ４１０によりまとめて構成されるプライマリノードモジュレータは、光信号を変調して複数の光サブキャリアを提供するように動作可能であり、それにより、複数のサブキャリアの１つ目、例えばＳＣ１が、ＴＤＭＡエンコードされた情報を運び、それにより、ＤＳＰ４０２へ入力されたデータの第１の部分を表す第１の情報、例えばＳＣ１－１データビットが、第１の時間スロットにおいてＳＣ１により運ばれ、データの第２の部分を表す第２の情報、例えばＳＣ１－２データビットが、第２の時間スロットにおいてＳＣ１により運ばれるようになっている。なおこのとき、第１の情報は、トランスミッタから遠隔にある第１のノード、例えばセカンダリノード１１２の１つ目のものと関連付けられており、第２の情報は、トランスミッタから遠隔にある第２のノード、例えばセカンダリノード１１２の２つ目のものと関連付けられている。そのような時間スロットは、図２１で示されるものと同様である。
【0087】
上記で議論のように、１つまたは複数の光サブキャリアが、セカンダリノード１１２のレシーバ３０２へ供給され得る。レシーバ３０２の構造と動作は、図６に関連して上記で説明される。図１１で示されるサブキャリアは、図６および８に関連して上記で説明されるものと同様のやり方でレシーバ３０２により検出され得る。つまり、光信号サブキャリアは光ハイブリッド６２０において局部発振器光線と混合させられ得て、結果として生じる混合生成物はフォトダイオード６３０により電気信号に変換させられ、フォトダイオードから出力された電気信号はＴＩＡおよびＡＧＣ回路６３４へ容量性連結され得る。そしてＡＧＣ回路のアナログ出力は、Ａ／Ｄ回路６４０によりデジタル信号へ変換され、ＤＳＰ６５０へ供給され得る。
【0088】
回路８０５、８１０、８１２、８２５、８３０、および８４０によるＤＳＰ６５０におけるさらなる処理は、図８に関連して上記で説明されたものと同様である。
【0089】
図９に関連して上記で述べられるように、多重アクセスエンコーダもまた、プライマリノード１１０から複数のセカンダリノード１１２へ、ならびに複数のセカンダリノード１１２からプライマリノード１１０へのＴＤＭＡ送信のためにシンボルをエンコードし得る。本開示のさらなる態様に沿ったそのようなＴＤＭＡ送信が次に説明される。
【0090】
受信されたＴＤＭＡ光サブキャリアのセカンダリノードでの処理は、次に図１２を参照して説明される。そのような処理は図６および８に関連して上記で説明されるものと同様である。しかし、図１２では、セカンダリノードキャリア再生回路８４０－１および８４０－２からの第１（ｘｉ＋ｊ＊ｘｑまたはＸ偏光と関連付けられたシンボル）および第２（ｙｉ＋ｊ＊ｙｑまたはＹ偏光と関連付けられたシンボル）のシンボル出力は、バーストデモジュレータ回路１２０４へ提供され、バーストデモジュレータ回路１２０４はバーストＴＤＭＡスケジューラ回路１２０２の制御下で同期させられて、１つの例において、特定のセカンダリノード１１２と関連付けられた時間スロットにおいて送信される１つまたは複数のシンボルを選択する。選択されたシンボルは、図８に関連して上記で説明のように、さらなる処理のためにシンボル－ビットマッピング回路８４５－１および８４５－２へ供給される。つまり、回路８４５－１および８４５－２の出力は、そのような出力を上記のＦＥＣコードに対応し得る前方エラー補正コードに基づいてデコードする、ＦＥＣデコーダ８６０へ供給される。図１２では、ＦＥＣデコーダ８６０の出力はメモリまたはバッファ１２０７へと送られる。１つの例において、バッファ１２０７は、例えば、パケットを構成するのに十分な量が受信されるまでデコーダ８６０から出力されたデータを格納する。その時点で、データは出力する。あるいは、バッファ１２０７は、受信されたデータの量が、上記のようにパケット全体が受信されており出力に利用可能であることを示し得る閾値量を超えるまで、データを出力する。
【0091】
上記のように、制御チャネル情報は、プライマリノード１１０からセカンダリノード１１２への帯域内または帯域外の制御チャネルにわたり送信されるコーディング情報を含み得る。１つの例において、帯域外または帯域内の制御チャネルは、タイミングおよび同期の情報、ならびに識別情報をそれぞれのセカンダリノード１１２へ、上記と同様のやり方で供給して、それぞれのセカンダリノードが同期されてその特定のセカンダリノードに対応する時間スロットにおいてデータを検出するようにしてもよい。同様に、所与のセカンダリノードへ供給される同期およびタイミングの情報は、経時変化して、その結果、セカンダリノード１１２がネットワークへ追加されるまたはネットワークから除去されるとセカンダリノードへ送信された同期およびタイミングの情報が新しいネットワーク構成を反映して、それぞれのセカンダリノードがその特定のノードのために意図されるデータまたはシンボルを運ぶ特定の時間スロットに関連付けられるようになっていてもよい。
【0092】
したがって、上記のように、プライマリノード１１０と通信するセカンダリノード１１２の数は変化してよく、制御チャネル情報がプライマリノードとセカンダリノードとの間で交換されて、現在のネットワーク構成がすべてのノードに通えられてよい。こうして、プライマリノード１１０と通信するセカンダリノード１１２の数が経時変化し得るにしても、それぞれのセカンダリノードはその意図されるデータを受信し、プライマリノード１１０へデータを送信し続け得る。
【0093】
上記の例において、大容量プライマリノード１１０が、セカンダリノード１１２において提供される複数の低速レシーバとのダウンストリーム通信のために、それぞれが高速データ速度、例えば１００ギガビット／秒または２５ギガビット／秒でデータを運ぶサブキャリアを供給し得るように、時間分割多重アクセス技術が採用される。
【0094】
本開示のさらなる態様に沿って、特定のサブキャリア、例えば図１３におけるＳＣ２～ＳＣｎは、ＴＤＭＡエンコードされたデータまたは情報を運び得るが、他のサブキャリア、例えばＳＣ１は運ばない。結果として、特定のサブキャリアが多重アクセス用に採用され得るが、他のものは、例えば単一のセカンダリノード１１２により受信されたデータ光信号を提供し得る。両方のタイプのサブキャリアを出力するために選択的にシンボルを生成するためのＤＳＰ１４０２の部分の例が図１４で示される。
【0095】
ＤＳＰ部１４０２は、例えば、ＳＣ１－１データを受信するスイッチを含む。スイッチは、スイッチ制御信号の制御下で、ＳＣ１－１データを入力ブロック１３０４－１（図１０を参照）またはＦＥＣエンコーダ５０２－１のいずれかへ選択的に出力する。ＴＤＭＡエンコーディングが所望されない場合、ＳＣ１－１データがＦＥＣエンコーダ５０２－１へ供給される。その場合、データは上記と同様のやり方でエンコードされ、ビット－シンボルマッパ回路５０４－１へ供給される。上記でさらに説明のように、ビット－シンボルマッパ回路５０４－１は、エンコードされたデータを、ＸＩ＋ｊ＊ＸＱとして表現されるシンボル（ｘ偏光シンボル）と、ＹＩ＋ｊ＊ＹＱとして表現されるシンボル（ｙ偏光シンボル）とへマッピングする。回路５０４－１から出力されたＸシンボルおよびＹシンボルは、スイッチＳＷ２へ供給され、スイッチＳＷ２はそのようなＸシンボルとＹシンボルとを上記の対応する重複および退避用バッファへと選択的に供給する。この場合、全体のサブキャリア、例えばＳＣ１－１は、セカンダリノードのうちの１つと関連付けられたデータを運ぶ。この例では、そのようなデータは時間分割多重化されておらず、サブキャリアも他のセカンダリノードのために意図されるデータを運ばない。
【0096】
しかし、ＴＤＭＡエンコーディングが所望される場合は、ＳＣ１－１データは、データストリームＳＣ１－２～ＳＣ１－ｋに含まれるデータとともに入力ブロック１３０４－１へ入力されるように、スイッチＳＷ１により選択的に出力される。上記のように、ブロック１３０４－１は、ＴＤＭＡエンコードされた情報またはデータを運ぶＸシンボルおよびＹシンボルを出力する。そのようなＴＤＭＡエンコードされたシンボルもスイッチＳＷ２へ供給され、スイッチＳＷ２は上記のものと同様のやり方で、受信されたシンボルを、光サブキャリアＳＣ１のさらなる処理と生成のために対応するＸ偏光重複および退避用バッファおよびＹ偏光重複および退避用バッファへと選択的に供給する。こうして、スイッチＳＷ２は、回路５０４－１または１３０４－１のいずれかから、上記のＸ偏光重複および退避用バッファおよびＹ偏光重複および退避用バッファへと出力されるシンボルを、さらなる出力のために選択的に供給する。
【0097】
したがって、ＤＳＰ部１４０２は、ＴＤＭＡエンコードされたシンボルまたはＴＤＭＡエンコードされていないシンボルを選択的に出力し得て、その結果、サブキャリアＳＣ１が、この例においては、スイッチＳＷ１およびＳＷ２の構成に基づいてさらにＴＤＭＡエンコードされているまたはＴＤＭＡエンコードされていない情報またはデータを運ぶようになっていてもよい。残りのサブキャリアＳＣ２～ＳＣｎが図１３で示されるようにＴＤＭＡエンコードされた情報または非ＴＤＭＡエンコード情報を選択的に運び得るように、図１４に関連して上記で説明されるものと同様の構造および動作を有する追加のＤＳＰ部も提供されてよいことは理解される。
【0098】
さらなる例において、非ＴＤＭＡエンコード情報、例えばＳＣ１を運ぶサブキャリアは、プライマリノード１１０におけるトランスミッタから遠隔トにある第１のセカンダリノード１１２と関連付けられた情報を運ぶ。一方、サブキャリア、ＳＣ２は、この例では、第１と第２の時間スロットの間、第１および第２のＴＤＭＡエンコードされた情報をそれぞれ運ぶ。第１の時間スロットは、第２および第３のセカンダリノード１１２とそれぞれ関連付けられている。
【0099】
例えば、サブキャリアＳＣ１により運ばれるデータのセカンダリノードでの選択的処理が、次に図１５を参照して説明される。ここではキャリア再生回路８４０－１および８４０－２の出力が、ＴＤＭＡエンコードされた情報またはＴＤＭＡエンコードされていない情報を選択的に運ぶ。つまり、キャリア再生回路８４０－１および８４０－２の出力がＴＤＭＡエンコードされている場合は、スイッチＳＷ１およびＳＷ２は、そのような出力をバーストデモジュレータ回路１２０４へ提供するように構成されており、同回路はさらにバーストＴＤＭＡスケジューラ１２０２により供給される信号による制御に基づいて図１２に関連して上記で説明されるやり方で回路８４０－１および８４０－２の出力を処理し、復調して、例えば意図されるセカンダリノード、つまりＳＣ１－１データと関連付けられた特定の時間スロットと関連付けられたデータを出力する。回路８４０－１および８４０－２の出力がＴＤＭＡエンコードされていない場合、スイッチＳＷ１およびＳＷ２は、バーストデモジュレータ１２０４を回避しながら、キャリア再生回路８４０の出力をシンボル－ビット回路８４５へ直接提供して、キャリア再生出力がシンボル－ビット回路８４５－１および８４５－２およびＦＥＣデコーダ８６０により図８に関連して上記で説明されるものと同様のやり方で処理されてスイッチＳＷ３へデータを出力するように構成される。ＦＥＣデコーダ８６０からの出力はセカンダリノードへのＴＤＭＡ送信と関連付けられておらず、そのようなデータは、例えば、スイッチＳＷ３からユーザへ直接出力される。一方、セカンダリノードへ送信されたＴＤＭＡエンコードされた情報に基づいてデータが出力される場合、そのようなデータは、例えば、バッファ１２０７へ供給される。上記のように、バッファ１２０７は、１つの例において、バッファ１２０７に格納されたデータの量が、パケットがデコーダ８６０から出力済みであることを示し得る閾値を超えるまで、デコーダ８６０から出力されたデータを蓄積する。閾値が満たされるまたは閾値を超えると、バッファ１２０７はそこに格納されているデータまたはユーザデータをユーザへ出力する。
【0100】
上記の例におけるスイッチＳＷ１、ＳＷ２、およびＳＷ３の制御は、帯域内チャネルまたは帯域外チャネルのいずれかにより運ばれる制御チャネルのデータまたは情報に基づいてよい。そのチャネルとは、上記のように、サブキャリア側波帯またはそのような情報を運ぶのに専用のサブキャリアなどである。
【0101】
本開示のさらなる態様に沿って、セカンダリノードは需要過多となってセカンダリノードの総容量または帯域幅がプライマリノードのそれを超え得ることがある。しかし典型的には、すべてのセカンダリノードがプライマリノードと同時に通信する必要はなくてよい。したがって、上記のものと同様なまたは同じやり方でのプライマリノードとセカンダリノードとの間で交換されるチャネル情報の制御に基づいて、特定のノードがアクティブ化または非アクティブ化されてデータを受送信することによりそのようなノードを含むネットワークの使用状態を最適化し得る。
【0102】
【0103】
図１６は、セカンダリノードトランスミッタ３０４をより詳細に示す。トランスミッタ３０４は、入力データＳＣデータ１'を受信するＤＳＰ２００２を含み得る。そのような入力データは、Ｄ／Ａで処理されて、電気デジタル信号をブロック４０１と同様の構造を持つＤ／Ａおよび光ブロック２００１（図４参照）へ供給する。そのようなデジタル信号に基づいて、Ｄ／Ａおよび光ブロック２００１は変調された光信号を出力し得る。例えば、Ｄ／Ａおよび光ブロック２００１は、ブロック４０１のように、図４で示されるものと同様のやり方で配置され接続されるＤ／Ａ変換回路、ドライバ回路およびＭＺモジュレータを含み、変調された光信号をＤＳＰ２００２から出力されたデジタル信号に基づいてプライマリノード１１０へ出力する。しかし図２０で示される例において、変調された光信号は、図４で示される例のような複数のサブキャリアではなく、Ｘ偏光成分およびＹ偏光成分を持つ１つのサブキャリア、ＳＣ１'を含む。さらなる例において、ＳＣ１'は周波数ｆ１を持ち、サブキャリアＳＣ１をセカンダリノード１１２のうちの少なくとも１つへ供給するものとは異なるファイバ上へ出力される。
【0104】
図１７は、ＤＳＰ２００２をより詳細に示す。ＤＳＰ２００２は、データソースから入力データストリームＳＣデータ１'を受信し、パリティビットの追加を通すなどして入力データストリーム上でエラー補正コーディングを実行し得るＦＥＣエンコーダ１７０２を含んでよい。ＦＥＣエンコーダ１７０２は、サブキャリア間にタイミングスキューをさらに提供して、上記のノード１１０と１１２－１～１１２－ｎとの間のリンクにより引き起こされるスキューを補正し得る。
【0105】
ＦＥＣエンコーダ１７０２は、エンコードされたビットを複合面上でシンボルへとマッピングし得るビット－シンボル回路１７０４への出力を提供する。例えば、ビット－シンボル回路１７０４は、４つのビットをデュアル偏光ＱＰＳＫコンステレーションでシンボルへマッピングし得る。ビット－シンボル回路１７０４は、ＳＣデータ１'と関連付けられた複素表現ＸＩ＋ｊ＊ＸＱを持つ第１のシンボルを提供する。そのような第１のシンボルを表すデータは、Ｄ／Ａおよび光ブロック２００１から出力される、偏光多重化変調光信号のＸ偏光成分により運ばれる。
【0106】
ビット－シンボル回路１７０４はさらに、ＳＣデータ１'とも関連付けられた複素表現ＹＩ＋ｊ＊ＹＱを持つ第２のシンボルを提供し得る。しかし、そのような第２のシンボルを表すデータは、Ｄ／Ａおよび光ブロック２００１から出力される、偏光多重化変調光信号のＹ偏光成分により運ばれる。
【0107】
図１７でさらに示されるように、ビット－シンボル回路１７０４から出力された第１のシンボルのそれぞれは、例えば２５６個のシンボルをバッファし得る重複および退避用バッファ１７０５へ供給される。重複および退避用バッファ１７０５は、１２８個の第１のシンボル、または別の個数のそのようなシンボルを一度にビット－シンボル回路１００４から受信し得る。こうして、重複および退避用バッファ１７０５は、ビット－シンボル回路１７０５からの１２８個の新しいシンボルを、以前にビット－シンボル回路１７０５から受信した１２８個のシンボルと結合させ得る。
【0108】
重複および退避用バッファ１７０５は、時間領域内にある出力を、高速フーリエ変換（ＦＦＴ）回路１７０６へ供給する。１つの例において、出力は２５６個のシンボルまたは別の個数のシンボルを含む。ＦＦＴ１７０６は、受信されたシンボルを、例えば高速フーリエ変換を使用して周波数領域へと変換する。ＦＦＴ１７０６は、周波数ビンとも呼ばれる、入力シンボルと関連付けられた周波数コンポーネントを格納する２５６個のメモリまたはレジスタを含み得る。レプリケータコンポーネントまたは回路１７０７は、ＦＦＴ１７０６と関連付けられた２５６個の周波数コンポーネントを複製し、そのようなコンポーネントを（例えば、サブキャリアのＴ／２ベースのフィルタリングのために）レプリケータコンポーネント１７０７において５１２個または別の個数の周波数ビンに格納し得る。このような複製はサンプル速度を増し得る。
【0109】
パルス整形フィルタ回路１７０８は、パルス整形フィルタリングをレプリケータコンポーネント１７０７の５１２個の周波数ビンに格納されたデータに適用して、それにより、以下で説明するように多重化されて逆ＦＦＴを受けることになる複数のフィルタリングされた出力のそれぞれの１つを提供し得る。パルス整形フィルタ回路１７０８は、サブキャリアＳＣ１'が例えば近接した周波数分離でチャネルまたはファイバ上で他のサブキャリアとともにパックされ得るように、シンボル間の遷移と所望のスペクトルを計算する。パルス整形フィルタ回路１７０８もまた、例えば図１ｂから図１ｃで示されるノード間のリンクにより引き起こされるタイミングスキューを補正するために、サブキャリア間にタイミングスキューを導入するのに使用され得る。
【0110】
次に、ＩＦＦＴ回路またはコンポーネント１７１０－１は、パルス整形フィルタ１７０８からの出力を受信し、逆高速フーリエ変換（ＩＦＦＴ）に基づいて対応する時間領域信号またはデータを提供し得る。１つの例において、時間領域信号は６４ギガサンプル／秒の同じ速度を有し得る。テイクラストバッファまたはメモリ回路１７１１－１は、例えば、最後の１７２４個または別の数のサンプルをＩＦＦＴコンポーネント１７１０－１から選択し、これらのサンプルを、例えば６４ギガサンプル／秒の速度でＤ／Ａおよび光ボックス２００１におけるＤＡＣへ出力し得る。上記のように、ブロック２００１は図４に関連して上記で議論されるブロック４０１と同様の構成を有し、同様の回路を有する。したがって、ブロック２００１は、ブロック４０１のように、Ｘ偏光信号の同相（Ｉ）成分と関連付けられた第１のＤＡＣ（ＤＡＣ４０４－１と同様のもの）と、Ｙ偏光信号の直交（Ｑ）成分と関連付けられた第２のＤＡＣ（ＤＡＣ４０４－２と同様のもの）を有する。したがって、複素表現ＸＩ＋ｊＸＱに沿って、第１のＤＡＣはＸＩに関連付けられた値を受信し、第２のＤＡＣはｊＸＱに関連付けられた値を受信する。図４に関連して上記で説明されるように、これらの入力に基づいて、上記で議論されるようにＤＡＣはＭＺＭドライバ回路へアナログ出力をそれぞれ提供する。上記でさらに説明されるように、そのようなＭＺＭドライバ回路もまたＤ／Ａおよび光ブロック２００１において提供され得る。
【0111】
図１７でさらに示されるように、ビット－シンボル回路１７０４は、Ｄ／Ａおよび光ブロック２００１から出力された偏光多重化変調された光信号のＹ偏光成分により運ばれるデータを表すシンボルを出力する。さらに上記のように、これらのシンボルは複素表現ＹＩ＋ｊ＊ＹＱを有し得る。それぞれのそのようなシンボルは、重複および退避用バッファ１７１５、ＦＦＴ回路１７１６、レプリケータコンポーネントまたは回路１７１７、パルス整形フィルタ回路１７１８、ＩＦＦＴ１７１０－２、およびテイクラストバッファまたはメモリ回路１７１１－２により処理されて、表現ＹＩ＋ｊ＊ＹＱを有する処理済みのシンボルを、テイクラスト回路１７１１－１から出力された処理済みのシンボルＸＩ＋ｊ＊ＸＱを生成する際に上記で議論したものと同様のまたは同じやり方で提供し得る。さらに、シンボル成分ＹＩおよびＹＱは、Ｄ／Ａおよび光ブロック２００１において、第３のＤＡＣ（例えばＤＡＣ４０４－３）および第４のＤＡＣ（例えばＤＡＣ４０４－４）へそれぞれ提供される。これらの入力に基づいて、対応するＤＡＣが、図４に関連して上記でさらに議論されるとおり、Ｄ／Ａおよび光ブロック２００１において、アナログ出力をそれぞれのＭＺＭドライバ回路へそれぞれ提供する。
【0112】
図１７は、機能コンポーネントの特定の数と配置を含むものとしてＤＳＰ２００２およびブロック２００１を示すものであるが、いくつかの実装例においては、ＤＳＰ２００２およびブロック２００１は追加の機能コンポーネントを含んでもよく、より少ない機能コンポーネントを含んでもよく、異なる機能コンポーネントを含んでもよく、または異なる配置の機能コンポーネントを含んでもよい。
【0113】
Ｄ／Ａおよび光ブロック２００１（図１６を参照）におけるＭＺＭドライバ回路は、ＭＺモジュレータを駆動して、Ｄ／Ａ光ブロック２００１にも含まれるレーザ（図４に関連して上記で議論されるＴｘレーザのレーザと同様のもの）から出力される光線または光信号出力を変調し、セカンダリノード１１２に連結される光ファイバ上へ光サブキャリアＳＣ１'が出力される。１つの例において、追加のサブキャリアＳＣ２'～ＳＣｎ'のそれぞれは、図１ｂから図１ｄおよび図２におけるそれぞれのセカンダリノード１１２から同様のやり方で提供され得る。さらなる例において、そのようなセカンダリノードから出力されたサブキャリアＳＣ１'～ＳＣｎ'は、結合させられるかまたは集約され、プライマリノード１１０におけるレシーバ回路２０４へ供給される（図３参照）。レシーバ回路２０４が、図１８を参照して次に説明される。
【0114】
図１８で示されるように、プライマリノードレシーバ回路２０４は、図６で示されるＲｘ光およびＡ／Ｄブロック６００と同様の構成を持つＲｘ光およびＡ／Ｄブロック２２００を含み得る。例えば、Ｒｘ光およびＡ／Ｄブロック２２００は、偏光ビームスプリッタ局部発振器、９０度光ハイブリッド、検出器（それぞれがシングルフォトダイオードまたはバランスドフォトダイオードのいずれかを含む）、ＡＣ連結キャパシタ、トランスインピーダンスアンプ／自動ゲイン制御回路、およびアナログ－デジタル変換回路を含む。これらの回路およびコンポーネントのそれぞれは、図６で示されるように構成され接続されてよい。
【0115】
図６に関連して上記で説明されるものと同様のやり方で、ブロック２２００は、コヒーレント検出を実行して、Ｘ偏光同相成分、Ｘ偏光直交成分、Ｙ偏光同相成分、およびＹ偏光直交成分にそれぞれ対応する、デジタルサンプルＸＩ、ＸＱ、ＹＩ、およびＹＱを供給する。しかし、Ｒｘ光およびＡ／Ｄブロック６００とは異なり、プライマリノード１１０におけるブロック２２００は、セカンダリノード１１２から出力される集約された複数のサブキャリアＳＣ１'～ＳＣｎ'と関連付けられたＸＩ、ＸＱ、ＹＩ、およびＹＱのデジタルサンプルを供給する。受信されたデジタルサンプルに基づいて、ＤＳＰ２２０２は、サブキャリアＳＣ１'～ＳＣｎ'のそれぞれの１つにより運ばれるデータであるＳＣ'データ－１～ＳＣ'データ－ｎを出力する。ブロック２２００から出力されたデジタルサンプルの処理が、次に図１９を参照してより詳細に説明される。これはＤＳＰ２２０２に含まれるさまざまな回路の例を示すものである。
【0116】
ＤＳＰ２２０２は、重複および退避用バッファ１９０５－１～１９０５－２、ＦＦＴコンポーネントまたは回路１９１０－１～１９１０－２、デマルチプレクサコンポーネントまたは回路１９１１－１および１９１１－２、波長分散（ＣＤ）イコライザコンポーネント（ＣＤＥＱ）または回路１９１２－１－１～１９１２－１－ｎおよび１９１２－２－１～１９１２－２－ｎ、偏光モード分散（ＰＭＤ）イコライザコンポーネントまたは回路１９２５－１～１９２５－ｎ、ＩＦＦＴコンポーネントまたは回路１９３０－１－１～１９３０－１－ｎ（それぞれのサブキャリアのＸ偏光と関連付けられている）および１９３０－２－１～１９３０－２－ｎ（それぞれのサブキャリアのＹ偏光と関連付けられている）、キャリア再生コンポーネントまたは回路１９４０－１－１～１９４０－１－ｎ（それぞれのサブキャリアのＸ偏光と関連付けられている）および１９４０－２－１～１９４０－２－ｎ（それぞれのサブキャリアのＹ偏光と関連付けられている）、を含むＲｘ ＤＳＰ部１９０３、シンボル－ビットコンポーネント１９４５－１－１～１９４５－１－ｎ（それぞれのサブキャリアのＸ偏光と関連付けられている）、および１９４５－２－１～１９４５－２－ｎ（それぞれのサブキャリアのＹ偏光と関連付けられている）、およびＦＥＣデコーダ１９６０－１～１９６０－ｎを備える。
【0117】
上記のように、Ｒｘ Ａ／Ｄおよび光ブロック１１００におけるアナログ－デジタル（Ａ／Ｄ）回路は、そこへ供給されるアナログ入力に対応するデジタルサンプルを出力する。１つの例において、サンプルは、６４ギガサンプル／秒の速度でそれぞれのＡ／Ｄ回路により供給され得る。デジタルサンプルは、それぞれの光サブキャリアＳＣ１'～ＳＣｎ'のＸ偏光成分により運ばれるシンボルに対応し、複素数ＸＩ＋ｊＸＱにより表現され得る。デジタルサンプルは、Ｒｘ ＤＳＰ部１９０３へ入力され、重複および退避用バッファ１９０５－１へ提供され得る。１つの例において、ＦＦＴコンポーネント１９１０－１は、例えば重複および退避用バッファ１９０５－１からの２０４８個のベクトルエレメントを受信し、例えば高速フーリエ変換（ＦＦＴ）を使用して周波数領域へとベクトルエレメントを変換する。ＦＦＴコンポーネント１９１０－１は、２０４８個のベクトルエレメントを、そのそれぞれがＦＦＴ実行の結果としてレジスタまたは「ビン」または他のメモリに格納される２０４８個の周波数コンポーネントへと変換し得る。
【0118】
そして周波数コンポーネントが、デマルチプレクサ回路１９１１－１へ供給され、同回路は波長分散イコライザ回路ＣＤＥＱ１９１２－１－１～１９１２－１－ｎのそれぞれへ出力を提供し、そのそれぞれは、この例においては送信された光サブキャリアＳＣ１'～ＳＣｎ'の波長分散の効果または波長分散に関連付けられたエラーを補正、相殺または低減する有限インパルス応答（ＦＩＲ）フィルタを含み得る。
【0119】
図１９でさらに示されるように、重複および退避用バッファ１９０５－２は、複素表記ＹＩ＋ｊ＊ＹＱにより表現されるデジタルシンボルを受信する。重複および退避用バッファ１９０５－２、ＦＦＴ１９１０－２およびデマルチプレクサ回路１９１１－２は、バッファ１９０５－１、ＦＦＴ１９１０－１および１９１１－１と同じまたは同様の構造を有してほぼ同じように動作して複数の出力を提供し、同出力のそれぞれはＣＤＥＱ回路１９１２－２－１～１９１２－２－ｎのそれぞれの１つへ供給される。
【0120】
ＣＤＥＱ回路の出力のそれぞれのペアは、ＰＭＤＥＱ回路１９２５－１～１９２５－ｎの対応する１つへ供給される。ペアの１つの出力は、サブキャリアＳＣ１'～ＳＣｎ'のそれぞれの１つのＸ偏光成分に対応し、ペアの他方の出力は、そのサブキャリアのＹ偏光信号に対応する。例えば、ＣＤＥＱ回路１９１２－１－１および１９１２－２－１は、上記で説明したものと同様のやり方で動作してＰＭＤＥＱ回路１９２５－１への出力を供給し、ＣＤＥＱ回路１９１２－ｎ－１および１９１２－ｎ－２は、ＰＭＤＥＱ回路１９２５－１－ｎへ出力を供給する。ＰＭＤＥＱ回路１９２５－１～１９２５－ｎのそれぞれは、例えばＦＩＲフィルタを含んでよく、上記で説明のものと同様のやり方でＰＭＤの効果を補正、相殺または低減させる。ＰＭＤＥＱ回路１９２５－１～１９２５－ｎのそれぞれは、出力のさらなるペアを、ＩＦＦＴ回路１９３０－１－１、１９３０－１－２；１９３０－２－１、１９３０－２－２；...１９３０－ｎ－１、１９３０－ｎ－２の対応するペアへ供給する。ＩＦＦＴ回路は、上記で説明したものと同様のやり方で動作して、時間領域データを、キャリア再生回路１９４０－１－１、１９４０－１－２；１９４０－２－１、１９４０－２－２；...１９４０－ｎ－１、１９４０－ｎ－２の対応するペアへ提供する。キャリア再生回路は、上記で説明したキャリア再生回路と同様のやり方で動作する。それぞれのキャリア再生ペアにおける１つの回路は、Ｘ偏光成分と関連付けられた複素表現ｘｉ＋ｊ＊ｘｑを持つ再生されたシンボルを提供し、このペアにおける他方の回路は、サブキャリアＳＣ１'～ＳＣｎ'のそれぞれのＹ偏光成分と関連付けられた複素表現ｙｉ＋ｊ＊ｙｑを持つ再生されたシンボルを出力する。そのようなｘシンボルおよびｙシンボルは、対応するシンボル－ビット回路へ提供されることにより、キャリア再生回路１９４０－１－１～１９４０－ｎ－１のそれぞれから供給されるｘシンボル（ｘｉ＋ｊ＊ｘｑ）がシンボル－ビット回路１９４５－１－１～１９４５－ｎ－１の対応する１つへ提供され、キャリア再生回路１９４０－１－２～１９４０－ｎ－２のそれぞれから供給されるｙシンボル（ｙｉ＋ｊ＊ｙｑ）がシンボル－ビット回路１９４５－１－２～１９４５－ｎ－２の対応する１つへ提供されるようになっている。そのようなシンボル－ビット回路は、上記で説明のものと同様のやり方で、受信されたシンボルをビットへ逆行マッピングする。
【0121】
図１９でさらに示されるように、ＦＥＣデコーダ回路１９６０－１～１９６０－ｎが、上記で説明のものと同様のやり方で、シンボル－ビット回路のペアからの出力の前方エラー補正デコーディングを提供するために提供される。例えば、ＦＥＣデコーダ１９６０－１は、ビット－シンボルペア１９４５－１－１および１９４５－１－２から出力を受信し、ＦＥＣデコーダ１９６０－２は、ビット－シンボルペア１９４５－２－１および１９４５－２－２から出力を受信し、...ＦＥＣデコーダ１９６０－ｎは、ビット－シンボルペア１９４５－ｎ－１および１９４５－ｎ－２から出力を受信する。ＦＥＣデコーダ１９６０－１～１９６０－ｎのそれぞれは、結果としてＳＣ１'～ＳＣｎ'の１つに関連付けられたデータ、つまりデータストリームＳＣ１'データからＳＣｎ'データのそれぞれの１つを出力する。
【0122】
図１９は、機能コンポーネントの特定の数と配置を含むものとしてのＤＳＰ２２０２を示すものであるが、いくつかの実装例においては、ＤＳＰ２２０２は追加の機能コンポーネントを含んでもよく、より少ない機能コンポーネントを含んでもよく、異なる機能コンポーネントを含んでもよく、または異なる配置の機能コンポーネントを含んでもよい。
【0123】
さらなる例において、アップストリームサブキャリアＳＣ１'～ＳＣｎ'により運ばれる情報またはデータは、セカンダリノードにおいてＴＤＭＡエンコードされ、プライマリノードにおいてデコードされ得る。そのようなエンコーディング、デコーディング、および送信が、図２０から図２２を参照して次に説明される。
【0124】
図２０は、バーストＴＤＭＡスケジューラ２４０６およびバーストスロット回路２４０４がセカンダリノードＤＳＰ２２０２に含まれて、アップストリーム方向でプライマリノード１１０へ、例えばサブキャリアＳＣ１'により運ばれるデータまたは情報のＴＤＭＡエンコーディングを促進する例を示す。図２０で示される例において、バッファ２４１１は、例えばユーザからデータまたはユーザデータＳＣ１－１データ'を受信し、時間スロットが利用可能なときにデータをＦＥＣエンコーダ１７０２へ出力する。ＦＥＣエンコーダ１７０２は、上記で説明されたものと同様のやり方で受信されたデータをエンコードし、エンコードされたデータをビット－シンボルマッピング回路１７０４へ供給して、結果として同回路は図１７に関連して上記でさらに説明されたようにシンボルを供給する。しかし図２０では、ビット－シンボルマッパ１７０４の出力は、Ｔｘバーストスロットバッファ回路２４０４へ提供され、同回路はバーストＴＤＭＡスケジューラ２４０６から出力された信号の制御下でまたはそのようなスケジューラから出力された制御信号に基づいて、受信されたＸシンボル（ＸＩ＋ｊ＊ＸＱ）およびＹシンボル（ＹＩ＋ｊ＊ＹＱ）を一時的に格納し、そのようなシンボルを指定された時間スロットの間送信のために出力する。次にシンボルはさらなる処理のために重複および退避用バッファ１７０５および１７１５へ供給されて、例えば指定された時間スロットの間そのようなシンボルを表すデータを運ぶ少なくとも１つの光サブキャリアＳＣ１'を生成する（上記で説明のとおり）。他のセカンダリノードは、例えば、図２０で示されるものと同様の回路を含み、光サブキャリアＳＣ１'を出力するが、そのような指定された時間スロットとは異なる時間スロットの間データを運ぶ。それぞれのセカンダリノードには、アップストリーム光サブキャリアＳＣ１'が複数のセカンダリノードにより共有されるように、特定の時間スロットが割り当てられている。
【0125】
例えば、図２１は、本開示の態様に沿った時間スロットＴＳにおけるデータまたは情報の送信を示す。ここで、例えば、セカンダリノード１１２－１は、時間スロットＴＳ１－ａおよびＴＳ１－ｂの間にサブキャリアＳＣ１'上にデータまたは情報を出力し、例えばセカンダリノード１１２－２は、時間スロットＴＳ２－ａおよびＴＳ２－ｂの間にサブキャリアＳＣ１'上にデータまたは情報を出力する。同様のやり方で、他のセカンダリノード１１２も、指定された時間スロットの間にデータまたは情報を出力する。セカンダリノード１１２－ｎなどは、時間スロットＴＳｎ－ａおよびＴＳｎ－ｂの間にデータまたは情報を出力する。
【0126】
さらなる例において、いわゆるガード時間ＧＴ間隔が、例えば、互いに時間が隣接する時間スロットなどのアップリンク方向における時間スロット間（例えば図２１における時間スロットＴＳ１ａとＴＳ２ａとの間）に提供されて、データが送信される時間スロットが互いに一時的に重複しないようになっていてよい。それぞれのセカンダリノードの出力は、図１ｃおよび１ｄで示されるように、それぞれの受信された出力をプライマリノードへの送信のための共通の光ファイバ上へ結合させるまたは多重化させるマルチプレクサまたはコンバイナにより結合させられてもよい。結果として、例えば、プライマリノードは、そのそれぞれまたはそのグループがセカンダリノードの対応する１つへ提供されるデータに関連付けられてそれらを表す情報を運ぶ、複数の時間スロットを運ぶ時間分割多重化されたまたはＴＤＭＡエンコードされた光サブキャリアを受信し得る。
【0127】
図２２は、本開示のさらなる態様に沿ったプライマリノードレシーバ２０４のＤＳＰ２２０２における、サブキャリアＳＣ１'の１つと関連付けられたＴＤＭＡデコーディング回路２５００を示す。残りのＴＤＭＡエンコードされたサブキャリアＳＣ２'からＳＣｎ'は、例えばＴＤＭＡデコーディング回路２５０２と同様の回路でデコードされることが理解される。
【0128】
図２２で示されるように、プライマリレシーバ２０４におけるＴＤＭＡデコーディング回路２５００は、キャリア再生回路２３４０－１－１および２３４０－１－２からそれぞれ、出力ｘｉ＋ｊ＊ｘｑ（Ｘ偏光と関連付けられた「Ｘシンボル」）およびｙｉ＋ｊ＊ｙｑ（Ｙ偏光と関連付けられた「Ｙシンボル」）を受信し得る。そのようなキャリア再生回路の動作は、図２３に関連して上記で説明される。ＴＤＭＡデコーディング回路２５００は、ＸシンボルおよびＹシンボルをキャリア再生回路２３４０－１－１および２３４０－１－２からそれぞれ受信する、バーストデモジュレータ２５０２－１～２５０２－ｋを含む。とりわけ、Ｘシンボルに対応する電気信号は、バーストデモジュレータ２５０２－１～２５０２－ｋへ入力される。さらに、Ｙ信号に対応する電気信号もまた、バーストデモジュレータ２５０２－１～２５０２－ｋへ入力される。ＴＤＭＡスケジューラ回路２４０３は、対応する制御信号またはデータをそれぞれのバーストデモジュレータ回路２４０１－１～２４０１－ｋへ供給し、その結果、バーストデモジュレータ２５０２－１～２５０２－ｋのうちの対応する１つに一意の、故に特定のセカンダリノードに一意の指定された時間スロット中のＸシンボルおよびＹシンボルが、シンボル－ビット回路のペア２５４５－１－１、２５４５－１－２から２５４５－ｋ－１、２５４５－ｋ－２のそれぞれの１つへ供給または出力される。指定された時間スロット以外の時間スロットにおけるシンボルは出力されない。したがって、例えば、ＴＤＭＡスケジューラ２５０３からバーストデモジュレータ２５０２－１へ出力された制御信号に基づいて、制御信号により示された時間スロットにおけるＸシンボルおよびＹシンボルは、バーストデモジュレータ２５０２－１からシンボル－ビット回路２５４５－１－１、２５４５－２へ出力される。他の時間スロットにおけるシンボルは他のバーストデモジュレータから出力されない。ＦＥＣデコーダ２５６０－１～２５６０－ｋおよびバッファ２５６７によるそのようなシンボルのさらなる処理は、図１２に関連して上記で説明されたものと同様であり、それにより、サブキャリアＳＣ１'と関連付けられたＳＣ１データ'をまとめて構成する、データストリームＳＣ１－１データビット'～ＳＣ１－ｋデータビット'を出力する。
【0129】
図２３は、本開示のさらなる態様に沿った、セカンダリノードトランスミッタ３０４の例を示す。図２３で示されるセカンダリノードトランスミッタは、図２３で示されるトランスミッタがスイッチＳＷ１～ＳＷ３を含んでＴＤＭＡエンコーディング済みの信号またはＴＤＭＡエンコードを受けない信号または信号の選択的送信を促進することを除いては、図２０で示されるものと同様である。つまり、送信されるべき信号がＴＤＭＡエンコードされていない場合、スイッチＳＷ１は、データがバッファ２４１１周囲で回避されるようにデータを向けるように構成される。さらに、スイッチＳＷ１およびＳＷ２は、ビット－シンボル回路１７０４から出力されるシンボルをＴｘバーストスロットバッファ回路２４０４周囲のルートで送り、重複および退避用バッファ１７０５および１７１５へ出力するように同様に構成される。しかし、ＴＤＭＡエンコードが所望される場合、スイッチＳＷ１は、着信データをバッファ２４１１へ送るように構成される。さらに、スイッチＳＷ１およびＳＷ２は、ビット－シンボル回路１７０４からＴｘバーストスロットバッファ回路２４０４へ出力されたデータを供給し、回路２４１１、１７０２、１７０４、および２４０４は図２０に関連して上記で説明されたやり方で動作してＴＤＭＡシンボルを重複および退避用バッファ１７０５および１７１５へ供給する。
【0130】
図２４は、図２２で示されるものと同様のプライマリノードレシーバ２５００の例を示す。しかし、図２４では、プライマリノードレシーバは、ＴＤＭＡエンコードされているかまたはＴＤＭＡエンコードを受けるものではないかのいずれかであるセカンダリノードから出力される信号を選択的に受信し処理し得る。したがって、ＴＤＭＡエンコードされた信号およびＴＤＭＡエンコードされていない信号の選択的処理を実現するため、スイッチＳＷ１およびＳＷ２はＸシンボルおよびＹシンボルをそれぞれキャリア再生回路２３４０－１－１および２３４０－１－２からそれぞれ受信するように提供される。ＴＤＭＡ信号が受信される場合、スイッチＳＷ１およびＳＷ２は、ＸシンボルおよびＹシンボルをバーストデモジュレータ２５０２、シンボル－ビット回路２５４５、ＦＥＣデコーダ２５６０およびバッファ２５６７へ供給して、図２２に関連して上記で説明されるのと同様のやり方でデータＳＣ１－１～ＳＣ１－ｋを出力するように構成される。一方、セカンダリノードの１つがＴＤＭＡエンコードされた信号を供給しないが、図１７に関連して上記で説明されるのと同様のやり方で生成される信号、すなわちＴＤＭＡエンコードされていない信号を供給する場合、スイッチＳＷ１およびＳＷ２は、ＸシンボルおよびＹシンボルをシンボル－ビット回路２５８０－１および２５８０－２へそれぞれ向けて、それによりバーストデモジュレータ２５０２および関連付けられたＴＤＭＡ処理を回避するように構成される。シンボル－ビット回路２５８０－１および２５８０－２、ならびにＦＥＣデコーダ２５８２は、図８および図１９で示されるシンボル－ビット回路およびＦＥＣデコーダ回路に関連して上記で説明されたものと同様のやり方で動作する。１つの例において、ＴＤＭＡエンコーディングが採用されない場合、セカンダリノードの１つがデータをサブキャリア上でプライマリノードレシーバへ送信する。そのようなサブキャリアはそのセカンダリノードに専用のものであって、残りのセカンダリノードから出力されるデータを運ばない。
【0131】
本開示のさらなる態様に沿って、図１および図７で示されるサブキャリアＳＣ１～ＳＣｎのような特定のサブキャリアは、ユーザデータおよびＯＡＭ情報を運び得る。上記のＯＡＭ情報に追加してまたはその代わりに、サブキャリアはダウンリンク方向でセカンダリノード１１２へ情報を運んでもよい。そのような追加の情報は、例えば、キャリア再生を支援するＤＳＰ６５０へ提供される情報、すなわちキャリア再生情報を含む。さらなる例において、そのようなキャリア再生情報は、波長分散情報、例えばサブキャリアＳＣ１～ＳＣｎのうちの１つまたは複数により体験される波長分散の量を表す情報と、例えば特定のセカンダリノードに関連付けられたまたは割り当てられたセカンダリノードを識別するまたは特定のセカンダリノードに時間スロットを割り当てるためにバーストデモジュレータ回路へ提供されるクロッキング情報またはタイミング情報と、１つまたは複数のサブキャリアＳＣ１～ＳＣｎに関連付けられた光位相情報と、のうちの１つまたは複数を含む。ＯＡＭ情報およびキャリア再生情報は、プライマリノード１１０におけるＤＳＰ４０２への入力として提供されてもよく、図４、５、９および１０におけるＳＣデータ１～ＳＣデータｎのうちの１つまたは複数に含まれてもよい。
【0132】
さらなる例において、特定のサブキャリアＳＣ１～ＳＣｎはユーザデータを排他的に運び、他のサブキャリアは１つまたは複数のＯＡＭ情報およびキャリア再生情報を運ぶ。別の例において、特定のサブキャリアＳＣ１～ＳＣｎはＯＡＭ情報またはキャリア再生情報なしでユーザデータを排他的に運び、他のサブキャリアは１つまたは複数のＯＡＭ情報、制御情報、およびキャリア再生情報を排他的に運ぶがユーザデータは運ばない。ＯＡＭ情報およびキャリア再生情報のそれぞれは、制御情報と見なされてもよい。
【0133】
例えばセカンダリノード１１２へ波長分散情報などのキャリア再生情報を送信することにより、セカンダリノードにおけるＤＳＰ６５０はそのような情報を計算する必要がなくなる。したがって、ＤＳＰ６５０による電力消費は、そのような情報が計算される場合のそのようなＤＳＰによる電力消費に比較して低減され得る。
【0134】
本開示のさらなる態様に沿って、図１および７で示されるサブキャリアＳＣ１～ＳＣｎのような特定のサブキャリアは、ユーザデータおよびＯＡＭ情報を運び得る。上記のＯＡＭ情報に追加してまたはその代わりに、サブキャリアはセカンダリノード１１２からアップリンク方向で情報を抽出するためにプライマリノードにより使用されてもよい。そのような追加の情報は、例えば、キャリア再生において支援するためにＤＳＰ６５０へ提供される情報、すなわちキャリア再生情報を含む。さらなる例において、そのようなキャリア再生情報は、波長分散情報、例えば１つまたは複数のサブキャリアＳＣ１～ＳＣｎにより体験される波長分散の量を表す情報と、例えば特定のセカンダリノードに関連付けられたまたは割り当てられた時間スロットを識別するためまたは特定のセカンダリノードに時間スロットを割り当てるためにバーストデモジュレータ回路へ提供されるクロッキング情報またはタイミング情報と、のうちの１つまたは複数を含む。そして、１つのセカンダリノードに関連付けられた光位相情報などの、抽出されたキャリア再生情報を適用して、それを１つより多いセカンダリノードにより共有されるサブキャリアへ直接適用する。このＯＡＭ情報およびキャリア再生情報は、プライマリノード１１０においてＤＳＰ４０２への入力として提供され得て、図４、５、９、および１０における１つまたは複数のＳＣデータ１～ＳＣデータｎへ適用され得る。
【0135】
さらなる例において、特定のサブキャリアＳＣ１～ＳＣｎはユーザデータを排他的に運び、他のサブキャリアは１つまたは複数のＯＡＭ情報およびキャリア再生情報を運ぶ。別の例において、特定のサブキャリアＳＣ１～ＳＣｎはＯＡＭ情報またはキャリア再生情報なしでユーザデータを排他的に運び、他のサブキャリアは１つまたは複数のＯＡＭ情報、制御情報、およびキャリア再生情報を排他的に運ぶがユーザデータは運ばない。ＯＡＭ情報およびキャリア再生情報のそれぞれは、制御情報と見なされて、１つより多いセカンダリノードにより共有されるサブキャリアの時間スロットへ適用されてもよい。
【0136】
セカンダリノード１１２へ割り当てられた波長分散情報サブキャリアなどのキャリア再生情報を抽出することにより、プライマリノードはこのキャリア再生情報をＤＳＰ６５０に適用して、１つより多いセカンダリノードにより共有されるがその共有されたサブキャリア上でそのような情報を再生する必要のないサブキャリア上の割り当てられた時間スロットを再生することができる。したがって、プライマリノードは、この再生情報を再取得するのに要求される時間を削除してそれぞれのセカンダリノードと関連付けられた適切なキャリア再生情報を適用して、それにより、共有されるサブキャリアの帯域幅利用を増やすことができる。
【0137】
さらなる例において、キャリア再生情報は、プライマリノード１１０からセカンダリノード１１２への送信の間に起き得る波長分散をイコライズまたは補填するための、セカンダリノード１１２におけるＣＤＥＱ回路８１２－１および８１２－２へ供給され得るタップ重みを含む。タップ重みの生成は以下で説明される。
【0138】
キャリア再生情報の生成およびそのような情報の共有が、例としておよび説明のしやすさから図２５から図２８を参照して次に説明される。図２５は、光サブキャリアＳＣ１をスプリッタ／コンバイナ１１４へ送信して、その結果サブキャリアＳＣ１をセカンダリノード１１２－１へ供給される第１の電力分割部分と、例えばセカンダリノード１１２－２への第２の電力分割部分とに分割する、プライマリノード１１０を含むシステム１０３のブロック図を示す。プライマリノード１１０は、第１の時間スロットの間セカンダリノード１１２－１のために意図されるデータを、第２の時間スロットの間セカンダリノード１１２－２のために意図されるデータを、上記で説明されるものと同様のやり方で出力し得る。セカンダリノード１１２－１および１１２－２は、そのようなデータを、上記でさらに説明されるものと同様のやり方で処理してユーザデータ出力を提供する。
【0139】
セカンダリノード１１２－１および１１２－２は、それぞれの時間スロットの間、サブキャリアＳＣ２'上の情報を送信して、サブキャリアＳＣ２'はセカンダリノード１１２－１とセカンダリノード１１２－２との間で共有される。例えば、図２６で示されるように、「奇数の」時間スロットの間、サブキャリアＳＣ２'はセカンダリノード１１２－１に関連付けられた情報をコンバイナ１１４を介してプライマリノード１１０へ運び、「偶数」の時間スロットの間、サブキャリアＳＣ２'はセカンダリノード１１２－２に関連付けられた情報をコンバイナ１１４を介してプライマリノード１１０へ運ぶ。
【0140】
セカンダリノード１１２－１およびセカンダリノード１１２－２もそれぞれパイロット信号ＳＣ３'およびＳＣ４'を出力し、そのそれぞれはサブキャリアＳＣ１およびＳＣ２と比べて低減された速度で限定された情報を運ぶようになっている。図２７は、サブキャリアＳＣ１およびＳＣ２'～ＳＣ４'ならびにそれらの対応する周波数を示す電力スペクトル密度（ＰＳＤ）プロットである。
【0141】
図１９に関して上記で述べられたとおり、プライマリノードで受信されたサブキャリアは処理されて、それぞれのサブキャリアに関連付けられるシンボルはＣＤＥＱ１９１２による波長分散（ＣＤ）イコライゼーションを受けるものとなる。１つの例において、ＣＤＥＱ１９１２－１－３および１９１２－２－３は、それぞれパイロット信号ＳＣ３'のＸ成分およびＹ成分に関連するＣＤ補填を実行し、ＣＤＥＱ１９１２－１－４および１９１２－２－４は、それぞれパイロット信号ＳＣ４'のＸ成分およびＹ成分に関連するＣＤ補填を実行する。
【0142】
ＣＤＥＱ１９１２は、上記のとおり、典型的にはＦＩＲフィルタを含む。ＦＩＲフィルタ２６００の特徴を示すブロック図が図２７で示される。１つの例において、残りのＣＤＥＱ１９１２－１－２～１９１２－１－ｎがＣＤＥＱ１９１２－１－１と同じ構造を持つことは理解されるであろう（図１９参照）。
【0143】
上記で議論したように、セカンダリノード１１２により送信されるＳＣ１'などのサブキャリアは、図１８および１９を参照して説明されるとおり処理を受けてプライマリノード１１０により受信される。さらに上記で議論されたように、デマルチプレクサ１９１１－１および１９１１－２からの出力は、対応するＣＤＥＱ回路１９１２へ送られ、それぞれのそのような出力はそれぞれのサブキャリアに関連付けられたシンボルに対応する。図２７は、対応するＣＤＥＱ１９１２に含まれる、ＦＩＲフィルタ２６００へ送られている１つのそのようなデマルチプレクサ出力を示す。
【0144】
図２８でさらに示されるように、ＦＩＲフィルタ２６００は、複数の段階２６５３－０～２６５３－２５５を含み、そのそれぞれは遅延回路２６５２－０～２６５２－２５５のそれぞれ１つと、複合マルチプライヤ回路２６５１－０～２６５５－２５５などの複数のマルチプライヤのそれぞれの１つを含む。マルチプライヤ回路のそれぞれは、それぞれの入力をそれぞれの段階２６５３－０～２６５３－２５５を、係数ｄｘｘ０～ｄｘｘ２５５の対応する１つまたはタップ重みで乗じる。マルチプライヤ回路２６５１－０～２６５５－２５５のそれぞれにより生成された解は、加算回路２６５８により合算される。
【0145】
動作中、段階２６５３－０は、ＳＣ１'などの対応するサブキャリアと関連付けられたシンボルを受信する。上記のように、シンボルは、Ｘ偏光に関連付けられたシンボルにはＸＩ＋ｊＸＱ、Ｙ偏光に関連付けられたシンボルにはＹＩ＋ｊＹＱの形の複素数で表され得る。図２５では、シンボルは、ｎを整数とするｕｘ（ｎ）により表される。マルチプライヤ回路２６５１－０は、値ｕｘ（ｎ）を係数ｄｘｘ０で乗じる。次に値は次の段階２６５１－１へシフトして、遅延回路２６５２－１により作り出された遅延の後、値（ここではｕｘ（ｎ－１）で表現される）はマルチプライヤ回路２６５２－１で係数ｈｘｘ１で乗じられる。このとき、続くシンボルが第１の段階、２６５０－０へ供給されて、係数ｄｘｘｘ０で乗じられる。同様に、マルチプライヤ回路は、残りの段階２６５０－２～２６５５－２５５において、それぞれのそのような回路へ供給された値を係数ｄｘｘ２～ｄｘｘ２５５のそれぞれの１つで乗じる。この例ではシンボル期間（Ｔ）の３／４である遅延に続いて、隣接する段階へのそれぞれのシフトの際に、それぞれの段階へ入力された値がそれぞれの係数またはタップ重みで乗じられて、結果としての解は加算回路２６５８により合算されて出力される。さらに、それぞれのそのようなシフト（またはそれより少ない回数で）および乗算の際に、係数ｄｘｘ０～ｄｘｘ２５５のそれぞれは更新されて最小平均二乗（ＬＭＳ）技術に基づいて計算される。
【0146】
こうして、パイロットサブキャリアＳＣ３'およびＳＣ４'のそれぞれにより体験される波長分散の特定の量を補正するために、タップ重みの独自の組み合わせがプライマリノード１１０において計算される。
【0147】
典型的には、セカンダリノード１１２は、プライマリノード１１０から離れた異なる距離に提供される。これらのセカンダリノードが上記のように時間分割多重化を通して共通のサブキャリアを共有する場合、例えば奇数の時間スロットとセカンダリノード１１２－１とに関連付けられたシンボルまたはデータのためにＣＤを補填するのに要求されるタップ重みは、偶数の時間スロットと第２のセカンダリノード１１２－２とに関連付けられたシンボルまたはデータのためにＣＤを補填するのに要求されるタップ重みとは異なり得る。しかし、同じＣＤＥＱ１９１２－１－２および１９１２－２－２が、偶数と奇数の時間スロットの両方の間にＣＤ補填を実行するために採用される。したがって、１つの例において、タップ重みはそれぞれの時間スロットの間に再計算され、比較的速いデータ速度では難しい場合がある。
【0148】
しかし、本開示の追加の態様に沿って、パイロットサブキャリアＳＣ３'のＣＤイコライゼーションの実行により計算されるタップ重みは、奇数の時間スロットの間にＣＤＥＱ１９１２－１－３および１９１２－２－３へ提供され、パイロットサブキャリアＳＣ４'のＣＤイコライゼーションまたは補填の実行により計算されるタップ重みは、偶数の時間スロットの間にＣＤＥＱ１９１２－１－４および１９１２－２－４へ提供される。さらなる例において、パイロットサブキャリアＳＣ３'およびＳＣ４'は連続して送信され、それらの関連付けられたＣＤＥＱ１９１２－１－３／１９１２－２－３および１９１２－１－４／１９１２－２－４は上記のようにＬＭＳを使用して連続してそれらのそれぞれのタップ重みを更新する。そしてそのようにして更新されたタップ重みは、上記でさらに説明されるとおり、適切な時間スロットの間に適用される。
【0149】
上記のように、連続したパイロットサブキャリアを提供することにより、新たに追加されたアップリンクサブキャリアに関連する場合であっても不要な遅延なしにＣＤ補填が実行され得る。
【0150】
別の例においては、セカンダリノード１１２－１および１１２－２は、アップリンク方向において２つのサブキャリアＳＣ２'およびＳＣ５'を共有し得る。１つの例において、６４個の時間スロットがサブキャリアＳＣ２'およびＳＣ５'のそれぞれに割り当てられて、すべての奇数の時間スロットがセカンダリノード１１２－１へ割り当てられ、すべての偶数の時間スロットがセカンダリノード１１２－２へ割り当てられる。容量要求が変化して、サブキャリアＳＣ２'の偶数の時間スロットに追加してサブキャリアＳＣ５'の奇数および偶数の両方の時間スロットがセカンダリノード１１２－２へ割り当てられる場合、奇数の時間スロットおよび偶数の時間スロットの間、ＳＣ５'に関連付けられたＣＤＥＱ回路へタップ重みが提供される。ＣＤＥＱ回路へのタップ重みのそのような適用のタイミングは、上記で説明されたものなどのように、スケジューラ回路の出力に基づいてよい。時間スロットの再割り当てとスケジューリングが次に説明される。
【0151】
上記のように、アップストリーム方向において、１つまたは複数のサブキャリアが、１つまたは複数のセカンダリノード１１２からプライマリノード１１０へ送信され得る。セカンダリノード１１２がプライマリノード１１０から離れた異なる距離に位置する場合、１つのセカンダリノード１１２からプライマリノード１１０へのデータの到達時間は、別のセカンダリノード１１２からのデータの到達時間とは異なり得る。結果として、セカンダリノード１１２からプライマリノード１１０へ入力されたデータは同期されない場合があり、１つの時間スロットの間に第１のセカンダリノードから所与のサブキャリア上に発信されたデータは、プライマリノード１１０が別のセカンダリノードからデータを受信しているときに到達する場合があり、プライマリノード１１０におけるデータのエラーまたはロスにつながる。
【0152】
例えば、図２９を参照して、ノード１１２－ｌがノード１１２－ｍよりもプライマリノード１１０から離れている場合、サブキャリアＳＣ４上でノード１１２－ｌから出力されたデータは、例えば、遅延、ｔｄを体験する。そのようなデータは、図２９で示されるように、時間ｔ５＋ｔｄまでプライマリノード１１０に到達せず、時間スロットの間、すなわち時間ｔ６＋ｔｄまで受信され続ける。時間ｔ６において、プライマリノード１１０は、ノード１１２－ｍからデータを受信中であり得、ノード１１２－ｌからの遅延データ送信により、プライマリノード１１０はこの例においてサブキャリアＳＣ４上でノード１１２－ｌおよび１１２－ｍの両方からデータを受信することになり、ノード１１２－ｌから供給されるデータもノード１１２－ｍから供給されるデータも間隔ｔ６～ｔ６＋ｔｄの間に信頼性をもって検出されない場合がある。
【0153】
本開示の態様によれば、プライマリノード１１０における回路が、プライマリノードがセカンダリノードへリクエストを送信し、プライマリノードがセカンダリノードから応答を受信するのに必要な「飛行時間」遅延、または時間量を決定してよい方法が提供される。故にそのような飛行時間情報に基づいて、プライマリノード１１０は、図１９で示されるもののような衝突を避けるべく、さまざまな時間スロット上での送信をスケジューリングまたはコーディネートしてよい。
【0154】
図３０は、それぞれの第２のノード１１２の飛行時間情報を決定する方法のフローチャートを示す。ステップ３００２において、プライマリノード１１０における回路は、それぞれのリーフ１１２の飛行時間（ＴＯＦ）オフセットをゼロに初期化する。ステップ３００４において、テストメッセージまたはＴＯＦオフセットが、各リーフノード１１２に対し、複数のサブキャリアのうちの１つにより運ばれ、データと共に送信される帯域内チャネル等の制御チャネル上で応答するように要求する命令またはリクエストと共に各リーフノード１１２に送信される。次に、プライマリノード１１０における回路が、それぞれのリーフノード１１２の応答時間を測定する（ステップ３００６）。次に、プライマリノード１１０における回路は、それぞれのノードのＴＯＦ時間における差（「デルタＴＯＦ」）を決定し、最長ＴＯＦを持つリーフノード１１２がゼロのデルタＴＯＦを持つように、それぞれのデルタＴＯＦが調節される（ステップ３００８）。次に、プライマリノード１１０における回路は、それぞれのリーフノード１１２のデルタＴＯＦ応答時間が特定の許容範囲またはマージンになる場合を決定する（ステップ３０１０）。決定されない場合、ステップ３００４、３００６、３００８、および３０１０が繰り返されて、デルタ応答時間がそのようなマージン内になるまで繰り返され続ける。デルタ応答時間がマージン内であれば、上記の方法がＸミリ秒の所定の時間の期間後にステップ３００２で再スタートして、ＴＯＦ情報を再査定する。図３０で示される方法によりＴＯＦおよびデルタＴＯＦ情報が得られると、プライマリノード１１０は、図３１で示される関連付けられたフローチャートを持つさらなる方法を通して衝突を避けるべく、時間スロットをスケジューリングする。スケジューリング方法の第１のステップ３１０２において、ハブ１１０は、上記の制御チャネルにより、サブキャリアおよび時間スロットのリーフノード使用率を評価または測定する。そのように測定された使用率に基づいて、ハブ１１０における回路は、リーフノードがＴＯＦ許容範囲またはマージン内にあるかを決定する（ステップ３１０４）。はいの場合は、１つまたは複数の時間スロットがそのリーフノードへ割り当てられ（ステップ３１０６）、いいえの場合は、ハブは、１つまたは複数のサブキャリアがそのようなシーフノードへ割り当てられるように命令を付与し、その結果、そのようなリーフノードは、そのように割り当てられたサブキャリア上でデータを継続的にハブノード１１０へ送信できるようになる。そして、リーフノードは、受信した命令に従い、指定された時間スロットの間のみ、または、１つまたは複数のサブキャリアにわって継続的に送信するように構成され、このようなサブキャリアは、例えば、制御チャネル情報を送信するための専用の上記したサブキャリアが挙げられる（ステップ３１１０）。ステップ３１１２において、ハブは、Ｙミリ秒の時間の期間などの、所定の時間の期間にわたって、リーフノード使用率を監視する。次にプロセスはステップ３１０２へ戻る。
【0155】
上記のＴＯＦ関連の計算は、プライマリノード１１０の外部で、または、上記のようにプライマリノード１１０の内部の回路によって実行されてよいことに留意されたい。
【0156】
図３２は、ハブのリクエスト時間およびリーフの応答時間、ならびに対応するＴＯＦ時間の例を示すプロットである。図３２で図示されるように、セカンダリノードがプライマリノードから遠ければ遠いほど、ＴＯＦ時間はより長くまたは大きくなる。例えば、セカンダリノード１１２－ｍがプライマリノード１１０から１００ｋｍ離れた場所にあり、それはプライマリノード１１０から最も離れたセカンダリノードである。さらにこの例では、セカンダリノード１１２－ｌはプライマリノード１１０から６０ｋｍ離れており、セカンダリノード１１２－ｋは５０ｋｍ離れている。さらに、ノード１１２－ｊはプライマリノード１１０から３０ｋｍ離れた場所にあり、ゆえにプライマリノードに最も近いセカンダリノードである。
【0157】
ＴＯＦ値は、プライマリノードがＴＯＦリクエスト応答の後に、セカンダリノードから応答を受信するのにかかる時間を測定する、プライマリノード１１０における回路により決定される（ステップ３００４および３００６を参照）。図３２および図３３で示されるように、第２のノード１１２－ｊに関連付けられたＴＯＦは、３００μｓ（またはそれぞれの時間スロットが２００μｓとの前提で、１．５時間スロット（ＴＳ））、ノード１１２－ｋと関連付けられたＴＯＦは５００μｓ（または２．５ＴＳ）、ノード１１２－ｌと関連付けられたＴＯＦは６００μｓ（または３．０ＴＳ）、およびノード１１２－ｍと関連付けられたＴＯＦは１０００μｓ（または５．０ＴＳ）である。上記のように、それぞれのＴＯＦが決定された後、例えばプライマリノード１１０における回路は、各ノードと関連付けられたＴＯＦを決定し、ここでデルタＴＯＦは、ここでは１０００μｓである最長ＴＯＦと残りの各セカンダリノード１１２のＴＯＦとの間の差（すなわち、最長ＴＯＦ－残りの各セカンダリノードのＴＯＦ）である。したがって、表３３０２でさらに示されるように、セカンダリノード１１２－ｊと関連付けられたデルタＴＯＦは７００μｓ（１０００μｓ－３００μｓ＝７００μｓまたは３．５ＴＳ）、セカンダリノード１１２－ｋと関連付けられたデルタＴＯＦは５００μｓ（１０００μｓ－５００μｓ＝５００μｓまたは２．５ＴＳ）、セカンダリノード１１２－ｌと関連付けられたデルタＴＯＦは４００μｓ（１０００μｓ－６００μｓ＝４００μｓまたは２．０ＴＳ）、セカンダリノード１１２－ｍと関連付けられたデルタＴＯＦは０．０μｓ（１０００μｓ－１０００μｓ＝０．０μｓまたは０ＴＳ）である。
【0158】
セカンダリノード１１２からプライマリノード１１０への送信のスケジューリングにおいて、それぞれのそのような送信について、プライマリノード１１０に到達する所望の時間を達成すべく、ＴＯＦとデルタＴＯＦの両方が考慮に入れられる。そのようなスケジューリングの例が次に図３４を参照して説明される。
【0159】
図３４は、例としてのタイミングチャート３４０２および３４０４であり、説明を容易にするため、サブキャリアＳＣ１～ＳＣ４のみでの送信が示される。チャート３４０２は図３２および３３に記載されるＴＯＦおよびデルタＴＯＦを有するセカンダリノードの絶対時間における出発時間およびリーフノード使用率を示す。チャート３４０４は、そのようなセカンダリノードにおいて出発するさまざまなサブキャリアにより運ばれるデータと、プライマリノードにおける対応する到達時間を示し、絶対時間における衝突がない。１つの例において、図３４で示されるように、ノード１１０は、時間スロットＴＳ６の開始において、サブキャリアＳＣ１、ＳＣ２、およびＳＣ４上でそれぞれセカンダリノード１１２－ｊ、１１２－ｋ、および１１２－ｍからデータを受信するのが望ましい。上記のように、セカンダリノード１１２－ｍがプライマリノード１１０から最も離れているので、セカンダリノード１１２－ｍはゼロ（０）の関連付けられたデルタＴＯＦを持つ。そしてデータは、チャート３４０２で示されるように、時間スロットＴＳ１の間に送信されるようにスケジューリングされ、そしてチャート３４０４で示されるように、そのようなデータは５時間スロット後に時間スロットＴＳ６の間に到達する（図３２および３３を参照）。一方、ノード１１２－ｋは、より短い２．５ＴＳの飛行時間を持つ。ノード１１２－ｍから出力されたデータとおおよそ同じ時間にノード１１０に到達すべく、ノード１１２－ｋからの送信は、チャート３４０２において、ノード１１２－ｍのデータの発信から、Ｄ‐ｋ時間または遅延量分（ノード１１２‐ｋに関連付けられたデルタＴＯＦまたは２．５ＴＳに略等しい）だけ後に、ノード１１０へ向けて出力または発信されるようにスケジューリングされる（チャート３４０２を参照）。結果として、そのような遅延の後、ノード１１２－ｋのデータは、ノード１１２－ｋと関連付けられたＴＯＦ（２．５ＴＳ）分だけさらに遅延され、その結果、１１２－ｋデータが１１２－ｍデータとおおよそ同じ時間に到達する（チャート３４０４を参照）。
【0160】
さらに、ノード１１２－ｊから送信されたデータが、ノード１１２－ｍから出力されたデータとおおよそ同じ時間にノード１１０に到達すべく、ノード１１２－ｊからの送信は、ノード１１２－ｍのデータの発信からＤ‐ｊ遅延量分（ノード１１２‐ｊに関連付けられたデルタＴＯＦまたは３．５ＴＳに略等しい）だけ後にノード１１０へ向けて発信されるようにスケジューリングされる（チャート３４０２を参照）。したがって、Ｄ－ｊに続き、ノード１１２－ｋのデータは、ノード１１２－ｊに関連付けられたＴＯＦ（１．５ＴＳ）分だけさらに遅れ、１１２－ｊデータは１１２－ｍデータとおおよそ同じ時間に到達することになる（チャート３４０４を参照）。
【0161】
他の発信および到達の時間およびサブキャリア使用率の例が、さらに図３４で示される。
【0162】
別の例では、例えば図１９で示されるように、スロット間に十分な時間を提供して時間スロットが重複する所与のサブキャリア上での衝突またはデータ送信のリスクを低減するために、所与のサブキャリア上の１つのノードによる送信とそのサブキャリア上の別のノードによる送信との間に空きスロットが提供されてもよい。
【0163】
当業者にとっては本明細書の検討からその他の実施形態が明らかとなるであろう。本明細書および例は例示のみとして見なされ、本発明の真の範囲および精神は以下に続く特許請求の範囲により示されることが意図される。
［他の考えられる項目］
（項目１）
トランスミッタであって、
光信号を出力するように動作可能なレーザと、
データを受信し、上記データに基づいて複数の電気信号を提供するように動作可能なデジタル信号プロセッサと、
上記複数の電気信号に基づいて上記光信号を変調して複数の光サブキャリアを提供するように動作可能なモジュレータであって、上記複数のサブキャリアのうちの１つは、第１の時間スロットにおける上記データの第１の部分を表す第１の情報と、第２の時間スロットにおける上記データの第２の部分を表す第２の情報とを運び、上記第１の情報は上記トランスミッタから遠隔にある第１のノードと関連付けられており、上記第２の情報は上記トランスミッタから遠隔にある第２のノードと関連付けられている、モジュレータと、
を備えるトランスミッタ。
（項目２）
上記第１の情報および上記第２の情報は時間分割多重アクセス（ＴＤＭＡ）エンコードされている、項目１に記載のトランスミッタ。
（項目３）
上記複数の光サブキャリアのそれぞれはナイキストサブキャリアである、項目１に記載のトランスミッタ。
（項目４）
上記複数の光サブキャリアのそれぞれは、別の上記複数の光サブキャリアとスペクトル的に重複しない、項目１に記載のトランスミッタ。
（項目５）
上記デジタル信号プロセッサはバーストスロット回路を有し、上記バーストスロット回路は上記第１の時間スロットの間に上記第１の情報を表す時間スロットデータを提供する、項目１に記載のトランスミッタ。
（項目６）
上記デジタル信号プロセッサは、
第１のバーストスロット回路であって、上記第１の時間スロットの間に上記第１の情報を表す第１の時間スロットデータを提供する、第１のバーストスロット回路と、
第２のバーストスロット回路であって、上記第２の時間スロットの間に上記第２の情報を表す第２の時間スロットデータを提供する、第２のバーストスロット回路と、
を有する、項目１に記載のトランスミッタ。
（項目７）
上記デジタル信号プロセッサは、
上記データの上記第１の部分を受信し、エンコードされたデータを提供する、前方エラー補正エンコーダと、
上記エンコードされたデータに基づいてシンボル情報を提供するビット－シンボルマッパ回路であって、上記バーストスロット回路は、上記シンボル情報に基づいて時間スロットデータを提供する、回路と、
を有する、項目５に記載のトランスミッタ。
（項目８）
上記デジタル信号プロセッサは、
上記データの上記第１の部分を受信して、第１のエンコードされたデータを提供する、第１の前方エラー補正エンコーダと、
上記第１のエンコードされたデータに基づいて第１のシンボル情報を提供する第１のビット－シンボルマッパ回路であって、上記第１のバーストスロット回路は、上記第１のシンボル情報に基づいて第１の時間スロットデータを提供する、回路と、
上記第２のエンコードされたデータに基づいて第２のシンボル情報を提供する第２のビット－シンボルマッパ回路であって、上記第２のバーストスロット回路は、上記第２のシンボル情報に基づいて第２の時間スロットデータを提供する、回路と、
を有する、項目６に記載のトランスミッタ。
（項目９）
上記第１の時間スロットデータと上記第２の時間スロットデータとを加算する加算回路をさらに備える、項目８に記載のトランスミッタ。
（項目１０）
上記時間スロットデータの出力のタイミングがスケジューラ回路の出力に基づいて制御されるように上記バーストスロット回路への上記出力を供給する上記スケジューラ回路をさらに備える、項目５に記載のトランスミッタ。
（項目１１）
上記第１の時間スロットデータおよび上記第２の時間スロットデータの出力のタイミングが、スケジューラ回路の第１の出力および第２の出力にそれぞれ基づいて制御されるように、上記第１の出力を上記第１のバーストスロット回路へ、上記第２の出力を上記第２のバーストスロット回路へと供給する上記スケジューラ回路をさらに備える、項目７に記載のトランスミッタ。
（項目１２）
トランスミッタを備えるシステムであって、上記トランスミッタは、
光信号を出力するように動作可能なレーザと、
データを受信し、上記データに基づいて複数の電気信号を提供するように動作可能なデジタル信号プロセッサと、
上記複数の電気信号に基づいて上記光信号を変調して、複数の光サブキャリアを提供するように動作可能なモジュレータであって、上記複数のサブキャリアのうちの１つは、第１の時間スロットの間に第１の情報を、第２の時間スロットの間に第２の情報を運ぶ、モジュレータと、
第１のノードにおいて提供される第１のレシーバであって、上記第１のレシーバは上記トランスミッタに光学的に連結されている、レシーバと、
第２のノードにおいて提供される第２のレシーバであって、上記第２のレシーバは上記トランスミッタに光学的に連結されており、上記第１のレシーバおよび上記第２のレシーバは上記トランスミッタから遠隔にあり、したがって、上記第１の情報は上記第１のノードに関連付けられており、上記第２の情報は上記トランスミッタから遠隔にある第２のノードと関連付けられている、レシーバと、
を有する、システム。
（項目１３）
上記第１の情報および上記第２の情報は時間分割多重アクセス（ＴＤＭＡ）エンコードされている、項目１２に記載のシステム。
（項目１４）
上記複数の光サブキャリアのそれぞれはナイキストサブキャリアである、項目１２に記載のシステム。
（項目１５）
上記複数の光サブキャリアのそれぞれは、別の上記複数の光サブキャリアとスペクトル的に重複しない、項目１２に記載のシステム。
（項目１６）
上記デジタル信号プロセッサはバーストスロット回路を有し、上記バーストスロット回路は上記第１の時間スロットの間に上記第１の情報を表す時間スロットデータを提供する、項目１２に記載のシステム。
（項目１７）
上記デジタル信号プロセッサは、
第１のバーストスロット回路であって、上記第１の時間スロットの間に上記第１の情報を表す第１の時間スロットデータを提供する、第１のバーストスロット回路と、
第２のバーストスロット回路であって、上記第２の時間スロットの間に上記第２の情報を表す第２の時間スロットデータを提供する、第２のバーストスロット回路と、
を有する、項目１２に記載のシステム。
（項目１８）
上記デジタル信号プロセッサは、
上記データの上記第１の部分を受信し、エンコードされたデータを提供する、前方エラー補正エンコーダと、
上記エンコードされたデータに基づいてシンボル情報を提供するビット－シンボルマッパ回路であって、上記バーストスロット回路は、上記シンボル情報に基づいて時間スロットデータを提供する、回路と、
を有する、項目１６に記載のシステム。
（項目１９）
上記デジタル信号プロセッサは、
上記データの上記第１の部分を受信して、第１のエンコードされたデータを提供する、第１の前方エラー補正エンコーダと、
上記第１のエンコードされたデータに基づいて第１のシンボル情報を提供する第１のビット－シンボルマッパ回路であって、上記第１のバーストスロット回路は、上記第１のシンボル情報に基づいて第１の時間スロットデータを提供する、回路と、
上記第２のエンコードされたデータに基づいて第２のシンボル情報を提供する第２のビット－シンボルマッパ回路であって、上記第２のバーストスロット回路は、上記第２のシンボル情報に基づいて第２の時間スロットデータを提供する、回路と、
を有する、項目１７に記載のシステム。
（項目２０）
上記第１の時間スロットデータと上記第２の時間スロットデータとを加算する加算回路をさらに備える、項目１９に記載のシステム。
（項目２１）
上記時間スロットデータの出力のタイミングがスケジューラ回路の出力に基づいて制御されるように上記バーストスロット回路への上記出力を供給する上記スケジューラ回路をさらに備える、項目１６に記載のシステム。
（項目２２）
上記第１の時間スロットデータおよび上記第２の時間スロットデータの出力のタイミングが、スケジューラ回路の第１の出力および第２の出力にそれぞれ基づいて制御されるように、上記第１の出力を上記第１のバーストスロット回路へ、上記第２の出力を上記第２のバーストスロット回路へと供給する上記スケジューラ回路をさらに備える、項目１８に記載のシステム。
（項目２３）
レシーバであって、
局部発振器レーザと、
複数の光サブキャリアと、上記局部発振器レーザから供給された光信号とを受信する光ハイブリッド回路であって、上記光ハイブリッド回路は複数の混合生成物を供給し、上記複数の光サブキャリアのうちの１つは、第１の時間スロットの間に第１の情報を、第２の時間スロットの間に第２の情報を運び、上記第１の情報は上記レシーバ用に指定されており、上記第２の情報は別のレシーバ用に指定されている、回路と、
上記複数の混合生成物を受信し、複数の電気信号を出力するフォトダイオード回路と、
上記複数の電気信号に基づいて上記第１の情報に関連付けられたデータを出力するデジタル信号プロセッサと、
を備えるレシーバ。
（項目２４）
上記第１の情報および上記第２の情報は時間分割多重アクセス（ＴＤＭＡ）エンコードされている、項目２３に記載のレシーバ。
（項目２５）
上記複数の光サブキャリアのそれぞれはナイキストサブキャリアである、項目２３に記載のレシーバ。
（項目２６）
上記複数の光サブキャリアのそれぞれは、上記複数の光サブキャリアのうちの別のものとスペクトル的に重複しない、項目２３に記載のレシーバ。
（項目２７）
トランスミッタであって、
光信号を出力するように動作可能なレーザと、
ユーザデータを受信し、上記データに基づいて複数の電気信号を提供するように動作可能な、デジタル信号プロセッサと、
上記複数の電気信号に基づいて上記光信号を変調して複数の光サブキャリアを提供するように動作可能なモジュレータであって、上記複数のサブキャリアの１つ目のものは、第１のＴＤＭＡエンコードされた情報と第２のＴＤＭＡエンコードされた情報とを運び、したがって、上記第１のＴＤＭＡエンコードされた情報は、上記データの第１の部分を表し、第１の時間スロットの間に上記複数の光サブキャリアの１つ目のものにより運ばれ、上記第２のＴＤＭＡエンコードされた情報は、上記データの第２の部分を表し、第２の時間スロットの間に上記複数の光サブキャリアの１つ目のものにより運ばれ、上記第１のＴＤＭＡエンコードされた情報は、トランスミッタから遠隔にある第１のノードに関連付けられており、上記第２のＴＤＭＡエンコードされた情報は、上記トランスミッタから遠隔にある第２のノードに関連付けられている、モジュレータと、
を備え、
上記複数のサブキャリアのうちの２つ目のものは、ＴＤＭＡエンコードされていない第３の情報を運び、上記第３の情報は上記トランスミッタから遠隔にある第３のノードに関連付けられている、
トランスミッタ。
（項目２８）
上記複数の光サブキャリアのそれぞれはナイキストサブキャリアである、項目２７に記載のトランスミッタ。
（項目２９）
上記複数の光サブキャリアのそれぞれは、別の上記複数の光サブキャリアとスペクトル的に重複しない、項目２７に記載のトランスミッタ。
（項目３０）
上記デジタル信号プロセッサはバーストスロット回路を有し、上記バーストスロット回路は上記第１の時間スロットの間に上記第１の情報を表す時間スロットデータを提供する、項目２７に記載のトランスミッタ。
（項目３１）
上記デジタル信号プロセッサは、
第１のバーストスロット回路であって、上記第１の時間スロットの間に上記第１の情報を表す第１の時間スロットデータを提供する、第１のバーストスロット回路と、
第２のバーストスロット回路であって、上記第２の時間スロットの間に上記第２の情報を表す第２の時間スロットデータを提供する、第２のバーストスロット回路と、
を有する、項目２７に記載のトランスミッタ。
（項目３２）
上記デジタル信号プロセッサは、
上記データの上記第１の部分を受信し、エンコードされたデータを提供する、前方エラー補正エンコーダと、
上記エンコードされたデータに基づいてシンボル情報を提供するビット－シンボルマッパ回路であって、上記バーストスロット回路は、上記シンボル情報に基づいて時間スロットデータを提供する、回路と、
を有する、項目３０に記載のトランスミッタ。
（項目３３）
上記デジタル信号プロセッサは、
上記データの上記第１の部分を受信して、第１のエンコードされたデータを提供する、第１の前方エラー補正エンコーダと、
上記第１のエンコードされたデータに基づいて第１のシンボル情報を提供する第１のビット－シンボルマッパ回路であって、上記第１のバーストスロット回路は、上記第１のシンボル情報に基づいて第１の時間スロットデータを提供する、回路と、
上記第２のエンコードされたデータに基づいて第２のシンボル情報を提供する第２のビット－シンボルマッパ回路であって、上記第２のバーストスロット回路は、上記第２のシンボル情報に基づいて第２の時間スロットデータを提供する、回路と、
を有する、項目３１に記載のトランスミッタ。
（項目３４）
上記第１の時間スロットデータと上記第２の時間スロットデータとを加算する加算回路をさらに備える、項目３３に記載のトランスミッタ。
（項目３５）
上記時間スロットデータの出力のタイミングがスケジューラ回路の出力に基づいて制御されるように上記バーストスロット回路への上記出力を供給する上記スケジューラ回路をさらに備える、項目３０に記載のトランスミッタ。
（項目３６）
上記第１の時間スロットデータおよび上記第２の時間スロットデータの出力のタイミングが、スケジューラ回路の第１の出力および第２の出力にそれぞれ基づいて制御されるように、上記第１の出力を上記第１のバーストスロット回路へ、上記第２の出力を上記第２のバーストスロット回路へと供給する上記スケジューラ回路をさらに備える、項目３２に記載のトランスミッタ。
（項目３７）
トランスミッタを備えるシステムであって、上記トランスミッタは、
光信号を出力するように動作可能なレーザと、
データを受信し、上記データに基づいて複数の電気信号を提供するように動作可能なデジタル信号プロセッサと、
上記複数の電気信号に基づいて上記光信号を変調して、複数の光サブキャリアを提供するように動作可能なモジュレータであって、上記複数のサブキャリアのうちの１つ目のものは、第１の時間スロットの間に第１の情報の情報を、第２の時間スロットの間に第２の情報を運び、上記複数のサブキャリアのうちの２つ目のものは第３の情報を運ぶ、モジュレータと、
第１のノードにおいて提供される第１のレシーバであって、上記第１のレシーバは上記トランスミッタに光学的に連結されている、レシーバと、
第２のノードにおいて提供される第２のレシーバであって、上記第２のレシーバは上記トランスミッタに光学的に連結されており、上記第１のレシーバおよび上記第２のレシーバは上記トランスミッタから遠隔にあり、したがって、上記第１の情報は上記第１のノードに関連付けられており、上記第２の情報は上記トランスミッタから遠隔にある第２のノードと関連付けられており、
第３のノードにおいて提供される第３のレシーバであって、上記第３のレシーバは上記トランスミッタから遠隔にあり、したがって、上記第３の情報は上記第３のノードに関連付けられている、レシーバと、
を有する、システム。
（項目３８）
上記第１の情報および上記第２の情報は時間分割多重アクセス（ＴＤＭＡ）エンコードされている、項目３７に記載のシステム。
（項目３９）
上記複数の光サブキャリアのそれぞれはナイキストサブキャリアである、項目３７に記載のシステム。
（項目４０）
上記複数の光サブキャリアのそれぞれは、別の上記複数の光サブキャリアとスペクトル的に重複しない、項目３７に記載のシステム。
（項目４１）
上記デジタル信号プロセッサはバーストスロット回路を有し、上記バーストスロット回路は上記第１の時間スロットの間に上記第１の情報を表す時間スロットデータを提供する、項目３７に記載のシステム。
（項目４２）
上記デジタル信号プロセッサは、
第１のバーストスロット回路であって、上記第１の時間スロットの間に上記第１の情報を表す第１の時間スロットデータを提供する、第１のバーストスロット回路と、
第２のバーストスロット回路であって、上記第２の時間スロットの間に上記第２の情報を表す第２の時間スロットデータを提供する、第２のバーストスロット回路と、
を有する、項目３７に記載のシステム。
（項目４３）
上記デジタル信号プロセッサは、
上記データの上記第１の部分を受信し、エンコードされたデータを提供する、前方エラー補正エンコーダと、
上記エンコードされたデータに基づいてシンボル情報を提供するビット－シンボルマッパ回路であって、上記バーストスロット回路は、上記シンボル情報に基づいて時間スロットデータを提供する、回路と、
を有する、項目４１に記載のシステム。
（項目４４）
上記デジタル信号プロセッサは、
上記データの上記第１の部分を受信して、第１のエンコードされたデータを提供する、第１の前方エラー補正エンコーダと、
上記第１のエンコードされたデータに基づいて第１のシンボル情報を提供する第１のビット－シンボルマッパ回路であって、上記第１のバーストスロット回路は、上記第１のシンボル情報に基づいて第１の時間スロットデータを提供する、回路と、
上記第２のエンコードされたデータに基づいて第２のシンボル情報を提供する第２のビット－シンボルマッパ回路であって、上記第２のバーストスロット回路は、上記第２のシンボル情報に基づいて第２の時間スロットデータを提供する、回路と、
を有する、項目４２に記載のシステム。
（項目４５）
上記第１の時間スロットデータと上記第２の時間スロットデータとを加算する加算回路をさらに備える、項目４４に記載のシステム。
（項目４６）
上記時間スロットデータの出力のタイミングがスケジューラ回路の出力に基づいて制御されるように上記バーストスロット回路への上記出力を供給する上記スケジューラ回路をさらに備える、項目４１に記載のシステム。
（項目４７）
上記第１の時間スロットデータおよび上記第２の時間スロットデータの出力のタイミングが、スケジューラ回路の第１の出力および第２の出力にそれぞれ基づいて制御されるように、上記第１の出力を上記第１のバーストスロット回路へ、上記第２の出力を上記第２のバーストスロット回路へと供給する上記スケジューラ回路をさらに備える、項目４３に記載のシステム。
（項目４８）
レシーバであって、
局部発振器レーザと、
複数の光サブキャリアと、上記局部発振器レーザから供給された光信号とを受信する光ハイブリッド回路であって、上記光ハイブリッド回路は複数の混合生成物を供給し、上記複数の光サブキャリアのうちの１つは、第１の時間スロットの間に第１の情報を、第２の時間スロットの間に第２の情報を運び、上記複数の光サブキャリアのうちの２つ目のものは第３の情報を運び、上記第１の情報は上記レシーバ用に指定されており、上記第２の情報および上記第３の情報は、別の第１のレシーバ用および別の第２のレシーバ用にそれぞれ指定されている、レシーバと、
上記複数の混合生成物を受信し、複数の電気信号を出力するフォトダイオード回路と、
上記複数の電気信号に基づいて上記第１の情報に関連付けられたデータを出力するデジタル信号プロセッサと、
を備えるレシーバ。
（項目４９）
上記第１の情報および上記第２の情報は時間分割多重アクセス（ＴＤＭＡ）エンコードされている、項目４８に記載のレシーバ。
（項目５０）
上記複数の光サブキャリアのそれぞれはナイキストサブキャリアである、項目４８に記載のレシーバ。
（項目５１）
上記複数の光サブキャリアのそれぞれは、上記複数の光サブキャリアのうちの別のものとスペクトル的に重複しない、項目４８に記載のレシーバ。
（項目５２）
上記スイッチの構成に基づいて、上記モジュレータが、非ＴＤＭＡエンコード情報を運ぶ上記第３の光サブキャリアを供給するように、上記デジタル信号プロセッサに連結された第１のスイッチをさらに備える、項目２７に記載のトランスミッタ。
（項目５３）
上記スイッチの構成に基づいて、上記モジュレータが、第３の情報を運ぶ上記第２の光サブキャリアを供給するように、上記デジタル信号プロセッサに連結されたスイッチをさらに備える、項目２７に記載のトランスミッタ。
（項目５４）
スイッチの構成に基づいて、上記モジュレータが、上記第３の情報を運ぶ上記第２の光サブキャリアを供給するように、上記デジタル信号プロセッサに連結された上記スイッチをさらに備える、項目３７に記載のシステム。
（項目５５）
上記データは第１のデータであって、スイッチが第１の構成を有する場合、上記レシーバは上記第１のデータを出力し、上記スイッチが第２の構成を有する場合、上記レシーバは上記第２のサブキャリアにより運ばれる上記第３の情報に関連付けられた第２のデータを出力するように、上記スイッチをさらに有する、項目４８に記載のレシーバ。
［他の考えられる項目］
（項目１）
トランスミッタであって、
光信号を出力するように動作可能なレーザと、
データを受信し、上記データに基づいて複数の電気信号を提供するように動作可能なデジタル信号プロセッサと、
上記複数の電気信号に基づいて上記光信号を変調して複数の光サブキャリアを提供するように動作可能なモジュレータであって、上記複数のサブキャリアのうちの１つは、第１の時間スロットにおける上記データの第１の部分を表す第１の情報と、第２の時間スロットにおける上記データの第２の部分を表す第２の情報とを運び、上記第１の情報は上記トランスミッタから遠隔にある第１のノードと関連付けられており、上記第２の情報は上記トランスミッタから遠隔にある第２のノードと関連付けられている、モジュレータと、
を備えるトランスミッタ。
（項目２）
上記第１の情報および上記第２の情報は時間分割多重アクセス（ＴＤＭＡ）エンコードされている、項目１に記載のトランスミッタ。
（項目３）
上記複数の光サブキャリアのそれぞれはナイキストサブキャリアである、項目１に記載のトランスミッタ。
（項目４）
上記複数の光サブキャリアのそれぞれは、別の上記複数の光サブキャリアとスペクトル的に重複しない、項目１に記載のトランスミッタ。
（項目５）
上記デジタル信号プロセッサはバーストスロット回路を有し、上記バーストスロット回路は上記第１の時間スロットの間に上記第１の情報を表す時間スロットデータを提供する、項目１に記載のトランスミッタ。
（項目６）
上記デジタル信号プロセッサは、
第１のバーストスロット回路であって、上記第１の時間スロットの間に上記第１の情報を表す第１の時間スロットデータを提供する、第１のバーストスロット回路と、
第２のバーストスロット回路であって、上記第２の時間スロットの間に上記第２の情報を表す第２の時間スロットデータを提供する、第２のバーストスロット回路と、
を有する、項目１に記載のトランスミッタ。
（項目７）
上記デジタル信号プロセッサは、
上記データの上記第１の部分を受信し、エンコードされたデータを提供する、前方エラー補正エンコーダと、
上記エンコードされたデータに基づいてシンボル情報を提供するビット－シンボルマッパ回路であって、上記バーストスロット回路は、上記シンボル情報に基づいて時間スロットデータを提供する、回路と、
を有する、項目５に記載のトランスミッタ。
（項目８）
上記デジタル信号プロセッサは、
上記データの上記第１の部分を受信して、第１のエンコードされたデータを提供する、第１の前方エラー補正エンコーダと、
上記第１のエンコードされたデータに基づいて第１のシンボル情報を提供する第１のビット－シンボルマッパ回路であって、上記第１のバーストスロット回路は、上記第１のシンボル情報に基づいて第１の時間スロットデータを提供する、回路と、
上記第２のエンコードされたデータに基づいて第２のシンボル情報を提供する第２のビット－シンボルマッパ回路であって、上記第２のバーストスロット回路は、上記第２のシンボル情報に基づいて第２の時間スロットデータを提供する、回路と、
を有する、項目６に記載のトランスミッタ。
（項目９）
上記第１の時間スロットデータと上記第２の時間スロットデータとを加算する加算回路をさらに備える、項目８に記載のトランスミッタ。
（項目１０）
上記時間スロットデータの出力のタイミングがスケジューラ回路の出力に基づいて制御されるように上記バーストスロット回路への上記出力を供給する上記スケジューラ回路をさらに備える、項目５に記載のトランスミッタ。
（項目１１）
上記第１の時間スロットデータおよび上記第２の時間スロットデータの出力のタイミングが、スケジューラ回路の第１の出力および第２の出力にそれぞれ基づいて制御されるように、上記第１の出力を上記第１のバーストスロット回路へ、上記第２の出力を上記第２のバーストスロット回路へと供給する上記スケジューラ回路をさらに備える、項目７に記載のトランスミッタ。
（項目１２）
トランスミッタを備えるシステムであって、上記トランスミッタは、
光信号を出力するように動作可能なレーザと、
データを受信し、上記データに基づいて複数の電気信号を提供するように動作可能なデジタル信号プロセッサと、
上記複数の電気信号に基づいて上記光信号を変調して、複数の光サブキャリアを提供するように動作可能なモジュレータであって、上記複数のサブキャリアのうちの１つは、第１の時間スロットの間に第１の情報を、第２の時間スロットの間に第２の情報を運ぶ、モジュレータと、
第１のノードにおいて提供される第１のレシーバであって、上記第１のレシーバは上記トランスミッタに光学的に連結されている、レシーバと、
第２のノードにおいて提供される第２のレシーバであって、上記第２のレシーバは上記トランスミッタに光学的に連結されており、上記第１のレシーバおよび上記第２のレシーバは上記トランスミッタから遠隔にあり、したがって、上記第１の情報は上記第１のノードに関連付けられており、上記第２の情報は上記トランスミッタから遠隔にある第２のノードと関連付けられている、レシーバと、
を有する、システム。
（項目１３）
上記第１の情報および上記第２の情報は時間分割多重アクセス（ＴＤＭＡ）エンコードされている、項目１２に記載のシステム。
（項目１４）
上記複数の光サブキャリアのそれぞれはナイキストサブキャリアである、項目１２に記載のシステム。
（項目１５）
上記複数の光サブキャリアのそれぞれは、別の上記複数の光サブキャリアとスペクトル的に重複しない、項目１２に記載のシステム。
（項目１６）
上記デジタル信号プロセッサはバーストスロット回路を有し、上記バーストスロット回路は上記第１の時間スロットの間に上記第１の情報を表す時間スロットデータを提供する、項目１２に記載のシステム。
（項目１７）
上記デジタル信号プロセッサは、
第１のバーストスロット回路であって、上記第１の時間スロットの間に上記第１の情報を表す第１の時間スロットデータを提供する、第１のバーストスロット回路と、
第２のバーストスロット回路であって、上記第２の時間スロットの間に上記第２の情報を表す第２の時間スロットデータを提供する、第２のバーストスロット回路と、
を有する、項目１２に記載のシステム。
（項目１８）
上記デジタル信号プロセッサは、
上記データの上記第１の部分を受信し、エンコードされたデータを提供する、前方エラー補正エンコーダと、
上記エンコードされたデータに基づいてシンボル情報を提供するビット－シンボルマッパ回路であって、上記バーストスロット回路は、上記シンボル情報に基づいて時間スロットデータを提供する、回路と、
を有する、項目１６に記載のシステム。
（項目１９）
上記デジタル信号プロセッサは、
上記データの上記第１の部分を受信して、第１のエンコードされたデータを提供する、第１の前方エラー補正エンコーダと、
上記第１のエンコードされたデータに基づいて第１のシンボル情報を提供する第１のビット－シンボルマッパ回路であって、上記第１のバーストスロット回路は、上記第１のシンボル情報に基づいて第１の時間スロットデータを提供する、回路と、
上記第２のエンコードされたデータに基づいて第２のシンボル情報を提供する第２のビット－シンボルマッパ回路であって、上記第２のバーストスロット回路は、上記第２のシンボル情報に基づいて第２の時間スロットデータを提供する、回路と、
を有する、項目１７に記載のシステム。
（項目２０）
上記第１の時間スロットデータと上記第２の時間スロットデータとを加算する加算回路をさらに備える、項目１９に記載のシステム。
（項目２１）
上記時間スロットデータの出力のタイミングがスケジューラ回路の出力に基づいて制御されるように上記バーストスロット回路への上記出力を供給する上記スケジューラ回路をさらに備える、項目１６に記載のシステム。
（項目２２）
上記第１の時間スロットデータおよび上記第２の時間スロットデータの出力のタイミングが、スケジューラ回路の第１の出力および第２の出力にそれぞれ基づいて制御されるように、上記第１の出力を上記第１のバーストスロット回路へ、上記第２の出力を上記第２のバーストスロット回路へと供給する上記スケジューラ回路をさらに備える、項目１８に記載のシステム。
（項目２３）
レシーバであって、
局部発振器レーザと、
複数の光サブキャリアと、上記局部発振器レーザから供給された光信号とを受信する光ハイブリッド回路であって、上記光ハイブリッド回路は複数の混合生成物を供給し、上記複数の光サブキャリアのうちの１つは、第１の時間スロットの間に第１の情報を、第２の時間スロットの間に第２の情報を運び、上記第１の情報は上記レシーバ用に指定されており、上記第２の情報は別のレシーバ用に指定されている、回路と、
上記複数の混合生成物を受信し、複数の電気信号を出力するフォトダイオード回路と、
上記複数の電気信号に基づいて上記第１の情報に関連付けられたデータを出力するデジタル信号プロセッサと、
を備えるレシーバ。
（項目２４）
上記第１の情報および上記第２の情報は時間分割多重アクセス（ＴＤＭＡ）エンコードされている、項目２３に記載のレシーバ。
（項目２５）
上記複数の光サブキャリアのそれぞれはナイキストサブキャリアである、項目２３に記載のレシーバ。
（項目２６）
上記複数の光サブキャリアのそれぞれは、上記複数の光サブキャリアのうちの別のものとスペクトル的に重複しない、項目２３に記載のレシーバ。
（項目２７）
トランスミッタであって、
光信号を出力するように動作可能なレーザと、
ユーザデータを受信し、上記データに基づいて複数の電気信号を提供するように動作可能な、デジタル信号プロセッサと、
上記複数の電気信号に基づいて上記光信号を変調して複数の光サブキャリアを提供するように動作可能なモジュレータであって、上記複数のサブキャリアの１つ目のものは、第１のＴＤＭＡエンコードされた情報と第２のＴＤＭＡエンコードされた情報とを運び、したがって、上記第１のＴＤＭＡエンコードされた情報は、上記データの第１の部分を表し、第１の時間スロットの間に上記複数の光サブキャリアの１つ目のものにより運ばれ、上記第２のＴＤＭＡエンコードされた情報は、上記データの第２の部分を表し、第２の時間スロットの間に上記複数の光サブキャリアの１つ目のものにより運ばれ、上記第１のＴＤＭＡエンコードされた情報は、トランスミッタから遠隔にある第１のノードに関連付けられており、上記第２のＴＤＭＡエンコードされた情報は、上記トランスミッタから遠隔にある第２のノードに関連付けられている、モジュレータと、
を備え、
上記複数のサブキャリアのうちの２つ目のものは、ＴＤＭＡエンコードされていない第３の情報を運び、上記第３の情報は上記トランスミッタから遠隔にある第３のノードに関連付けられている、
トランスミッタ。
（項目２８）
上記複数の光サブキャリアのそれぞれはナイキストサブキャリアである、項目２７に記載のトランスミッタ。
（項目２９）
上記複数の光サブキャリアのそれぞれは、別の上記複数の光サブキャリアとスペクトル的に重複しない、項目２７に記載のトランスミッタ。
（項目３０）
上記デジタル信号プロセッサはバーストスロット回路を有し、上記バーストスロット回路は上記第１の時間スロットの間に上記第１の情報を表す時間スロットデータを提供する、項目２７に記載のトランスミッタ。
（項目３１）
上記デジタル信号プロセッサは、
第１のバーストスロット回路であって、上記第１の時間スロットの間に上記第１の情報を表す第１の時間スロットデータを提供する、第１のバーストスロット回路と、
第２のバーストスロット回路であって、上記第２の時間スロットの間に上記第２の情報を表す第２の時間スロットデータを提供する、第２のバーストスロット回路と、
を有する、項目２７に記載のトランスミッタ。
（項目３２）
上記デジタル信号プロセッサは、
上記データの上記第１の部分を受信し、エンコードされたデータを提供する、前方エラー補正エンコーダと、
上記エンコードされたデータに基づいてシンボル情報を提供するビット－シンボルマッパ回路であって、上記バーストスロット回路は、上記シンボル情報に基づいて時間スロットデータを提供する、回路と、
を有する、項目３０に記載のトランスミッタ。
（項目３３）
上記デジタル信号プロセッサは、
上記データの上記第１の部分を受信して、第１のエンコードされたデータを提供する、第１の前方エラー補正エンコーダと、
上記第１のエンコードされたデータに基づいて第１のシンボル情報を提供する第１のビット－シンボルマッパ回路であって、上記第１のバーストスロット回路は、上記第１のシンボル情報に基づいて第１の時間スロットデータを提供する、回路と、
上記第２のエンコードされたデータに基づいて第２のシンボル情報を提供する第２のビット－シンボルマッパ回路であって、上記第２のバーストスロット回路は、上記第２のシンボル情報に基づいて第２の時間スロットデータを提供する、回路と、
を有する、項目３１に記載のトランスミッタ。
（項目３４）
上記第１の時間スロットデータと上記第２の時間スロットデータとを加算する加算回路をさらに備える、項目３３に記載のトランスミッタ。
（項目３５）
上記時間スロットデータの出力のタイミングがスケジューラ回路の出力に基づいて制御されるように上記バーストスロット回路への上記出力を供給する上記スケジューラ回路をさらに備える、項目３０に記載のトランスミッタ。
（項目３６）
上記第１の時間スロットデータおよび上記第２の時間スロットデータの出力のタイミングが、スケジューラ回路の第１の出力および第２の出力にそれぞれ基づいて制御されるように、上記第１の出力を上記第１のバーストスロット回路へ、上記第２の出力を上記第２のバーストスロット回路へと供給する上記スケジューラ回路をさらに備える、項目３２に記載のトランスミッタ。
（項目３７）
トランスミッタを備えるシステムであって、上記トランスミッタは、
光信号を出力するように動作可能なレーザと、
データを受信し、上記データに基づいて複数の電気信号を提供するように動作可能なデジタル信号プロセッサと、
上記複数の電気信号に基づいて上記光信号を変調して、複数の光サブキャリアを提供するように動作可能なモジュレータであって、上記複数のサブキャリアのうちの１つ目のものは、第１の時間スロットの間に第１の情報の情報を、第２の時間スロットの間に第２の情報を運び、上記複数のサブキャリアのうちの２つ目のものは第３の情報を運ぶ、モジュレータと、
第１のノードにおいて提供される第１のレシーバであって、上記第１のレシーバは上記トランスミッタに光学的に連結されている、レシーバと、
第２のノードにおいて提供される第２のレシーバであって、上記第２のレシーバは上記トランスミッタに光学的に連結されており、上記第１のレシーバおよび上記第２のレシーバは上記トランスミッタから遠隔にあり、したがって、上記第１の情報は上記第１のノードに関連付けられており、上記第２の情報は上記トランスミッタから遠隔にある第２のノードと関連付けられており、
第３のノードにおいて提供される第３のレシーバであって、上記第３のレシーバは上記トランスミッタから遠隔にあり、したがって、上記第３の情報は上記第３のノードに関連付けられている、レシーバと、
を有する、システム。
（項目３８）
上記第１の情報および上記第２の情報は時間分割多重アクセス（ＴＤＭＡ）エンコードされている、項目３７に記載のシステム。
（項目３９）
上記複数の光サブキャリアのそれぞれはナイキストサブキャリアである、項目３７に記載のシステム。
（項目４０）
上記複数の光サブキャリアのそれぞれは、別の上記複数の光サブキャリアとスペクトル的に重複しない、項目３７に記載のシステム。
（項目４１）
上記デジタル信号プロセッサはバーストスロット回路を有し、上記バーストスロット回路は上記第１の時間スロットの間に上記第１の情報を表す時間スロットデータを提供する、項目３７に記載のシステム。
（項目４２）
上記デジタル信号プロセッサは、
第１のバーストスロット回路であって、上記第１の時間スロットの間に上記第１の情報を表す第１の時間スロットデータを提供する、第１のバーストスロット回路と、
第２のバーストスロット回路であって、上記第２の時間スロットの間に上記第２の情報を表す第２の時間スロットデータを提供する、第２のバーストスロット回路と、
を有する、項目３７に記載のシステム。
（項目４３）
上記デジタル信号プロセッサは、
上記データの上記第１の部分を受信し、エンコードされたデータを提供する、前方エラー補正エンコーダと、
上記エンコードされたデータに基づいてシンボル情報を提供するビット－シンボルマッパ回路であって、上記バーストスロット回路は、上記シンボル情報に基づいて時間スロットデータを提供する、回路と、
を有する、項目４１に記載のシステム。
（項目４４）
上記デジタル信号プロセッサは、
上記データの上記第１の部分を受信して、第１のエンコードされたデータを提供する、第１の前方エラー補正エンコーダと、
上記第１のエンコードされたデータに基づいて第１のシンボル情報を提供する第１のビット－シンボルマッパ回路であって、上記第１のバーストスロット回路は、上記第１のシンボル情報に基づいて第１の時間スロットデータを提供する、回路と、
上記第２のエンコードされたデータに基づいて第２のシンボル情報を提供する第２のビット－シンボルマッパ回路であって、上記第２のバーストスロット回路は、上記第２のシンボル情報に基づいて第２の時間スロットデータを提供する、回路と、
を有する、項目４２に記載のシステム。
（項目４５）
上記第１の時間スロットデータと上記第２の時間スロットデータとを加算する加算回路をさらに備える、項目４４に記載のシステム。
（項目４６）
上記時間スロットデータの出力のタイミングがスケジューラ回路の出力に基づいて制御されるように上記バーストスロット回路への上記出力を供給する上記スケジューラ回路をさらに備える、項目４１に記載のシステム。
（項目４７）
上記第１の時間スロットデータおよび上記第２の時間スロットデータの出力のタイミングが、スケジューラ回路の第１の出力および第２の出力にそれぞれ基づいて制御されるように、上記第１の出力を上記第１のバーストスロット回路へ、上記第２の出力を上記第２のバーストスロット回路へと供給する上記スケジューラ回路をさらに備える、項目４３に記載のシステム。
（項目４８）
レシーバであって、
局部発振器レーザと、
複数の光サブキャリアと、上記局部発振器レーザから供給された光信号とを受信する光ハイブリッド回路であって、上記光ハイブリッド回路は複数の混合生成物を供給し、上記複数の光サブキャリアのうちの１つは、第１の時間スロットの間に第１の情報を、第２の時間スロットの間に第２の情報を運び、上記複数の光サブキャリアのうちの２つ目のものは第３の情報を運び、上記第１の情報は上記レシーバ用に指定されており、上記第２の情報および上記第３の情報は、別の第１のレシーバ用および別の第２のレシーバ用にそれぞれ指定されている、レシーバと、
上記複数の混合生成物を受信し、複数の電気信号を出力するフォトダイオード回路と、
上記複数の電気信号に基づいて上記第１の情報に関連付けられたデータを出力するデジタル信号プロセッサと、
を備えるレシーバ。
（項目４９）
上記第１の情報および上記第２の情報は時間分割多重アクセス（ＴＤＭＡ）エンコードされている、項目４８に記載のレシーバ。
（項目５０）
上記複数の光サブキャリアのそれぞれはナイキストサブキャリアである、項目４８に記載のレシーバ。
（項目５１）
上記複数の光サブキャリアのそれぞれは、上記複数の光サブキャリアのうちの別のものとスペクトル的に重複しない、項目４８に記載のレシーバ。
（項目５２）
上記スイッチの構成に基づいて、上記モジュレータが、非ＴＤＭＡエンコード情報を運ぶ上記第３の光サブキャリアを供給するように、上記デジタル信号プロセッサに連結された第１のスイッチをさらに備える、項目２７に記載のトランスミッタ。
（項目５３）
上記スイッチの構成に基づいて、上記モジュレータが、第３の情報を運ぶ上記第２の光サブキャリアを供給するように、上記デジタル信号プロセッサに連結されたスイッチをさらに備える、項目２７に記載のトランスミッタ。
（項目５４）
スイッチの構成に基づいて、上記モジュレータが、上記第３の情報を運ぶ上記第２の光サブキャリアを供給するように、上記デジタル信号プロセッサに連結された上記スイッチをさらに備える、項目３７に記載のシステム。
（項目５５）
上記データは第１のデータであって、スイッチが第１の構成を有する場合、上記レシーバは上記第１のデータを出力し、上記スイッチが第２の構成を有する場合、上記レシーバは上記第２のサブキャリアにより運ばれる上記第３の情報に関連付けられた第２のデータを出力するように、上記スイッチをさらに有する、項目４８に記載のレシーバ。
【図1a】
【図1b】
【図1c】
【図1d】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
