▶ マイクロソフト テクノロジー ライセンシング，エルエルシーの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-09
(45)【発行日】2024-09-18
(54)【発明の名称】量子ビットを制御する極低温度ＣＭＯＳインタフェース
(51)【国際特許分類】
G06N 10/40 20220101AFI20240910BHJP
H01L 27/088 20060101ALI20240910BHJP
H01L 21/8238 20060101ALI20240910BHJP
H01L 27/092 20060101ALI20240910BHJP
【ＦＩ】
G06N10/40
H01L27/088 331E
H01L27/092 B
【請求項の数】
15
(21)【出願番号】P 2021572577
(86)(22)【出願日】2020-04-27
(65)【公表番号】
(43)【公表日】2022-08-24
(86)【国際出願番号】 US2020030071
(87)【国際公開番号】W WO2021025738
(87)【国際公開日】2021-02-11
【審査請求日】2023-03-17
(31)【優先権主張番号】62/862,606
(32)【優先日】2019-06-17
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】62/929,545
(32)【優先日】2019-11-01
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】16/704,711
(32)【優先日】2019-12-05
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】314015767
【氏名又は名称】マイクロソフト テクノロジー ライセンシング，エルエルシー
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】ダス，クシャル
(72)【発明者】
【氏名】モイニ，アリレザ
(72)【発明者】
【氏名】ライリー，デイビッド ジェイ．
【審査官】大倉 崚吾
(56)【参考文献】
【文献】米国特許出願公開第２０１８／０２６０２４５（ＵＳ，Ａ１）
【文献】EKANAYAKE, S. Ramesh et al.，"Quantum bit controller and observer circuits in SOS-CMOS technology for gigahertz low-temperature operation"，2007 7th IEEE Conference on Nanotechnology (IEEE NANO) [online]，2007年，p. 1283-1287，［2024年04月05日検索］，インターネット＜ＵＲＬ：https://ieeexplore.ieee.org/document/4601417＞
【文献】PUDDY, R. K. et al.，"Multiplexed charge-locking device for large arrays of quantum devices"，APPLIED PHYSICS LETTERS [online]，2015年，107, 143501，［2024年04月05日検索］，インターネット＜ＵＲＬ：https://doi.org/10.1063/1.4932012＞
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｎ １０／００－１０／８０
Ｈ０１Ｌ ２７／０８８－２７／０９２
(57)【特許請求の範囲】
【請求項1】
量子ビットゲートを制御するシステムであって、複数の量子ビットゲートを含む量子デバイスを含む第１パッケージデバイスであって、前記量子デバイスは、極低温度で動作するよう構成される、第１パッケージデバイスと、
極低温度で動作するよう構成される制御システムを備える第２パッケージデバイスであって、前記第１パッケージデバイスは、前記第２パッケージデバイスに結合される、第２パッケージデバイスと、
を含み、
前記制御システムは、
複数の電荷ロック回路であって、前記複数の電荷ロック回路の各々は、前記複数の電荷ロック回路の各々が少なくとも１つの量子ビットゲートに電圧信号を供給するよう構成されるように、前記複数の量子ビットゲートのうちの少なくとも１つの量子ビットゲートに相互接続を介して結合される、複数の電荷ロック回路と、
前記複数の電荷ロック回路のうちの少なくとも１つを選択的にイネーブルし、前記複数の電荷ロック回路のうちの選択された１つへの少なくとも１つの電圧信号の提供を選択的にイネーブルするように少なくとも１つの制御信号を提供するよう構成される有限状態マシンを備える制御回路と、
を含む、システム。
【請求項2】
前記複数の電荷ロック回路のうちの少なくとも１つのサブセットは、キャパシタを含み、前記制御回路は、前記複数の電荷ロック回路のうちの前記少なくとも１つのサブセットのうちの選択された１つに関連付けられたキャパシタへの少なくとも１つの電圧信号の提供を選択的にイネーブルするよう更に構成される、請求項１に記載のシステム。
【請求項3】
前記制御システムは、波形発生器と、前記波形発生器により生成される波形に対応するビットパターンを格納するレジスタとを更に含む、請求項１に記載のシステム。
【請求項4】
前記複数の電荷ロック回路の各々は、入力電圧信号を受信する入力端子と、前記電圧信号を少なくとも１つの量子ビットゲートへ選択的に供給する出力端子と、を含む、請求項３に記載のシステム。
【請求項5】
前記複数の電荷ロック回路の各々は、前記入力電圧信号を受信する第１端子と第１電圧量又は第２電圧量を選択的に受信する第２端子とを有するキャパシタを含む、請求項４に記載のシステム。
【請求項6】
前記制御システムは、時間量を指定する制御レジスタを更に含み、前記有限状態マシンは、前記制御レジスタ内で指定された前記時間量の間、前記複数の電荷ロック回路のうちの前記選択された１つに関連する前記キャパシタへの少なくとも１つの電圧信号の供給を選択的にイネーブルするよう構成される、請求項５に記載のシステム。
【請求項7】
前記複数の電荷ロック回路の各々は、制御された大きさを有するパルス信号として電圧信号を生成するよう構成され、前記制御された大きさは、少なくとも前記第１電圧量及び前記第２電圧量に依存する、請求項６に記載のシステム。
【請求項8】
量子ビットゲートを制御するシステムであって、複数の量子ビットゲートを含む量子デバイスを含む第１パッケージデバイスであって、前記量子デバイスは、極低温度で動作するよう構成される、第１パッケージデバイスと、
極低温度で動作するよう構成される制御システムを含む第２パッケージデバイスであって、前記第１パッケージデバイスは前記第２パッケージデバイスに結合される、第２パッケージデバイスと、
を含み、
前記制御システムは、
複数の電荷ロック回路であって、前記複数の電荷ロック回路の各々は、前記複数の電荷ロック回路の各々が少なくとも１つの量子ビットゲートに電圧信号を供給するよう構成されるように、前記複数の量子ビットゲートのうちの少なくとも１つの量子ビットゲートに相互接続を介して結合される、複数の電荷ロック回路と、
前記複数の電荷ロック回路のうちの少なくとも１つを選択的にイネーブルするために、少なくとも１つの制御信号を提供するよう構成される制御ロジックを含む制御回路と、
を含む、システム。
【請求項9】
前記制御ロジックは、前記複数の電荷ロック回路のうちの選択された１つへの少なくとも１つの電圧信号の供給を選択的にイネーブルするよう構成される有限状態マシンを含む、請求項８に記載のシステム。
【請求項10】
前記複数の電荷ロック回路のうちの少なくともサブセットは、キャパシタを含み、前記制御ロジックは、前記複数の電荷ロック回路のうちの前記少なくとも１つのサブセットのうちの選択された１つに関連付けられたキャパシタへの少なくとも１つの電圧信号の提供を選択的にイネーブルするよう更に構成される、請求項８に記載のシステム。
【請求項11】
前記制御システムは、波形発生器と、前記波形発生器により生成される波形に対応するビットパターンを格納するレジスタとを更に含む、請求項９に記載のシステム。
【請求項12】
前記複数の電荷ロック回路の各々は、入力電圧信号を受信する入力端子と、前記電圧信号を少なくとも１つの量子ビットゲートへ選択的に供給する出力端子と、を含む、請求項１１に記載のシステム。
【請求項13】
前記複数の電荷ロック回路の各々は、前記入力電圧信号を受信する第１端子と第１電圧量又は第２電圧量を選択的に受信する第２端子とを有するキャパシタを更に含む、請求項１２に記載のシステム。
【請求項14】
前記制御システムは、時間量を指定する制御レジスタを更に含み、前記有限状態マシンは、前記制御レジスタ内で指定された前記時間量の間、前記複数の電荷ロック回路のうちの前記選択された１つに関連する前記キャパシタへの少なくとも１つの電圧信号の供給を選択的にイネーブルするよう構成される、請求項１３に記載のシステム。
【請求項15】
前記複数の電荷ロック回路の各々は、制御された大きさを有するパルス信号として電圧信号を生成するよう構成され、前記制御された大きさは、少なくとも前記第１電圧量及び前記第２電圧量に依存する、請求項１４に記載のシステム。【発明の詳細な説明】
【背景技術】
【0001】
デジタルプロセッサのような電子デバイス内で使用される半導体に基づく集積回路は、相補型金属酸化物半導体（complementary metal-oxide semiconductor (CMOS)）技術に基づくデジタル回路を含む。CMOS技術に基づく、プロセッサ及び関連コンポーネントの使用のための更なるアプローチは、超伝導論理に基づくデバイスの使用である。超伝導論理に基づくデバイスは、量子ビット（qubit）のような量子情報を処理するためにも使用できる。
【発明の概要】
【0002】
一態様では、本開示は、量子ビットゲートを制御するシステムに関する。前記システムは、複数の量子ビットゲートを含む量子デバイスを含む第１パッケージデバイスを含んでよく、前記量子デバイスは、極低温度で動作するよう構成される。前記システムは、前記極低温度で動作するよう構成される制御回路を含む第２パッケージデバイスを更に含んでよく、前記第１パッケージデバイスは前記第２パッケージデバイスに結合され、前記制御回路は複数の電荷ロック回路を含み、前記複数の電荷ロック回路の各々は、前記複数の電荷ロック回路の各々が少なくとも１つの量子ビットゲートに電圧信号を供給するよう構成されるように、相互接続を介して前記複数の量子ビットゲートのうちの少なくとも１つの量子ビットゲートに結合される。
【0003】
別の態様では、本開示は、複数の量子ビットゲートを含む量子デバイスを含む量子ビットゲートを制御する方法及びシステムに関し、前記量子デバイスは極低温度で動作するよう構成され、前記制御回路は前記極低温度で動作するよう構成され、前記制御回路は複数の電荷ロック回路を含み、前記複数の電荷ロック回路の各々は、前記複数の電荷ロック回路の各々が、前記少なくとも１つの量子ビットゲートに電圧信号を供給するよう構成されるように、相互接続を介して前記複数の量子ビットゲートのうちの少なくとも１つの量子ビットゲートに結合され、前記複数の電荷ロック回路の各々は、入力電圧信号を受信する第１端子と、第１電圧量又は第２電圧量を選択的に受信する第２端子とを含み、前記第１電圧量は前記第２電圧量より大きい。前記方法は、少なくとも１つの量子ビットゲートに出力される前記電圧信号が第１の制御された大きさを有するパルス信号を含むように、前記複数の電荷ロック回路の第１サブセットを容量性モードで動作させるステップを含んでよく、前記第１の制御された大きさは、前記入力電圧信号の量と、前記第１電圧量及び前記第２電圧量の各々と、に依存する。前記方法は、少なくとも１つの量子ビットゲートに出力される前記電圧信号が第２の制御された大きさを有する信号を含むように、前記複数の電荷ロック回路の第２サブセットを直流モードで動作させるステップを更に含んでよく、前記第２の制御された大きさは、前記入力電圧信号と、前記第１電圧量又は前記第２電圧量の一方のみと、に依存する。
【0004】
更に別の態様では、本開示は、量子ビットゲートを制御するシステムに関する。前記システムは、複数の量子ビットゲートを含む量子デバイスを含んでよく、前記量子デバイスは、極低温度で動作するよう構成される。前記システムは、前記極低温度で動作するよう構成される制御回路を更に含んでよく、前記制御回路は、複数の電荷ロック回路を含み、前記複数の電荷ロック回路の各々は、前記複数の電荷ロック回路の各々が前記少なくとも１つの量子ビットゲートに電圧信号を供給するよう構成されるように、相互接続を介して前記複数の量子ビットゲートのうちの少なくとも１つの量子ビットゲートに結合され、前記複数の電荷ロック回路の各々は、入力電圧信号を受信する入力端子と、前記少なくとも１つの量子ビットゲートに前記電圧信号を選択的に供給する出力端子と、を含み、前記制御回路は、前記複数の電荷ロック回路の各々に関連付けられた少なくとも１つの制御信号を提供するよう構成される制御ロジックを更に含む。
【0005】
更に別の態様では、本開示は、量子ビットゲートを制御するシステムに関する。前記システムは、複数の量子ビットゲートを含む量子デバイスを含む第１パッケージデバイスを含んでよく、前記量子デバイスは、極低温度で動作するよう構成される。前記システムは、前記極低温度で動作するよう構成される制御システムを含む第２パッケージデバイスを更に含んでよく、前記第１パッケージデバイスは前記第２パッケージデバイスに結合される。前記制御システムは、複数の電荷ロック回路を含んでよく、前記複数の電荷ロック回路の各々は、前記複数の電荷ロック回路の各々が少なくとも１つの量子ビットゲートに電圧信号を供給するよう構成されるように、相互接続を介して前記複数の量子ビットゲートのうちの少なくとも１つの量子ビットゲートに結合される。前記制御システムは、前記複数の電荷ロック回路のうちの少なくとも１つを選択的にイネーブルするよう及び前記複数の電荷ロック回路の選択された１つへの少なくとも１つの電圧信号の供給を選択的にイネーブルするよう構成される少なくとも１つの制御信号を供給するよう構成される有限状態マシンを含む制御回路を更に含んでよい。
【0006】
更に別の態様では、本開示は、量子ビットゲートを制御するシステムに関する。前記システムは、複数の量子ビットゲートを含む量子デバイスを含む第１パッケージデバイスを含んでよく、前記量子デバイスは、極低温度で動作するよう構成される。前記システムは、前記極低温度で動作するよう構成される制御システムを含む第２パッケージデバイスを更に含んでよく、前記第１パッケージデバイスは前記第２パッケージデバイスに結合される。前記制御システムは、複数の電荷ロック回路を含んでよく、前記複数の電荷ロック回路の各々は、前記複数の電荷ロック回路の各々が少なくとも１つの量子ビットゲートに電圧信号を供給するよう構成されるように、相互接続を介して前記複数の量子ビットゲートのうちの少なくとも１つの量子ビットゲートに結合される。前記制御システムは、前記複数の電荷ロック回路のうちの少なくとも１つを選択的にイネーブルにするために少なくとも１つの制御信号を提供するよう構成される制御回路を更に含んでよい。
【0007】
更に別の態様では、本開示は、量子ビットゲートを制御するシステムに関する。前記システムは、複数の量子ビットゲートを含む量子デバイスを含む第１パッケージデバイスを含んでよく、前記量子デバイスは、極低温度で動作するよう構成される。前記システムは、前記極低温度で動作するよう構成される制御システムを含む第２パッケージデバイスを更に含んでよく、前記第１パッケージデバイスは前記第２パッケージデバイスに結合される。前記制御システムは、複数の電荷ロック回路を含んでよく、前記複数の電荷ロック回路の各々は、前記複数の電荷ロック回路の各々が少なくとも１つの量子ビットゲートに電圧信号を供給するよう構成されるように、相互接続を介して前記複数の量子ビットゲートのうちの少なくとも１つの量子ビットゲートに結合される。前記制御システムは、少なくとも１つの電圧信号を生成するデジタル－アナログ変換器を更に含んでよい。前記制御システムは、前記複数の電荷ロック回路のうちの少なくとも１つを選択的にイネーブルするよう及び前記複数の電荷ロック回路の選択された１つへの少なくとも１つの電圧信号の供給を選択的にイネーブルするよう構成される少なくとも１つの制御信号を供給するよう構成される有限状態マシンを含む制御回路を更に含んでよい。
【0008】
この概要は、簡略化した形式で概念の選択を紹介するために提供され、詳細な説明において以下に更に説明される。この概要は、請求される主題の主要な特徴又は必須の特徴を特定するものではなく、また、請求される主題の範囲を限定されるために使用されるべきではない。
【図面の簡単な説明】
【0009】
本開示は、例を用いて説明され、添付の図面により限定されない。図中の同様の参照符号は同様の要素を示す。図中の要素は、簡単及び明確のために図示され、必ずしも縮尺通りに描かれない。
【0010】
【図1】一例による、量子ビットを制御するシステム１００を示す。
【0011】
【図2】一例による、極低温度CMOS制御チップ、量子ビットチップ、及び共振器チップを含む共通基板を示す。
【0012】
【図3】一例による、高速制御多重化に関連する制御システムのブロック図を示す。
【0013】
【図4】一例による、制御システムを含む極低温度CMOS制御チップのフロアプランを示す。
【0014】
【図5】一例による、電荷ロック高速制御（charge-locking fast-gating (CLFG)）セルを示す。
【0015】
【0016】
【0017】
【図8】一例による、電荷ロック及び高速制御のブロック図を示す。
【0018】
【図9】高速制御回路の一例を示す。
【0019】
【図10】一例による、CLFGセルの動作を制御する有限状態マシンを示す。
【0020】
【図11A】例示的な極低温度CMOS制御チップの部分として、イネーブル信号を生成するために使用され得る例示的なシステムを示す。
【図11B】例示的な極低温度CMOS制御チップの部分として、イネーブル信号を生成するために使用され得る例示的なシステムを示す。
【0021】
【図12】一例による、CLFGセルアレイを示す。
【0022】
【図13】一例による、容量性モードで動作するよう構成される例示的なCLFGセルを示す。
【0023】
【図14】一例による、容量性モード及び直流モードの両方を含むデュアルモードで動作するよう構成される例示的なCLFGセルを示す。
【0024】
【0025】
【図16】容量性モードのCLFGセルのシミュレーションに関連する例示的な波形を示す。
【0026】
【図17】電荷ロックテスト中の例示的な量子ビットデバイスのアクティブ領域の第１図及び第２図を示す。
【0027】
【図18】一例による、量子ポイントコンタクト（quantum point contact (QPC)）に関連する電圧及び電流の変化の図を示す。
【0028】
【図19】量子ドットを有する高速制御動作のテスト中の極低温度CMOS制御チップに対応する例示的な波形を示す。
【0029】
【図20】極低温度CMOS制御チップのテスト中の量子ドットを通じるリードアウト信号に対応する例示的なリードアウト波形を示す。
【0030】
【図21】一例による、FDSOIデジタルデバイスを示す。
【0031】
【図22】一例による、FDSOIアナログデバイスを示す。
【0032】
【図23】本開示に記載されるシステムに関連する方法に対応するフローチャートを示す。
【発明を実施するための形態】
【0033】
本開示に記載される例は、量子ビット（qubit）ゲートを制御する極低温度（cryogenic）CMOSインタフェースに関する。量子デバイスを制御することは、理想的には量子デバイスと緊密に統合された極低温度で非常に多数の静的及び動的電圧信号を生成する必要がある。本開示で使用されるように、用語「極低温度（cryogenic temperature）」は、３００ケルビン（Kelvin）以下の任意の温度を意味する。これは、極低温度環境がアクティブな電子機器の消費電力を強力に抑制することを考えると、大きな問題である。更に、多数の電圧信号は、量子コンピューティングデバイスにおいて量子ビットゲートに結合される必要もある。これは、量子コンピューティングデバイス内の量子ビットゲートを駆動するために、潜在的に何千本ものワイヤが電圧源に接続される必要があるからである。更に、従来、量子ビットは、低温槽内で減衰される大きな信号を生成しなければならない室温のパルス発生器により制御されていた。この減衰を克服するために必要な電力、及び更にはケーブルインピーダンスを駆動するために必要な電力は、量子コンピュータを拡張するための障害になる。
【0034】
本開示に記載される例は、量子コンピューティングデバイスのための低温制御回路及びアーキテクチャに関する。制御アーキテクチャは、量子ビット平面と共に緊密に集積される、低温制御回路を含む集積回路制御チップを含む。例として、制御チップは、量子ビット平面にワイヤボンディング又はフリップチップ搭載できる。更に、制御チップは、キャパシタ（相互接続キャパシタンスを含む）に電荷を蓄積して、電圧バイアスを生成する。単一のデジタル－アナログ変換器が、各キャパシタに電荷を設定するために使用されてよい。この電荷は、低温度で（cryo-temperature）、それらの温度における極めて低い漏れ経路のために長時間の間、残る。電荷のリフレッシュは、量子ビット動作に見合った時間スケールで周期的に行うことができる。減衰から生成される熱に関連する問題は、「電荷シャッフル」回路を配備して、電圧パルスを生成するためにキャパシタ間の電荷を移動することにより、解決される。キャパシタンスは、極低温度CMOS制御チップと量子ビット平面との間の緊密な統合により、可能な限り減少される。例えばチップスタックパッケージングアプローチによるこの緊密な集積化は、キャパシタンスを劇的に減少させ、それにより電力消費に影響を与える。
【0035】
一例では、極低温度CMOS制御チップは、絶縁体上の完全欠乏型半導体（fully-depleted semiconductor on insulator (FDSOI)）プロセスを用いて実装されてよい。一例では、FDSOIプロセスに基づくデバイスは、ドープされていないゲートチャネル、薄膜ボディ、ソース、ドレイン、及びゲートの下にある薄膜埋め込み酸化膜（buried oxide (BOX)）、隣接デバイスからの全誘電性絶縁体（total dielectric isolation）を含んでよい。電荷蓄積のために使用されるキャパシタは、オンチップデバイスを用いて実装される。各トランジスタデバイスのバックゲート又はボディバイアスは、冷却に関連付けられた効果のために動的に閾値電圧を構成するために使用できる。制御チップは、共通のバックゲートバイアスが与えられるドメインにパーティションされる回路ブロックを含む。別個のバイアスを有する例示的なドメインは、n型デバイスのための回路ブロック、p型デバイスのための回路ブロックアナログデバイスのための回路ブロック、及びデジタルデバイスのための回路ブロックを含む。幾つかの例では、異なるアスペクト比を有するトランジスタに、異なるバックゲートバイアスが提供される。
【0036】
量子ビット平面は、約２０ミリケルビン（～２０mK）で動作し得るトポロジカル計算ゲート（topological computing gate）を含んでよい。量子コンピューティングデバイスは、量子情報、例えば量子ビットを処理してよい。量子ビットは、光子、電子、ジョセフソン接合、量子ドット、又はヘテロ構造、を含む種々の物理システムを用いて実装されてよい。量子状態は、スピンの方向、量子ビットの一部としてのスピンの別の態様、電荷、エネルギ、又は励起段階、又は超伝導物質のトポロジ位相として符号化されてよい。例示的な量子ビットは、低周波数ＤＣ信号（例えば、バイアス電流）又は高周波数無線周波数信号（例えば、１０GHz信号）に基づき、又はその両方の組合せに基づき、動作してよい。特定の例では、マイクロ波信号は、例えば量子ビット（qubit）の状態を含む、超伝導デバイスを制御するために使用されてよい。量子ビット（qubit）のゲートの特定の実装は、高周波数マイクロ波信号を必要としてよい。
【0037】
図１は、一例による、量子ビットを制御するシステム１００を示す。本例では、システム１００は、複数のステージを含んでよく、各ステージは、異なる温度で動作するよう構成されてよい。従って、システム１００はステージ１１０、１３０、及び１５０を含んでよい。ステージ１１０は、室温（例えば、周囲温度）又は４ケルビンと室温との間で動作するよう構成されるコンポーネントを含んでよい。ステージ１３０は、３００ケルビン以下、及び最大４ケルビンで動作するよう構成されるコンポーネントを含んでよい。ステージ１５０は、２０ミリケルビン（mK）で又はその近くで動作するよう構成されるコンポーネントを含んでよい。ステージ１１０は、マイクロコントローラ１１２（又はマイクロプロセッサ）、デジタル－アナログ変換器（digital-to-analog converter (DAC)）１１４、信号生成器１１６、及び測定デバイス１１８を含んでよい。マイクロコントローラ１１２は、量子ビット及びシステム１００の他の側面を制御するよう構成される制御信号を生成してよい。DAC１１４は、マイクロコントローラ１１２から（又は他のコンポーネントから）デジタル制御信号を受信し、それらをアナログ形式に変換してよい。アナログ信号は、次に、必要なときに、他のステージへ送信されてよい。信号生成器１１６は、マイクロ波信号生成部、及び他のクロック信号生成器、を必要に応じて含んでよい。測定デバイス１１８は、スペクトルアナライザのような計測装置を含んでよい。
【0038】
引き続き図１を参照すると、ステージ１３０は、熱的負荷を低減し及び室温のコンポーネントと２０ミリケルビン（mK）のコンポーネントとの間で集合をするようにステージ１１０をステージ１５０と相互接続するよう構成されるコンポーネントを含んでよい。従って、本例では、ステージ１３０は、コンポーネント１３２、相互接続１３４、相互接続１３６、及び相互接続１３８を含んでよい。一例では、コンポーネント１３２は、光電子移動度トランジスタ（high-electron-mobility transistor(s) (HEMT(s))）低雑音増幅器として実装されてよい。相互接続１３４、１３６、及び１３８は、ニオブ及び銅のような導体を含むケーブルとして実装されてよい。導体は、ポリイミドのような適切な絶縁材料を用いて相互接続内で絶縁されてよい。
【0039】
更に図１を参照すると、ステージ１５０は、カプラ１５２、リードアウト多重化１５４、高速制御多重化１５６、及び量子ビット１６０を含んでよい。カプラ１５２は、信号生成器（例えば、信号生成器１１６）からの信号をリードアウト多重化１５４に結合してよい。カプラ１５２は、反射信号もコンポーネント１３２へ向けてよい。リードアウト多重化１５４、及び高速制御多重化１５６は、単一の制御チップに実装されてよい（時に、低温制御CMOSチップと呼ばれる）。一例では、リードアウト多重化１５４は、サファイアのような不活性基質上のニオブ（niobium on an inert substrate）のような、超伝導材料を用いて実装されてよい。リードアウト多重化１５４チップは、共振器バンクを形成するのに適切なサイズの複数の誘導性要素、容量性要素、抵抗性要素を含んでよい。極低温度では、共振器回路は、超伝導を示し、高品質の共振器を生成する。これは、効率的な低損失周波数多重化メカニズムを提供できる。一例では、極低温度CMOS制御チップ（例えば、CMOSのような半導体技術を用いて製造されたASIC）は、量子ビット（例えば、量子ビット１６０）と同じ基板に搭載されてよく、量子ビットと同じ極低温度（例えば、２０mK）で動作するよう構成されてよい。
【0040】
図２は、一例による、極低温度CMOS制御チップ２１０、量子ビットチップ２５０、及び共振器チップを２０８含む共通基板２００を示す。極低温度CMOS制御チップ２１０は、ワイヤボンド（例えば、ワイヤボンド２１２及び２１４）を介してコンタクトパッド（例えば、コンタクトパッド２２２及び２２４）に結合されてよい。極低温度CMOS制御チップ２１０は、ワイヤボンド（例えば、ワイヤボンド２１６及び２１８）を介してコンタクトパッド（例えば、コンタクトパッド２２６及び２２８）に更に結合されてよい。極低温度CMOS制御チップ２１０は、ワイヤボンド（例えば、ワイヤボンド２３０及び２３２）を介して他のコンタクト（例えば、コンタクト２３４及び２３６）に更に結合されてよい。量子ビットチップ２５０は、ワイヤボンド（例えば、ワイヤボンド２５２及び２５４）を介してコンタクトパッド（例えば、コンタクトパッド２５６及び２５８）に結合されてよい。量子ビットチップ２５０は、ワイヤボンド（例えば、ワイヤボンド２６０及び２６２）を介して共振器チップ２８０に結合されてよい。量子ビットチップ２８０は、ワイヤボンド（例えば、ワイヤボンド２８２及び２８４）を介してコンタクト（例えば、コンタクト２９０及び２９２）に結合されてよい。図２に示されないが、量子デバイスの不要な加熱を軽減するために、チップパッケージ構成は、希釈冷蔵庫（dilution refrigerator）の混合チャンバーステージと並列に熱接触している金メッキされた銅ピラーを分離するために各チップを接合する（cementing)ことによる熱管理も含んでよい。本例は、ワイヤボンディングによる制御チップと量子ビットとの間の緊密な集積化を示すが、他の技術も使用されてよい。例として、制御チップは、量子ビットを有する基板にボンディングされるフリップチップであってよい。代替として、パッケージオンパッケージ、システムインパッケージ、又は他のマルチチップ組立体も使用されてよい。
【0041】
本例では、極低温度CMOS制御チップは、極低温動作に適する、２８nm-FDSOI技術の、本質的に低電力の漏れの少ないCMOSプラットフォームで実装されてよい。FDSOIにおけるトランジスタは、閾値電圧の変化を温度で相殺するために、バックゲートバイアスを構成するユーティリティを提供してよい。この例示的なプラットフォームは、高（１．８V）及び低（１V）の電圧セルを提供し、n型及びp型トランジスタ又は回路ブロック全体の個々のバックゲート制御、例示的な制御システムのような混合信号回路設計における有用な側面も可能にする。
【0042】
図３は、一例による、高速制御多重化１５６に関連する制御システム３００のブロック図を示す。制御システム３００は、制御チップの部分として組み込まれる電荷ロック及び高速制御（charge locking and fast gating (CLFG)）セル３６０の動作を制御するために使用されてよい。制御システム３００は、シリアル周辺インタフェース（serial peripheral interface (SPI)）インタフェース３１０、波形メモリ３２０、電圧制御発振器（voltage-controlled oscillator (VCO)）３３０、クロック選択マルチプレクサ（CSEL）３４０、及び有限状態マシン３５０を含んでよい。図示のように、VHOLD、VHIGH、及びVLOWを含む３個の異なる電圧レベルがセルに結合されてよい。CSEL３４０は、有限状態マシンに供給されるクロック信号を選択するために使用される。有限状態マシン及び関連するレジスタに関する更なる詳細は、後に提供される。
【0043】
一例では、制御システム３００は、極低温度CMOS制御チップの部分として実装されてよい。図４は、一例による、制御システム４２０（図１の制御システム３００と同様）を含む極低温度CMOS制御チップ４００のフロアプランを示す。極低温度CMOS制御チップ４００は、デジタルブロックとアナログブロックの両方を含んでよい。本例では、極低温度CMOS制御チップ４００は電荷ロック及び高速制御（charge-locking and fast-gating (CLFG)）セル、及び制御システム４２０に対応するコンポーネントを含んでよい。本例では、極低温度CMOS制御チップ４００は、ロジック４１０及びCLFGセルを含んでよい。一例では、ロジック４１０は、通信、波形メモリ、及び２個のFSMを介するチップの自律動作を提供する、結合されたデジタル論理回路のシリーズを含んでよい。ロジック４１０は、制御システム４２０を含んでよく、制御システム４２０は、発振器４２２、有限状態マシン（finite state machine FSM）及びSPIインタフェース（例えば、FSM+SPIインタフェース）４２４、並びにメモリ４２６を含んでよい。発振器４２２は、構成可能な長さ及び分周器を有するリング発振器として実装されてよい。FSMに関する追加の詳細は後に提供される。メモリ４２６は、１２８ビットレジスタとして構成されてよく、任意のパルスパターンを格納することを可能にする。チップの左端及び下端に沿ってタイル状に配置されているのは、量子ビットを制御するために必要な静的及び動的電圧を生成する反復アナログ回路ブロック「CLFG」であってよい。CLFGセルは、セル４３２、４３４、４３６、及び４３８を含んでよい。ここに記載される例では、CLFGセルは単一のダイに実現されるが、それらは一緒にパッケージングされる又は相互接続される多数のダイの上に形成され得る。図４は極低温度CMOS制御チップ４００のための特定のフロアプランを示すが、チップは異なるフロアプランを有してよい。更に、図４は特定の方法で配置された特定数のコンポーネントを示すが、極低温度CMOS制御チップ４００は、異なる方法で配置された追加の又はより少数のコンポーネントを含んでよい。
【0044】
図５は、一例による、CLFGセル５００を示す。CLFGセル５００は、電荷をロックし電圧出力を提供するよう構成されてよい。各CLFGセル５００は、N個のセルのうちのいずれかに対応してよい。CLFGセル５００は、２つの部分を含んでよい。つまり、静的電圧を出力端子（GATE<N>とラベルを付される）に結合する部分５１０と、（電圧VHIGH又は電圧VLOWの一方に基づき）動的電圧を出力端子に結合する部分５５０である。CLFGセル５００の部分５１０は、信号GLOCK,Nに応答して作動されてよいスイッチ５１２を含んでよい。この信号は、適切な有限状態マシン、又は別のタイプの制御ロジック若しくは命令の制御下で、提供されてよい。スイッチ５１２が閉じられると、電圧VHOLDが、オンチップキャパシタンスを表すCPULSE,Nとラベルを付されたキャパシタの一方のプレートに結合されてよい。CLFGセル５００の部分５５０は、スイッチ５５２及びスイッチ５５４を更に含んでよい。CLFGセル５００は、インバータ５５６を更に含んでよい。CLFGセル５００は、これらのスイッチ（スイッチ５５２及びスイッチ５５４）のうちの一方のみが一度に閉じられるように、構成されてよい。本例では、GFG,Nとラベルを付された信号はスイッチ５５２を制御してよく、この信号の反転バージョン（例えば、インバータ５５６により反転される）はスイッチ５５４を制御してよい。このように、一度に、電圧VHIGH又は電圧VLOWのどちらかが、２個のスイッチのうちの１つを介して、オンチップキャパシタンスを表すCPULSE,Nとラベルを付されたキャパシタの第２のプレートに結合されてよい。
【0045】
引き続き図５を参照すると、CPは、極低温度CMOS制御チップ及び量子ビットチップ内の配線、並びに両者を相互接続するために使用されるワイヤ（又は他の相互接続）に起因する寄生キャパシタンスの和であってよい。セルは、先ず、外部電圧源をCLFGセル５００の入力端子（図５でINとラベルを付される）に接続してその電位をVHOLDにまで引き上げるオンチップ有限状態マシン（FSM）により構成のために選択されてよい。本例では、室温デジタル－アナログ変換器（digital-to-analog converter (DAC)）の単一のチャネルは、ソースとして使用されてよく、FSMは各CLFGセルをこの電圧バイアスに接触するよう順次切り替えて、キャパシタにエネルギを供給する。キャパシタは、次に、高インピーダンス出力で静的電圧を生成するために必要な電荷をロックする。回路は、オンチップキャパシタンスCPULSEと、ボンドパッド、ボンドワイヤ、及び量子ビットチップ上のゲート相互接続からの貢献を含む寄生キャパシタンスCPと、を組み込んでいる。充電に続いて、スイッチ５１２は、（例えば、GLOCK,N信号を非アサートすることにより）FSMにより開かれて、キャパシタ及び量子ビットゲート上の電荷を浮遊させたままにする。このロックされた電荷は、次に、CLFGセル５００が選択解除されたときでも残り、量子ビットデバイスのオフセットバイアスを構成するために使用できる静的電圧を確立する。図５は特定の方法で配置された特定数のコンポーネントを示すが、CLFGセル５００は、異なる方法で配置された追加の又はより少数のコンポーネントを含んでよい。
【0046】
図６は、CLFGセル５００の動作に関連する例示的な波形６００を示す。動的制御では、ゲートの電位及び量子ビットのエネルギ状態を迅速に変化させるために、電圧パルスが必要である。そのようなパルスを量子ビット平面からリモートで生成するために、電力が開放線の端で消散されない場合でも生成器はケーブルインピーダンスを駆動しなければならないので、有意なエネルギを必要とする。代替として、小さなキャパシタンスを有する回路の中の局所電荷の再分配により、僅かなエネルギで相当な大きさの電圧パルスが生成できる。本例では、CLFGセル５００の動的動作を可能にするために、この概念が利用される。第２FSMの制御下で、セルはパルス化のために選択され、レジスタメモリに格納された予めロードされたパルスパターンがスイッチGFGに加えられる。
【0047】
スイッチ５５２及び５５４は、２つの電圧源VHIGHとVLOWとの間のキャパシタCPULSEの下側プレートをトグルする方法で制御される。これらの電圧源は、チップの外部であり、又はローカルの予め充電されたキャパシタから得ることができる。VLOW又はVHIGHに切り替えられたCPULSEの下側プレートの電位により、上側プレートに電荷が誘起され、グランドを基準とする出力電圧VOUTを変化させる。
【0048】
本例では、パルスの大きさは次式により与えられる：
ΔVPULSE=(CPULSE/(CP+CPULSE))(VHIGH－VLOW)
電力消費PPULSEは合計キャパシタンス、パルス周波数f、及び２つのレベル電圧により与えられる：
PPULSE=((CP*CPULSE)/(CP+CPULSE))(VHIGH－VLOW)２fCP及びCPULSEは(pF)チップスケールのキャパシタンスであるので、それらは充電するために非常に僅かな電力しか必要ない。
ΔVPULSE=(CPULSE/(CP+CPULSE))(VHIGH－VLOW)
電力消費PPULSEは合計キャパシタンス、パルス周波数f、及び２つのレベル電圧により与えられる：
PPULSE=((CP*CPULSE)/(CP+CPULSE))(VHIGH－VLOW)２fCP及びCPULSEは(pF)チップスケールのキャパシタンスであるので、それらは充電するために非常に僅かな電力しか必要ない。
【0049】
図７A及び７Bは、一例による、極低温度CMOS制御チップ７００に関連する種々のブロックを示す。前述のように、極低温度CMOS制御チップ７００は、アナログコンポーネント及びデジタルコンポーネントの両方を含んでよい。本例では、極低温度CMOS制御チップは、アナログ－デジタル変換器（ADC）バッファ７０２、ADC７０４、ADC SRAM７０６、及びADC制御７０８を含んでよい。極低温度CMOS制御チップ７００は、クロックドライバ７１０、波形発生器７２０、及び基準及びバイアス生成器７２２を更に含んでよい。これらのコンポーネントは、種々のバスを介して結合されてよい。各バスは、少なくとも１つの信号線を含んでよい。図７A及び７Bに示されるように、極低温度CMOS制御チップ７００は、クロック信号、種々の電圧、及び制御信号、を含む種々の外部信号を受信してよい。図示のように、クロックのうちの幾つかは外部で生成され、制御チップに関連付けられたピンを介して受信される。
【0050】
引き続き図７Aを参照すると、極低温度CMOS制御チップ７００は、メイン制御及びレジスタ７３０、及び種々の多種多様なブロック７４０を更に含んでよい。メイン制御及びレジスタ７３０は、外部プロセッサとの通信を可能にし得るシリアル周辺インタフェース（serial-peripheral interface (SPI)）を含んでよい。多種多様なブロック７４０は、サンプルアンドホールド（sample-and-hold (S&H)）ブロック７４２、比較器７４４、及び無線周波数（radio frequency (RF)）マルチプレクサ（MUX）７４６を含んでよい。RF MUX７４６は、２つの無線周波数信号（RFIN１及びRFIN２）の間の選択を可能にし得る。本例では、メイン制御及びレジスタ７３０のための高度周辺ブロッククロック（advanced peripheral block clock (APBCLK)）入力、及び電荷ロック及び高速制御ブロック７５０のための別のAPBCLK入力ピンがある。図７Bに示されるように、電荷ロック及び高速制御７５０のために、ローカル発振器（例えば、VCO７５４）を切り換える能力もある。ローカル発振器は、構成レジスタを通じて分割されることもできる。SPIクロック（SCLK）は、SPIマスタから生じる。本例では、APBCLKとSPIマスタからのSCLKとの間にクロック比要件がある。一例では、APBCLK>=４*SCLKでなければならない。正しいクロック供給を保証するために、クロックドメインクロッシング（clock domain crossing (CDC)）ロジックが、SCLKとAPBCLKとの間に配置され、別のCDCロジックがAPBCLKと分割された発振器ブロックとの間に配置される。
【0051】
図７Bは、電荷ロック及び高速制御７５０の態様の一部の図を示す。電荷ロック及び高速制御７５０は、メイン制御及びレジスタ７５２、電圧制御発振器（VCO）７５４、及びCLFGセルアレイ７６０を含んでよい。制御及びレジスタ７５２は、SPIインタフェースを含んでよい。制御及びレジスタ７５２は、レジスタリード／ライトブロックを含んでよく、これはまた、レジスタファイルに結合されてよい。VCO７５４は、電荷ロック及び高速制御７５０の態様のうちの幾つかと共に使用するための別のクロック信号を供給するよう構成されてよい。CLFGセルアレイ７６０は、CLFGセル７６２及び７６４を含んでよい。CLFGセル７６２及び７６４の各々は図５のCLFGセル５００と同様であってよい。
【0052】
図８は、一例による、電荷ロック及び高速制御（CLFG）８００のブロック図を示す。CLFG８００は、バス（例えば、APB）を介してレジスタリード／ライトインタフェース８２０に結合されるSPIインタフェース８１０を含んでよい。レジスタリード／ライトインタフェース８２０は、また、レジスタ８３０に結合されてよい（例えば、レジスタはレジスタファイルの部分として含まれてよい）。CLFG８００は、レジスタから入力を受信しCLFGセルアレイ８８０に出力信号を供給するよう構成されてよい有限状態マシン８４０を更に含んでよい。CLFGセルアレイ８８０は、また、量子ビットに電圧を供給してよい。CLFG８００は、発振器８５０、分周器（frequency divider (FDIV)）８６０、及びマルチプレクサ８７０を更に含んでよい。マルチプレクサ８７０は、APBクロックを１つの入力として、分周器出力を他の入力として受信してよい。このように、本例では、有限状態マシンは、APBCLK又はローカル発振器からのクロック信号のいずれかから作動できる。クロック制御モジュールは、ローカル発振器クロック信号を１から２５５までの整数値に分割するために使用されてよい。マルチプレクサ８７０は、APBCLKと分割された発振器クロックとの間で切り換えることを可能にするために使用されてよい。分割されたクロックに対してデューティサイクルの要件はない。クロック制御モジュールのクロック出力は、XCLKとして参照され、有限状態マシンにクロック供給するために使用される。
【0053】
以下の表１は、極低温度CMOS制御チップの信号のうちの幾つか及びそれらの説明を列挙する。
表１
表１
【表1】
【0054】
以下の表２は、極低温度CMOS制御チップに関連するレジスタのうちの幾つかを列挙する。大部分のレジスタの説明は自明であるので、極低温度CMOS制御チップの動作を説明するために、レジスタのうちの一部のみ、及びそれらの機能が説明される。
表２
表２
【表2-1】
【表2-2】
【表2-3】
【0055】
表２は、特定のレジスタ及びそれらの配置を示すが、追加の又はより少数のレジスタが使用されてよい。更に、表に提示された情報は、レジスタ以外の他のモダリティにより、極低温度CMOS制御チップに通信されてよい。例として、レジスタに含まれる情報を符号化するために、特別な命令が使用されてよい。表２に記載されたレジスタにより有効にされるアーキテクチャは、３２個の電荷ロック高速制御（CLFG）セルを想定する。本例では、各CLFGセルは、独立してDC充電でき、FGSRレジスタに格納された波形に従い高速パルス化できる。この実装では、１２８ビットが４個の３２ビットレジスタ（例えば、レジスタFGSR０～３）に格納でき、電荷ロック高速制御セルのうちの任意のものが、これらのレジスタに格納されたビットパターンに従い高速パルス化できる。ビットパターンは、連続的に繰り返される又はFSMの制御下で１度だけ再生されることができる。この実装は、２レベルのパルス化を提供するが、マルチレベルのパルス化に拡張することができる。この例示的なアーキテクチャでは、表２に記載されたREG_CTL１レジスタは、セルの充電を開始し完了するためにアクティブにされた有限状態マシンにより使用される情報を含む。例として、このレジスタのビット８は、FGSR選択のためのカウンタがイネーブルされ、XCLKのクロックサイクル毎に、１２７に達してカウンタがロールオーバするまでインクリメントされるときを制御する。別の例として、REG_CTL１レジスタのビット４及び５は、完全なDC充電シーケンスが３２個のセルの全部に生じるかどうか、又は選択的なDC充電シーケンスが３２個のセルのうちの一部分にのみ生じるかどうか、を制御する。
【0056】
図９は、高速制御回路９００の一例を示す。前述のように、表２の部分のように、４個の３２ビットレジスタは、高速制御回路９００の出力を制御してよい。高速制御回路９００は、カウンタ９１０、マルチプレクサ９２０を含んでよい。マルチプレクサ９２０は、カウンタ９１０の出力を１つの入力として、及びレジスタに対応する値REG_CTL<３>を別の入力として受信するよう結合されてよい。高速制御回路９００は、ANDゲート９３０、マルチプレクサ９４０、及びゲート９５０を更に含んでよい。これらのゲートは図９に示されるように互いに結合されてよい。これらの論理素子は、図９に示される信号を更に受信してよい。カウンタ９１０は、CL_FG端子上に出力されるべき１２８ビット値のビット位置を選択する。本例では、これは１２８対１多重である。（例えば、図９に示されるクロックXCLKに対応する）各クロックサイクルで、カウンタ９１０は１だけインクリメントされる。カウンタ９１０は、折り返して０になり、カウントを続ける。REG_CTL[８]に格納されたビットの値はカウンタ９１０をイネーブルする。従って、本例では、REG_CTL[８]=０のとき、カウンタは０のままでありインクリメントしない。電荷ロック状態マシンがアイドルではない場合、高速制御出力CL_FGは０である。この場合、カウンタは、REG_CTL[８]=１である限り、インクリメントし続ける。
【0057】
引き続き図９を参照すると、一例では、１２８ビットFGSRを更新するためのプログラミンシーケンス及び新しい高速制御シーケンスは以下の通りである：（１）REG_CTL１[８]をクリアしてカウンタを０に保持するか、又はREG_CTL１[１]を設定してXCLKを停止する。（２）新しい値を４個の３２ビットFGSRレジスタにライトする。（３）REG_CTL１[８]を設定してカウンタをインクリメントさせるか、又はREG_CTL１[１]をクリアしてXCLKを再開する。一例では、FG出力も上書きされ得る。REG_CTL１[２]=１のとき、CL_FG出力はREG_CTL１[３]に等しい。図９は特定の方法で配置された特定数のコンポーネントを有する高速制御回路９００を示すが、高速制御回路９００は、異なる方法で配置された追加の又はより少数のコンポーネントを含んでよい。更に、他の信号が、追加の又はより少ない制御を提供するために使用されてよい。
【0058】
図１０は、一例による、有限状態マシン１０００を示す。本例では、有限状態マシン１０００は、２個の有限状態マシン：FSM A及びFSM Bを含む。有限状態マシンの各々は、CLFGセル（例えば、CLFGセル５００）のDC充電のために構成される。FSM Aは、CL_ENレジスタ内のビットに従いイネーブルされるCLFGセルのみを同時に充電するよう構成される有限状態マシンに対応する。FSM Bは、CLFGアレイ内の全部のCLFGセル（例えば、３２個のセルを有するCLFGアレイ内の３２個のセルの全部）を順に充電するよう構成される有限状態マシンに対応する。本例では、レジスタに格納されたビット値（例えば、表２に記載されたフィールドBEGIN_CHRGに対応する３２ビットレジスタREG_CTL１のビット４及び５）は、２個の有限状態マシンのうちおどちらがアクティブであるかを決定する。本例では、BEGIN_CHRGフィールドが００から０１に遷移すると、FSM Aはアクティブにされる。代替として、BEGIN_CHRGフィールドが００から１０に遷移すると、FSM Bがアクティブにされる。FSM A及びFSM Bの両方からの出力信号は、CHRG信号として供給され、マルチプレクサ１００２の入力のうちの１つに結合される。マルチプレクサ１００２の他方の入力は、（表２に記載された）REG_CTL<６>に格納されたビット値を有する。マルチプレクサ１００２の出力は、グローバルDC充電信号であり、CL_CHRGとラベルを付される。ビット７の値（例えば、REG_CTL<７>）は、FSM A及びFSM Bの出力がDC充電信号として供給されるかどうか、又はDC充電信号が、表２に記載されたREG_CTLレジスタのビット６の値になるようユーザ選択されたものかどうか、を決定する。
【0059】
引き続き図１０を参照すると、アクティブになると、FSM AはIdleA０状態で開始し、COUNTDOWN A状態へと遷移する。この遷移の部分として、FSM AはCHRG信号をアサートし、イネーブルされたCLFGセルをDC充電するためにカウントダウンを開始する。FSM Aの動作全体の間、CL_EN値は、ユーザにより予め指定されたものと同じままである。本例では、特定のCLFGセルのローカルイネーブル信号がハイ（high）（例えば、CL_EN<i>=１）のとき、i番目のCLFGセルがイネーブルされる。従って、CHRG信号を制御することにより、ローカルイネーブル信号は、CLFGセルが、充電されるためにイネーブルにされるときのみ、充電されることを保証する。充電の完了後、FSM Aはアイドル状態IdleA１に入る。以下の表３は、FSM Aについて図１０において参照された遷移／状態と、ビット及び他の信号の例示的な値との間の例示的な対応を示す。
表３
表３
【表3】
【0060】
更に図１０を参照すると、アクティブ化により、FSM Bは、START_CHRG状態に入り、３２個のCLFGセルがあると仮定すると、CL_EN<３２>ビットが１に設定され、他のイネーブルビットの各々が０に設定されると、３２番目のCLFGセルの充電を開始する。この処理の部分として、FSM Bは、COUNTDOWN B状態に入り、CLFGセルの順次充電のために必要なクロックサイクル（例えば、DCSRクロックサイクル）をカウントダウンする。状態START_CHRG及びCOUNTDOWNBを除き、FSM Bの動作全体の間、CL_EN値は、ユーザにより予め指定されたものと同じままである。CL_EN<３１>ビットが１に設定され、イネーブルビットの残りが０に設定されると、３２番目のCLFGセルのDC充電は終了し、３１番目のCLFGセルのDC充電が開始する。本例では、これらのステップは、３２個のCLFGセルの全部が充電されるまで繰り返される。次に、FSM Bはアイドル状態（例えば、IdleB１状態）に遷移する。以下の表４は、FSM Bについて図１０において参照された遷移／状態と、ビット及び他の信号の例示的な値との間の例示的な対応を示す。
表４
表４
【表4】
【0061】
図１０は特定の方法で動作する特定の有限状態マシンを示すが、他の状態マシンも使用されてよい。表３及び４は特定のビット及び信号、２つの有限状態マシンのそれぞれの値を参照するが、他のビット及び信号、及びそれらのそれぞれの値も使用されてよい。更に、状態マシンに関連する機能は、他のロジック又は命令を用いて達成されてよい。
【0062】
図１１A及び１１Bは、例示的な極低温度CMOS制御チップの部分として、イネーブル信号を生成するために使用され得る例示的なシステム１１００を示す。前述のFSMは、充電されるCLFGセルを選択するために使用されるイネーブル信号を生成するために使用されてよいシステム１１００とインタフェースするために使用されてよい。本例は、更に、制御される必要のある（３２行及び３２列を含むグリッドに配置された）１０２４個のCLFGセルがあると仮定する。システム１１００は、マスタロジック及びクロック部分１１１０、行デコーダ１１２０、及び列デコーダ１１３０を含んでよい。マスタロジック及びクロック部分１１１０は、メモリ制御部と同様の方法で命令又はコマンドを格納し解釈するよう構成されるカイロ及びロジックを含んでよい。行デコーダ１１２０は、マスタロジック及びクロック部分１１１０から行アドレスを受信し、R０～R３１とラベルを付された信号のうちの１つ以上をアサートするよう構成されてよい。列デコーダ１１３０は、マスタロジック及びクロック部分１１１０から列アドレスを受信し、C０～C３１とラベルを付された信号のうちの１つ以上をアサートするよう構成されてよい。
【0063】
図１１Bを参照すると、システム１１００は、行デコーダ１１２０及び列デコーダ１１３０により生成された信号を回路１１４０に結合するバスシステムを更に含んでよい。回路１１４０は、その出力端子において、OUTI,FGとラベルを付された信号を生成するよう構成されてよい。この信号は、量子ビットゲート１１６０に結合されてよい。回路１１４０は、前述のCLFGセルの「直流モード」と同様の例示的な実装である。従って、本例では、回路１１６０は、それぞれの行（RJ）信号及びそれぞれの列（CI）信号がハイであり駆動線（D）信号がそれぞれハイ又はローであるとき、電圧バスVLFG又はVHFGに接続できる。回路１１４０は、（例えば、図５に示され上述したように）CLFGセルのアレイとして実装されてもよい。図１１は特定の方法で配置された特定のコンポーネントを有するとしてシステム１１００を示すが、異なる方法で配置されたより多数の又は少数のコンポーネントがあり得る。
【0064】
図１２は、一例による、CLFGセルアレイ１２００を示す。例として、CLFGセルアレイ１２００は、図７のCLFGセルアレイ７６０に対応してよく、極低温度CMOS制御チップの部分として含まれてよい。本例では、CLFGセルアレイ１２００は、３２個のCLFGセル（例えば、CLFGセル１２１０、１２２０、１２３０、１２４０、及び１２５０）を含んでよい。これらのCLFGセルの各々は、制御又は他のタイプの電圧を量子ビットに供給するために使用されてよいOUTCL信号のうちの１つを生成するよう構成されてよい。各CLFGセルは、CL_FG、CL_CHRG、VICL、VHFG、及びVLFGとしてラベルを付された信号を受信してよい。これらの信号は、図１３及び図１４に関して更に詳細に説明される。更に、これらの信号のうちの幾つかは、極低温度CMOS制御チップに関連する説明の部分としても前述されている。各CLFGセルは、イネーブル信号（例えば、図１２に示されるようなCL_EN<０>、CL_EN<１>、CL_EN<２>、CL_EN<３０>又はCL_EN<３１>）も受信してよい。イネーブル信号は、図１０の有限状態マシンの記載を参照して前述したように、選択的又は順次DC充電を可能にしてよい。図１２に示されるCLFGセルの各々は、ESD回路１２１２、１２２２，１２３２、１２４２、及び１２５２を含む静電放電（electrostatic discharge (ESD)）回路も含んでよい。CLFGセルは、容量性モードのみで、又は容量性モード及び直流モードの両方を含むデュアルモードで、動作してよい。例として、CLFGセルアレイ１２００は、３２個のCLFGセルで構成されてよく、１６個のCLFGセルは容量性モードで動作するよう構成され、１６個のCLFGセルは直流モードで動作するよう構成される。一例では、各タイプのCLFGセルの半分は、削減されたESD保護を有するカスタムアナログパッドを組み込み、標準的なパッド構造を通じる漏れを更に最小化してよい。図１２は特定の方法で配置された特定のコンポーネントを有するとしてCLFGセルアレイ１２００を示すが、異なる方法で配置されたより多数の又は少数のコンポーネントがあり得る。
【0065】
図１３は、一例による、容量性モードで動作するよう構成されるCLFGセル１３００の例を示す。特に示されない限り、図１３で参照される信号は、図５～７B、表１及び２に関して前述したものと同じ意味を有する。CLFGセル１３００は、図５のCLFGセル５００と同様の方法で構成される。CLFGセル１３００は、電荷をロックし、CLFGセルに関連付けられた出力端子（OUT）に電圧出力を提供するよう構成される。各CLFGセル１３００は、N個のセルのうちのいずれかに対応してよい。（（図５でVHIGHとして参照される）VHFG端子を介して受信される電圧、又は（図５でVLOWとして参照される）VLFG端子を介して受信される電圧、のうちの１つに基づく）動的電圧は、出力端子に結合されてよい。CLFGセル１３００は、信号CL_EN<N>信号に応答して作動されてよいスイッチ１３１２を含んでよい。この信号は、図１０に関して説明したように、適切な有限状態マシン又は別のタイプの制御ロジック若しくは命令の制御下で、提供されてよい。スイッチ１３１２が閉じられると、入力端子（IN）を介して信号線VICL上で受信される電圧（図５でVHOLDとして参照される）が、オンチップキャパシタンスを表すCPULSE,Nとラベルを付されたキャパシタの一方のプレートに結合されてよい。CLFGセル１３００は、スイッチ１３１４及びスイッチ１３１６を更に含んでよい。CLFGセル１３００は、インバータ１３１８を更に含んでよい。CLFGセル１３００は、これらのスイッチのうちの一方のみが一度に閉じられるように、構成されてよい。本例では、CL_EN<N>とラベルを付された信号はスイッチ１３１４を制御してよく、この信号の反転バージョン（例えば、インバータ１３１８により反転される）はスイッチ１３１６を制御してよい。このように、一度に、電圧VHIGH又は電圧VLOWのどちらかが、２個のスイッチのうちの１つを介して、オンチップキャパシタンスを表すCPULSE,Nとラベルを付されたキャパシタの第２のプレートに結合されてよい。CLFGセル１３００は、出力端子（OUT）に結合されるESD１３２０を更に含んでよい。量子ビットゲートに供給される出力電圧は、図１３に示す容量性構成により提供されるので、CLFGセル１３００は、容量性モードでのみ動作する。図１３は特定の方法で配置された特定数のコンポーネントを示すが、CLFGセル１３００は、異なる方法で配置された追加の又はより少数のコンポーネントを含んでよい。例として、CLFGセル１３００は、ESD１３２０を含まなくてよい。
【0066】
図１４は、一例による容量性モード及び直流モードの両方を含むデュアルモードで動作するよう構成されるCLFGセル１４００の例を示す。特に示されない限り、図１４で参照される信号は、図５～７B、表１及び２に関して前述したものと同じ意味を有する。CLFGセル１４００は、電荷をロックし、CLFGセルに関連付けられた出力端子（OUT）に電圧出力を提供するよう構成される。各CLFGセル１４００は、N個のセルのうちのいずれかに対応してよい。（スイッチ１４１４を介してアサートされるCL_MODEとラベルを付された信号のアサートによりイネーブルされる）容量性モードでは、（（図５でVHIGHとして参照される）VHFG端子を介して受信される電圧、又は（図５でVLOWとして参照される）VLFG端子を介して受信される電圧、のうちの１つに基づく）動的電圧は、出力端子に結合されてよい。CLFGセル１４００は、CL_EN<N>信号に応答して作動されてよいスイッチ１４１６を含んでよい。この信号は、図１０に関して説明したように、適切な有限状態マシン又は別のタイプの制御ロジック若しくは命令の制御下で、提供されてよい。スイッチ１４１６が閉じられると、入力端子（IN）を介して信号線VICL上で受信される電圧（図５でVHOLDとして参照される）が、オンチップキャパシタンスを表すCPULSE,Nとラベルを付されたキャパシタの一方のプレートに結合されてよい。CLFGセル１４００は、スイッチ１４１６及びスイッチ１４１８を更に含んでよい。CLFGセル１４００は、インバータ１４２０を更に含んでよい。CLFGセル１４００は、これらのスイッチ１４１６及び１４１８のうちの一方のみが一度に閉じられるように、構成されてよい。本例では、CL_EN<N>とラベルを付された信号はスイッチ１４１６を制御してよく、この信号の反転バージョン（例えば、インバータ１４２０により反転される）はスイッチ１４１８を制御してよい。このように、一度に、電圧VHIGH又は電圧VLOWのどちらかが、２個のスイッチのうちの１つを介して、オンチップキャパシタンスを表すCPULSE,Nとラベルを付されたキャパシタの第２のプレートに結合されてよい。CL_MODE信号がアサートされると、量子ビットゲートに供給される出力電圧は、図１４に示す容量性構成により提供されるので、CLFGセル１４００は、容量性モードで動作する。
【0067】
引き続き図１４を参照すると、CL_MODE信号が非アサートされると、CLFGセル１４００は、直流モードで動作してよい。従って、CL_MODE信号が非アサートされると、スイッチ１４３４は閉じられ、CL_EN<N>信号の状態に依存して、スイッチ１４３６又はスイッチ１４３８のいずれかが閉じられる。その結果、一度に、電圧VHIGH又は電圧VLOWのいずれかが、２個のスイッチのうちの一方を介して、入力端子（IN）を介して電圧VINが結合される同じ端子に結合されてよい。、CLFGセル１４００は、出力端子（OUT）に結合されるESD１４５０を更に含んでよい。図１４は特定の方法で配置された特定数のコンポーネントを示すが、CLFGセル１４００は、異なる方法で配置された追加の又はより少数のコンポーネントを含んでよい。例として、CLFGセル１４００は、ESD１４５０を含まなくてよい。
【0068】
CLFGセル１３００及びCLFGセル１４００の両方の場合に、キャパシタが充電されると、極低温度環境における低い漏れは、それらがあまり頻繁にリフレッシュされる必要がないことを保証する。CLFGセルの各々は、単一のDACから電圧を受信してよい。単一のDAC電圧は、ディスプレイをラスタライズするのと同様の技術を用いて、CLFGセルの全部（例えば、前述の例における３２個のCLFGセル）を充電するために使用されてよい。従って、本例では、DAC電圧は、DAC電圧線とキャパシタとの間の経路にあるスイッチを閉じることによりキャパシタに供給される。キャパシタが充電された後に、スイッチは開かれ、DAC電圧は、ラウンドロビン方式で次のキャパシタを充電するために使用される。共有DACを使用することにより、CLFGセルアレイを含む制御チップの間にある入力／出力線の数、及び室温電子機器が、有意に削減される。上述のように、極低温度CMOS制御チップと量子ビット平面との間の相互接続は、ワイヤボンディング、フリップチップボンディング、又は他の低インピーダンス相互接続技術を用いて形成される。
【0069】
図１５は、CLFGセル１３００及びCLFGセル１４００のための信号に関連する例示的な波形１５００を示す。本例では、CLFGセル１３００及びCLFGセル１４００の各々は、XCLKとラベルを付されたクロックに関連して動作するように示される。CL_CHRG信号は、極低温度CMOS制御チップに関連付けられた制御レジスタ（例えばREG_DCSR）の中で指定されたクロックサイクル（又は別のメトリック）に基づく時間期間の間、アサートされる。CL_FG制御信号は、充電シャッフル（charge shuffling）のために使用される。CLFGセル１３００及びCLFGセル１４００について、この制御信号がハイのときはいつも、OUTCL端子の電圧は、VICL＋（VHIGH電圧とVLOW電圧との間の差）の間のパルスである。CL_FG制御信号がローのときはいつも、CLFGセル１３００及びCLFGセル１４００の両方がDCモードで動作し、その結果、出力電圧（DC MODEでOUTCLとラベルを付された波形により表される）は、（例えばCL_CHRG信号により）キャパシタが最初に充電された電圧に保持され、フィルレッシュがなければ、時間の経過と共に消散してよい。CAPACITIVE MODEでOUTCLとラベルを付された波形は、CLFGセル１３００の出力信号を示す。この同じ波形は、CLFGセル１４００が容量性モードで動作するときの、CLFGセル１４００の出力も示す。DIRECT MODEでOUTCLとラベルを付された波形は、CLFGセル１４００が直流モードで動作するときの、CLFGセル１４００の出力信号を示す。これらのモードの各々は、図１３及び１４を参照して上述された。
【0070】
引き続き図１５を参照すると、容量性モードのCLFGセル１４００を使用する高速制御動作サイクルは、記憶キャパシタのDC充電、その後の一連のパルスを含む。一例では、DC充電期間は、REG_DCSR値により決定される。パルスの期間及び数は、１２８ビットに設定される、（上述の）CL_FGSRレジスタの内容により決定される。本例では、このレジスタの内容は、（例えば、波形発生器により）一度に１ビットリードされ、CL_FGとラベルを付された制御信号として適用される。直流駆動モードを使用するとき、高速制御は、一連のパルスで構成され、出力はVLFG又はVHFGに直接結合される。直流駆動モードでは、充電サイクルが依然として存在し、CL_FGSR上の「０」の値と同じように動作する。これらのモードの各々は、図１３及び１４を参照して上述された。
【0071】
図１６は、容量性モードのCLFGセル１４００のシミュレーションに関連する例示的な波形１６００を示す。OUTCLとラベルを付された波形は、CLFGセル１４００が容量性モードで動作するときの、CLFGセル１４００のシミュレートされた出力信号を示す。CL_ENとラベルを付された波形は、充電のためにCLFGセルをイネーブルするために使用されるイネーブル信号に対応する。CL_CHRG信号は、CLFGセルに関連付けられたキャパシタ（又は複数のキャパシタ）を充電するために使用される。前述のように、CL_CHRG信号は、極低温度CMOS制御チップに関連付けられた制御レジスタ（例えばREG_DCSR）の中で指定されたクロックサイクル（又は別のメトリック）に基づく時間期間の間、アサートされる。CLFGセル１４００について、CL_FG制御信号がハイのときはいつも、OUTCL端子の電圧は、VICL＋（VHIGH電圧とVLOW電圧との間の差）の間のパルスである。VICL電圧は、CLFGセルの入力端子の電圧に対応し、（上述の）DACから受信されてよい。VHIGH電圧は、VHFG端子を介して受信され、波形は図１６のVHFGのようにラベル付けされる。VLOW電圧は、VLFG端子を介して受信され、波形は図１６のVLFGのようにラベル付けされる。
【0072】
引き続き図１６を参照すると、OUTCL波形の部分１６０２は、CLFGセルの中のDC充電シーケンス電圧（例えば、１．８ボルト）のロックを示す。OUTCL波形の部分１６０４は、量子ビットに対する制御信号として使用できるパルスを生成するための電圧の高速制御を示す。部分１６０６は、パルスの生成後の復元されたロックされたDC電圧を示す。部分１６０８は、ロックされたDC電圧がリフレッシュ又は復元されないときの、OUTCL端子の電圧を示す。部分１６１０は、部分１６０２でロックされた電圧のレベルと異なるレベルのDC電圧（例えば、０．６ボルト）のロックを示す。部分１６１２は、パルスを生成するための電圧の高速制御を示し、異なる大きさを有し、量子ビット又は他のそのようなデバイスを制御するために使用できる。図１６は、OUTCL波形が長方形パルスを有するとして示すが、パルスは異なる形状を有してよい。図１６はOUTCL波形が２個の異なる大きさを有するとして示すが、OUTCL波形は大きさの他の変形を有してよい。同様に、OUTCL波形のパルス周波数は、前述の極低温度CMOS制御チップにより制御されてもよい。更に、OUTCL波形は、高周波数信号、例えばマイクロ波トーンを変調して、量子ビットゲート又は別のタイプの量子ビットデバイスのための制御信号を生成するために使用されてよい。
【0073】
図１７は、電荷ロックテスト中の例示的な量子ビットデバイス１７００のアクティブ領域の第１図１７１０及び第２図７２０を示す。量子ビットデバイス１７００は、ガリウムヒ素（gallium-arsenide (GaAs)）に基づく量子ドットデバイスであってよい。本例では、図１７１０及び図１７５０に示されるように、複数の信号が量子ドットを制御するために使用されてよい。上述の極低温度CMOS制御チップは、上述のCLFGセルに関連付けられた容量性モード又は直流モードのいずれかを使用して、制御信号のうちのいずれかを生成するために使用されてよい。量子ビットを制御する信号は、左壁（left wall (LW)）信号、左プランジャ（left plunger (LP)）信号、中央壁（center wall (CW)）信号、右プランジャ（right plunger (RP)）信号、及び右壁（right wall (RW)）信号を含んでよい。量子ビットゲート内の量子ドット１７３０を検知することに関連する追加の信号は、ドット検知トップゲート（sensing dot top gate(SDT)）、ドット検知プランジャ（sensing dot plunger (SDP)）、及びドット検知ボトムゲート（sensing dot bottom gate (SDB)）を含んでよい。本例では、図１７１０に示されるように、制御信号LW,、LP、CW、RP、及びRWの電位は、プログラミングされた有限状態マシンに基づき５個のCLFGセルを用いてロックされてよい。図１７は特定の制御信号を有する量子ビットデバイス１７００を示すが、他の制御信号を有する他のタイプの量子ビットデバイスも上述の極低温度CMOS制御チップにより生成される電圧を受けてよい。
【0074】
図１８は、一例による、量子ポイントコンタクト（quantum point contact (QPC)）に関連する電圧及び電流の変化の図１８００を示す。グラフ１８１０は、時間に渡るQPC電流の変化を示す。グラフ１８２０は、QPC電流の変化を、左壁電圧の変化の関数として示す。グラフ１８３０は、時間に渡る極低温度CMOS制御チップの保持する電圧の変化を示す。
【0075】
図１９は、量子ドットを有する高速制御動作のテスト中の極低温度CMOS制御チップに対応する例示的な波形を１９００示す。例示的な波形１９１０は、高速制御が１４０kHzで実行されるときの、リードアウト信号に対応する。例示的な波形１９２０は、高速制御が１．２６MHzで実行されるときの、リードアウト信号に対応する。例示的な波形１９３０は、高速制御が２．４５MHzで実行されるときの、リードアウト信号に対応する。周波数は、分周器を用いて変化され得る。波形は、共通の時間スケールを共有しない。図１９は波形に関連付けられた電圧パルスの特定のデューティサイクル及び振幅を示すが、デューティサイクル及び振幅は、極低温度CMOS制御チップにより変化され得る。これは、有利なことに、室温設備からの量子ビットゲートの制御の必要を除去する。
【0076】
室温からの量子ビットゲートの制御は、室温で生成された電圧パルスを減衰する必要がある、その結果、室温電圧パルスから大量の熱を消散させるという要件をもたらす。更に、メートルの長さの（又はそれより長い）ケーブルの負荷（例えば、容量性負荷の点で２００pFより大きい５０Ωの伝送線）を扱うために、室温からの電圧信号を要求する代わりに、極低温度CMOS制御チップは、制御チップと量子ビットゲートとの間のフリップチップボンディングのキャパシタンス及び非常に短い相互接続を扱うだけでよい。このキャパシタンスは、０．１pFほど小さい。これは、極低温度CMOS制御チップが、膨大な量の熱消散を必要とすることなく、数千個もの量子ビットの状態を制御できるようにする。更に、高速制御からの電力消費が小さく、これは、制御チップが効率的に数千個にも及ぶ可能性のある量子ビットを管理できるようにする。量子ビットの制御についての電力要件の観点で、一例では、リードアウトクロック周波数が１MHzに設定され、量子ビット相互接続が１pFのキャパシタンスを有すると仮定すると、０．１ボルトパルスで、１０００個の量子ビットゲート当たりの電量消費は１０μWである。量子ビット当たり１０個のゲートを想定すると、１MHzのクロック周波数で１００００個の量子ビットを、又は１０MHzのクロック周波数で１０００個の量子ビットを制御するために、１mWの電力が使用できる。
【0077】
図２０は、極低温度CMOS制御チップのテスト中の量子ドットを通じるリードアウト信号に対応する例示的なリードアウト波形２０００を示す。波形２０００は、CLFGセル電圧VHIGH及びVLOWが量子ドットを制御するためのパルスを生成するために使用され、及びドット検知プランジャ（SDP）ゲートの電圧が掃引（swept）されるとき、生成される。波形２０１０はVHIGH電圧の変動を示し、波形２０２０はVLOW電圧の変動を示す。波形２０３０は、CLFGセルに引火されるパルスを示す。
【0078】
上述のように、一例では、極低温度CMOS制御チップは、絶縁体上の完全欠乏型半導体（fully-depleted semiconductor on insulator (FDSOI)）プロセスを用いて実装されてよい。一例では、FDSOIプロセスに基づくデバイスは、ドープされていないゲートチャネル、薄膜ボディ、ソース、ドレイン、及びゲートの下にある薄膜埋め込み酸化膜（buried oxide (BOX)）、隣接デバイスからの完全誘電性絶縁体（dielectric isolation）を含んでよい。上述のように、FDSOIプロセスに基づくデバイスは、デジタルデバイスとアナログデバイスの両方を含んでよい（例えば、トランジスタ又は他のデバイス）。図２１は、一例による、FDSOIデジタルデバイス２１００を示す。FDSOIデジタルデバイス２１００は、基板２１０２を含んでよい。本例では、基板２１０２は、シリコンオンインシュレータ（silicon-on-insulator (SOI)）基板であってよい。深いnウェル２１０４は、n型添加物を基板にドープすることにより、基板２１０２内に形成されてよい。追加のウェルは、基板２１０２及び深いnウェル２１０４内に形成されてよい。例として、pウェル２１０６及びnウェル２１０８が形成されてよい。次に、幾つかのリソグラフィステップを用いて、トランジスタデバイス２１２０及びトランジスタデバイス２１３０が形成されてよい。本例では、トランジスタデバイス２１２０は、ボックス２１２６の上に形成されるゲートチャネル２１２２を有するp型トランジスタである。トランジスタデバイス２１２０は、p+型ソース／ドレイン領域、及びソース／ドレインへのコンタクトS及びDを更に含んでよい。本例では、トランジスタデバイス２１３０は、ボックス２１３６の上に形成されるゲートチャネル２１３２を有するn型トランジスタである。トランジスタデバイス２１３０は、n+型ソース／ドレイン領域、及びソース／ドレインへのコンタクトS及びDを更に含んでよい。電荷蓄積のために使用されるキャパシタは、そのようなトランジスタデバイスを用いて実装されてよい。種々のタイプのデバイス及び領域は、絶縁体を用いて形成されるシャロートレンチアイソレーション（shallow trench isolation (STI)）領域を用いて隔離されてよい。FDSOIデジタルデバイス２１００内に形成された例示的なSTI領域は、STI２１５０、STI２１５２、STI２１５４、STI２１５６、STI２１５８、及びSTI２１６０を含む。
【0079】
引き続き図２１を参照して、各トランジスタデバイスのバックゲート又はボディバイアスは、冷却に関連付けられた効果のために動的に閾値電圧を構成するために使用できる。従って、本例では、FDSOIデジタルデバイス２１００は、n型デバイスのためのNBG端子を介するバックゲートバイアス、及びp型デバイスのためのPBG端子を介するバックゲートバイアスを含む。本例では、FDSOIデジタルデバイス２１００は、n型及びp型デバイスの両方のためのバックゲートバイアスを変化させる能力を含むが、n型デバイスのバックゲート電圧は、p型デバイスのバックゲート電圧より低くなることが許されない。
【0080】
更に図２１を参照して、各トランジスタデバイスのバックゲート又はボディバイアスは、極低温環境にあるチップの冷却に関連付けられた効果のために動的に閾値電圧を構成するために使用できる。トランジスタデバイス及び関連する制御回路は、トランジスタデバイスの動作温度の大きな変化にも拘わらず、バックゲートバイアス制御を用いて、トランジスタデバイスの閾電圧が調整できるように設計される。極低温度CMOS制御チップは、共通のバックゲートバイアスが与えられるドメインにパーティションされる回路ブロックを含んでよい。別個のバイアスを有する例示的なドメインは、n型デバイスのための回路ブロック、p型デバイスのための回路ブロックアナログデバイスのための回路ブロック、及びデジタルデバイスのための回路ブロックを含む。幾つかの例では、異なるアスペクト比を有するトランジスタに、異なるバックゲートバイアスが提供される。図２１は、特定の数及びタイプのウェルを含むFDSOIデジタルデバイス２１００を示すが、FDSOIデジタルデバイス２１００は、追加の又はより少数の他のタイプのウェルを含んでよい。更に、トランジスタデバイスは、平面又は非平面（例えば、FinFETデバイス）であってよい。
【0081】
図２２は、一例による、FDSOIアナログデバイス２２００を示す。FDSOIデジタルデバイス２１００と異なり、FDSOIアナログデバイス２２００は、独立バックゲートバイアス制御を含み、p型デバイスのためのバックゲート電圧が、n型トランジスタのためのバックゲート電圧と独立に、電圧VDDより高く引き上げられることができる。FDSOIアナログデバイス２２００は、基板２２０２を含んでよい。本例では、基板２２０２は、シリコンオンインシュレータ（silicon-on-insulator (SOI)）基板であってよい。深いnウェル２２０４は、n型添加物を基板にドープすることにより、基板２２０２内に形成されてよい。pウェル２２０６は深いnウェル２２０４内に形成されてよく、nウェル２２０８は基板２２０２内に形成されてよい。次に、幾つかのリソグラフィステップを用いて、トランジスタデバイス２２２０及びトランジスタデバイス２２３０が形成されてよい。本例では、トランジスタデバイス２２２０は、ボックス２２２６の上に形成されるゲートチャネル２２２２を有するp型トランジスタである。トランジスタデバイス２２２０は、p+型ソース／ドレイン領域、及びソース／ドレインへのコンタクトS及びDを更に含んでよい。本例では、トランジスタデバイス２２３０は、ボックス２２３６の上に形成されるゲートチャネル２２３２を有するn型トランジスタである。トランジスタデバイス２２３０は、n+型ソース／ドレイン領域、及びソース／ドレインへのコンタクトS及びDを更に含んでよい。種々のタイプのデバイス及び領域は、絶縁体を用いて形成されるシャロートレンチアイソレーション（shallow trench isolation (STI)）領域を用いて隔離されてよい。FDSOIアナログデバイス２２００内に形成された例示的なSTI領域は、STI２２５０、STI２２５２、STI２２５４、STI２２５６、STI２２５８、STI２２６０、STI２２６２、及びSTI２１６４を含む。
【0082】
引き続き図２２を参照して、各トランジスタデバイスのバックゲート又はボディバイアスは、冷却に関連付けられた効果のために動的に閾値電圧を構成するために使用できる。従って、本例では、FDSOIアナログデバイス２２００は、n型デバイスのためのNBG端子を介するバックゲートバイアス、及びp型デバイスのためのPBG端子を介するバックゲートバイアスを含む。本例では、FDSOIデジタルデバイス２１００と異なり、FDSOIアナログデバイス２２００は、独立バックゲートバイアス制御を含み、p型デバイスのためのバックゲート電圧が、n型デバイスのためのバックゲート電圧と独立に、電圧VDDより高く引き上げられることができる。
【0083】
更に図２２を参照して、各トランジスタデバイスのバックゲート又はボディバイアスは、極低温環境にあるチップの冷却に関連付けられた効果のために動的に閾値電圧を構成するために使用できる。トランジスタデバイス及び関連する制御回路は、トランジスタデバイスの動作温度の大きな変化にも拘わらず、バックゲートバイアス制御を用いて、トランジスタデバイスの閾電圧が調整できるように設計される。幾つかの例では、異なるアスペクト比を有するトランジスタに、異なるバックゲートバイアスが提供される。図２２は、特定の数及びタイプのウェルを含むFDSOIアナログデバイス２２００を示すが、FDSOIアナログデバイス２２００は、追加の又はより少数の他のタイプのウェルを含んでよい。更に、トランジスタデバイスは、平面又は非平面（例えば、FinFETデバイス）であってよい。
【0084】
１つの例示的な極低温度CMOS制御チップでは、FDSOIデジタルデバイス２１００は、電圧のハイ値とロー値との間の差分のみを必要とし中間値に関連しない回路ブロックの部分として使用されてよい。FDSOIデジタルデバイス２１００はFDSOIアナログデバイス２２００より少ない面積を専有するので、それらが敏感すぎない限り、回路の大部分のためにそれを使用することは有利である。一例では、FDSOIアナログデバイス２２００のみが製造され、n型デバイス及びp型デバイスの両方のための独立したバックゲートバイアス制御、及びこれらのデバイスのアスペクト比に基づく独立バックゲートバイアス制御が存在するようにする。上述のように、極低温度CMOS制御チップは、ドメインにパーティションされてよく、その結果、各ドメインが複数のトランジスタデバイスを含むが、共通のバックゲートバイアスを供給しない。一例では、n型デバイス対p型デバイス、及びデバイスの各型に関連する異なるアスペクト比の組み合わせに基づき、８個の領域が存在してよい。
【0085】
図２３は、本開示に記載されるシステムに関連する方法に対応するフローチャート２３００を示す。一例では、量子ビットゲートを制御するシステムは、複数の量子ビットゲートを含む量子デバイスを含んでよく、量子デバイスは、極低温度で動作するよう構成される。例として、量子デバイスは、図１の量子ビット１６０に対応してよい。システムは、極低温度で動作するよう構成される制御回路を更に含んでよく、制御回路は複数の電荷ロック回路を含む。例として、制御回路は、上述の極低温度CMOS制御チップに含まれる回路に対応してよい。複数の電荷ロック回路の各々は、相互接続を介して複数の量子ビットゲートのうちの少なくとも１つの量子ビットゲートに結合されてよい。その毛か、複数の電荷ロック回路の各々は、少なくとも１つの量子ビットゲートに電圧信号を供給し、複数の電荷ロック回路の各々は、入力電圧信号を受信するための第１端子と、第１電圧量又は第２電圧量を選択的に受信するための第２端子と、を含み、第１電圧量は第２電圧量より大きい。例として、電荷ロック回路は、CLFGセル３６０の部分として含まれてよい。各電荷ロック回路は、上述のCLFGセル５００、CLFGセル１３００、又はCLFGセル１４００のいずれかに対応してよい。
【0086】
ステップ２３１０は、少なくとも１つの量子ビットゲートに出力される電圧信号が第１の制御された大きさを有するパルス信号を含むように、複数の電荷ロック回路の第１サブセットを容量性モードで動作させるステップを含んでよく、第１の制御された大きさは、入力電圧信号の量と、第１電圧量及び第２電圧量の各々と、に依存する。一例では、このステップは、CLFGセル１３００の動作に関連してよい。上述のように、CLFGセル１３００は、CL_EN<N>信号に応答して作動されてよいスイッチ１３１２を含んでよい。この信号は、図１０に関して説明したように、適切な有限状態マシン又は別のタイプのロジック若しくは命令の制御下で、提供されてよい。スイッチ１３１２が閉じられると、入力端子（IN）を介して信号線VICL上で受信される電圧（図５でVHOLDとして参照される）が、オンチップキャパシタンスを表すCPULSE,Nとラベルを付されたキャパシタの一方のプレートに結合されてよい。CLFGセル１３００は、スイッチ１３１４及びスイッチ１３１６を更に含んでよい。CLFGセル１３００は、インバータ１３１８を更に含んでよい。CLFGセル１３００は、これらのスイッチのうちの一方のみが一度に閉じられるように、構成されてよい。本例では、CL_EN<N>とラベルを付された信号はスイッチ１３１４を制御してよく、この信号の反転バージョン（例えば、インバータ１３１８により反転される）はスイッチ１３１６を制御してよい。このように、一度に、電圧VHIGH又は電圧VLOWのどちらかが、２個のスイッチのうちの１つを介して、オンチップキャパシタンスを表すCPULSE,Nとラベルを付されたキャパシタの第２のプレートに結合されてよい。
【0087】
ステップ２３２０は、少なくとも１つの量子ビットゲートに出力される電圧信号が第２の制御された大きさを有する信号を含むように、複数の電荷ロック回路の第２サブセットを直流モードで動作させるステップを更に含んでよく、第２の制御された大きさは、入力電圧信号と、第１電圧量又は第２電圧量の一方のみと、に依存する。一例では、このステップは、CLFGセル１４００の動作に関連してよい。上述のように、CL_MODE信号が非アサートされると、CLFGセル１４００は、直流モードで動作してよい。従って、CL_MODE信号が非アサートされると、スイッチ１４３４は閉じられ、CL_EN<N>信号の状態に依存して、スイッチ１４３６又はスイッチ１４３８のいずれかが閉じられる。その結果、一度に、電圧VHIGH又は電圧VLOWのいずれかが、２個のスイッチのうちの一方を介して、入力端子（IN）を介して電圧VINが結合される同じ端子に結合されてよい。、
【0088】
纏めると、一態様では、本開示は、量子ビットゲートを制御するシステムに関する。システムは、複数の量子ビットゲートを含む量子デバイスを含む第１パッケージデバイスを含んでよく、量子デバイスは、極低温度で動作するよう構成される。前記システムは、前記極低温度で動作するよう構成される制御システムを含む第２パッケージデバイスを更に含んでよく、前記第１パッケージデバイスは前記第２パッケージデバイスに結合される。前記制御システムは、複数の電荷ロック回路を含んでよく、前記複数の電荷ロック回路の各々は、前記複数の電荷ロック回路の各々が少なくとも１つの量子ビットゲートに電圧信号を供給するよう構成されるように、相互接続を介して前記複数の量子ビットゲートのうちの少なくとも１つの量子ビットゲートに結合される。前記制御システムは、前記複数の電荷ロック回路のうちの少なくとも１つを選択的にイネーブルするよう及び前記複数の電荷ロック回路の選択された１つへの少なくとも１つの電圧信号の供給を選択的にイネーブルするよう構成される少なくとも１つの制御信号を供給するよう構成される有限状態マシンを含む制御回路を更に含んでよい。
【0089】
前記複数の電荷ロック回路のうちの少なくともサブセットは、キャパシタを含み、前記制御ロジックは、前記複数の電荷ロック回路のうちの前記少なくとも１つのサブセットのうちの選択された１つに関連付けられたキャパシタへの少なくとも１つの電圧信号の提供を選択的にイネーブルするよう更に構成される。前記制御システムは、波形発生器と、前記波形発生器により生成される波形に対応するビットパターンを格納するレジスタとを更に含んでよい。
【0090】
前記複数の電荷ロック回路の各々は、入力電圧信号を受信する入力端子と、前記電圧信号を少なくとも１つの量子ビットゲートへ選択的に供給する出力端子と、を含んでよい。前記複数の電荷ロック回路の各々は、前記入力電圧信号を受信する第１端子と第１電圧量又は第２電圧量を選択的に受信する第２端子とを有するキャパシタを更に含んでよい。
【0091】
前記制御システムは、時間量を指定する制御レジスタを更に含んでよく、前記有限状態マシンは、前記制御レジスタ内で指定された前記時間量の間、前記複数の電荷ロック回路のうちの前記選択された１つに関連する前記キャパシタへの少なくとも１つの電圧信号の供給を選択的にイネーブルするよう構成される。前記複数の電荷ロック回路の各々は、制御された大きさを有するパルス信号として電圧信号を生成するよう更に構成されてよく、前記制御された大きさは、少なくとも前記第１電圧量及び前記第２電圧量に依存する。
【0092】
更に別の態様では、本開示は、量子ビットゲートを制御するシステムに関する。システムは、複数の量子ビットゲートを含む量子デバイスを含む第１パッケージデバイスを含んでよく、量子デバイスは、極低温度で動作するよう構成される。前記システムは、前記極低温度で動作するよう構成される制御システムを含む第２パッケージデバイスを更に含んでよく、前記第１パッケージデバイスは前記第２パッケージデバイスに結合される。前記制御システムは、複数の電荷ロック回路を含んでよく、前記複数の電荷ロック回路の各々は、前記複数の電荷ロック回路の各々が少なくとも１つの量子ビットゲートに電圧信号を供給するよう構成されるように、相互接続を介して前記複数の量子ビットゲートのうちの少なくとも１つの量子ビットゲートに結合される。前記制御システムは、前記複数の電荷ロック回路のうちの少なくとも１つを選択的にイネーブルにするために少なくとも１つの制御信号を提供するよう構成される制御回路を更に含んでよい。
【0093】
前記制御ロジックは、前記複数の電荷ロック回路のうちの選択された１つへの少なくとも１つの電圧信号の供給を選択的にイネーブルするよう構成される有限状態マシンを含んでよい。前記複数の電荷ロック回路のうちの少なくともサブセットは、キャパシタを含み、前記制御ロジックは、前記複数の電荷ロック回路のうちの前記少なくとも１つのサブセットのうちの選択された１つに関連付けられたキャパシタへの少なくとも１つの電圧信号の提供を選択的にイネーブルするよう更に構成される。前記制御システムは、波形発生器と、前記波形発生器により生成される波形に対応するビットパターンを格納するレジスタとを更に含んでよい。
【0094】
前記複数の電荷ロック回路の各々は、入力電圧信号を受信する入力端子と、前記電圧信号を少なくとも１つの量子ビットゲートへ選択的に供給する出力端子と、を含んでよい。前記複数の電荷ロック回路の各々は、前記入力電圧信号を受信する第１端子と第１電圧量又は第２電圧量を選択的に受信する第２端子とを有するキャパシタを更に含んでよい。前記制御システムは、時間量を指定する制御レジスタを更に含んでよく、前記有限状態マシンは、前記制御レジスタ内で指定された前記時間量の間、前記複数の電荷ロック回路のうちの前記選択された１つに関連する前記キャパシタへの少なくとも１つの電圧信号の供給を選択的にイネーブルするよう構成される。前記複数の電荷ロック回路の各々は、制御された大きさを有するパルス信号として電圧信号を生成するよう更に構成されてよく、前記制御された大きさは、少なくとも前記第１電圧量及び前記第２電圧量に依存する。
【0095】
更に別の態様では、本開示は、量子ビットゲートを制御するシステムに関する。システムは、複数の量子ビットゲートを含む量子デバイスを含む第１パッケージデバイスを含んでよく、量子デバイスは、極低温度で動作するよう構成される。前記システムは、前記極低温度で動作するよう構成される制御システムを含む第２パッケージデバイスを更に含んでよく、前記第１パッケージデバイスは前記第２パッケージデバイスに結合される。前記制御システムは、複数の電荷ロック回路を含んでよく、前記複数の電荷ロック回路の各々は、前記複数の電荷ロック回路の各々が少なくとも１つの量子ビットゲートに電圧信号を供給するよう構成されるように、相互接続を介して前記複数の量子ビットゲートのうちの少なくとも１つの量子ビットゲートに結合される。前記制御システムは、少なくとも１つの電圧信号を生成するデジタル－アナログ変換器を更に含んでよい。前記制御システムは、前記複数の電荷ロック回路のうちの少なくとも１つを選択的にイネーブルするよう及び前記複数の電荷ロック回路の選択された１つへの少なくとも１つの電圧信号の供給を選択的にイネーブルするよう構成される少なくとも１つの制御信号を供給するよう構成される有限状態マシンを含む制御回路を更に含んでよい。
【0096】
前記制御システムは、波形発生器と、前記波形発生器により生成される波形に対応するビットパターンを格納するレジスタとを更に含んでよい。前記複数の電荷ロック回路の各々は、入力電圧信号を受信する入力端子と、前記電圧信号を少なくとも１つの量子ビットゲートへ選択的に供給する出力端子と、を含んでよく、前記複数の電荷ロック回路の各々は、前記入力電圧信号を受信する入力端子と、第１電圧量又は第２電圧量を選択的に受信する第２端子と、を有するキャパシタを更に含む。
【0097】
前記制御システムは、時間量を指定する制御レジスタを更に含んでよく、前記有限状態マシンは、前記制御レジスタ内で指定された前記時間量の間、前記複数の電荷ロック回路のうちの前記選択された１つに関連する前記キャパシタへの少なくとも１つの電圧信号の供給を選択的にイネーブルするよう構成される。前記複数の電荷ロック回路の各々は、制御された大きさを有するパルス信号として電圧信号を生成するよう更に構成されてよく、前記制御された大きさは、少なくとも前記第１電圧量及び前記第２電圧量に依存する。
【0098】
理解されるべきことに、本願明細書に示された方法、モジュール、及びコンポーネントは、単なる例である。例えば、限定ではなく、超伝導デバイスの説明のためのタイプは、フィールドプログラマブルゲートアレイ（Field-Programmable Gate Arrays (FPGAs)）、特定用途向け集積回路（Application-Specific Integrated Circuits (ASICs)）、特定用途用標準品（Application-Specific Standard Products (ASSPs)）、システムオンチッップシステム（System-on-a-Chip systems (SOCs)）、複合プログラマブルロジックデバイス（Complex Programmable Logic Devices (CPLDs)）を含んでよい。
【0099】
更に、抽象的にではあるが、なお明確な意味で、同じ機能を達成するためのコンポーネントの任意の構成は、所望の機能が達成されるように実施的に「関連」される。従って、特定の機能を達成するために結合される本願明細書における任意の２つのコンポーネントは、アーキテクチャ又は中間コンポーネントに拘わらず、所望の機能が達成されるように、互いに「関連付けられている」と見なすことができる。同様に、そのように関連付けられた任意の２つのコンポーネントは、所望の機能を達成するために互いに「動作可能に接続されている」又は「結合されている」と見なすこともできる。
【0100】
更に、当業者は、上述の動作の機能の間の境界が単なる説明のためであることを理解するだろう。複数の動作の機能は、単一の動作に結合されてよく、及び／又は単一の動作の機能は追加の動作に分散されてよい。更に、代替の実施形態は、特定の動作の複数のインスタンスを含んでよく、動作の順序は種々の他の実施形態において変更されてよい。
【0101】
本開示は、特定の例を提供するが、種々の変更及び変化が、以下の請求の範囲に記載された本開示の範囲から逸脱することなく行われ得る。従って、明細書及び図面は、限定的意味ではなく説明であると考えられるべきである。全部のそのような変更は、本開示の範囲に含まれることが意図される。特定の例に関して本願明細書に記載された任意の利益、利点、又は問題に対するソリューションは、任意の又は全部の請求項の重要な、必要な、又は必須の特徴又は要素であると考えられるべきではない。
【0102】
更に、用語「a」又は「an」は、本願明細書で使用されるとき、１つ又は１つより多くとして定められる。また、請求項の中の「少なくとも１つ」及び「１つ以上の」のような前置語句の使用は、不定冠詞「a」又は「an」による別の請求項の要素の導入が、同一の請求項が前置語句「少なくとも１つ」又は「１つ以上の」及び「a」又は「an」のような不定冠詞を含むときでも、そのような導入された請求項の要素を含む任意の特定の請求項をそのような要素を１つだけ含む発明に限定することを意味すると解釈されるべきではない。定冠詞の使用についても同様である。
【0103】
特に断りのない限り、「第１」及び「第２」のような用語は、そのような用語が説明する要素の間を任意に区別するために使用される。従って、これらの用語は、必ずしも、そのような要素の時間的又は他の優先度を示すことを意図しない。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】