ホーム > 特許ランキング > 国立大学法人東北大学
知財求人 - 知財ポータルサイト「IP Force」
▶ 国立大学法人東北大学の特許一覧 ▶ 東芝メディカルシステムズ株式会社の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-09
(45)【発行日】2024-09-18
(54)【発明の名称】乱数生成器
(51)【国際特許分類】
G06F 7/58 20060101AFI20240910BHJP
G11C 11/16 20060101ALI20240910BHJP
G11C 13/00 20060101ALI20240910BHJP
H01L 29/82 20060101ALI20240910BHJP
H10N 50/20 20230101ALI20240910BHJP
【ＦＩ】
G06F7/58 680
G11C11/16
G11C13/00 400G
H01L29/82 Z
H10N50/20
【請求項の数】
12
(21)【出願番号】P 2020152266
(22)【出願日】2020-09-10
(65)【公開番号】P2021068428
(43)【公開日】2021-04-30
【審査請求日】2023-08-02
(31)【優先権主張番号】P 2019190987
(32)【優先日】2019-10-18
(33)【優先権主張国・地域又は機関】JP
【新規性喪失の例外の表示】特許法第３０条第２項適用 令和１年９月１４日 ウェブサイトで公開（ウェブサイトのアドレス ｈｔｔｐｓ：／／ｍｖｌ．ｊｐｎ．ｏｒｇ） 「ＭＴＪベース高性能真性乱数生成器の構成」（多値倫理研究ノート第４２巻第１０号）
【新規性喪失の例外の表示】特許法第３０条第２項適用 令和１年９月１４日 ホテルメリージュ宮崎（宮崎市橘通東３丁目１－１１）において開催された第４２回多値論理フォーラムで発表（講演タイトル：ＭＴＪベース高性能真性乱数生成器の構成）
(73)【特許権者】
【識別番号】504157024
【氏名又は名称】国立大学法人東北大学
(73)【特許権者】
【識別番号】594164542
【氏名又は名称】キヤノンメディカルシステムズ株式会社
(74)【代理人】
【識別番号】110001771
【氏名又は名称】弁理士法人虎ノ門知的財産事務所
(72)【発明者】
【氏名】羽生 貴弘
(72)【発明者】
【氏名】鬼沢 直哉
(72)【発明者】
【氏名】玉越 晃
(72)【発明者】
【氏名】藤田 博之
(72)【発明者】
【氏名】山形 仁
【審査官】征矢 崇
(56)【参考文献】
【文献】特表２０１４－５３１６６９（ＪＰ，Ａ）
【文献】特開２０１１－１１３１３６（ＪＰ，Ａ）
【文献】Yong Shim et al.，Biased Random-Walk Using Stochastic Switching of Nano-magnets: Application to SAT Solver [online]，IEEE, [検索日2024.03.25], インターネット，2018年03月06日，p.1-8，＜URL：https://ieeexplore.ieee.org/ielaam/16/8318799/8307273-aam.pdf＞
【文献】Satoshi Oosawa et al.，Design of an STT-MTJ Based True Random Number Generator Using Digitally Controlled Probability-Locked Loop [online]，IEEE, [検索日2024.03.25], インターネット，2015年08月10日，p.1-4，＜URL：https://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=7182089＞
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｆ７／５８
Ｇ１１Ｃ１１／１６
Ｇ１１Ｃ１３／００
Ｈ０１Ｌ２９／８２
Ｈ１０Ｎ５０／２０
Ｇ０９Ｃ１／００
(57)【特許請求の範囲】
【請求項1】
磁気トンネル接合素子の磁性層に電流を流すことにより前記磁性層の磁化を確率的に反転させる書き込み部と、前記磁化を読み取る読み出し部と、
前記読み出し部が読み取った前記磁化を基に乱数を生成する信号出力部と、
を備える乱数生成器であって、
前記乱数生成器は、
前記書き込み部及び前記読み出し部の制御を行うシーケンス制御部を備え、
前記シーケンス制御部は、
第１の期間に前記書き込み部に前記電流を流させるよう制御し、
前記第１の期間の終了後、前記第１の期間より長い期間である第２の期間経過後に、前記読み出し部に前記磁化を読み取らせ、
前記乱数生成器には、複数の前記磁気トンネル接合素子が直列接続されて配置され、
前記書き込み部は、前記複数の前記磁気トンネル接合素子に前記電流を流すことにより、前記複数の磁気トンネル接合素子それぞれの前記磁性層の磁化を互いに独立に確率的に反転させ、
前記読み出し部は、前記複数の磁気トンネル接合素子それぞれの前記磁化を読み取る、
乱数生成器。
【請求項2】
前記第２の期間は、前記磁性層に蓄積された電荷が消失するまでの期間である、請求項１に記載の乱数生成器。
【請求項3】
前記第２の期間は、前記第１の期間の３倍以上の期間である、請求項１に記載の乱数生成器。
【請求項4】
前記第２の期間は、15ns以上の期間である、請求項１に記載の乱数生成器。
【請求項5】
前記乱数生成器は、前記電流の制御を行うフィードバック制御部を備え、前記フィードバック制御部は、
前記磁化を基に生成されたバイナリ信号より得られた計数値を閾値と比較し、
前記計数値が前記閾値を下回っている場合には、前記計数値が増加するように前記書き込み部が流す前記電流を制御し、前記計数値が前記閾値を上回っている場合には、前記計数値が減少するように前記書き込み部が流す前記電流を制御し、前記計数値が前記閾値と等しい場合には、前記書き込み部が流す前記電流を維持する、請求項１に記載の乱数生成器。
【請求項6】
前記乱数生成器には、直列接続された前記複数の磁気トンネル接合素子が複数個並列接続され、前記信号出力部は、並列接続された個々の前記複数の磁気トンネル接合素子から得られた情報を統合して、前記乱数を生成する、請求項１に記載の乱数生成器。
【請求項7】
前記信号出力部が出力した信号を一時的に格納するバッファを更に備える、請求項１に記載の乱数生成器。
【請求項8】
前記信号出力部は、前記磁気トンネル接合素子の電気的特性を取得するための基準回路と、前記読み出し部が出力する信号と、前記基準回路が出力する信号との間で差動増幅を行って前記乱数の基となる差動増幅信号を生成する差動増幅器と
を備える、請求項１に記載の乱数生成器。
【請求項9】
前記基準回路は、直列接続された２つの前記磁気トンネル接合素子を有する、請求項８に記載の乱数生成器。
【請求項10】
前記乱数生成器には、前記磁気トンネル接合素子の書き込み電流の最大値と、電源電圧条件とに基づいて定められた数の前記複数の前記磁気トンネル接合素子が直列接続されて配置される、請求項１に記載の乱数生成器。
【請求項11】
磁気トンネル接合素子の磁性層に電流を流すことにより前記磁性層の磁化を確率的に反転させる書き込み部と、
前記磁化を読み取る読み出し部と、
前記読み出し部が読み取った前記磁化を基に乱数を生成する信号出力部と、
を備える乱数生成器であって、
前記乱数生成器は、
前記書き込み部及び前記読み出し部の制御を行うシーケンス制御部を備え、
前記シーケンス制御部は、
第１の期間に前記書き込み部に前記電流を流させるよう制御し、
前記第１の期間の終了後、前記第１の期間より長い期間である第２の期間経過後に、前記読み出し部に前記磁化を読み取らせ、
前記乱数生成器は、前記電流の制御を行うフィードバック制御部を備え、
前記フィードバック制御部は、
前記磁化を基に生成されたバイナリ信号より得られた計数値を閾値と比較し、
前記計数値が前記閾値を下回っている場合には、前記計数値が増加するように前記書き込み部が流す前記電流を制御し、前記計数値が前記閾値を上回っている場合には、前記計数値が減少するように前記書き込み部が流す前記電流を制御し、前記計数値が前記閾値と等しい場合には、前記書き込み部が流す前記電流を維持し、
前記乱数生成器は、電圧の入力を受けることにより電圧を所定の動作モードで電流へ変換することで前記電流を出力させるＶ－Ｉコンバータを有し、
前記シーケンス制御部は、前記Ｖ－Ｉコンバータへの電圧の入力により前記電流を流させるよう制御するものであって、
前記フィードバック制御部は、複数の前記動作モードを切替可能であり、
前記フィードバック制御部は、少なくとも前記磁気トンネル接合素子を含む範囲の温度を検出する温度センサーを有し、前記温度センサーが検出した温度に基づいて、前記Ｖ－Ｉコンバータの動作モードを切り替える、乱数生成器。
【請求項12】
磁気トンネル接合素子の磁性層に電流を流すことにより前記磁性層の磁化を確率的に反転させる書き込み部と、
前記磁化を読み取る読み出し部と、
前記読み出し部が読み取った前記磁化を基に乱数を生成する信号出力部と、
を備える乱数生成器であって、
前記乱数生成器は、
前記書き込み部及び前記読み出し部の制御を行うシーケンス制御部を備え、
前記乱数生成器には、複数の前記磁気トンネル接合素子が直列接続されて配置され、
前記書き込み部は、前記複数の前記磁気トンネル接合素子に前記電流を流すことにより、前記複数の磁気トンネル接合素子それぞれの前記磁性層の磁化を互いに独立に確率的に反転させ、
前記読み出し部は、前記複数の磁気トンネル接合素子それぞれの前記磁化を読み取る、乱数生成器。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書等に開示の実施形態は、乱数生成器に関する。
【背景技術】
【0002】
乱数を生成させる方法として、数学アルゴリズムを用いて乱数を生成させる方法がある。
【0003】
しかしながら、これらの数学アルゴリズムにより生成される乱数は、決定論的計算に基づき生成される擬似的な乱数であるため、真の乱数（これを真性乱数と呼ぶ）ではなく、ある一定の周期性を持つ。加えて、初期値が特定されると乱数が完全に再現されてしまうなどの脆弱性を本質的に有している。このような観点から一定の周期性などを持たない真性乱数を生成することが実用上必要不可欠である。
【先行技術文献】
【非特許文献】
【0004】
【文献】S. Mukaida, N. Onizawa, and T. Hanyu, “Design of a low-powerMTJ-based true random number generator using a multi-voltage/currentconverter”,2018 IEEE 48th International Symposium on Multiple-Valued Logic (ISMVL), 2018年5月, pp. 156－161
【発明の概要】
【発明が解決しようとする課題】
【0005】
本明細書等に開示の実施形態が解決しようとする課題の一つは、質の良い、（すなわち、乱雑性の高い）乱数をできるだけ低コストで（すなわち、少ないハードウェア量で、かつ電力消費の少ないハードウェアで）生成させることである。ただし、本明細書等に開示の実施形態により解決される課題は上記課題に限られない。後述する実施形態に示す各構成による各効果に対応する課題を、本明細書等に開示の実施形態が解決する他の課題として位置づけることもできる。
【課題を解決するための手段】
【0006】
実施形態に係る乱数生成器は、書き込み部と、読み出し部と、信号出力部とを備える。書き込み部は、磁気トンネル接合素子の磁性層に電流を流すことにより前記磁性層の磁化を確率的に反転させる。読み出し部は、当該磁化を読み取る。信号出力部は、読み出し部が読み取った磁化を基に乱数を生成する。乱数生成器は、書き込み部及び読み出し部の制御を行うシーケンス制御部を備え、シーケンス制御部は、第１の期間に前記書き込み部に電流を流させるよう制御し、第１の期間の終了後、第１の期間より長い期間である第２の期間経過後に、読み出し部に磁化を読み取らせる。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下、図面を参照しながら、乱数生成器の実施形態について詳細に説明する。ここで、互いに同じ構成には共通の符号を付して、重複する説明は省略する。
【0009】
（第１の実施形態）
図１は、第１の実施形態に係る乱数生成器１００と、乱数生成器１００に接続される周辺機器を示した図である。乱数生成器１００は、ＭＴＪ素子１１０と、シーケンス制御回路１６０と、ＭＴＪ制御回路２００と、信号出力回路１５０と、バッファ１９０と、フィードバック制御回路１８０とを備え、入力装置２０１、メモリ２１０、ディスプレイ２２０、処理回路２３０に適宜接続される。ＭＴＪ制御回路２００は、Ｖ－Ｉコンバータ１１５と、書き込み回路１２０と、読み出し回路１３０と、消去回路１４０とを備える。なお、シーケンス制御回路１６０、書き込み回路１２０、読み出し回路１３０、消去回路１４０、信号出力回路１５０、フィードバック制御回路１８０は、それぞれ、シーケンス制御部、書き込み部、読み出し部、消去部、信号出力部、フィードバック制御部の一例である。
図１は、第１の実施形態に係る乱数生成器１００と、乱数生成器１００に接続される周辺機器を示した図である。乱数生成器１００は、ＭＴＪ素子１１０と、シーケンス制御回路１６０と、ＭＴＪ制御回路２００と、信号出力回路１５０と、バッファ１９０と、フィードバック制御回路１８０とを備え、入力装置２０１、メモリ２１０、ディスプレイ２２０、処理回路２３０に適宜接続される。ＭＴＪ制御回路２００は、Ｖ－Ｉコンバータ１１５と、書き込み回路１２０と、読み出し回路１３０と、消去回路１４０とを備える。なお、シーケンス制御回路１６０、書き込み回路１２０、読み出し回路１３０、消去回路１４０、信号出力回路１５０、フィードバック制御回路１８０は、それぞれ、シーケンス制御部、書き込み部、読み出し部、消去部、信号出力部、フィードバック制御部の一例である。
【0010】
ＭＴＪ素子１１０は、後述する磁気トンネル接合を利用した素子である。書き込み回路１２０、読み出し回路１３０、消去回路１４０は、それぞれ、ＭＴＪ素子１１０に対してそれぞれ書き込み、読み出し、消去の制御を行う回路により例えば構成される。また、シーケンス制御回路１６０は、例えば電子回路等で構成され、書き込み回路１２０、読み出し回路１３０、消去回路１４０の動作の制御を行う。ここで、シーケンス制御回路１６０は、書き込み回路１２０の制御の際、所定の電子回路で構成されるＶ－Ｉコンバータ１１５に電圧を印加し、Ｖ－Ｉコンバータ１１５が印加された電圧を電流に変換することで、書き込み回路１２０の制御を行う。シーケンス制御回路１６０は、典型的には、デジタル入力をアナログ信号に変換するＤＡＣ（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）を備える。信号出力回路１５０、バッファ１９０及びフィードバック制御回路１８０は、それぞれ所定の電子回路等で構成され、それぞれ、ＭＴＪ素子１１０に読み出し電流を流した時の電圧値を読み取り乱数ビット値を生成する処理、出力した乱数を一時的に蓄積する処理、乱数生成器１００のフィードバック制御を行う処理をそれぞれ実行する。
【0011】
また、入力装置２０１は、操作者からの各種指示や情報入力を受け付ける、例えば、マウスやトラックボール等のポインティングデバイス、モード切替スイッチ等の選択デバイス、あるいはキーボード等の入力デバイスである。メモリ２１０は、乱数生成器１００により生成された乱数や、種々のデータを記憶するメモリであり、例えば、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フラッシュメモリ等の半導体メモリ素子、ハードディスク、光ディスク等である。ディスプレイ２２０は、種々の解析結果等をユーザに表示するディスプレイであり、例えば液晶表示器等の表示デバイスである。
【0012】
乱数生成器１００が生成した乱数は、処理回路２３０が実行するプログラムにおいて使用される。処理回路２３０は、プログラムをメモリ２１０から読み出し、実行することで各プログラムに対応する機能を実現するプロセッサである。なお、ここで、「プロセッサ」という文言は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）或いは、特定用途向け集積回路（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＡＳＩＣ）、プログラマブル論理デバイス（例えば、単純プログラマブル論理デバイス（Ｓｉｍｐｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ：ＳＰＬＤ）、複合プログラマブル論理デバイス（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ：ＣＰＬＤ）、及びフィールドプログラマブルゲートアレイ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ：ＦＰＧＡ））等の回路を意味する。プロセッサはメモリ２３０に保存されたプログラムを読み出し実行することで機能を実現する。
【0013】
以下、各部分の詳細について、図２～１７を用いて順次説明する。
【0014】
なお、本明細書の全体構成としては、まずはじめに、図２を用いて、磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）素子１１０の動作及び乱数生成の原理について説明する。図３～図７では、第１の実施形態に係る乱数生成器１００においてシーケンス実行時にＤｅａｃｔｉｖａｔｉｏｎ Ｔｉｍｅを用いる構成について説明する。図８及び図９では、複数の磁気トンネル接合素子１１０が直列接続されて配置される構成について説明する。図１０～図１２Ｃでは、信号出力回路１５０の信号処理において差動増幅を行う構成について説明する。図１３～図１５では、直列接続された磁気トンネル接合素子１１０を、さらに並列接続する構成について説明する。図１６～図１７では、さらなる実施形態について説明する。図１８～図１９では、乱数生成器のフィードバック制御について、特に３状態フィードバック制御について説明する。
【0015】
はじめに、図２を用いて、磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）素子１１０の動作及び実施形態に係る乱数生成器１００が乱数を生成させる原理について説明する。
【0016】
図２に、磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）１１０の構成が示されている。ＭＴＪ素子１１０は、ナノメートルスケールの薄い絶縁層を２つの強磁性層で挟んだ積層構造で構成され、典型的には、磁化方向が反転しにくい強磁性層である参照層１１と、磁化方向が反転しやすい強磁性層である自由層１０と、その間の絶縁体１２（トンネル障壁）とからなる。ここで、トンネル磁気抵抗（ＴＭＲ：Ｔｕｎｎｅｌ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔａｎｃｅ）効果により、参照層１１と自由層１０との間の電気抵抗が、参照層１１の磁化に対する自由層１０の磁化の向きによって変化する。具体的には、磁化の向きが同じであれば低抵抗、逆であれば高抵抗となる。このことを利用して、ＭＴＪ素子１１０は、例えば、メモリとして用いることができる。
【0017】
ところで、ＭＴＪ素子１１０に対しては、スピン注入磁化反転により、自由層１０の磁化方向を反転させることができる。すなわち、図２において、書き込み回路１２０が、ＭＴJ素子１１０の自由層１０に例えば端子１４から端子１５へ、左から右へ書き込み電流１６を流したとすると、流した電流に応じて、一定の確率で自由層１０の磁化方向が反転する。ここで、自由層１０の磁化方向が反転した場合、参照層１１と自由層１０との間の電気抵抗が変化するので、読み出し回路１３０が、端子１３と端子１４及び端子１５の間に、すなわち絶縁体１２を挟んで参照層１１と自由層１０との間に読み出し電流１７を流し、端子１３と端子１４または端子１５との間の電圧値を測定することで、参照層１１と自由層１０との間の電気抵抗を読み出すことができる。なお、書き込み回路１２０が流す電流の大きさに応じて、自由層１０の磁化方向が反転する確率は変化し、電流の大きさが小さい極限では磁化方向が反転する確率は０％に近く、また、電流の大きさが大きい極限では磁化方向が反転する確率は１００％に近くなる。すなわち、書き込み回路１２０が流す電流の大きさを適切に選べば、自由層１０の磁化方向が反転する確率が、概ね５０％となるように調整することができる。後述するように、乱数生成器としてＭＴＪ素子１１０を用いる場合、書き込み回路１２０が書き込み時に流す電流の値は、自由層１０の磁化方向が反転する確率が、概ね５０％となるような値に設定される。
【0018】
また、消去回路１４０が、例えば、ＭＴＪ素子１１０の自由層１０に書き込み電流とは逆向きに十分大きな電流、すなわち、自由層１０の磁化方向が反転してもとの状態に戻る確率がほぼ１００％になるような電流を自由層１０に流すことで、自由層１０の磁化をリセットすることができる。
【0019】
続いて、ＭＴＪ素子１１０を用いた乱数生成について説明する。
【0020】
乱数を生成させる方法として、所定の数学アルゴリズムに用いて乱数を生成させる方法がある。しかしながら、これらの数学アルゴリズムにより生成される乱数は、実際には確定的な計算により生成される擬似的な乱数であるため、真の乱数ではなく、一定の周期性を持つ。このような観点から一定の周期性を持たない乱数を生成することがのぞましい。ここで、例えば、電流を流したときの磁化の反転現象を乱数生成に用いると、電流を流した時の磁化の反転は量子力学により与えられる確率的な過程であるので、生成される乱数の非周期性が物理的に保証される。
【0021】
ここで、上述したように、書き込み回路１２０が上述の所定の書き込み電流を流すと、概ね５０％の確率で、自由層１０の磁化方向が反転する。従って、書き込み回路１２０が書き込み電流を流したあと、読み出し回路１３０が参照層１１と自由層１０の間の電気抵抗を測定し、例えば、高抵抗状態を「１」、低抵抗状態を「０」とすることで、書き込み回路１２０の書き込み電流に対して、５０％の確率で、それぞれ「１」及び「０」となるバイナリ信号を得ることできる。このように、ＭＴＪ素子１１０は、乱数生成器１００として用いることができる。
【0022】
続いて、シーケンス制御回路１６０の行う制御について説明する。シーケンス制御回路１６０は、書き込み回路１２０、読み出し回路１３０及び消去回路１４０に制御信号を送信することにより、ＭＴＪ素子１１０の制御を行う。
【0023】
まずはじめに、比較例に係る乱数生成器１００においてシーケンス制御回路１６０が行う制御について説明する。
【0024】
図３に、比較例に係る乱数生成器１００において、シーケンス制御回路１６０が実行するシーケンスの一例が示されている。
【0025】
はじめに、シーケンス制御回路１６０は、書き込み期間５において、Ｖ－Ｉコンバータ１１５に書き込み電圧１を印加する。書き込み回路１２０は、Ｖ－Ｉコンバータ１１５により生成された書き込み電流１６を、ＭＴＪ素子１１０の自由層１０に流す。これにより、自由層１０の磁化が、一定の確率で反転する。続いて、書き込み期間５の直後の読み出し期間６において、シーケンス制御回路１６０の制御を受けた読み出し回路１３０は、読み出し電圧２を印加する。これにより、自由層１０と参照層１１との間の抵抗が読み出される。信号出力回路１５０は、ＭＴＪ素子１１０に読み取り電流を流した時の電圧値を基に、１ビットの乱数４を生成する。続いて、シーケンス制御回路１６０の制御を受けた消去回路１４０は、消去期間７において、消去電圧３を印加し、書き込み電流１６と逆方向に電流を流す。これにより、ＭＴＪ素子１１０の自由層１０の磁化がリセットされる。ここで、書き込み期間５、読み出し期間６、及び消去期間７は、それぞれ概ね５ｎｓであり、これらの期間は概ね連続する期間となる。
【0026】
しかしながら、このような比較例のシーケンスチャートでは、生成された乱数の乱数としての質が低下する場合があった。
【0027】
そこで、我々は、図３の比較例のシーケンスチャートを用いた場合に生成された乱数の乱数としての質が低下する原因の一つとして、自由層１０に電荷が蓄積されることに着目した。
【0028】
図４は、比較例に係るシーケンスチャートにおいて、自由層１０に蓄積される電荷のシミュレーションを行ったシミュレーション結果である。すなわち、比較例に係るシーケンスチャートを実行した場合、グラフ９ａで示されるように、消去期間７においては、電荷の蓄積パラメータは０から１に変化し、電荷が蓄積する。つづいて、グラフ９ｂで示されるように、書き込み期間５において、電荷の蓄積パラメータは１から－０．２３に変化する。つづいて、グラフ９ｃで示されるように、読み出し期間６において、電荷の蓄積パラメータは、－０．２３からゆるやかに回復する。
【0029】
すなわち、比較例に係るシーケンスにおいては、読み出し期間６の開始時に、電荷の蓄積パラメータが０でない値をとり、電荷の一部が読み出し期間６の開始時に、自由層１０に残留している。この結果、生成された乱数の質が低下する場合があった。
【0030】
実施形態は、かかる知見に基づくものである。すなわち、実施形態の乱数生成器１００は、磁気トンネル接合素子の磁性層に電流を流すことにより当該磁性層の磁化を確率的に反転させる書き込み回路１２０と、磁化を読み取る読み出し回路１３０と、読み出し回路１３０が読み取った磁化を基に乱数を生成する信号出力回路１５０と、書き込み回路１２０及び読み出し回路１３０の制御を行うシーケンス制御回路１６０とを備えるものであって、シーケンス制御回路１６０は、第１の期間に書き込み回路１２０に電流を流させるように制御し、第１の期間の終了後、第２の期間経過後に、読み出し回路１３０に磁化を読みとらせるものである。ここで、第２の期間は、典型的には第１の期間より長い期間であり、例えば第１の第１の期間の３倍以上の期間であり、例えば１５ｎｓ以上の期間である。このことにより、生成された乱数の品質を高めることができる。
【0031】
図５に、実施例に係る乱数生成器１００において、シーケンス制御回路１６０が実行するシーケンスの一例が示されている。
【0032】
はじめに、シーケンス制御回路１６０は、第１の期間である書き込み期間５において、Ｖ－Ｉコンバータ１１５に書き込み電圧１を印加し、書き込み回路１２０に電流を流させるように制御する。書き込み期間５は、例えば、５ｎｓであり、書き込み電流は、例えば１００μＡである。
【0033】
続いて、シーケンス制御回路１６０は、磁性層である自由層１０に蓄積された電荷が消失するまでの時間である第２の期間８ａだけ読み取り回路１３０を待機させる。以下、第２の期間８ａを、必要に応じて、待機時間（deactivation time）と称する。磁性層である自由層１０に蓄積された電荷が消失するまでの時間である第２の期間８ａは、典型的には第１の期間５よりは長い期間であり、例えば第１の期間の３倍以上の期間、例えば１５ｎｓである。
【0034】
続いて、シーケンス制御回路１６０は、第１の期間の終了後、第２の期間８ａ経過後の読み出し期間６に、読み出し回路１３０に読み出し電圧２を印加させ磁化を読み取らせる。読み出しの期間は、例えば５ｎｓであり、読み出し電流は１０μＡ程度である。
【0035】
続いて、シーケンス制御回路１６０は、消去期間７に、消去回路１４０に消去電圧３を印加し、ＭＴＪ素子１１０の自由層１０の磁化をリセットする。ここで、消去電流は、おおむね－６００μＡ程度である。
【0036】
続いて、シーケンス制御回路１６０は、消去回路１４０により磁性層である自由層１０に蓄積された電荷が消失するまでの時間である第３の期間８ｂだけ、書き込み回路１２０を待機させる。消去回路１４０により磁性層である自由層１０に蓄積された電荷が消失するまでの時間である第３の期間８ｂは、典型的には消去期間７よりは長い期間であり、例えば消去期間の３倍以上の期間、例えば１５ｎｓである。
【0037】
図６は、実施形態に係るシーケンスチャートにおいて、自由層１０に蓄積される電荷のシミュレーションを行ったシミュレーション結果である。すなわち、実施形態に係るシーケンスチャートを実行した場合、グラフ９ｄに示されるように、書き込み期間９ｄにより電荷の蓄積を表すパラメータが０から－０．５に変化し、書き込み期間９ｄの終了後には自由層１０に電荷が蓄積されているが、１５ｎｓの待機時間を挟むことにより、曲線９ｅに示されるように、待機時間の終わりでは電荷の蓄積を表すパラメータが０となる。この結果、グラフ９ｆに示されるように、読み出し期間における電荷の蓄積を表すパラメータが０で推移する。この結果、生成される乱数の質が向上する。
【0038】
続いて、グラフ９ｇに示されるように、消去期間９ｇにより電荷の蓄積を表すパラメータが０から１に変化し、消去期間９ｇの終了後には自由層１０に電荷が蓄積されているが、１５ｎｓの待機時間を挟むことにより、曲線９ｈに示されるように、待機時間の終わりでは電荷の蓄積を表すパラメータが０となる。別の言い方をすれば、図４、図６、及び上述するMTJの電荷の蓄積を表すパラメータは、磁化の反転確率Pにより定義され、消去または書き込み電流により、正にチャージされるときは反転確率Pに等しく、負にチャージされるときは、反転確率Pに負の符号を付けた値に等しい動作を示す。この結果、次の書き込みサイクルを電荷の蓄積を表すパラメータが０の状態から開始することができ、生成される乱数の質が向上する。
【0039】
このように、磁性層に蓄積された電荷が消失するまでの期間を待機時間としてシーケンスに組み込むことで、生成される乱数の質を向上させることができる。
【0040】
図７に、１個のＭＴＪ素子を使用する場合における乱数生成器１００の回路構成が示されている。図１と図７において、同じ符号が割り振られている構成は、それぞれ対応する構成となる。なお、差動増幅器１５１及びＤＡＣ１８４については、それぞれ図１０及び図１８で説明する。
【0041】
なお、図５及び図７では、乱数生成器１００が１個のＭＴＪ素子１１０のみを使用して乱数を生成する場合について説明したが、実施形態はこれに限られない。乱数生成器１００には、複数のＭＴＪ素子１１０が直列接続されて配置されてもよい。これにより、１度の電流の注入で複数のＭＴＪ素子１１０に関して乱数生成することができる。図８及び図９を用いて、複数の磁気トンネル接合素子１１０を直列接続する構成について説明する。図８は、複数のＭＴＪ素子を直列接続する場合における回路の一例であり、図９は、かかる場合のシーケンスチャートの一例である。
【0042】
図８において、複数のＭＴＪ素子１１０であるＭＴＪ１～ＭＴＪ１０は直列に接続されている。ここで、複数のＭＴＪ素子１１０であるＭＴＪ１～ＭＴＪ１０が直列に接続されるとは、それらの素子の自由層１０同士が直列に接続されることを意味し、従って、書き込み回路１２０が一度電流を流すと、当該電流により、複数のＭＴＪ素子１１０の自由層１０のそれぞれの磁化の方向が一度に一定の確率で反転する。すなわち、複数のＭＴＪ素子１１０に関する書き込みは、一度に行われる。換言すると、書き込み回路１２０は、複数のＭＴＪ素子１１０に電流を流すことにより、複数ＭＴＪ素子それぞれの磁性層の磁化を互いに独立に確率的に反転させる。なお、電流による磁化の方向の反転は、確率的な現象であるから、例えばあるＭＴＪ素子１１０で磁化の方向が反転したからといって、隣のＭＴＪ素子１１０でも同じく磁化の方向が反転するとは限らず、磁化の方向が反転するか否かは、ＭＴＪ素子１１０ごとに独立に観測される。
【0043】
一方で、図８の回路図からもわかる通り、各ＭＴＪ素子１１０に対する読み出しは、ＭＴＪ素子１１０ごとに独立に行われる。すなわち、複数のＭＴＪ素子１１０に関する読み出しは、ＭＴＪ素子１１０ごとに順次行われる。すなわち、読み出し回路１３０は、複数のＭＴＪ素子それぞれの磁化（すなわち磁化状態に応じた抵抗値の大小）を読み取る。
【0044】
図９に、複数の磁気トンネル接合素子１１０を直列接続する場合のシーケンスチャートの一例が示されている。一つの磁気トンネル接合素子１１０を用いて乱数生成を行う場合のシーケンスチャートである図５と、読み出し期間６に印加される読み出し電圧２以外の構成は同様であるので繰り返しての説明は省略する。複数の磁気トンネル接合素子１１０を直列接続する場合、読み出し期間６は、それぞれのＭＴＪ素子の読み出し期間１２ａ、１２ｂ、１２ｃ、…から構成される。例えば、読み出し回路１３０は、読み出し期間１２ａ中に、１番目のＭＴＪ素子ＭＴＪ１の読み出しを行い、読み出し期間１２ｂ中に、２番目のＭＴＪ素子ＭＴＪ２の読み出しを行い、読み出し期間１２ｃ中に、３番目のＭＴＪ素子ＭＴＪ３の読み出しを行い、これらの読み出しは順次行われる。
【0045】
このように、それぞれのＭＴＪ素子ごとに独立に乱数ビットが生成されるので、実施形態に係る乱数生成器１００は、１回の読み出し期間６で複数ビットの乱数を生成することができ、乱数生成の効率が上昇する。
【0046】
【0047】
図１０は、実施形態に係る乱数生成器における信号出力回路の構成を示した図である。図１０に示されるように、実施形態では、読み出し回路１３０がＭＴＪ素子１１０に流す読み出し電流により得られた電圧と、後述する基準回路１５２により得られた基準電流により得られた電圧の差を、差動増幅器１５１が増幅することにより、信号出力回路１５０は、出力信号を生成する。
【0048】
まず、図１１を用いて、信号出力回路１５０がかかる構成を有する背景について説明する。図１１に、読み出し回路１３０の回路構成の一例が示されている。図１１の回路において、読み出し回路１３０における出力電圧２０とインバーターＩＮＶ１の閾値電圧ＶＴＨ１とが比較され、例えば出力電圧２０が閾値電圧ＶＴＨ１を上回る場合には出力結果Ｖｏｕｔは１となり、出力電圧２０が閾値電圧ＶＴＨ１を下回る場合には出力結果Ｖｏｕｔは０となる。ここで、通常、出力電圧２０は、ＭＴＪ素子１１０が低抵抗である場合には、閾値電圧ＶＴＨ１を下回り、逆にＭＴＪ素子１１０が高抵抗である場合には、閾値電圧ＶＴＨ１を上回るように設計される。
【0049】
しかしながら、読み出し回路１３０の電子回路は、ＭＴＪ素子１１０などの素子、およびスイッチング素子回路自身の抵抗のばらつきがある。この結果、例えば、ＭＴＪ素子１１０が低抵抗である場合でも、閾値電圧ＶＴＨ１を上回ったり、逆にＭＴＪ素子１１０が高抵抗である場合には、閾値電圧ＶＴＨ１を下回ってしまったりし、その結果常に０または１が出力され、回路が正しく動作しない場合がある。
【0050】
かかる背景に鑑みて、実施形態に係る乱数生成器１００においては、信号出力回路１５０は、磁気トンネル接合素子の電気的特性を取得するための基準回路１５２を設ける。つづいて、差動増幅器１５１が、読み出し回路１３０が出力する信号と、基準回路が出力する信号との間で差動増幅を行って、乱数の基となる差動増幅信号を生成し後段の回路に出力する。これにより、回路自身のばらつきが影響する読み出し回路１３０の動作を安定させることができる。
【0051】
図１２Ａ、図１２Ｂ及び図１２Ｃに、かかる回路構成の一例が示されている。図１２Ａは、信号出力回路１５０の全体構成を示し、図１２Ａの読み出し回路１３０及び差動増幅器１５１は、図１０の対応する構成にそれぞれ対応する。図１２Ｂは、差動増幅器１５１と差動増幅器１５１に接続される基準回路１５２についてより詳細に示した図である。図１２Ｂに示されているように、差動増幅器１５１は、読み出し回路１３０からの出力電圧１５３と、基準回路１５２からの出力電圧との差を増幅して後段の回路に出力する。ここで、基準回路１５２が出力する電圧は、ＭＴＪ素子１１０の低抵抗時の電圧をＶＬとし、ＭＴＪ素子１１０の高抵抗時の電圧ＶＨとして、例えば（ＶＬ＋ＶＨ）／２となるように設計される。これにより、信号出力回路１５０は、ＭＴＪ素子１１０が低抵抗時には、信号値「０」を後段の回路に出力し、ＭＴＪ素子１１０が高抵抗時には、信号値「１」を後段の回路に安定に出力することができる。
【0052】
次に、基準回路１５２の動作について説明する。図１２Ｃは、基準回路１５２において、ＭＴＪ素子の参照抵抗値を決定する回路１７０の内部回路図である。ここで、基準回路１５２における回路１７０は、直列接続された２つのＭＴＪ素子を有する。ここでの、直列接続とは前記とは異なり、ＭＴＪ素子を可変抵抗素子と見なした場合の接続である。一例として、図１２Ｃに示されているように、回路１７０において、ＭＴＪ素子１７４及びＭＴＪ素子１７５が、抵抗読み出し時のパス１７３において、直列接続されるように配置される。
【0053】
ここで、基準回路１５２は、書き込みパス１７１及び書き込みパス１７２を用いて、ＭＴＪ素子１７４とＭＴＪ素子１７５とに互いに逆向きに大きい電流を流すことにより、ＭＴＪ素子１７４の抵抗及びＭＴＪ素子１７５の抵抗のうち、片方が低抵抗時の抵抗となり、他方が高抵抗時の抵抗となるように調整を行う。一例として、基準回路１５２は、図１２Ｃに示される方向でＭＴＪ素子１７４とＭＴＪ素子１７５とに互いに逆向きに電流を流すことにより、ＭＴＪ素子１７４の抵抗を高抵抗ＲＨ状態に固定し、ＭＴＪ素子１７５の抵抗を低抵抗ＲＬ状態にする。
【0054】
続いて、基準回路１５２は、回路の動作を書き込みパス１７１及び書き込みパス１７２から読み出しパス１７３に変更する。この時、ＭＴＪ素子１７４とＭＴＪ素子１７５とは直列接続されるから、回路の合成抵抗はＲＬ＋ＲＨとなる。従って、回路１７０は、読み出しパス１７３の動作時に、読み出し回路１３０の出力電流をＩとして、Ｉ／２の電流を読み出すパス１７３に流すことにより、（ＶＬ＋ＶＲ）／２の出力電圧を出力することができる。このような構成を取ることで、信号出力回路１５０の動作を安定させることができる。
【0055】
続いて、図１３～図１５を用いて、直列接続された磁気トンネル接合素子１１０を、さらに並列接続する構成について説明する。直列接続された磁気トンネル接合素子１１０を、さらに並列接続することで、単位時間に生成することのできる乱数の数を増加させることができ、乱数の生成効率を更に高めることができる。
【0056】
【0057】
図１３は、直列接続された磁気トンネル接合素子１１０を、さらに並列接続した場合の回路構成の一例を示している。すなわち、乱数生成器１００には、直列接続された複数のＭＴＪ素子１１０が複数個並列接続される。図１３の例では、ＭＴＪ０１、ＭＴＪ０２、ＭＴＪ０３、ＭＴＪ０４、ＭＴＪ０５の５つのＭＴＪ素子１１０が直列接続され、これが、ＲＢＧ＿０、ＲＢＧ＿１、ＲＢＧ＿２の３列に並列接続されている場合が示されている。ここで、ＭＴＪ素子のそれぞれについて、書き込み回路１２０、読み出し回路１３０、及び消去回路１４０が、これまでに述べた処理を行って、信号の書き込み、読み出し及び消去を行う。ここで、書き込み処理については１列のＭＴＪ素子に対して同時に処理が行われるのに対して、読み出し処理については、ＭＴＪ素子一つ一つに対して、順番に処理が行われる。例えば、読み出し回路１３０は、ＭＴＪ０１、ＭＴＪ０２，ＭＴＪ０３、ＭＴＪ０４、ＭＴＪ０５のＭＴＪ素子それぞれについて、順番に読み出し処理を行う。また、信号出力回路１５０は、それぞれのＭＴＪ素子に読み出し電流を流した時の電圧値と、上述の基準回路１５２との出力結果を比較して差動増幅器１５１（Ｄｉｆｆｅｒｅｎｔｉａｌ Ａｍｐｌｉｆｉｅｒ）による差動増幅処理を行って、乱数信号を生成し、一列分の乱数信号を生成する。例えば、信号出力回路１５０は、ＭＴＪ素子ＭＴＪ０１に読み出し電流を流した時の出力電圧と、ＭＴＪ素子ＭＴＪ０１に対応する基準回路１５２により出力される出力電圧とを比較して差動増幅器ＤＡ０１による差動増幅処理を行って、１個の乱数信号を生成する。また、信号出力回路１５０は、ＭＴＪ素子ＭＴＪ０２に読み出し電流を流した時の出力電圧と、ＭＴＪ素子ＭＴＪ０２に対応する基準回路１５２により出力される出力電圧とを比較して差動増幅器ＤＡ０２による差動増幅処理を行って、１個の乱数信号を生成する。ＭＴＪ素子ＭＴＪ０３、ＭＴＪ０４、ＭＴＪ０５等についても同様の処理が行われ、これらの１個の乱数信号が複数個まとめられて、一列分の乱数信号が生成される。
【0058】
このように、図１３に示されるように、信号出力回路１５０は、列ＲＢＧ＿０について、ＭＴＪ素子ＭＴＪ０１、ＭＴＪ０２、ＭＴＪ０３、ＭＴＪ０４、ＭＴＪ０５に読み出し電流を流した時に得られる電圧値を基に一列分の乱数信号１５４ａ（乱数列ＲＮ０）を生成し、列ＲＢＧ＿１について、ＭＴＪ素子ＭＴＪ１１、ＭＴＪ１２、ＭＴＪ１３、ＭＴＪ１４、ＭＴＪ１５に読み出し電流を流した時に得られる電圧値を基に一列分の乱数信号１５４ｂ（乱数列ＲＮ１）を生成し、列ＲＢＧ＿２について、ＭＴＪ素子ＭＴＪ２１、ＭＴＪ２２、ＭＴＪ２３、ＭＴＪ２４、ＭＴＪ２５に読み出し電流を流した時に得られる電圧値を基に一列分の乱数信号１５４ｃ（乱数列ＲＮ２）を生成する。続いて、信号出力回路１５０は、乱数信号１５４ａと乱数１５４ｂと乱数信号１５４ｃとをＯＲゲート１５５で結合し、乱数を連続的に生成し、結果をバッファ１９０に出力する。すなわち、信号出力回路１５０は、並列接続された個々のＭＴＪ素子から得られた情報を統合して、乱数を生成する。バッファ１９０は、信号出力回路１５０が出力した信号を一時的に格納し、適当な長さの乱数列が生成されると、生成された最終的な乱数列を、処理回路２３０に出力する。
【0059】
バッファ１９０の役割としては、複数サイクルで出力されるビット列の時間間隔を均等にすることが挙げられる。実施形態に係るシーケンスは、待機時間を含むので、生成された乱数列は時間的に不均等になりやすいが、バッファ１９０が存在することで、生成された乱数列が時間的に均等となる。
【0060】
また、信号出力回路１５０の出力端子は、フィードバック制御回路１８０と接続され、ＭＴＪ素子１１０に入力される電流に関するフィードバック制御も合わせて行われる。
【0061】
図１４Ａに、シーケンス制御回路１６０がかかる処理を実行するにあたって実行するシーケンスの一例が示されている。書き込み回路１２０は、書き込み期間１ａにおいて、シーケンス制御回路１６０の制御を受けてＶ－Ｉコンバータ１１５に入力された電圧に基づいて生成された電流を、列ＲＢＧ＿０について、即ちＭＴＪ素子ＭＴＪ０１、ＭＴＪ０２等に流す。読み出し回路１３０は、シーケンス制御回路１６０の制御を受けて、書き込み期間１ａから所定の待機時間(Ｄｅａｃｔｉｖａｔｉｏｎ Ｔｉｍｅ)である１５ｎｓが経過したのち、読み出し期間２ａにおいて、ＭＴＪ素子ＭＴＪ０１、ＭＴＪ０２等に、読み出し電圧を印加する。また、読み出し期間２ａの経過後、消去回路１４０は、消去期間３ａにおいて、ＭＴＪ素子ＭＴＪ０１、ＭＴＪ０２等の磁化をリセットする。また、書き込み回路１２０は、磁化のリセットから所定の待機時間経過後、再び書き込み処理を行う。
【0062】
また、これらの列の隣の列である列ＲＢＧ＿１、即ちＭＴＪ素子ＭＴＪ１１、ＭＴＪ１２等について、書き込み回路１２０は、書き込み期間１ａが経過した直後の書き込み期間１ｂにおいて、シーケンス制御回路１６０の制御を受けてＶ－Ｉコンバータ１１５に入力された電圧に基づいて生成された電流を、ＭＴＪ素子ＭＴＪ１１、ＭＴＪ１２等に流す。また、同様に、読み出し回路１３０は、シーケンス制御回路１６０の制御を受けて、書き込み期間１ｂから所定の待機時間である１５ｎｓが経過したのち、読み出し期間２ｂにおいて、ＭＴＪ素子ＭＴＪ１１、ＭＴＪ１２等に、読み出し電圧を印加する。また、読み出し期間２ｂの経過後、消去回路１４０は、消去期間３ｂにおいて、ＭＴＪ素子ＭＴＪ１１、ＭＴＪ１２等の磁化をリセットする。また、書き込み回路１２０は、磁化のリセットから所定の待機時間経過後、再び書き込み処理を行う。
【0063】
同様に、更に隣の列である列ＲＢＧ＿２、即ちＭＴＪ素子ＭＴＪ２１、ＭＴＪ２２等について、書き込み回路１２０は、書き込み期間１ｂが経過した直後の書き込み期間１ｃにおいて、シーケンス制御回路１６０の制御を受けてＶ－Ｉコンバータ１１５に入力された電圧に基づいて生成された電流を、ＭＴＪ素子ＭＴＪ２１、ＭＴＪ２２等に流す。また、同様に、読み出し回路１３０は、シーケンス制御回路１６０の制御を受けて、書き込み期間１cから所定の待機時間が経過したのち、読み出し期間２ｃにおいて、ＭＴＪ素子ＭＴＪ２１、ＭＴＪ２２等に、読み出し電圧を印加する。また、読み出し期間２ｃの経過後、消去回路１４０は、消去期間３ｃにおいて、ＭＴＪ素子ＭＴＪ２１、ＭＴＪ２２等の磁化をリセットする。また、書き込み回路１２０は、磁化のリセットから所定の待機時間経過後、再び書き込み処理を行う。
【0064】
【0065】
はじめに、読み出し回路１３０は、列ＲＢＧ＿０について、読み出し期間２ａにおいてＭＴＪ素子ＭＴＪ０１、ＭＴＪ０２等に読み出し電圧を印加し、これに伴って信号出力回路１５０は乱数信号１５４ａ（乱数列ＲＮ０）を生成する。具体的には、読み出し回路１３０は、読み出し期間２ａにおいてＭＴＪ素子ＭＴＪ０１に読み出し電圧を印加し、これに伴って信号出力回路１５０は乱数信号１５ａを生成する。読み出し回路１３０は、読み出し期間２ａにおいてＭＴＪ素子ＭＴＪ０２に読み出し電圧を印加し、これに伴って信号出力回路１５０は乱数信号１５ｂを生成する。読み出し回路１３０は、読み出し期間２ａにおいてＭＴＪ素子ＭＴＪ０３に読み出し電圧を印加し、これに伴って信号出力回路１５０は乱数信号１５ｃを生成する。これらの一連の処理により、信号出力回路１５０は乱数信号１５４ａ（乱数列ＲＮ０）を生成する。
【0066】
同様に、読み出し回路１３０は、列ＲＢＧ＿１について、読み出し期間２ｂにおいてＭＴＪ素子ＭＴＪ１１、ＭＴＪ１２等に読み出し電圧を印加し、これに伴って信号出力回路１５０は乱数信号１５４ｂ（乱数列ＲＮ１）を生成する。また、読み出し回路１３０は、列ＲＢＧ＿２について、読み出し期間２ｃにおいてＭＴＪ素子ＭＴＪ２１、ＭＴＪ２２等に読み出し電圧を印加し、これに伴って信号出力回路１５０は乱数信号１５４ｃ（乱数列ＲＮ２）を生成する。
【0067】
ここで、ＯＲゲート１５５は、列ＲＢＧ＿０について生成された乱数列ＲＮ０と、列ＲＢＧ＿１について生成された乱数列ＲＮ１と、列ＲＢＧ＿２について生成された乱数列ＲＮ２との間でＯＲ処理を行う。これにより、図１４Ｂの最下段に示されるように、期間１６全体を通じて、信号出力回路１５０は、乱数列を連続的に生成することができる。
【0068】
なお、実施形態は上述の例に限られず、例えば図１５のようにＭＴＪ素子１１０を９並列に接続してもよい。ここで、図１５のようにＭＴＪ素子１１０を９並列にする理由は以下の通りである。すなわち、一つのＭＴＪ素子１１０に着目すると、４５ｎｓあたり１ビットの乱数が生成される。また、一つのＭＴＪ素子１１０に着目すると、読み出しに要する時間は５ｎｓである。従って、４５ｎｓ÷５ｎｓ＝９並列とすると、常にいずれかのＭＴＪ素子でデータの読み出しが行われていることになる。従って、それら並列回路それぞれのデジタル信号をＯＲ回路で加算することにより、信号出力回路１５０は、待機時間なしに、連続的に乱数生成を行うことができる。
【0069】
図１６は、直列接続するＭＴＪ素子数が接続可能な最大個数となるｎ個とする乱数生成器１００の構成を示す。最大個数のｎは、温度及びプロセス変動により決まるＭＴＪの磁化反転確率が５０％となるための書き込み電流の最大ＩＳＷ＿ｍａｘと、最小の電源電圧条件ＶＤＤ＿ｍｉｎにより、ＭＴＪ単体の書き込み電極間の抵抗をＲｗ＿ｍｔｊとして、図に示す書き込み電流経路に沿う各ＭＯＳのソース・ドレイン間の電圧をＶｓｄ＿１，Ｖｓｄ＿２，Ｖｓｄ＿３、Ｖｓｄ＿４とすると、直列接続されたｎ個のＭＴＪの書き込み電極ｎ０－ｎ１間の電位降下が、ＩＳＷ＿ｍａｘ×Ｒｗ＿ｍｔｊ×ｎ＜ＶＤＤ＿ｍｉｎ－（Ｖｓｄ＿１＋Ｖｓｄ＿２＋Ｖｓｄ＿３＋Ｖｓｄ＿４）を満たす最大の整数ｎとして決めることができる。換言すると、乱数生成器１００には、ＭＴＪ素子の書き込み電流の最大値ＩＳＷ＿ｍａｘと、電源電圧条件ＶＤＤ＿ｍｉｎとに基づいて定められた数ｎの複数の前記磁気トンネル接合素子が直列接続されて配置される。
【0070】
図１７は、直列接続されたｎ個のＭＴＪ素子を、並列接続可能な最大個数となるｍ列とした乱数生成器１００のシーケンスを示す。図では、直列接続されたｎ個のＭＴＪ素子で構成された各乱数生成の列ＲＢＧ０～ＲＢＧｍ－１の書き込み期間ｔＷ、読み出し期間ｔＲ、消去期間ｔＥと、所定の待機時間１５ｎｓを読み出し期間ｔＲと書き込み期間ｔＷの直前に設けた動作のタイミングと、各読み出し期間ｔＲが、ＭＴＪ１素子当りの読み出し期間をｔＲＳとしてｎ個のＭＴＪの連続する読み出し期間ｔＲ＝ｔＲＳ×ｎとして各ＭＴＪの読み出しを行うことを示し、各列ＲＢＧ０～ＲＢＧｍ－１の動作のタイミングは読み出し期間ｔＲづつずらしたタイミングとすることにより、１周期となるｔＣＹＣの期間にｎ×ｍ個のＭＴＪから連続する乱数列ＲＮが生成される。従って、並列接続する乱数生成列の最大個数ｍは、ｔＣＹＣ／ｔＲを越えない最大の整数として決定される。
【0071】
【0072】
ここで、フィードバック制御とは、書き込み回路１２０がＭＴＪ素子１１０に入力する電流の値を、信号出力回路１５０に基づいて制御する処理のことをいう。すなわち、フィードバック制御回路１８０は、ＭＴＪ素子１１０の磁性層に流す電流の制御を行う。より具体的には、書き込み回路１２０がＭＴＪ素子１１０に入力する電流の値は、Ｖ－Ｉコンバータ１１５に入力される電圧の値を制御することにより行われる。フィードバック制御回路１８０は、バイナリカウンタ１８１と、デジタルコンパレータ１８２と、アップダウンカウンタ１８３と、ＤＡＣ１８４と、ｏｎｅ ｈｏｔ ｅｎｃｏｄｅｒ１８５とからなる。
【0073】
バイナリカウンタ１８１は、信号出力回路１５０から出力された乱数の数をカウントするカウンタである。デジタルコンパレータ１８２は、バイナリカウンタか１８１から出力された出力結果を、閾値と比較するコンパレータである。アップダウンカウンタ１８３は、Ｖ－Ｉコンバータに入力する電圧の大きさを表すカウンタである。アップダウンカウンタは、例えば１０ビットのカウンタであり、すなわち、Ｖ－Ｉコンバータに入力される電圧値が、１０ビットのデジタル信号で表現される。ｏｎｅ－ｈｏｔ ｅｎｃｏｄｅｒ１８５は、与えられた入力に対して、１ビットのみについて信号値が１でありそれ以外のビットについてすべての信号値が０となるような出力を与えるような回路である。ＤＡＣ（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）１８４は、デジタル入力をアナログ信号に変換する回路である。Ｖ－Ｉコンバータ１１５は、入力される電圧を、電流に変換して出力する回路である。なお、以下の実施例では、Ｖ－Ｉコンバータ１１５が、８モードの異なるＶ－Ｉ変換特性で動作可能なマルチＶ－Ｉコンバータである場合について説明する。なお、バイナリカウンタ１８１、デジタルコンパレータ１８２、アップダウンカウンタ１８３、ＤＡＣ１８４，Ｖ－Ｉコンバータ１１５は、例えば所定の電子回路として実現される。
【0074】
はじめに、ＭＴＪ素子１１０を用いた乱数生成器１００においてフィードバック制御が必要となる理由について簡単に説明する。
【0075】
ＭＴＪ素子１１０を用いた乱数生成器１００の動作原理としては、ＭＴＪ素子１１０に電流Ｉを注入した時の自由層１０の磁化の反転が確率的過程であることを利用している。ここで、磁化の反転確率Ｐは、ＭＴＪ素子１１０の自由層１０に注入される電流Ｉに対して鋭敏に変化する。すなわち、磁化の反転確率Ｐがちょうど５０％であるような電流Ｉのレンジは小さなものとなる。また、磁化の反転確率Ｐは、温度Ｔ等の環境によっても変化する。ここで、磁化の反転確率Ｐが５０％からずれると、乱数の品質に影響を与えるため、磁化の反転確率Ｐは高い精度で５０％であることが重要である。従って、何らかのネガティブフィードバック機構を用いて、磁化の反転確率Ｐが高い精度で５０％である状態が維持されることが重要となる。
【0076】
このような背景のもと、実施形態に係る乱数生成器では、バイナリカウンタ１８１とデジタルコンパレータ１８２を用いて磁化の反転確率Ｐが５０％より多いか少ないか、あるいは５０％に等しいかを判定し、それに応じてＶ－Ｉコンバータ１１５への入力電圧を制御することで、このようなフィードバック機構を実現している。
【0077】
続いて、図１９を用いて、実施形態に係る乱数生成器１００が実行するフィードバック制御の処理の手順について説明する。
【0078】
はじめに、ステップＳ１００において、信号出力回路１５０が、１ビットの乱数を生成し、ステップＳ１１０において、バイナリカウンタ１８１に出力する。バイナリカウンタ１８１は、例えば信号出力回路１５０から出力された乱数の数が規定のカウント値になるまで、信号出力回路１５０から出力された乱数の数のカウントを受け付ける。ここで、規定のカウント値とは、例えば１０２４，２０４８、４０９６、８１９２等である。
【0079】
なお、このカウント値としては、大きすぎるとフィードバックに時間がかかる一方で、小さすぎるとフィードバックが適切でなくなる。すなわち、Ｎ個の乱数が生成された場合、０と１が完全に５０％で等確率で生成されたとしても、生成される０の個数と１の個数とは、統計的誤差によりＮの平方根程度はばらつく。この結果を、０と１が生成される確率が５０％からずれていると誤って判断して０と１が生成される確率を変えてしまうと、制御に不安定が生じる。従って、所定のカウント値は、ある程度大きい値、例えば８１９２等が望ましい。一方で、規定のカウント値が大きすぎると、フィードバックが働くまでの時間がかかってしまうので、それらの効果との兼ね合いでカウント値が選択される。
【0080】
また、バイナリカウンタ１８１は、受け付けたカウントのうち、値が「１」であるデータの個数、及び値が「０」であるデータの個数をカウントする。
【0081】
バイナリカウンタ１８１が、規定のカウント値に達しない場合、（ステップＳ１２０ Ｎｏ）、バイナリカウンタ１８１は、引き続きデータの入力を受け付ける。一方、バイナリカウンタ１８１が、規定のカウント数に達した場合（ステップＳ１２０ Ｙｅｓ）、続いて、ステップＳ１３０において、バイナリカウンタ１８１は、蓄積されたカウント値、すなわち値が「１」であるデータの個数、または値が「０」であるデータの個数、をデジタルコンパレータ１８２に出力する。
【0082】
続いて、ステップＳ１４０において、デジタルコンパレータ１８２は、ステップＳ１３０でバイナリカウンタ１８１から取得したカウント数を、閾値と比較する。すなわち、フィードバック制御回路１８０は、磁化を基に生成されたバイナリ信号より得られた計数値であるカウント値を、閾値と比較する。ここで、閾値は、例えば、ステップＳ１２０における規定のカウント値に、０．５を乗じた値になる。例えば、ステップＳ１２０における規定のカウント数が、「４０９６」であった場合、デジタルコンパレータ１８２がカウント値と比較する閾値は、「２０４８」となる。すなわち、この場合、規定のカウント数４０９６個のデータのうち、「１」であるデータのカウント数が、２０４８より大きいか、小さいか、あるいは等しいかに応じて、以降のフィードバック制御が行われることになる。
【0083】
ここで、カウント値が閾値と比較して小さい場合、処理はステップＳ１５０Ａと進み、アップダウンカウンタの値が１増加し、カウント値が大きくなる方向へのＶ－Ｉコンバータ１１５の電圧制御が行われる。一方、カウント値が閾値と比較して大きい場合、処理はステップＳ１５０Ｂへと進み、アップダウンカウンタの値が１減少し、カウント値が小さくなる方向へのＶ－Ｉコンバータ１１５の電圧制御が行われる。すなわち、フィードバック制御回路１８０は、磁化を基に生成されたバイナリ信号より得られた計数値が閾値を下回っている場合には、計数値が増加するように書き込み回路１２０が流す電流を制御し、逆に計数値が閾値を上回っている場合には、計数値が減少するように書き込み回路１２０が流す電流を制御する。
【0084】
なお、アップダウンカウンタ１８３は、Ｖ－Ｉコンバータ１１５への入力電圧を制御するためのデジタル信号であり、例えばアップダウンカウンタ１８３の値が大きくなるほど、ステップＳ１３０におけるカウント値が大きくなる。逆に、アップダウンカウンタ１８３の値が小さくなると、ステップＳ１３０におけるカウント値が小さくなる。
【0085】
以下の実施形態では、Ｖ－Ｉコンバータ１１５が、Ｖ－Ｉ特性を８モードに切り替え可能なマルチＶ－Ｉコンバータであり、アップダウンカウンタ１８３が、１０ビットのデジタル信号である場合である場合について説明する。ここで、アップダウンカウンタ１８３の１０ビットは、マルチＶ－ＩコンバータであるＶ－Ｉコンバータ１１５のＶ－Ｉ特性のモードを表す３ビットのデジタルデータと、当該モードにおいてＶ－Ｉコンバータ１１５へ入力される電圧の大きさを示す７ビットのデジタルデータからなる。
【0086】
ここで、例えば上位３ビットが「０００」の場合はＶ－Ｉコンバータ１１５は第１のモードで動作し、上位３ビットが「００１」の場合はＶ－Ｉコンバータ１１５は第２のモードで動作し、上位３ビットが「０１０」の場合は、Ｖ－Ｉコンバータ１１５は第３のモードで動作する。ここで、Ｖ－Ｉコンバータ１１５が第Ｎのモードで動作するとは、Ｖ－Ｉコンバータ１１５が第ＮのＶ－Ｉ特性で動作することを意味する。また、例えば、アップダウンカウンタ１８３の値が「００１０００００００」である場合にＶ－Ｉコンバータ１１５に入力される電圧の大きさは、アップダウンカウンタ１８３の値が「０００１１１１１１１」である場合にＶ－Ｉコンバータ１１５に入力される電圧の大きさと近接するものとなる。また、アップダウンカウンタ１８３の値が「０１００００００００」である場合にＶ－Ｉコンバータ１１５に入力される電圧の大きさは、アップダウンカウンタ１８３の値が「０１１１１１１１１１」である場合にＶ－Ｉコンバータ１１５に入力される電圧の大きさと近接するものとなる。このように、アップダウンカウンタ１８３の値が、「００００００００００」から、「１１１１１１１１１１」まで連続的に変化するとき、必要に応じてＶ－Ｉコンバータ１１５の動作モードが切り替わりながら、ＭＴＪ素子１１０に入力される電流が連続的に変化する。
【0087】
このように、Ｖ－Ｉコンバータ１１５が、Ｎ個のモードのＶ－Ｉ特性で動作するマルチＶ－Ｉコンバータである場合、シングルＶ－Ｉコンバータと比較して、Ｖ－Ｉコンバータの出力電流の誤差が一定である場合、ステップＳ１３０のカウント値及びＶ－Ｉコンバータへの入力電圧の誤差は、おおむねＮ倍まで許容されることとなり、ＭＴＪ素子１１０への入力電流を高精度で制御することができる。
【0088】
以上を踏まえ、ステップＳ１６０において、アップダウンカウンタ１８３は、更新されたアップダウンカウンタのカウンタ値の下７ビットの値に基づいて、ＤＡＣ１８４にアップダウンカウンタのカウンタ値の下７ビットの値を送信し、ＤＡＣ１８４は、取得したアップダウンカウンタのカウンタ値の下７ビットの値に基づいて、Ｖ－Ｉコンバータ１１５への入力電圧Ｖｉｎの値を設定する。また、ステップＳ１７０において、アップダウンカウンタ１８３は、更新されたアップダウンカウンタのカウンタ値の上３ビットの値をＯｎｅ－ｈｏｔ ｅｎｃｏｄｅｒ１８５に受け渡し、Ｏｎｅ－ｈｏｔ ｅｎｃｏｄｅｒ１８５は、受け渡された情報に基づいて、Ｖ－Ｉコンバータ１１５の動作モードを制御する。このような処理を行うことで、実施形態に係るフィードバック制御回路１８０は、例えば「１」の割合が５０％より多い場合には、「１」の生成の割合を少なくし、逆に「１」の割合が５０％少ない場合には、「１」の生成の割合を多くする制御を行うことができ、「０」と「１」のそれぞれが生成される割合を、５０％に近い状態に維持することができる。
【0089】
続いて、ステップＳ１４０において、ステップＳ１３０のカウント値が閾値と等しい場合の処理について説明する。ステップＳ１４０において、ステップＳ１３０のカウント値が等しい場合、デジタルコンパレータ１８２は、Ｖ－Ｉコンバータ１１５に入力される入力電圧の値及び書き込み回路１２０がＭＴＪ素子１１０に入力する電流の値を維持する。換言すると、フィードバック制御回路１８０は、磁化を基に生成されたバイナリ信号より得られた計数値と等しい場合には、書き込み回路１２０が流す電流を維持する。すなわち、デジタルコンパレータ１８２は、バイナリカウンタが出力するカウント数と閾値とを比較し、カウント値が閾値と比較して、小さい場合、大きい場合、及び等しい場合の３種類の制御を行う。
【0090】
ここで、３種類目の制御である、カウント数と閾値とが等しい場合に、Ｖ－Ｉコンバータ１１５に入力される入力電圧の値及び書き込み回路１２０がＭＴＪ素子に入力する電流の値を維持する処理を導入する理由としては、フィードバック制御を安定させることが挙げられる。カウント数と閾値とが等しい場合の制御を含まず２種類の制御のみの場合でも、理論的には、フィードバック制御は行うことは可能であると考えられる。しかしながら、現実には、例えば「１」と「０」の信号が完全に等確率で生成されている場合でも、統計的ばらつきにより、「１」の信号が生成される個数と「０」の信号が生成される個数にはばらつきが生じる。従って、このようなばらつきに過剰に最適化して処理を行うことは、かえってフィードバック制御の安定性を損なうことになると考えられる。
【0091】
なお、本明細書中で「等しい」とは、完全に同一である場合のみではなく、ある誤差の範囲で、例えばカウント差が２以内の場合は等しいと考えて、３種類の制御を行ってもよい。一例として、ステップＳ１４０において、カウント数が閾値と比較して３以上小さい場合はステップＳ１５０Ａの処理が行われ、カウント数が閾値と比較して３以上大きい場合にはステップＳ１５０Ｂの処理が行われ、カウント数と閾値との差が２以下の場合には現在の状態が維持される。このように、あえて現在の状態から制御を行わない処理を含んで制御を行うことで、フィードバック制御の安定性を高めることができる。
【0092】
実施形態は上述に述べた例に限られない。実施形態では、Ｖ－Ｉコンバータ１１５が、複数のモードのＶ－Ｉ特性において動作するマルチＶ－Ｉコンバータである場合について説明したが、実施形態はこれに限られず、Ｖ－Ｉコンバータ１１５は、１つのモードのＶ－Ｉ特性において動作するシングルＶ－Ｉコンバータであってもよい。また、Ｖ－Ｉコンバータ１１５の動作モードは８モードでなくてもよく、Ｖ－Ｉコンバータ１１５の動作モード数に応じて、アップダウンカウンタ１８３の構成は適宜変更してもよい。
【0093】
また、先に述べたように、ＭＴＪ素子１１０の磁化の反転確率Ｐは、温度Ｔ等の環境によっても変化する。装置の初期動作段階から反転確率Ｐを５０％に維持させるため、ＭＴＪ素子１１０の温度Ｔを検出する温度センサーを新たに設け、この温度センサーが検出した温度に基づいてＶ－Ｉコンバータ１１５の初期の動作モードを決定するよう構成しても良い。換言すると、かかる実施形態に係る乱数生成器１００は、電圧の入力を受け付けることにより電圧を所定の動作モードで電流へ変換することで電流を出力させるＶ－Ｉコンバータ１１５と、Ｖ－Ｉコンバータ１１５への電圧の入力により電流を流させるよう制御するシーケンス制御回路１６０とを備える。フィードバック制御回路１８０は、複数の当該動作モードを切り替え可能な変換部（図示しない）を備える。フィードバック制御回路１８０は、少なくともＭＴＪ素子１１０を含む範囲の温度を検出する温度センサー（図示しない）を有し、当該温度センサーが検出した温度に基づいて、変換部の機能により、Ｖ－Ｉコンバータ１１５の動作モードを切り替える。
【0094】
具体的には、温度センサーが検出した温度ＴとＶ－Ｉコンバータ１１５の初期の動作モードとを対応付けるテーブルを別に記憶しておき、温度センサーが検出した温度Ｔに基づいて、フィードバック制御回路１８０が、アップダウンカウンタ１８３の上位３ビットの初期値を定める。続いて、フィードバック制御回路１８０は、変換部の機能により、定められたアップダウンカウンタ１８３の上位３ビットの初期値に基づいて、Ｖ－Ｉコンバータ１１５の動作モードを切り替える。アップダウンカウンタ１８３の上位３ビットによりＶ－Ｉコンバータ１１５の動作モードが定まるため、これにより環境温度に応じた最適なＶ－Ｉコンバータ１１５の動作モードを定めることができ、より安定な初期動作となる。なお、乱数発生器が動作し始めた後には、温度センサーの温度検出ではなく、「００８５」段落で述べたフィードバック制御によってＶ－Ｉコンバータ１１５の動作モードが動的に変化することとなる。
【0095】
以上述べた少なくとも一つの乱数生成器によれば、質の良い乱数を生成させることができる。
【0096】
いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施、実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更、実施形態同士の組み合わせを行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0097】
１１０ ＭＴＪ素子
１１５ Ｖ－Ｉコンバータ
１２０ 書き込み回路
１３０ 読み出し回路
１４０ 消去回路
１５０ 信号出力回路
１６０ シーケンス制御回路
１８０ フィードバック制御回路
１９０ バッファ
１１５ Ｖ－Ｉコンバータ
１２０ 書き込み回路
１３０ 読み出し回路
１４０ 消去回路
１５０ 信号出力回路
１６０ シーケンス制御回路
１８０ フィードバック制御回路
１９０ バッファ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12A】
【図12B】
【図12C】
【図13】
【図14A】
【図14B】
【図15】
【図16】
【図17】
【図18】
【図19】