特許7553345IP Force 特許公報全文掲載

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電圧変動検出回路

発明が解決しようとする課題[発明の詳細な説明]から抜粋

ところで、近年、電子機器の小型化の要請に伴い、デッドタイムを検出する電圧変動検出回路（容量素子）をゲートドライバＩＣに内蔵することが求められている。この場合、電圧変動検出回路９００を構成する容量素子９２０を半導体基体上に形成する必要がある。そこで、半導体基体９１０上に絶縁膜９５０を介して配置された導電膜９７０と、導電膜９７０上に比較的厚い絶縁膜９９０を介して配置された電極９８０とを形成し、導電膜９７０、比較的厚い絶縁膜９９０及び電極９８０で容量素子９２０を構成することが考えられる（図８参照）。

課題を解決するための手段[発明の詳細な説明]から抜粋

本発明の電圧変動検出回路は、所定の電圧検出点の電圧変動を検出する電圧変動検出回路であって、前記電圧検出点に接続された、リサーフ構造を有するジャンクションＦＥＴを含むトランジスタと、一方端が前記トランジスタと接続され、他方端が基準電位と接続された容量素子とを備えることを特徴とする。

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 実施形態１における電力変換回路１を説明するために示す図である。
【図2】 実施形態１に係る半導体装置１００を説明するために示す断面図である。
【図3】 実施形態１における半導体装置１００のリサーフ構造を説明するために示す模式的なグラフである。
【図4】 実施例に係る半導体装置１００ａに対するシミュレーション結果に基づいて表した等電位線を模式的に示す図である。
【図5】 実施形態２に係る半導体装置１０１を説明するために示す断面図である。
【図6】 実施形態３に係る半導体装置１０２を説明するために示す断面図である。
【図7】 従来の電圧変動検出回路９００を示す回路図である。図７中、ＯＵＴは出力端子である。
【図8】 従来の電圧変動検出回路９００の容量素子を示す断面図である。図８中、符号９３０は、抵抗Ｒを介して基準電位と接続される電極を示す。

代表図 図1本件の代表的な図

１０・・・電圧変動検出回路、１００，１００ａ，１０１，１０２…半導体装置、１１０…半導体基体、１１１…基板、１１２…第１半導体層、１１２ａ…第１領域、１１２ｂ…第２領域、１１３，１１３ａ……第２半導体層、１１４…分離領域、１１５…ｐ型領域、１１６…ｎ型領域、１１７…チャネル領域、１２０…第１電極、１３０…第２電極、１３０ａ…第２電極、１４０…素子分離膜、１５０…絶縁膜、１６０…第３電極（第３電極膜）、１７０，１７０ａ…導電膜、１８０…第４電極

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