特許 7553784 電源用半導体集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-10

(45)【発行日】2024-09-19

(54)【発明の名称】電源用半導体集積回路

(51)【国際特許分類】

   G05F 1/56 20060101AFI20240911BHJP

【ＦＩ】

G05F1/56 310Q

G05F1/56 320C

【請求項の数】 6

(21)【出願番号】P 2020149605

(22)【出願日】2020-09-07

(65)【公開番号】P2022044133

(43)【公開日】2022-03-17

【審査請求日】2023-08-09

(73)【特許権者】

【識別番号】000006220

【氏名又は名称】ミツミ電機株式会社

(74)【代理人】

【識別番号】100090033

【弁理士】

【氏名又は名称】荒船 博司

(74)【代理人】

【識別番号】100093045

【弁理士】

【氏名又は名称】荒船 良男

(72)【発明者】

【氏名】櫻井 康平

(72)【発明者】

【氏名】牧 慎一朗

【審査官】間宮 嘉誉

(56)【参考文献】

【文献】特開２００５－０３９９４６（ＪＰ，Ａ）

【文献】特開２０１７－０４５０９６（ＪＰ，Ａ）

【文献】特開２００７－０８９２３９（ＪＰ，Ａ）

【文献】特開２０１１－０８３１３０（ＪＰ，Ａ）

【文献】特開平１０－２２４９９７（ＪＰ，Ａ）

【文献】特開平１１－３１２９６６（ＪＰ，Ａ）

【文献】米国特許第０５９７８１９５（ＵＳ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０５Ｆ １／５６

(57)【特許請求の範囲】

【請求項1】

直流電圧が入力される電圧入力端子と出力端子との間に接続された出力トランジスタと、前記出力トランジスタを制御する制御回路とを備えた電源用半導体集積回路であって、
第１の異常状態を検出する第１異常検出回路と、
前記第１の異常状態とは異なる第２の異常状態を検出する第２異常検出回路と、
前記第１異常検出回路の出力と前記第２異常検出回路の出力を遅延する遅延回路と、
前記遅延回路の出力を取り込んで保持するラッチ回路と、
を備え、
前記遅延回路は、遅延用コンデンサを充電するための定電流源と、前記遅延用コンデンサを放電するためのスイッチ手段と、前記遅延用コンデンサの充電電圧と所定の電圧を比較する電圧比較回路とを備え、
前記遅延用コンデンサの充電電圧の上限を規制する電圧上限規制手段を備えていることを特徴とする電源用半導体集積回路。

【請求項2】

前記第１異常検出回路は前記出力端子のショート状態を検出する回路であり、前記第１異常検出回路の出力又は前記第２異常検出回路の出力の異常を示す状態への変化に応じて前記スイッチ手段がオフされることで前記遅延用コンデンサの充電を開始し、前記電圧比較回路が前記遅延用コンデンサの充電電圧が前記所定の電圧に達したと判定したときに出力が変化し、その出力が前記ラッチ回路に取り込まれることで前記スイッチ手段がオンされて前記遅延用コンデンサを放電するように構成されていることを特徴とする請求項１に記載の電源用半導体集積回路。

【請求項3】

前記電圧上限規制手段は、前記遅延用コンデンサの充電側端子と接地点との間に接続されたトランジスタであり、該トランジスタの制御端子には、前記制御回路を含む内部回路が動作している場合に所定の電圧が印加されることを特徴とする請求項１または２に記載の電源用半導体集積回路。

【請求項4】

電源用半導体集積回路がオフ時にコンデンサを放電することを特徴とする請求項３に記載の電源用半導体集積回路。

【請求項5】

前記第２異常検出回路は前記出力端子のオープン状態を検出する回路であり、
前記出力トランジスタと並列に設けられ前記出力トランジスタに流れる電流に縮小比例した電流が流れる第１トランジスタおよび第２トランジスタを備え、
前記第１異常検出回路は、前記第１トランジスタに流れる電流を変換した電圧と所定の比較電圧とを比較して大小を判定する第１電圧比較回路を備え、
前記第２異常検出回路は、前記第２トランジスタに流れる電流を変換した電圧と所定の比較電圧とを比較して大小を判定する第２電圧比較回路を備え、
予め設定されたショート異常検出電流値よりも大きな電流が前記第１トランジスタに流れた際に前記第１電圧比較回路がショート異常を判定する信号を出力し、予め設定されたオープン異常検出電流値よりも小さな電流が前記第２トランジスタに流れた際に前記第２電圧比較回路がオープン異常と判定する信号を出力するように構成されていることを特徴とする請求項１～４のいずれかに記載の電源用半導体集積回路。

【請求項6】

前記第１異常検出回路による検出結果を外部へ出力するための第１出力端子と、
前記第２異常検出回路による検出結果を外部へ出力するための第２出力端子と、
前記遅延回路における遅延時間が予め設定された所定の時間範囲に入っているか検出する遅延時間異常検出回路を備え、前記遅延時間異常検出回路が遅延時間の異常を検出した場合に前記第１出力端子および前記第２出力端子より異常を検出したことを示す信号を出力するように構成されていることを特徴とする請求項１～５のいずれかに記載の電源用半導体集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、直流電圧を変換するシリーズレギュレータのような電圧レギュレータまたは電源装置の電圧をそのまま負荷へ供給したり遮断したりする電源スイッチを構成する電源用半導体集積回路（電源用ＩＣ）に利用して有効な技術に関する。

【背景技術】

【0002】

直流電圧入力端子と出力端子との間に設けられたトランジスタを制御して所望の電位の直流電圧を出力する電源装置としてシリーズレギュレータ（以下、レギュレータと略す）がある。
車載用のレギュレータでは、一般にコネクタによってカーナビなどの車載電子機器がレギュレータに接続される。そのため、車体の振動でコネクタが外れて電源の出力端子がオープンになったり、負荷としての電子機器の内部でショートが発生したりすることがある。それ故、車載用のレギュレータには、このような異常な状態を検出する機能が求められている。

【0003】

そこで、例えば図６に示すように、出力端子のオープン状態を検出するオープン異常検出用コンパレータＣＭＰ１と、ショート状態を検出するショート異常検出用コンパレータＣＭＰ２と、オープン異常検出回路とショート異常検出回路の出力を遅延する遅延回路ＤＬＹとを設け、遅延回路で遅延した信号で異常検出信号Err_op，Err_scを生成して出力端子より出力するように構成したレギュレータ用半導体集積回路（レギュレータ用ＩＣ）に関する発明が提案されている（特許文献１、２）。遅延回路を設けているのは、動作開始時に出力端子に接続されているコンデンサＣｏに向かってラッシュ電流が流れ込むことにより、ショート異常検出回路から誤って異常検出信号が出力されてしまうのを回避するためである。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１７－４５０９６号公報

【文献】特開２０１８－５５５４５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

図６に示されている遅延回路を備えたレギュレータ用ＩＣにおいては、出力端子ＯＵＴの負荷デバイスが未接続の状態から接続状態に移行する際に、遅延設定用のコンデンサＣｄが接続された外部端子ＣＤの電圧ＶCDがかなり高い電圧に上昇しているため、図７（Ａ）に示す期間Ｔｄのように放電時間が不足して、出力端子のオープン状態の解消を検出できなくなり、ショート異常検出信号Err_scに誤検出パルスＥＰ１が出るという課題がある。また、負荷デバイスのショート状態からショートが解消された状態に移行する際にも、同様に遅延設定用のコンデンサの放電時間が不足してショート解消の検出ができなくなり、図７（Ｂ）に示すようにオープン異常検出信号Err_opに誤検出パルスＥＰ２が出るという課題があることが明らかになった。なお、同様な課題は、上記レギュレータ用ＩＣと類似の構成を有し、電源装置（電池等）の電圧をそのまま負荷へ供給したり遮断したりする電源スイッチ用ＩＣにおいても発生する。

【0006】

この発明は上記のような課題に着目してなされたもので、その目的とするところは、出力端子のショート異常やオープン異常のような２以上の異常を検出する回路と異常検出信号を遅延する遅延回路とを備えたレギュレータ用ＩＣや電源スイッチ用ＩＣのような電源用ＩＣにおいて、異常状態が解消された際に、異常検出信号に誤検出パルスが生じないようにすることにある。
本発明の他の目的は、遅延設定用のコンデンサが外部端子から外れる等の異常が発生したことを検出して外部へ異常検出信号を出力することができる電源用ＩＣ（レギュレータ用ＩＣ、電源スイッチ用ＩＣ）を提供することにある。

【課題を解決するための手段】

【0007】

上記目的を達成するため、本発明は、
直流電圧が入力される電圧入力端子と出力端子との間に接続された出力トランジスタと、前記出力トランジスタを制御する制御回路とを備えた電源用半導体集積回路であって、
第１の異常状態を検出する第１異常検出回路と、
前記第１の異常状態とは異なる第２の異常状態を検出する第２異常検出回路と、
前記第１異常検出回路の出力と前記第２異常検出回路の出力を遅延する遅延回路と、
前記遅延回路の出力を取り込んで保持するラッチ回路と、
を備え、
前記遅延回路は、遅延用コンデンサを充電するための定電流源と、前記遅延用コンデンサを放電するためのスイッチ手段と、前記遅延用コンデンサの充電電圧と所定の電圧を比較する電圧比較回路とを備え、
前記遅延用コンデンサの充電電圧の上限を規制する電圧上限規制手段を備えているように構成したものである。

【0008】

上記のような構成を有する電源用半導体集積回路によれば、遅延回路は、遅延用コンデンサの充電電圧が所定の電圧に達したと判定したときに電圧比較回路の出力が変化し、その出力がラッチ回路に取り込まれることで遅延用コンデンサを放電するため、遅延用コンデンサの充電電圧が高くなり過ぎないようにすることができ、それによって、例えば出力端子のショート異常やオープン異常のような２以上の異常を検出する回路と異常検出信号を遅延する遅延回路とを備えたレギュレータ用ＩＣや電源スイッチ用ＩＣのような電源用ＩＣにおいて、異常状態が解消された際に、異常検出信号に誤検出パルスが生じないようにすることができる。
また、電圧上限規制手段（クランプ回路）により遅延用コンデンサの充電電圧の上限を規制することができるため、遅延用コンデンサの放電に要する時間を短縮することができ、それによって異常検出信号の誤検出パルスを防止することができる。

【0009】

ここで、望ましくは、前記第１異常検出回路は前記出力端子のショート状態を検出する回路であり、前記第１異常検出回路の出力又は前記第２異常検出回路の出力の異常を示す状態への変化に応じて前記スイッチ手段がオフされることで前記遅延用コンデンサの充電を開始し、前記電圧比較回路が前記遅延用コンデンサの充電電圧が前記所定の電圧に達したと判定したときに出力が変化し、その出力が前記ラッチ回路に取り込まれることで前記スイッチ手段がオンされて前記遅延用コンデンサを放電するように構成する。

【0010】

さらに、望ましくは、前記電圧上限規制手段は、前記遅延用コンデンサの充電側端子と接地点との間に接続されたトランジスタであり、該トランジスタの制御端子には、前記制御回路を含む内部回路が動作している場合に所定の電圧が印加されるように構成する。
かかる構成によれば、電源用ＩＣがオフされるなどして内部回路の動作が停止した際に、トランジスタ（Ｐ－ＭＯＳ）の制御端子（ゲート端子）の電圧が下がって当該トランジスタがオン状態にされることによって、遅延用コンデンサの充電電荷を速やかに放電することができ、その後に電源用ＩＣがオンされた際における誤動作を回避することができる。また、電源用半導体集積回路がオフ時にコンデンサを放電するようにすると良い。

【0011】

また、望ましくは、前記第２異常検出回路は前記出力端子のオープン状態を検出する回路であり、
前記出力トランジスタと並列に設けられ前記出力トランジスタに流れる電流に縮小比例した電流が流れる第１トランジスタおよび第２トランジスタを備え、
前記第１異常検出回路は、前記第１トランジスタに流れる電流を変換した電圧と所定の比較電圧とを比較して大小を判定する第１電圧比較回路を備え、
前記第２異常検出回路は、前記第２トランジスタに流れる電流を変換した電圧と所定の比較電圧とを比較して大小を判定する第２電圧比較回路を備え、
予め設定されたショート異常検出電流値よりも大きな電流が前記第１トランジスタに流れた際に前記第１電圧比較回路がショート異常を判定する信号を出力し、予め設定されたオープン異常検出電流値よりも小さな電流が前記第２トランジスタに流れた際に前記第２電圧比較回路がオープン異常と判定する信号を出力するように構成する。
上記のような構成によれば、出力端子のショート状態を検出する回路とオープン状態を検出する回路とを備えた電源用ＩＣにおいて、ショート異常やオープン異常の状態が解消された際に、異常検出信号に誤検出パルスが生じないようにすることができる。

【0012】

また、望ましくは、前記第１異常検出回路による検出結果を外部へ出力するための第１出力端子と、
前記第２異常検出回路による検出結果を外部へ出力するための第２出力端子と、
前記遅延回路における遅延時間が予め設定された所定の時間範囲に入っているか検出する遅延時間異常検出回路を備え、前記遅延時間異常検出回路が遅延時間の異常を検出した場合に前記第１出力端子および前記第２出力端子より異常を検出したことを示す信号を出力するように構成する。
かかる構成によれば、遅延設定用のコンデンサが外部端子から外れる等の異常が発生したことを検出して外部へ異常検出信号を出力することができるようになる。

【発明の効果】

【0013】

本発明によれば、出力端子のショート異常やオープン異常のような２以上の異常を検出する回路と異常検出信号を遅延する遅延回路とを備えたレギュレータ用ＩＣや電源スイッチ用ＩＣのような電源用ＩＣにおいて、異常状態が解消された際に、異常検出信号に誤検出パルスが生じないようにすることができる。また、遅延設定用のコンデンサが外部端子から外れる等の異常が発生したことを検出して外部へ異常検出信号を出力することができる電源用ＩＣ（レギュレータ用ＩＣ、電源スイッチ用ＩＣ）を実現することができるという効果がある。

【図面の簡単な説明】

【0014】

【図1】本発明を適用したレギュレータＩＣの一実施形態を示す回路構成図である。

【図2】図１の実施形態のレギュレータＩＣの各部の電圧の変化を示すもので、（Ａ）はオープン異常が発生しその後オープンが解消された場合のタイミングチャート、（Ｂ）はショート異常が発生しその後ショートが解消された場合のタイミングチャートである。

【図3】図１の実施形態のレギュレータＩＣの変形例を示す回路構成図である。

【図4】図３の変形例のＩＣにおいてオープン状態からショート状態へ移行した場合の各電圧の変化を示すもので、（Ａ）は外部端子に遅延用コンデンサが接続されている場合のタイミングチャート、（Ｂ）は遅延用コンデンサが外れるなど遅延回路に異常がある場合のタイミングチャートである。

【図5】（Ａ）は一般的な電源スイッチＩＣの構成例を示す回路構成図、（Ｂ）はオープン異常検出回路およびショート異常検出回路を有する電源スイッチＩＣに本発明を適用した場合のＩＣの構成例を示す回路構成図である。

【図6】オープン異常検出回路とショート異常検出回路を備えた従来のレギュレータＩＣの一例を示す回路構成図である。

【図7】図６の従来のレギュレータＩＣの各部の電圧の変化を示すもので、（Ａ）はオープン異常が発生しその後オープンが解消された場合のタイミングチャート、（Ｂ）はショート異常が発生しその後ショートが解消された場合のタイミングチャートである。

【発明を実施するための形態】

【0015】

以下、本発明の好適な実施の形態を図面に基づいて説明する。
図１は、本発明を適用した直流電源装置としてのシリーズレギュレータの一実施形態を示す。なお、図１において、一点鎖線で囲まれた部分は、単結晶シリコンのような半導体チップ上に半導体集積回路（レギュレータＩＣ）１０として形成され、該レギュレータＩＣ１０の出力端子ＯＵＴにコンデンサＣｏが接続されて安定な直流電圧を供給する直流電源装置として機能する。

【0016】

本実施形態のレギュレータＩＣ１０においては、図１に示すように、直流電圧ＶＤＤが印加される電圧入力端子ＩＮと出力端子ＯＵＴとの間に、ＰチャンネルＭＯＳトランジスタからなる電圧制御用のトランジスタＱ１が接続され、出力端子ＯＵＴと接地電位ＧＮＤが印加されるグランドラインとの間には、出力電圧Ｖｏｕｔを分圧するブリーダ抵抗Ｒ１，Ｒ２が直列に接続されている。

【0017】

この出力分圧用の抵抗Ｒ１，Ｒ２により分圧された電圧ＶFBが、上記電圧制御用のトランジスタＱ１のゲート端子を制御する誤差増幅回路としての誤差アンプ１１の非反転入力端子にフィードバックされている。そして、誤差アンプ１１は、出力のフィードバック電圧ＶFBと所定の参照電圧Ｖｒｅｆとの電位差に応じて電圧制御用のトランジスタＱ１を制御して、出力電圧Ｖｏｕｔが所望の電位になるように制御する。

【0018】

また、本実施形態のレギュレータＩＣ１０には、上記誤差アンプ１１の反転入力端子に印加される参照電圧Ｖｒｅｆを発生するための基準電圧回路１２と、誤差アンプ１１や基準電圧回路１２に動作電流を流すバイアス回路１３と、上記電圧制御用トランジスタＱ１のゲート端子に接続され出力電流を制限するためのカレントリミット回路１４と、チップの温度が所定温度以上に上昇した場合に誤差アンプ１１の動作を停止させてトランジスタＱ１をオフさせるサーマルシャットダウン回路１５とが設けられている。ＣＥは、ＩＣの動作をオン／オフする信号が入力される外部端子である。

【0019】

基準電圧回路１２は、直列の抵抗およびツェナーダイオードなどで構成することができる。バイアス回路１３には、外部のマイコン（ＣＰＵ）などから外部端子ＣＥに入力される制御信号に応じて、誤差アンプ１１へのバイアス電流を供給したり遮断したりする機能が設けられている。カレントリミット回路１４は、負荷の異常などで出力電流が増加して出力電圧が低下し誤差アンプ１１がトランジスタＱ１により多くの電流を流すようにゲート電圧を下げようとしたときに、所定以上にドレイン電流が大きくならないようにクランプをかけることで出力電流Ｉｏを制限する。

【0020】

さらに、本実施形態のレギュレータＩＣ１０においては、上記電圧制御用のトランジスタＱ１と並列に、Ｑ１とカレントミラー回路を構成するトランジスタＱ２，Ｑ３が設けられ、これらのトランジスタＱ２，Ｑ３の制御端子としてのゲート端子に、電圧制御用のトランジスタＱ１のゲート端子に印加される電圧と同一の電圧が印加されている。これにより、Ｑ２，Ｑ３には、素子のサイズ比Ｎに応じて、Ｑ１のドレイン電流に比例した電流（１／Ｎの電流）が流れるようにされている。トランジスタＱ１を同一サイズのトランジスタをＮ個だけ並列形態に接続して構成し、Ｑ２，Ｑ３はそれぞれ１個のトランジスタで構成する場合には、素子の個数に比例した電流が流れるように設定される。

【0021】

また、本実施形態のレギュレータＩＣ１０には、チップの外部にて電流－電圧変換するための抵抗Ｒｏｐを接続するための外部端子Ｐ１と、抵抗Ｒｓｃを接続するための外部端子Ｐ２とが設けられ、上記カレントミラー・トランジスタＱ２のドレイン端子は外部端子Ｐ１に接続され、カレントミラー・トランジスタＱ３のドレイン端子は外部端子Ｐ２に接続されている。さらに、外部端子Ｐ１に反転入力端子が接続され非反転入力端子に参照電圧Ｖref1が印加されたオープン異常検出用のコンパレータＣＭＰ１と、外部端子Ｐ２に非反転入力端子が接続され反転入力端子に参照電圧Ｖref1が印加されたショート異常検出用のコンパレータＣＭＰ２とが設けられている。

【0022】

上記外付け抵抗Ｒｏｐは、電圧制御用のトランジスタＱ１に比較的小さなオープン異常の検出電流が流れたときに、抵抗の両端子間電圧が参照電圧Ｖref1と同一の値となるように抵抗値が設定される。一方、上記外付け抵抗Ｒｓｃは、電圧制御用のトランジスタＱ１に比較的大きなショート異常の検出電流が流れたときに、抵抗の両端子間電圧が参照電圧Ｖref1と同一の値となるように抵抗値が設定される。
このように、本実施形態では、外付け抵抗Ｒｏｐ，Ｒｓｃでオープン異常とショート異常を検出する電流値を設定するため、使用するシステムに応じて検出電流値（しきい値）を任意に設定できるとともに、コンパレータＣＭＰ１とＣＭＰ２に用いられる参照電圧Ｖref1として同一の電圧値を用いることができ、参照電圧を生成する回路を簡略化することができる。

【0023】

また、本実施形態のレギュレータＩＣ１０には、ラッシュ電流に起因する誤検出信号を防止するため、コンパレータＣＭＰ１とＣＭＰ２の出力を遅延する抵抗や容量などからなる遅延回路１６と、該遅延回路１６の出力を取り込んで保持するラッチ回路１７と、上記コンパレータＣＭＰ１とＣＭＰ２の出力の論理和をとるＮＯＲゲートＧ１と、ＮＯＲゲートＧ１の出力と上記ラッチ回路１７の出力の論理和をとって遅延回路１６に入力するＯＲゲートＧ２と、上記ラッチ回路１７の出力と遅延する前のコンパレータＣＭＰ１，ＣＭＰ２の出力との論理積をとるＡＮＤゲートＧ３，Ｇ４が設けられている。

【0024】

さらに、上記ＡＮＤゲートＧ３の出力がゲート端子に入力されるＮチャンネルＭＯＳトランジスタＱ５と、上記ＡＮＤゲートＧ３の出力がゲート端子に入力されるＮ－ＭＯＳトランジスタＱ６とが設けられている。そして、レギュレータＩＣには、オープンドレイン形式で外部のＣＰＵ等へ信号を出力するための外部端子Ｐ３とＰ４とが設けられており、上記トランジスタＱ５のドレイン端子が外部端子Ｐ３に接続され、上記トランジスタＱ６のドレイン端子が外部端子Ｐ４に接続されている。

【0025】

本実施形態のレギュレータＩＣは、出力端子に向かって比較的大きな電流が流れたことをもってショート状態発生と判定する。一方、ＩＣの起動時には、出力端子のコンデンサＣｏに向かって比較的大きなラッシュ電流（突入電流）が流れる。しかるに、本レギュレータＩＣのショート異常検出用のコンパレータＣＭＰ２では、このラッシュ電流とショート異常発生時に出力端子に向かって流れる電流とを区別できないため、遅延回路１６を設けない場合には、コンパレータＣＭＰ２の出力に、ラッシュ電流の検出に伴う誤検出パルスが出てしまうのを回避することができない。そこで、遅延回路１６を設けることで、ラッシュ電流の検出に伴う誤検出信号が出ないように構成している。

【0026】

遅延回路１６は、定電流源Ｉ１と、該定電流源Ｉ１と直列に接続されたスイッチ・トランジスタＱｓと、定電流源Ｉ１とトランジスタＱｓとの接続ノードＮ１の電位と所定の参照電圧Ｖref1とを入力とするコンパレータＣＭＰ３とから構成されており、トランジスタＱｓのゲート端子に上記ＯＲゲートＧ２の出力電圧が入力されている。また、接続ノードＮ１に接続された外部端子ＣＤを備え、該端子ＣＤに上記定電流源Ｉ１によって充電される外付けコンデンサＣｄを接続することによって、チップサイズを増加させることなく遅延時間を大きくすることができるように構成されている。

【0027】

また、ノードＮ１と接地点との間にはＰ－ＭＯＳトランジスタＱｃが接続されており、このトランジスタＱｃはそのゲート端子に所定のバイアス電圧Ｖｂが印加されており、Ｐ－ＭＯＳのしきい値電圧をＶthｐとすると、ノードＮ１の電位が（Ｖｂ+Ｖthｐ）以上に上昇するとオン状態になって電流を流すことで、クランプ手段として動作する。そのため、ノードＮ１の電位が閾値を超えてどんどん上昇して、オープンからショートあるいはショートからオープンに変化した際にコンデンサＣｄの放電に要する時間が伸びるのを防止することができる。なお、外部端子ＣＥがロウレベルにされると、ＩＣの動作が停止されることでクランプ用のトランジスタＱｃのゲート端子がロウレベルに変化してＱｃがオンされることによって、コンデンサＣｄの電荷を速やかに放電させることができる。

【0028】

一方、上記遅延回路１６は、コンパレータＣＭＰ１，ＣＭＰ２の出力が共にロウレベルである通常の動作状態では、ＮＯＲゲートＧ１の出力がハイレベルとなり、ＯＲゲートＧ２によりトランジスタＱｓのゲート端子にハイレベルが印加されていてオンの状態にあり、コンデンサＣｄは放電された状態になっている。そして、コンパレータＣＭＰ１がオープン状態を検出するかコンパレータＣＭＰ２がショート状態を検出して、いずれか一方のコンパレータの出力がハイレベルに変化すると、ＮＯＲゲートＧ１の出力がロウレベルとなり、直前のラッチ回路１７の出力がロウレベルであるため、ＯＲゲートＧ２の出力がロウレベルに変化してトランジスタＱｓがオフされる。

【0029】

すると、コンデンサＣｄが徐々に充電されて、接続ノードＮ１の電位が次第に上昇して行く。そして、所定の時間が経過して接続ノードＮ１の電位がコンパレータＣＭＰ３の参照電圧Ｖref2よりも高くなると、コンパレータＣＭＰ３の出力がロウレベルからハイレベルに変化する。そして、このハイレベルがラッチ回路１７に取り込まれて、ラッチ回路１７の出力がハイレベルに変化する。これにより、オープン状態を検出しているときは、ＡＮＤゲートＧ３の出力がハイレベルに変化してトランジスタＱ５がオンにされて、外部端子Ｐ３がハイレベルからロウレベルに変化する。

【0030】

また、ショート異常を検出しているときは、ＡＮＤゲートＧ４の出力がハイレベルに変化してトランジスタＱ６がオンにされて、外部端子Ｐ４がハイレベルからロウレベルに変化する。なお、遅延回路１６の遅延時間は、ラッシュ電流が流れる期間よりも若干長い時間に設定される。上記のように遅延回路１６およびＡＮＤゲートＧ３，Ｇ４を設けたことで、ラッシュ電流の検出に伴う誤検出パルスが出ないようになる。
上記ラッチ回路１７は、ＮＯＲゲートＧ１の出力がリセット端子に入力されており、オープン状態またはショート状態が解除されて、コンパレータＣＭＰ１，ＣＭＰ２の出力が共にロウレベルになりＮＯＲゲートＧ１の出力がハイレベルに変化するとリセットされて、出力がロウレベルに変化する。すると、ＡＮＤゲートＧ３，Ｇ４の出力がハイレベルに変化して、トランジスタＱ５，Ｑ６がオフにされて、外部端子Ｐ３，Ｐ４がハイレベルに変化し、異常検出を出力しない状態になる。

【0031】

次に、本実施形態のレギュレータＩＣ１０の動作について、図２のタイミングチャートを用いて説明する。なお、図２（Ａ）は、出力端子ＯＵＴの負荷デバイスが未接続の状態から接続状態に移行した場合のタイミングを、図２（Ｂ）は、負荷デバイスのショート状態からショートが解消された状態に移行した場合のタイミングを示している。

【0032】

図２（Ａ）に示すように、タイミングｔ１で出力端子ＯＵＴから負荷デバイスが外され通常状態からオープン状態に変わると、出力電流Ｉｏが流れなくなることで外部端子Ｐ１の電圧Ｖｐ１が立ち下がり、オープン異常検出用のコンパレータＣＭＰ１の出力がハイレベルに変化する。すると、遅延回路１６のトランジスタＱｓがオフされて、外部端子ＣＤの外付けコンデンサＣｄが充電されてその電圧ＶCDが徐々に上がる。
そして、ＶCDがコンパレータＣＭＰ３のしきい値である電圧Ｖref2に達すると、ＣＭＰ３の出力がハイレベルに変化してそれがラッチ回路１７に取り込まれてその出力LATCH_OUTがハイレベルに変化するとともにオープン異常検出信号Err_opが立ち下がる（タイミングｔ２）。このとき、ラッチ回路１７の出力LATCH_OUTのハイレベルへの変化によって、ＯＲゲートＧ２の出力がハイレベルに変化してトランジスタＱｓがオンされるため、外部端子ＣＤの外付けコンデンサＣｄが放電されてその電圧ＶCDが下がる。

【0033】

その後、タイミングｔ３で、出力端子に負荷デバイスが接続されてオープン状態が解消されると、出力コンデンサＣｏを充電するために短時間に大きな出力電流（ラッシュ電流）Ｉｏが流れる。すると、カレントミラー・トランジスタＱ２，Ｑ３にもこれに比例した電流が流れて、外部端子Ｐ１，Ｐ２の電圧Ｖｐ１，Ｖｐ２が急に上昇するため、ショート異常検出用のコンパレータＣＭＰ２がＶｐ２の上昇を検出してその出力がハイレベルに変化する。

【0034】

それによって、遅延回路１６のトランジスタＱｓがオフされて、外部端子ＣＤの外付けコンデンサＣｄが充電されてその電圧ＶCDが徐々に上がるが、ＶCDがコンパレータＣＭＰ３のしきい値である電圧Ｖref2に達する前に、トランジスタＱｓがオンされてコンデンサＣｄの電荷が放電され、ＶCDの電位が下がる。その結果、コンパレータＣＭＰ３の出力がハイレベルに変化することがなく、外部端子Ｐ４から出力されるショート異常検出信号Err_scが誤ってハイレベルに変化するのが防止される。また、電圧ＶCDはクランプ用のトランジスタＱｃによって電圧上昇が抑えられているため、コンデンサＣｄの放電に要する時間を短くすることができる。

【0035】

なお、オープン異常検出用のコンパレータＣＭＰ２は、ラッシュ電流が流れたタイミングｔ３でその出力がロウレベルに変化して、ＡＮＤゲートＧ３の出力がロウレベルに変化することでトランジスタＱ５がオフされて、オープン異常検出信号Err_opがハイレベルに変化する。また、オープン異常検出用のコンパレータＣＭＰ２の出力がロウレベルに変化したタイミングでラッチ回路１７がリセットされてその出力がロウレベルに変化して、ＡＮＤゲートＧ３の出力がロウレベルに保持され、オープン異常検出信号Err_opがハイレベルを維持することとなる。

【0036】

図２（Ｂ）に示す負荷デバイスのショート状態からショートが解消された状態に移行する場合は、タイミングｔ11で負荷デバイスのショート状態が発生すると、出力電流Ｉｏが急激に増大して外部端子Ｐ２の電圧Ｖｐ２が上昇し、ショート異常検出用のコンパレータＣＭＰ２の出力がハイレベルに変化する。すると、遅延回路１６のトランジスタＱｓがオフされて、外部端子ＣＤの外付けコンデンサＣｄが充電されてその電圧ＶCDが徐々に上がる。

【0037】

そして、外部端子ＣＤの電圧ＶCDがコンパレータＣＭＰ３のしきい値である電圧Ｖref2に達すると、ＣＭＰ３の出力がハイレベルに変化してそれがラッチ回路１７に取り込まれてその出力LATCH_OUTがハイレベルに変化するとともにショート異常検出信号Err_scが立ち下がる（タイミングｔ12）。このとき、ラッチ回路１７の出力LATCH_OUTのハイレベルへの変化によって、ＯＲゲートＧ２の出力がハイレベルに変化してトランジスタＱｓがオンされるため、外部端子ＣＤの外付けコンデンサＣｄが放電されてその電圧ＶCDが下がる。

【0038】

その後、タイミングｔ13で、出力端子に接続されていた負荷デバイスのショート状態が解消されると、出力電流Ｉｏが急激に減少する。すると、カレントミラー・トランジスタＱ２，Ｑ３に流れていた電流も減少し、外部端子Ｐ１，Ｐ２の電圧Ｖｐ１，Ｖｐ２が低下するため、オープン異常検出用のコンパレータＣＭＰ１がＶｐ１の低下を検出してその出力がハイレベルに変化する。

【0039】

それによって、遅延回路１６のトランジスタＱｓがオフされて、外部端子ＣＤの外付けコンデンサＣｄが充電されてその電圧ＶCDが徐々に上がるが、ＶCDはコンパレータＣＭＰ３のしきい値である電圧Ｖref2に達する前に、トランジスタＱｓがオンされてコンデンサＣｄの電荷が放電され、ＶCDの電位が下がる。そのため、コンパレータＣＭＰ３の出力がハイレベルに変化することがなく、外部端子Ｐ３から出力されるオープン異常検出信号Err_opが誤ってハイレベルに変化するのが防止される。また、電圧ＶCDはクランプ用のトランジスタＱｃによって電圧上昇が抑えられているため、コンデンサＣｄの放電に要する時間を短くすることができる。

【0040】

なお、ショート異常検出用のコンパレータＣＭＰ２は、出力電流が減少したタイミングｔ13でその出力がロウレベルに変化して、ＡＮＤゲートＧ３の出力がロウレベルに変化することでトランジスタＱ６がオフされて、ショート異常検出信号Err_scがハイレベルに変化する。また、ショート異常検出用のコンパレータＣＭＰ２の出力がロウレベルに変化したタイミングでラッチ回路１７がリセットされてその出力がロウレベルに変化して、ＡＮＤゲートＧ３の出力がロウレベルに保持され、ショート異常検出信号Err_scがハイレベルを維持することとなる。
以上説明したように、上記実施形態のレギュレータＩＣによれば、負荷デバイスが未接続の状態から接続状態に移行した場合も、負荷デバイスがショート状態からショートが解消された状態に移行した場合も、ショート異常検出信号Err_scやオープン異常検出信号Err_opに誤検出パルスが出るのを防止することができる。

【0041】

（変形例）
次に、前記実施形態のレギュレータＩＣの変形例について、図３および図４を用いて説明する。
図３には、変形例のレギュレータＩＣの構成が示されている。図３に示す変形例は、遅延時間異常検出回路１８やＯＲゲートＧ５，Ｇ６を設けることによって、外部端子ＣＤのコンデンサＣｄが外れるなどして遅延時間が異常に長くなったような場合に、異常検出信号Err_op，Err_scによって異常状態を出力するように構成したものである。なお、図３には、図１にはないコンデンサの記号Ｃｓが示されているが、このコンデンサＣｓは外部端子ＣＤに寄生する容量を示したものである。

【0042】

遅延時間異常検出回路１８は、定電流源Ｉ２と、該定電流源Ｉ２と直列に接続された放電用のトランジスタＱ９と、定電流源Ｉ２とトランジスタＱ９との接続ノードＮ２に接続されたコンデンサＣ３と、ノードＮ２の電位に所定のオフセット電圧Ｖoffを付加した電位と遅延回路１６の接続ノードＮ１の電位とを比較するコンパレータＣＭＰ４と、コンパレータＣＭＰ４の出力を取り込んで保持するラッチ回路ＬＴとから構成されており、トランジスタＱ９のゲート端子に前記ＯＲゲートＧ２の出力電圧が入力されている。また、ラッチ回路ＬＴは、遅延回路１６と共通のＮＯＲゲートＧ１の出力によってリセット可能に構成されている。
また、ＡＮＤゲートＧ３，Ｇ４の後段に、一方の入力端子にそれぞれ上記遅延時間異常検出回路１８のラッチ回路ＬＴの出力が入力されるＯＲゲートＧ５，Ｇ６が設けられている。

【0043】

定電流源Ｉ２とコンデンサＣ３は、基準となる遅延時間Ｔsdを生成する回路であり、基準遅延時間Ｔsdは、Ｔsd＝Ｃ３×(Ｖref2－Ｖoff)÷Ｉ２で表わされる。コンパレータＣＭＰ４は、この基準遅延時間Ｔsd と遅延回路１６の遅延時間Ｔｄとを比較して異常か否かを判定するもので、端子ＣＤにコンデンサＣｄが接続されていないときに端子ＣＤの電圧ＶCDがＶref2に達するまでに要する時間をＴ１、端子ＣＤにコンデンサＣｄが接続されているときに端子ＣＤの電圧ＶCDがＶref2に達するまでに要する時間をＴ２とすると、Ｔ２＞Ｔsd＞Ｔ１の関係を満足するように、Ｉ１，Ｃｄ，Ｉ２，Ｃ３の値を設定する。

【0044】

上記のような構成を有する遅延時間異常検出回路１８においては、遅延回路１６の遅延時間ＴｄがＴｄ＞Ｔsdの場合はコンパレータＣＭＰ４の出力がロウレベル（コンデンサＣｄ有り）となり、Ｔｄ＜Ｔsdの場合はコンパレータＣＭＰ４の出力がハイレベル（コンデンサＣｄ無し）となる。そして、このコンパレータＣＭＰ４の出力がラッチ回路ＬＴに取り込まれて保持され、トランジスタＱ５，Ｑ６のゲート端子を制御するＯＲゲートＧ５，Ｇ６に供給される。

【0045】

図４（Ａ）には、端子ＣＤにコンデンサＣｄが接続されている場合における各信号の変化の様子が、図４（Ｂ）には、端子ＣＤにコンデンサＣｄが接続されていない場合における各信号の変化の様子が示されている。表１には、図３のレギュレータＩＣにおける異常検出信号Err_op，Err_scと各状態との関係が示されている。

【表1】

【0046】

図４からも分かるように、コンデンサＣｄが有る場合には、前記実施例のレギュレータＩＣと同様に、通常状態ではトランジスタＱ５，Ｑ６がオフ状態にされて、異常検出信号Err_op，Err_scは共にハイレベルを出力する。そして、オープン異常が発生してコンパレータＣＭＰ１がオープン異常を検出するとErr_opがロウレベル，Err_scがハイレベルを出力する。
また、コンデンサ無しの場合は、遅延時間異常検出回路１８の出力によってＯＲゲートＧ５，Ｇ６の出力が共にハイレベルになって、トランジスタＱ５，Ｑ６が共にオン状態にされて、異常検出信号Err_op，Err_scは共にロウレベルを出力する。従って、これらの信号を受けるＣＰＵは、異常検出信号Err_op，Err_scが共にロウレベルであるときは、遅延用のコンデンサＣｄが外れていると判断することができる。

【0047】

また、上記実施形態においては、本発明をレギュレータＩＣに適用した例を示したが、本発明は、図５（Ａ）に示すような電源装置（電池等）の電圧をそのまま負荷へ供給したり遮断したりする電源スイッチ用ＩＣ２０にも適用することができる。図５（Ａ）に示す電源スイッチ用ＩＣは、レギュレータＩＣにおける誤差アンプの代わりにゲート制御回路２１を備えており、ゲート制御回路２１はコントロール端子ＣＥがハイレベルかロウレベルかに応じて出力トランジスタＱ１をフルオンの状態またはフルオフの状態に制御するように設計される。
図５（Ｂ）に、本発明を図５（Ａ）の電源スイッチ用ＩＣに適用した実施例を示す。図５（Ｂ）と同様にして、図３に示すレギュレータＩＣの変形例の構成を、図５（Ａ）の電源スイッチ用ＩＣに適用することも可能である。このような電源スイッチ用ＩＣ２０においても、上記実施形態で説明したのと同様な効果が得られる。

【0048】

以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではない。例えば、前記実施例においては、外部端子ＣＤの電位をクランプするクランプ手段として１個のＭＯＳトランジスタＱｃを使用したものを示したが、例えばダイオードあるいはオペアンプなどを用いたクランプ回路として構成しても良い。また、前記実施例では、クランプ手段（Ｑｃ）とラッチ回路１７を設けているが、クランプ手段（Ｑｃ）のみ備えラッチ回路１７を省略した構成も可能である。

【0049】

さらに、前記実施形態においては、レギュレータＩＣ１０や電源スイッチ用ＩＣ２０の内部回路を構成するトランジスタとしてＭＯＳトランジスタを使用したものを示したが、ＭＯＳトランジスタの代わりにバイポーラ・トランジスタを使用するようにしてもよい。また、遅延用コンデンサＣｄは、外付け素子でなくＩＣチップ上に形成されたものであっても良い。
また、前記実施例においては、異常検出回路としてショート異常検出回路とオープン異常検出回路を備え、それらの検出信号を共通の１つの遅延回路で遅延可能に構成したものについて説明したが、ショート異常検出回路とオープン異常検出回路の組み合わせに限定されず、例えばショート異常検出回路と出力電圧を監視する回路など他の異常検出回路を備えたレギュレータＩＣまたは電源スイッチＩＣに適用することも可能である。

【符号の説明】

【0050】

１０…レギュレータＩＣ、１１…誤差アンプ、１２…基準電圧回路、１３…バイアス回、１４…カレントリミット回路、１５…サーマルシャットダウン回路、１６…遅延回路、１７…ラッチ回路、１８…遅延時間異常検出回路、ＣＭＰ１…オープン異常検出用コンパレータ、ＣＭＰ２…ショート異常検出用コンパレータ、Ｑ１…電圧制御用トランジスタ（出力トランジスタ）、Ｑ２，Ｑ３…カレントミラー・トランジスタ、Ｑｃ…クランプ用トランジスタ、Ｃｄ…遅延用コンデンサ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】