特許 7554281 メモリ、制御装置、クロック処理方法及び電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-10

(45)【発行日】2024-09-19

(54)【発明の名称】メモリ、制御装置、クロック処理方法及び電子機器

(51)【国際特許分類】

   G06F 12/00 20060101AFI20240911BHJP

   G11C 7/22 20060101ALI20240911BHJP

【ＦＩ】

G06F12/00 564A

G11C7/22 100

【請求項の数】 15

(21)【出願番号】P 2022564070

(86)(22)【出願日】2022-08-03

(65)【公表番号】

(43)【公表日】2024-08-06

(86)【国際出願番号】 CN2022109993

(87)【国際公開番号】W WO2024007399

(87)【国際公開日】2024-01-11

【審査請求日】2022-10-20

(31)【優先権主張番号】202210806176.0

(32)【優先日】2022-07-08

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】チェン ジンウェイ

【審査官】後藤 彰

(56)【参考文献】

【文献】特表２０２３－５１２０１８（ＪＰ，Ａ）

【文献】特開２０２０－５２６７７（ＪＰ，Ａ）

【文献】特開２０１３－１７８６０３（ＪＰ，Ａ）

【文献】国際公開第２０２２／０８８７５７（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０２０／０１６２０６６（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １２／００

Ｇ１１Ｃ ７／２２

(57)【特許請求の範囲】

【請求項1】

メモリであって、前記メモリは、クロック処理回路を含み、前記クロック処理回路は、
外部で生成されたデータクロック信号を受信し、前記データクロック信号のデューティ比を調整し、内部クロック信号を出力するように構成されるデューティ比モジュールと、
前記内部クロック信号を受信し、前記内部クロック信号に基づいて、第１読み出しクロック信号を出力するように構成される第１クロック生成モジュールであって、前記第１読み出しクロック信号はパルス信号である、第１クロック生成モジュールと、
前記第１読み出しクロック信号の存続期間において、第２読み出しクロック信号を生成して出力するように構成される第２クロック生成モジュールであって、前記第２読み出しクロック信号に１つのレベル状態変化エッジしか存在しない、第２クロック生成モジュールと、
前記第１読み出しクロック信号と前記第２読み出しクロック信号を受信し、前記第１読み出しクロック信号と前記第２読み出しクロック信号のうちのいずれか一つをターゲット読み出しクロック信号として出力するように構成される選択モジュールと、を含む、
メモリ。

【請求項2】

前記クロック処理回路はさらに、検出モジュール及びモードレジスタを含み、
前記検出モジュールは、前記内部クロック信号を受信し、前記内部クロック信号に対してデューティ比の検出を行い、デューティ比パラメータを出力するように構成され、
前記モードレジスタは、前記デューティ比パラメータを受信して記憶するように構成される、
請求項１に記載のメモリ。

【請求項3】

前記選択モジュールは、選択指示信号を受信し、前記選択指示信号が第１状態にある場合、前記第１読み出しクロック信号をターゲット読み出しクロック信号として出力し、又は、前記選択指示信号が第２状態にある場合、前記第２読み出しクロック信号をターゲット読み出しクロック信号として出力するように構成される、
請求項２に記載のメモリ。

【請求項4】

前記メモリは、データ読み出し命令を受信し、前記データ読み出し命令に基づいて、読み出しデータ信号を出力し、前記クロック処理回路によって前記ターゲット読み出しクロック信号を出力するように構成され、
前記ターゲット読み出しクロック信号は、前記読み出しデータ信号をラッチするために用いられ、前記第２読み出しクロック信号のレベル状態変化エッジは、前記読み出しデータ信号の中の有効データの終了時刻を指示する、
請求項３に記載のメモリ。

【請求項5】

前記メモリはさらに、前記データ読み出し命令が第１読み出し命令である場合、前記選択指示信号を第１状態に設定し、又は、前記データ読み出し命令が第２読み出し命令である場合、前記選択指示信号を第２状態に設定するように構成され、
前記第２読み出し命令は、前記クロック処理回路の中のモードレジスタのデューティ比パラメータの取得を指示し、前記第１読み出し命令は、前記第２読み出し命令以外のデータ読み出し命令である、
請求項４に記載のメモリ。

【請求項6】

前記メモリはさらに、
前記データ読み出し命令が第１読み出し命令である場合、前記選択指示信号を第１状態に設定し、又は、
前記データ読み出し命令が第２読み出し命令であり、且つ前記内部クロック信号のデューティ比が予め設定された範囲にある場合、前記選択指示信号を第１状態に設定し、又は、
前記データ読み出し命令が第２読み出し命令であり、且つ前記内部クロック信号のデューティ比が予め設定された範囲にない場合、前記選択指示信号を第２状態に設定するように構成される、
請求項５に記載のメモリ。

【請求項7】

前記第１読み出しクロック信号は８つのクロック周期を含み、前記第２読み出しクロック信号のレベル状態変化エッジは、前記第１読み出しクロック信号の５番目のクロック周期の立ち上がりエッジと位置合わせられ、
前記第２読み出しクロック信号のレベル状態変化エッジは、前記第２読み出しクロック信号はローレベル状態からハイレベル状態に変化することであり、
前記デューティ比モジュールは、
外部から前記データクロック信号を受信して出力するように構成される受信モジュールと、
前記データクロック信号のデューティ比を調整し、前記内部クロック信号を出力するように構成される調整モジュールと、を含み、
前記データクロック信号は書き込みクロック信号である、
請求項６に記載のメモリ。

【請求項8】

制御装置であって、前記制御装置はメモリに接続され、
前記制御装置は、前記メモリにデータ読み出し命令を送信し、前記メモリから返された読み出しデータ信号とターゲット読み出しクロック信号を受信し、前記ターゲット読み出しクロック信号を利用して前記読み出しデータ信号をラッチするように構成され、
前記ターゲット読み出しクロック信号は、第１読み出しクロック信号又は第２読み出しクロック信号であり、前記第１読み出しクロック信号は、パルス信号であり、前記第２読み出しクロック信号に１つのレベル状態変化エッジしか存在しない、
制御装置。

【請求項9】

前記制御装置は、前記データ読み出し命令が第１読み出し命令である場合、前記メモリから返信された第１読み出しクロック信号を受信し、前記第１読み出しクロック信号を利用して前記読み出しデータ信号をラッチし、又は、
前記データ読み出し命令が第２読み出し命令である場合、前記メモリから返信された第２読み出しクロック信号を受信し、前記第２読み出しクロック信号のレベル状態変化エッジを利用して前記読み出しデータ信号をラッチするように構成され、
前記メモリはクロック処理回路を含み、前記第２読み出し命令は、前記クロック処理回路の中のモードレジスタのデューティ比パラメータの取得を指示し、前記第１読み出し命令は、前記第２読み出し命令以外のデータ読み出し命令を指示する、
請求項８に記載の制御装置。

【請求項10】

前記制御装置はさらに、前記データ読み出し命令が第２読み出し命令である場合、前記メモリから返信された第１読み出しクロック信号を受信し、前記第１読み出しクロック信号のレベル状態変化エッジを利用して前記読み出しデータ信号をラッチするように構成される、
請求項８に記載の制御装置。

【請求項11】

クロック処理方法であって、メモリに適用され、前記方法は、
外部で生成されたデータクロック信号を受信し、前記データクロック信号のデューティ比を調整し、内部クロック信号を決定するステップと、
前記内部クロック信号に基づいて、第１読み出しクロック信号を決定するステップであって、前記第１読み出しクロック信号はパルス信号であるステップと、
前記第１読み出しクロック信号の存続期間において、第２読み出しクロック信号を生成するステップであって、前記第２読み出しクロック信号に１つのレベル状態変化エッジしか存在しないステップと、
前記第１読み出しクロック信号と前記第２読み出しクロック信号のうちのいずれか一つをターゲット読み出しクロック信号として出力するステップと、を含む、
クロック処理方法。

【請求項12】

前記メモリはモードレジスタを含み、前記クロック処理方法はさらに、
前記内部クロック信号に対してデューティ比の検出を行い、デューティ比パラメータを取得するステップと、
前記デューティ比パラメータを前記モードレジスタに記憶するステップと、を含む、
請求項１１に記載のクロック処理方法。

【請求項13】

前記メモリは制御装置に接続され、前記第１読み出しクロック信号と前記第２読み出しクロック信号のうちのいずれか一つをターゲット読み出しクロック信号として出力するステップは、
前記制御装置から送信された第１読み出し命令を受信した場合、前記第１読み出し命令に基づいて読み出しデータ信号を決定し、前記第１読み出しクロック信号をターゲット読み出しクロック信号として決定するステップと、
前記制御装置から送信された第２読み出し命令を受信した場合、前記第２読み出し命令に基づいて前記読み出しデータ信号を決定し、前記第２読み出しクロック信号をターゲット読み出しクロック信号として決定するステップと、を含み、
前記ターゲット読み出しクロック信号は、前記読み出しデータ信号をラッチするために用いられ、前記第２読み出し命令は、前記モードレジスタのデューティ比パラメータの取得を指示し、前記第１読み出し命令は、前記第２読み出し命令以外のデータ読み出し命令を指示する、
請求項１２に記載のクロック処理方法。

【請求項14】

前記メモリは制御装置に接続され、前記第１読み出しクロック信号と前記第２読み出しクロック信号のうちのいずれか一つをターゲット読み出しクロック信号として出力するステップは、
前記制御装置から送信された第１読み出し命令を受信した場合、前記第１読み出し命令に基づいて読み出しデータ信号を決定し、前記第１読み出しクロック信号をターゲット読み出しクロック信号として決定するステップと、
前記制御装置から送信された第２読み出し命令を受信し、且つ前記デューティ比パラメータが予め設定された範囲にある場合、前記第２読み出し命令に基づいて読み出しデータ信号を決定し、前記第１読み出しクロック信号をターゲット読み出しクロック信号として決定するステップと、
前記制御装置から送信された第２読み出し命令を受信し、且つ前記デューティ比パラメータが予め設定された範囲にない場合、前記第２読み出し命令に基づいて前記読み出しデータ信号を決定し、前記第２読み出しクロック信号をターゲット読み出しクロック信号として決定するステップと、を含み、
前記ターゲット読み出しクロック信号は、前記読み出しデータ信号をラッチするために用いられ、前記第２読み出し命令は、前記モードレジスタのデューティ比パラメータの取得を指示し、前記第１読み出し命令は、前記第２読み出し命令以外のデータ読み出し命令を指示する、
請求項１２に記載のクロック処理方法。

【請求項15】

電子機器であって、前記電子機器は、請求項１～７のいずれか１項に記載のメモリと、請求項８～１０のいずれか１項に記載の制御装置と、を含む、電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願への相互参照
本願は、２０２２年０７月０８日に中国特許局に提出された、出願番号が２０２２１０８０６１７６．０であり、発明の名称が「メモリ、制御装置、クロック処理方法及び電子機器」である中国特許出願の優先権を主張し、その内容の全てが引用により本願に組み込まれる。

【0002】

本開示は、半導体メモリの分野に関し、特に、メモリ、制御装置、クロック処理方法及び電子機器に関する。

【背景技術】

【0003】

電子機器で、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）は、メモリに読み出し命令を送信し、メモリから返された読み出しクロック信号と読み出しデータ信号を受信し、読み出しクロック信号を利用して読み出しデータ信号に対してラッチ処理を行うことによって、必要なデータを取得する。しかしながら、メモリがクロック信号に対してデューティ比調整を行うプロセスで、ＣＰＵは、メモリの中の対応するモードレジスタを読み取ることによって、クロック信号のデューティ比パラメータを取得する必要がある。しかしながら、このプロセスで、メモリ内部のクロック信号は歪んでいる可能性があり、これによって、メモリからＣＰＵに返される読み出しクロック信号も歪み、結果的に、ＣＰＵは誤りデータを取得し、最終的にクロック信号のデューティ比調整に失敗する。

【発明の概要】

【0004】

これを鑑みて、本開示は、メモリ、制御装置、クロック処理方法及び電子機器を提供する。

【0005】

前記目的を実現するために、本開示の技術案は、以下のように実現される。

【0006】

本開示の実施例の第１態様において、メモリを提供し、前記メモリは、クロック処理回路を含み、前記クロック処理回路は、
外部で生成されたデータクロック信号を受信し、前記データクロック信号のデューティ比を調整し、内部クロック信号を出力するように構成されるデューティ比モジュールと、
前記内部クロック信号を受信し、前記内部クロック信号に基づいて、第１読み出しクロック信号を出力するように構成される第１クロック生成モジュールであって、前記第１読み出しクロック信号はパルス信号である、第１クロック生成モジュールと、
前記第１読み出しクロック信号の存続期間において、第２読み出しクロック信号を生成して出力するように構成される第２クロック生成モジュールであって、前記第２読み出しクロック信号に１つのレベル状態変化エッジしか存在しない、第２クロック生成モジュールと、
前記第１読み出しクロック信号と前記第２読み出しクロック信号を受信し、前記第１読み出しクロック信号と前記第２読み出しクロック信号のうちのいずれか一つをターゲット読み出しクロック信号として出力するように構成される選択モジュールと、を含む。

【0007】

いくつかの実施例において、前記クロック処理回路はさらに、検出モジュール及びモードレジスタを含み、前記検出モジュールは、前記内部クロック信号を受信し、前記内部クロック信号に対してデューティ比の検出を行い、デューティ比パラメータを出力するように構成され、前記モードレジスタは、前記デューティ比パラメータを受信して記憶するように構成される。

【0008】

いくつかの実施例において、前記選択モジュールは、具体的に、選択指示信号を受信し、前記選択指示信号が第１状態にある場合、前記第１読み出しクロック信号をターゲット読み出しクロック信号として出力し、又は、前記選択指示信号が第２状態にある場合、前記第２読み出しクロック信号をターゲット読み出しクロック信号として出力するように構成される。

【0009】

いくつかの実施例において、前記メモリは、データ読み出し命令を受信し、前記データ読み出し命令に基づいて、読み出しデータ信号を出力し、前記クロック処理回路によって前記ターゲット読み出しクロック信号を出力するように構成され、前記ターゲット読み出しクロック信号は、前記読み出しデータ信号をラッチするために用いられ、前記第２読み出しクロック信号のレベル状態変化エッジは、前記読み出しデータ信号の中の有効データの終了時刻を指示する。

【0010】

いくつかの実施例において、前記メモリはさらに、前記データ読み出し命令が第１読み出し命令である場合、前記選択指示信号を第１状態に設定し、又は、前記データ読み出し命令が第２読み出し命令である場合、前記選択指示信号を第２状態に設定するように構成され、前記第２読み出し命令は、前記クロック処理回路の中のモードレジスタのデューティ比パラメータの取得を指示し、前記第１読み出し命令は、前記第２読み出し命令以外のデータ読み出し命令である。

【0011】

いくつかの実施例において、前記メモリはさらに、前記データ読み出し命令が第１読み出し命令である場合、前記選択指示信号を第１状態に設定し、又は、前記データ読み出し命令が第２読み出し命令であり、且つ前記内部クロック信号のデューティ比が予め設定された範囲にある場合、前記選択指示信号を第１状態に設定し、又は、前記データ読み出し命令が第２読み出し命令であり、且つ前記内部クロック信号のデューティ比が予め設定された範囲にない場合、前記選択指示信号を第２状態に設定するように構成される。

【0012】

いくつかの実施例において、前記第１読み出しクロック信号は８つのクロック周期を含み、前記第２読み出しクロック信号のレベル状態変化エッジは、前記第１読み出しクロック信号の５番目のクロック周期の立ち上がりエッジと位置合わせられ、前記第２読み出しクロック信号のレベル状態変化エッジは、前記第２読み出しクロック信号はローレベル状態からハイレベル状態に変化することである。

【0013】

いくつかの実施例において、前記デューティ比モジュールは、外部から前記データクロック信号を受信して出力するように構成される受信モジュールと、前記データクロック信号のデューティ比を調整し、前記内部クロック信号を出力するように構成される調整モジュールと、を含む。

【0014】

いくつかの実施例において、前記データクロック信号は書き込みクロック信号である。

【0015】

本開示の実施例の第２態様において、制御装置を提供し、前記制御装置はメモリに接続され、
前記制御装置であって、前記メモリにデータ読み出し命令を送信し、且つ、前記メモリから返された読み出しデータ信号とターゲット読み出しクロック信号を受信し、前記ターゲット読み出しクロック信号を利用して前記読み出しデータ信号をラッチするように構成され、
前記ターゲット読み出しクロック信号は、第１読み出しクロック信号又は第２読み出しクロック信号であり、前記第１読み出しクロック信号は、パルス信号であり、前記第２読み出しクロック信号に１つのレベル状態変化エッジしか存在しない。

【0016】

いくつかの実施例において、前記制御装置は、具体的に、前記データ読み出し命令が第１読み出し命令である場合、前記メモリから返信された第１読み出しクロック信号を受信し、前記第１読み出しクロック信号を利用して前記読み出しデータ信号をラッチし、又は、前記データ読み出し命令が第２読み出し命令である場合、前記メモリから返信された第２読み出しクロック信号を受信し、前記第２読み出しクロック信号のレベル状態変化エッジを利用して前記読み出しデータ信号をラッチするように構成され、前記メモリはクロック処理回路を含み、前記第２読み出し命令は、前記クロック処理回路の中のモードレジスタのデューティ比パラメータの取得を指示し、前記第１読み出し命令は、前記第２読み出し命令以外のデータ読み出し命令を指示する。

【0017】

いくつかの実施例において、前記制御装置はさらに、前記データ読み出し命令が第２読み出し命令である場合、前記メモリから返信された第１読み出しクロック信号を受信し、前記第１読み出しクロック信号のレベル状態変化エッジを利用して前記読み出しデータ信号をラッチするように構成される。

【0018】

本開示の実施例の第３態様において、クロック処理方法を提供し、メモリに適用され、前記方法は、
外部で生成されたデータクロック信号を受信し、前記データクロック信号のデューティ比を調整し、内部クロック信号を決定するステップと、
前記内部クロック信号に基づいて、第１読み出しクロック信号を決定するステップであって、前記第１読み出しクロック信号はパルス信号であるステップと、
前記第１読み出しクロック信号の存続期間において、第２読み出しクロック信号を生成するステップであって、前記第２読み出しクロック信号に１つのレベル状態変化エッジしか存在しないステップと、
前記第１読み出しクロック信号と前記第２読み出しクロック信号のうちのいずれか一つをターゲット読み出しクロック信号として出力するステップと、を含む。

【0019】

いくつかの実施例において、前記メモリはモードレジスタを含み、前記方法はさらに、
前記内部クロック信号に対してデューティ比の検出を行い、デューティ比パラメータを取得するステップと、前記デューティ比パラメータを前記モードレジスタに記憶するステップと、を含む。

【0020】

いくつかの実施例において、前記メモリは制御装置に接続され、前記第１読み出しクロック信号と前記第２読み出しクロック信号のうちのいずれか一つをターゲット読み出しクロック信号として出力するステップは、
前記制御装置から送信された第１読み出し命令を受信した場合、前記第１読み出し命令に基づいて読み出しデータ信号を決定し、前記第１読み出しクロック信号をターゲット読み出しクロック信号として決定するステップと、前記制御装置から送信された第２読み出し命令を受信した場合、前記第２読み出し命令に基づいて前記読み出しデータ信号を決定し、前記第２読み出しクロック信号をターゲット読み出しクロック信号として決定するステップと、を含み、前記ターゲット読み出しクロック信号は、前記読み出しデータ信号をラッチするために用いられ、前記第２読み出し命令は、前記モードレジスタのデューティ比パラメータの取得を指示し、前記第１読み出し命令は、前記第２読み出し命令以外のデータ読み出し命令を指示する。

【0021】

いくつかの実施例において、前記メモリは制御装置に接続され、前記第１読み出しクロック信号と前記第２読み出しクロック信号のうちのいずれか一つをターゲット読み出しクロック信号として出力するステップは、
前記制御装置から送信された第１読み出し命令を受信した場合、前記第１読み出し命令に基づいて読み出しデータ信号を決定し、前記第１読み出しクロック信号をターゲット読み出しクロック信号として決定するステップと、前記制御装置から送信された第２読み出し命令を受信し、且つ前記デューティ比パラメータが予め設定された範囲にある場合、前記第２読み出し命令に基づいて読み出しデータ信号を決定し、前記第１読み出しクロック信号をターゲット読み出しクロック信号として決定するステップと、前記制御装置から送信された第２読み出し命令を受信し、且つ前記デューティ比パラメータが予め設定された範囲にない場合、前記第２読み出し命令に基づいて前記読み出しデータ信号を決定し、前記第２読み出しクロック信号をターゲット読み出しクロック信号として決定するステップと、を含み、前記ターゲット読み出しクロック信号は、前記読み出しデータ信号をラッチするために用いられ、前記第２読み出し命令は、前記モードレジスタのデューティ比パラメータの取得を指示し、前記第１読み出し命令は、前記第２読み出し命令以外のデータ読み出し命令を指示する。

【0022】

本開示の実施例の第４態様において、電子機器を提供し、前記電子機器は、少なくとも第１態様に記載のメモリと、第２態様に記載の制御装置と、を含む。

【0023】

本開示の実施例は、メモリ、制御装置、クロック処理方法及び電子機器を提供する。メモリは、クロック処理回路を含み、クロック処理回路は、外部で生成されたデータクロック信号を受信し、データクロック信号のデューティ比を調整し、内部クロック信号を出力するように構成されるデューティ比モジュールと、内部クロック信号を受信し、内部クロック信号に基づいて、第１読み出しクロック信号を出力するように構成される第１クロック生成モジュールであって、第１読み出しクロック信号はパルス信号である、第１クロック生成モジュールと、第１読み出しクロック信号の存続期間において、第２読み出しクロック信号を生成して出力するように構成される第２クロック生成モジュールであって、第２読み出しクロック信号に１つのレベル状態変化エッジしか存在しない、第２クロック生成モジュールと、第１読み出しクロック信号と第２読み出しクロック信号を受信し、第１読み出しクロック信号と第２読み出しクロック信号のうちのいずれか一つをターゲット読み出しクロック信号として出力するように構成される選択モジュールと、を含む。これにより、メモリの内部クロック信号のデューティ比が歪んだ場合、１つのレベル変化エッジを有する第２読み出しクロック信号をターゲット読み出しクロック信号として選択し、それによってデータラッチ失敗を回避することができる。

【図面の簡単な説明】

【0024】

【図1】ＭＲＲ命令の操作タイミングの概略図である。

【図2】クロック処理回路の一例の構造概略図である。

【図3】読み出しクロック信号の一例の波形の概略図である。

【図4】本開示の実施例によって提供されるメモリの一例の構造概略図である。

【図5】本開示の実施例によって提供されるクロック処理回路の一例の局部構造概略図である。

【図6】本開示の実施例によって提供されるクロック処理回路の一例の局部構造概略図である。

【図7】本開示の実施例によって提供されるデータラッチ処理信号の一例の波形の概略図である。

【図8】本開示の実施例によって提供されるクロック処理回路の一例の動作プロセスの概略図である。

【図9】本開示の実施例によって提供される制御装置の一例の構造概略図である。

【図10】本開示の実施例によって提供されるクロック処理方法の一例のフローチャートである。

【図11】本開示の実施例によって提供される電子機器の一例の構造概略図である。

【発明を実施するための形態】

【0025】

以下では、本開示の実施例の図面を参照して、本開示の実施例の技術案をさらに明確で完全に説明する。ここで記載された具体的な実施例は、単に本願を説明することを目的としており、本願を限定するものではないことを理解されたい。また、説明すべきこととして、説明を容易にするために、図面で本願に関連する部分のみを示している。

【0026】

明記されない限り、本文で使用されるすべての技術用語と科学用語は、当業者によって通常に理解されるものと同じ意味を有する。本文で使用される用語は、単に本開示の実施例を説明することを目的とし、本開示を限定することを意図するものではない。

【0027】

下記の「いくつかの実施例」と記載される部分において、可能な実施例のサブセットがすべて記載されているが、理解可能なこととして、「いくつかの実施例」というのは、全ての可能な実施例の同じサブセット又は異なるサブセットであり得、矛盾しない場合に互いに組み合わせることができる。

【0028】

なお、本開示の実施例における「第１／第２／第３」という用語は、特定の順序を限定するものではなく、類似する対象を区別するものである。理解可能なこととして、「第１／第２／第３」は、場合によって特定の順番又は前後順番を変換することできるため、本明細書に記載の本願実施例は、図示した順番又は記載された順番以外の順序で実施することができる。

【0029】

ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）：ダイナミック・ランダム・アクセス・メモリ

【0030】

ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）：シンクロナス・ダイナミック・ランダム・アクセス・メモリ

【0031】

ＭＲＲ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｒｅａｄ）：モードレジスタリード

【0032】

Ｍｂｐｓ（Ｍｉｌｌｉｏｎ ｂｉｔｓ ｐｅｒ ｓｅｃｏｎｄ）：一秒当りビット数

【0033】

ＮＭＯＳ（Ｎ－Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）：Ｎ型チャネル電界効果トランジスタ

【0034】

ＰＭＯＳ（Ｐ－Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）：Ｐ型チャネル電界効果トランジスタ

【0035】

メモリ（ＤＲＡＭなど）では、ＭＲＲ命令は通常の読み出し命令と全く同じ操作タイミングを使用する。図１を参照すると、図１は、ＭＲＲ命令の操作タイミングの概略図である。図１において、Ｔ０、Ｔ１などは異なるクロック周期を表し、ＣＫ＿ｃとＣＫ＿ｔは１対の差動クロック信号であり、ＣＳはチップセレクト信号であり、ＣＡは命令アドレス信号であり、ＣＯＭＭＡＮＤは操作命令を示し、ＤＱ［７：０］は８ビットのメモリのデータ信号であり、ＤＱ［１５：０］は１６ビットのメモリのデータ信号である。データクロック信号ＷＣＫは、電子機器のホスト側（Ｈｏｓｔ）からメモリに送信される外部書き込みクロック信号であり、異なる回路位置で１つの信号又は１対の差動クロック信号ＷＣＫ＿ｃとＷＣＫ＿ｔとして表されることがある。読み出しクロック信号ＲＤＱＳは、メモリから電子機器に出力されるクロック信号であり、異なる回路位置で１つの信号又は１対の差動クロック信号ＲＤＱＳ＿ｃとＲＤＱＳ＿ｔとして表されることがある。具体的に、メモリは、ＣＰＵからのＭＲＲ命令を受信した後、データ信号ＤＱ（読み出しデータ信号と呼ぶこともできる）を生成し、外部から受信されたデータクロック信号ＷＣＫを利用して読み出しクロック信号ＲＤＱＳを生成する。データ読み出し命令の実行プロセスにおいて、メモリは、読み出しデータ信号ＤＱと読み出しクロック信号ＲＤＱＳを一緒にＣＰＵに返信し、その後、ＣＰＵは、読み出しクロック信号ＲＤＱＳを利用して読み出しデータ信号ＤＱをラッチし、必要なデータを取得する。図１は、ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）標準で規定された標準タイミングであり、その中の各信号の意味、関連する変更の原理、および言及されていない一部の用語の略称は、業界標準文書ＪＥＤＥＣを参照して理解でき、本開示の実施例の技術案とは関係なく、当業者の理解に影響しないため、説明を省略する。

【0036】

データクロック信号ＷＣＫ０（相補的な１対の信号ＷＣＫ＿ｃ／ＷＣＫ＿ｔを含む）のデューティ比が要求を満たすようにデータクロック信号ＷＣＫ０を調整するクロック処理回路はメモリに設けられる。図２を参照すると、図２は、クロック処理回路の一例の構造概略図である。図２に示すように、クロック処理回路では、受信モジュールは外部からデータクロック信号ＷＣＫ０を受信する。調整モジュールはデータクロック信号ＷＣＫ０のデューティ比を調整し、内部クロック信号ＷＣＫ１を得る。検出モジュールは内部クロック信号ＷＣＫ１のデューティ比パラメータを検出し、モードレジスタに記憶する。同時に、メモリはデューティ比を調整するプロセスにおいて、ＣＰＵは、ＭＲＲ命令を送信してモードレジスタの中のデューティ比パラメータを読み取り、これによって次の操作を決定する。図２に示すように、１つの例示的な場合において、外部から入力されたデータクロック信号ＷＣＫ０のデューティ比はＪＥＤＥＣで規定される上限値の５７％であると仮定すると、デューティ比調整の初期段階において、デューティ比調整モジュールは、データクロック信号ＷＣＫ０のデューティ比を７個単位（ＪＥＤＥＣで規定される上限値で、１個単位は５ピコ秒である）、即ち３５ピコ秒増加し、この増分は、８５３３Ｍｂｐｓのスピードでデューティ比を１５％増加することに相当する。このとき、メモリの内部クロック信号ＷＣＫ１のデューティ比は７２％まで高くなり、それを利用して生成された読み出しクロック信号ＲＤＱＳのデューティ比も７２％まで高くなる。ここで、図３を参照すると、図３は、読み出しクロック信号の一例の波形の概略図である。図３に示すように、７２％まで高くなるデューティ比の読み出しクロック信号ＲＤＱＳは、伝送中において、チャネル減衰によってＣＰＵ受信端に到達する時に大きく歪みを生じ、ＣＰＵで正しく識別されることが難しく、即ち、ＭＲＲ命令で誤りデータを得る可能性があり、最終的にデューティ比調整の失敗を招く。メモリのスピードが上がれば、この問題はさらに深刻になる。

【0037】

これを基づいて、本開示の実施例は、メモリを提供し、該メモリは、クロック処理回路を含み、クロック処理回路は、外部で生成されたデータクロック信号を受信し、データクロック信号のデューティ比を調整し、内部クロック信号を出力するように構成されるデューティ比モジュールと、内部クロック信号を受信し、内部クロック信号に基づいて、第１読み出しクロック信号を出力するように構成される第１クロック生成モジュールであって、第１読み出しクロック信号はパルス信号である、第１クロック生成モジュールと、第１読み出しクロック信号の存続期間において、第２読み出しクロック信号を生成して出力するように構成される第２クロック生成モジュールであって、第２読み出しクロック信号に１つのレベル状態変化エッジしか存在しない、第２クロック生成モジュールと、第１読み出しクロック信号と第２読み出しクロック信号を受信し、第１読み出しクロック信号と第２読み出しクロック信号のうちのいずれか一つをターゲット読み出しクロック信号として出力するように構成される選択モジュールと、を含む。これにより、メモリの内部クロック信号のデューティ比が歪んだ場合、１つのレベル変化エッジを有する第２読み出しクロック信号をターゲット読み出しクロック信号として選択し、それによってデータラッチ失敗を回避することができる。

【0038】

以下では、図面を参照して、本開示の実施例を詳細に説明する。

【0039】

本開示の１つの実施例において、図４を参照すると、図４は、本開示の実施例によって提供されるメモリ１０の一例の構造概略図である。図４に示すように、メモリ１０は、クロック処理回路２０を含み、クロック処理回路２０は、
外部で生成されたデータクロック信号を受信し、データクロック信号のデューティ比を調整し、内部クロック信号を出力するように構成されるデューティ比モジュール２１と、
内部クロック信号を受信し、内部クロック信号に基づいて、第１読み出しクロック信号を出力するように構成される第１クロック生成モジュールであって、第１読み出しクロック信号はパルス信号である、第１クロック生成モジュール２２と、
第１読み出しクロック信号の存続期間において、第２読み出しクロック信号を生成して出力するように構成される第２クロック生成モジュールであって、第２読み出しクロック信号に１つのレベル状態変化エッジしか存在しない、第２クロック生成モジュール２３と、
第１読み出しクロック信号と第２読み出しクロック信号を受信し、第１読み出しクロック信号と第２読み出しクロック信号のうちのいずれか一つをターゲット読み出しクロック信号として出力するように構成される選択モジュール２４と、を含む。

【0040】

説明すべきこととして、本開示の実施例において、メモリ１０は、ＤＲＡＭ、ＳＤＲＡＭ、デュアルレートＤＲＡＭ、低電力デュアルレートＤＲＡＭなど、様々な種類の半導体メモリであることができる。

【0041】

メモリ１０に、第１クロック生成モジュール２２と第２クロック生成モジュール２３が同時に設けられており、第１クロック生成モジュール２２は、外部から受信されたデータクロック信号に基づいて、複数のパルスを有する第１読み出しクロック信号を生成することができ、第２クロック生成モジュール２３は、ただ１つのレベル状態変化エッジを有する第２読み出しクロック信号を生成することができる。これにより、さまざまな動作場面において、第１読み出しクロック信号又は第２読み出しクロック信号を選択してターゲット読み出しクロック信号としてＣＰＵに送信してデータラッチ処理を実現することができる。特に、第２読み出しクロック信号は、内部クロック信号のデューティ比の歪みの影響を受けないため、内部クロック信号のデューティ比の歪みが大きい場合においても、データの正しいラッチを保証することができる。

【0042】

ここで、第２読み出しクロック信号の具体的な波形や生成過程には様々な可能性があり、本開示の実施例は、下記で例示だけとして提供され、特定に制限するものではない。特に、第２読み出しクロック信号のレベル変化エッジと読み出しデータ信号の中の有効データの終了時刻が同期されており、又は、第２読み出しクロック信号のレベル変化エッジは、読み出しデータ信号の中の有効データの終了時刻より先であり、これにより、有効データの正しいラッチを保証する。また、レベル変化エッジは、立ち上がりエッジ（即ち、第２読み出しクロック信号はローレベルからハイレベルに変化する）、又は立ち下がりエッジ（即ち、第２読み出しクロック信号はハイレベルからローレベルに変化する）であっても良い。

【0043】

説明すべきこととして、図５に示すように、デューティ比モジュール２１は、受信モジュール２１１及び調整モジュール２１２を含み、具体的な実現は下記の説明を参照でき、第１クロック生成モジュール２２は、遅延時間の整合性、及びＪＥＤＥＣ標準に規定された標準タイミングを実現するための、論理素子と遅延ユニットにより構成されることができ、第２クロック生成モジュール２３は、Ｄ型フリップフロップとインバータからなる分周器で構成され、選択モジュール２４は、２択のデータセレクタで実現することができる。

【0044】

いくつかの実施例において、データクロック信号は、外部から受信された書き込みクロック信号であり、下記でＷＣＫ０として表される。内部クロック信号は、メモリ内部の、デューティ比が調整された書き込みクロック信号であり、下記でＷＣＫ１として表される。ターゲット読み出しクロック信号は、読み出し操作のデータストローブ信号であり、下記でＲＤＱＳとして表される。読み出しデータ信号は、ＤＱとして表されることができる。

【0045】

いくつかの実施例において、図５に示すように、クロック処理回路２０はさらに、検出モジュール２５及びモードレジスタ２６を含む。検出モジュール２５は、内部クロック信号ＷＣＫ１を受信し、内部クロック信号ＷＣＫ１に対してデューティ比の検出を行い、デューティ比パラメータを出力するように構成され、モードレジスタ２６は、デューティ比パラメータを受信して記憶するように構成される。

【0046】

説明すべきこととして、検出モジュール２５は、論理ゲート、伝送ゲート、コンデンサ、および信号コンパレータで構成されることができる。

【0047】

いくつかの実施例において、図６に示すように、選択モジュール２４は、具体的に、選択指示信号を受信し、選択指示信号が第１状態にある場合、第１読み出しクロック信号をターゲット読み出しクロック信号ＲＤＱＳとして出力し、又は、選択指示信号が第２状態にある場合、第２読み出しクロック信号をターゲット読み出しクロック信号ＲＤＱＳとして出力するように構成される。

【0048】

ここで、選択モジュール２４は２択のデータセレクタであり得、これにより、選択指示信号の状態に基づいて、第１読み出しクロック信号を出力し、又は第２読み出しクロック信号を出力する。

【0049】

いくつかの実施例において、メモリ１０は、データ読み出し命令を受信し、データ読み出し命令に基づいて、読み出しデータ信号ＤＱを出力し、クロック処理回路２０によってターゲット読み出しクロック信号ＲＤＱＳを出力するように構成される。ターゲット読み出しクロック信号ＲＤＱＳは、読み出しデータ信号ＤＱをラッチするために用いられ、第２読み出しクロック信号のレベル状態変化エッジは、読み出しデータ信号ＤＱの中の有効データの終了時刻を指示する。

【0050】

即ち、メモリ１０を含む電子機器で、電子機器のＣＰＵは、メモリ１０に操作命令を送信し、データの書き込み又はデータの読み出しを実現する。データを読み出すプロセスにおいて、ＣＰＵは、メモリ１０にデータ読み出し命令を送信し、メモリ１０は、データ読み出し命令に基づいて、読み出しデータ信号ＤＱ（ＣＰＵが読み取ろうとするパラメータを含む）を生成し、クロック処理回路２０によってターゲット読み出しクロック信号ＲＤＱＳを生成する。これにより、読み出しデータ信号ＤＱ及びターゲット読み出しクロック信号ＲＤＱＳはＣＰＵに送信され、ＣＰＵは、ターゲット読み出しクロック信号ＲＤＱＳを利用して読み出しデータ信号をラッチし、後続でデコードすることによって必要なパラメータを取得することができる。

【0051】

本開示の実施例において、データ読み出し命令を２種類に分け、即ち、第１読み出し命令と第２読み出し命令である。第２読み出し命令は、クロック処理回路２０の中のモードレジスタ２６のデューティ比パラメータの取得を指示し、第１読み出し命令は、第２読み出し命令以外のデータ読み出し命令である。

【0052】

１つの具体的な実施例において、メモリ１０はさらに、データ読み出し命令が第１読み出し命令である場合、選択指示信号を第１状態に設定し、又は、データ読み出し命令が第２読み出し命令である場合、選択指示信号を第２状態に設定するように構成される。

【0053】

上記のように、データ読み出し命令がモードレジスタ２６の中のデューティ比パラメータを読み取るために用いられる場合、メモリ１０は、デューティ比調整中であり得る。ある場合には、内部クロック信号ＷＣＫ１は既に歪んでおり、例えば、内部クロック信号ＷＣＫ１のデューティ比が７２％まで高くなっている場合が挙げられ、この場合、第１読み出しクロック信号にも歪みが生じ、ＣＰＵは、第１読み出しクロック信号を利用して読み出しデータ信号ＤＱをラッチすれば、誤り結果を得る可能性がある。本開示の実施例において、データ読み出し命令がモードレジスタ２６の中のデューティ比パラメータを読み取るために用いられる場合、第２読み出しクロック信号をターゲット読み出しクロック信号ＲＤＱＳとして出力し、第２読み出しクロック信号が１つのレベル変化エッジしか有することがなく、内部クロック信号ＷＣＫ１のデューティ比の歪みの影響を受けないため、ＣＰＵは、第２読み出しクロック信号の中のレベル変化エッジを利用してデータ信号をラッチし、正しいデューティ比パラメータを得ることができる。

【0054】

あるいは、消費電力を節約するために、データ読み出し命令が第１読み出し命令である場合、第２クロック生成モジュール２３が無効であり、即ち、第２クロック生成モジュール２３が動作することがなく、これにより、消費電流と消費電力の削減の目的を達成する。

【0055】

別の１つの具体的な実施例において、メモリ１０はさらに、データ読み出し命令が第１読み出し命令である場合、選択指示信号を第１状態に設定し、又は、データ読み出し命令が第２読み出し命令であり、且つ内部クロック信号ＷＣＫ１のデューティ比が予め設定された範囲にある場合、選択指示信号を第１状態に設定し、又は、データ読み出し命令が第２読み出し命令であり、且つ内部クロック信号ＷＣＫ１のデューティ比が予め設定された範囲にない場合、選択指示信号を第２状態に設定するように構成される。

【0056】

即ち、データ読み出し命令がモードレジスタ２６の中のデューティ比パラメータを読み取るために用いられる場合、内部クロック信号ＷＣＫ１のデューティ比が要求を満たしているとした場合、このとき、第１読み出しクロック信号に歪みが生じることがなく、ＣＰＵは、第１読み出しクロック信号を利用して読み出しデータ信号をラッチすることができる。

【0057】

以下では、ＤＲＡＭのバースト長が１６であり、且つＤＲＡＭに１６個のＤＱ端があることを例として、第２読み出しクロック信号の具体的な波形と読み出しデータ信号のラッチプロセスを説明する。

【0058】

第２読み出し命令について、読み出しデータ信号ＤＱの上位８ビットは有効データを含み、ＤＱ＜７：０＞として表される。ＪＥＤＥＣ標準で規定されたものによって、ターゲット読み出しクロック信号ＲＤＱＳの前の８ビート（前半の４クロック周期）でモードレジスタのパラメータ値（ＭＲ Ｃｏｎｔｅｎｔ）を伝送し、下位の８ビート（後半の４クロック周期）で関心しないデータ（Ｖａｌｉｄ）を伝送する。このとき、第１読み出しクロック信号は８つのクロック周期を含み、第２読み出しクロック信号のレベル状態変化エッジは、第１読み出しクロック信号の５番目のクロック周期の立ち上がりエッジと位置合わせられ、第２読み出しクロック信号のレベル状態変化エッジは、第２読み出しクロック信号はローレベル状態からハイレベル状態に変化することである。

【0059】

即ち、図７の（１）に示すように、第１読み出しクロック信号を利用してターゲット読み出しクロック信号ＲＤＱＳとすると、ＣＰＵは、ターゲット読み出しクロック信号ＲＤＱＳの信号エッジを利用して読み出しデータ信号ＤＱ＜７：０＞をラッチし、前半の４つのクロック周期でラッチされたデータはＭＲ Ｃｏｎｔｅｎｔであり、後半の４つのクロック周期でラッチされたデータＶａｌｉｄを使用しない。図７の（２）に示すように、第２読み出しクロック信号を利用してターゲット読み出しクロック信号ＲＤＱＳとすると、ＣＰＵは、第２読み出しクロック信号の中の立ち上がりエッジを利用して読み出しデータ信号ＤＱ＜７：０＞をラッチし、ＭＲ Ｃｏｎｔｅｎｔを得る。

【0060】

いくつかの実施例において、図５又は図６に示すように、デューティ比モジュール２１は、外部からデータクロック信号ＷＣＫ０を受信して出力するように構成される受信モジュール２１１と、データクロック信号ＷＣＫ０のデューティ比を調整し、内部クロック信号ＷＣＫ１を出力するように構成される調整モジュール２１２と、を含む。

【0061】

説明すべきこととして、調整モジュール２１２は、デューティ比を調整するように構成される。デューティ比調整が始まるときに、調整モジュール２１２のデフォルト設定によって、データクロック信号ＷＣＫ０のデューティ比を特定の値だけ増加させ、ＪＥＤＥＣで規定されたものによって、デューティ比の増加上限は７単位（Ｓｔｅｐ）、即ち３５ピコ秒である。

【0062】

受信モジュール２１１は、ＮＭＯＳとＰＭＯＳなどの素子により構成される信号レシーバーで実現されることができる。調整モジュール２１２は、カスケード接続される遅延ユニットからなることができ、各遅延ユニットはＮＭＯＳとＰＭＯＳで構成され、これにより、データクロック信号ＷＣＫ０の中の立ち上がりエッジの順方向／逆方向の調整を実現し、及び／又は、データクロック信号ＷＣＫ０の中の立ち下がりエッジの順方向／逆方向の調整を実現し、最終的に、データクロック信号ＷＣＫ０のデューティ比を調整する。

【0063】

以下では、１つの可能な動作場面を提供し、本開示の実施例の技術効果について説明する。図８の（ａ）に示すように、外部で生成されたデータクロック信号ＷＣＫ０のデューティ比は５７％である。デューティ比調整が始まるときに、デフォルトでデータクロック信号ＷＣＫ０のデューティ比を７個単位（３５ピコ秒）増加する。メモリのスピードが８６３３Ｍｂｐｓである場合、内部クロック信号ＷＣＫ１のデューティ比は、データクロック信号ＷＣＫ０をもとに１５％増加し、即ち、内部クロック信号ＷＣＫ１のデューティ比は７２％まで高くなる。図８の（ｂ）に示すように、このとき、ＣＰＵは、メモリに第２読み出し命令を送信し、選択指示信号を第２状態に設定し、メモリ１０は、１つの信号エッジを有する第２読み出しクロック信号をターゲット読み出しクロック信号ＲＤＱＳとし、これにより、ＣＰＵは、第２読み出しクロック信号を利用して読み出しデータ信号ＤＱ＜７：０＞をラッチし、正しいデューティ比パラメータを取得し、デューティ比調整操作の成功を保証することができる。

【0064】

上記のように、本開示の実施例は、メモリを提供し、該メモリは、クロック処理回路を含み、クロック処理回路は、外部で生成されたデータクロック信号を受信し、データクロック信号のデューティ比を調整し、内部クロック信号を出力するように構成されるデューティ比モジュールと、内部クロック信号を受信し、内部クロック信号に基づいて、第１読み出しクロック信号を出力するように構成される第１クロック生成モジュールであって、第１読み出しクロック信号はパルス信号である、第１クロック生成モジュールと、第１読み出しクロック信号の存続期間において、第２読み出しクロック信号を生成して出力するように構成される第２クロック生成モジュールであって、第２読み出しクロック信号に１つのレベル状態変化エッジしか存在しない、第２クロック生成モジュールと、第１読み出しクロック信号と第２読み出しクロック信号を受信し、第１読み出しクロック信号と第２読み出しクロック信号のうちのいずれか一つをターゲット読み出しクロック信号として出力するように構成される選択モジュールと、を含む。これにより、内部クロック信号のデューティ比は歪んだ場合、１つのレベル変化エッジを有する第２読み出しクロック信号をターゲット読み出しクロック信号として選択し、それによってデータラッチ失敗を回避することができる。

【0065】

本開示の別の１つの実施例において、図９を参照すると、図９は、本開示の実施例によって提供される制御装置３０の一例の構造概略図である。図９に示すように、制御装置３０はメモリ１０に接続され、
制御装置３０は、メモリ１０にデータ読み出し命令を送信し、且つ、メモリ１０から返された読み出しデータ信号ＤＱ及びターゲット読み出しクロック信号ＲＤＱＳを受信し、ターゲット読み出しクロック信号ＲＤＱＳを利用して読み出しデータ信号ＤＱをラッチするように構成され、ターゲット読み出しクロック信号ＲＤＱＳは、第１読み出しクロック信号又は第２読み出しクロック信号であり、第１読み出しクロック信号は、パルス信号であり、第２読み出しクロック信号に１つのレベル状態変化エッジしか存在しない。

【0066】

説明すべきこととして、制御装置３０は、ＣＰＵであってもよい。具体的に、制御装置３０は、メモリ１０のメモリコントローラ（Ｃｏｎｔｒｏｌｌｅｒ）によって命令を送信し、メモリ１０の中のモードレジスタ／ストレージアレイのデータを読み取る。具体的に、メモリ１０のデータを読み取るときに、ＣＰＵは、命令バスとデータバスによってデータ読み出し命令をメモリに送信し、メモリ１０は、データ読み出し命令を解析し、対応する読み出し操作を行い、読み出しデータ信号を取得する。さらに、メモリは、ターゲット読み出しクロック信号を生成し、これにより、制御装置３０は、ターゲット読み出しクロック信号ＲＤＱＳを利用して読み出しデータ信号ＤＱをラッチし、必要なデータを取得する。

【0067】

図４～図６を参照すると、本開示の実施例において、制御装置３０のメモリ１０から受信したターゲット読み出しクロック信号ＲＤＱＳは、複数のパルスを有し、又は１つのレベル状態変化エッジしか存在しない。即ち、第１読み出しクロック信号のデューティ比は歪んだ場合、メモリ１０は、１つのみのレベル状態変化エッジを有する第２読み出しクロック信号をターゲット読み出しクロック信号ＲＤＱＳとして制御装置３０に送信し、これにより、読み出しデータ信号ＤＱを正しくラッチする。

【0068】

１つの具体的な実施例において、制御装置３０は、具体的に、データ読み出し命令が第１読み出し命令である場合、メモリ１０から返信された第１読み出しクロック信号を受信し、第１読み出しクロック信号を利用して読み出しデータ信号ＤＱをラッチし、又は、データ読み出し命令が第２読み出し命令である場合、メモリ１０から返信された第２読み出しクロック信号を受信し、第２読み出しクロック信号のレベル状態変化エッジを利用して読み出しデータ信号ＤＱをラッチするように構成される。

【0069】

説明すべきこととして、メモリ１０はクロック処理回路２０を含み、第２読み出し命令は、クロック処理回路２０の中のモードレジスタのデューティ比パラメータの取得を指示し、第１読み出し命令は、第２読み出し命令以外のデータ読み出し命令を指示する。

【0070】

このように、データ読み出し命令が第２読み出し命令である場合、メモリ１０は、デューティ比調整中であり、メモリ１０の中の内部クロック信号ＷＣＫ１は歪んでいる可能性があり、即ち、第１読み出しクロック信号は歪む。第２読み出しクロック信号をターゲット読み出しクロック信号ＲＤＱＳとすることができ、これにより、制御装置３０は、正しいデューティ比パラメータを取得することができる。逆に、データ読み出し命令が第１読み出し命令である場合、メモリの中の内部クロック信号ＷＣＫ１及び第１読み出しクロック信号は正常であり、したがって、第１読み出しクロック信号をターゲット読み出しクロック信号ＲＤＱＳとすることができ、制御装置３０は、正しい結果を取得することができる。

【0071】

別の１つの具体的な実施例において、制御装置３０はさらに、データ読み出し命令が第２読み出し命令である場合、メモリから返信された第１読み出しクロック信号を受信し、第１読み出しクロック信号のレベル状態変化エッジを利用して読み出しデータ信号をラッチするように構成される。

【0072】

このように、データ読み出し命令が第２読み出し命令である場合、メモリ１０の中の内部クロック信号ＷＣＫ１及び第１読み出しクロック信号は正常であり得、したがって、メモリ１０は、依然として第１読み出しクロック信号をターゲット読み出しクロック信号ＲＤＱＳとすることができる。

【0073】

本開示の実施例は、制御装置を提供し、該制御装置はメモリに接続され、制御装置は、メモリにデータ読み出し命令を送信し、且つ、メモリから返された読み出しデータ信号とターゲット読み出しクロック信号を受信し、ターゲット読み出しクロック信号を利用して読み出しデータ信号をラッチするように構成され、ターゲット読み出しクロック信号は、第１読み出しクロック信号又は第２読み出しクロック信号であり、第１読み出しクロック信号は、パルス信号であり、第２読み出しクロック信号に１つのレベル状態変化エッジしか存在しない。これにより、内部クロック信号のデューティ比は歪んだ場合、１つのレベル変化エッジを有する第２読み出しクロック信号を利用して読み出しデータ信号をラッチし、データラッチ失敗を回避することができる。

【0074】

本開示のさらに別の１つの実施例において、図１０を参照すると、図１０は、本開示の実施例によって提供されるクロック処理方法の一例のフローチャートである。図１０に示すように、該方法は以下のステップを含む。

【0075】

ステップＳ４０１において、外部で生成されたデータクロック信号を受信し、データクロック信号のデューティ比を調整し、内部クロック信号を決定する。

【0076】

ステップＳ４０２において、内部クロック信号に基づいて、第１読み出しクロック信号を決定する。第１読み出しクロック信号はパルス信号である。

【0077】

ステップＳ４０３において、第１読み出しクロック信号の存続期間において、第２読み出しクロック信号を生成する。第２読み出しクロック信号に１つのレベル状態変化エッジしか存在しない。

【0078】

ステップＳ４０４において、第１読み出しクロック信号と第２読み出しクロック信号のうちのいずれか一つをターゲット読み出しクロック信号として出力する。

【0079】

説明すべきこととして、本方法は、上記のメモリ１０に適用されるものである。これにより、メモリ１０は、第１読み出しクロック信号及び第２読み出しクロック信号を同時に生成し、異なる動作場面において、第１読み出しクロック信号又は第２読み出しクロック信号を選択してターゲット読み出しクロック信号ＲＤＱＳとしてＣＰＵに送信することができ、データ信号のラッチ処理を実現する。特に、第２読み出しクロック信号が内部クロック信号ＷＣＫ１のデューティ比の歪みの影響を受けないため、内部クロック信号ＷＣＫ１のデューティ比の歪みが大きい場合でも、データ信号の正しいラッチを保証することができる。

【0080】

いくつかの実施例において、上記のように、メモリ１０はモードレジスタ２６を含み、該方法はさらに、
内部クロック信号に対してデューティ比の検出を行い、デューティ比パラメータを取得するステップと、デューティ比パラメータをモードレジスタに記憶するステップと、を含む。

【0081】

１つの具体的な実施例において、上記のように、メモリ１０は制御装置３０に接続され、第１読み出しクロック信号と第２読み出しクロック信号のうちのいずれか一つをターゲット読み出しクロック信号として出力するステップは、
制御装置から送信された第１読み出し命令を受信した場合、第１読み出し命令に基づいて読み出しデータ信号を決定し、第１読み出しクロック信号をターゲット読み出しクロック信号として決定するステップと、制御装置から送信された第２読み出し命令を受信した場合、第２読み出し命令に基づいて読み出しデータ信号を決定し、第２読み出しクロック信号をターゲット読み出しクロック信号として決定するステップと、を含む。

【0082】

ここで、ターゲット読み出しクロック信号は、読み出しデータ信号をラッチするために用いられ、第２読み出し命令は、モードレジスタのデューティ比パラメータの取得を指示し、第１読み出し命令は、第２読み出し命令以外のデータ読み出し命令を指示する

【0083】

別の１つの具体的な実施例において、第１読み出しクロック信号と前第２読み出しクロック信号のうちのいずれか一つをターゲット読み出しクロック信号として出力するステップは、
制御装置から送信された第１読み出し命令を受信した場合、第１読み出し命令に基づいて読み出しデータ信号を決定し、第１読み出しクロック信号をターゲット読み出しクロック信号として決定するステップと、制御装置から送信された第２読み出し命令を受信し、且つデューティ比パラメータが予め設定された範囲にある場合、第２読み出し命令に基づいて読み出しデータ信号を決定し、第１読み出しクロック信号をターゲット読み出しクロック信号として決定するステップと、制御装置から送信された第２読み出し命令を受信し、且つデューティ比パラメータが予め設定された範囲にない場合、第２読み出し命令に基づいて前記読み出しデータ信号を決定し、第２読み出しクロック信号をターゲット読み出しクロック信号として決定するステップと、を含む。

【0084】

本開示の実施例は、クロック処理方法を提供し、該方法は、外部で生成されたデータクロック信号を受信し、データクロック信号のデューティ比を調整し、内部クロック信号を決定するステップと、内部クロック信号に基づいて、第１読み出しクロック信号を決定するステップであって、第１読み出しクロック信号はパルス信号であるステップと、第１読み出しクロック信号の存続期間において、第２読み出しクロック信号を生成するステップであって、第２読み出しクロック信号に１つのレベル状態変化エッジしか存在しないステップと、第１読み出しクロック信号と第２読み出しクロック信号のうちのいずれか一つをターゲット読み出しクロック信号として出力するステップと、を含む。これにより、内部クロック信号のデューティ比は歪んだ場合、１つのレベル変化エッジを有する第２読み出しクロック信号をターゲット読み出しクロック信号として選択し、それによってデータラッチ失敗を回避することができる。

【0085】

本開示のさらに別の１つの実施例において、図１１を参照すると、図１１は、本開示の実施例によって提供される電子機器５０の一例の構造概略図である。図１１に示すように、電子機器５０は、少なくとも上記のメモリ１０と、上記の制御装置３０と、を含む。

【0086】

メモリ１０は、複数のパルスを有する第１読み出しクロック信号又は１つのレベル変化エッジを有する第２読み出しクロック信号を出力することができるために、メモリ１０の中の内部クロック信号のデューティ比は歪んだ場合、１つのレベル変化エッジを有する第２読み出しクロック信号をターゲット読み出しクロック信号として選択し、制御装置３０は、第２読み出しクロック信号の中のレベル変化エッジを利用してデータをラッチし、誤りデータを取得することを回避することができる。

【0087】

以上は、本開示の最適的な実施例に過ぎなく、本開示の保護範囲を限定するためのものではない。本開示において、「含む」という用語、又はその任意の他の変形は、非排他的な包含をカバーすることを意図するので、一連の要素を含むプロセス、方法、物品又は装置は、それらの要素だけでなく、明示的に列挙されていない他の要素、又は、そのようなプロセス、方法、物品、又は装置の固有の要素をさらに含むことに留意されたい。特に限定されていない場合、「…を含む」という文で定義された要素は、当該要素を含むプロセス、方法、物品、又は装置に、他の同じ要素があることを排除するものではない。上記の本開示の実施例の番号は、実施例の優劣を表すものではなく、説明の便宜を図るためのものである。本開示で提供されるいくつかの方法の実施例で開示される方法は、競合することなく任意に組み合わせて、新しい方法の実施例を取得することができる。本開示で提供されるいくつかの製品の実施例で開示される方法は、競合することなく任意に組み合わせて、新しい製品の実施例を取得することができる。本開示で提供されるいくつかの方法又は機器の実施例で開示される特徴は、競合することなく任意に組み合わせて、新しい方法の実施例又は機器の実施例を取得することができる。上記の内容は、本開示の具体的な実施形態に過ぎず、本開示の保護範囲はこれに限定されない。本開示で開示された技術的範囲内で、当業者が容易に想到し得る変形又は置換はすべて、本開示の保護範囲内に含まれるべきである。したがって、本開示の保護範囲は、特許請求の範囲の保護範囲に従うものとする。

【産業上の利用可能性】

【0088】

本開示の実施例は、メモリ、制御装置、クロック処理方法及び電子機器を提供する。メモリは、クロック処理回路を含み、クロック処理回路は、外部で生成されたデータクロック信号を受信し、データクロック信号のデューティ比を調整し、内部クロック信号を出力するように構成されるデューティ比モジュールと、内部クロック信号を受信し、内部クロック信号に基づいて、第１読み出しクロック信号を出力するように構成される第１クロック生成モジュールであって、第１読み出しクロック信号はパルス信号である、第１クロック生成モジュールと、第１読み出しクロック信号の存続期間において、第２読み出しクロック信号を生成して出力するように構成される第２クロック生成モジュールであって、第２読み出しクロック信号に１つのレベル状態変化エッジしか存在しない、第２クロック生成モジュールと、第１読み出しクロック信号と第２読み出しクロック信号を受信し、第１読み出しクロック信号と第２読み出しクロック信号のうちのいずれか一つをターゲット読み出しクロック信号として出力するように構成される選択モジュールと、を含む。これにより、メモリの内部クロック信号のデューティ比が歪んだ場合、１つのレベル変化エッジを有する第２読み出しクロック信号をターゲット読み出しクロック信号として選択し、それによってデータラッチ失敗を回避することができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】