(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-10
(45)【発行日】2024-09-19
(54)【発明の名称】バウンダリースキャン試験方法
(51)【国際特許分類】
G01R 31/28 20060101AFI20240911BHJP
G01R 31/3177 20060101ALI20240911BHJP
G06F 11/22 20060101ALI20240911BHJP
【ＦＩ】
G01R31/28 W
G01R31/3177
G06F11/22 673D
G01R31/28 G
【請求項の数】
6
(21)【出願番号】P 2023515556
(86)(22)【出願日】2021-03-24
(65)【公表番号】
(43)【公表日】2023-09-20
(86)【国際出願番号】 CN2021082537
(87)【国際公開番号】W WO2022088595
(87)【国際公開日】2022-05-05
【審査請求日】2023-03-08
(31)【優先権主張番号】202011171231.0
(32)【優先日】2020-10-28
(33)【優先権主張国・地域又は機関】CN
(73)【特許権者】
【識別番号】520412486
【氏名又は名称】深▲セン▼市紫光同創電子有限公司
(74)【代理人】
【識別番号】100146374
【弁理士】
【氏名又は名称】有馬 百子
(74)【代理人】
【識別番号】100205936
【弁理士】
【氏名又は名称】崔 海龍
(74)【代理人】
【識別番号】100132805
【弁理士】
【氏名又は名称】河合 貴之
(72)【発明者】
【氏名】趙 世贇
(72)【発明者】
【氏名】劉 蒲霞
(72)【発明者】
【氏名】傅 啓攀
【審査官】島▲崎▼ 純一
(56)【参考文献】
【文献】米国特許第０７７５２００４（ＵＳ，Ｂ１）
【文献】特開平１１－３２６４６０（ＪＰ，Ａ）
【文献】特開平１１－２３１０２７（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０１Ｒ ３１／２８
Ｇ０１Ｒ ３１／３１７７
Ｇ０６Ｆ １１／２２
(57)【特許請求の範囲】
【請求項1】
ＦＰＧＡ上位デバイスとＦＰＧＡとＦＰＧＡ下位デバイスとをバウンダリースキャン試験の対象とし、第１のデバイスの出力ＰＡＤから第２のデバイスの入力ＰＡＤへの接続性をテストするためのバウンダリースキャン試験方法であって、
前記第１のデバイスは前記ＦＰＧＡ上位デバイスであり、前記第２のデバイスは前記ＦＰＧＡであり、テスト対象の出力ＰＡＤは前記ＦＰＧＡ上位デバイスのテスト対象の出力ＰＡＤであり、テスト対象の入力ＰＡＤは前記ＦＰＧＡのテスト対象の入力ＰＡＤであり、
前記ＦＰＧＡをテストモードに設定し、ユーザ論理機能を編集してバイパス回路を設けるステップＳ１０と、
前記テスト対象の出力ＰＡＤから前記テスト対象の入力ＰＡＤへの接続性をテストするというテスト指令をロードするステップＳ２０と、
テスト励起を入力するステップＳ３０と、
前記テスト励起を、前記ＦＰＧＡ下位デバイスのテストデータ出力を介して送出するステップＳ４０と、
応答解析および故障診断するステップＳ５０と、
を含み、
前記ステップＳ１０は、ＪＴＡＧデイジー・チェーンを介して前記ＦＰＧＡをテストモードに設定し、前記ＦＰＧＡの前記テスト対象の入力ＰＡＤを前記ＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤに接続させるというユーザ論理機能を編集することを含み、
前記ステップＳ３０は、前記テスト励起を入力し、ＥＸＴＥＳＴ指令を入力して、前記テスト励起を前記ＦＰＧＡ上位デバイスの前記テスト対象の出力ＰＡＤのバウンダリースキャンレジストに移動し更新すること、前記テスト励起を前記ＦＰＧＡの前記テスト対象の入力ＰＡＤのバウンダリースキャンレジストに更新すること、ＩＮＴＥＳＴ指令を入力し、前記テスト励起を前記バイパス回路によって前記ＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤに移動することを含む、
ことを特徴とするバウンダリースキャン試験方法。
【請求項2】
ＦＰＧＡ上位デバイスとＦＰＧＡとＦＰＧＡ下位デバイスとをバウンダリースキャン試験の対象とし、第１のデバイスの出力ＰＡＤから第２のデバイスの入力ＰＡＤへの接続性をテストするためのバウンダリースキャン試験方法であって、
前記第１のデバイスは前記ＦＰＧＡ上位デバイスであり、前記第２のデバイスは前記ＦＰＧＡ下位デバイスであり、テスト対象の出力ＰＡＤは前記ＦＰＧＡ上位デバイスのテスト対象の出力ＰＡＤであり、テスト対象の入力ＰＡＤは前記ＦＰＧＡ下位デバイスのテスト対象の入力ＰＡＤであり、
前記ＦＰＧＡをテストモードに設定し、ユーザ論理機能を編集してバイパス回路を設けるステップＳ１０と、
前記テスト対象の出力ＰＡＤから前記テスト対象の入力ＰＡＤへの接続性をテストするというテスト指令をロードするステップＳ２０と、
テスト励起を入力するステップＳ３０と、
前記テスト励起を、前記ＦＰＧＡ下位デバイスのテストデータ出力を介して送出するステップＳ４０と、
応答解析および故障診断するステップＳ５０と、
を含み、
前記ステップＳ３０は、前記テスト励起を入力し、ＥＸＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡ上位デバイスの前記テスト対象の出力ＰＡＤのバウンダリースキャンレジストに移動し更新すること、前記テスト励起を前記ＦＰＧＡ下位デバイスの前記テスト対象の入力ＰＡＤに更新することを含む、
ことを特徴とするバウンダリースキャン試験方法。
【請求項3】
ＦＰＧＡ上位デバイスとＦＰＧＡとＦＰＧＡ下位デバイスとをバウンダリースキャン試験の対象とし、第１のデバイスの出力ＰＡＤから第２のデバイスの入力ＰＡＤへの接続性をテストするためのバウンダリースキャン試験方法であって、
前記第１のデバイスは前記ＦＰＧＡであり、前記第２のデバイスは前記ＦＰＧＡ上位デバイスであり、テスト対象の出力ＰＡＤは前記ＦＰＧＡのテスト対象の出力ＰＡＤであり、テスト対象の入力ＰＡＤは前記ＦＰＧＡ上位デバイスのテスト対象の入力ＰＡＤであり、
前記ＦＰＧＡをテストモードに設定し、ユーザ論理機能を編集してバイパス回路を設けるステップＳ１０と、
前記テスト対象の出力ＰＡＤから前記テスト対象の入力ＰＡＤへの接続性をテストするというテスト指令をロードするステップＳ２０と、
テスト励起を入力するステップＳ３０と、
前記テスト励起を、前記ＦＰＧＡ下位デバイスのテストデータ出力を介して送出するステップＳ４０と、
応答解析および故障診断するステップＳ５０と、
を含み、
前記ステップＳ１０は、ＪＴＡＧデイジー・チェーンを介して前記ＦＰＧＡをテストモードに設定し、前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤを前記ＦＰＧＡの前記テスト対象の出力ＰＡＤおよびＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤに接続させるというユーザ論理機能を編集することを含み、
前記ステップＳ３０は、前記テスト励起を入力し、ＩＮＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤのバウンダリースキャンレジストに移動し更新すること、前記テスト励起をバイパス回路によって前記ＦＰＧＡの前記テスト対象の出力ＰＡＤのバウンダリースキャンレジストに更新すること、ＥＸＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡ上位デバイスの前記テスト対象の入力ＰＡＤのバウンダリースキャンレジストに移動すること、前記テスト励起を前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤのバウンダリースキャンレジストに移動すること、ＩＮＴＥＳＴ指令を入力し、前記テスト励起を前記バイパス回路によって前記ＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤに取り込むことを含む、
ことを特徴とするバウンダリースキャン試験方法。
【請求項4】
ＦＰＧＡ上位デバイスとＦＰＧＡとＦＰＧＡ下位デバイスとをバウンダリースキャン試験の対象とし、第１のデバイスの出力ＰＡＤから第２のデバイスの入力ＰＡＤへの接続性をテストするためのバウンダリースキャン試験方法であって、
前記第１のデバイスは前記ＦＰＧＡであり、前記第２のデバイスは前記ＦＰＧＡ下位デバイスであり、テスト対象の出力ＰＡＤは前記ＦＰＧＡのテスト対象の出力ＰＡＤであり、テスト対象の入力ＰＡＤは前記ＦＰＧＡ下位デバイスのテスト対象の入力ＰＡＤであり、
前記ＦＰＧＡをテストモードに設定し、ユーザ論理機能を編集してバイパス回路を設けるステップＳ１０と、
前記テスト対象の出力ＰＡＤから前記テスト対象の入力ＰＡＤへの接続性をテストするというテスト指令をロードするステップＳ２０と、
テスト励起を入力するステップＳ３０と、
前記テスト励起を、前記ＦＰＧＡ下位デバイスのテストデータ出力を介して送出するステップＳ４０と、
応答解析および故障診断するステップＳ５０と、
を含み、
前記ステップＳ１０は、ＪＴＡＧデイジー・チェーンを介して前記ＦＰＧＡをテストモードに設定し、前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤを前記ＦＰＧＡの前記テスト対象の出力ＰＡＤに接続させるというユーザ論理機能を編集することを含み、
前記ステップＳ３０は、前記テスト励起を入力し、ＩＮＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤのバウンダリーレジストに移動し更新すること、前記テスト励起をバイパス回路によって前記ＦＰＧＡの前記テスト対象の出力ＰＡＤのバウンダリースキャンレジストに更新すること、ＥＸＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡ下位デバイスの前記テスト対象の入力ＰＡＤに取り込むことを含む、
ことを特徴とするバウンダリースキャン試験方法。
【請求項5】
ＦＰＧＡ上位デバイスとＦＰＧＡとＦＰＧＡ下位デバイスとをバウンダリースキャン試験の対象とし、第１のデバイスの出力ＰＡＤから第２のデバイスの入力ＰＡＤへの接続性をテストするためのバウンダリースキャン試験方法であって、
前記第１のデバイスは前記ＦＰＧＡ下位デバイスであり、前記第２のデバイスは前記ＦＰＧＡ上位デバイスであり、テスト対象の出力ＰＡＤは前記ＦＰＧＡ下位デバイスのテスト対象の出力ＰＡＤであり、テスト対象の入力ＰＡＤは前記ＦＰＧＡ上位デバイスのテスト対象の入力ＰＡＤであり、
前記ＦＰＧＡをテストモードに設定し、ユーザ論理機能を編集してバイパス回路を設けるステップＳ１０と、
前記テスト対象の出力ＰＡＤから前記テスト対象の入力ＰＡＤへの接続性をテストするというテスト指令をロードするステップＳ２０と、
テスト励起を入力するステップＳ３０と、
前記テスト励起を、前記ＦＰＧＡ下位デバイスのテストデータ出力を介して送出するステップＳ４０と、
応答解析および故障診断するステップＳ５０と、
を含み、
前記ステップＳ１０は、ＪＴＡＧデイジー・チェーンを介してＦＰＧＡをテストモードに設定し、前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤを前記ＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤに接続させるというユーザ論理機能を編集することを含み、
前記ステップＳ３０は、前記テスト励起を入力し、ＩＮＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤのバウンダリースキャンレジストに移動し更新すること、前記テスト励起をバイパス回路によって前記ＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤのバウンダリースキャンレジストに取り込むこと、前記テスト励起を前記ＦＰＧＡ下位デバイスの前記テスト対象の出力ＰＡＤに移動し更新すること、ＥＸＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡ上位デバイスの前記テスト対象の入力ＰＡＤのバウンダリースキャンレジストに取り込むこと、前記テスト励起を前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤのバウンダリースキャンレジストに移動し更新すること、ＩＮＴＥＳＴ指令を入力し、前記テスト励起を前記バイパス回路によって前記ＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤのバウンダリースキャンレジストに取り込むことを含む、
ことを特徴とするバウンダリースキャン試験方法。
【請求項6】
ＦＰＧＡ上位デバイスとＦＰＧＡとＦＰＧＡ下位デバイスとをバウンダリースキャン試験の対象とし、第１のデバイスの出力ＰＡＤから第２のデバイスの入力ＰＡＤへの接続性をテストするためのバウンダリースキャン試験方法であって、
前記第１のデバイスは前記ＦＰＧＡ下位デバイスであり、前記第２のデバイスは前記ＦＰＧＡであり、テスト対象の出力ＰＡＤは前記ＦＰＧＡ下位デバイスのテスト対象の出力ＰＡＤであり、テスト対象の入力ＰＡＤは前記ＦＰＧＡのテスト対象の入力ＰＡＤであり、
前記ＦＰＧＡをテストモードに設定し、ユーザ論理機能を編集してバイパス回路を設けるステップＳ１０と、
前記テスト対象の出力ＰＡＤから前記テスト対象の入力ＰＡＤへの接続性をテストするというテスト指令をロードするステップＳ２０と、
テスト励起を入力するステップＳ３０と、
前記テスト励起を、前記ＦＰＧＡ下位デバイスのテストデータ出力を介して送出するステップＳ４０と、
応答解析および故障診断するステップＳ５０と、
を含み、
前記ステップＳ１０は、ＪＴＡＧデイジー・チェーンを介してＦＰＧＡをテストモードに設定し、前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤを前記ＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤに接続させ、前記ＦＰＧＡの前記テスト対象の入力ＰＡＤを前記ＦＰＧＡのバウンダリースキャンチェーンの最後から２番目の多重化または汎用ＰＡＤに接続させるというユーザ論理機能を編集することを含み、
前記ステップＳ３０は、前記テスト励起を入力すること、ＩＮＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤのバウンダリースキャンレジストに移動し更新すること、前記バイパス回路によって前記テスト励起をＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤに取り込むこと、前記テスト励起を前記ＦＰＧＡ下位デバイスの前記テスト対象の出力ＰＡＤのバウンダリースキャンレジストに移動し更新すること、ＥＸＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡの前記テスト対象の入力ＰＡＤのバウンダリースキャンレジストに取り込んで更新すること、ＩＮＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡの最後から２番目の多重化または汎用ＰＡＤのバウンダリースキャンレジストに取り込むことを含む、
ことを特徴とするバウンダリースキャン試験方法。
【発明の詳細な説明】
【技術分野】
【0001】
本出願は、チップテストの分野に関し、特にバウンダリースキャン試験方法に関する。
【背景技術】
【0002】
ＪＴＡＧ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ、国際標準のテストプロトコル）は、国際標準テストプロトコル（ＩＥＥＥ １１４９．１交換）に準拠し、主にチップ内部のテストに使用される。現在、ほとんどのアドバンスドデバイスはＪＴＡＧプロトコル、例えばＤＳＰ、ＦＰＧＡデバイスなどをサポートすることができる。ＪＴＡＧテストとは、ＪＴＡＧピンを通じてテスト励起および分析テスト応答を行い、テスト対象回路の故障診断を可能にすることができる。バウンダリースキャンテスト（ＢＳＴ）とは、ＪＴＡＧバスを通じて、チップピン（ＰＡＤ）のバウンダリースキャンユニットを用いてデジタル回路に対するテストを実現する。バウンダリースキャンテストはシンプルかつ高速で、研究開発、生産、保守に至る製品サイクル全体をカバーできるという利点があり、製品のテストコストを大幅に削減することができる。バウンダリースキャンユニットをデバイス信号の入力端口、出力端口、双方向端口、ドライステートポート端口に配置し、バウンダリースキャンユニットを接続して、バウンダリースキャンチェーンを構成する。現在、バウンダリースキャンテストはハードウェアで実施されているが、ハードウェアでバウンダリースキャンを実現することは比較的大きな欠点がある。第１に、すべてのＰＡＤにバウンダリースキャンテストを実施する必要があるため、テスト時間が長くなり、第２に、テストの配置が柔軟ではなく、テストする必要があるＰＡＤを特定することができない。
【0003】
これらを鑑み、上記問題を解決して、より迅速かつ柔軟なバウンダリースキャンテストを実現し、テスト効率を向上させるために、新しいバウンダリースキャン試験方法が緊急に求められている。
【発明の概要】
【0004】
これに基づいて、本出願は、テストする必要のあるＰＡＤのみテストするだけで、テスト必要のないＰＡＤをスキップして、より迅速にバウンダリースキャンテストを実施するバウンダリースキャン試験方法を提供する。
【0005】
上記の目的を達成するために、本出願は、第１のデバイスから第２のデバイスＰＡＤへの接続性をテストするためのバウンダリースキャン試験方法を提供し、この方法は、
Ｓ１０、ＦＰＧＡをテストモードに設定し、ユーザ論理機能を編集してバイパス回路を設けるステップと、
Ｓ２０、テスト対象の出力ＰＡＤからテスト対象の入力ＰＡＤへの接続性をテストするというテスト指令をロードするステップと、
Ｓ３０、テスト励起を入力するステップと、
Ｓ４０、前記テスト励起を前記ＦＰＧＡ下位デバイスのＴＤＯを介して送出するステップと、
Ｓ５０、応答解析および故障診断するステップと、を含む。
Ｓ１０、ＦＰＧＡをテストモードに設定し、ユーザ論理機能を編集してバイパス回路を設けるステップと、
Ｓ２０、テスト対象の出力ＰＡＤからテスト対象の入力ＰＡＤへの接続性をテストするというテスト指令をロードするステップと、
Ｓ３０、テスト励起を入力するステップと、
Ｓ４０、前記テスト励起を前記ＦＰＧＡ下位デバイスのＴＤＯを介して送出するステップと、
Ｓ５０、応答解析および故障診断するステップと、を含む。
【0006】
好ましくは、前記第１のデバイスは前記ＦＰＧＡ上位デバイスであり、前記第２のデバイスは前記ＦＰＧＡであり、前記テスト対象の出力ＰＡＤは前記ＦＰＧＡ上位デバイスのテスト対象の出力ＰＡＤであり、前記テスト対象の入力ＰＡＤは前記ＦＰＧＡのテスト対象の入力ＰＡＤであり、
前記ステップＳ１０は、ＪＴＡＧデイジー・チェーンを介して前記ＦＰＧＡをテストモードに設定し、前記ＦＰＧＡのテスト対象の入力ＰＡＤを前記ＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤに接続させるユーザ論理機能を編集することを含み、
前記ステップＳ３０は、テスト励起を入力し、ＥＸＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡ上位デバイスのテスト対象の出力ＰＡＤのバウンダリースキャンレジストに移動し更新すること、前記テスト励起を前記ＦＰＧＡのテスト対象の入力ＰＡＤのバウンダリースキャンレジストに更新すること、ＩＮＴＥＳＴ指令を入力し、前記テスト励起をバイパス回路によって前記ＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤに移動することを含む。
前記ステップＳ１０は、ＪＴＡＧデイジー・チェーンを介して前記ＦＰＧＡをテストモードに設定し、前記ＦＰＧＡのテスト対象の入力ＰＡＤを前記ＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤに接続させるユーザ論理機能を編集することを含み、
前記ステップＳ３０は、テスト励起を入力し、ＥＸＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡ上位デバイスのテスト対象の出力ＰＡＤのバウンダリースキャンレジストに移動し更新すること、前記テスト励起を前記ＦＰＧＡのテスト対象の入力ＰＡＤのバウンダリースキャンレジストに更新すること、ＩＮＴＥＳＴ指令を入力し、前記テスト励起をバイパス回路によって前記ＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤに移動することを含む。
【0007】
好ましくは、前記第１のデバイスは前記ＦＰＧＡ上位デバイスであり、前記第２のデバイスは前記ＦＰＧＡ下位デバイスであり、前記テスト対象の出力ＰＡＤは前記ＦＰＧＡ上位デバイスのテスト対象の出力ＰＡＤであり、前記テスト対象の入力ＰＡＤは前記ＦＰＧＡ下位デバイステスト対象の入力ＰＡＤであり、
前記ステップＳ３０は、テスト励起を入力し、ＥＸＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡ上位デバイスのテスト対象の出力ＰＡＤのバウンダリースキャンレジストに移動し更新すること、前記テスト励起を前記ＦＰＧＡ下位デバイステスト対象の入力ＰＡＤに更新することを含む。
前記ステップＳ３０は、テスト励起を入力し、ＥＸＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡ上位デバイスのテスト対象の出力ＰＡＤのバウンダリースキャンレジストに移動し更新すること、前記テスト励起を前記ＦＰＧＡ下位デバイステスト対象の入力ＰＡＤに更新することを含む。
【0008】
好ましくは、前記第１のデバイスは前記ＦＰＧＡであり、前記第２のデバイスは前記ＦＰＧＡ上位デバイスであり、前記テスト対象の出力ＰＡＤは前記ＦＰＧＡのテスト対象の出力ＰＡＤであり、前記テスト対象の入力ＰＡＤは前記ＦＰＧＡ上位デバイステスト対象の入力ＰＡＤであり、
前記ステップＳ１０は、ＪＴＡＧデイジー・チェーンを介して前記ＦＰＧＡをテストモードに設定し、前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤを前記ＦＰＧＡのテスト対象の出力ＰＡＤ和ＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤに接続させるというユーザ論理機能を編集することを含み、
前記ステップＳ３０は、テスト励起を入力し、ＩＮＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤのバウンダリースキャンレジストに移動し更新すること、前記テスト励起をバイパス回路によって前記ＦＰＧＡのテスト対象の出力ＰＡＤのバウンダリースキャンレジストに更新すること、ＥＸＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡ上位デバイステスト対象の入力ＰＡＤのバウンダリースキャンレジストに移動すること、前記テスト励起を前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤのバウンダリースキャンレジストに移動すること、ＩＮＴＥＳＴ指令を入力し、前記テスト励起をバイパス回路によって前記ＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤに取り込むことを含む。
前記ステップＳ１０は、ＪＴＡＧデイジー・チェーンを介して前記ＦＰＧＡをテストモードに設定し、前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤを前記ＦＰＧＡのテスト対象の出力ＰＡＤ和ＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤに接続させるというユーザ論理機能を編集することを含み、
前記ステップＳ３０は、テスト励起を入力し、ＩＮＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤのバウンダリースキャンレジストに移動し更新すること、前記テスト励起をバイパス回路によって前記ＦＰＧＡのテスト対象の出力ＰＡＤのバウンダリースキャンレジストに更新すること、ＥＸＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡ上位デバイステスト対象の入力ＰＡＤのバウンダリースキャンレジストに移動すること、前記テスト励起を前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤのバウンダリースキャンレジストに移動すること、ＩＮＴＥＳＴ指令を入力し、前記テスト励起をバイパス回路によって前記ＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤに取り込むことを含む。
【0009】
好ましくは、前記第１のデバイスは前記ＦＰＧＡであり、前記第２のデバイスは前記ＦＰＧＡ下位デバイスであり、前記テスト対象の出力ＰＡＤは前記ＦＰＧＡのテスト対象の出力ＰＡＤであり、前記テスト対象の入力ＰＡＤは前記ＦＰＧＡ下位デバイステスト対象の入力ＰＡＤであり、
前記ステップＳ１０は、ＪＴＡＧデイジー・チェーンを介して前記ＦＰＧＡをテストモードに設定し、前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤを前記ＦＰＧＡのテスト対象の出力ＰＡＤに接続させるというユーザ論理機能を編集することを含み、
前記ステップＳ３０は、テスト励起を入力し、ＩＮＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤのバウンダリーレジストに移動し更新すること、前記テスト励起をバイパス回路によって前記ＦＰＧＡのテスト対象の出力ＰＡＤのバウンダリースキャンレジストに更新すること、ＥＸＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡ下位デバイステスト対象の入力ＰＡＤに取り込むことを含む。
前記ステップＳ１０は、ＪＴＡＧデイジー・チェーンを介して前記ＦＰＧＡをテストモードに設定し、前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤを前記ＦＰＧＡのテスト対象の出力ＰＡＤに接続させるというユーザ論理機能を編集することを含み、
前記ステップＳ３０は、テスト励起を入力し、ＩＮＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤのバウンダリーレジストに移動し更新すること、前記テスト励起をバイパス回路によって前記ＦＰＧＡのテスト対象の出力ＰＡＤのバウンダリースキャンレジストに更新すること、ＥＸＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡ下位デバイステスト対象の入力ＰＡＤに取り込むことを含む。
【0010】
好ましくは、前記第１のデバイスは前記ＦＰＧＡ下位デバイスであり、前記第２のデバイスは前記ＦＰＧＡ上位デバイスであり、前記テスト対象の出力ＰＡＤは前記ＦＰＧＡ下位デバイスのテスト対象の出力ＰＡＤであり、前記テスト対象の入力ＰＡＤは前記ＦＰＧＡ上位デバイステスト対象の入力ＰＡＤであり、
前記ステップＳ１０は、ＪＴＡＧデイジー・チェーンを介してＦＰＧＡをテストモードに設定し、前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤを前記ＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤに接続させるというユーザ論理機能を編集することを含み、
前記ステップＳ３０は、テスト励起を入力し、ＩＮＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤのバウンダリースキャンレジストに移動し更新すること、前記テスト励起をバイパス回路によって前記ＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤのバウンダリースキャンレジストに取り込むこと、前記テスト励起を前記ＦＰＧＡ下位デバイスのテスト対象の出力ＰＡＤに移動し更新すること、ＥＸＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡ上位デバイステスト対象の入力ＰＡＤのバウンダリースキャンレジストに取り込むこと、前記テスト励起を前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤのバウンダリースキャンレジストに移動し更新すること、ＩＮＴＥＳＴ指令を入力し、前記テスト励起をバイパス回路によって前記ＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤのバウンダリースキャンレジストに取り込むことを含む。
前記ステップＳ１０は、ＪＴＡＧデイジー・チェーンを介してＦＰＧＡをテストモードに設定し、前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤを前記ＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤに接続させるというユーザ論理機能を編集することを含み、
前記ステップＳ３０は、テスト励起を入力し、ＩＮＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤのバウンダリースキャンレジストに移動し更新すること、前記テスト励起をバイパス回路によって前記ＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤのバウンダリースキャンレジストに取り込むこと、前記テスト励起を前記ＦＰＧＡ下位デバイスのテスト対象の出力ＰＡＤに移動し更新すること、ＥＸＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡ上位デバイステスト対象の入力ＰＡＤのバウンダリースキャンレジストに取り込むこと、前記テスト励起を前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤのバウンダリースキャンレジストに移動し更新すること、ＩＮＴＥＳＴ指令を入力し、前記テスト励起をバイパス回路によって前記ＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤのバウンダリースキャンレジストに取り込むことを含む。
【0011】
好ましくは、前記第１のデバイスは前記ＦＰＧＡ下位デバイスであり、前記第２のデバイスは前記ＦＰＧＡであり、前記テスト対象の出力ＰＡＤは前記ＦＰＧＡ下位デバイスのテスト対象の出力ＰＡＤであり、前記テスト対象の入力ＰＡＤは前記ＦＰＧＡのテスト対象の入力ＰＡＤであり、
前記ステップＳ１０は、ＪＴＡＧデイジー・チェーンを介してＦＰＧＡをテストモードに設定し、前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤを前記ＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤに接続させ、前記ＦＰＧＡのテスト対象の入力ＰＡＤを前記ＦＰＧＡのバウンダリースキャンチェーンの最後から第２の多重化または汎用ＰＡＤに接続させるというユーザ論理機能を編集することを含み、
前記ステップＳ３０は、テスト励起を入力し、ＩＮＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤのバウンダリースキャンレジストに移動し更新すること、バイパス回路によって前記テスト励起をＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤに取り込むこと、前記テスト励起を前記ＦＰＧＡ下位デバイスのテスト対象の出力ＰＡＤのバウンダリースキャンレジストに移動し更新すること、ＥＸＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡのテスト対象の入力ＰＡＤのバウンダリースキャンレジストに取り込んで更新すること、ＩＮＴＥＳＴ指令を入力し、前記テスト励起をＦＰＧＡの最後から第２の多重化または汎用ＰＡＤのバウンダリースキャン器に取り込むことを含む。
前記ステップＳ１０は、ＪＴＡＧデイジー・チェーンを介してＦＰＧＡをテストモードに設定し、前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤを前記ＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤに接続させ、前記ＦＰＧＡのテスト対象の入力ＰＡＤを前記ＦＰＧＡのバウンダリースキャンチェーンの最後から第２の多重化または汎用ＰＡＤに接続させるというユーザ論理機能を編集することを含み、
前記ステップＳ３０は、テスト励起を入力し、ＩＮＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤのバウンダリースキャンレジストに移動し更新すること、バイパス回路によって前記テスト励起をＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤに取り込むこと、前記テスト励起を前記ＦＰＧＡ下位デバイスのテスト対象の出力ＰＡＤのバウンダリースキャンレジストに移動し更新すること、ＥＸＴＥＳＴ指令を入力し、前記テスト励起を前記ＦＰＧＡのテスト対象の入力ＰＡＤのバウンダリースキャンレジストに取り込んで更新すること、ＩＮＴＥＳＴ指令を入力し、前記テスト励起をＦＰＧＡの最後から第２の多重化または汎用ＰＡＤのバウンダリースキャン器に取り込むことを含む。
【発明の効果】
【0012】
本出願は以下の有益な効果を有する。本出願は、バウンダリースキャン試験方法を提供し、このバウンダリースキャン試験方法は、ＦＰＧＡユーザ論理で機能編集を行い、バイパス回路を設け、テストする必要のないＰＡＤをバイパス回路によって除去する。本出願は、バウンダリースキャンチェーンを短縮し、より迅速かつ柔軟なバウンダリースキャンテストを実現し、テスト効率を向上させることができる。さらに、すべてのＰＡＤをテストする必要せずにテストＰＡＤを配置することが可能である。
【図面の簡単な説明】
【0013】
【図1】本出願のバウンダリースキャン試験方法のフローチャートである。
【図2】本出願の実施例１の模式図である。
【図3】本出願の実施例２の模式図である。
【図4】本出願の実施例３の模式図である。
【図5】本出願の実施例４の模式図である。
【図6】本出願の実施例５の模式図である。
【図7】本出願の実施例６の模式図である。
【発明を実施するための形態】
【0014】
本出願をより容易に理解するために、以下、関連する添付図面を参照しながら本出願をより完全に説明する。添付図面には本出願の好ましい実施例が示されている。しかし、本出願は様々異なる懈怠で実施することができ、本明細書に記載される実施例に限定されない。むしろ、これらの実施例は、本出願の開示内容についてのより徹底的かつ包括的な理解を提供することを目的として提供される。
【0015】
特に定義しない限り、本明細書で使用されるすべての技術および科学用語は本出願の技術分野に属する当業者によって一般的に理解されるのと同じ意味を有する。本明細書において使用される用語は具体的な実施例を説明する目的でのみ使用され、本出願を限定することを意図しない。
【0016】
図１を参照すると、本出願のバウンダリースキャン試験方法のフローチャートである。
本出願は、第１のデバイスから第２のデバイスＰＡＤへの接続性をテストするためのバウンダリースキャン試験方法を提供し、この方法は、
Ｓ１０、ＦＰＧＡをテストモードに設定し、ユーザ論理機能を編集し、バイパス回路を設けるステップと、
Ｓ２０、テスト対象の出力ＰＡＤからテスト対象の入力ＰＡＤへの接続性をテストするというテスト指令をロードするステップと、
Ｓ３０、ＴＤＩ（テストデータ入力）によってテスト励起を入力するステップと、
Ｓ４０、テスト励起をＦＰＧＡ下位デバイスのＴＤＯ（テストデータ出力）を介して送出するステップと、
Ｓ５０、応答解析および故障診断するステップとを含む。
本出願は、第１のデバイスから第２のデバイスＰＡＤへの接続性をテストするためのバウンダリースキャン試験方法を提供し、この方法は、
Ｓ１０、ＦＰＧＡをテストモードに設定し、ユーザ論理機能を編集し、バイパス回路を設けるステップと、
Ｓ２０、テスト対象の出力ＰＡＤからテスト対象の入力ＰＡＤへの接続性をテストするというテスト指令をロードするステップと、
Ｓ３０、ＴＤＩ（テストデータ入力）によってテスト励起を入力するステップと、
Ｓ４０、テスト励起をＦＰＧＡ下位デバイスのＴＤＯ（テストデータ出力）を介して送出するステップと、
Ｓ５０、応答解析および故障診断するステップとを含む。
【0017】
本出願は、ユーザ論理機能を編集してテストに必要なＰＡＤを接続し、テスト必要のないＰＡＤをバイパス回路によってスキップすることにより、バウンダリースキャンテストのスキャンチェーンを短縮し、テストの速度および柔軟性を増加することができる。以下、より具体的な実施例を参照しながら本出願のステップをより深く説明する。
【0018】
（実施例１）
図２は、本出願の実施例１のバウンダリースキャン試験方法の模式図である。具体的に、本実施例では、第１のデバイスはＦＰＧＡ上位デバイスであり、第２のデバイスはＦＰＧＡであり、ＦＰＧＡ上位デバイスのテスト対象の出力ＰＡＤ（出力ＰＡＤ Ｓ）からＦＰＧＡのテスト対象の入力ＰＡＤ（入力ＰＡＤ Ｄ）への接続性をテストする。
図２は、本出願の実施例１のバウンダリースキャン試験方法の模式図である。具体的に、本実施例では、第１のデバイスはＦＰＧＡ上位デバイスであり、第２のデバイスはＦＰＧＡであり、ＦＰＧＡ上位デバイスのテスト対象の出力ＰＡＤ（出力ＰＡＤ Ｓ）からＦＰＧＡのテスト対象の入力ＰＡＤ（入力ＰＡＤ Ｄ）への接続性をテストする。
【0019】
具体的に、以下のステップによってバウンダリースキャンテストを実現する。
Ｓ１０、ＪＴＡＧデイジー・チェーンを介してＦＰＧＡをテストモードに設定し、入力ＰＡＤ Ｄを出力ＰＡＤ Ｅに接続させ、バイパス回路を設けるというユーザ論理機能を編集する。ここで、ＰＡＤ ＥはＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤである。
Ｓ１０、ＪＴＡＧデイジー・チェーンを介してＦＰＧＡをテストモードに設定し、入力ＰＡＤ Ｄを出力ＰＡＤ Ｅに接続させ、バイパス回路を設けるというユーザ論理機能を編集する。ここで、ＰＡＤ ＥはＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤである。
【0020】
Ｓ２０、ＦＰＧＡ上位デバイス出力ＰＡＤ ＳからＦＰＧＡ入力ＰＡＤ Ｄへの接続性をテストするというテスト指令をロードする。
【0021】
Ｓ３０、テスト励起を入力し、ＥＸＴＥＳＴ（外部テスト）指令を入力し、ＳＨＩＦＴ－ＤＲ（シフト）状態に移行し、テスト励起を出力ＰＡＤ Ｓのバウンダリースキャンレジストに移動した後、ＵＰＤＡＴＥ－ＤＲ（データ更新）状態に移行し、テスト励起を出力ＰＡＤ Ｓのバウンダリースキャンレジストに更新し、ＣＡＰＴＵＲＥ－ＤＲ（データ収集）状態に移行し、テスト励起を入力ＰＡＤ Ｄのバウンダリースキャンレジストに取り込み、ＵＰＤＡＴＥ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｄのバウンダリースキャンレジストに更新し、ＩＮＴＥＳＴ指令を入力し、ＣＡＰＴＵＲＥ－ＤＲ状態からＳＨＩＦＴ－ＤＲ状態に移行し、バイパス回路によってテスト励起をＦＰＧＡのバウンダリースキャンチェーン出力ＰＡＤ Ｅに移動する。
【0022】
ここで、ＥＸＴＥＳＴ指令は異なるデバイスＰＡＤ間のインターコネクトテストを実施するために使用される。ＥＸＴＥＳＴ指令の前に、ＰＲＥＬＯＡＤ（プリロード）指令操作が必要であり、テスト励起をプリロードする。ＥＸＴＥＳＴ指令が実行されると、プリロードされたテスト励起は出力ＰＡＤに移動し、出力ＰＡＤ状態が制御可能であることを保証する。
【0023】
ＩＮＴＥＳＴ指令は、バウンダリースキャンレジストをデバイスの入出力として使用し、システム論理の静的テストを可能にする。ＩＮＴＥＳＴ指令の前に、ＰＲＥＬＯＡＤ指令操作が必要であり、テスト励起をプリロードする。ＩＮＴＥＳＴ指令が実行されると、プリロードされたテスト励起は入力ＰＡＤに移動し、入力ＰＡＤの状態が制御可能であることを保証する。
【0024】
Ｓ４０、ＳＨＩＦＴ－ＤＲ状態に移行し、テスト励起をＦＰＧＡ下位デバイスのＴＤＯを介して送出する。
【0025】
Ｓ５０、応答解析および故障診断する。
【0026】
本実施例は、ＦＰＧＡユーザ論理機能を編集して入力ＰＡＤ Ｄを出力ＰＡＤ Ｅに接続させ、バイパス回路を設け、テストする必要のないＰＡＤをバイパス回路によって除去する。本実施例は、バウンダリースキャンチェーンを短縮し、より迅速かつ柔軟なバウンダリースキャンテストを実現し、テスト効率を向上させることができる。さらに、すべてのＰＡＤをテストする必要せずにテストＰＡＤを柔軟に配置する。
【0027】
（実施例２）
図３は本出願の実施例２のバウンダリースキャン試験方法である。具体的に、本実施例では、第１のデバイスはＦＰＧＡ上位デバイスであり、第２のデバイスはＦＰＧＡ下位デバイスであり、ＦＰＧＡ上位デバイスのテスト対象の出力ＰＡＤ（出力ＰＡＤ Ｓ）からＦＰＧＡ下位デバイスのテスト対象の入力ＰＡＤ（入力ＰＡＤ Ｄ）への接続性をテストする。
図３は本出願の実施例２のバウンダリースキャン試験方法である。具体的に、本実施例では、第１のデバイスはＦＰＧＡ上位デバイスであり、第２のデバイスはＦＰＧＡ下位デバイスであり、ＦＰＧＡ上位デバイスのテスト対象の出力ＰＡＤ（出力ＰＡＤ Ｓ）からＦＰＧＡ下位デバイスのテスト対象の入力ＰＡＤ（入力ＰＡＤ Ｄ）への接続性をテストする。
【0028】
具体的に、以下のステップによってバウンダリースキャンテストを実現する。
Ｓ１０、ＦＰＧＡをテストモードに設定し、
Ｓ２０、ＦＰＧＡ上位デバイス出力ＰＡＤ ＳからＦＰＧＡ下位デバイス入力ＰＡＤ Ｄへの接続性をテストするテスト指令をロードし、
Ｓ３０、テスト励起を入力し、ＥＸＴＥＳＴ指令を入力し、ＳＨＩＦＴ－ＤＲ状態に移行し、テスト励起を出力ＰＡＤ Ｓのバウンダリースキャンレジストに移動した後、ＵＰＤＡＴＥ－ＤＲ状態に移行し、テスト励起を出力ＰＡＤ Ｓのバウンダリースキャンレジストに更新し、ＣＡＰＴＵＲＥ－ＤＲ（データ収集）状態に移行し、テスト励起を入力ＰＡＤ Ｄに取り込み、ＵＰＤＡＴＥ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｄのバウンダリースキャンレジストに更新し、
Ｓ４０、ＳＨＩＦＴ－ＤＲ状態に移行し、テスト励起をＦＰＧＡ下位デバイスのＴＤＯを介して送出し、
Ｓ５０、応答解析および故障診断する。
Ｓ１０、ＦＰＧＡをテストモードに設定し、
Ｓ２０、ＦＰＧＡ上位デバイス出力ＰＡＤ ＳからＦＰＧＡ下位デバイス入力ＰＡＤ Ｄへの接続性をテストするテスト指令をロードし、
Ｓ３０、テスト励起を入力し、ＥＸＴＥＳＴ指令を入力し、ＳＨＩＦＴ－ＤＲ状態に移行し、テスト励起を出力ＰＡＤ Ｓのバウンダリースキャンレジストに移動した後、ＵＰＤＡＴＥ－ＤＲ状態に移行し、テスト励起を出力ＰＡＤ Ｓのバウンダリースキャンレジストに更新し、ＣＡＰＴＵＲＥ－ＤＲ（データ収集）状態に移行し、テスト励起を入力ＰＡＤ Ｄに取り込み、ＵＰＤＡＴＥ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｄのバウンダリースキャンレジストに更新し、
Ｓ４０、ＳＨＩＦＴ－ＤＲ状態に移行し、テスト励起をＦＰＧＡ下位デバイスのＴＤＯを介して送出し、
Ｓ５０、応答解析および故障診断する。
【0029】
本実施例は、バウンダリースキャンチェーンを短縮し、より迅速かつ柔軟なバウンダリースキャンテストを実現し、テスト効率を向上させる。さらに、すべてのＰＡＤをテストする必要せずにテストＰＡＤを柔軟に配置することができる。
【0030】
（実施例３）
図４は、本出願の実施例３のバウンダリースキャン試験方法である。具体的に、本実施例では、第１のデバイスはＦＰＧＡであり、第２のデバイスはＦＰＧＡ上位デバイスであり、ＦＰＧＡのテスト対象の出力ＰＡＤ（出力ＰＡＤ Ｓ）からＦＰＧＡ上位デバイスのテスト対象の入力ＰＡＤ（入力ＰＡＤ Ｄ）への接続性をテストする。
図４は、本出願の実施例３のバウンダリースキャン試験方法である。具体的に、本実施例では、第１のデバイスはＦＰＧＡであり、第２のデバイスはＦＰＧＡ上位デバイスであり、ＦＰＧＡのテスト対象の出力ＰＡＤ（出力ＰＡＤ Ｓ）からＦＰＧＡ上位デバイスのテスト対象の入力ＰＡＤ（入力ＰＡＤ Ｄ）への接続性をテストする。
【0031】
具体的に、以下のステップによってバウンダリースキャンテストを実現する。
Ｓ１０、ＪＴＡＧデイジー・チェーンを介してＦＰＧＡをテストモードに設定し、ユーザ論理機能を編集して入力ＰＡＤ Ｈを出力ＰＡＤ ＳおよびＰＡＤ Ｅに接続させ、バイパス回路を設ける。ここで、ＰＡＤ ＨはＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤであり、ＰＡＤ ＥはＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤである。
Ｓ２０、ＦＰＧＡ出力ＰＡＤ ＳからＦＰＧＡ上位デバイス入力ＰＡＤ Ｄへの接続性をテストするテスト指令をロードし、
Ｓ３０、テスト励起を入力し、ＩＮＴＥＳＴ指令を入力し、ＳＨＩＦＴ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｈのバウンダリースキャンレジストに移動した後、ＵＰＤＡＴＥ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｈのバウンダリースキャンレジストに更新し、バイパス回路によってテスト励起を出力ＰＡＤ Ｓのバウンダリースキャンレジストに更新し、ＥＸＴＥＳＴ指令を入力し、テスト励起をＰＡＤ Ｄのバウンダリースキャンレジストに移動し、テスト励起を入力ＰＡＤ Ｈのバウンダリースキャンレジストに移動し、ＩＮＴＥＳＴ指令を入力し、ＵＰＤＡＴＥ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｈのバウンダリースキャンレジストに更新し、ＣＡＰＴＵＲＥ－ＤＲ状態に移行し、バイパス回路によってテスト励起を出力ＰＡＤ Ｅのバウンダリースキャンレジストに取り込み、
Ｓ４０、ＳＨＩＦＴ－ＤＲ状態に移行し、テスト励起をＦＰＧＡ下位デバイスのＴＤＯを介して送出し、
Ｓ５０、応答解析および故障診断する。
Ｓ１０、ＪＴＡＧデイジー・チェーンを介してＦＰＧＡをテストモードに設定し、ユーザ論理機能を編集して入力ＰＡＤ Ｈを出力ＰＡＤ ＳおよびＰＡＤ Ｅに接続させ、バイパス回路を設ける。ここで、ＰＡＤ ＨはＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤであり、ＰＡＤ ＥはＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤである。
Ｓ２０、ＦＰＧＡ出力ＰＡＤ ＳからＦＰＧＡ上位デバイス入力ＰＡＤ Ｄへの接続性をテストするテスト指令をロードし、
Ｓ３０、テスト励起を入力し、ＩＮＴＥＳＴ指令を入力し、ＳＨＩＦＴ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｈのバウンダリースキャンレジストに移動した後、ＵＰＤＡＴＥ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｈのバウンダリースキャンレジストに更新し、バイパス回路によってテスト励起を出力ＰＡＤ Ｓのバウンダリースキャンレジストに更新し、ＥＸＴＥＳＴ指令を入力し、テスト励起をＰＡＤ Ｄのバウンダリースキャンレジストに移動し、テスト励起を入力ＰＡＤ Ｈのバウンダリースキャンレジストに移動し、ＩＮＴＥＳＴ指令を入力し、ＵＰＤＡＴＥ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｈのバウンダリースキャンレジストに更新し、ＣＡＰＴＵＲＥ－ＤＲ状態に移行し、バイパス回路によってテスト励起を出力ＰＡＤ Ｅのバウンダリースキャンレジストに取り込み、
Ｓ４０、ＳＨＩＦＴ－ＤＲ状態に移行し、テスト励起をＦＰＧＡ下位デバイスのＴＤＯを介して送出し、
Ｓ５０、応答解析および故障診断する。
【0032】
本実施例は、ユーザ論理機能を編集して入力ＰＡＤ Ｈを出力ＰＡＤ ＳおよびＰＡＤ Ｅに接続させ、バイパス回路を設けることにより、テストする必要のないＰＡＤをバイパス回路によって除去する。本実施例は、バウンダリースキャンチェーンを短縮し、より迅速かつ柔軟なバウンダリースキャンテストを実現し、テスト効率を向上させる。さらに、すべてのＰＡＤをテストする必要せずにテストＰＡＤを柔軟に配置することができる。
【0033】
（実施例４）
図５は、本出願の実施例４のバウンダリースキャン試験方法である。具体的に、本実施例では、第１のデバイスはＦＰＧＡであり、第２のデバイスはＦＰＧＡ下位デバイスであり、ＦＰＧＡのテスト対象の出力ＰＡＤ（出力ＰＡＤ Ｓ）からＦＰＧＡ下位デバイスのテスト対象の入力ＰＡＤ（入力ＰＡＤ Ｄ）への接続性をテストする。
図５は、本出願の実施例４のバウンダリースキャン試験方法である。具体的に、本実施例では、第１のデバイスはＦＰＧＡであり、第２のデバイスはＦＰＧＡ下位デバイスであり、ＦＰＧＡのテスト対象の出力ＰＡＤ（出力ＰＡＤ Ｓ）からＦＰＧＡ下位デバイスのテスト対象の入力ＰＡＤ（入力ＰＡＤ Ｄ）への接続性をテストする。
【0034】
具体的に、以下のステップによってバウンダリースキャンテストを実現する。
Ｓ１０、ＪＴＡＧデイジー・チェーンを介してＦＰＧＡをテストモードに設定し、ユーザ論理機能を編集して入力ＰＡＤ Ｈを出力ＰＡＤ Ｓに接続させ、バイパス回路を設ける。ここで、ＰＡＤ ＨはＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤである。
Ｓ２０、ＦＰＧＡ出力ＰＡＤ ＳからＦＰＧＡ下位デバイス入力ＰＡＤ Ｄへの接続性をテストするテスト指令をロードし、
Ｓ３０、テスト励起を入力し、ＩＮＴＥＳＴ指令を入力し、ＳＨＩＦＴ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｈのバウンダリースキャンレジストに移動した後、ＵＰＤＡＴＥ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｈのバウンダリースキャンレジストに更新し、ＣＡＰＴＵＲＥ－ＤＲ状態に移行し、バイパス回路によってテスト励起を出力ＰＡＤ Ｓのバウンダリースキャンレジストに取り込み、ＵＰＤＡＴＥ－ＤＲ状態に移行し、テスト励起を出力ＰＡＤ Ｓのバウンダリースキャンレジストに更新し、ＥＸＴＥＳＴ指令を入力し、ＣＡＰＴＵＲＥ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｄ
のバウンダリースキャンレジストに取り込む。
Ｓ４０、ＳＨＩＦＴ－ＤＲ状態に移行し、ＦＰＧＡ下位デバイスのＴＤＯを介して送出し、
Ｓ５０、応答解析および故障診断する。
Ｓ１０、ＪＴＡＧデイジー・チェーンを介してＦＰＧＡをテストモードに設定し、ユーザ論理機能を編集して入力ＰＡＤ Ｈを出力ＰＡＤ Ｓに接続させ、バイパス回路を設ける。ここで、ＰＡＤ ＨはＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤである。
Ｓ２０、ＦＰＧＡ出力ＰＡＤ ＳからＦＰＧＡ下位デバイス入力ＰＡＤ Ｄへの接続性をテストするテスト指令をロードし、
Ｓ３０、テスト励起を入力し、ＩＮＴＥＳＴ指令を入力し、ＳＨＩＦＴ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｈのバウンダリースキャンレジストに移動した後、ＵＰＤＡＴＥ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｈのバウンダリースキャンレジストに更新し、ＣＡＰＴＵＲＥ－ＤＲ状態に移行し、バイパス回路によってテスト励起を出力ＰＡＤ Ｓのバウンダリースキャンレジストに取り込み、ＵＰＤＡＴＥ－ＤＲ状態に移行し、テスト励起を出力ＰＡＤ Ｓのバウンダリースキャンレジストに更新し、ＥＸＴＥＳＴ指令を入力し、ＣＡＰＴＵＲＥ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｄ
のバウンダリースキャンレジストに取り込む。
Ｓ４０、ＳＨＩＦＴ－ＤＲ状態に移行し、ＦＰＧＡ下位デバイスのＴＤＯを介して送出し、
Ｓ５０、応答解析および故障診断する。
【0035】
本実施例は、ユーザ論理機能を編集して入力ＰＡＤ Ｈを出力ＰＡＤ Ｓに接続させ、バイパス回路を設けることにより、テストする必要のないＰＡＤをバイパス回路によって除去する。本実施例は、バウンダリースキャンチェーンを短縮し、より迅速かつ柔軟なバウンダリースキャンテストを実現し、テスト効率を向上させる。さらに、すべてのＰＡＤをテストする必要せずにテストＰＡＤを柔軟に配置することができる。
【0036】
（実施例５）
図６は、本出願の実施例５のバウンダリースキャン試験方法である。具体的に、本実施例では、第１のデバイスはＦＰＧＡ下位デバイスであり、第２のデバイスはＦＰＧＡ上位デバイスであり、ＦＰＧＡ下位デバイスのテスト対象の出力ＰＡＤ（出力ＰＡＤ Ｓ）からＦＰＧＡ上位デバイスのテスト対象の入力ＰＡＤ（入力ＰＡＤ Ｄ）への接続性をテストする。
図６は、本出願の実施例５のバウンダリースキャン試験方法である。具体的に、本実施例では、第１のデバイスはＦＰＧＡ下位デバイスであり、第２のデバイスはＦＰＧＡ上位デバイスであり、ＦＰＧＡ下位デバイスのテスト対象の出力ＰＡＤ（出力ＰＡＤ Ｓ）からＦＰＧＡ上位デバイスのテスト対象の入力ＰＡＤ（入力ＰＡＤ Ｄ）への接続性をテストする。
【0037】
具体的に、以下のステップによってバウンダリースキャンテストを実現する。
Ｓ１０、ＪＴＡＧデイジー・チェーンを介してＦＰＧＡをテストモードに設定し、ユーザ論理機能を編集して入力ＰＡＤ Ｈを出力ＰＡＤ Ｅに接続させ、バイパス回路を設ける。ここで、ＰＡＤ ＨはＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤであり、ＰＡＤ ＥはＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤである。
Ｓ２０、ＦＰＧＡ下位デバイス出力ＰＡＤ ＳからＦＰＧＡ上位デバイス入力ＰＡＤ Ｄへの接続性をテストするテスト指令をロードし、
Ｓ３０、テスト励起を入力し、ＩＮＴＥＳＴ指令を入力し、ＳＨＩＦＴ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｈのバウンダリースキャンレジストに移動した後、ＵＰＤＡＴＥ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｈのバウンダリースキャンレジストに更新し、ＣＡＰＴＵＲＥ－ＤＲ状態に移行し、バイパス回路によってテスト励起を出力ＰＡＤ Ｅのバウンダリースキャンレジストに取り込み、ＳＨＩＦＴ－ＤＲ状態に移行し、テスト励起を出力ＰＡＤ Ｓのバウンダリースキャンレジストに移動した後、ＵＰＤＡＴＥ－ＤＲ状態に移行し、テスト励起を出力ＰＡＤ Ｓのバウンダリースキャンレジ
ストに更新し、ＥＸＴＥＳＴ指令を入力し、ＣＡＰＴＵＲＥ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｄのバウンダリースキャンレジストに取り込み、ＳＨＩＦＴ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｈのバウンダリースキャンレジストに移動した後、ＵＰＤＡＴＥ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｈのバウンダリースキャンレジストに更新し、ＩＮＴＥＳＴ指令を入力し、ＣＡＰＴＵＲＥ－ＤＲ状態に移行し、バイパス回路によってテスト励起を出力ＰＡＤ Ｅのバウンダリースキャンレジストに取り込み、
Ｓ４０、ＳＨＩＦＴ－ＤＲ状態に移行し、テスト励起をＦＰＧＡ下位デバイスのＴＤＯを介して送出し、
Ｓ５０、応答解析および故障診断する。
Ｓ１０、ＪＴＡＧデイジー・チェーンを介してＦＰＧＡをテストモードに設定し、ユーザ論理機能を編集して入力ＰＡＤ Ｈを出力ＰＡＤ Ｅに接続させ、バイパス回路を設ける。ここで、ＰＡＤ ＨはＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤであり、ＰＡＤ ＥはＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤである。
Ｓ２０、ＦＰＧＡ下位デバイス出力ＰＡＤ ＳからＦＰＧＡ上位デバイス入力ＰＡＤ Ｄへの接続性をテストするテスト指令をロードし、
Ｓ３０、テスト励起を入力し、ＩＮＴＥＳＴ指令を入力し、ＳＨＩＦＴ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｈのバウンダリースキャンレジストに移動した後、ＵＰＤＡＴＥ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｈのバウンダリースキャンレジストに更新し、ＣＡＰＴＵＲＥ－ＤＲ状態に移行し、バイパス回路によってテスト励起を出力ＰＡＤ Ｅのバウンダリースキャンレジストに取り込み、ＳＨＩＦＴ－ＤＲ状態に移行し、テスト励起を出力ＰＡＤ Ｓのバウンダリースキャンレジストに移動した後、ＵＰＤＡＴＥ－ＤＲ状態に移行し、テスト励起を出力ＰＡＤ Ｓのバウンダリースキャンレジ
ストに更新し、ＥＸＴＥＳＴ指令を入力し、ＣＡＰＴＵＲＥ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｄのバウンダリースキャンレジストに取り込み、ＳＨＩＦＴ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｈのバウンダリースキャンレジストに移動した後、ＵＰＤＡＴＥ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｈのバウンダリースキャンレジストに更新し、ＩＮＴＥＳＴ指令を入力し、ＣＡＰＴＵＲＥ－ＤＲ状態に移行し、バイパス回路によってテスト励起を出力ＰＡＤ Ｅのバウンダリースキャンレジストに取り込み、
Ｓ４０、ＳＨＩＦＴ－ＤＲ状態に移行し、テスト励起をＦＰＧＡ下位デバイスのＴＤＯを介して送出し、
Ｓ５０、応答解析および故障診断する。
【0038】
本実施例は、ユーザ論理機能を編集して入力ＰＡＤ Ｈを出力ＰＡＤ Ｅに接続させ、バイパス回路を設けることにより、テストする必要のないＰＡＤをバイパス回路によって除去する。本実施例は、バウンダリースキャンチェーンを短縮し、より迅速かつ柔軟なバウンダリースキャンテストを実現し、テスト効率を向上させる。さらに、すべてのＰＡＤをテストする必要せずにテストＰＡＤを柔軟に配置することができる。
【0039】
（実施例６）
図７は、本出願の実施例６のバウンダリースキャン試験方法である。具体的に、本実施例では、第１のデバイスはＦＰＧＡ下位デバイスであり、第２のデバイスはＦＰＧＡであり、ＦＰＧＡ下位デバイスのテスト対象の出力ＰＡＤ（出力ＰＡＤ Ｓ）からＦＰＧＡのテスト対象の入力ＰＡＤ（入力ＰＡＤ Ｄ）への接続性をテストする。
図７は、本出願の実施例６のバウンダリースキャン試験方法である。具体的に、本実施例では、第１のデバイスはＦＰＧＡ下位デバイスであり、第２のデバイスはＦＰＧＡであり、ＦＰＧＡ下位デバイスのテスト対象の出力ＰＡＤ（出力ＰＡＤ Ｓ）からＦＰＧＡのテスト対象の入力ＰＡＤ（入力ＰＡＤ Ｄ）への接続性をテストする。
【0040】
具体的に、以下のステップによってバウンダリースキャンテストを実現する。
Ｓ１０、ＪＴＡＧデイジー・チェーンを介してＦＰＧＡをテストモードに設定し、ユーザ論理機能を編集して入力ＰＡＤ Ｈを出力ＰＡＤ Ｅに接続させ、入力ＰＡＤ Ｄを出力ＰＡＤ Ｅ１に接続させる。ここで、ＰＡＤ ＨはＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤであり、ＰＡＤ ＥはＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤであり、ＰＡＤ Ｅ１はＦＰＧＡのバウンダリースキャンチェーンの最後から第２の多重化または汎用ＰＡＤである。
Ｓ２０、ＦＰＧＡ下位デバイス出力ＰＡＤ ＳからＦＰＧＡ入力ＰＡＤ Ｄへの接続性をテストするテスト指令をロードし、
Ｓ３０、テスト励起を入力し、ＩＮＴＥＳＴ指令を入力し、ＳＨＩＦＴ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｈのバウンダリースキャンレジストに移動した後、ＵＰＤＡＴＥ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｈのバウンダリースキャンレジストに更新し、ＣＡＰＴＵＲＥ－ＤＲ状態に移行し、バイパス回路によってテスト励起を出力ＰＡＤ Ｅのバウンダリースキャンレジストに取り込み、ＳＨＩＦＴ－ＤＲ状態に移行し、テスト励起を出力ＰＡＤ Ｓのバウンダリースキャンレジストに移動した後、ＵＰＤＡＴＥ－ＤＲ状態に移行し、テスト励起を出力ＰＡＤ Ｓのバウンダリースキャンレジストに更新し、ＥＸＴＥＳＴ指令を入力し、ＣＡＰＴＵＲＥ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｄのバウンダリースキャンレジストに取り込み、ＵＰＤＡＴＥ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｄのバウンダリースキャンレジストに更新し、ＩＮＴＥＳＴ指令を入力し、ＣＡＰＴＵＲＥ－ＤＲ状態に移行し、バイパス回路によってテスト励起を出力ＰＡＤ Ｅ１のバウンダリースキャンレジストに取り込み、
Ｓ４０、ＳＨＩＦＴ－ＤＲ状態に移行し、テスト励起を下位デバイスのＴＤＯを介して送出し、
Ｓ５０、応答解析および故障診断する。
Ｓ１０、ＪＴＡＧデイジー・チェーンを介してＦＰＧＡをテストモードに設定し、ユーザ論理機能を編集して入力ＰＡＤ Ｈを出力ＰＡＤ Ｅに接続させ、入力ＰＡＤ Ｄを出力ＰＡＤ Ｅ１に接続させる。ここで、ＰＡＤ ＨはＦＰＧＡのバウンダリースキャンチェーンの第１の多重化または汎用ＰＡＤであり、ＰＡＤ ＥはＦＰＧＡのバウンダリースキャンチェーンの最後の多重化または汎用ＰＡＤであり、ＰＡＤ Ｅ１はＦＰＧＡのバウンダリースキャンチェーンの最後から第２の多重化または汎用ＰＡＤである。
Ｓ２０、ＦＰＧＡ下位デバイス出力ＰＡＤ ＳからＦＰＧＡ入力ＰＡＤ Ｄへの接続性をテストするテスト指令をロードし、
Ｓ３０、テスト励起を入力し、ＩＮＴＥＳＴ指令を入力し、ＳＨＩＦＴ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｈのバウンダリースキャンレジストに移動した後、ＵＰＤＡＴＥ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｈのバウンダリースキャンレジストに更新し、ＣＡＰＴＵＲＥ－ＤＲ状態に移行し、バイパス回路によってテスト励起を出力ＰＡＤ Ｅのバウンダリースキャンレジストに取り込み、ＳＨＩＦＴ－ＤＲ状態に移行し、テスト励起を出力ＰＡＤ Ｓのバウンダリースキャンレジストに移動した後、ＵＰＤＡＴＥ－ＤＲ状態に移行し、テスト励起を出力ＰＡＤ Ｓのバウンダリースキャンレジストに更新し、ＥＸＴＥＳＴ指令を入力し、ＣＡＰＴＵＲＥ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｄのバウンダリースキャンレジストに取り込み、ＵＰＤＡＴＥ－ＤＲ状態に移行し、テスト励起を入力ＰＡＤ Ｄのバウンダリースキャンレジストに更新し、ＩＮＴＥＳＴ指令を入力し、ＣＡＰＴＵＲＥ－ＤＲ状態に移行し、バイパス回路によってテスト励起を出力ＰＡＤ Ｅ１のバウンダリースキャンレジストに取り込み、
Ｓ４０、ＳＨＩＦＴ－ＤＲ状態に移行し、テスト励起を下位デバイスのＴＤＯを介して送出し、
Ｓ５０、応答解析および故障診断する。
【0041】
本実施例は、ユーザ論理機能を編集して入力ＰＡＤ Ｈを出力ＰＡＤ Ｅに接続させ、入力ＰＡＤ Ｄを出力ＰＡＤ Ｅ１に接続させることにより、テストする必要のないＰＡＤをバイパス回路によって除去する。本実施例は、バウンダリースキャンチェーンを短縮し、より迅速かつ柔軟なバウンダリースキャンテストを実現し、テスト効率を向上させる。さらに、すべてのＰＡＤをテストする必要せずにテストＰＡＤを柔軟に配置することができる。
【0042】
以上の実施例は、本出願の好ましい実施形態を具体的かつ詳細に説明したが、本願の範囲を限定するものではないことに理解されたい。なお、当業者であれば、本出願の概念から逸脱することなく、加えられた様々な変形や改善は、すべて本出願の保護範囲に含まれる。したがって、本出願の保護範囲は特許請求の範囲に従うものとする。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
