特許 7554361 半導体構造及び半導体構造の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-10

(45)【発行日】2024-09-19

(54)【発明の名称】半導体構造及び半導体構造の製造方法

(51)【国際特許分類】

   H01L 21/52 20060101AFI20240911BHJP

   H01L 25/07 20060101ALI20240911BHJP

   H01L 25/065 20230101ALI20240911BHJP

   H01L 25/18 20230101ALI20240911BHJP

【ＦＩ】

H01L21/52 A

H01L25/08 E

H01L21/52 C

【請求項の数】 19

(21)【出願番号】P 2023535076

(86)(22)【出願日】2021-08-11

(65)【公表番号】

(43)【公表日】2023-12-20

(86)【国際出願番号】 CN2021112029

(87)【国際公開番号】W WO2022179061

(87)【国際公開日】2022-09-01

【審査請求日】2023-06-08

(31)【優先権主張番号】202110212890.2

(32)【優先日】2021-02-25

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】ズオ ミンシン

【審査官】庄司 一隆

(56)【参考文献】

【文献】特開２００８－０２４９４１（ＪＰ，Ａ）

【文献】米国特許第０６０８４２９９（ＵＳ，Ａ）

【文献】特開２００６－０６６５５１（ＪＰ，Ａ）

【文献】特開平０８－１８１１６６（ＪＰ，Ａ）

【文献】特開２０１９－１０２５６８（ＪＰ，Ａ）

【文献】特開２００１－２９１８０５（ＪＰ，Ａ）

【文献】特開２０１１－０４６８０９（ＪＰ，Ａ）

【文献】特開２０００－３４０６１２（ＪＰ，Ａ）

【文献】中国特許出願公開第１１１３１２６６６（ＣＮ，Ａ）

【文献】特開２００６－１７３４１６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／５２

Ｈ０１Ｌ ２５／０７

(57)【特許請求の範囲】

【請求項1】

基板と、チップと、第１接着層と、を含む、半導体構造であって、
前記基板の表面に絶縁層が設けられ、前記チップは、前記第１接着層を介して前記絶縁層の表面に配置され、
前記絶縁層にホールスロットが設けられ、前記ホールスロットの位置は、前記第１接着層のエッジの少なくとも一部に対応し、前記ホールスロット内に第２接着層が設けられ、前記第２接着層の表面の少なくとも一部は、前記第１接着層に接続され、
前記第２接着層の弾性率は、前記第１接着層の弾性率より小さい、半導体構造。

【請求項2】

前記ホールスロットは、前記絶縁層を貫通する、
請求項１に記載の半導体構造。

【請求項3】

前記ホールスロットは、前記第１接着層のすべてのエッジに対応するように閉環状をなしている、
請求項１に記載の半導体構造。

【請求項4】

前記第１接着層は矩形状であり、前記第１接着層のエッジは、４つの側辺を有し、前記ホールスロットは、矩形環状をなしている、
請求項３に記載の半導体構造。

【請求項5】

前記基板の表面において、前記ホールスロットの正投影パターンの外側エッジは、前記第１接着層の正投影パターンのエッジの外側に位置する、
請求項１に記載の半導体構造。

【請求項6】

前記基板の表面において、前記ホールスロットの正投影パターンは、前記第２接着層の表面全体が前記第１接着層に接続されるように、前記第１接着層の正投影パターンによって完全に覆われる、
請求項１に記載の半導体構造。

【請求項7】

前記基板の表面において、前記ホールスロットの正投影パターンの外側エッジは、前記第１接着層の正投影パターンのエッジと重なる、
請求項６に記載の半導体構造。

【請求項8】

前記ホールスロットのスロット幅は、前記第１接着層の幅の５％～１０％である、
請求項１に記載の半導体構造。

【請求項9】

前記第２接着層の弾性率は、前記絶縁層の弾性率より小さい、
請求項１に記載の半導体構造。

【請求項10】

前記第２接着層の弾性率は、前記チップの弾性率より小さい、
請求項１に記載の半導体構造。

【請求項11】

前記第２接着層の熱膨張係数は、前記第１接着層の熱膨張係数より小さい、
請求項１に記載の半導体構造。

【請求項12】

前記第２接着層の熱膨張係数は、前記絶縁層の熱膨張係数より小さい、
請求項１１に記載の半導体構造。

【請求項13】

前記第２接着層の熱膨張係数は、前記チップの熱膨張係数より小さい、
請求項１１に記載の半導体構造。

【請求項14】

前記第１接着層と前記第２接着層との間の接着強度は、前記第１接着層と前記チップとの間の接着強度より小さい、
請求項１に記載の半導体構造。

【請求項15】

前記第１接着層と前記第２接着層との間の接着強度は、前記第１接着層と前記絶縁層との間の接着強度より小さい、
請求項１に記載の半導体構造。

【請求項16】

前記第２接着層の材質は、シリカ、エポキシ樹脂粘着剤を含む、
請求項１に記載の半導体構造。

【請求項17】

半導体構造の製造方法であって、
表面に絶縁層が設けられた基板を提供するステップと、
前記絶縁層上に、前記絶縁層を貫通するホールスロットを形成するステップと、
前記ホールスロット内に第２接着層を形成するステップと、
前記絶縁層の表面に、第１接着層を介してチップを配置するステップであって、前記ホールスロットの位置は、前記第１接着層のエッジの少なくとも一部に対応し、前記第２接着層の表面の少なくとも一部は、前記第１接着層に接続され、前記第２接着層の弾性率は、前記第１接着層の弾性率より小さい、ステップと、
前記絶縁層の表面に封止層を形成するステップであって、前記チップ及び前記第１接着層は前記封止層内に封止される、ステップと、を含む、半導体構造の製造方法。

【請求項18】

前記ホールスロットの形成工程は、
前記絶縁層の表面にフォトレジストを設けるステップと、
前記フォトレジストをパターニングするステップと、
パターニングされた前記フォトレジストを露光して、前記フォトレジストに遮蔽されていない前記絶縁層の部分を除去することにより、前記ホールスロットを形成するステップと、を含む、
請求項１７に記載の半導体構造の製造方法。

【請求項19】

前記第２接着層の形成工程は、
前記ホールスロット内に緩衝接着剤を滴下塗布するステップと、
加熱焼成により、前記緩衝接着剤を前記第２接着層に固化させるステップと、を含む、
請求項１７に記載の半導体構造の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願への相互参照）
本願は、２０２１年０２月２５日に中国特許局に提出された、出願番号が２０２１１０２１２８９０．２であり、発明の名称が「半導体構造及び半導体構造の製造方法」である中国特許出願の優先権を主張し、その内容の全てが引用により本願に組み込まれる。

【0002】

本願は、半導体技術分野に関し、特に、半導体構造及び半導体構造の製造方法に関するものである。

【背景技術】

【0003】

既存のチップ（ｍｅｍｏｒｙ ｔｈｉｎ ｄｉｅ ｓｔａｃｋ）のパッケージング工程では、チップ、接着層は、基板（Ｓｕｂｓｔｒａｔｅ）上のソルダーマスク（ＳＲ：ｓｏｌｄｅｒ ｍａｓｋ、「グリーンレジスト」とも呼ぶ）と直接接触する。この分野では、基板（ソルダーマスクを含む）やチップの薄型化が進んでおり、チップ自体が曲がったり、外力によって変形したりしたとき、又は高温信頼性（ＴＣ ｒｅｌｉａｂｉｌｉｔｙ）検出などの検出工程において、チップと基板の接続部のエッジ位置に、応力集中によりダイクラック（ｄｉｅ ｃｒａｃｋ）又は基板クラック（Ｓｕｂｓｔｒａｔｅ ｃｒａｃｋ）が発生しやすくなる。

【発明の概要】

【0004】

本発明の実施例の一態様では、半導体構造を提供し、前記半導体構造は、基板と、チップと、第１接着層と、を含み、前記基板の表面に絶縁層が設けられ、前記チップは、前記第１接着層を介して前記絶縁層の表面に配置され、前記絶縁層にホールスロットが設けられ、前記ホールスロットの位置は、前記第１接着層のエッジの少なくとも一部に対応し、前記ホールスロット内に第２接着層が設けられ、前記第２接着層の表面の少なくとも一部は、前記第１接着層に接続され、前記第２接着層の弾性率は、前記第１接着層の弾性率より小さい。

【0005】

本発明の実施例の別の態様では、半導体構造の製造方法を提供し、前記製造方法は、表面に絶縁層が設けられた基板を提供するステップと、前記絶縁層上に、前記絶縁層を貫通するホールスロットを形成するステップと、前記ホールスロット内に第２接着層を形成するステップと、前記絶縁層の表面に第１接着層を介してチップを設けるステップであって、前記ホールスロットの位置は、前記第１接着層のエッジの少なくとも一部に対応し、前記第２接着層の表面の少なくとも一部は、前記第１接着層に接続され、前記第２接着層の弾性率は、前記第１接着層の弾性率より小さい、ステップと、前記絶縁層の表面に封止層を形成するステップであって、前記チップ及び前記第１接着層は前記封止層内に封止される、ステップと、を含む。

【図面の簡単な説明】

【0006】

【図1】１つの例示的な実施例による半導体構造の製造方法の複数のステップにおける半導体構造の概略図である。

【図2】１つの例示的な実施例による半導体構造の製造方法の複数のステップにおける半導体構造の概略図である

【図3】１つの例示的な実施例による半導体構造の製造方法の複数のステップにおける半導体構造の概略図である

【図4】１つの例示的な実施例による半導体構造の製造方法の複数のステップにおける半導体構造の概略図である

【図5】図４に示すステップにおける半導体構造の上面図である。

【図6】１つの例示的な実施例による半導体構造の製造方法の複数のステップにおける半導体構造の概略図である。

【図7】１つの例示的な実施例による半導体構造の製造方法の複数のステップにおける半導体構造の概略図である。

【図8】１つの例示的な実施例による半導体構造の製造方法の複数のステップにおける半導体構造の概略図である。

【図9】１つの例示的な実施例による半導体構造の製造方法の複数のステップにおける半導体構造の概略図である。

【図10】１つの例示的な実施例による半導体構造の製造方法の複数のステップにおける半導体構造の概略図である。

【図11】１つの例示的な実施例による半導体構造の製造方法の複数のステップにおける半導体構造の概略図である。

【図12】別の例示的な実施例による半導体構造の製造方法の１つのステップにおける半導体構造の上面図である。

【図13】別の例示的な実施例による半導体構造の概略図である。

【図14】別の例示的な実施例による半導体構造の概略図である。

【発明を実施するための形態】

【0007】

次に、図面を参照して、例示的な実施例をより詳細に説明する。しかしながら、例示的な実施例は、様々な形態で実施することができ、本明細書に記載された実施例に限定されると解釈されるべきではなく、むしろ、これらの実施例を提供する目的は、本発明が包括的且つ完全になるようにし、例示的な実施例の構想を当業者に全面的に伝えるようにすることである。図中の同じ参照符号は、同じ又は類似の構成を示しているため、ここでは繰り返して説明しない。

【0008】

図１１を参照すると、本発明で提案する半導体構造の概略図が代表的に示されている。当該例示的な実施例では、本発明で提案する半導体構造は、メモリチップのスタックに適用されるパッケージ構造を例として説明する。当業者であれば理解できるように、本発明の関連設計を他のタイプの半導体構造に適用するために、以下に説明する具体的な実施例に対する様々な変形、追加、置換、削除または他の変更を加えることができ、これらの変更は依然として本発明で提案する半導体構造の原理の範囲に含まれる。

【0009】

図１１に示すように、本実施例では、本発明で提案する半導体構造は、主に、基板１１０、チップ１３０、及び第１接着層１４０を含む。具体的には、当該基板１１０の表面には絶縁層１２０が設けられる。当該チップ１３０は、当該第１接着層１４０を介して絶縁層１２０の表面に配置される。ここで、絶縁層１２０には、ホールスロット１２１が設けられており、当該ホールスロット１２１の位置は、第１接着層１４０のエッジに対応する。また、ホールスロット１２１内には第２接着層１２２が設けられており、当該第２接着層１２２の表面の一部は、第１接着層１４０に接続される。それに加えて、第２接着層１２２の弾性率は、第１接着層１４０の弾性率より小さい。上記の設計により、本発明で提案する半導体構造は、チップ１３０と基板１１０（基板１１０の表面に設けられた絶縁層１２０を含む）との接続エッジにおける応力分布を最適化することができ、そのため、半導体構造が曲がったり変形したりしたときに、チップ１３０と基板１１０との接続エッジで断裂が生じにくくなる。

【0010】

任意選択的に、図１１を参照すると、本実施例では、ホールスロット１２１は、絶縁層１２０を貫通してもよい。別の実施例では、ホールスロット１２１は、絶縁層１２０を貫通しなくてもよく、例えば、絶縁層１２０の上面のみに開口してもよい。

【0011】

任意選択的に、図５を参照すると、図５には、ホールスロット１２１の形成ステップにおける半導体構造の上面図が代表的に示されており、本実施例では、ホールスロット１２１は、第１接着層１４０のすべてのエッジに対応するように、大体に閉環状をなしていることができる。上記の設計により、本発明では、チップ１３０と基板１１０との接続エッジのすべての位置における応力分布を最適化することができるため、チップ１３０と基板１１０とのすべての接続エッジで断裂が生じにくくなる。

【0012】

さらに、図５を参照すると、ホールスロット１２１が閉環状をなしているという設計に基づき、本実施例では、第１接着層１４０は、大体に矩形状をなしていることができ、且つ第１接着層１４０のエッジは、４つの側辺を有する。それに加えて、ホールスロット１２１は、大体に矩形環状をなしていることができる。別の実施例では、ホールスロット１２１が第１接着層１４０のすべてのエッジに対応するという設計に基づき、第１接着層１４０が円形、三角形、台形などの他の形状である場合、ホールスロット１２１も、対応する円形環状、三角形環状、台形環状をなしていることができ、本実施例に限定されるものではない。

【0013】

任意選択的に、図１１に示すように、本実施例では、基板１１０の表面において、ホールスロット１２１の正投影パターンの外側エッジは、第１接着層１４０の正投影パターンのエッジの外側に位置することができる。したがって、ホールスロット１２１に設けられた第２接着層１２２は、第１接着層１４０のエッジの外側に延在することができ、そのため、本発明では、第１接着層１４０のエッジの外側に位置する基板１１０の一部の領域における応力分布を最適化し、関連領域で断裂が生じることをさらに回避することができる。

【0014】

任意選択的に、図９を参照すると、図９には、チップ１３０の形成ステップにおける半導体構造の上面図が代表的に示されており、本実施例では、ホールスロット１２１のスロット幅ｄ１は、第１接着層１４０の幅ｄ２の５％～１０％、例えば、５％、６．５％、８％、１０％であり得る。したがって、本発明では、ホールスロット１２１と第１接着層１４０との上記の幅比を、より合理的な範囲に制限することにより、ホールスロット１２１のスロット幅ｄ１が大きすぎることによるチップ１３０全体的な粘度不十分を回避するとともに、スロット幅ｄ１が小さすぎることにより、半導体構造が変形した場合に応力分布を最適化できず、断裂が生じることを回避する。別の実施例では、第１接着層１４０の幅ｄ２におけるホールスロット１２１のスロット幅ｄ１の割合は、５％未満であってもよく、又は１０％以上であってもよく、例えば、４．５％、１１％などであり得、本実施例に限定されるものではない。

【0015】

任意選択的に、本実施例では、第２接着層１２２の弾性率は、絶縁層１２０の弾性率より小さくてもよい。これにより、絶縁層１２０の対応する位置（例えば、ホールスロット１２１に隣接する位置、即ち、第１接着層１４０エッジに対応する位置）で断裂が生じにくくなる。別の実施例では、第２接着層１２２の弾性率が第１接着層１４０の弾性率より小さいことに加えて、第２接着層１２２の弾性率は、絶縁層１２０の弾性率以上であってもよく、本実施例に限定されるものではない。

【0016】

任意選択的に、本実施例では、第２接着層１２２の弾性率は、チップ１３０の弾性率より小さくてもよい。これにより、チップ１３０の対応する位置（エッジ位置など）で断裂が生じにくくなる。別の実施例では、第２接着層１２２の弾性率が第１接着層１４０の弾性率より小さいことに加えて、第２接着層１２２の弾性率は、チップ１３０の弾性率以上であってもよく、本実施例に限定されるものではない。

【0017】

任意選択的に、本実施例では、第２接着層１２２の熱膨張係数は、第１接着層１４０の熱膨張係数より小さくてもよい。これにより、半導体構造が熱によって変形した場合、第２接着層１２２が第１接着層１４０よりも熱膨張係数が小さいため、第１接着層１４０と同等又はそれ以上の膨張変形による第１接着層１４０のクラック不良を回避することができる。別の実施例では、本発明で第２接着層１２２を設けることにより関連位置での応力分布の最適化を保証することを前提として、第２接着層１２２の熱膨張係数は、第１接着層１４０の熱膨張係数以上であってもよく、本実施例に限定されるものではない。

【0018】

さらに、第２接着層１２２の熱膨張係数が第１接着層１４０の熱膨張係数より小さいという設計に基づき、本実施例では、第２接着層１２２の熱膨張係数は、絶縁層１２０の熱膨張係数より小さくてもよい。これにより、半導体構造が熱によって変形した場合、第２接着層１２２が絶縁層１２０よりも熱膨張係数が小さいため、絶縁層１２０と同等又はそれ以上の膨張変形による絶縁層１２０のクラック不良を回避することができる。別の実施例では、第２接着層１２２の熱膨張係数が第１接着層１４０の熱膨張係数より小さいことに加えて、第２接着層１２２の熱膨張係数は、絶縁層１２０の熱膨張係数以上であってもよく、本実施例に限定されるものではない。

【0019】

さらに、第２接着層１２２の熱膨張係数が第１接着層１４０の熱膨張係数より小さいという設計に基づき、本実施例では、第２接着層１２２の熱膨張係数は、チップ１３０の熱膨張係数より小さくてもよい。これにより、半導体構造が熱によって変形した場合、第２接着層１２２がチップ１３０よりも熱膨張係数が小さいため、チップ１３０と同等又はそれ以上の膨張変形によるチップ１３０のクラック不良を回避することができる。別の実施例では、第２接着層１２２の熱膨張係数が第１接着層１４０の熱膨張係数より小さいことに加えて、第２接着層１２２の熱膨張係数は、チップ１３０の熱膨張係数以上であってもよく、本実施例に限定されるものではない。

【0020】

任意選択的に、本実施例では、第１接着層１４０と第２接着層１２２との間の接着強度は、第１接着層１４０とチップ１３０との間の接着強度より小さくてもよい。これにより、半導体構造が変形した場合、上記の接着強度の設計により、第２接着層１２２と第１接着層１４０との分離が、第１接着層１４０とチップ１３０との分離より早く行われるようにすることができ、大きな変形により薄膜構造の分離が発生した場合に、第２接着層１２２と第１接着層１４０との分離により、第１接着層１４０とチップ１３０との分離を回避又は緩和することができる。別の実施例では、本発明において第２接着層１２２を設けることにより関連位置での応力分布の最適化を保証することを前提として、第１接着層１４０と第２接着層１２２との間の接着強度は、第１接着層１４０とチップ１３０との間の接着強度以上であってもよく、本実施例に限定されるものではない。

【0021】

任意選択的に、本実施例では、第１接着層１４０と第２接着層１２２との間の接着強度は、第１接着層１４０と絶縁層１２０との間の接着強度より小さくてもよい。これにより、半導体構造が変形した場合、上記の接着強度の設計により、第２接着層１２２と第１接着層１４０との分離が、第１接着層１４０と絶縁層１２０との分離より早く行われるようにすることができ、大きな変形により薄膜構造の分離が発生した場合に、第２接着層１２２と第１接着層１４０との分離により、第１接着層１４０と絶縁層１２０との分離を回避又は緩和することができる。別の実施例では、本発明において第２接着層１２２を設けることにより関連位置での応力分布の最適化を保証することを前提として、第１接着層１４０と第２接着層１２２との間の接着強度は、第１接着層１４０と絶縁層１２０との間の接着強度以上であってもよく、本実施例に限定されるものではない。

【0022】

任意選択的に、本実施例では、第２接着層１２２の材質は、シリカ、エポキシ樹脂接着剤（例えば、シリコーンエポキシ樹脂接着剤：Ｓｉｌｉｃｏｎ ｅｐｏｘｙ）などを含む。

【0023】

本発明で提案する半導体構造の第１実施例の詳細な説明に基づき、以下では、図１２を参照して、本発明で提案する半導体構造の第２実施例について説明する。

【0024】

図１２を参照すると、図１２には、第２実施例におけるホールスロット１２１の形成ステップにおける半導体構造の上面図が代表的に示されている。当該第２実施例では、本発明で提案する半導体構造は、上述した第１実施例とほぼ同様の設計を採用しており、以下では、第２実施例において、第１実施例と異なる設計について説明する。

【0025】

図１２に示すように、本実施例では、ホールスロット１２１の位置は、第１接着層１４０のエッジの一部に対応する。したがって、本発明では、チップ１３０と基板１１０との接続エッジの一部の位置における応力分布を最適化することができ、そのため、チップ１３０と基板１１０との接続エッジの一部で断裂が生じにくくなる。換言すれば、本発明で提案する半導体構造の設計構想と一致する様々な可能な実施例では、ホールスロット１２１の位置は、第１接着層１４０のエッジの少なくとも一部に対応することができ、これにより、本発明では、チップ１３０と基板１１０との接続エッジの少なくとも一部の位置における応力分布を最適化することができる。

【0026】

任意選択的に、図１２に示すように、ホールスロット１２１の位置が第１接着層１４０のエッジの一部に対応するという設計に基づき、本実施例では、第１接着層１４０が大体に矩形状をなしている場合、ホールスロット１２１は、上記の矩形の１つ、２つまたは３つの側辺に対応する。もちろん、ホールスロット１２１は、任意の側辺に対応してもよく、又はホールスロット１２１は、矩形の四隅にそれぞれ対応してもよく、本実施例に限定されない。

【0027】

本発明で提案する半導体構造の第１実施例の詳細な説明に基づき、以下では、図１３を参照して、本発明で提案する半導体構造の第３実施例について説明する。

【0028】

図１３を参照すると、図１３には、第３実施例における半導体構造の概略図が代表的に示されている。当該第３実施例では、本発明で提案する半導体構造は、上述した第１実施例とほぼ同様の設計を採用しており、以下では、第３実施例において、第１実施例と異なる設計について説明する。

【0029】

図１３に示すように、本実施例では、基板１１０の表面において、ホールスロット１２１の正投影パターンは、第２接着層１２２の表面全体が第１接着層１４０に接続されるように、第１接着層１４０の正投影パターンによって完全に覆われる。換言すれば、本発明で提案する半導体構造の設計構想と一致する様々な可能な実施例では、当該第２接着層１２２の表面の少なくとも一部は、第１接着層１４０に接続される。

【0030】

さらに、図１３に示すように、ホールスロット１２１の正投影パターンが第１接着層１４０の正投影パターンによって完全に覆われるという設計に基づき、基板１１０の表面において、ホールスロット１２１の正投影パターンの外側エッジは、第１接着層１４０の正投影パターンのエッジと重なることができる。

【0031】

本発明で提案する半導体構造の第１実施例の詳細な説明に基づき、以下では、図１４を参照して、本発明で提案する半導体構造の第４実施例について説明する。

【0032】

図１４を参照すると、図１４には、第４実施例における半導体構造の概略図が代表的に示されている。当該第４実施例では、本発明で提案する半導体構造は、上述した第１実施例とほぼ同様の設計を採用しており、以下では、第４実施例において、第１実施例と異なる設計について説明する。

【0033】

図１４に示すように、本実施例では、チップ１３０は、多層スタック構造を採用することができ、即ち、チップは、交互に積層された多層ダイ１３１（ｄｉｅ）とダイアタッチフィルム１３２（ＤＡＦ：Ｄｉｅ ａｔｔａｃｈ ｆｉｌｍ）とを含む。それに加えて、チップ１３０は、依然として、全体構造として第１接着層１４０上に設けられ、具体的には、最下層に位置するダイ１３１が第１接着層１４０の上に設けられる。

【0034】

例えば、本発明で提案する半導体構造は、封止層１６０を含み得、当該封止層１６０は、ベースの表面に設けられ、且つチップ１３０及び第１接着層１４０を内部に封止する。

【0035】

別の例では、チップ１３０のダイ１３１は、結合線１５０（ｂｏｎｄｉｎｇ ｗｉｒｅ）により基板１１０に接合される。

【0036】

本発明で提案する半導体構造のいくつかの例示的な実施例の上記の詳細な説明に基づき、以下では、図１～図１１を参照して、本発明で提案する半導体構造の製造方法の１つの例示的な実施例について説明する。

【0037】

図１～図１１を参照すると、図１～図４及び図６～図１１はそれぞれ、本発明で提案する半導体構造の製造方法の複数のステップにおける半導体構造の概略図を代表的に示している。当該例示的な実施例では、本発明で提案する半導体構造の製造方法は、メモリチップのスタックに適用されるパッケージ構造の製造方法を例として説明する。当業者であれば理解できるように、本発明の関連設計を他のタイプの半導体構造に適用するために、以下に説明する具体的な実施例に対して様々な変形、追加、置換、削除または他の変更を加えることができ、これらの変更は依然として本発明で提案する半導体構造の製造方法の原理の範囲に含まれる。

【0038】

図１～図１１に示すように、本実施例では、本発明で提案する半導体構造の製造方法は、主に、
表面に絶縁層１２０が設けられた基板１１０を提供するステップと、
絶縁層１２０上に絶縁層１２０を貫通するホールスロット１２１を形成するステップと、
ホールスロット１２１内に第２接着層１２２を形成するステップと、
絶縁層１２０の表面に第１接着層１４０を介してチップ１３０を配置するステップであって、ホールスロット１２１の位置は、第１接着層１４０の少なくとも一部のエッジに対応し、第２接着層１２２の少なくとも一部の表面は、第１接着層１４０に接続され、第２接着層１２２の弾性率は、第１接着層１４０の弾性率より小さい、ステップと、
絶縁層１２０の表面に封止層１６０を形成するステップであって、チップ１３０及び第１接着層１４０は封止層１６０内に封止される、ステップと、を含む。

【0039】

上記の設計により、本発明で提案する半導体構造の製造方法は、チップ１３０と基板１１０（基板１１０の表面に設けられた絶縁層１２０を含む）との接続エッジにおける応力分布を最適化することができ、そのため、半導体構造が曲がったり変形したりしたときに、チップ１３０と基板１１０との接続エッジで断裂が生じにくくなる。

【0040】

図１に示すように、図１には、「基板１１０を提供する」ステップにおける半導体構造の概略図が代表的に示されている。上記のステップにおいて、半導体構造は、基板１１０及び絶縁層１２０を含む。ここで、絶縁層１２０は、基板１１０の表面に配置される。なお、本明細書の一部の説明では、絶縁層１２０を基板１１０の一部とみなして説明されており、実際の工程では、絶縁層１２０を有する完成品基板を直接製造することが可能であり、それらはいずれも、本発明の関連設計構想に違反するものではない。

【0041】

任意選択的に、図２～図４に示すように、本実施例では、ホールスロット１２１の形成工程は、具体的には、
絶縁層１２０の表面にフォトレジスト１７０を設けるステップと、
フォトレジスト１７０をパターニングするステップと、
パターニングされたフォトレジスト１７０を露光して、フォトレジスト１７０に遮蔽されていない絶縁層１２０の部分を除去することにより、ホールスロット１２１を形成するステップと、を含む。

【0042】

図２に示すように、図２には、「フォトレジスト１７０を設ける」ステップにおける半導体構造の概略図が代表的に示されている。上記のステップにおいて、半導体構造は、基板１１０、絶縁層１２０、及びフォトレジスト１７０を含む。ここで、フォトレジスト１７０は、絶縁層１２０の表面に塗布される。

【0043】

図３に示すように、図３には、「フォトレジスト１７０をパターニングする」ステップにおける半導体構造の概略図が代表的に示されている。上記のステップにおいて、半導体構造は、基板１１０、絶縁層１２０、及びパターニングされたフォトレジスト１７０を含む。ここで、フォトレジスト１７０がパターニング工程を経て除去される部分は、絶縁層１２０上の、ホールスロット１２１を設ける必要のある位置に対応する。

【0044】

図４に示すように、図４には、「フォトレジスト１７０の露光により絶縁層１２０の一部を除去する」ステップにおける半導体構造の概略図が代表的に示されている。上記のステップにおいて、半導体構造は、基板１１０、及び部分的に除去された後に残った絶縁層１２０を含む。ここで、絶縁層１２０の、フォトレジスト１７０に遮蔽されていない部分を除去することにより、絶縁層１２０を貫通するホールスロット１２１を形成し、このようにして、フォトレジスト１７０のパターンを絶縁層１２０上に転写する工程が完了する。

【0045】

図５に示すように、図５には、「フォトレジスト１７０の露光により絶縁層１２０の一部を除去する」ステップにおける半導体構造の上面図が代表的に示されている。ここで、本実施例では、ホールスロット１２１が大体に閉環状をなしていること、即ち、ホールスロット１２１がチップ１３０（第１接着層１４０）のすべてのエッジに対応していることを例として説明し、したがって、ホールスロット１２１が、図５に示す大体の矩形状をなしているようにするために、フォトレジスト１７０のパターニングされた開口部は、大体に矩形状をなしていてもよい。別の実施例では、図１２に示すホールスロット１２１の配置形態など、他の配置形態のホールスロット１２１を形成する必要がある場合、フォトレジスト１７０のパターニングされた開口部もそれに応じて調整することができ、本実施例に限定されるものではない。

【0046】

任意選択的に、図６及び図７に示すように、本実施例では、第２接着層１２２の形成工程は、具体的には、
ホールスロット１２１内に緩衝接着剤を滴下塗布するステップと、
加熱焼成により、緩衝接着剤を第２接着層１２２に固化させるステップと、を含む。

【0047】

図６に示すように、図６には、「ホールスロット１２１内に緩衝接着剤を滴下塗布する」ステップにおける半導体構造の概略図が代表的に示されている。上記のステップにおいて、半導体構造は、基板１１０、絶縁層１２０、及び絶縁層１２０のホールスロット１２１に滴下塗布されている緩衝接着剤を含む。ここで、緩衝接着剤は、塗布装置３００によって滴下塗布される方式で、ホールスロット１２１内を充填することができ、これにより、ホールスロット１２１への十分な充填を保証するとともに、後続の工程で形成される第２接着層１２２の材料の均一性と密度を最適化することができ、応力分布の最適化効果をさらに最適化することができる。別の実施例では、緩衝接着剤は、他の塗布方式によってホールスロット１２１に充填されてもよく、本実施例に限定されるものではない。

【0048】

図７に示すように、図７には、「加熱焼成により、緩衝接着剤を第２接着層１２２に固化させる」ステップにおける半導体構造の概略図が代表的に示されている。上記のステップにおいて、半導体構造は、基板１１０、絶縁層１２０、及び固化された第２接着層１２２を含む。ここで、第２接着層１２２は、ホールスロット１２１内に充填された緩衝接着剤が加熱装置４００の加熱により固化されて形成される。当該加熱装置４００は、オーブンなどであってもよい。

【0049】

任意選択的に、図８及び図９に示すように、本実施例では、チップ１３０を配置する工程は、具体的には、
第１接着層１４０とチップ１３０とを基板１１０上に積層するステップと、
加熱焼成により、第１接着層１４０を、チップ１３０と基板１１０との間に接着させるステップと、を含む。

【0050】

図８に示すように、図８には、「第１接着層１４０とチップ１３０とを基板１１０上に積層する」ステップにおける半導体構造の概略図が代表的に示されている。上記のステップにおいて、半導体構造は、基板１１０、絶縁層１２０、第２接着層１２２、第１接着層１４０、及びチップ１３０を含む。ここで、第１接着層１４０は、絶縁層１２０の表面に位置し、チップ１３０は、第１接着層１４０の表面に位置し、第１接着層１４０及びチップ１３０は、プレス装置２００により基板１１０（実際には絶縁層１２０）の表面に積層されることができる。

【0051】

図９に示すように、図９には、「加熱焼成により、第１接着層１４０を、チップ１３０と基板１１０との間に接着させる」ステップにおける半導体構造の概略図が代表的に示されている。上記のステップにおいて、半導体構造は、基板１１０、絶縁層１２０、第２接着層１２２、第１接着層１４０、及びチップ１３０を含む。ここで、加熱装置５００の加熱により、第１接着層１４０を介してチップ１３０を基板１１０上に接着して固定することができる。

【0052】

さらに、本実施例では、「加熱焼成により、緩衝接着剤を第２接着層１２２に固化させる」ステップ及び「加熱焼成により、第１接着層１４０を、チップ１３０と基板１１０との間に接着させる」ステップにおいて、この２つステップにおける加熱装置４００と加熱装置５００は、同一の加熱装置を採用してもよい。これに基づき、第１接着層１４０を固化するためにチップ１３０を設ける加熱ステップとは異なり、第２接着層１２２を固化して形成するために行われる加熱焼成は、「事前焼成」として理解することができる。したがって、「事前焼成」により、第２接着層１２２を固化して形成することに加えて、半導体構造のローディング装置の予熱も実現することができる。

【0053】

図１０に示すように、図１０には、「チップ１３０と基板１１０とを接合する」ステップにおける半導体構造の概略図が代表的に示されている。上記のステップにおいて、半導体構造は、基板１１０、絶縁層１２０、第２接着層１２２、第１接着層１４０、チップ１３０、及び結合線１５０を含む。ここで、結合線１５０は、チップ１３０と基板１１０との間に接続され、それにより、チップ１３０と基板１１０との接合を実現する。

【0054】

図１１に示すように、図１１には、「絶縁層１２０の表面に封止層１６０を形成する」ステップにおける半導体構造の概略図が代表的に示されている。上記のステップにおいて、半導体構造は、基板１１０、絶縁層１２０、第２接着層１２２、第１接着層１４０、チップ１３０、結合線１５０、及び封止層１６０を含む。封止層１６０は、基板１１０の表面に形成され、封止層１６０は、基板１１０上の各構造、例えば、第１接着層１４０、第２接着層１２２、チップ１３０、結合線１５０などを封止する。

【0055】

上記に記載されたように、本発明で提案する半導体構造及び半導体構造の製造方法では、第１接着層のエッジの少なくとも一部の位置に対応するホールスロットを絶縁層に設け、弾性率が第１接着層より小さい第２接着層をホールスロット内に設けるという設計により、チップと基板との接続エッジにおける応力分布を最適化することができ、そのため、半導体構造が曲がったり変形したりしたときに、チップと基板との接続エッジで断裂が生じにくくなる。

【0056】

いくつかの典型的な実施例を参照して本発明を説明したが、理解すべきこととして、使用される用語は、説明及び例示のためのものであり、限定を目的とするものではない。本発明は、本発明の趣旨または本質から逸脱することなく、様々な形態で実施することが可能であるため、上述した実施例は、前述の詳細に限定されず、添付の特許請求の範囲によって定義される趣旨及び範囲内で広く解釈されるべきであることを理解されたい。したがって、特許請求の範囲又はこれらに相当する範囲内にあるすべての変更及び変形は、添付の特許請求の範囲に含まれるものとする。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】