特許 7554377 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-10

(45)【発行日】2024-09-19

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/8234 20060101AFI20240911BHJP

   H01L 27/088 20060101ALI20240911BHJP

   H01L 29/786 20060101ALI20240911BHJP

   H01L 21/336 20060101ALI20240911BHJP

   H10B 41/70 20230101ALI20240911BHJP

   H10B 12/00 20230101ALI20240911BHJP

   H01L 27/06 20060101ALI20240911BHJP

【ＦＩ】

H01L27/088 E

H01L29/78 613B

H01L29/78 618B

H01L29/78 626C

H10B41/70

H10B12/00 801

H01L27/06 102A

H01L27/088 331E

【請求項の数】 8

(21)【出願番号】P 2024091198

(22)【出願日】2024-06-05

(62)【分割の表示】P 2024026448の分割

【原出願日】2010-12-16

(65)【公開番号】P2024109985

(43)【公開日】2024-08-14

【審査請求日】2024-06-10

(31)【優先権主張番号】P 2009288474

(32)【優先日】2009-12-18

(33)【優先権主張国・地域又は機関】JP

(31)【優先権主張番号】P 2009294790

(32)【優先日】2009-12-25

(33)【優先権主張国・地域又は機関】JP

【早期審査対象出願】

(73)【特許権者】

【識別番号】000153878

【氏名又は名称】株式会社半導体エネルギー研究所

(72)【発明者】

【氏名】山崎 舜平

(72)【発明者】

【氏名】小山 潤

(72)【発明者】

【氏名】加藤 清

【審査官】宮本 博司

(56)【参考文献】

【文献】特開２００９－０９４４９２（ＪＰ，Ａ）

【文献】特開２００９－１６４３９３（ＪＰ，Ａ）

【文献】特開２００８－２１６５２９（ＪＰ，Ａ）

【文献】特開２００８－０６５２２５（ＪＰ，Ａ）

【文献】特開平１０－０９６９４９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２９／７８６

Ｈ０１Ｌ ２１／３３６

Ｈ１０Ｂ ４１／７０

Ｈ１０Ｂ １２／００

Ｈ０１Ｌ ２７／０８８

(57)【特許請求の範囲】

【請求項1】

シリコンをチャネル形成領域に含む第１のトランジスタと、
酸化物半導体をチャネル形成領域に含む第２のトランジスタと、
一方の電極が前記第１のトランジスタのゲートと電気的に接続された容量素子と、を有し、
前記第２のトランジスタのソース又はドレインの一方が前記第１のトランジスタのゲートと電気的に接続された半導体装置であって、
前記第１のトランジスタのチャネル形成領域の上方に配置された領域を有し、かつ、前記第１のトランジスタのゲートとしての機能を有する第１の導電膜と、
前記第１の導電膜の上方に配置された領域を有する第１の絶縁膜と、
前記第１の絶縁膜の上方に配置された領域を有し、かつ、前記第２のトランジスタのチャネル形成領域を有する半導体膜と、
前記第１の絶縁膜の上方に配置された領域を有し、前記半導体膜の上方に配置された領域を有し、かつ、前記第２のトランジスタのソース又はドレインの一方としての機能を有する第２の導電膜と、
前記第１の絶縁膜の上方に配置された領域を有し、かつ、前記第１のトランジスタのソース又はドレインの一方としての機能を有する第３の導電膜と、
前記第２の導電膜の上方に配置された領域を有し、かつ、前記半導体膜の上方に配置された領域を有する第２の絶縁膜と、
前記第２の絶縁膜を介して前記半導体膜の上方に配置された領域を有し、かつ、前記第２の絶縁膜を介して前記第２の導電膜の上方に配置された領域を有し、かつ、前記第２のトランジスタのゲートとしての機能を有する第４の導電膜と、
前記第２の絶縁膜を介して前記第２の導電膜の上方に配置された領域を有する第５の導電膜と、を有し、
前記第２の導電膜は、前記容量素子の前記一方の電極としての機能を有し、
前記第５の導電膜は、前記容量素子の他方の電極としての機能を有し、
前記半導体装置は、第１の期間と第２の期間とを有し、
前記第１の期間と前記第２の期間とでは、前記第５の導電膜の電位が異なる、
半導体装置。

【請求項2】

シリコンをチャネル形成領域に含む第１のトランジスタと、
酸化物半導体をチャネル形成領域に含む第２のトランジスタと、
前記第１のトランジスタのゲートと電気的に接続された容量素子と、を有し、
前記第２のトランジスタのソース又はドレインの一方が前記第１のトランジスタのゲートと電気的に接続された半導体装置であって、
前記第１のトランジスタのチャネル形成領域の上方に配置された領域を有し、かつ、前記第１のトランジスタのゲートとしての機能を有する第１の導電膜と、
前記第１の導電膜の上方に配置された領域を有する第１の絶縁膜と、
前記第１の絶縁膜の上方に配置された領域を有し、かつ、前記第２のトランジスタのチャネル形成領域を有する半導体膜と、
前記第１の絶縁膜の上方に配置された領域を有し、前記半導体膜の上方に配置された領域を有し、かつ、前記第２のトランジスタのソース又はドレインの一方としての機能を有する第２の導電膜と、
前記第１の絶縁膜の上方に配置された領域を有し、かつ、前記第１のトランジスタのソース又はドレインの一方としての機能を有する第３の導電膜と、
前記第２の導電膜の上方に配置された領域を有し、かつ、前記半導体膜の上方に配置された領域を有する第２の絶縁膜と、
前記第２の絶縁膜を介して前記半導体膜の上方に配置された領域を有し、かつ、前記第２の絶縁膜を介して前記第２の導電膜の上方に配置された領域を有し、かつ、前記第２のトランジスタのゲートとしての機能を有する第４の導電膜と、
前記第２の絶縁膜を介して前記第２の導電膜の上方に配置された領域を有する第５の導電膜と、を有し、
前記第２の導電膜は、前記容量素子の一方の電極としての機能を有し、
前記第５の導電膜は、前記容量素子の他方の電極としての機能を有し、
前記第１の導電膜は、前記第１の絶縁膜の開口部を介して前記第２の導電膜と電気的に接続され、
前記半導体装置は、第１の期間と第２の期間とを有し、
前記第１の期間と前記第２の期間とでは、前記第５の導電膜の電位が異なる、
半導体装置。

【請求項3】

シリコンをチャネル形成領域に含む第１のトランジスタと、
酸化物半導体をチャネル形成領域に含む第２のトランジスタと、
一方の電極が前記第１のトランジスタのゲートと電気的に接続された容量素子と、を有し、
前記第２のトランジスタのソース又はドレインの一方が前記第１のトランジスタのゲートと電気的に接続された半導体装置であって、
前記第１のトランジスタのチャネル形成領域の上方に配置された領域を有し、かつ、前記第１のトランジスタのゲートとしての機能を有する第１の導電膜と、
前記第１の導電膜の上方に配置された領域を有する第１の絶縁膜と、
前記第１の絶縁膜の上方に配置された領域を有し、かつ、前記第２のトランジスタのチャネル形成領域を有する半導体膜と、
前記第１の絶縁膜の上方に配置された領域を有し、前記半導体膜の上方に配置された領域を有し、かつ、前記第２のトランジスタのソース又はドレインの一方としての機能を有する第２の導電膜と、
前記第１の絶縁膜の上方に配置された領域を有し、かつ、前記第１のトランジスタのソース又はドレインの一方としての機能を有する第３の導電膜と、
前記第２の導電膜の上方に配置された領域を有し、かつ、前記半導体膜の上方に配置された領域を有する第２の絶縁膜と、
前記第２の絶縁膜を介して前記半導体膜の上方に配置された領域を有し、かつ、前記第２の絶縁膜を介して前記第２の導電膜の上方に配置された領域を有し、かつ、前記第２のトランジスタのゲートとしての機能を有する第４の導電膜と、
前記第２の絶縁膜を介して前記第２の導電膜の上方に配置された領域を有する第５の導電膜と、を有し、
前記第２の導電膜は、前記容量素子の前記一方の電極としての機能を有し、
前記第５の導電膜は、前記容量素子の他方の電極としての機能を有し、
前記第２の導電膜及び前記第３の導電膜は、前記第１の絶縁膜の上面と接する領域を有し、
前記半導体装置は、第１の期間と第２の期間とを有し、
前記第１の期間と前記第２の期間とでは、前記第５の導電膜の電位が異なる、
半導体装置。

【請求項4】

シリコンをチャネル形成領域に含む第１のトランジスタと、
酸化物半導体をチャネル形成領域に含む第２のトランジスタと、
前記第１のトランジスタのゲートと電気的に接続された容量素子と、を有し、
前記第２のトランジスタのソース又はドレインの一方が前記第１のトランジスタのゲートと電気的に接続された半導体装置であって、
前記第１のトランジスタのチャネル形成領域の上方に配置された領域を有し、かつ、前記第１のトランジスタのゲートとしての機能を有する第１の導電膜と、
前記第１の導電膜の上方に配置された領域を有する第１の絶縁膜と、
前記第１の絶縁膜の上方に配置された領域を有し、かつ、前記第２のトランジスタのチャネル形成領域を有する半導体膜と、
前記第１の絶縁膜の上方に配置された領域を有し、前記半導体膜の上方に配置された領域を有し、かつ、前記第２のトランジスタのソース又はドレインの一方としての機能を有する第２の導電膜と、
前記第１の絶縁膜の上方に配置された領域を有し、かつ、前記第１のトランジスタのソース又はドレインの一方としての機能を有する第３の導電膜と、
前記第２の導電膜の上方に配置された領域を有し、かつ、前記半導体膜の上方に配置された領域を有する第２の絶縁膜と、
前記第２の絶縁膜を介して前記半導体膜の上方に配置された領域を有し、かつ、前記第２の絶縁膜を介して前記第２の導電膜の上方に配置された領域を有し、かつ、前記第２のトランジスタのゲートとしての機能を有する第４の導電膜と、
前記第２の絶縁膜を介して前記第２の導電膜の上方に配置された領域を有する第５の導電膜と、を有し、
前記第２の導電膜は、前記容量素子の一方の電極としての機能を有し、
前記第５の導電膜は、前記容量素子の他方の電極としての機能を有し、
前記第２の導電膜及び前記第３の導電膜は、前記第１の絶縁膜の上面と接する領域を有し、
前記第１の導電膜は、前記第１の絶縁膜の開口部を介して前記第２の導電膜と電気的に接続され、
前記半導体装置は、第１の期間と第２の期間とを有し、
前記第１の期間と前記第２の期間とでは、前記第５の導電膜の電位が異なる、
半導体装置。

【請求項5】

シリコンをチャネル形成領域に含む第１のトランジスタと、
酸化物半導体をチャネル形成領域に含む第２のトランジスタと、
前記第１のトランジスタのゲートと電気的に接続された容量素子と、を有し、
前記第２のトランジスタのソース又はドレインの一方が前記第１のトランジスタのゲートと電気的に接続された半導体装置であって、
前記第１のトランジスタのチャネル形成領域の上方に配置された領域を有し、かつ、前記第１のトランジスタのゲートとしての機能を有する第１の導電膜と、
前記第１の導電膜の上方に配置された領域を有する第１の絶縁膜と、
前記第１の絶縁膜の上方に配置された領域を有し、かつ、前記第２のトランジスタのチャネル形成領域を有する半導体膜と、
前記第１の絶縁膜の上方に配置された領域を有し、前記半導体膜の上方に配置された領域を有し、かつ、前記第２のトランジスタのソース又はドレインの一方としての機能を有する第２の導電膜と、
前記第１の絶縁膜の上方に配置された領域を有し、かつ、前記第１のトランジスタのソース又はドレインの一方としての機能を有する第３の導電膜と、
前記第２の導電膜の上方に配置された領域を有し、かつ、前記半導体膜の上方に配置された領域を有する第２の絶縁膜と、
前記第２の絶縁膜を介して前記半導体膜の上方に配置された領域を有し、かつ、前記第２の絶縁膜を介して前記第２の導電膜の上方に配置された領域を有し、かつ、前記第２のトランジスタのゲートとしての機能を有する第４の導電膜と、
前記第２の絶縁膜を介して前記第２の導電膜の上方に配置された領域を有する第５の導電膜と、を有し、
前記第２の導電膜は、前記容量素子の一方の電極としての機能を有し、
前記第５の導電膜は、前記容量素子の他方の電極としての機能を有し、
前記第４の導電膜及び前記第５の導電膜は、前記第２の絶縁膜の上面と接する領域を有し、
前記半導体装置は、第１の期間と第２の期間とを有し、
前記第１の期間と前記第２の期間とでは、前記第５の導電膜の電位が異なる、
半導体装置。

【請求項6】

シリコンをチャネル形成領域に含む第１のトランジスタと、
酸化物半導体をチャネル形成領域に含む第２のトランジスタと、
前記第１のトランジスタのゲートと電気的に接続された容量素子と、を有し、
前記第２のトランジスタのソース又はドレインの一方が前記第１のトランジスタのゲートと電気的に接続された半導体装置であって、
前記第１のトランジスタのチャネル形成領域の上方に配置された領域を有し、かつ、前記第１のトランジスタのゲートとしての機能を有する第１の導電膜と、
前記第１の導電膜の上方に配置された領域を有する第１の絶縁膜と、
前記第１の絶縁膜の上方に配置された領域を有し、かつ、前記第２のトランジスタのチャネル形成領域を有する半導体膜と、
前記第１の絶縁膜の上方に配置された領域を有し、前記半導体膜の上方に配置された領域を有し、かつ、前記第２のトランジスタのソース又はドレインの一方としての機能を有する第２の導電膜と、
前記第１の絶縁膜の上方に配置された領域を有し、かつ、前記第１のトランジスタのソース又はドレインの一方としての機能を有する第３の導電膜と、
前記第２の導電膜の上方に配置された領域を有し、かつ、前記半導体膜の上方に配置された領域を有する第２の絶縁膜と、
前記第２の絶縁膜を介して前記半導体膜の上方に配置された領域を有し、かつ、前記第２の絶縁膜を介して前記第２の導電膜の上方に配置された領域を有し、かつ、前記第２のトランジスタのゲートとしての機能を有する第４の導電膜と、
前記第２の絶縁膜を介して前記第２の導電膜の上方に配置された領域を有する第５の導電膜と、を有し、
前記第２の導電膜は、前記容量素子の一方の電極としての機能を有し、
前記第５の導電膜は、前記容量素子の他方の電極としての機能を有し、
前記第４の導電膜及び前記第５の導電膜は、前記第２の絶縁膜の上面と接する領域を有し、
前記第１の導電膜は、前記第１の絶縁膜の開口部を介して前記第２の導電膜と電気的に接続され、
前記半導体装置は、第１の期間と第２の期間とを有し、
前記第１の期間と前記第２の期間とでは、前記第５の導電膜の電位が異なる、
半導体装置。

【請求項7】

シリコンをチャネル形成領域に含む第１のトランジスタと、
酸化物半導体をチャネル形成領域に含む第２のトランジスタと、
前記第１のトランジスタのゲートと電気的に接続された容量素子と、を有し、
前記第２のトランジスタのソース又はドレインの一方が前記第１のトランジスタのゲートと電気的に接続された半導体装置であって、
前記第１のトランジスタのチャネル形成領域の上方に配置された領域を有し、かつ、前記第１のトランジスタのゲートとしての機能を有する第１の導電膜と、
前記第１の導電膜の上方に配置された領域を有する第１の絶縁膜と、
前記第１の絶縁膜の上方に配置された領域を有し、かつ、前記第２のトランジスタのチャネル形成領域を有する半導体膜と、
前記第１の絶縁膜の上方に配置された領域を有し、前記半導体膜の上方に配置された領域を有し、かつ、前記第２のトランジスタのソース又はドレインの一方としての機能を有する第２の導電膜と、
前記第１の絶縁膜の上方に配置された領域を有し、かつ、前記第１のトランジスタのソース又はドレインの一方としての機能を有する第３の導電膜と、
前記第２の導電膜の上方に配置された領域を有し、かつ、前記半導体膜の上方に配置された領域を有する第２の絶縁膜と、
前記第２の絶縁膜を介して前記半導体膜の上方に配置された領域を有し、かつ、前記第２の絶縁膜を介して前記第２の導電膜の上方に配置された領域を有し、かつ、前記第２のトランジスタのゲートとしての機能を有する第４の導電膜と、
前記第２の絶縁膜を介して前記第２の導電膜の上方に配置された領域を有する第５の導電膜と、を有し、
前記第２の導電膜は、前記容量素子の一方の電極としての機能を有し、
前記第５の導電膜は、前記容量素子の他方の電極としての機能を有し、
前記第２の導電膜及び前記第３の導電膜は、前記第１の絶縁膜の上面と接する領域を有し、
前記第４の導電膜及び前記第５の導電膜は、前記第２の絶縁膜の上面と接する領域を有し、
前記半導体装置は、第１の期間と第２の期間とを有し、
前記第１の期間と前記第２の期間とでは、前記第５の導電膜の電位が異なる、
半導体装置。

【請求項8】

シリコンをチャネル形成領域に含む第１のトランジスタと、
酸化物半導体をチャネル形成領域に含む第２のトランジスタと、
前記第１のトランジスタのゲートと電気的に接続された容量素子と、を有し、
前記第２のトランジスタのソース又はドレインの一方が前記第１のトランジスタのゲートと電気的に接続された半導体装置であって、
前記第１のトランジスタのチャネル形成領域の上方に配置された領域を有し、かつ、前記第１のトランジスタのゲートとしての機能を有する第１の導電膜と、
前記第１の導電膜の上方に配置された領域を有する第１の絶縁膜と、
前記第１の絶縁膜の上方に配置された領域を有し、かつ、前記第２のトランジスタのチャネル形成領域を有する半導体膜と、
前記第１の絶縁膜の上方に配置された領域を有し、前記半導体膜の上方に配置された領域を有し、かつ、前記第２のトランジスタのソース又はドレインの一方としての機能を有する第２の導電膜と、
前記第１の絶縁膜の上方に配置された領域を有し、かつ、前記第１のトランジスタのソース又はドレインの一方としての機能を有する第３の導電膜と、
前記第２の導電膜の上方に配置された領域を有し、かつ、前記半導体膜の上方に配置された領域を有する第２の絶縁膜と、
前記第２の絶縁膜を介して前記半導体膜の上方に配置された領域を有し、かつ、前記第２の絶縁膜を介して前記第２の導電膜の上方に配置された領域を有し、かつ、前記第２のトランジスタのゲートとしての機能を有する第４の導電膜と、
前記第２の絶縁膜を介して前記第２の導電膜の上方に配置された領域を有する第５の導電膜と、を有し、
前記第２の導電膜は、前記容量素子の一方の電極としての機能を有し、
前記第５の導電膜は、前記容量素子の他方の電極としての機能を有し、
前記第２の導電膜及び前記第３の導電膜は、前記第１の絶縁膜の上面と接する領域を有し、
前記第４の導電膜及び前記第５の導電膜は、前記第２の絶縁膜の上面と接する領域を有し、
前記第１の導電膜は、前記第１の絶縁膜の開口部を介して前記第２の導電膜と電気的に接続され、
前記半導体装置は、第１の期間と第２の期間とを有し、
前記第１の期間と前記第２の期間とでは、前記第５の導電膜の電位が異なる、
半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものであ
る。

【背景技術】

【0002】

半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性の
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される
。

【0003】

揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。

【0004】

上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われることにな
るため、データの読み込みの度に、再度の書き込み動作が必要となる。また、記憶素子を
構成するトランジスタにはリーク電流が存在し、トランジスタが選択されていない状況で
も電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で
再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減すること
は困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の
保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。

【0005】

揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、ＤＲＡＭと変わるところはない。

【0006】

不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している（例えば、特許文献１参照）。

【0007】

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

【0008】

また、フローティングゲートに電荷を保持させ、または、その電荷を除去するためには、
高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の保持、また
は除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという
問題もある。

【先行技術文献】

【特許文献】

【0009】

【文献】特開昭５７－１０５８８９号公報

【発明の概要】

【発明が解決しようとする課題】

【0010】

上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。

【課題を解決するための手段】

【0011】

開示する発明では、高純度化された酸化物半導体を用いて半導体装置を構成する。高純度
化された酸化物半導体を用いて構成したトランジスタは、リーク電流が極めて小さいため
、長期間にわたって情報を保持することが可能である。

【0012】

開示する発明の一態様は、チャネル形成領域と、チャネル形成領域を挟むように設けられ
た不純物領域と、チャネル形成領域上に設けられた第１のゲート絶縁層と、第１のゲート
絶縁層上に設けられた第１のゲート電極と、不純物領域と電気的に接続する第１のソース
電極及び第１のドレイン電極と、を有する第１のトランジスタと、酸化物半導体層と、酸
化物半導体層と電気的に接続する第２のソース電極及び第２のドレイン電極と、酸化物半
導体層、第２のソース電極、および第２のドレイン電極を覆うように設けられた第２のゲ
ート絶縁層と、第２のゲート絶縁層上に酸化物半導体層と重畳するように設けられた第２
のゲート電極と、を有する第２のトランジスタと、第２のソース電極または第２のドレイ
ン電極の一方と、第２のゲート絶縁層と、第２のゲート絶縁層上に第２のソース電極また
は第２のドレイン電極の一方と重畳するように設けられた電極と、を有する容量素子と、
を有し、第１のゲート電極と、第２のソース電極又は第２のドレイン電極の一方とは電気
的に接続された半導体装置である。

【0013】

また、開示する発明の一態様は、チャネル形成領域と、チャネル形成領域を挟むように設
けられた不純物領域と、チャネル形成領域上に設けられた第１のゲート絶縁層と、第１の
ゲート絶縁層上に設けられた第１のゲート電極と、不純物領域と電気的に接続する第１の
ソース電極及び第１のドレイン電極と、を有する第１のトランジスタと、酸化物半導体層
と、酸化物半導体層と電気的に接続する第２のソース電極及び第２のドレイン電極と、第
２のソース電極及び第２のドレイン電極と接する絶縁層と、酸化物半導体層、第２のソー
ス電極、第２のドレイン電極、および絶縁層を覆うように設けられた第２のゲート絶縁層
と、第２のゲート絶縁層上に酸化物半導体層と重畳するように設けられた第２のゲート電
極と、を有する第２のトランジスタと、第２のソース電極または第２のドレイン電極の一
方と、第２のゲート絶縁層と、第２のゲート絶縁層上に第２のソース電極または第２のド
レイン電極の一方と重畳するように設けられた電極と、を有する容量素子と、を有し、第
１のゲート電極と、第２のソース電極又は第２のドレイン電極の一方とは電気的に接続さ
れた半導体装置である。

【0014】

上記において、酸化物半導体層は、第２のソース電極及び第２のドレイン電極の側面また
は上面において接触することが好ましい。また、上記において、第２のトランジスタおよ
び容量素子は、第１のトランジスタの上方に設けられることが好ましい。

【0015】

なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に言及す
る場合を除き、その上下を入れ替えたものも含む。

【0016】

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。

【0017】

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。

【0018】

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。

【0019】

例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。

【発明の効果】

【0020】

本発明の一態様では、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を
用いたトランジスタの積層構造に係る半導体装置が提供される。

【0021】

酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても
、長期にわたって記憶内容を保持することが可能である。

【0022】

また、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば従来の
不揮発性メモリのように浮遊ゲートへの電子の注入や引き抜きを行う必要がないため、ゲ
ート絶縁層の劣化といった問題が全く生じない。すなわち、本実施形態に係る半導体装置
は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が
飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込
みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が
不要であるというメリットもある。

【0023】

また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しを高速に行うことが可能である。

【0024】

このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたト
ランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現する
ことができる。

【図面の簡単な説明】

【0025】

【図1】半導体装置の断面図および平面図

【図2】半導体装置の断面図

【図3】半導体装置の回路図

【図4】半導体装置の作製工程に係る断面図

【図5】半導体装置の作製工程に係る断面図

【図6】半導体装置の断面図および平面図

【図7】半導体装置の作製工程に係る断面図

【図8】半導体装置の回路図

【図9】半導体装置の断面図および平面図

【図10】半導体装置の断面図

【図11】半導体装置の作製工程に係る断面図

【図12】半導体装置の作製工程に係る断面図

【図13】半導体装置の作製工程に係る断面図

【図14】電子機器を説明するための斜視図

【図15】メモリウィンドウ幅の調査結果を示す図

【発明を実施するための形態】

【0026】

発明の実施の形態について、図面を用いて以下に説明する。但し、発明は以下の説明に限
定されず、その趣旨および範囲から逸脱することなくその形態および詳細を様々に変更し
得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の
記載内容に限定して解釈されるものではない。

【0027】

なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

【0028】

なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。

【0029】

（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および作製方法につい
て、図１乃至図５を参照して説明する。なお、回路図においては、酸化物半導体を用いた
トランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。

【0030】

〈半導体装置の平面構成および断面構成〉
図１は、半導体装置の構成の一例である。図１（Ａ）には、半導体装置の断面を、図１（
Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１（Ａ）は、図１（Ｂ）のＡ
１－Ａ２、およびＢ１－Ｂ２における断面に相当する。図１（Ａ）および図１（Ｂ）に示
される半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ１６０を有し
、上部に酸化物半導体を用いたトランジスタ１６２および容量素子１６４を有するもので
ある。なお、トランジスタ１６０およびトランジスタ１６２は、いずれもｎチャネル型ト
ランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができ
るのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸
化物半導体をトランジスタ１６２に用いる点にあるから、半導体装置の具体的な構成をこ
こで示すものに限定する必要はない。

【0031】

トランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けら
れたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物
領域１１４および高濃度不純物領域１２０（これらをあわせて単に不純物領域とも呼ぶ）
と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８
上に設けられたゲート電極１１０と、不純物領域と電気的に接続するソース電極またはド
レイン電極１３０ａ、およびソース電極またはドレイン電極１３０ｂを有する。

【0032】

ここで、ゲート電極１１０の側面にはサイドウォール絶縁層１１８が設けられている。ま
た、基板１００の、平面図で見てサイドウォール絶縁層１１８と重ならない領域には、高
濃度不純物領域１２０を有し、高濃度不純物領域１２０に接する金属化合物領域１２４が
存在する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０
６が設けられており、トランジスタ１６０を覆うように、層間絶縁層１２６および層間絶
縁層１２８が設けられている。ソース電極またはドレイン電極１３０ａ、およびソース電
極またはドレイン電極１３０ｂは、層間絶縁層１２６および層間絶縁層１２８に形成され
た開口を通じて、金属化合物領域１２４と電気的に接続されている。つまり、ソース電極
またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０ｂは、金属化
合物領域１２４を介して高濃度不純物領域１２０および不純物領域１１４と電気的に接続
されている。また、電極１３０ｃは、層間絶縁層１２６および層間絶縁層１２８に形成さ
れた開口を通じて、ゲート電極１１０と電気的に接続されている。なお、トランジスタ１
６０の集積化などのため、サイドウォール絶縁層１１８が形成されない場合もある。

【0033】

トランジスタ１６２は、絶縁層１３８上に設けられたソース電極またはドレイン電極１４
２ａ、およびソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極
１４２ａ、およびソース電極またはドレイン電極１４２ｂと電気的に接続されている酸化
物半導体層１４０と、ソース電極またはドレイン電極１４２ａ、およびソース電極または
ドレイン電極１４２ｂ、酸化物半導体層１４０と接する絶縁層１４４と、ソース電極また
はドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４
０、絶縁層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層
１４０と重畳するように設けられたゲート電極１４８ａと、を有する。ここで、絶縁層１
４４は、ゲート電極１４８ａなどに起因する容量を低減するために設けられるものである
。なお、工程簡略化のために、絶縁層１４４を設けない構成としても良い。

【0034】

また、上述のように、図１に示すトランジスタ１６２は、トップゲート型であって、かつ
酸化物半導体層１４０とソース電極またはドレイン電極１４２ａ等との接続が、酸化物半
導体層１４０の下部表面を含む領域において行われているため、トップゲート・ボトムコ
ンタクト型と呼ぶことができる。

【0035】

ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、または、十分な酸
素が供給されることにより、高純度化されているものであることが望ましい。具体的には
、例えば、酸化物半導体層１４０の水素濃度は５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望
ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ
／ｃｍ^３以下とする。なお、上述の酸化物半導体層１４０中の水素濃度は、二次イオン質
量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐ
ｙ）で測定したものである。このように、水素濃度が十分に低減されて高純度化され、十
分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された
酸化物半導体層１４０では、キャリア濃度が１×１０^１２／ｃｍ^３未満、望ましくは、１
×１０^１１／ｃｍ^３未満、より望ましくは１．４５×１０^１０／ｃｍ^３未満となる。例え
ば、チャネル長が１０μｍであり、酸化物半導体層の膜厚が３０ｎｍの場合において、ド
レイン電圧が１Ｖ～１０Ｖ程度の範囲である場合、オフ電流（ゲート－ソース間の電圧を
０Ｖ以下としたときのドレイン電流）は、１×１０^－１３Ａ以下となる。または、室温で
のオフ電流密度（オフ電流をトランジスタのチャネル幅で除した値）は１×１０^－２０Ａ
／μｍ（１０ｚＡ（ゼプトアンペア）／μｍ）から１×１０^－１９Ａ／μｍ（１００ｚＡ
／μｍ）程度となる。また、オフ抵抗率は１×１０^９Ω・ｍ以上、望ましくは１×１０^１
０Ω・ｍ以上となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物
半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることがで
きる。

【0036】

また、ソース電極またはドレイン電極１４２ａは、電極１３０ｃと電気的に接続されてい
る。つまり、ソース電極またはドレイン電極１４２ａは、トランジスタ１６０のゲート電
極１１０と電気的に接続されている。同様に、ソース電極またはドレイン電極１３０ａに
接して電極１４２ｃが、ソース電極またはドレイン電極１３０ｂに接して電極１４２ｄが
、それぞれ形成されている。

【0037】

容量素子１６４は、ソース電極またはドレイン電極１４２ａ、ゲート絶縁層１４６、電極
１４８ｂ、で構成される。すなわち、ソース電極またはドレイン電極１４２ａは、容量素
子１６４の一方の電極として機能し、電極１４８ｂは、容量素子１６４の他方の電極とし
て機能することになる。

【0038】

また、トランジスタ１６２および容量素子１６４の上には、保護絶縁層１５０が設けられ
ており、保護絶縁層１５０上には層間絶縁層１５２が設けられている。

【0039】

〈上部のトランジスタ及び容量素子の変形例〉
次に、図１（Ａ）に示す上部のトランジスタ及び容量素子の変形例を、図２に示す。

【0040】

図２（Ａ）に示すトランジスタ及び容量素子は、図１に示す半導体装置の上部のトランジ
スタ及び容量素子の変形例である。

【0041】

図２（Ａ）に示す構成と、図１（Ａ）に示す構成との相違は、絶縁層１４４が、ソース電
極またはドレイン電極１４２ａ、及びソース電極またはドレイン電極１４２ｂ上に形成さ
れており、酸化物半導体層１４０が、絶縁層１４４、ソース電極またはドレイン電極１４
２ａ、およびソース電極またはドレイン電極１４２ｂを覆うように形成されている点にあ
る。また、酸化物半導体層１４０は、絶縁層１４４に設けられた開口を介して、ソース電
極またはドレイン電極１４２ａに接して設けられている。

【0042】

また、図２に示すトランジスタ及び容量素子において、ソース電極またはドレイン電極１
４２ａ、ソース電極またはドレイン電極１４２ｂ、および絶縁層１４４の端部は、テーパ
ー形状であることが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下で
あることが好ましい。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース
電極またはドレイン電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方
向から観察した際に、当該層の側面と底面がなす傾斜角を示す。ソース電極またはドレイ
ン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状とするこ
とにより、酸化物半導体層１４０の被覆性を向上し、段切れを防止することができる。

【0043】

また、図２（Ａ）に示す構成では、酸化物半導体層１４０が加工されないため、加工の際
に行われるエッチングにより、酸化物半導体層１４０に汚染物が混入することを回避でき
る。また、容量素子１６４において、酸化物半導体層１４０とゲート絶縁層１４６を積層
させることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶
縁性を十分に確保することができる。

【0044】

図２（Ｂ）に示すトランジスタ及び容量素子は、図２（Ａ）のトランジスタ及び容量素子
と一部異なる構成である。

【0045】

図２（Ｂ）に示す構成と、図２（Ａ）に示す構成との相違は、酸化物半導体層を島状に形
成している点にある。つまり、図２（Ａ）に示す構成では、酸化物半導体層１４０が、絶
縁層１４４、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン
電極１４２ｂの全体を覆っているのに対して、図２（Ｂ）に示す構成では、酸化物半導体
層を島状にすることで、絶縁層１４４、ソース電極またはドレイン電極１４２ａ、および
ソース電極またはドレイン電極１４２ｂの一部が覆われている。ここで、島状の酸化物半
導体層１４０の端部は、テーパー形状であることが好ましい。テーパー角は、例えば、３
０°以上６０°以下とすることが好ましい。

【0046】

また、容量素子１６４において、酸化物半導体層１４０とゲート絶縁層１４６を積層させ
ることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶縁性
を十分に確保することができる。

【0047】

図２（Ｃ）に示すトランジスタ及び容量素子は、図２（Ａ）のトランジスタ及び容量素子
と一部異なる構成である。

【0048】

図２（Ｃ）に示す構成と、図２（Ａ）に示す構成との相違は、トランジスタ１６２及び容
量素子１６４に絶縁層１４４を設けない構成としている点にある。図２（Ｃ）に示す構成
では、絶縁層１４４を設けないため、図２（Ａ）に示すトランジスタ及び容量素子と比較
して、作製工程が簡略化され、製造コストが低減される。

【0049】

また、図２（Ｃ）に示す構成では、酸化物半導体層１４０が加工されないため、加工の際
に行われるエッチングにより、酸化物半導体層１４０に汚染物が混入することを回避でき
る。また、容量素子１６４において、酸化物半導体層１４０とゲート絶縁層１４６を積層
させることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶
縁性を十分に確保することができる。

【0050】

図２（Ｄ）に示すトランジスタ及び容量素子は、図２（Ｂ）に示すトランジスタ及び容量
素子と一部異なる構成である。

【0051】

図２（Ｄ）に示す構成と、図２（Ｂ）に示す構成との相違は、トランジスタ１６２及び容
量素子１６４に絶縁層１４４を設けない構成としている点にある。トランジスタ１６２及
び容量素子１６４に、絶縁層１４４を設けない構成とすることにより、図２（Ｂ）と比較
して、作製工程が簡略化され、製造コストが低減される。

【0052】

また、容量素子１６４において、酸化物半導体層１４０とゲート絶縁層１４６を積層させ
ることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶縁性
を十分に確保することができる。

【0053】

〈半導体装置の回路構成および動作〉
次に、上記半導体装置の回路構成の例、およびその動作について説明する。図３（Ａ－１
）は、図１に示す半導体装置に相当する回路構成の一例である。

【0054】

図３（Ａ－１）に示す半導体装置では、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線とも呼
ぶ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ
Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ１６０のドレイン電極とは、電気的に接続
されている。また、第３の配線（３ｒｄ Ｌｉｎｅ：第１信号線とも呼ぶ）とトランジス
タ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（
４ｔｈ Ｌｉｎｅ：第２信号線とも呼ぶ）と、トランジスタ１６２のゲート電極とは、電
気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６
２のソース電極またはドレイン電極の一方は、容量素子１６４の電極の一方と電気的に接
続され、第５の配線（５ｔｈ Ｌｉｎｅ：ワード線とも呼ぶ）と、容量素子１６４の電極
の他方は電気的に接続されている。

【0055】

酸化物半導体以外の材料を用いたトランジスタ１６０は十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しなどを高速に行うことが可能である。また、
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有し
ている。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０の
ゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素
子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持
が容易になり、また、記憶内容の読み出しが容易になる。

【0056】

本実施の形態に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能
という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である
。

【0057】

はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、ト
ランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。
これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１
６４の電極の一方に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定
の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以
下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかを与えるものとする。その
後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジス
タ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電
荷が保持される（保持）。

【0058】

トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の
電荷は長時間にわたって保持される。

【0059】

次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲー
ト電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＨｉｇｈレベル
電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ１６０のゲー
ト電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより低く
なるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態
」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電
位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの中間の電位Ｖ_０とすることにより、トランジスタ１６０の
ゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル
電荷が与えられていた場合には、第５の配線の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、ト
ランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、
第５の配線の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態
」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み
出すことができる。

【0060】

なお、情報を読み出さない場合には、トランジスタ１６０のゲート電極の状態にかかわら
ずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈより小さい
電位を第５の配線に与えればよい。または、トランジスタ１６０のゲート電極の状態にか
かわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより
大きい電位を第５の配線に与えればよい。

【0061】

次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態と
なる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位
（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４の
一方の電極に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態
となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６
０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。

【0062】

このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
つまり、半導体装置の高速動作が実現される。

【0063】

なお、トランジスタ１６２のソース電極またはドレイン電極は、トランジスタ１６０のゲ
ート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフロー
ティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため
、図中、トランジスタ１６２のソース電極またはドレイン電極とトランジスタ１６０のゲ
ート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。ト
ランジスタ１６２がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設され
ていると見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半
導体を用いたトランジスタ１６２では、オフ電流が、シリコン半導体などで形成されるト
ランジスタ１６０の１０万分の１以下であるため、トランジスタ１６２のリークによる、
フローティングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つま
り、酸化物半導体を用いたトランジスタ１６２により、不揮発性の記憶装置を実現するこ
とが可能である。

【0064】

例えば、トランジスタ１６２の室温でのオフ電流密度が１０ｚＡ／μｍ（１ｚＡ（ゼプト
アンペア）は１×１０^－２１Ａ）程度であり、容量素子１６４の容量値が１ｐＦ程度であ
る場合には、少なくとも１０^６秒以上のデータ保持が可能である。なお、当該保持時間が
、トランジスタ特性や容量値によって変動することはいうまでもない。

【0065】

また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲ
ート絶縁膜（トンネル絶縁膜）の劣化という問題を回避することができる。すなわち、電
子をフローティングゲートに注入する際の、ゲート絶縁膜の劣化という問題を解消するこ
とができる。そして、これにより、本実施の形態に示す半導体装置では、原理的な書き込
み回数の制限が存在しない。また、従来のフローティングゲート型トランジスタにおいて
書き込みや消去の際に必要であった高い電圧も不要である。

【0066】

図３（Ａ－１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素
が抵抗および容量を含むものとして、図３（Ａ－２）のような回路に置き換えることが可
能である。つまり、図３（Ａ－２）では、トランジスタ１６０および容量素子１６４が、
それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１
は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１
６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、ト
ランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン
状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲー
ト電極と、ソース電極またはドレイン電極との間に形成される容量）値に相当する。なお
、抵抗値Ｒ２は、トランジスタ１６０のゲート電極とチャネル形成領域との間の抵抗値を
示すものに過ぎないから、この点を明確にするために、接続の一部を点線で示している。

【0067】

トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実
効抵抗とも呼ぶ）をＲＯＳとすると、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを
満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてト
ランジスタ１６２のオフ電流によって決定されることになる。

【0068】

逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくと
も、保持期間を十分に確保することが困難になる。トランジスタ１６２以外において生じ
るリークが大きいためである。このことから、本実施の形態において開示する半導体装置
は、上述の関係を満たすものであることが望ましいといえる。

【0069】

一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくするこ
とで、第５の配線によってフローティングゲート部ＦＧの電位を制御する際（例えば、読
み出しの際）に、第５の配線の電位を低く抑えることができるためである。

【0070】

上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。本実施
の形態において、Ｒ１およびＲ２は、ゲート絶縁層１０８やゲート絶縁層１４６などによ
って制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や
厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。

【0071】

図３（Ｂ）には、上述の半導体装置とは構成の一部が異なる半導体装置を示す。図３（Ｂ
）に示す半導体装置において、トランジスタ１６０のゲート電極と、トランジスタ１６６
のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に
接続されている。また、第１の配線とトランジスタ１６０のソース電極とは、電気的に接
続され、第２の配線とトランジスタ１６０のドレイン電極とは、電気的に接続されている
。そして、第３の配線とトランジスタ１６６のソース電極またはドレイン電極の他方とは
、電気的に接続され、第４の配線と、トランジスタ１６６の第１のゲート電極とは、電気
的に接続されている。また、第５の配線と、容量素子１６４の電極の他方とは、電気的に
接続され、第６の配線と、トランジスタ１６６の第２のゲート電極とは、電気的に接続さ
れている。第６の配線には第４の配線と等しい電位を与えても良いし、第４の配線とは異
なる電位を与えて、第４の配線とは独立に制御しても良い。

【0072】

つまり、図３（Ｂ）に示す半導体装置は、図３（Ａ－１）に示す半導体装置のトランジス
タ１６２を、第２のゲート電極を有するトランジスタ１６６に置き換えた構成である。こ
れにより、図３（Ｂ）に示す半導体装置では、図３（Ａ－１）に示す半導体装置において
得られる効果に加え、トランジスタ１６６の電気的特性（例えば、しきい値電圧）の調節
が容易になるという効果が得られる。例えば、第６の配線に負電位を与えることで、トラ
ンジスタ１６６を容易にノーマリーオフとすることが可能である。

【0073】

なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジ
スタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キ
ャリアとするｐ型トランジスタを用いることができるのはいうまでもない。

【0074】

〈半導体装置の作製方法〉
次に、図１および図３（Ａ－１）に示す半導体装置の作製方法の一例について説明する。
以下では、はじめに下部のトランジスタ１６０の作製方法について図４を参照して説明し
、その後、上部のトランジスタ１６２および容量素子１６４の作製方法について図５を参
照して説明する。

【0075】

〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板１００を用意する（図４（Ａ）参照）。半導体材料を含む基
板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ
る。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半
導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン
以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、
「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基
板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のもの
が含まれるものとする。

【0076】

基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成す
る（図４（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、
酸化窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後
において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純
物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシ
リコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用い
ることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミ
ニウム、ガリウムなどを用いることができる。

【0077】

次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われてい
ない領域（露出している領域）の基板１００の一部を除去する。これにより分離された半
導体領域１０４が形成される（図４（Ｂ）参照）。当該エッチングには、ドライエッチン
グを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエ
ッチング液については被エッチング材料に応じて適宜選択することができる。

【0078】

次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図４（Ｂ）参照
）。当該絶縁層は、酸化シリコンや窒化シリコン、酸化窒化シリコンなどを用いて形成さ
れる。絶縁層の除去方法としては、ＣＭＰなどの研磨処理やエッチング処理などがあるが
、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁
層１０６の形成後には、上記保護層１０２を除去する。

【0079】

次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成す
る。

【0080】

絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて得
られる酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニ
ウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プ
ラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化することにより
、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘ
ｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行う
ことができる。また、絶縁層の厚さは特に限定されないが、例えば、１ｎｍ以上１００ｎ
ｍ以下とすることができる。

【0081】

導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッ
タリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の
形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すもの
とする。

【0082】

その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８
、ゲート電極１１０を形成する（図４（Ｃ）参照）。

【0083】

次に、ゲート電極１１０を覆う絶縁層１１２を形成する（図４（Ｃ）参照）。そして、半
導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、浅い接合深さの不純物領域
１１４を形成する（図４（Ｃ）参照）。なお、ここではｎ型トランジスタを形成するため
にリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やア
ルミニウム（Ａｌ）などの不純物元素を添加すればよい。上記不純物領域１１４の形成に
より、半導体領域１０４のゲート絶縁層１０８下部には、チャネル形成領域１１６が形成
される（図４（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することができる
が、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。ま
た、ここでは、絶縁層１１２を形成した後に不純物領域１１４を形成する工程を採用して
いるが、不純物領域１１４を形成した後に絶縁層１１２を形成する工程としても良い。

【0084】

次に、サイドウォール絶縁層１１８を形成する（図４（Ｄ）参照）。サイドウォール絶縁
層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高
いエッチング処理を適用することで、自己整合的に形成することができる。また、この際
に、絶縁層１１２を部分的にエッチングして、ゲート電極１１０の上面と、不純物領域１
１４の上面を露出させると良い。

【0085】

次に、ゲート電極１１０、不純物領域１１４、サイドウォール絶縁層１１８等を覆うよう
に、絶縁層を形成する。そして、不純物領域１１４と接する領域に、リン（Ｐ）やヒ素（
Ａｓ）などを添加して、高濃度不純物領域１２０を形成する（図４（Ｅ）参照）。その後
、上記絶縁層を除去し、ゲート電極１１０、サイドウォール絶縁層１１８、高濃度不純物
領域１２０等を覆うように金属層１２２を形成する（図４（Ｅ）参照）。当該金属層１２
２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成
することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応して
低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材
料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等が
ある。

【0086】

次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、高
濃度不純物領域１２０に接する金属化合物領域１２４が形成される（図４（Ｆ）参照）。
なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０
の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。

【0087】

上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域１２４を形成した後には、金属層１２２は除去する。

【0088】

次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層
１２８を形成する（図４（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シ
リコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タ
ンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、
アクリル樹脂等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層
間絶縁層１２６や層間絶縁層１２８の二層構造としているが、層間絶縁層の構成はこれに
限定されない。層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチング処理な
どによって平坦化しておくことが望ましい。

【0089】

その後、上記層間絶縁層に、金属化合物領域１２４にまで達する開口を形成し、当該開口
に、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを
形成する（図４（Ｈ）参照）。ソース電極またはドレイン電極１３０ａやソース電極また
はドレイン電極１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて
導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部
を除去することにより形成することができる。

【0090】

より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶ
Ｄ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被
形成面の酸化膜（自然酸化膜など）を還元し、下部電極（ここでは金属化合物領域１２４
）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、
導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによる
バリア膜を形成した後に、メッキ法により銅膜を形成してもよい。

【0091】

なお、上記導電層の一部を除去してソース電極またはドレイン電極１３０ａやソース電極
またはドレイン電極１３０ｂを形成する際には、その表面が平坦になるように加工するこ
とが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、
開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不
要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上
させることができる。このように、ソース電極またはドレイン電極１３０ａ、ソース電極
またはドレイン電極１３０ｂを含む表面を平坦化することにより、後の工程において、良
好な電極、配線、絶縁層、半導体層などを形成することが可能となる。

【0092】

なお、ここでは、金属化合物領域１２４と接触するソース電極またはドレイン電極１３０
ａやソース電極またはドレイン電極１３０ｂのみを示しているが、この工程において、ゲ
ート電極１１０と接触する電極１３０ｃなどをあわせて形成することができる。ソース電
極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂとして用いるこ
とができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、
モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、
スカンジウムなどの導電性材料を用いることができる。また、後に行われる熱処理を考慮
して、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂ
は、後に行われる熱処理に耐えうる程度の耐熱性を有する材料を用いて形成することが望
ましい。

【0093】

以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図
４（Ｈ）参照）。なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても
良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用
することにより、高度に集積化した半導体装置を提供することができる。

【0094】

〈上部のトランジスタの作製方法〉
次に、図５を用いて、層間絶縁層１２８上にトランジスタ１６２を作製する工程について
説明する。なお、図５は、層間絶縁層１２８上の各種電極や、トランジスタ１６２などの
作製工程を示すものであるから、トランジスタ１６２の下部に存在するトランジスタ１６
０等の詳細については省略している。

【0095】

まず、層間絶縁層１２８、ソース電極またはドレイン電極１３０ａ、ソース電極またはド
レイン電極１３０ｂ、電極１３０ｃ上に絶縁層１３８を形成する。絶縁層１３８はＰＶＤ
法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸化窒化シリコ
ン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料
を含む材料を用いて形成することができる。なお、絶縁層１３８はトランジスタ１６２の
下地として機能する。絶縁層１３８は設けなくとも良い。

【0096】

次に、絶縁層１３８に対し、ソース電極またはドレイン電極１３０ａ、ソース電極または
ドレイン電極１３０ｂ、電極１３０ｃにまで達する開口を形成する（図５（Ａ）参照）。
当該開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは
、フォトマスクを用いた露光などによって形成することが可能である。エッチングとして
はウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点か
らは、ドライエッチングを用いることが好適である。なお、絶縁層１３８を設けない場合
、当該工程は省略することができる。

【0097】

次に、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ
、電極１４２ｃ、電極１４２ｄを形成する（図５（Ｂ）参照）。ソース電極またはドレイ
ン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、電極１４２ｃ、電極１４２ｄ
は、絶縁層１３８を覆うように導電層を形成した後、当該導電層を選択的にエッチングす
ることにより形成することができる。

【0098】

導電層は、スパッタリング法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ
法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム
、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した
元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム
、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。ま
た、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム
、スカンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シリ
コンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。

【0099】

また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化
インジウム酸化スズ合金（Ｉｎ_２Ｏ_３―ＳｎＯ_２、ＩＴＯと略記する場合がある）、酸化
インジウム酸化亜鉛合金（Ｉｎ_２Ｏ_３―ＺｎＯ）、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。

【0100】

トランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａの下端部と
、ソース電極またはドレイン電極１４２ｂの下端部との間隔によって決定される。チャネ
ル長（Ｌ）を２５ｎｍ未満とする場合には、波長が数ｎｍ～数１０ｎｍの超紫外線（Ｅｘ
ｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いて、エッチング用マスクを形成すると良い
。超紫外線による露光は、解像度が高く焦点深度も大きい。このため、２５ｎｍ未満のパ
ターンを形成することが可能であり、トランジスタのチャネル長（Ｌ）を１０ｎｍ以上１
０００ｎｍ以下とすることも可能である。このようにチャネル長が小さいトランジスタは
、回路の動作速度が高く、消費電力が低減されるため、好適である。

【0101】

また、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１
４２ｂは、その端部がテーパー形状となるように形成されることが望ましい。ソース電極
またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部をテ
ーパー形状とすることにより、後に形成される酸化物半導体層の被覆性を向上し、段切れ
を防止することができるためである。ここで、テーパー角は、例えば、３０°以上６０°
以下であることが好ましい。なお、テーパー角とは、テーパー形状を有する層（例えば、
ソース電極またはドレイン電極１４２ａ）を、その断面（基板の表面と直交する面）に垂
直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。

【0102】

次に、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ
などを覆うように酸化物半導体層を形成した後、マスクを用いたエッチングなどの方法に
よって該酸化物半導体層を加工して、島状の酸化物半導体層１４０を形成する（図５（Ｃ
）参照）。

【0103】

酸化物半導体層の形成は、スパッタリング法を用いて行うのが望ましい。酸化物半導体層
は、四元系金属酸化物であるＩｎ－Ｓｎ－Ｇａ－Ｚｎ－Ｏ系や、三元系金属酸化物である
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系、Ｓｎ－Ｇ
ａ－Ｚｎ－Ｏ系、Ａｌ－Ｇａ－Ｚｎ－Ｏ系、Ｓｎ－Ａｌ－Ｚｎ－Ｏ系や、二元系金属酸化
物であるＩｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｚｎ－Ｏ系、Ａｌ－Ｚｎ－Ｏ系、Ｚｎ－Ｍｇ－Ｏ系、
Ｓｎ－Ｍｇ－Ｏ系、Ｉｎ－Ｍｇ－Ｏ系や、Ｉｎ－Ｏ系、Ｓｎ－Ｏ系、Ｚｎ－Ｏ系などの金
属酸化物を用いて形成することができる。なお、金属酸化物中にはシリコンを添加しても
良い。例えば、ＳｉＯ_２を２重量％以上１０重量％以下含むターゲットを用いて酸化物半
導体層を形成しても良い。

【0104】

中でも、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の金属酸化物を用いることにより、無電界時の抵抗が十
分に高く（オフ電流が十分に小さく）、電界効果移動度が高い半導体装置を形成すること
ができる。この点、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の金属酸化物は、半導体装置に用いる半導体
材料として好適である。

【0105】

Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の金属酸化物の代表例としては、ＩｎＧａＯ_３（ＺｎＯ）_ｍ（ｍ
＞０）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ_３（ＺｎＯ）_ｍ
（ｍ＞０）のように表記される金属酸化物がある。ここで、Ｍは、ガリウム（Ｇａ）、ア
ルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃ
ｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、
Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、Ｇａおよび
Ｃｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるもので
あり、あくまでも一例に過ぎないことを付記する。

【0106】

本実施の形態では、酸化物半導体層を、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の金属酸化物ターゲット
を用いるスパッタリング法により形成することとする。

【0107】

酸化物半導体層の形成は、減圧状態に保持された処理室内に基板を保持し、基板温度を、
好ましくは１００℃以上６００℃以下、より好ましくは２００℃以上４００℃以下として
行う。ここで、基板を加熱しながら酸化物半導体層を形成することにより、酸化物半導体
層に含まれる不純物濃度を低減することができ、スパッタリングによる酸化物半導体層の
損傷を軽減することができる。

【0108】

酸化物半導体層の形成雰囲気は、水素、水、水酸基、水素化物などの不純物が十分に低減
された希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的には
アルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水
、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下
）にまで除去された高純度ガス雰囲気とするのが好適である。

【0109】

ここで、処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好
ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用い
ることができる。また、排気手段としては、ターボ分子ポンプにコールドトラップを加え
たものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、
水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が
排気されるため、当該成膜室で形成した酸化物半導体層に含まれる不純物の濃度を低減で
きる。

【0110】

酸化物半導体層の厚さは、２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以
下となるようにする。なお、適用する酸化物半導体材料により適切な厚さは異なるから、
その厚さは用いる材料に応じて適宜選択すればよい。

【0111】

また、酸化物半導体層の形成に際してパルス直流（ＤＣ）電源を用いることにより、ごみ
（成膜時に形成される粉状もしくはフレーク状の物質）を軽減でき、且つ膜厚分布も均一
とすることができる。

【0112】

なお、酸化物半導体層のスパッタリング成膜条件としては、例えば、基板とターゲットの
間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が
酸素（酸素流量比率１００％）雰囲気、といった条件を適用することができる。

【0113】

なお、酸化物半導体層をスパッタリング法により形成する前には、アルゴンガスを導入し
てプラズマを発生させる逆スパッタリングを行い、絶縁層１３８の表面に付着しているゴ
ミを除去するのが好適である。ここで、逆スパッタリングとは、通常のスパッタリングに
おいては、スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを
衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突
させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近
にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、
酸素などを用いても良い。

【0114】

上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれ
を用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッ
チングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エ
ッチング時間、温度等）を適宜設定すればよい。

【0115】

ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、
例えば塩素（Ｃｌ_２）、三塩化硼素（ＢＣｌ_３）、四塩化珪素（ＳｉＣｌ_４）、四塩化炭
素（ＣＣｌ_４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四弗
化炭素（ＣＦ_４）、六弗化硫黄（ＳＦ_６）、三弗化窒素（ＮＦ_３）、トリフルオロメタン
（ＣＨＦ_３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ_２）、これらのガスにヘリウム（Ｈ
ｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。

【0116】

ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等）は適宜設定する。

【0117】

ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、ア
ンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）な
どを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用
いてもよい。

【0118】

次いで、酸化物半導体層に第１の熱処理を行うことが望ましい。この第１の熱処理によっ
て酸化物半導体層中における水素等の不純物を除去することができる。なお、熱処理をエ
ッチング後に行う場合には、ウェットエッチングを用いる場合であっても、エッチングに
かかる時間を短縮することができるというメリットがある。第１の熱処理の温度は、３０
０℃以上７５０℃以下、好ましくは４００℃以上７００℃以下とする。例えば、抵抗発熱
体などを用いた電気炉に基板を導入し、酸化物半導体層１４０に対して窒素雰囲気下４５
０℃において１時間の熱処理を行う。この間、酸化物半導体層１４０は、大気に触れるこ
となく、水素（水などを含む）の再混入が行われないようにする。また、第１の熱処理温
度は、下層のトランジスタ１６０の電極や配線等の耐熱性を考慮して決定することが望ま
しい。

【0119】

なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または
熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置で
ある。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。気体としては、ア
ルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性
気体が用いられる。

【0120】

例えば、第１の熱処理として、６５０℃～７００℃の高温に加熱した不活性ガス中に基板
を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すＧＲＴＡ処理を行っ
てもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の
熱処理であるため、ガラス基板などの耐熱性が低い基板を用いる場合において、基板の歪
み点を超える温度条件であっても適用が可能となる。

【0121】

なお、第１の熱処理は、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分
とする雰囲気であって、水素や水などが含まれない雰囲気で行うことが望ましい。例えば
、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、
６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち
、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。

【0122】

第１の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化
し、結晶成分を含む半導体層となる場合がある。また、第１の熱処理の条件、または酸化
物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合も
ある。

【0123】

また、非晶質の表面に結晶層を設けることで、酸化物半導体層の電気的特性を変化させる
ことも可能である。例えば、電気的異方性を有する結晶粒が配向した結晶層を形成するこ
とで、酸化物半導体層の電気的特性を変化させることができる。

【0124】

酸化物半導体層１４０に対する第１の熱処理は、島状の酸化物半導体層１４０に加工する
前の酸化物半導体層に行うこともできる。その場合には、第１の熱処理後に、加熱装置か
ら基板を取り出し、フォトリソグラフィ工程を行うことになる。

【0125】

なお、上記熱処理は、酸化物半導体層１４０に対する脱水素化（脱水化）の効果があるか
ら、脱水素化処理（脱水化処理）などと呼ぶこともできる。このような処理は、酸化物半
導体層の形成後、酸化物半導体層１４０上に絶縁層（ゲート絶縁層など）を積層させた後
、ゲート電極を形成した後、などいずれかのタイミングにおいて行うことが可能である。
また、このような処理は、一回に限らず複数回行っても良い。

【0126】

また、酸化物半導体層の形成に係る雰囲気を制御するなどの方法によって、水素が十分に
低減された酸化物半導体層を得ることができる場合などには、第１の熱処理は省略するこ
とも可能である。

【0127】

なお、上述の工程の後には、Ｎ_２Ｏ、Ｎ_２、またはＡｒなどのガスを用いたプラズマ処理
を行っても良い。当該プラズマ処理によって、露出している酸化物半導体層の表面に付着
した水などを除去することができる。また、酸素とアルゴンの混合ガスなど、酸素を含有
するガスを用いたプラズマ処理を行ってもよい。これによって酸化物半導体層に酸素を供
給し、酸素欠乏に起因するエネルギーギャップ中の欠陥準位を低減することが可能である
。

【0128】

次に、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ
、酸化物半導体層１４０などの上方に絶縁層１４４を形成し、ゲート電極が形成される領
域の一部、および、容量素子の電極が形成される領域の一部に開口を形成する。そして、
当該開口を含む領域を覆うようにゲート絶縁層１４６を形成した後、ゲート電極１４８ａ
および電極１４８ｂを形成する（図５（Ｄ）参照）。絶縁層１４４の開口は、マスクを用
いたエッチングなどの方法によって形成することができる。ゲート電極１４８ａおよび電
極１４８ｂは、ゲート絶縁層１４６を覆うように導電層を形成した後、当該導電層を選択
的にエッチングすることにより形成することができる。

【0129】

絶縁層１４４およびゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成
することができる。また、絶縁層１４４およびゲート絶縁層１４６は、酸化シリコン、窒
化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタルなど
を含むように形成するのが好適である。絶縁層１４４およびゲート絶縁層１４６は、単層
構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、例
えば、１０ｎｍ以上５００ｎｍ以下とすることができる。なお、絶縁層１４４は、電極の
重なりなどによって生じる容量を低減するために設けられる。例えば、絶縁層１４４を形
成することにより、ソース電極またはドレイン電極１４２ａなどと、ゲート電極１４８ａ
とによる容量が低減される。

【0130】

絶縁層１４４およびゲート絶縁層１４６は、水素や水などの不純物が混入しにくい方法を
用いて形成するのが望ましい。絶縁層１４４およびゲート絶縁層１４６に水素が含まれる
と、水素の酸化物半導体層への侵入や、水素による酸化物半導体層中の酸素の引き抜き、
などが生じるおそれがあるためである。

【0131】

例えば、絶縁層１４４およびゲート絶縁層１４６をスパッタリング法により形成する場合
、スパッタガスとしては、水素、水、水酸基または水素化物などの不純物が、濃度１ｐｐ
ｍ程度（望ましくは、濃度１０ｐｐｂ程度）にまで除去された高純度ガスを用いる。また
、処理室内の残留水分は除去しておくことが望ましい。

【0132】

なお、本実施の形態に示すように、不純物が除去されることにより真性化された酸化物半
導体（高純度化された酸化物半導体）は、界面準位や界面電荷に対して極めて敏感である
ため、このような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界
面が重要になる。このため、高純度化された酸化物半導体層に接するゲート絶縁層１４６
には、高い品質が要求されることになる。

【0133】

例えば、μ波（周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁
耐圧の高い高品質なゲート絶縁層１４６を形成できる点で好適である。高純度化された酸
化物半導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特
性を良好なものとすることができるからである。

【0134】

もちろん、ゲート絶縁層として良質な絶縁層を形成できるのであれば、高純度化された酸
化物半導体層を用いる場合であっても、スパッタリング法やプラズマＣＶＤ法など他の方
法を適用することができる。また、形成後の熱処理によって、膜質や界面特性が改質され
る絶縁層を適用しても良い。いずれにしても、膜質が良好であると共に、酸化物半導体層
との界面準位密度を低減できるゲート絶縁層１４６を形成すれば良い。

【0135】

本実施の形態では、絶縁層１４４およびゲート絶縁層１４６として、酸化シリコンを含む
絶縁層を、スパッタリング法によって形成することとする。

【0136】

絶縁層１４４を形成した後、またはゲート絶縁層１４６を形成した後には、不活性ガス雰
囲気下、または酸素ガス雰囲気下で第２の熱処理（好ましくは２００℃以上４００℃以下
、例えば２５０℃以上３５０℃以下）を行うのが望ましい。例えば、窒素雰囲気下で２５
０℃、１時間の第２の熱処理を行う。第２の熱処理を行うと、トランジスタの電気的特性
のばらつきを軽減することができる。また、第２の熱処理によって、酸素を含む絶縁層か
ら酸化物半導体層に酸素を供給し、酸素欠乏に起因するエネルギーギャップ中の欠陥準位
を低減することも可能である。なお、熱処理の雰囲気は、上記に限らず、大気雰囲気など
としても良い。ただし、その場合には、酸化物半導体層中に水素が混入しないよう、水素
や水などを除去した雰囲気とすることが望ましい。また、第２の熱処理は、必須の工程で
はないから省略しても良い。

【0137】

ゲート電極１４８ａおよび電極１４８ｂとなる導電層は、スパッタリング法をはじめとす
るＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は
、ソース電極またはドレイン電極１４２ａなどの場合と同様であり、これらの記載を参酌
できる。

【0138】

絶縁層１４４に開口を形成するためのエッチングや、ゲート電極１４８ａ等を形成するた
めのエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。
もちろん、両方を組み合わせて用いることもできる。所望の形状にエッチングできるよう
、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温
度等）を適宜設定すればよい。

【0139】

次に、保護絶縁層１５０および層間絶縁層１５２を形成する（図５（Ｅ）参照）。

【0140】

保護絶縁層１５０や層間絶縁層１５２は、ＰＶＤ法やＣＶＤ法などを用いて形成すること
ができる。また、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸
化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができ
る。

【0141】

なお、保護絶縁層１５０は、酸化物半導体層１４０に比較的近い位置に存在することにな
るから、スパッタリング法など、水素や水などの不純物が混入しにくい方法を用いて形成
するのがより望ましい。

【0142】

また、層間絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面
が平坦になるように層間絶縁層１５２を形成することで、層間絶縁層１５２上に、電極や
配線などを好適に形成することができるためである。

【0143】

なお、保護絶縁層１５０や層間絶縁層１５２は必須の構成ではないから、必要に応じて省
略しても良い。

【0144】

以上により、酸化物半導体を用いたトランジスタ１６２、および容量素子１６４が完成す
る（図５（Ｅ）参照）。

【0145】

上述のような方法で作製した、酸化物半導体を用いたトランジスタ１６２は、オフ電流が
極めて小さいという特徴を有している。例えば、十分に真性化（ｉ型化）した酸化物半導
体では、キャリア密度は、例えば、１×１０^１２／ｃｍ^３未満、望ましくは、１．４５×
１０^１０／ｃｍ^３未満であり、トランジスタのオフ電流は、例えば、ドレイン電圧Ｖｄが
＋１Ｖまたは＋１０Ｖの場合であって、ゲート電圧Ｖｇが－５Ｖから－２０Ｖの範囲では
、１×１０^－１３Ａ以下となる。このため、半導体装置の情報保持期間を十分に確保する
ことが可能である。さらに、十分に真性化した酸化物半導体を用いる場合には、室温での
リーク電流を１×１０^－２０Ａ程度（１０ｚＡ（ゼプトアンペア））から１×１０^－１９
Ａ（１００ｚＡ）にまで低減することができる。すなわち、リーク電流を実質的にゼロと
することも可能である。このような酸化物半導体を用いることによって、情報保持期間を
十分に確保した半導体装置を提供することができる。

【0146】

また、容量素子１６４を併せて形成することにより、トランジスタ１６０のゲート電極に
与えられた電荷の保持が容易になり、記憶内容の読み出しが容易になる。特に、本実施の
形態において示す方法では、容量素子１６４を形成するために工程を増やさずに済むため
、低コスト化などの観点から好適である。

【0147】

なお、本実施の形態では、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導
体を用いたトランジスタとの積層構造（２層）に係る半導体装置について説明したが、開
示する発明に用いることができる構造は、当該積層構造に限定されない。単層構造として
も良いし、３層以上の積層構造としても良い。

【0148】

また、電極（配線）、絶縁層、半導体層などの配置や接続関係、配線幅、チャネル幅、チ
ャネル長、などの各種パラメータ、その他の条件については、半導体集積回路に要求され
る機能に応じて適宜変更することが可能である。例えば、半導体装置を単層構造で形成す
る場合の電極や配線などの構成は、積層構造の場合とは大きく異なる。

【0149】

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

【0150】

（実施の形態２）
本実施の形態では、先の実施の形態において示した半導体装置とは異なる構成の半導体装
置及び作製方法について、図６及び図７を参照して説明する。なお、本実施の形態におけ
る半導体装置の構成および作製工程は、多くの部分で実施の形態１と共通している。した
がって、以下においては、重複する部分の説明は省略し、異なる点について詳細に説明す
る。

【0151】

〈半導体装置の平面構成および断面構成〉
図６は、半導体装置の構成の一例である。図６（Ａ）には、半導体装置の断面を、図６（
Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図６（Ａ）は、図６（Ｂ）のＡ
３－Ａ４、およびＢ３－Ｂ４における断面に相当する。図６（Ａ）および図６（Ｂ）に示
される半導体装置は、図１（Ａ）および図１（Ｂ）と同様に、下部に酸化物半導体以外の
材料を用いたトランジスタ１６０を有し、上部に酸化物半導体を用いたトランジスタ１６
２および容量素子１６４を有するものである。本実施の形態で示す半導体装置は、絶縁層
１４４を設けない構造としているため、図１（Ａ）に示す半導体装置と比較して、作製工
程が簡略化され、製造コストが低減される。なお、ゲート電極１４８ａなどに起因する容
量を低減するために、絶縁層１４４を設けても良い。

【0152】

図６（Ａ）に示すトランジスタ１６２は、絶縁層１３８上に設けられた酸化物半導体層１
４０と、酸化物半導体層１４０と電気的に接続されているソース電極またはドレイン電極
１４２ａ、およびソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン
電極１４２ａ、およびソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４０を
覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４０と重畳するよ
うに設けられたゲート電極１４８ａと、を有する。なお、図６（Ａ）に示すトランジスタ
１６２は、トップゲート型であって、かつ酸化物半導体層１４０とソース電極またはドレ
イン電極１４２ａ等との接続が、酸化物半導体層１４０の上部表面を含む領域において行
われているため、トップゲート・トップコンタクト型と呼ぶことができる。

【0153】

〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、上部のトランジス
タ１６２の作製方法について、図７を参照して説明する。なお、下部のトランジスタ１６
０の作製方法については、図４に示す作製方法と同様であるため省略する。

【0154】

まず、層間絶縁層１２８、ソース電極またはドレイン電極１３０ａ、ソース電極またはド
レイン電極１３０ｂ、電極１３０ｃ上に、絶縁層１３８を形成し、絶縁層１３８に対し、
ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂ、電極
１３０ｃに達する開口を形成する（図７（Ａ）参照）。絶縁層１３８の材料および形成方
法は、図５（Ａ）を参照することができるため、説明は省略する。また、上述の開口はマ
スクを用いたエッチングなどの方法により形成することができる。

【0155】

次いで、絶縁層１３８上に、酸化物半導体層を形成し、マスクを用いたエッチングなどの
方法によって、該酸化物半導体層を加工して、島状の酸化物半導体層１４０を形成する（
図７（Ｂ）参照）。島状の酸化物半導体層１４０の材料および形成方法は、図５（Ｃ）を
参照することができるため、説明は省略する。

【0156】

次いで、絶縁層１３８、絶縁層１３８に設けられた開口、および島状の酸化物半導体層１
４０を覆うように導電層を形成し、マスクを用いたエッチングなどの方法によって、該導
電層を加工して、酸化物半導体層１４０に接するソース電極またはドレイン電極１４２ａ
、ソース電極またはドレイン電極１４２ｂ、電極１４２ｃおよび電極１４２ｄを形成する
。そして、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４
２ｂ、電極１４２ｃおよび電極１４２ｄを覆うように、ゲート絶縁層１４６を形成する（
図７（Ｃ）参照）。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン
電極１４２ｂ、電極１４２ｃ、及び電極１４２ｄの材料および形成方法は、図５（Ｂ）を
参照することができるため、説明は省略する。また、ゲート絶縁層１４６の材料および形
成方法は、図５（Ｄ）を参照することができるため、説明は省略する。

【0157】

次いで、ゲート絶縁層１４６上に、導電層を形成し、マスクを用いたエッチングなどの方
法によって、該導電層を加工して、ゲート電極１４８ａ、電極１４８ｂを形成する（図７
（Ｄ）参照）。ゲート電極１４８ａ、電極１４８ｂの材料および形成方法は、図５（Ｄ）
を参照することができるため、説明は省略する。

【0158】

次いで、ゲート絶縁層１４６、ゲート電極１４８ａ、電極１４８ｂを覆うように、保護絶
縁層１５０、層間絶縁層１５２を形成する（図７（Ｅ）参照）。保護絶縁層１５０および
層間絶縁層１５２の材料および形成方法は、図５（Ｅ）を参照することができるため、説
明は省略する。

【0159】

以上により、図６に示す半導体装置を作製することができる。

【0160】

（実施の形態３）
本実施の形態では、実施の形態１に示す半導体装置を複数用いて形成される半導体装置の
回路構成や動作などの一例について、図８および図９を用いて説明する。

【0161】

〈半導体装置の回路構成および動作〉
図８（Ａ）及び図８（Ｂ）は、図３（Ａ－１）に示す半導体装置（以下、メモリセル１９
０とも記載する。）を複数用いて形成される半導体装置の回路図である。図８（Ａ）は、
メモリセル１９０が直列に接続されたＮＡＮＤ型の半導体装置の回路図であり、図８（Ｂ
）は、メモリセル１９０が並列に接続されたＮＯＲ型の半導体装置の回路図である。

【0162】

図８（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、第２信
号線Ｓ２、ワード線ＷＬ、複数のメモリセル１９０を有する。各メモリセル１９０におい
て、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイ
ン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続されている。また、第
１信号線Ｓ１とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的
に接続され、第２信号線Ｓ２と、トランジスタ１６２のゲート電極とは、電気的に接続さ
れている。そして、ワード線ＷＬと、容量素子１６４の電極の他方は電気的に接続されて
いる。

【0163】

また、メモリセル１９０が有するトランジスタ１６０のソース電極は、隣接するメモリセ
ル１９０のトランジスタ１６０のドレイン電極と電気的に接続され、メモリセル１９０が
有するトランジスタ１６０のドレイン電極は、隣接するメモリセル１９０のトランジスタ
１６０のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセル
のうち、一方の端に設けられたメモリセル１９０が有するトランジスタ１６０のドレイン
電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのう
ち、他方の端に設けられたメモリセル１９０が有するトランジスタ１６０のソース電極は
、ソース線と電気的に接続される。なお、図８（Ａ）では、ソース線ＳＬ及びビット線Ｂ
Ｌを１本ずつ有する構成となっているが、これに限られることなく、ソース線ＳＬ及びビ
ット線ＢＬを複数本有する構成としてもよい。

【0164】

図８（Ａ）に示す半導体装置は、行ごとの書き込み動作及び読み出し動作を行う。書き込
み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ１６
２がオン状態となる電位を与え、書き込みを行う行のトランジスタ１６２をオン状態にす
る。これにより、指定した行のトランジスタ１６０のゲート電極に第１の信号線Ｓ１の電
位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行の
メモリセルにデータを書き込むことができる。

【0165】

また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬ
に、トランジスタ１６０のゲート電極の電荷に依らず、トランジスタ１６０がオン状態と
なるような電位を与え、読み出しを行う行以外のトランジスタ１６０をオン状態とする。
それから、ソース線ＳＬに定電位を与え、ビット線ＢＬを読み出し回路（図示しない。）
に接続する。ここで、ソース線ＳＬ－ビット線ＢＬ間の複数のトランジスタ１６０は、読
み出しを行う行を除いてオン状態なので、ソース線ＳＬ－ビット線ＢＬ間のコンダクタン
スは、読み出しを行う行のトランジスタ１６０の状態によって決定される。つまり、読み
出しを行う行のトランジスタ１６０のゲート電極が有する電荷によって、読み出し回路が
読み出すビット線ＢＬの電位が異なる。このようにして、指定した行のメモリセルからデ
ータを読み出すことができる。

【0166】

次に、図８（Ｂ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、
第２信号線Ｓ２、及びワード線ＷＬをそれぞれ複数本有し、複数のメモリセル１９０を有
する。各トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはド
レイン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続されている。また
、ソース線ＳＬとトランジスタ１６０のソース電極とは、電気的に接続され、ビット線Ｂ
Ｌとトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第１信号
線Ｓ１とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続
され、第２信号線Ｓ２と、トランジスタ１６２のゲート電極とは、電気的に接続されてい
る。そして、ワード線ＷＬと、容量素子１６４の電極の他方は電気的に接続されている。

【0167】

図８（Ｂ）に示す半導体装置は、行ごとの書き込み動作及び読み出し動作を行う。書き込
み動作は、上述の図８（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作は
次のように行われる。まず、読み出しを行う行のワード線ＷＬに、トランジスタ１６０の
ゲート電極が有する電荷に依って、トランジスタ１６０のオン状態またはオフ状態が選択
されるような電位を与える。それから、ソース線ＳＬに定電位を与え、ビット線ＢＬを読
み出し回路（図示しない。）に接続する。また、非選択行のトランジスタ１６０はオフ状
態とする。ここで、ソース線ＳＬ－ビット線ＢＬ間のコンダクタンスは、読み出しを行う
行のトランジスタ１６０の状態によって決定される。つまり、読み出しを行う行のトラン
ジスタ１６０のゲート電極の電位によって、読み出し回路が読み出すビット線ＢＬの電位
が異なる。このようにして、指定した行のメモリセルからデータを読み出すことができる
。

【0168】

図８（Ａ）及び図８（Ｂ）に示す半導体装置は、酸化物半導体以外の材料を用いたトラン
ジスタ１６０が十分な高速動作が可能なため、記憶内容の読み出しなどを高速に行うこと
が可能である。また、酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小
さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、
トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能で
ある。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に
与えられた電荷の保持が容易になり、また、記憶内容の読み出しが容易になる。

【0169】

ところで、以上のような複数のメモリセルから構成される半導体装置では、記憶容量あた
りの単価を抑制するに当たり、各メモリセルの占有面積を縮小することが課題となる。当
該課題を解決するためには、例えば、図８（Ａ）に示すＮＡＮＤ型の半導体装置において
、直列に接続されたトランジスタ１６０を図９（Ａ）の断面図に示すような構成とするこ
とにより、各メモリセルの占有面積を縮小することができる。なお、図９（Ａ）は、図９
（Ｂ）におけるＣ１－Ｃ２およびＤ１－Ｄ２の断面に相当する。

【0170】

図９（Ａ）に示す半導体装置は、基板１００に設けられたトランジスタ１６０が、高濃度
不純物領域１２０（単に不純物領域とも呼ぶ）と金属化合物領域１２４を介して、隣接す
るトランジスタ１６０と接続される構成とする。つまり、トランジスタ１６０に挟まれた
高濃度不純物領域１２０と金属化合物領域１２４は、一方のトランジスタ１６０のソース
領域かつ他方のトランジスタ１６０のドレイン領域として機能する。

【0171】

また、トランジスタ１６０を覆うように、層間絶縁層１２６及び層間絶縁層１２８が形成
されている。また、直列接続された複数のトランジスタ１６０の端では、層間絶縁層１２
６及び層間絶縁層１２８に形成された開口を通じて、金属化合物領域１２４と電気的に接
続される電極１９２が形成される。

【0172】

ここでトランジスタ１６０は、実施の形態１の図１に示すトランジスタ１６０とほぼ同様
の構成をとるので、詳細についてはそちらを参酌することができる。ただし、本実施の形
態では、トランジスタ１６０の高集積化を図るため、図１に示すサイドウォール絶縁層１
１８を設けない構成としている。

【0173】

また、図９（Ａ）に示す構成は、図８（Ａ）に示すＮＡＮＤ型の半導体装置だけでなく、
図８（Ｂ）に示すＮＯＲ型の半導体装置にも用いることができる。例えば、図８（Ｂ）に
おいて、隣接する列のメモリセルを左右対称になるように配置し、隣接する列のメモリセ
ルのトランジスタ１６０を、高濃度不純物領域１２０および金属化合物領域１２４を介し
て接続するような構成とすれば良い。この場合、少なくとも二つのトランジスタ１６０が
、高濃度不純物領域１２０および金属化合物領域１２４を介して接続されることになる。

【0174】

以上のような構成で複数のトランジスタ１６０を接続することにより、トランジスタ１６
０及びメモリセル１９０の高集積化を図ることができる。これにより、半導体装置の記憶
容量あたりの単価を抑制することができる。

【0175】

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。

【0176】

（実施の形態４）
次に、図１０に、半導体装置の構成の変形例を示す。

【0177】

図１０（Ａ）に示す半導体装置は、図１（Ａ）に示す半導体装置の変形例である。

【0178】

図１０（Ａ）に示す構成と、図１（Ａ）に示す構成との相違は、電極１３０ｃが基板１０
０に設けられた金属化合物領域と電気的に接続されている点にある。つまり、図１（Ａ）
に示す構成では、ソース電極またはドレイン電極１４２ａとゲート電極１１０とが電気的
に接続されているのに対して、図１０（Ａ）に示す構成では、ソース電極またはドレイン
電極１４２ａと金属化合物領域とが電気的に接続されている。

【0179】

図１０（Ａ）に示す構成とすることにより、先の実施の形態において示した半導体装置と
は、異なる回路構成の半導体装置が実現される。

【0180】

図１０（Ｂ）に示す半導体装置は、図６（Ａ）に示す半導体装置の変形例である。

【0181】

図１０（Ｂ）に示す構成と、図６（Ａ）に示す構成との相違は、電極１３０ｃが基板１０
０に設けられた金属化合物領域と電気的に接続されている点にある。つまり、図６（Ａ）
に示す構成では、ソース電極またはドレイン電極１４２ａとゲート電極１１０とが電気的
に接続されているのに対して、図１０（Ｂ）に示す構成では、ソース電極またはドレイン
電極１４２ａと金属化合物領域とが電気的に接続されている。

【0182】

図１０（Ｂ）に示す構成にすることにより、先の実施の形態において示した半導体装置と
は、異なる回路構成の半導体装置が実現される。

【0183】

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。

【0184】

（実施の形態５）
次に、先の実施の形態（実施の形態１など）におけるトランジスタ１６２などとして用い
ることができる、酸化物半導体を用いたトランジスタの作製方法の別の一例について、図
１１を参照して説明する。本実施の形態では、高純度化された酸化物半導体（特に非晶質
構造）を用いる場合について、詳細に説明する。なお、以下では、トップゲート型のトラ
ンジスタを例に挙げて説明するが、トランジスタの構成をトップゲート型に限る必要はな
い。

【0185】

まず、下層基板２００上に絶縁層２０２を形成する。それから、絶縁層２０２上に酸化物
半導体層２０６を形成する（図１１（Ａ）参照）。

【0186】

例えば、下層基板２００は、先の実施の形態の半導体装置（図１又は図６など）における
、層間絶縁層１２８より下部の構造体とすることができる。その詳細については、先の実
施の形態を参酌することができる。なお、下層基板２００の表面は可能な限り平坦である
ことが望ましい。例えば、化学的機械的研磨法（ＣＭＰ法）等によって、表面の高低差を
、５ｎｍ以下、好ましくは１ｎｍ以下とすればよい。または、表面粗さの二乗平均平方根
（ＲＭＳ）を２ｎｍ以下、好ましくは、０．４ｎｍ以下とすればよい。

【0187】

絶縁層２０２は下地として機能するものであり、先の実施の形態における絶縁層１３８や
絶縁層１４４などと同様に形成することができる。詳細については、先の実施の形態を参
酌すればよい。なお、絶縁層２０２は、できるだけ水素や水を含まないように形成するこ
とが望ましい。

【0188】

酸化物半導体層２０６は、四元系金属酸化物であるＩｎ－Ｓｎ－Ｇａ－Ｚｎ－Ｏ系や、三
元系金属酸化物であるＩｎ－Ｇａ－Ｚｎ－Ｏ系、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系、Ｉｎ－Ａｌ－
Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ａｌ－Ｇａ－Ｚｎ－Ｏ系、Ｓｎ－Ａｌ－Ｚｎ－Ｏ
系や、二元系金属酸化物であるＩｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｚｎ－Ｏ系、Ａｌ－Ｚｎ－Ｏ系
、Ｚｎ－Ｍｇ－Ｏ系、Ｓｎ－Ｍｇ－Ｏ系、Ｉｎ－Ｍｇ－Ｏ系や、Ｉｎ－Ｏ系、Ｓｎ－Ｏ系
、Ｚｎ－Ｏ系などの酸化物半導体を用いて形成することができる。

【0189】

中でも、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。

【0190】

Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ_３（ＺｎＯ）
_ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ_３（Ｚｎ
Ｏ）_ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム
（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、
コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、
Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ
、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出
されるものであり、あくまでも一例に過ぎないことを付記する。

【0191】

酸化物半導体層２０６をスパッタリング法で作製するためのターゲットとしては、Ｉｎ：
Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成式で表されるもの
を用いればよい。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］（ｘ＝１、ｙ＝
１）、（すなわち、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）の組
成比を有するターゲットなどを用いても良い。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５
［ａｔｏｍ比］（ｘ＝１、ｙ＝０．５）の組成比を有するターゲットや、Ｉｎ：Ｇａ：Ｚ
ｎ＝１：１：２［ａｔｏｍ比］（ｘ＝１、ｙ＝２）の組成比を有するターゲットや、Ｉｎ
：Ｇａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）の組成比を有するターゲッ
トを用いることもできる。

【0192】

金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、
さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いる
ことにより、緻密な構造の酸化物半導体層２０６を形成することが可能である。

【0193】

本実施の形態では、非晶質構造の酸化物半導体層２０６を、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の金
属酸化物ターゲットを用いるスパッタリング法により形成することとする。

【0194】

酸化物半導体層２０６の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲
気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である
。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下
（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適
である。

【0195】

酸化物半導体層２０６の形成の際には、例えば、減圧状態に保持された処理室内に基板を
保持し、基板の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下
となるように基板を熱する。そして、処理室内の水分を除去しつつ、水素や水などが除去
されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層２０６を形成する
。基板を熱しながら酸化物半導体層２０６を形成することにより、酸化物半導体層２０６
に含まれる不純物を低減することができる。また、スパッタリングによる損傷を軽減する
ことができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが
好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなど
を用いることができる。また、ターボ分子ポンプにコールドトラップを加えたものを用い
てもよい。クライオポンプを用いて排気することで、処理室から水素や水などが除去され
るため、酸化物半導体層２０６中の不純物濃度を低減できる。

【0196】

酸化物半導体層２０６の形成条件としては、例えば、基板とターゲットの間との距離が１
７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１０
０％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混
合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用い
ると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるた
め好ましい。酸化物半導体層２０６の厚さは、２ｎｍ以上２００ｎｍ以下、好ましくは５
ｎｍ以上３０ｎｍ以下とする。ただし、適用する酸化物半導体材料や、半導体装置の用途
などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択す
ればよい。

【0197】

なお、酸化物半導体層２０６をスパッタリング法により形成する前には、アルゴンガスを
導入してプラズマを発生させる逆スパッタリングを行い、絶縁層２０２の表面の付着物を
除去するのが好適である。ここで、逆スパッタリングとは、通常のスパッタリングにおい
ては、スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突
させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させ
る方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプ
ラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素
などによる雰囲気を適用してもよい。

【0198】

次に、マスクを用いたエッチングなどの方法によって酸化物半導体層２０６を加工して、
島状の酸化物半導体層２０６ａを形成する。

【0199】

酸化物半導体層２０６のエッチングには、ドライエッチング、ウェットエッチングのいず
れを用いても良い。もちろん、その両方を組み合わせて用いることもできる。酸化物半導
体層を所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチング
ガスやエッチング液、エッチング時間、温度等）は適宜設定する。酸化物半導体層２０６
のエッチングは、先の実施の形態における酸化物半導体層のエッチングと同様に行うこと
ができる。エッチング条件等の詳細については先の実施の形態を参酌すれば良い。

【0200】

その後、酸化物半導体層２０６ａに対して、熱処理（第１の熱処理）を行うことが望まし
い。この第１の熱処理によって酸化物半導体層２０６ａ中の、過剰な水素（水や水酸基を
含む）を除去し、酸化物半導体層の構造を整え、酸化物半導体層２０６ａ中のエネルギー
ギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００
℃以上５５０℃未満、または４００℃以上５００℃以下とする。なお、熱処理をエッチン
グ後に行う場合には、ウェットエッチングを用いる場合であっても、エッチングにかかる
時間を短縮することができるというメリットがある。

【0201】

熱処理は、例えば、抵抗発熱体などを用いた電気炉に下層基板２００を導入し、窒素雰囲
気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層２０６ａは
大気に触れさせず、水や水素の混入が生じないようにする。

【0202】

熱処理装置は電気炉に限る必要はなく、加熱されたガスなどの媒体からの熱伝導、または
熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置で
ある。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、ア
ルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性
気体が用いられる。

【0203】

例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に基板を投入し、数分間熱
した後、当該不活性ガス雰囲気から基板を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴ
Ａ処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため
、基板の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活
性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理
を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することがで
きるためである。

【0204】

なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。

【0205】

いずれにしても、第１の熱処理によって不純物を低減し、ｉ型化または実質的にｉ型化さ
れた酸化物半導体層２０６ａを形成することで、極めて優れた特性のトランジスタを実現
することができる。

【0206】

なお、第１の熱処理は、島状の酸化物半導体層２０６ａに加工する前の酸化物半導体層２
０６に行うこともできる。その場合には、第１の熱処理後に、加熱装置から下層基板２０
０を取り出し、フォトリソグラフィ工程を行うことになる。

【0207】

第１の熱処理には水素や水を除去する効果があるから、第１の熱処理を、脱水化処理、脱
水素化処理などと呼ぶこともできる。当該脱水化処理、脱水素化処理は、酸化物半導体層
の形成後や酸化物半導体層２０６ａ上にソース電極またはドレイン電極を積層させた後、
などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素
化処理は、一回に限らず複数回行っても良い。

【0208】

次に、酸化物半導体層２０６ａに接するように導電層を形成する。そして、導電層を選択
的にエッチングして、ソース電極またはドレイン電極２０８ａ、ソース電極またはドレイ
ン電極２０８ｂを形成する（図１１（Ｂ）参照）。当該工程は、先の実施の形態のソース
電極またはドレイン電極１４２ａなどに関する工程と同様である。詳細については、先の
実施の形態を参酌することができる。

【0209】

次に、酸化物半導体層２０６ａの一部に接するゲート絶縁層２１２を形成する。（図１１
（Ｃ）参照）。詳細については、先の実施の形態の絶縁層１３８に関する記載を参酌する
ことができる。

【0210】

ゲート絶縁層２１２の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱
処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５
０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行え
ばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層２１２が酸素を含む場合、酸化物半導体層２０６
ａに酸素を供給し、該酸化物半導体層２０６ａの酸素欠損を補填して、ｉ型（真性半導体
）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。

【0211】

なお、本実施の形態では、ゲート絶縁層２１２の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに特に限定されない。

【0212】

次に、ゲート絶縁層２１２上において酸化物半導体層２０６ａと重畳する領域にゲート電
極２１４を形成する（図１１（Ｄ）参照）。ゲート電極２１４は、ゲート絶縁層２１２上
に導電層を形成した後に、当該導電層を選択的にパターニングすることによって形成する
ことができる。詳細については、先の実施の形態のゲート電極１４８ａに関する記載を参
酌することができる。

【0213】

次に、ゲート絶縁層２１２およびゲート電極２１４上に、層間絶縁層２１６および層間絶
縁層２１８を形成する（図１１（Ｅ）参照）。層間絶縁層２１６および層間絶縁層２１８
は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸化
窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無
機絶縁材料を含む材料を用いて形成することができる。なお、本実施の形態では、層間絶
縁層２１６と層間絶縁層２１８の積層構造としているが、開示する発明の一態様はこれに
限定されない。１層としても良いし、３層以上の積層構造としても良い。

【0214】

なお、上記層間絶縁層２１８は、その表面が平坦になるように形成することが望ましい。
表面が平坦になるように層間絶縁層２１８を形成することで、層間絶縁層２１８上に、電
極や配線などを好適に形成することができるためである。

【0215】

以上により、高純度化された酸化物半導体層２０６ａを用いたトランジスタ２５０が完成
する（図１１（Ｅ）参照）。

【0216】

図１１（Ｅ）に示すトランジスタ２５０は、下層基板２００上に絶縁層２０２を介して設
けられた酸化物半導体層２０６ａと、酸化物半導体層２０６ａと電気的に接続するソース
電極またはドレイン電極２０８ａ、ソース電極またはドレイン電極２０８ｂと、酸化物半
導体層２０６ａ、ソース電極またはドレイン電極２０８ａ、ソース電極またはドレイン電
極２０８ｂを覆うゲート絶縁層２１２と、ゲート絶縁層２１２上のゲート電極２１４と、
ゲート絶縁層２１２及びゲート電極２１４上の層間絶縁層２１６と、層間絶縁層２１６上
の層間絶縁層２１８とを有する。

【0217】

本実施の形態において示すトランジスタ２５０では、酸化物半導体層２０６ａが高純度化
されているため、その水素濃度は、５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５
×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以
下となる。また、酸化物半導体層２０６ａのキャリア密度は、一般的なシリコンウェハに
おけるキャリア密度（１×１０^１４／ｃｍ^３程度）と比較して、十分に小さい値（例えば
、１×１０^１２／ｃｍ^３未満、より好ましくは、１．４５×１０^１０／ｃｍ^３未満）をと
る。そして、これにより、オフ電流が十分に小さくなる。例えば、チャネル長が１０μｍ
であり、酸化物半導体層の膜厚が３０ｎｍの場合において、ドレイン電圧が１Ｖ～１０Ｖ
程度の範囲である場合、オフ電流（ゲート－ソース間の電圧を０Ｖ以下としたときのドレ
イン電流）は、１×１０^－１３Ａ以下となる。または、室温でのオフ電流密度（オフ電流
をトランジスタのチャネル幅で除した値）は１×１０^－２０Ａ／μｍ（１０ｚＡ／μｍ）
から１×１０^－１９Ａ／μｍ（１００ｚＡ／μｍ）程度となる。

【0218】

なお、上述のトランジスタの特性は、オフ電流やオフ電流密度以外にも、オフ抵抗（トラ
ンジスタがオフのときの抵抗値）やオフ抵抗率（トランジスタがオフのときの抵抗率）を
用いて表現することができる。ここで、オフ抵抗Ｒは、オフ電流とドレイン電圧を用いて
、オームの法則から求められる値である。また、オフ抵抗率ρは、チャネル形成領域の断
面積Ａとチャネル長Ｌを用いて、ρ＝ＲＡ／Ｌから求められる値である。具体的には、上
述の場合、オフ抵抗率は１×１０^９Ω・ｍ以上（または１×１０^１０Ω・ｍ以上）となる
。なお、断面積Ａは、酸化物半導体層の厚さｄ、チャネル幅Ｗを用いて、Ａ＝ｄＷで表現
される。

【0219】

このように高純度化され、真性化された酸化物半導体層２０６ａを用いることで、トラン
ジスタのオフ電流を十分に低減することができる。

【0220】

なお、本実施の形態では、先の実施の形態に示すトランジスタ１６２に代えて、トランジ
スタ２５０を用いる場合を説明したが、開示する発明をこれに限定して解釈する必要はな
い。例えば、酸化物半導体の電気特性を十分に高めることで、集積回路を構成するトラン
ジスタを含むすべてのトランジスタに酸化物半導体を用いることも可能である。そして、
このような場合には、先の実施の形態に示すように積層構造である必要もない。ただし、
良好な回路動作を実現するために、酸化物半導体の電界効果移動度μは、μ＞１００ｃｍ
^２／Ｖ・ｓであることが望ましい。また、この場合、ガラス基板などの基板を用いて半導
体装置を形成することが可能である。

【0221】

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

【0222】

（実施の形態６）
次に、先の実施の形態（実施の形態１など）におけるトランジスタ１６２などとして用い
ることが可能な、酸化物半導体を用いたトランジスタの作製方法の別の一例について、図
１２を参照して説明する。本実施の形態では、酸化物半導体層として、結晶領域を有する
第１の酸化物半導体層と、第１の酸化物半導体層の結晶領域から結晶成長させた第２の酸
化物半導体層を用いる場合について、詳細に説明する。なお、以下では、トップゲート型
のトランジスタを例に挙げて説明するが、トランジスタの構成をトップゲート型に限る必
要はない。

【0223】

まず、下層基板３００上に絶縁層３０２を形成する。それから、絶縁層３０２上に第１の
酸化物半導体層を成膜し、第１の熱処理によって少なくとも第１の酸化物半導体層の表面
を含む領域を結晶化させて、第１の酸化物半導体層３０４を形成する（図１２（Ａ）参照
）。

【0224】

例えば、下層基板３００は、先の実施の形態の半導体装置（図１又は図６など）における
、層間絶縁層１２８より下部の構造体とすることができる。その詳細については、先の実
施の形態を参酌することができる。なお、下層基板３００の表面は可能な限り平坦である
ことが望ましい。例えば、化学的機械的研磨法（ＣＭＰ法）等によって、表面の高低差を
、５ｎｍ以下、好ましくは１ｎｍ以下とすればよい。または、表面粗さの二乗平均平方根
（ＲＭＳ）を２ｎｍ以下、好ましくは、０．４ｎｍ以下とすればよい。

【0225】

絶縁層３０２は下地として機能するものであり、先の実施の形態における絶縁層１３８や
絶縁層１４４などと同様に形成することができる。詳細については、先の実施の形態を参
酌すればよい。なお、絶縁層３０２は、できるだけ水素や水を含まないように形成するこ
とが望ましい。

【0226】

第１の酸化物半導体層は、先の実施の形態における酸化物半導体層２０６と同様に形成す
ることができる。第１の酸化物半導体層及びその成膜方法の詳細については、先の実施の
形態を参酌すればよい。ただし、本実施の形態では、第１の熱処理によって第１の酸化物
半導体層を意図的に結晶化させるため、結晶化が生じやすい酸化物半導体を用いて第１の
酸化物半導体層を形成することが望ましい。このような酸化物半導体としては、例えば、
ＺｎＯなどが挙げられる。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体であっても、例
えば、Ｚｎの濃度の高いものは結晶化しやすく、Ｚｎの金属元素（Ｉｎ、Ｇａ、Ｚｎ）に
占める割合が６０％以上のものは、この目的に用いるには望ましい。また、第１の酸化物
半導体層の厚さは、３ｎｍ以上１５ｎｍ以下とするのが望ましい。本実施の形態では一例
として５ｎｍの厚さとする。ただし、適用する酸化物半導体材料や半導体装置の用途など
により適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択すれば
よい。

【0227】

第１の熱処理の温度は、５５０℃以上８５０℃以下、好ましくは６００℃以上７５０℃以
下とする。また、熱処理の時間は、１分以上２４時間以下とすることが望ましい。なお、
熱処理の温度や、熱処理の時間は、酸化物半導体の種類などによって異なる。また、第１
の熱処理の雰囲気は、水素や水などを含まない雰囲気とすることが望ましい。例えば、水
が十分に除去された、窒素、酸素、希ガス（ヘリウム、ネオン、アルゴン等）雰囲気とす
ることができる。

【0228】

熱処理装置は、電気炉の他、加熱されたガスなどの媒体からの熱伝導、または熱輻射によ
って、被処理物を加熱する装置を用いることができる。例えば、ＧＲＴＡ（Ｇａｓ Ｒａ
ｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａ
ｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドラン
プ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラ
ンプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である
。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴ
ンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体
が用いられる。

【0229】

上述の第１の熱処理によって、少なくとも第１の酸化物半導体層の表面を含む領域が結晶
化する。当該結晶領域は、第１の酸化物半導体層表面から、第１の酸化物半導体層内部に
向かって結晶成長が進行することにより形成される領域である。なお、当該結晶領域は、
平均厚さが２ｎｍ以上１０ｎｍ以下の板状結晶を含む場合がある。また、当該結晶領域は
、酸化物半導体層の表面に略平行なａ－ｂ面を有し、該表面に対して略垂直な方向にｃ軸
配向する結晶を含む場合がある。ここで、略平行とは、平行方向から±１０°以内の状態
をいうものとし、略垂直とは、垂直方向から±１０°以内の状態を言うものとする。

【0230】

また、第１の熱処理によって結晶領域を形成すると共に、第１の酸化物半導体層中の水素
（水や水酸基を含む）などを除去することが望ましい。水素などの除去を行う場合には、
純度が、６Ｎ（９９．９９９９％）以上（即ち不純物の濃度が１ｐｐｍ以下）の窒素、酸
素、希ガス（ヘリウム、ネオン、アルゴン等）雰囲気において第１の熱処理を行うと良い
。より望ましくは、純度が７Ｎ（９９．９９９９９％）以上（即ち不純物の濃度が０．１
ｐｐｍ以下）の雰囲気である。また、Ｈ_２Ｏが２０ｐｐｍ以下の超乾燥空気中で、好まし
くは、Ｈ_２Ｏが１ｐｐｍ以下の超乾燥空気中で、第１の熱処理を行っても良い。

【0231】

また、第１の熱処理により結晶領域を形成すると共に、第１の酸化物半導体層に酸素を供
給することが望ましい。例えば、熱処理の雰囲気を酸素雰囲気などに変更することで、第
１の酸化物半導体層に酸素を供給することができる。

【0232】

本実施の形態では、第１の熱処理として、窒素雰囲気下で７００℃、１時間の熱処理を行
って酸化物半導体層から水素などを除去した後、雰囲気を酸素雰囲気に切り替えることで
、第１の酸化物半導体層内部に酸素を供給する。なお、第１の熱処理の主たる目的は結晶
領域の形成にあるから、水素などの除去や、酸素の供給を目的とする処理は別に行うこと
もできる。例えば、水素などを除去するため熱処理や、酸素を供給する処理を行った後に
、結晶化のための熱処理を行うことが可能である。

【0233】

このような第１の熱処理によって、結晶領域を有し、水素（水や水酸基を含む）などが除
去され、酸素が供給された第１の酸化物半導体層が得られる。

【0234】

次に、少なくとも表面を含む領域に結晶領域を有する第１の酸化物半導体層３０４上に、
第２の酸化物半導体層３０５を形成する（図１２（Ｂ）参照）。

【0235】

第２の酸化物半導体層３０５は、先の実施の形態における酸化物半導体層２０６と同様に
形成することができる。第２の酸化物半導体層３０５及びその成膜方法の詳細については
、先の実施の形態を参酌すればよい。ただし、第２の酸化物半導体層３０５は、第１の酸
化物半導体層３０４より厚く形成することが望ましい。また、第１の酸化物半導体層３０
４と第２の酸化物半導体層３０５の厚さの和が３ｎｍ以上５０ｎｍ以下となるように、第
２の酸化物半導体層３０５を形成することが望ましい。なお、適用する酸化物半導体材料
や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用
途などに応じて選択すればよい。

【0236】

第２の酸化物半導体層３０５には、第１の酸化物半導体層３０４と同一主成分の材料であ
って、結晶化後の格子定数が近接した材料（ミスマッチが１％以下）を用いることが望ま
しい。このような材料を用いる場合には、第２の酸化物半導体層３０５の結晶化において
、第１の酸化物半導体層３０４の結晶領域を種とする結晶成長が進行しやすいためである
。さらに、同一主成分材料である場合には、界面物性や電気的特性も良好になる。

【0237】

なお、結晶化によって所望の膜質が得られる場合には、異なる主成分の材料を用いて第２
の酸化物半導体層３０５を形成しても良い。

【0238】

次に、第２の酸化物半導体層３０５に第２の熱処理を行い、第１の酸化物半導体層３０４
の結晶領域を種として結晶成長させて、第２の酸化物半導体層３０６を形成する（図１２
（Ｃ））参照）。

【0239】

第２の熱処理の温度は、５５０℃以上８５０℃以下、好ましくは６００℃以上７５０℃以
下とする。第２の熱処理の加熱時間は１分以上１００時間以下とし、好ましくは５時間以
上２０時間以下とし、代表的には１０時間とする。なお、第２の熱処理においても、熱処
理の雰囲気には、水素や水などが含まれないことが望ましい。

【0240】

雰囲気の詳細および熱処理による効果は、第１の熱処理と同様である。また、用いること
ができる熱処理装置も、第１の熱処理の場合と同様である。例えば、第２の熱処理の昇温
時には炉の内部を窒素雰囲気とし、冷却時には炉の内部を酸素雰囲気とすることで、窒素
雰囲気で水素などの除去を、酸素雰囲気で酸素の供給を行うことができる。

【0241】

上述のような第２の熱処理を行うことにより、第１の酸化物半導体層３０４に形成された
結晶領域から第２の酸化物半導体層３０５全体に結晶成長を進行させて、第２の酸化物半
導体層３０６を形成することができる。また、水素（水や水酸基を含む）などが除去され
、酸素が供給された第２の酸化物半導体層３０６を形成することができる。また、第２の
熱処理によって、第１の酸化物半導体層３０４の結晶領域の配向性を高めることが可能で
ある。

【0242】

例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体材料を第２の酸化物半導体層３０６に用
いる場合、第２の酸化物半導体層３０６は、ＩｎＧａＯ_３（ＺｎＯ）_ｍ（ｍ：整数）で表
される結晶や、Ｉｎ_２Ｇａ_２ＺｎＯ_７（Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝２：２：１：７）で表さ
れる結晶などを含み得る。このような結晶は、第２の熱処理によって、そのｃ軸が、第２
の酸化物半導体層３０６ａの表面と略垂直な方向をとるように配向する。

【0243】

ここで、上述の結晶は、Ｉｎ、Ｇａ、Ｚｎのいずれかを含有し、ａ軸（ａ－ａｘｉｓ）お
よびｂ軸（ｂ－ａｘｉｓ）に平行なレイヤーの積層構造として捉えることができる。具体
的には、上述の結晶は、Ｉｎを含有するレイヤーと、Ｉｎを含有しないレイヤー（Ｇａま
たはＺｎを含有するレイヤー）が、ｃ軸方向に積層された構造を有する。

【0244】

Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体結晶では、Ｉｎを含有するレイヤーの面内方向、
すなわち、ａ軸およびｂ軸に平行な方向に関する導電性は良好である。これは、Ｉｎ－Ｇ
ａ－Ｚｎ－Ｏ系の酸化物半導体結晶では電気伝導が主としてＩｎによって制御されること
、および、一のＩｎの５ｓ軌道が、隣接するＩｎの５ｓ軌道と重なりを有することにより
、キャリアパスが形成されることによる。

【0245】

また、第１の酸化物半導体層３０４が絶縁層３０２との界面に非晶質領域を有するような
構造の場合、第２の熱処理を行うことにより、第１の酸化物半導体層３０４の表面に形成
されている結晶領域から第１の酸化物半導体層の下方に向かって結晶成長が進行し、該非
晶質領域が結晶化される場合もある。なお、絶縁層３０２を構成する材料や、熱処理の条
件などによっては、該非晶質領域が残存する場合もある。

【0246】

第１の酸化物半導体層３０４と第２の酸化物半導体層３０５とに同一主成分の酸化物半導
体材料を用いる場合、図１２（Ｃ）に示すように、第１の酸化物半導体層３０４と、第２
の酸化物半導体層３０６とが、同一の結晶構造を有する場合がある。このため、図１２（
Ｃ）では点線で示したが、第１の酸化物半導体層３０４と第２の酸化物半導体層３０６の
境界が判別できなくなり、第１の酸化物半導体層３０４と第２の酸化物半導体層３０６を
同一の層と見なせる場合もある。

【0247】

次に、マスクを用いたエッチングなどの方法によって第１の酸化物半導体層３０４及び第
２の酸化物半導体層３０６を加工して、島状の第１の酸化物半導体層３０４ａ及び第２の
酸化物半導体層３０６ａを形成する（図１２（Ｄ）参照）。なお、ここでは、第２の熱処
理の後に、島状の酸化物半導体への加工を行っているが、島状の酸化物半導体層への加工
後に、第２の熱処理を行っても良い。この場合、ウェットエッチングを用いる場合であっ
ても、エッチングにかかる時間を短縮することができるというメリットがある。

【0248】

第１の酸化物半導体層３０４及び第２の酸化物半導体層３０６のエッチングには、ドライ
エッチング、ウェットエッチングのいずれを用いても良い。もちろん、その両方を組み合
わせて用いることもできる。酸化物半導体層を所望の形状にエッチングできるよう、材料
に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）
は適宜設定する。第１の酸化物半導体層３０４及び第２の酸化物半導体層３０６のエッチ
ングは、先の実施の形態における酸化物半導体層のエッチングと同様に行うことができる
。詳細については、先の実施の形態を参酌すればよい。

【0249】

なお、酸化物半導体層のうち、チャネル形成領域となる領域は、平坦な表面を有している
ことが望ましい。例えば、第２の酸化物半導体層３０６表面の高低差は、ゲート電極と重
畳する領域（チャネル形成領域）において、１ｎｍ以下（好ましくは０．２ｎｍ以下）で
あると好適である。

【0250】

次に、第２の酸化物半導体層３０６ａに接するように導電層を形成する。それから、該導
電層を選択的にエッチングして、ソース電極またはドレイン電極３０８ａ、ソース電極ま
たはドレイン電極３０８ｂを形成する（図１２（Ｄ）参照）。ソース電極またはドレイン
電極３０８ａ、ソース電極またはドレイン電極３０８ｂは、先の実施の形態におけるソー
ス電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと同様に形
成することができる。詳細については、先の実施の形態を参酌すればよい。

【0251】

また、図１２（Ｄ）に示す工程で、第１の酸化物半導体層３０４ａおよび第２の酸化物半
導体層３０６ａの側面において、ソース電極またはドレイン電極３０８ａ、ソース電極ま
たはドレイン電極３０８ｂと接する結晶層が非晶質状態となることもある。このため、第
１の酸化物半導体層３０４ａおよび第２の酸化物半導体層３０６ａのすべての領域が結晶
構造であるとは限らない。

【0252】

次に、第２の酸化物半導体層３０６ａの一部に接するゲート絶縁層３１２を形成する。ゲ
ート絶縁層３１２は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。そ
の後、ゲート絶縁層３１２上の、第１の酸化物半導体層３０４ａ及び第２の酸化物半導体
層３０６ａと重畳する領域にゲート電極３１４を形成する。そして、ゲート絶縁層３１２
およびゲート電極３１４上に、層間絶縁層３１６および層間絶縁層３１８を形成する（図
１２（Ｅ）参照）。ゲート絶縁層３１２、ゲート電極３１４、層間絶縁層３１６および層
間絶縁層３１８は、先の実施の形態における絶縁層１３８、ゲート電極１４８ａ、層間絶
縁層２１６、層間絶縁層２１８などと同様に形成することができる。詳細については、先
の実施の形態を参酌すればよい。

【0253】

ゲート絶縁層３１２の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第３の熱
処理を行うのが望ましい。第３の熱処理の温度は、２００℃以上４５０℃以下、望ましく
は２５０℃以上３５０℃以下である。例えば、酸素を含む雰囲気下で２５０℃、１時間の
熱処理を行えばよい。第３の熱処理を行うことによって、トランジスタの電気的特性のば
らつきを軽減することができる。また、ゲート絶縁層３１２が酸素を含む絶縁層である場
合、第２の酸化物半導体層３０６ａに酸素を供給し、第２の酸化物半導体層３０６ａの酸
素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成
することもできる。

【0254】

なお、本実施の形態では、ゲート絶縁層３１２の形成後に第３の熱処理を行っているが、
第３の熱処理のタイミングはこれに限定されない。また、第２の熱処理など、他の処理に
よって第２の酸化物半導体層に酸素を供給している場合には、第３の熱処理は省略しても
良い。

【0255】

以上により、第１の酸化物半導体層３０４ａ、および、第１の酸化物半導体層３０４ａの
結晶領域から結晶成長させた第２の酸化物半導体層３０６ａを用いたトランジスタ３５０
が完成する（図１２（Ｅ）参照）。

【0256】

図１２（Ｅ）に示すトランジスタ３５０は、下層基板３００上に絶縁層３０２を介して設
けられた第１の酸化物半導体層３０４ａと、第１の酸化物半導体層３０４ａ上に設けられ
た第２の酸化物半導体層３０６ａと、第２の酸化物半導体層３０６ａと電気的に接続する
ソース電極またはドレイン電極３０８ａ、ソース電極またはドレイン電極３０８ｂと、第
２の酸化物半導体層３０６ａ、ソース電極またはドレイン電極３０８ａ、ソース電極また
はドレイン電極３０８ｂを覆うゲート絶縁層３１２と、ゲート絶縁層３１２上のゲート電
極３１４と、ゲート絶縁層３１２及びゲート電極３１４上の層間絶縁層３１６と、層間絶
縁層３１６上の層間絶縁層３１８とを有する。

【0257】

本実施の形態において示すトランジスタ３５０では、第１の酸化物半導体層３０４ａおよ
び第２の酸化物半導体層３０６ａが高純度化されているため、その水素濃度は、５×１０
^１９／ｃｍ^３以下、望ましくは５×１０^１８／ｃｍ^３以下、より望ましくは５×１０^１７
／ｃｍ^３以下となる。また、酸化物半導体層２０６ａのキャリア密度は、一般的なシリコ
ンウェハにおけるキャリア密度（１×１０^１４／ｃｍ^３程度）と比較して、十分に小さい
値（例えば、１×１０^１２／ｃｍ^３未満、より好ましくは、１．４５×１０^１０／ｃｍ^３
未満）をとる。そして、これにより、オフ電流が十分に小さくなる。例えば、チャネル長
が１０μｍであり、酸化物半導体層の膜厚が３０ｎｍの場合において、ドレイン電圧が１
Ｖ～１０Ｖ程度の範囲である場合、オフ電流（ゲート－ソース間の電圧を０Ｖ以下とした
ときのドレイン電流）は、１×１０^－１３Ａ以下となる。または、室温でのオフ電流密度
（オフ電流をトランジスタのチャネル幅で除した値）は１×１０^－２０Ａ／μｍ（１０ｚ
Ａ／μｍ）から１×１０^－１９Ａ／μｍ（１００ｚＡ／μｍ）程度となる。

【0258】

なお、上述のトランジスタの特性は、オフ電流やオフ電流密度以外にも、オフ抵抗（トラ
ンジスタがオフのときの抵抗値）やオフ抵抗率（トランジスタがオフのときの抵抗率）を
用いて表現することができる。ここで、オフ抵抗Ｒは、オフ電流とドレイン電圧を用いて
、オームの法則から求められる値である。また、オフ抵抗率ρは、チャネル形成領域の断
面積Ａとチャネル長Ｌを用いて、ρ＝ＲＡ／Ｌから求められる値である。具体的には、上
述の場合、オフ抵抗率は１×１０^９Ω・ｍ以上（または１×１０^１０Ω・ｍ以上）となる
。なお、断面積Ａは、酸化物半導体層の厚さｄ、チャネル幅Ｗを用いて、Ａ＝ｄＷで表現
される。

【0259】

このように高純度化され、真性化された第１の酸化物半導体層３０４ａおよび第２の酸化
物半導体層３０６ａを用いることで、トランジスタのオフ電流を十分に低減することがで
きる。

【0260】

さらに、本実施の形態では、酸化物半導体層として、結晶領域を有する第１の酸化物半導
体層３０４ａと、第１の酸化物半導体層３０４ａの結晶領域から結晶成長させた第２の酸
化物半導体層３０６ａを用いているため、電界効果移動度を向上させ、良好な電気特性を
有するトランジスタを実現することができる。

【0261】

なお、本実施の形態では、先の実施の形態に示すトランジスタ１６２に代えて、トランジ
スタ３５０を用いる場合を説明したが、開示する発明をこれに限定して解釈する必要はな
い。例えば、本実施の形態に示すトランジスタ３５０は、結晶領域を有する第１の酸化物
半導体層３０４ａ、および第１の酸化物半導体層３０４ａの結晶領域から結晶成長させた
第２の酸化物半導体層３０６ａを用いており、良好な電界効果移動度を有するので、集積
回路を構成するトランジスタを含むすべてのトランジスタに酸化物半導体を用いることが
可能である。そして、このような場合には、先の実施の形態に示すように積層構造である
必要もない。ただし、良好な回路動作を実現するために、酸化物半導体の電界効果移動度
μは、μ＞１００ｃｍ^２／Ｖ・ｓであることが望ましい。そして、この場合、ガラス基板
などの基板を用いて半導体装置を形成することが可能である。

【0262】

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

【0263】

（実施の形態７）
本実施の形態では、実施の形態１で示した半導体装置の作製方法とは異なる作製方法を説
明する。本実施の形態では、いわゆるダマシン法により、下部のトランジスタのゲート電
極を形成すると共に、その電極材料を用いて、上部のトランジスタのソース電極およびド
レイン電極等を形成することを特徴とする。

【0264】

まず、実施の形態１で示した方法により、図４（Ｇ）の状態を得る。この状態を図１３（
Ａ）に示す。そして、層間絶縁層１２６、層間絶縁層１２８をＣＭＰ法等で研磨し、ゲー
ト電極１１０の上面を露出せしめる。そして、選択的なエッチング法を用いて、ゲート電
極１１０をエッチングし、空孔部１２７を形成する（図１３（Ｂ）参照）。

【0265】

次に空孔部１２７を完全に埋めるような成膜方法で金属もしくは金属窒化物よりなる導電
層を形成する。導電層は単層でも積層でもよい。そして、導電層をエッチングして電極層
（ソース電極またはドレイン電極１４２ａおよびソース電極またはドレイン電極１４２ｂ
）を得る（図１３（Ｃ）参照）。この段階で、実施の形態１で示した図５（Ｂ）と同等な
構成となる。

【0266】

その後は、実施の形態１と同様に、島状の酸化物半導体層１４０、ゲート絶縁層１４６、
ゲート電極１４８ａおよび電極１４８ｂを形成する（図１３（Ｄ）参照）。ここで、注意
すべきことは、電極層（ソース電極またはドレイン電極１４２ａ）は下部のトランジスタ
のゲート電極であると同時に、上部のトランジスタのソース電極またはドレイン電極であ
るということである。本実施の形態では、実施の形態１で必要であった下部のトランジス
タのゲート電極１１０へのコンタクトホールを形成する工程を省略することができる。本
実施の形態では島状の酸化物半導体層１４０が層間絶縁層１２８と接触するので、島状の
酸化物半導体層１４０を形成する前に、層間絶縁層１２８の表面を十分に脱水素化してお
くことが望まれる。

【0267】

（実施の形態８）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図１４を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯
電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含
む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレ
ビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用す
る場合について説明する。

【0268】

図１４（Ａ）は、ノート型のパーソナルコンピュータであり、筐体４０１、筐体４０２、
表示部４０３、キーボード４０４などによって構成されている。筐体４０１と筐体４０２
内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み
及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノ
ート型のパーソナルコンピュータが実現される。

【0269】

図１４（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体４１１には、表示部４１３と、外
部インターフェイス４１５と、操作ボタン４１４等が設けられている。また、携帯情報端
末を操作するスタイラス４１２などを備えている。本体４１１内には、先の実施の形態に
示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長
期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。

【0270】

図１４（Ｃ）は、電子ペーパーを実装した電子書籍４２０であり、筐体４２１と筐体４２
３の２つの筐体で構成されている。筐体４２１及び筐体４２３には、それぞれ表示部４２
５及び表示部４２７が設けられている。筐体４２１と筐体４２３は、軸部４３７により接
続されており、該軸部４３７を軸として開閉動作を行うことができる。また、筐体４２１
は、電源４３１、操作キー４３３、スピーカー４３５などを備えている。筐体４２１、筐
体４２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。その
ため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力
が十分に低減された電子書籍が実現される。

【0271】

図１４（Ｄ）は、携帯電話機であり、筐体４４０と筐体４４１の２つの筐体で構成されて
いる。さらに、筐体４４０と筐体４４１は、スライドし、図１４（Ｄ）のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体４４１は、表示パネル４４２、スピーカー４４３、マイクロフォン４４４、ポイ
ンティングデバイス４４６、カメラ用レンズ４４７、外部接続端子４４８などを備えてい
る。また、筐体４４０は、携帯電話機の充電を行う太陽電池セル４４９、外部メモリスロ
ット４５０などを備えている。また、アンテナは、筐体４４１に内蔵されている。筐体４
４０と筐体４４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられてい
る。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ
消費電力が十分に低減された携帯電話機が実現される。

【0272】

図１４（Ｅ）は、デジタルカメラであり、本体４６１、表示部４６７、接眼部４６３、操
作スイッチ４６４、表示部４６５、バッテリー４６６などによって構成されている。本体
４６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書
き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減さ
れたデジタルカメラが実現される。

【0273】

図１４（Ｆ）は、テレビジョン装置４７０であり、筐体４７１、表示部４７３、スタンド
４７５などで構成されている。テレビジョン装置４７０の操作は、筐体４７１が備えるス
イッチや、リモコン操作機４８０により行うことができる。筐体４７１及びリモコン操作
機４８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書
き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減さ
れたテレビジョン装置が実現される。

【0274】

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、消費電力を低減した電子機器が実現される。

【実施例1】

【0275】

開示する発明の一態様にかかる半導体装置の書き換え可能回数につき調査した。本実施例
では、当該調査結果につき、図１５を参照して説明する。

【0276】

調査に用いた半導体装置は、図３（Ａ－１）に示す回路構成の半導体装置である。ここで
、トランジスタ１６２に相当するトランジスタには酸化物半導体を用いた。また、容量素
子１６４に相当する容量素子として、０．３３ｐＦの容量値のものを用いた。

【0277】

調査は、初期のメモリウィンドウ幅と、データの保持およびデータの書き込みを所定回数
繰り返した後のメモリウィンドウ幅とを比較することにより行った。データの保持および
データの書き込みは、図３（Ａ－１）における第３の配線に相当する配線に０Ｖ、または
５Ｖのいずれかを与え、第４の配線に相当する配線に、０Ｖ、または５Ｖのいずれかを与
えることにより行った。第４の配線に相当する配線の電位が０Ｖの場合には、トランジス
タ１６２に相当するトランジスタはオフ状態であるから、フローティングゲート部ＦＧに
与えられた電位が保持される。第４の配線に相当する配線の電位が５Ｖの場合には、トラ
ンジスタ１６２に相当するトランジスタはオン状態であるから、第３の配線に相当する配
線の電位がフローティングゲート部ＦＧに与えられる。

【0278】

メモリウィンドウ幅とは記憶装置の特性を示す指標の一つである。ここでは、異なる記憶
状態の間での、第５の配線に相当する配線の電位Ｖｃｇと、トランジスタ１６０に相当す
るトランジスタのドレイン電流Ｉｄとの関係を示す曲線（Ｖｃｇ－Ｉｄ曲線）の、シフト
量ΔＶｃｇをいうものとする。異なる記憶状態とは、フローティングゲート部ＦＧに０Ｖ
が与えられた状態（以下、Ｌｏｗ状態という）と、フローティングゲート部ＦＧに５Ｖが
与えられた状態（以下、Ｈｉｇｈ状態という）をいう。つまり、メモリウィンドウ幅は、
Ｌｏｗ状態とＨｉｇｈ状態において、電位Ｖｃｇの掃引を行うことで確認できる。

【0279】

図１５に、初期状態におけるメモリウィンドウ幅と、１×１０^９回の書き込みを行った後
のメモリウィンドウ幅の調査結果を示す。なお、図１５において、横軸はＶｃｇ（Ｖ）を
示し、縦軸はＩｄ（Ａ）を示す。図１５から、１×１０^９回の書き込み前後において、メ
モリウィンドウ幅が変化していないことが確認できる。１×１０^９回の書き込み前後にお
いてメモリウィンドウ幅が変化しないということは、少なくともこの間は、半導体装置が
劣化しないことを示すものである。

【0280】

上述のように、開示する発明の一態様に係る半導体装置は、保持および書き込みを多数回
繰り返しても特性が変化しない。つまり、開示する発明の一態様によって、極めて信頼性
の高い半導体装置が実現されるといえる。

【符号の説明】

【0281】

１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１２ 絶縁層
１１４ 不純物領域
１１６ チャネル形成領域
１１８ サイドウォール絶縁層
１２０ 高濃度不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ 電極
１３０ａ ソース電極またはドレイン電極
１３０ｂ ソース電極またはドレイン電極
１３０ｃ 電極
１３８ 絶縁層
１４０ 酸化物半導体層
１４０ａ 酸化物半導体層
１４０ｂ 酸化物半導体層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４２ｃ 電極
１４２ｄ 電極
１４４ 絶縁層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 電極
１５０ 保護絶縁層
１５２ 層間絶縁層
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１６６ トランジスタ
１９０ メモリセル
２００ 下層基板
２０２ 絶縁層
２０６ 酸化物半導体層
２０６ａ 酸化物半導体層
２０８ａ ソース電極またはドレイン電極
２０８ｂ ソース電極またはドレイン電極
２１２ ゲート絶縁層
２１４ ゲート電極
２１６ 層間絶縁層
２１８ 層間絶縁層
２５０ トランジスタ
３００ 下層基板
３０２ 絶縁層
３０４ 酸化物半導体層
３０４ａ 酸化物半導体層
３０５ 酸化物半導体層
３０６ 酸化物半導体層
３０６ａ 酸化物半導体層
３０８ａ ソース電極またはドレイン電極
３０８ｂ ソース電極またはドレイン電極
３１２ ゲート絶縁層
３１４ ゲート電極
３１６ 層間絶縁層
３１８ 層間絶縁層
３５０ トランジスタ
４０１ 筐体
４０２ 筐体
４０３ 表示部
４０４ キーボード
４１１ 本体
４１２ スタイラス
４１３ 表示部
４１４ 操作ボタン
４１５ 外部インターフェイス
４２０ 電子書籍
４２１ 筐体
４２３ 筐体
４２５ 表示部
４２７ 表示部
４３１ 電源
４３３ 操作キー
４３５ スピーカー
４３７ 軸部
４４０ 筐体
４４１ 筐体
４４２ 表示パネル
４４３ スピーカー
４４４ マイクロフォン
４４６ ポインティングデバイス
４４７ カメラ用レンズ
４４８ 外部接続端子
４４９ 太陽電池セル
４５０ 外部メモリスロット
４６１ 本体
４６３ 接眼部
４６４ 操作スイッチ
４６５ 表示部
４６６ バッテリー
４６７ 表示部
４７０ テレビジョン装置
４７１ 筐体
４７３ 表示部
４７５ スタンド
４８０ リモコン操作機

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】