特許 7554494 距離画像取得装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-11

(45)【発行日】2024-09-20

(54)【発明の名称】距離画像取得装置

(51)【国際特許分類】

   G01S 7/4863 20200101AFI20240912BHJP

   G01S 17/894 20200101ALI20240912BHJP

   G01C 3/06 20060101ALN20240912BHJP

   H04N 7/18 20060101ALN20240912BHJP

   H04N 25/76 20230101ALN20240912BHJP

【ＦＩ】

G01S7/4863

G01S17/894

G01C3/06 120Q

G01C3/06 140

H04N7/18 C

H04N25/76

【請求項の数】 10

(21)【出願番号】P 2022510481

(86)(22)【出願日】2021-03-22

(86)【国際出願番号】 JP2021011713

(87)【国際公開番号】W WO2021193532

(87)【国際公開日】2021-09-30

【審査請求日】2024-02-13

(31)【優先権主張番号】P 2020050759

(32)【優先日】2020-03-23

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】304023318

【氏名又は名称】国立大学法人静岡大学

(74)【代理人】

【識別番号】100088155

【弁理士】

【氏名又は名称】長谷川 芳樹

(74)【代理人】

【識別番号】100124800

【弁理士】

【氏名又は名称】諏澤 勇司

(74)【代理人】

【識別番号】100170818

【弁理士】

【氏名又は名称】小松 秀輝

(72)【発明者】

【氏名】川人 祥二

【審査官】九鬼 一慶

(56)【参考文献】

【文献】特開２００３－２４７８０９（ＪＰ，Ａ）

【文献】特開２０１４－０５９３０１（ＪＰ，Ａ）

【文献】特開平０８－２４８１３３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０１Ｓ ７／４８ － ７／５１

Ｇ０１Ｓ １７／００ －１７／９５

Ｇ０１Ｃ ３／０６

Ｈ０４Ｎ ７／１８

Ｈ０４Ｎ ２５／７６

(57)【特許請求の範囲】

【請求項1】

パルス光を発生させる光源と、
前記パルス光を、周期的なフレーム期間内で繰り返し発生させるように前記光源を制御する光源制御部と、
Ｎ行Ｍ列（Ｎ及びＭは２以上の整数）に配置され、受けた光に対応する電荷を生成する複数の画素回路部を含む画素アレイと、
前記画素アレイの周辺に配置されて、前記画素アレイの動作を制御する制御信号を前記画素アレイに提供する周辺回路と、を備え、
前記画素回路部は、
光を電荷に変換する光電変換領域、前記光電変換領域に近接して互いに離間して設けられると共に前記光電変換領域が発生した前記電荷を蓄積するキャパシタンス成分を有する第１～第Ｘ（Ｘは２以上の整数）の電荷読出領域、前記光電変換領域に近接して設けられると共に前記光電変換領域で発生した前記電荷を前記電荷読出領域を経由することなく排出するための電荷排出領域、前記光電変換領域と前記第１～第Ｘの電荷読出領域とに対応してそれぞれ設けられ、前記光電変換領域と前記第１～第Ｘの電荷読出領域との間における電荷転送のための転送制御パルスを印加するための第１～第Ｘの制御電極、及び前記光電変換領域から前記電荷排出領域への直接の電荷転送のための前記転送制御パルスを印加するための第Ｘ＋１の制御電極を有し、
前記光源制御部は、前記画素アレイにおける有感領域に前記パルス光に基づく戻り光が入射するように前記パルス光を発生させる動作を、前記有感領域を移動させながら繰り返し行い、
前記周辺回路は、転送制御パルスが印加されるように、前記制御信号を前記画素アレイに提供し、
前記転送制御パルスは、前記有感領域を構成する前記画素回路部において前記光電変換領域で発生した電荷を前記電荷読出領域に移動させると共に、前記有感領域に含まれない不感領域を構成する前記画素回路部において前記光電変換領域で発生した電荷を前記電荷排出領域に移動させる、距離画像取得装置。

【請求項2】

前記光源制御部は、
第ｊ行目（ｊは１以上Ｎ以下の整数）に含まれるすべての前記画素回路部の前記有感領域を露光するように、前記光源から前記パルス光を出射させる動作を行い、
前記周辺回路は、
第ｊ行目に含まれるすべての前記画素回路部の前記第１～第Ｘの制御電極に対して、前記光電変換領域から前記電荷読出領域への前記電荷の移動を許可する前記転送制御パルスが印加されるように、前記制御信号を前記画素アレイに提供する動作と、
前記不感領域に含まれるすべての前記画素回路部の前記第Ｘ＋１の制御電極に対して、前記光電変換領域から前記電荷排出領域への前記電荷の移動を許可する前記転送制御パルスが印加されるように、前記制御信号を前記画素アレイに提供する動作と、を行う、請求項１に記載の距離画像取得装置。

【請求項3】

前記光源制御部は、
第ｊ行目（ｊは１以上Ｎ以下の整数）に含まれる一部の前記画素回路部の前記有感領域を露光するように、前記光源から前記パルス光を出射させる動作を行い、
前記周辺回路は、
第ｊ行目に含まれる前記画素回路部の一部に含まれる前記第１～第Ｘの制御電極に対して、前記光電変換領域から前記電荷読出領域への前記電荷の移動を許可する前記転送制御パルスが印加されるように、前記制御信号を前記画素アレイに提供する動作と、
前記不感領域に含まれる前記画素回路部の前記第Ｘ＋１の制御電極のすべてに対して、前記光電変換領域から前記電荷排出領域への前記電荷の移動を許可する前記転送制御パルスが印加されるように、前記制御信号を前記画素アレイに提供する動作と、を行う、請求項１に記載の距離画像取得装置。

【請求項9】

前記画素回路部は、
入射パルス光を電荷に変換する機能を有する光電変換領域と、
前記光電変換領域から前記電荷を受けて、前記電荷に基づく電圧を出力する読出回路と、を有し、
前記画素回路部は、複数のｎ型ＭＯＳトランジスタを含んで構成され、
前記画素回路部は、ｐ型ＭＯＳトランジスタは含まない、請求項１～８の何れか一項に記載の距離画像取得装置。

【請求項10】

前記光源制御部は、
画素アレイを複数の領域に分割した分割画素アレイ領域において、
第ｊ行目（ｊは１以上Ｎ／Ｒ以下の整数（Ｒは行方向のアレイ分割数））に含まれる一部の前記画素回路部の前記有感領域を露光するように、前記光源から前記パルス光を出射させる動作を行い、
前記光源は、全ての前記分割画素アレイ領域に含まれる前記有感領域を同時に露光するように照射が分割され、
前記周辺回路は、
全ての前記分割画素アレイ領域の第ｊ行目に含まれる前記画素回路部の一部に含まれる前記第１～第Ｘの制御電極に対して、前記光電変換領域から前記電荷読出領域への前記電荷の移動を許可する前記転送制御パルスが印加されるように、前記制御信号を前記画素アレイに提供する動作と、
全ての前記分割画素アレイ領域の前記不感領域に含まれる前記画素回路部の前記第Ｘ＋１の制御電極のすべてに対して、前記光電変換領域から前記電荷排出領域への前記電荷の移動を許可する前記転送制御パルスが印加されるように、前記制御信号を前記画素アレイに提供する動作と、を行う、請求項３に記載の距離画像取得装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、画素ごとに距離情報を含む距離画像を取得する距離画像取得装置に関する。

【背景技術】

【0002】

従来から、光の飛行時間を用いて距離情報を含む画像信号を生成するセンサ装置が用いられている。光の飛行時間を利用して距離情報を得る方式は、いわゆるＴＯＦ（Time Of Flight）方式と呼ばれている。特許文献１には、ＴＯＦ法に基づくセンサ装置が開示されている。このセンサ装置は、電荷振り分け方式と称される方式を採用する。電荷振り分け方式は、光の入射に応じて発生した電荷をゲートのオン／オフによって２つの電荷蓄積部に振り分ける。そして、それぞれの電荷蓄積部に蓄積された電荷の比率に基づいて、対象物までの距離を得る。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００２－３９７１６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

距離画像取得装置は、露光動作と、読出動作と、を繰り返す。露光動作は、対象物に光を照射すると共に対象物からの戻り光に起因する電荷を蓄積する。読出動作は、蓄積された電荷に対応する電圧を読み出す。ここで、露光動作から次の露光動作までの時間間隔が長くなると、露光動作によって得られる測定対象物の状態と、測定対象物の実際の状態との間にずれが生じる。測定対象物の状態とは、測定対象物までの距離である。特に、測定対象物が高速移動するときに、このずれが顕著になる。

【0005】

そこで、本発明は、測定対象物の状態を良好に計測可能な距離画像取得装置を提供する。

【課題を解決するための手段】

【0006】

本発明の一形態である距離画像取得装置は、パルス光を発生させる光源と、パルス光を、周期的なフレーム期間内で繰り返し発生させるように光源を制御する光源制御部と、Ｎ行Ｍ列（Ｎ及びＭは２以上の整数）に配置され、受けた光に対応する電荷を生成する複数の画素回路部を含む画素アレイと、画素アレイの周辺に配置されて、画素アレイの動作を制御する制御信号を画素アレイに提供する周辺回路と、を備える。画素回路部は、光を電荷に変換する光電変換領域、光電変換領域に近接して互いに離間して設けられた第１～第Ｘ（Ｘは２以上の整数）の電荷読出領域、光電変換領域で発生した電荷を排出するための電荷排出領域、光電変換領域と第１～第Ｘの電荷読出領域とに対応してそれぞれ設けられ、光電変換領域と第１～第Ｘの電荷読出領域との間における電荷転送のための転送制御パルスを印加するための第１～第Ｘの制御電極、及び光電変換領域と電荷排出領域との間における電荷転送のための転送制御パルスを印加するための第Ｘ＋１の制御電極を有し、光源制御部は、画素アレイにおける有感領域にパルス光に基づく戻り光が入射するようにパルス光を発生させる動作を、有感領域を移動させながら繰り返し行い、周辺回路は、有感領域に含まれない不感領域を構成する画素回路部の第Ｘ＋１の制御電極に対して、光電変換領域から電荷排出領域への電荷の移動を許可する転送制御パルスが印加されるように、制御信号を画素アレイに提供する。

【0007】

この距離画像取得装置は、光源制御部が有感領域に戻り光が入射するようにパルス光を発生させたとき、不感領域には光電変換領域で発生した電荷を電荷排出領域に移動させる転送制御パルスを提供する。この動作によれば、戻り光が入射しない不感領域において、ノイズとなり得る電荷の蓄積が抑制される。その結果、不感領域が有感領域に切り替わるとき、戻り光に基づく電荷の蓄積の準備が整った状態が形成されている。つまり、不感領域から有感領域に素早く切り替えることができる。従って、パルス光を照射すると共に当該パルス光に起因する戻り光を受光する動作を、有感領域を移動させながら高速に繰り返すことが可能になる。照射動作及び受光動作の高速化及び繰り返しは、換言すると、いわゆる距離測定におけるフレーム期間内の光電荷の時間的オーバーサンプリング及び積算と同義である。従って、オーバーサンプリング及び積算によるローパスフィルタ効果によって、測定対象物が高速移動する場合であってもエリアシングの影響を受けることなく、良好な計測結果を得ることができる。

【0008】

一形態の距離画像取得装置において、光源制御部は、第ｊ行目（ｊは１以上Ｎ以下の整数）に含まれるすべての画素回路部の有感領域を露光するように、光源からパルス光を出射させる動作を行い、周辺回路は、第ｊ行目に含まれるすべての画素回路部の第１～第Ｘの制御電極に対して、光電変換領域から電荷読出領域への電荷の移動を許可する転送制御パルスが印加されるように、制御信号を画素アレイに提供する動作と、不感領域に含まれるすべての画素回路部の第Ｘ＋１の制御電極に対して、光電変換領域から電荷排出領域への電荷の移動を許可する転送制御パルスが印加されるように、制御信号を画素アレイに提供する動作と、を行ってもよい。この動作によれば、第ｊ行目に含まれる画素回路部を一括して、光電変換領域から電荷読出領域への電荷の移動を許可する状態に設定することが可能になる。さらに、第ｊ行目に含まれない画素回路部を一括して、光電変換領域から電荷排出領域への電荷の移動を許可する状態に設定することができる。

【0009】

一形態の距離画像取得装置において、光源制御部は、第ｊ行目（ｊは１以上Ｎ以下の整数）に含まれる一部の画素回路部の有感領域を露光するように、光源からパルス光を出射させる動作を行い、周辺回路は、第ｊ行目に含まれる画素回路部の一部に含まれる第１～第Ｘの制御電極に対して、光電変換領域から電荷読出領域への電荷の移動を許可する転送制御パルスが印加されるように、制御信号を画素アレイに提供する動作と、不感領域に含まれる画素回路部の第Ｘ＋１の制御電極のすべてに対して、光電変換領域から電荷排出領域への電荷の移動を許可する転送制御パルスが印加されるように、制御信号を画素アレイに提供する動作と、を行ってもよい。この動作によれば、画素アレイに含まれる所望の領域を有感領域とすることが可能になる。従って、画素アレイにおける有感領域をより緻密に設定することができる。

【0010】

一形態の距離画像取得装置は、転送制御パルスが、有感領域を構成する画素回路部において光電変換領域で発生した電荷を電荷読出領域に移動させると共に、不感領域を構成する画素回路部において光電変換領域で発生した電荷を電荷排出領域に移動させ、周辺回路及び光源制御部は、複数の有感領域に対する露光動作を複数回行った後に、電荷読出領域に蓄積された電荷に基づく電圧を出力させる読出動作を行ってもよい。この動作によれば、画素アレイの全体において複数回の露光動作を行った後に、画素アレイの全体から信号を読み出すことができる。

【0011】

一形態の距離画像取得装置は、転送制御パルスが、有感領域を構成する画素回路部において光電変換領域で発生した電荷を電荷読出領域に移動させると共に、不感領域を構成する画素回路部において光電変換領域で発生した電荷を電荷排出領域に移動させ、周辺回路及び光源制御部は、選択された有感領域に対する露光動作と、選択された有感領域を構成する画素回路部に対して電荷読出領域に蓄積された電荷に基づく電圧を出力させる読出動作と、を選択する有感領域を変更しながら繰り返し行ってもよい。この動作によれば、選択された有感領域ごとに露光動作と読出動作とを交互に行うことができる。

【0012】

一形態の距離画像取得装置は、転送制御パルスが、有感領域を構成する画素回路部において光電変換領域で発生した電荷を電荷読出領域に移動させると共に、不感領域を構成する画素回路部において光電変換領域で発生した電荷を電荷排出領域に移動させ、周辺回路及び光源制御部は、有感領域に対する露光動作と、電荷読出領域に蓄積された電荷に基づく電圧を出力させる読出動作と、を並行して行ってもよい。この動作によれば、ある領域における露光動作と別の領域における読出動作とが並行して行われる。従って、距離画像センサの動作をさらに高速化させることができる。

【0013】

一形態の距離画像取得装置の露光動作では、光源制御部が有感領域に対してパルス光を１回だけ発生させてもよい。この動作によっても、距離画像センサの動作をさらに高速化させることができる。

【0014】

一形態の距離画像取得装置の露光動作では、光源制御部が有感領域に対してパルス光を複数回発生させてもよい。この動作によっても、距離画像センサの動作をさらに高速化させることができる。

【0015】

一形態の距離画像取得装置の画素回路部は、入射パルス光を電荷に変換する機能を有する光電変換領域と、光電変換領域から電荷を受けて、電荷に基づく電圧を出力する読出回路と、を有してもよい。画素回路部は、複数のｎ型ＭＯＳトランジスタを含んで構成され、画素回路部は、ｐ型ＭＯＳトランジスタは含まない。

【0016】

一形態の距離画像取得装置の光源制御部は、画素アレイを複数の領域に分割した分割画素アレイ領域において、第ｊ行目（ｊは１以上Ｎ／Ｒ以下の整数（Ｒは行方向のアレイ分割数））に含まれる一部の画素回路部の有感領域を露光するように、光源からパルス光を出射させる動作を行ってもよい。光源は、全ての分割画素アレイ領域に含まれる有感領域を同時に露光するように照射が分割されてもよい。周辺回路は、全ての分割画素アレイ領域の第ｊ行目に含まれる画素回路部の一部に含まれる第１～第Ｘの制御電極に対して、光電変換領域から電荷読出領域への電荷の移動を許可する転送制御パルスが印加されるように、制御信号を画素アレイに提供する動作と、全ての分割画素アレイ領域の不感領域に含まれる画素回路部の第Ｘ＋１の制御電極のすべてに対して、光電変換領域から電荷排出領域への電荷の移動を許可する転送制御パルスが印加されるように、制御信号を画素アレイに提供する動作と、を行ってもよい。

【発明の効果】

【0017】

本発明によれば、測定対象物の状態を良好に計測可能な距離画像取得装置が提供される。

【図面の簡単な説明】

【0018】

【図1】図１は、光源の照射領域を説明するための図である。

【図2】図２は、画素アレイと周辺回路との接続構成を示す図である。

【図3】図３は、第１実施形態にかかる距離画像センサ１０の概略構成を示すブロック図である。

【図4】図４は、図１の距離画像センサ１０を用いた距離計算の原理を説明するためのタイミングチャートである。

【図5】図５は、図１の距離画像センサ１０の詳細構成を示すブロック図である。

【図6】図６は、図５のＮＯＲ型ドライバ回路４１_１の詳細な回路構成を示す図である。

【図7】図７は、図５のＮＯＲ型ドライバ回路４１_１，４１_２，４１_３，４１_４及びＮＡＮＤ型ドライバ回路４１_５と画素回路１３の合成キャパシタンスＣ_Ｇとの接続状態を示す回路図である。

【図8】図８は、読出回路を示す回路図である。

【図9】図９は、光源の動作と画素アレイの動作とを示すタイミングチャートである。

【図10】図１０は、光源の動作と画素アレイの動作とを説明するための図である。

【図11】図１１は、第２実施形態にかかる距離画像センサの詳細構成を示すブロック図である。

【図12】図１２は、距離画像センサ１０Ａにおいて生成される制御パルスＧ_１ｐ，Ｇ_１ｎの反転信号の波形及びＮＯＲ型ドライバ回路４１_１の出力信号Ｇ_１ｏｕｔの波形を示す図である。

【図13】図１３は、一般的なＣＭＯＳインバータ回路を用いた場合の入力制御パルスＶ_ＩＮに対する貫通電流Ｉの時間波形を示す図である。

【図14】図１４は、一般的なＣＭＯＳインバータ回路における入力制御パルスＶ_ＩＮと貫通電流Ｉとの関係を示すグラフである。

【図15】図１５は、第３実施形態にかかる距離画像センサの詳細構成を示すブロック図である。

【図16】図１６は、距離画像センサ１０Ｂにより生成される転送制御パルスＧ_１ｏｕｔ，Ｇ_２ｏｕｔの波形の一例を示す図である。

【図17】図１７は、画素回路１３の信号電荷処理領域１７における各領域の配置例を示す平面図である。

【図18】図１８は、画素回路１３の信号電荷処理領域１７における電位分布を示す図である。

【図19】図１９は、第４実施形態にかかる距離画像センサの詳細構成を示すブロック図である。

【図20】図２０は、第５実施形態にかかる距離画像センサの詳細構成を示すブロック図である。

【図21】図２１は、第６実施形態にかかる距離画像センサの詳細構成を示すブロック図である。

【図22】図２２は、第７実施形態の光源の照射領域を説明するための図である。

【図23】図２３は、第７実施形態の画素アレイと周辺回路との接続構成を示す図である。

【図24】図２４は、第７実施形態にかかる距離画像センサの詳細構成を示すブロック図である。

【図25】図２５は、第８実施形態にかかる距離画像センサの概略構成を示すブロック図である。

【図26】図２６は、第８実施形態にかかる距離画像センサの詳細構成を示すブロック図である。

【図27】図２７は、第８実施形態にかかる距離画像センサが有する駆動回路の詳細構成を示す回路図である。

【図28】図２８は、行スキャンパターン発生回路の詳細構成を示す回路図である。

【図29】図２９は、図２８に示す行スキャンパターン発生回路に関するタイミングチャートである。

【図30】図３０は、第８実施形態にかかる距離画像センサが有する画素回路の詳細構成を示す図である。

【図31】図３１は、図３０の画素回路に関する電位分布を示す図である。

【図32】図３２は、第９実施形態にかかる距離画像センサの詳細構成を示すブロック図である。

【図33】図３３は、第９実施形態の距離画像センサが有する画素切替回路の詳細構成を示す回路図である。

【図34】図３４は、第９実施形態にかかる距離画像センサが有する画素回路の詳細構成を示す図である。

【図35】図３５は、第１０実施形態にかかる距離画像センサの詳細構成を示すブロック図である。

【図36】図３６は、第１０実施形態にかかる距離画像センサが有する駆動回路の詳細構成を示す回路図である。

【図37】図３７は、第１０実施形態にかかる距離画像センサが有する画素回路の詳細構成を示す図である。

【図38】図３８は、第１変形例としての光源の動作と画素アレイの動作とを示すタイミングチャートである。

【図39】図３９は、第２変形例としての光源の動作と画素アレイの動作とを示すタイミングチャートである。

【図40】図４０は、第３変形例としての光源の動作と画素アレイの動作とを示すタイミングチャートである。

【図41】図４１は、第４変形例としての光源の動作と画素アレイの動作とを示すタイミングチャートである。

【図42】図４２は、第５変形例にかかる距離画像センサが有する画素回路の詳細構成を示す図である。

【図43】図４３は、図４２の画素回路に関する電位分布を示す図である。

【図44】図４４（ａ）は、第６変形例にかかるＮＯＲ型ドライバ回路を示す図である。図４４（ｂ）は、第７変形例にかかるＮＯＲ型ドライバ回路を示す図である。

【図45】図４５（ａ）は、第８変形例にかかるＮＯＲ型ドライバ回路を示す図である。図４５（ｂ）は、第９変形例にかかるＮＯＲ型ドライバ回路を示す図である。

【図46】図４６（ａ）は、第１０変形例にかかるＮＡＮＤ型ドライバ回路を示す図である。図４６（ｂ）は、第１１変形例にかかるＮＡＮＤ型ドライバ回路を示す図である。

【図47】図４７（ａ）は、第１２変形例にかかるＮＡＮＤ型ドライバ回路を示す図である。図４７（ｂ）は、第１３変形例にかかるＮＡＮＤ型ドライバ回路を示す図である。

【図48】図４８は、第１４変形例の距離画像取得装置が備える画素回路を示す図である。

【図49】図４９は、画素回路１３_１に入力される制御パルスを示す図である。

【図50】図５０は、第１４変形例の距離画像取得装置が備える別の画素回路を示す図である。

【図51】図５１は、第１５変形例の距離画像取得装置が備える画素回路を示す図である。

【図52】図５２は、第１５変形例の距離画像取得装置が備える別の画素回路を示す図である。

【図53】図５３は、第１５変形例の距離画像取得装置の動作を示すタイミングチャートである。

【図54】図５４（ａ）は、第１１実施形態の第１の動作態様における有感ピクセル領域と不感ピクセル領域とを示す図である。図５４（ｂ）は、第２の動作態様における有感ピクセル領域と不感ピクセル領域とを示す図である。図５４（ｃ）は、第３の動作態様における有感ピクセル領域と不感ピクセル領域とを示す図である。

【図55】図５５は、第１１実施形態の光源の動作と画素アレイの動作とを示すタイミングチャートである。

【図56】図５６は、第１６変形例の画素アレイと周辺回路との接続構成を示す図である。

【発明を実施するための形態】

【0019】

以下、添付図面を参照しながら本発明を実施するための形態を詳細に説明する。図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

【0020】

［第１実施形態］
まず、図１を参照して、第１実施形態にかかる距離画像取得装置１の機能及び構成の概略を説明する。距離画像取得装置１は、ラインスキャン光源を有し、有感／不感ピクセルスキャン機能を奏する。これらの構成要素と機能とによって、距離画像取得装置１は、飛行時間法に基づく距離画像を生成する。距離画像は、画素（ピクセル）毎に距離情報を含む。

【0021】

距離画像取得装置１は、光源１１と、距離画像センサ１０と、を有する。

【0022】

光源１１は、飛行時間（ＴＯＦ：Time Of Flight）方式による距離計測を行うために、対象物Ｓに照射するパルス光Ｌ_Ｐを発生させる装置である。光源１１は、例えば、発光ダイオードあるいはレーザダイオード等の半導体発光素子とその半導体発光素子を駆動する駆動回路とによって構成される。光源１１としては、近赤外領域、可視光領域等の波長領域の光を発生させる素子を用いることができる。

【0023】

光源１１は、ラインスキャン光源である。光源１１は、周期性を有すると共にライン（線状）または幅を有する帯状のパルス光Ｌ_Ｐを測定対象領域Ａに投影する。パルス光Ｌ_Ｐは、照射領域Ｒの延びる方向（Ｘ方向）と交差する方向（Ｙ方向）に沿って、測定対象領域Ａを一次元的に走査する。

【0024】

より詳細には、光源１１は、対象物Ｓを含む測定対象領域Ａに向けてパルス光Ｌ_Ｐを照射する。光源１１が出射するパルス光Ｌ_Ｐは、二次元状の広がりを有する。しかし、その縦横比は比較的大きい。例えば、照射領域Ｒの縦（Ｙ方向）対して、照射領域Ｒの横（Ｘ方向）が極めて大きい。つまり、光源１１は、実質的に一次元（線状）の光を照射するライン光源であってもよい。そうすると、パルス光Ｌ_Ｐは、測定対象領域Ａの一部に照射されることになる。そこで、光源１１は、測定対象領域Ａにおいてパルス光Ｌ_Ｐの照射位置を時間ごとに変更する。このように、照射位置を変更しながらパルス光Ｌ_Ｐを照射する動作を、スキャンまたは走査と称する。パルス光Ｌ_Ｐは、対象物Ｓにおいて反射する。反射した光は、距離画像センサ１０に入射する。つまり、反射した光は、入射パルス光Ｌ_Ｒ（戻り光）である。

【0025】

図２に示すように、距離画像センサ１０は、測定対象領域Ａからの反射光を受ける二次元の画素アレイ１４を有するイメージセンサである。画素アレイ１４は、当該入射パルス光Ｌ_Ｒを受ける二次元状に配置された複数の画素回路１３を有する。画素回路１３の詳細な構成は、のちの段落において詳細に説明する。

【0026】

つまり、距離画像センサ１０は、複数の画素回路（複数の画素回路部）１３を備える。複数の画素回路１３は、二次元方向（例えば、列方向および行方向）に二次元アレイ状に配列されてイメージセンサを構成し、対象物Ｓによってパルス光Ｌ_Ｐが反射されて生じた入射パルス光Ｌ_Ｒを光電変換することにより検出信号を生成する。また、この距離画像センサ１０は、距離画像の生成のために、光源１１と演算回路１２とともに使用される。

【0027】

なお、以下の説明において、個々の構成要素を区別する必要がある場合に、「画素回路１３_１，１３_２，１３_３，１３_４，１３_５」等の添え字を付した参照番号を用いる。一方、個々の構成要素を区別する必要がない場合には、「画素回路１３」との添え字を付さない参照番号を用いる。

【0028】

距離画像センサ１０は、光源１１からのパルス光Ｌ_Ｐの走査に同期して、パルス光Ｌ_Ｐに起因する入射パルス光Ｌ_Ｒが入射する画素領域の走査を行う。この動作は、演算回路１２及び周辺回路３１から提供される制御パルスによって制御される。

【0029】

演算回路１２は、ＣＰＵ、ＲＡＭ、ＲＯＭ、及び入出力装置等を含むワンチップマイクロコンピュータ等の専用の集積回路によって構成されてもよいし、パーソナルコンピュータ等の汎用コンピュータによって構成されてもよい。

【0030】

演算回路１２は、距離画像センサ１０及び光源１１に電気的に接続され、複数の画素回路１３によって生成された検出信号を用いて、対象物Ｓに関する距離情報を画素ごとに演算し、画素ごとの距離情報が反映された二次元画像情報を含む距離画像を生成及び出力する。この機能は、演算回路１２の信号処理部１２ｃによって行われる。また、演算回路１２は、光源１１によるパルス光Ｌ_Ｐの照射タイミングを制御する光源制御部１２ａも有する。さらに、演算回路１２は、画素回路１３を駆動するための画素制御部１２ｂも有する。

【0031】

演算回路１２は、周辺回路３１に接続される。演算回路１２は、周辺回路３１に対して制御信号を与える。

【0032】

周辺回路３１は、制御信号を画素アレイ１４に提供する。制御信号は、制御パルスＧ_１～Ｇ_４、Ｇ_Ｄ、論理パルスＥ_{ＳＲ（ｊ）}、これらの反転信号の少なくとも一つを含む。さらに、制御信号は、制御パルスＧ_１～Ｇ_４、Ｇ_Ｄ、論理パルスＥ_{ＳＲ（ｊ）}、これらの反転信号から選択されるパルスによって生成される転送制御パルスＧ_１ｏｕｔ～Ｇ_４ｏｕｔ，Ｇ_Ｄｏｕｔを含む。周辺回路３１は、分配回路３３と、画素切替回路３４と、読出制御回路２７と、を有する。分配回路３３及び画素切替回路３４は、画素回路１３の感度を複数の行の単位（一行以上）で有感／不感に設定する。読出制御回路２７は、数行の単位（一行以上）で、信号を読み出す走査回路である。なお、「画素の感度」、「画素を有感にする」、「画素を不感にする」の意味は、のちの説明において詳細に説明する。

【0033】

分配回路３３は、画素アレイ１４に電気的に接続され、複数の画素回路１３に対して制御パルスＧ_１～Ｇ_４、Ｇ_Ｄを提供する。画素切替回路３４は、画素アレイ１４に電気的に接続され、複数の画素回路１３に対して論理パルスを提供する。分配回路３３及び画素切替回路３４は、画素回路１３の感度を１行以上の複数の行単位で有感または不感に設定する。つまり、分配回路３３及び画素切替回路３４は、ピクセルの有感・不感走査回路である。分配回路３３及び画素切替回路３４は、光源制御部１２ａと協働して、照射領域Ｒと、有感ピクセル領域ＡＥ（有感領域）及び不感ピクセル領域ＡＮ（不感領域）と、を位置的及び時間的に同期させる。この制御は、１回のフレーム内において複数回実行する。

【0034】

読出制御回路２７は、画素アレイ１４に電気的に接続され、複数の画素回路１３に対して読出動作のための制御パルスを提供する。読出制御回路２７は、後述する有感ピクセル領域ＡＥの範囲に等しい１行以上の行単位で画素回路１３から信号を読み出すための制御パルスを提供する。つまり、読出制御回路２７は、読出走査回路である。

【0035】

以下、画素回路１３及び演算回路１２の構成について、図３を参照しながら詳細に説明する。

【0036】

まず、画素回路１３の構成について説明する。画素回路１３は、半導体素子によって構成され、入射パルス光Ｌ_Ｒを電荷に変換する機能を有する光電変換領域２１と、光電変換領域２１に近接し、かつ互いに離間して設けられた第１～第４の電荷読出領域２２_１～２２_４及び電荷排出領域２３と、第１～第４の電荷読出領域２２_１～２２_４及び電荷排出領域２３のそれぞれに対応して設けられ、光電変換領域２１からそれぞれの領域との間における電荷転送のための転送制御パルスを印加するための第１～第４の制御電極２５_１～２５_４及び第５の制御電極２５_Ｄと、第１～第４の電荷読出領域２２_１～２２_４のそれぞれから検出信号を読み出すための電圧検出手段２６_１～２６_４と、を含む。電圧検出手段２６_１～２６_４は、例えば、ソースフォロワアンプを含む増幅器である。電圧検出手段２６_１～２６_４は、演算回路１２からの制御によって、選択的にそれぞれの電荷読出領域２２_１～２２_４の基準電位を基準にした電圧を検出及び増幅する。電圧検出手段２６_１～２６_４は、増幅した電圧を検出信号として演算回路１２に出力する。

【0037】

ここで、画素回路１３は、画素の感度を無くすことによって画素回路１３を光に対して不感にする構成を有する。ここでいう光とは、パルス光Ｌ_Ｐに起因する入射パルス光Ｌ_Ｒやパルス光Ｌ_Ｐに起因しない背景光などを含む。「画素の感度を無くす」及び「入射パルス光Ｌ_Ｒに対して不感」とは、光電変換領域２１において生じた電荷が電荷読出領域２２_１～２２_４に読み出されることがない状態をいう。換言すると、「画素の感度を無くす」及び「入射パルス光Ｌ_Ｒに対して不感」とは、光電変換領域２１において生じた電荷を電荷排出領域２３に移動させる状態をいう。そして、「画素の感度を無くす」構成及び「入射パルス光Ｌ_Ｒに対して不感」にする構成とは、ドレインである電荷排出領域２３及びドレインゲートである制御電極２５_Ｄである。

【0038】

画素回路１３は、例えば、シリコン基板等のｐ型半導体基板上に形成される。すなわち、光電変換領域２１は、ｐ型半導体基板上に順に形成された、ｐ型の半導体からなる活性領域形成層、ｎ型の表面埋込領域、ｐ型のピニング層、及び絶縁膜からなる画素形成領域の中央部に設けられる。そして、光電変換領域２１に近接するように互いに離間した位置に活性領域形成層よりも高不純物濃度のｎ型の電荷読出領域２２_１～２２_４及び電荷排出領域２３が形成される。絶縁膜上の光電変換領域２１から電荷読出領域２２_１～２２_４及び電荷排出領域２３のそれぞれに至る電荷移動経路上のそれぞれには、制御電極２５_１～２５_４，２５_Ｄが設けられる。ここで、制御電極２５_１～２５_４，２５_Ｄは、それぞれ、電荷移動経路上に設けられてもよい。制御電極２５_１～２５_４，２５_Ｄは、電荷移動経路を両側から挟むように複数の電極部に分離して設けられてもよい。

【0039】

上記構成の画素回路１３においては、後述する演算回路１２から制御電極２５_１～２５_４，２５_Ｄに対して、互いに位相の異なる転送制御パルスが印加される。これにより、表面埋込領域の空乏化電位が順次変化する。その結果、電荷移動経路のいずれかに電荷が輸送されるような電位勾配が順次形成される。その結果、光電変換領域２１の表面埋込領域で発生した多数キャリア（電荷）は、電荷読出領域２２_１～２２_４及び電荷排出領域２３のいずれかに移動する。

【0040】

次に、演算回路１２の機能構成について説明する。

【0041】

演算回路１２は、光源１１によるパルス光Ｌ_Ｐの発光タイミング、パルス光Ｌ_Ｐの強度、及びパルス光Ｌ_Ｐのパルス幅を制御する。具体的には、所定の持続時間Ｔ_０のパルス光Ｌ_Ｐを、あらかじめ設定された距離計算の繰り返し期間である１フレームの期間内で繰り返し発生させるように制御する（光源制御部１２ａ）。また、演算回路１２は、制御電極２５_１～２５_４，２５_Ｄのそれぞれに、異なる位相の転送制御パルスを印加する機能を有する（画素制御部１２ｂ）。すなわち、１フレーム期間内のパルス光Ｌ_Ｐのそれぞれの発生タイミングに対応して、距離画像センサ１０の周辺回路３１を経由して、制御電極２５_１～２５_４に順次位相をずらした転送制御パルスを印加する。さらに演算回路１２は、距離画像センサ１０の周辺回路３１を経由して、これらの転送制御パルスの印加タイミングの前において、光電変換領域２１で発生した電荷を電荷排出領域２３に排出させるための転送制御パルスを制御電極２５_Ｄに印加する。

【0042】

演算回路１２の光源制御部１２ａは、光源１１を制御して、測定対象領域Ａの一部に対してパルス光Ｌ_Ｐを照射させる。つまり、パルス光Ｌ_Ｐは、測定対象領域Ａの全領域に対して一括して照射されない。本実施形態において、パルス光Ｌ_Ｐの照射領域Ｒは、測定対象領域Ａの幅方向Ｘに延びる矩形形状の領域である。照射領域Ｒの幅は、測定対象領域Ａの幅と一致してよい。そして、照射領域Ｒは、測定対象領域Ａの高さ方向（Ｙ方向）に並ぶように設定される。

【0043】

演算回路１２は、光源１１から出射するパルス光Ｌ_Ｐの照射領域Ｒの位置を制御する。演算回路１２は、光源１１を制御して、ある領域を照射領域Ｒとして設定し、当該領域にパルス光Ｌ_Ｐを照射する。演算回路１２は、照射領域Ｒが下方に順次移動するように、光源１１を制御してパルス光Ｌ_Ｐを照射する。

【0044】

パルス光Ｌ_Ｐを照射する順番は、上記の態様に限定されない。上記のように、上から下に順に照射する態様に代えて、下から上に順に照射する順番でもよい。また、上から下に照射する態様において、ひとつおきに照射する態様でもよい。

【0045】

演算回路１２は、画素回路１３ごとの距離の計算を複数のフレームごとに繰り返し実行し、その結果得られた距離情報を含む距離画像を繰り返し生成する（信号処理部１２ｃ）。すなわち、演算回路１２は、画素回路１３の電圧検出手段２６_１～２６_４から出力された検出信号を基に、距離情報を算出する。そして、演算回路１２は、各画素回路１３に対応する距離情報を含む距離画像を生成して外部装置に出力する。出力先の外部装置としては、例えば、表示装置、通信インターフェース装置等の出力デバイスが挙げられる。

【0046】

図４は、演算回路１２による距離計算の原理を説明するためのタイミングチャートである。図４には、演算回路１２によって制御される各種信号のタイミング及び画素回路１３の各領域に電荷が蓄積されるタイミングを示す。図４は上から順番に、パルス光Ｌ_Ｐの発光タイミング、制御電極２５_１～２５_４，２５_Ｄに印加される転送制御パルスの印加タイミング、第１～第４の電荷読出領域２２_１～２２_４における電荷蓄積タイミングを示す。このように、パルス光Ｌ_Ｐの持続時間Ｔ_０の発光タイミングに対応して、制御電極２５_１～２５_４，２５_Ｄに互いに重ならないように続けて持続時間Ｔ_０の転送制御パルスが印加される。

【0047】

このような機能により、入射パルス光Ｌ_Ｒが光電変換されることにより光電変換領域２１で発生した電荷が、入射パルス光Ｌ_Ｒのパルス光Ｌ_Ｐに対する遅れ時間Ｔ_Ｄに対応した比率で、２つの電荷読出領域２２_２，２２_３、あるいは２つの電荷読出領域２２_３，２２_４に分配される。ここでは、パルス光Ｌ_Ｐの持続時間Ｔ_０の発光タイミングと、制御電極２５_１の転送制御パルスの印加タイミングとの関係を設定する。その結果、電荷読出領域２２_１には、制御電極２５_１の転送制御パルスで規定される時間ウィンドウで背景光及び暗電流等のノイズに起因する電荷量Ｎ_Ｂの電荷のみが輸送される。これに対して、入射パルス光Ｌ_Ｒの到達タイミングが制御電極２５_２，２５_３の２つの転送制御パルスで規定される２つの時間ウィンドウにまたがった場合には、電荷読出領域２２_２には電荷量Ｎ_Ｂに遅れ時間Ｔ_Ｄに対応して分配された電荷量Ｎ_ｓｍ１が加算された電荷が輸送される。一方、電荷読出領域２２_３には、電荷量Ｎ_Ｂに遅れ時間Ｔ_Ｄに対応して分配された電荷量Ｎ_ｓｍ２が加算された電荷が輸送される。その一方で、入射パルス光Ｌ_Ｒの到達タイミングが制御電極２５_３，２５_４の２つの転送制御パルスで規定される２つの時間ウィンドウにまたがった場合には、電荷読出領域２２_３には電荷量Ｎ_Ｂに遅れ時間Ｔ_Ｄに対応して分配された電荷量Ｎ_ｓｍ１が加算された電荷が輸送される。一方、電荷読出領域２２_４には、電荷量Ｎ_Ｂに遅れ時間Ｔ_Ｄに対応して分配された電荷量Ｎ_ｓｍ２が加算された電荷が輸送される。

【0048】

上記のような現象を利用して、演算回路１２においては、複数のフレームに対応して、電荷量Ｎ_Ｂを除いた電荷量Ｎ_ｓｍ１の蓄積量と電荷量Ｎ_Ｂを除いた電荷量Ｎ_ｓｍ２の蓄積量との比率を計算する。その結果、遅れ時間Ｔ_Ｄに対応した対象物Ｓの距離を計算することができる。

【0049】

以下、距離画像センサ１０の構成の詳細についてさらに説明する。

【0050】

図５は、距離画像センサ１０の詳細構成を示すブロック図である。なお、図５においては、距離画像センサ１０の一部の画素回路１３を示しており、要部についてはその回路構成を図示している。距離画像センサ１０は、二次元アレイ状に配列された複数の画素回路１３に加え、それらの画素回路１３の周辺部に配置された周辺回路３１を含む。この周辺回路３１は、画素回路１３と同一の半導体基板上の複数の画素回路１３の配置エリアの周辺部に設けられる。

【0051】

周辺回路３１は、演算回路１２から印加された制御電極２５_１，２５_２，２５_３，２５_４，２５_Ｄ用の制御パルスＧ_１，Ｇ_２，Ｇ_３，Ｇ_４，Ｇ_Ｄを分配する分配回路３３と、分配回路３３から出力されたそれぞれの制御パルスＧ_１，Ｇ_２，Ｇ_３，Ｇ_４，Ｇ_Ｄを反転及び整形して出力するインバータ回路３５_１，３５_２，３５_３，３５_４，３５_５と、を含む。インバータ回路３５_１，３５_２，３５_３，３５_４，３５_５は、インバータ回路ユニット３８を構成する。１組のインバータ回路３５_１，３５_２，３５_３，３５_４，３５_５は、それぞれ、各画素回路１３に含まれる制御電極２５_１，２５_２，２５_３，２５_４，２５_Ｄの個数に対応する個数で行方向（図５の横方向）に隣接する画素回路１３を含む画素回路群１５ごとに、行方向に繰り返し設けられる。そして、制御電極２５_１，２５_２，２５_３，２５_４，２５_Ｄの個数に対応する個数のインバータ回路３５_１，３５_２，３５_３，３５_４，３５_５は、それぞれ、画素回路群１５における隣接する別々の２つの画素回路１３の間の周辺部に位置するように、行方向（Ｘ方向）に並んで配置される。

【0052】

これらのインバータ回路３５_１，３５_２，３５_３，３５_４，３５_５は、それぞれ、相補的に動作するトランジスタ対であるｐ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（ｐ型ＭＯＳトランジスタ）３７とｎ型ＭＯＳトランジスタ（ｎ型ＭＯＳトランジスタ）３９とが直列に接続されて構成されるＣＭＯＳ（Complementary ＭＯＳ）インバータ回路である。詳細には、ｐ型ＭＯＳトランジスタ３７のドレインとｎ型ＭＯＳトランジスタ３９のドレインとが互いに接続される。ｐ型ＭＯＳトランジスタ３７のソースがハイ電位線Ｖ_ＤＨに接続される。ｎ型ＭＯＳトランジスタ３９のソースがロー電位線Ｖ_ＤＬに接続される。ｐ型ＭＯＳトランジスタ３７のゲートとｎ型ＭＯＳトランジスタ３９のゲートとが入力端子として、分配回路３３の制御パルスＧ_１，Ｇ_２，Ｇ_３，Ｇ_４，Ｇ_Ｄのそれぞれの出力に共通に接続される。そして、ｐ型ＭＯＳトランジスタ３７のドレインとｎ型ＭＯＳトランジスタ３９のドレインとの接続点が、それぞれのインバータ回路３５_１，３５_２，３５_３，３５_４，３５_５の出力端子として、画素回路群１５に接続される。これにより、それぞれのインバータ回路３５_１，３５_２，３５_３，３５_４，３５_５から画素回路群１５に制御パルスＧ_１，Ｇ_２，Ｇ_３，Ｇ_４，Ｇ_Ｄの反転信号が出力される。

【0053】

さらに、周辺回路３１は、画素切替回路３４を含む。画素切替回路３４は、画素回路１３の有感及び不感を相互に切り替える。ここで、画素回路１３が有感であるとは、電荷読出領域２２_１～２２_４に電荷を蓄積可能な状態をいう。より詳細には、有感とは、光電変換領域２１から電荷読出領域２２_１～２２_４のいずれかに電荷を転送可能な状態である。換言すると、有感とは、光電変換領域２１からドレインである電荷排出領域２３に電荷を転送しない状態である。画素回路１３が不感であるとは、電荷読出領域２２_１～２２_４に電荷を蓄積しない状態をいう。より詳細には、不感とは、光電変換領域２１から電荷読出領域２２のいずれにも電荷を転送しない状態である。換言すると、不感とは、光電変換領域２１からドレインである電荷排出領域２３に電荷を転送する状態である。

【0054】

画素切替回路３４は、論理パルスＥ_{ＳＲ（ｊ）}と、論理パルスＥ_{ＳＲ（ｊ）}の反転信号と、を出力する。論理パルスＥ_{ＳＲ（ｊ）}の反転信号は、光電変換領域２１から電荷読出領域２２_１～２２_４のいずれかへの電荷転送の許可／禁止を切り替える。論理パルスＥ_{ＳＲ（ｊ）}は、光電変換領域２１から電荷排出領域２３への電荷転送の許可／禁止を切り替える。以下、光電変換領域２１から電荷読出領域２２_１～２２_４のいずれかへの電荷転送を許可する論理パルスＥ_{ＳＲ（ｊ）}の反転信号を、論理パルスＥ_{ＳＲ（ｊ）}の反転信号＜Ｈ＞として記す。光電変換領域２１から電荷読出領域２２_１～２２_４への電荷転送を禁止する論理パルスＥ_{ＳＲ（ｊ）}の反転信号を、論理パルスＥ_{ＳＲ（ｊ）}の反転信号＜Ｌ＞として記す。同様に、光電変換領域２１から電荷排出領域２３への電荷転送を許可する論理パルスＥ_{ＳＲ（ｊ）}を、論理パルスＥ_{ＳＲ（ｊ）}＜Ｈ＞として記す。光電変換領域２１から電荷排出領域２３への電荷転送を禁止する論理パルスＥ_{ＳＲ（ｊ）}を、論理パルスＥ_{ＳＲ（ｊ）}＜Ｌ＞として記す。なお、かっこ内に記す「Ｈ」及び「Ｌ」との文字は、単に説明の便宜上のものである。

【0055】

画素切替回路３４は、ピクセル駆動パルスである論理パルスＥ_{ＳＲ（ｊ）}の反転信号及び論理パルスＥ_{ＳＲ（ｊ）}を水平方向（Ｘ方向）から画素回路１３に与える。つまり、画素切替回路３４は、論理パルスＥ_{ＳＲ（ｊ）}の反転信号及び論理パルスＥ_{ＳＲ（ｊ）}を水平方向に延びる配線４８_Ｇ，４８_Ｄを介して画素回路１３に与える。その結果、画素切替回路３４は、行ごとに画素回路１３を一括して有感に設定する。また、画素切替回路３４は、行ごとに画素回路１３を一括して不感に設定する。より詳細には、所定の行に含まれる画素回路１３を一括して有感に設定するとき、画素切替回路３４は、配線４８_Ｇに論理パルスＥ_{ＳＲ（ｊ）}の反転信号＜Ｈ＞を出力すると共に配線４８_Ｄに論理パルスＥ_{ＳＲ（ｊ）}＜Ｌ＞を出力する。また、所定の行に含まれる画素回路１３を一括して不感に設定するとき、画素切替回路３４は、配線４８_Ｇに論理パルスＥ_{ＳＲ（ｊ）}の反転信号＜Ｌ＞を出力すると共に配線４８_Ｄに論理パルスＥ_{ＳＲ（ｊ）}＜Ｈ＞を出力する。

【0056】

いま、画素アレイ１４は、Ｎ行Ｍ列に二次元配置された複数の画素回路１３を有する。例えば、画素切替回路３４は、第ｊ行及び第ｊ＋１行に含まれるすべての画素回路１３を有感に設定する。有感に設定される画素回路１３を有する領域を、有感ピクセル領域ＡＥと呼ぶ。つまり、有感ピクセル領域ＡＥは、戻り光である入射パルス光Ｌ_Ｒを受ける有感領域である。上記の制御と並行して、画素切替回路３４は、第１～（ｊ－１）行及び第（ｊ＋２）～第Ｎ行に含まれるすべての画素回路１３を不感に設定する。不感に設定される画素回路１３を有する領域を、不感ピクセル領域ＡＮと呼ぶ。つまり、不感ピクセル領域ＡＮは、入射する光に応じた電荷を蓄積しない不感領域である。画素切替回路３４は、互いに隣接する２行に含まれる画素回路１３を有感に設定すると共に、その他の行に含まれる画素回路１３を不感に設定する。有感ピクセル領域ＡＥを構成する行の数は、２に限定されない。有感ピクセル領域ＡＥを構成する行の数は、１であってもよいし、３以上であってもよい。

【0057】

有感ピクセル領域ＡＥは、照射領域Ｒと対応する。演算回路１２がある照射領域Ｒにパルス光Ｌ_Ｐを照射するとき、演算回路１２は当該照射領域Ｒにあらかじめ関連付けられた画素アレイ１４における領域を有感ピクセル領域ＡＥに設定する。

【0058】

画素回路群１５を構成する各画素回路１３は、光電変換領域２１と、電荷読出領域２２_１～２２_４と、電荷排出領域２３と、電圧検出手段２６_１～２６_４と、制御電極２５_１～２５_４，２５_Ｄ（図５）を含む信号電荷処理領域１７と、その信号電荷処理領域１７の近傍に配置されたＮＯＲ型ドライバ回路４１_１，４１_２，４１_３，４１_４と、ＮＡＮＤ型ドライバ回路４１_５と、をそれぞれ含む。１つの画素回路群１５を構成する別々の画素回路１３に含まれるＮＯＲ型ドライバ回路４１_１，４１_２，４１_３，４１_４は、各画素回路１３に含まれる制御電極２５_１，２５_２，２５_３，２５_４の個数に対応する個数で、画素回路群１５ごとに行方向に繰り返し設けられる。言い換えれば、制御電極２５_１，２５_２，２５_３，２５_４，２５_Ｄの個数に対応する個数のＮＯＲ型ドライバ回路４１_１，４１_２，４１_３，４１_４は、それぞれ、周辺回路３１のインバータ回路３５_１，３５_２，３５_３，３５_４に対応して、行方向に並んで配置される。同様に、１つの画素回路群１５を構成する別々の画素回路１３に含まれるＮＡＮＤ型ドライバ回路４１_５は、各画素回路１３に含まれる制御電極２５_Ｄの個数に対応する個数で、画素回路群１５ごとに行方向に繰り返し設けられる。言い換えれば、制御電極２５_Ｄの個数に対応する個数のＮＡＮＤ型ドライバ回路４１_５は、それぞれ、周辺回路３１のインバータ回路３５_５に対応して配置される。

【0059】

ＮＯＲ型ドライバ回路４１_１，４１_２，４１_３，４１_４及びＮＡＮＤ型ドライバ回路４１_５は、ＣＭＯＳドライバ回路である。画素回路１３_１～１３_４は、それぞれＮＯＲ型ドライバ回路４１_１～４１_４を有する。ＮＯＲ型ドライバ回路４１_１～４１_４は、それぞれ、ｐ型ＭＯＳトランジスタ４３_１，４３_２，４３_３，４３_４とｐ型ＭＯＳトランジスタ，４４_２，４４_３，４４_４とｎ型ＭＯＳトランジスタ４５_１，４５_２，４５_３，４５_４とを有する。画素回路１３_５は、ＮＡＮＤ型ドライバ回路４１_５を有する。ＮＡＮＤ型ドライバ回路４１_５は、ｐ型ＭＯＳトランジスタ４３_５とｎ型ＭＯＳトランジスタ４６とｎ型ＭＯＳトランジスタ４５_５とを有する。つまり、ＮＡＮＤ型ドライバ回路４１_５は、ｐ型ＭＯＳトランジスタ４４_１等に代えて、ｎ型ＭＯＳトランジスタ４６を有する点でＮＯＲ型ドライバ回路４１_１～４１_４と相違する。

【0060】

詳細には、ＮＯＲ型ドライバ回路４１_１～４１_４は、以下の構成を有する。

【0061】

ｐ型ＭＯＳトランジスタ４３_１～４３_４のソースは、ハイ電位線Ｖ_ＤＨに接続される。ｐ型ＭＯＳトランジスタ４３_１～４３_４のゲートは、入力端子である。ｐ型ＭＯＳトランジスタ４３_１～４３_４のゲートは、インバータ回路３５_１～３５_４の出力に配線４７_１～４７_４を介して接続される。ｐ型ＭＯＳトランジスタ４３_１～４３_４のドレインは、ｐ型ＭＯＳトランジスタ４４_１～４４_４のソースに接続される。

【0062】

ｐ型ＭＯＳトランジスタ４４_１～４４_４のソースは、ｐ型ＭＯＳトランジスタ４３_１～４３_４のドレインに接続される。ｐ型ＭＯＳトランジスタ４４_１～４４_４のゲートは、入力端子である。ｐ型ＭＯＳトランジスタ４４_１～４４_４のゲートは、配線４８_Ｇを介して画素切替回路３４に接続される。ｐ型ＭＯＳトランジスタ４４_１～４４_４のドレインとｎ型ＭＯＳトランジスタ４５_１～４５_４のドレインとが互いに接続される。さらに、ｐ型ＭＯＳトランジスタ４４_１～４４_４のドレイン及びｎ型ＭＯＳトランジスタ４５_１～４５_４のドレインは、制御電極２５_１～２５_４に接続される。ｎ型ＭＯＳトランジスタ４５_１～４５_４のソースは、ｐ型ＭＯＳトランジスタ４４_１～４４_４のドレインに接続される。ｎ型ＭＯＳトランジスタ４５_１～４５_４のゲートは、入力端子である。ｎ型ＭＯＳトランジスタ４５_１～４５_４のゲートは、インバータ回路３５_１～３５_５の出力に配線４７_１～４７_４を介して接続される。つまり、ｐ型ＭＯＳトランジスタ４３_１～４３_４のゲートとｎ型ＭＯＳトランジスタ４５_１～４５_４のゲートとは互いに共通である。ｎ型ＭＯＳトランジスタ４５_１～４５_４のソースは、ロー電位線Ｖ_ＤＬに接続される。

【0063】

さらに、ＮＡＮＤ型ドライバ回路４１_５は、以下の構成を有する。

【0064】

ｐ型ＭＯＳトランジスタ４３_５のソースは、ハイ電位線Ｖ_ＤＨに接続される。ｐ型ＭＯＳトランジスタ４３_５のゲートは、入力端子である。ｐ型ＭＯＳトランジスタ４３_５のゲートは、インバータ回路３５_５の出力に配線４７_５を介して接続される。ｐ型ＭＯＳトランジスタ４３_５のドレインとｎ型ＭＯＳトランジスタ４６のドレインとが互いに接続される。ｎ型ＭＯＳトランジスタ４６のソースは、ｐ型ＭＯＳトランジスタ４３_５のドレインに接続される。ｎ型ＭＯＳトランジスタ４６のゲートは、入力端子である。ｎ型ＭＯＳトランジスタ４６のゲートは、配線４８_Ｄを介して画素切替回路３４に接続される。ｎ型ＭＯＳトランジスタ４６のソースは、ｎ型ＭＯＳトランジスタ４５_５のドレインに接続される。ｎ型ＭＯＳトランジスタ４５_５のソースは、ｎ型ＭＯＳトランジスタ４６のドレインに接続される。ｎ型ＭＯＳトランジスタ４５_５のゲートは、入力端子である。ｎ型ＭＯＳトランジスタ４５_５のゲートは、インバータ回路３５_５の出力に配線４７_５を介して接続される。つまり、ｐ型ＭＯＳトランジスタ４３_５のゲートとｎ型ＭＯＳトランジスタ４５_５のゲートとは互いに共通である。ｎ型ＭＯＳトランジスタ４５_５のソースは、ロー電位線Ｖ_ＤＬに接続される。

【0065】

上記の接続構成より、それぞれのＮＯＲ型ドライバ回路４１_１，４１_２，４１_３，４１_４及びＮＡＮＤ型ドライバ回路４１_５から制御電極２５_１，２５_２，２５_３，２５_４，２５_Ｄに転送制御パルスＧ_１ｏｕｔ～Ｇ_４ｏｕｔ，Ｇ_Ｄｏｕｔが出力可能とされる。転送制御パルスＧ_１ｏｕｔ，Ｇ_２ｏｕｔ，Ｇ_３ｏｕｔ，Ｇ_４ｏｕｔ，Ｇ_Ｄｏｕｔは、論理パルスＥ_{ＳＲ（ｊ）}の反転信号及び論理パルスＥ_{ＳＲ（ｊ）}によって画素回路１３を有感とする信号と不感とする信号とに制御される。

【0066】

周辺回路３１と画素回路１３との接続構成を詳細に説明する。画素回路群１５に含まれるＮＯＲ型ドライバ回路４１_１，４１_２，４１_３，４１_４及びＮＡＮＤ型ドライバ回路４１_５の入力端子と、インバータ回路３５_１，３５_２，３５_３，３５_４，３５_５の出力端子と、は、画素回路群１５内の隣接する２つの画素回路１３間で画素回路１３に近接して伸びる配線４７_１，４７_２，４７_３，４７_４，４７_５を経由して接続される。すなわち、ＮＯＲ型ドライバ回路４１_１，４１_２，４１_３，４１_４及びＮＡＮＤ型ドライバ回路４１_５の入力と、インバータ回路３５_１，３５_２，３５_３，３５_４，３５_５の出力と、を接続する配線４７_１，４７_２，４７_３，４７_４，４７_５は、画素回路群１５の互いに隣接する２つの画素回路１３間の間隙部において１本ずつ設けられる。さらに、画素回路群１５ごとに設けられるＮＯＲ型ドライバ回路４１_１の出力端子は、その画素回路群１５に含まれるすべての画素回路１３の制御電極２５_１に、そのＮＯＲ型ドライバ回路４１_１が設けられる画素回路１３内の配線４９と、画素回路群１５に含まれるすべての画素回路１３に跨って延びる配線５１とを経由して、接続される。同様に、ＮＯＲ型ドライバ回路４１_２，４１_３，４１_４及びＮＡＮＤ型ドライバ回路４１_５の出力端子のそれぞれは、画素回路群１５に含まれるすべての画素回路１３のそれぞれの制御電極２５_２，２５_３，２５_４，２５_Ｄに、２つの配線を経由して接続される。

【0067】

上記構成のインバータ回路３５_１とＮＯＲ型ドライバ回路４１_１とにより、画素回路群１５を構成する画素回路１３の制御電極２５_１に転送制御パルスＧ_１ｏｕｔを印加する第１の制御電極ドライバ回路が構成される。同様に、インバータ回路３５_２，３５_３，３５_４，３５_５とＮＯＲ型ドライバ回路４１_２，４１_３，４１_４及びＮＡＮＤ型ドライバ回路４１_５とのそれぞれにより、画素回路群１５を構成する画素回路１３の制御電極２５_２，２５_３，２５_４，２５_Ｄに転送制御パルスＧ_２ｏｕｔ，Ｇ_３ｏｕｔ，Ｇ_４ｏｕｔ，Ｇ_Ｄｏｕｔを印加する第２～第５の制御電極ドライバ回路が構成される。

【0068】

さらに、周辺回路３１の画素切替回路３４には、配線４８_Ｇ、４８_Ｄが接続される。配線４８_Ｇ、４８_Ｄは、行方向に延びる。図５において、行方向とは紙面に対して横方向をいう。換言すると、配線４８_Ｇ、４８_Ｄは、画素回路１３_１～１３_５が並ぶ方向に沿って延びる。そして、配線４８_Ｇは、行方向に配置された画素回路１３_１～１３_４に接続される。また、配線４８_Ｄは、画素回路１３_５に接続される。

【0069】

図６には、ＮＯＲ型ドライバ回路４１_１の詳細な回路構成を示している。ＮＯＲ型ドライバ回路４１_１は、ｐ型ＭＯＳトランジスタ４３_１のソースとｎ型ＭＯＳトランジスタ４５_１のソースとの間に形成されたキャパシタンス成分５３を含む。このキャパシタンス成分５３は、例えば、画素回路１３と同一の半導体基板に形成するＭＯＳトランジスタによって実現することができる。キャパシタンス成分５３は、その一端がロー電位である基板電位に接続され、他端がハイ電位に接続される。このキャパシタンス成分５３は、ＮＯＲ型ドライバ回路４１_１の出力に接続される画素回路１３の制御電極２５_１の合成キャパシタンスＣ_Ｇ以上のキャパシタンスを有する。キャパシタンス成分５３は、好ましくは４倍以上のキャパシタンスを有する。同様に、ＮＯＲ型ドライバ回路４１_２，４１_３，４１_４及びＮＡＮＤ型ドライバ回路４１_５もキャパシタンス成分５３を含む。これらのＮＯＲ型ドライバ回路４１_２，４１_３，４１_４及びＮＡＮＤ型ドライバ回路４１_５のキャパシタンス成分５３は、ＮＯＲ型ドライバ回路４１_２，４１_３，４１_４及びＮＡＮＤ型ドライバ回路４１_５の出力に接続される画素回路１３のそれぞれの制御電極２５_２，２５_３，２５_４，２５_Ｄの合成キャパシタンスＣ_Ｇ以上のキャパシタンスを有する。キャパシタンス成分５３のキャパシタンスは、好ましくは合成キャパシタンスＣ_Ｇの４倍以上である。

【0070】

図７には、ＮＯＲ型ドライバ回路４１_１，４１_２，４１_３，４１_４の動作時のＮＯＲ型ドライバ回路４１_１，４１_２，４１_３，４１_４と画素回路１３の合成キャパシタンスＣ_Ｇとの接続状態を示す。（ａ）部は、転送制御パルスＧ_１ｏｕｔ，Ｇ_２ｏｕｔ，Ｇ_３ｏｕｔ，Ｇ_４ｏｕｔのオン（ハイ電位）時の接続状態を示す。（ｂ）部は、転送制御パルスＧ_１ｏｕｔ，Ｇ_２ｏｕｔ，Ｇ_３ｏｕｔ，Ｇ_４ｏｕｔのオフ（ロー電位）時の接続状態を示す。ＮＡＮＤ型ドライバ回路４１_５に対しても同様である。このように、転送制御パルスＧ_１ｏｕｔ，Ｇ_２ｏｕｔ，Ｇ_３ｏｕｔ，Ｇ_４ｏｕｔ，Ｇ_Ｄｏｕｔのオン時には、キャパシタンス成分５３が合成キャパシタンスＣ_Ｇの両端に接続される。その結果、転送制御パルスＧ_１ｏｕｔ，Ｇ_２ｏｕｔ，Ｇ_３ｏｕｔ，Ｇ_４ｏｕｔ，Ｇ_Ｄｏｕｔのオフ時にキャパシタンス成分５３にチャージされていた電荷が制御電極２５_１，２５_２，２５_３，２５_４，２５_Ｄに向けて供給される。従って、制御電極２５_１，２５_２，２５_３，２５_４，２５_Ｄの電位を素早く立ち上げることができる。特に、キャパシタンス成分５３のキャパシタンスを合成キャパシタンスＣ_Ｇ以上とすることで、転送制御パルスＧ_１ｏｕｔ，Ｇ_２ｏｕｔ，Ｇ_３ｏｕｔ，Ｇ_４ｏｕｔ，Ｇ_Ｄｏｕｔのハイ電位に立ち上げるのに必要な５０％の電荷をキャパシタンス成分５３から供給することができる。その結果、電源に負担をかけることなく高速な駆動が可能となる。さらに、キャパシタンス成分５３のキャパシタンスを合成キャパシタンスＣ_Ｇの４倍以上とすれば、転送制御パルスＧ_１ｏｕｔ，Ｇ_２ｏｕｔ，Ｇ_３ｏｕｔ，Ｇ_４ｏｕｔ，Ｇ_ｏｕｔＤのハイ電位に立ち上げるのに必要な８０％の電荷をキャパシタンス成分５３から供給することができる。その結果、電源に負担をかけることなくさらなる高速な駆動が可能となる。一方、転送制御パルスＧ_１ｏｕｔ，Ｇ_２ｏｕｔ，Ｇ_３ｏｕｔ，Ｇ_４ｏｕｔ，Ｇ_Ｄｏｕｔのオフ時には、合成キャパシタンスＣ_Ｇの両端が短絡される。その結果、制御電極２５_１，２５_２，２５_３，２５_４，２５_Ｄの電位を素早く立ち下げることができる。

【0071】

図８は、画素回路１３が有する読出回路８０_１，８０_２，８０_３，８０_４の構成を示す。

【0072】

読出回路８０_１～８０_４は、キャパシタンス成分８１_１～８１_４と、ＭＯＳトランジスタ８２_１～８２_４と、増幅回路８３_１～８３_４と、を有する。読出回路８０_１～８０_４の入力は、それぞれ光電変換領域２１に接続される。読出回路８０_１～８０_４の出力は、配線２８を介して演算回路１２に接続される。

【0073】

キャパシタンス成分８１_１～８１_４は、光電変換領域２１が発生した電荷を蓄積する。キャパシタンス成分８１_１～８１_４は、図３に示す電荷読出領域２２_１～２２_４に対応する。キャパシタンス成分８１_１～８１_４の一端は、制御電極２５_１～２５_４、ＭＯＳトランジスタ８２_１～８２_４及び増幅回路８３_１～８３_４に接続される。キャパシタンス成分８１_１～８１_４の他端は、基準電位に接続される。

【0074】

ＭＯＳトランジスタ８２_１～８２_４は、キャパシタンス成分８１_１～８１_４に残る電荷を排出する。ＭＯＳトランジスタ８２_１～８２_４のソースは、キャパシタンス成分８１_１～８１_４の一端に接続される。ＭＯＳトランジスタ８２_１～８２_４のゲートは、読出制御回路２７に接続され、読出制御回路２７からリセットパルスＲＴを受ける。ＭＯＳトランジスタ８２_１～８２_４のドレインは、リセット電位線Ｖ_ＤＲに接続される。

【0075】

増幅回路８３_１～８３_４は、キャパシタンス成分８１_１～８１_４に蓄積された電荷に応じた電圧Ｖ_Ｏ１～Ｖ_Ｏ４を発生させ、当該電圧Ｖ_Ｏ１～Ｖ_Ｏ４を配線２８に出力する。増幅回路８３_１～８３_４は、図３に示す電圧検出手段２６_１～２６_４に対応する。増幅回路８３_１～８３_４の入力は、キャパシタンス成分８１_１～８１_４の一端に接続される。増幅回路８３_１～８３_４の出力は、配線２８に接続される。さらに、増幅回路８３_１～８３_４は、読出制御回路２７に接続され、読出制御回路２７から読出制御パルスＳＬを受ける。増幅回路８３_１～８３_４が出力した電圧Ｖ_Ｏ１～Ｖ_Ｏ４は、配線２８を介して演算回路１２に提供される。

【0076】

［第１実施形態／動作］
次に、距離画像センサ１０の動作について説明する。距離画像センサ１０は、画素回路１３の内部にドライバ回路（ＮＯＲ型ドライバ回路４１_１～４１_４及びＮＡＮＤ型ドライバ回路４１_５）を有する。距離画像センサ１０は、制御パルスＧ_１～Ｇ_４，Ｇ_Ｄを垂直方向から与える。距離画像センサ１０は、有感／不感を切り替える論理パルスＥ_{ＳＲ（ｊ）}の反転信号及び論理パルスＥ_{ＳＲ（ｊ）}を水平方向から与える。距離画像センサ１０は、画素回路１３の内部において制御パルスＧ_Ｄと論理パルスＥ_{ＳＲ（ｊ）}との論理演算を行い、転送制御パルスＧ_Ｄｏｕｔを生成する。そして、距離画像センサ１０は、転送制御パルスＧ_Ｄｏｕｔを用いてドレインゲートである制御電極２５_Ｄのゲーティングを行う。

【0077】

以下、光源１１の動作と、画素回路１３の有感動作／不感動作との関係について詳細に述べる。

【0078】

図９は、光源１１の動作を示すタイミングチャートと論理パルスＥ_{ＳＲ（ｊ）}のタイミングチャートとを示す。また、図１０は、アレイ分割領域Ｌ_１，Ｌ_２，Ｌ_３と、有感ピクセル領域ＡＥと、不感ピクセル領域ＡＮと、を模式的に示す。アレイ分割領域Ｌ_１～Ｌ_３とは、入射パルス光Ｌ_Ｒが入射すると予想される領域である。有感ピクセル領域ＡＥとは、入射パルス光Ｌ_Ｒに応じて生じた電荷を電荷読出領域２２_１～２２_４のいずれかに蓄積可能な領域である。不感ピクセル領域ＡＮとは、入射パルス光Ｌ_Ｒに応じて生じた電荷を電荷排出領域２３に排出する領域である。つまり、不感ピクセル領域ＡＮに入射した光は、出力として得られない。

【0079】

図１０に示すように、第１実施形態では、画素アレイ１４を縦方向に３個の領域に分割する。いま、画素アレイ１４がＮ行であるとする。そうすると、第１のアレイ分割領域Ｌ_１は、第１行目から第（Ｎ／３）行目までである。第２のアレイ分割領域Ｌ_２は、第（Ｎ／３＋１）行目から第（２Ｎ／３）行目までである。第３のアレイ分割領域Ｌ_３は、第（２Ｎ／３＋１）行目から第Ｎ行目までである。

【0080】

例えば、図１０の（ａ）部において、複数の正方形は、ひとつの画素回路１３を示す。細いハッチングを付した領域は、有感ピクセル領域ＡＥであることを示す。白抜きの領域は、不感ピクセル領域ＡＮであることを示す。一点鎖線で囲まれた３個の領域は、それぞれアレイ分割領域Ｌ_１～Ｌ_３を示す。一点鎖線で囲まれた領域において荒いハッチングが付された領域は、当該領域に測定対象領域Ａから入射パルス光Ｌ_Ｒが入射されていることを示す。

【0081】

このように照射領域Ｒを測定対象領域Ａの一部とすることにより、距離画像センサ１０は、背景光に対するノイズ耐性を高めることができる。いま、光源１１が照射するパルス光Ｌ_Ｐの光量（ｐ_０）が一定であると仮定する。そうすると、パルス光Ｌ_Ｐを測定対象領域Ａの一部である照射領域Ｒに限定して照射すると、単位面積あたりの光量が見かけ上高まる。例えば、図１０のように測定対象領域Ａを３分割した場合には、照射領域Ｒにおける光量は、測定対象領域Ａの全面に照射した場合の光量に対して３倍になる（図９の符号３ｐ_０参照）。その結果、背景光の光量に対してパルス光Ｌ_Ｐの光量を大きくすることができる。従って、距離画像センサ１０は、背景光に対するノイズ耐性を高めることができる。

【0082】

なお、光源１１から測定対象領域Ａへ向けたパルス光Ｌ_Ｐの出射方向と、測定対象領域Ａから戻る入射パルス光Ｌ_Ｒが入射する領域との関係は、任意の手法によって関連付けてよい。例えば、測定対象領域Ａを縦方向に３分割したときにおいて、最も上の領域に光源１１がパルス光Ｌ_Ｐを照射した場合には、画素アレイ１４のアレイ分割領域Ｌ_１に入射パルス光Ｌ_Ｒが入射するとしてよい。

【0083】

距離画像センサ１０は、ひとつのフレームである期間ＰＦにおいて、１回の露光期間である期間ＰＥと、１回の読出期間である期間ＰＲを有する。また、距離画像センサ１０は、ひとつのフレームの期間ＰＦにおいて、複数回の露光動作を行う。さらに、距離画像センサ１０は、１つの有感期間中に１回の露光動作を行う。距離画像センサ１０の動作は、上記の動作に限定されない。その他の動作例については、変形例１～５として後述する。

【0084】

露光期間（期間ＰＥ）において、複数回の露光動作を繰り返す。

【0085】

まず、期間ＰＥ_１において、画素切替回路３４は、以下のような論理パルスＥ_{ＳＲ（ｊ）}を出力する。
論理パルスＥ_{ＳＲ（１）}～Ｅ_{ＳＲ（Ｎ／３）}：ＨＩＧＨ。
論理パルスＥ_{ＳＲ（Ｎ／３＋１）}～Ｅ_{ＳＲ（２Ｎ／３）}：ＬＯＷ。
論理パルスＥ_{ＳＲ（２Ｎ／３＋１）}～Ｅ_{ＳＲ（Ｎ）}：ＬＯＷ。

【0086】

期間ＰＥ_１は、期間Ｐ_１ａと、期間Ｐ_１ａの後である期間Ｐ_１ｂと、を有する。期間Ｐ_１ａ（図１０の（ａ）部参照）において、光源１１は、アレイ分割領域Ｌ_１に入射パルス光Ｌ_Ｒが入射するようにパルス光Ｌ_Ｐを照射する。例えば、パルス光Ｌ_Ｐのデューティー比は、５０％以下としてもよい。その後、期間Ｐ_１ｂ（図１０の（ｂ）部参照）において、光源１１はパルス光Ｌ_Ｐの照射を停止する。

【0087】

次に、期間ＰＥ_２において、画素切替回路３４は、以下のような論理パルスＥ_{ＳＲ（ｊ）}を出力する。
論理パルスＥ_{ＳＲ（１）}～Ｅ_{ＳＲ（Ｎ／３）}：ＬＯＷ。
論理パルスＥ_{ＳＲ（Ｎ／３＋１）}～Ｅ_{ＳＲ（２Ｎ／３）}：ＨＩＧＨ。
論理パルスＥ_{ＳＲ（２Ｎ／３＋１）}～Ｅ_{ＳＲ（Ｎ）}：ＬＯＷ。

【0088】

期間ＰＥ_２は、期間Ｐ_２ａと、期間Ｐ_２ａの後である期間Ｐ_２ｂと、を有する。期間Ｐ_２ａ（図１０の（ｃ）部参照）において、光源１１は、アレイ分割領域Ｌ_２に入射パルス光Ｌ_Ｒが入射するようにパルス光Ｌ_Ｐを照射する。その後、期間Ｐ_２ｂ（図１０の（ｄ）部参照）において、光源１１はパルス光Ｌ_Ｐの照射を停止する。

【0089】

次に、期間ＰＥ_３において、画素切替回路３４は、以下のような論理パルスＥ_{ＳＲ（ｊ）}を出力する。
論理パルスＥ_{ＳＲ（１）}～Ｅ_{ＳＲ（Ｎ／３）}：ＬＯＷ。
論理パルスＥ_{ＳＲ（Ｎ／３＋１）}～Ｅ_{ＳＲ（２Ｎ／３）}：ＬＯＷ。
論理パルスＥ_{ＳＲ（２Ｎ／３＋１）}～Ｅ_{ＳＲ（Ｎ）}：ＨＩＧＨ。

【0090】

期間ＰＥ_３は、期間Ｐ_３ａと、期間Ｐ_３ａの後である期間Ｐ_３ｂと、を有する。期間ＰＥ_３ａ（図１０の（ｅ）部参照）において、光源１１は、アレイ分割領域Ｌ_３に入射パルス光Ｌ_Ｒが入射するようにパルス光Ｌ_Ｐを照射する。その後、期間Ｐ_３ｂ（図１０の（ｆ）部参照）において、光源１１はパルス光Ｌ_Ｐの照射を停止する。

【0091】

以下、期間ＰＥ_１～ＰＥ_３の動作をあらかじめ定めた回数だけ繰り返す。この期間ＰＥ_１～ＰＥ_３の動作を繰り返す期間は、露光期間としての期間ＰＥである。そして、期間ＰＥの後に読出期間としての期間ＰＲが設定される。これらの期間ＰＥ及び期間ＰＲは、ひとつのフレーム（あるいはサブフレーム）を構成する。この期間ＰＲにおいて、すべての行から信号が読み出される。期間ＰＲでは、光源１１からパルス光Ｌ_Ｐは照射されない。また、期間ＰＲにおいて、画素切替回路３４は、以下のような論理パルスＥ_{ＳＲ（ｊ）}を出力する。
論理パルスＥ_{ＳＲ（１）}～Ｅ_{ＳＲ（Ｎ／３）}：ＬＯＷ。
論理パルスＥ_{ＳＲ（Ｎ／３＋１）}～Ｅ_{ＳＲ（２Ｎ／３）}：ＬＯＷ。
論理パルスＥ_{ＳＲ（２Ｎ／３＋１）}～Ｅ_{ＳＲ（Ｎ）}：ＬＯＷ。

【0092】

［第１実施形態／作用効果］
距離画像センサ１０は、以下に説明するいくつかの作用効果により、背景光に対する強い耐性と、撮像対象の動きに起因するアーティファクトに対する強い耐性と、を有する。

【0093】

距離画像センサ１０は、光源制御部１２ａが有感ピクセル領域ＡＥに入射パルス光Ｌ_Ｒが入射するようにパルス光Ｌ_Ｐを発生させたとき、不感ピクセル領域ＡＮには光電変換領域２１で発生した電荷を電荷排出領域２３に移動させる論理パルスＥ_{ＳＲ（ｊ）}を提供する。この動作によれば、入射パルス光Ｌ_Ｒが入射しない不感ピクセル領域ＡＮにおいて、光電変換領域２１におけるノイズとなり得る電荷の蓄積が抑制される。その結果、不感ピクセル領域ＡＮが有感ピクセル領域ＡＥに切り替わるとき、入射パルス光Ｌ_Ｒに基づく電荷の生成の準備が整った状態が形成されている。つまり、不感ピクセル領域ＡＮから有感ピクセル領域ＡＥに素早く切り替えることができる。従って、パルス光Ｌ_Ｐを照射すると共に当該パルス光Ｌ_Ｐに起因する入射パルス光Ｌ_Ｒを受光する動作を、有感ピクセル領域ＡＥを移動させながら高速に繰り返すことが可能になる。照射動作及び受光動作の高速化及び繰り返しは、換言すると、いわゆる距離測定におけるフレーム期間内の光電荷の時間的オーバーサンプリング及び積算と同義である。従って、オーバーサンプリング及び積算によるローパスフィルタ効果によって、測定対象物が高速移動する場合であっても良好な計測結果を得ることができる。

【0094】

つまり、距離画像センサ１０は、光源１１から出射される線状のパルス光Ｌ_Ｐの走査と、当該走査に対応するように位置及び時間を同期させた露光動作及び読出動作を行う。

【0095】

第１実施形態の距離画像センサ１０において、光源制御部１２ａは、第ｊ行目に含まれる画素回路１３のすべてが有感ピクセル領域ＡＥに含まれるように、光源１１からパルス光Ｌ_Ｐを出射させる動作を行う。周辺回路３１は、第ｊ行目に含まれる画素回路１３のすべてに対して、光電変換領域２１から電荷読出領域２２_１～２２_４への電荷の移動を許可するように画素回路１３を動作させる制御パルスＧ_１～Ｇ_４，Ｇ_Ｄ、論理パルスＥ_{ＳＲ（ｊ）}の反転信号及び論理パルスＥ_{ＳＲ（ｊ）}を画素アレイ１４に提供する動作と、有感ピクセル領域ＡＥに含まれない画素回路１３のすべてに対して、光電変換領域２１から電荷排出領域２３への電荷の移動を許可するように画素回路１３を動作させる制御パルスＧ_１～Ｇ_４，Ｇ_Ｄ、論理パルスＥ_{ＳＲ（ｊ）}の反転信号及び論理パルスＥ_{ＳＲ（ｊ）}を画素アレイ１４に提供する動作と、を行う。この動作によれば、第ｊ行目に含まれる画素回路１３を一括して、光電変換領域２１から電荷読出領域２２_１～２２_４への電荷の移動を許可する状態（有感状態）に設定することが可能になる。さらに、第ｊ行目に含まれない画素回路１３を一括して、光電変換領域２１から電荷排出領域２３への電荷の移動を許可する状態（不感状態）に設定することができる。従って、オーバーサンプリング及び積算動作をさせることができる。

【0096】

第１実施形態の距離画像センサ１０は、周辺回路３１が、制御パルスＧ_１～Ｇ_４，Ｇ_Ｄ、論理パルスＥ_{ＳＲ（ｊ）}の反転信号及び論理パルスＥ_{ＳＲ（ｊ）}を画素アレイ１４に出力した状態で、光源制御部１２ａがパルス光Ｌ_Ｐを発生させる露光動作と、周辺回路３１が、光電変換領域２１で発生した電荷に基づく電圧を出力させる読出動作と、を行う。制御パルスＧ_１～Ｇ_４，Ｇ_Ｄ、論理パルスＥ_{ＳＲ（ｊ）}の反転信号及び論理パルスＥ_{ＳＲ（ｊ）}は、有感ピクセル領域ＡＥを構成する画素回路１３において光電変換領域２１で発生した電荷を電荷読出領域２２_１～２２_４に移動させると共に、不感ピクセル領域ＡＮを構成する画素回路１３において光電変換領域２１で発生した電荷を電荷排出領域２３に移動させる。周辺回路３１及び光源制御部１２ａは、複数の有感ピクセル領域ＡＥに対する露光動作を複数回行った後に、読出動作を行う。つまり、すべての画素回路１３に対する露光動作の後に、すべての画素回路１３から一括して信号を読み出す。この動作によれば、画素アレイ１４の全体において複数回の露光動作の後に、画素アレイ１４の全体から信号を読み出すことができる。

【0097】

第１実施形態の距離画像センサ１０の露光動作では、周辺回路３１が制御パルスＧ_１～Ｇ_４，Ｇ_Ｄ及び論理パルスＥ_{ＳＲ（ｊ）}を提供した状態で、光源制御部１２ａがパルス光Ｌ_Ｐを１回だけ発生させる。この動作によっても、距離画像センサ１０の動作をさらに高速化させることができる。

【0098】

さらに、距離画像センサ１０によれば、周辺回路３１に設けられた分配回路３３によって制御パルスＧ_１，Ｇ_２，Ｇ_３，Ｇ_４，Ｇ_Ｄが分配される。その制御パルスＧ_１，Ｇ_２，Ｇ_３，Ｇ_４，Ｇ_Ｄに基づく転送制御パルスは、画素回路群１５のうちの１つの画素回路１３内に設けられたＮＯＲ型ドライバ回路４１_１，４１_２，４１_３，４１_４及びＮＡＮＤ型ドライバ回路４１_５によって構成される第１～第５の制御電極ドライバ回路によって、画素回路群１５を構成するすべての画素回路１３の制御電極２５_１，２５_２，２５_３，２５_４，２５_Ｄに印加される。これにより、各画素回路１３において、光電変換領域２１と電荷読出領域２２_１，２２_２，２２_３，２２_４及び電荷排出領域２３との間の電荷転送のタイミングが制御される。このような第１～第５の制御電極ドライバ回路により制御パルスＧ_１，Ｇ_２，Ｇ_３，Ｇ_４，Ｇ_Ｄが中継される構成により、ピクセル数が多くなっても転送制御パルスの波形のなまりを低減でき、ピクセルを高速に駆動して距離分解能の高い距離画像の生成が可能とされる。それとともに、第１～第５の制御電極ドライバ回路のそれぞれを、制御電極の数と同一数の画素回路１３を含む画素回路群１５で共用する構成により、ピクセルサイズを小さく保ちつつ転送制御パルスの波形のなまりを低減できる。

【0099】

特に、本実施形態では、ＮＯＲ型ドライバ回路４１_１，４１_２，４１_３，４１_４及びＮＡＮＤ型ドライバ回路４１_５が画素回路群１５の別々の画素回路１３内に設けられる。分配回路３３とＮＯＲ型ドライバ回路４１_１，４１_２，４１_３，４１_４及びＮＡＮＤ型ドライバ回路４１_５とは、それぞれ、別々の２つの画素回路１３間の間隙部に伸びる配線４７_１～４７_５を介して接続される。このような構成により、分配回路３３と第１～第５の制御電極ドライバ回路とのそれぞれを電気的に接続する複数の配線４７_１～４７_５を分離することができる。その結果、異なる制御パルスＧ_１，Ｇ_２，Ｇ_３，Ｇ_４，Ｇ_Ｄの間のクロストークを防止して安定したピクセルの駆動が実現できる。結果として距離分解能の高い距離画像の生成が可能となる。

【0100】

つまり、画素回路１３は、その内部にドライバ回路を有している。したがって、有感／不感のためのゲーティングは、画素回路１３内の論理演算により行われる。

【0101】

また、本実施形態では、ＮＯＲ型ドライバ回路４１_１，４１_２，４１_３，４１_４及びＮＡＮＤ型ドライバ回路４１_５のそれぞれは、キャパシタンス成分５３を含む。このような構成により、ピクセルの高速な駆動が実現される。キャパシタンス成分５３の存在により、画素回路１３を駆動する際の制御電極２５_１，２５_２，２５_３，２５_４，２５_Ｄのキャパシタンス成分の充放電に伴って電源に生じる電流を低減できる。その結果、電源電圧が瞬時的にドロップする事態も防止でき、ピクセル（画素回路１３）の高速な駆動が可能となる。

【0102】

［第２実施形態］
次に、第２実施形態にかかる距離画像取得装置１Ａを構成する距離画像センサ１０Ａの構成について、第１実施形態との相違点を中心に説明する。

【0103】

図１１は、距離画像センサ１０Ａの概略構成を示すブロック図である。図１１に示す距離画像センサ１０Ａは、第１実施形態にかかる距離画像センサ１０と比較して、分配回路３３Ａの機能と、周辺回路３１Ａにおけるインバータ回路の構成と、周辺回路３１Ａと画素回路１３Ａとの間の接続構成が異なる。

【0104】

周辺回路３１Ａは、分配回路３３Ａとインバータ回路ユニット３８Ａと画素切替回路３４Ａとを有する。画素切替回路３４Ａは、第１実施形態の画素切替回路３４と同様の構成と機能とを奏するため、説明は省略する。

【0105】

すなわち、分配回路３３Ａは、制御パルスＧ_１を、それぞれ、２つの制御パルスＧ_１ｐ，Ｇ_１ｎに分配して行方向に繰り返し生成する。同様に、分配回路３３Ａは、制御パルスＧ_２，Ｇ_３，Ｇ_４，Ｇ_Ｄを分配することにより、２つの制御パルスＧ_２ｐ，Ｇ_２ｎと、２つの制御パルスＧ_３ｐ，Ｇ_３ｎと、２つの制御パルスＧ_４ｐ，Ｇ_４ｎと、２つの制御パルスＧ_Ｄｐ，Ｇ_Ｄｎと、を繰り返し生成する。これらの２つの制御パルスＧ_１ｐ，Ｇ_１ｎは、制御パルスＧ_１のオンオフに同期して、互いのオン期間が一致しないように生成される。具体的には、制御パルスＧ_１ｐのオン期間が制御パルスＧ_１ｎのオン期間内に収まるように生成される。同じように、２つの制御パルスＧ_２ｐ，Ｇ_２ｎ、２つの制御パルスＧ_３ｐ，Ｇ_３ｎ、２つの制御パルスＧ_４ｐ，Ｇ_４ｎ、及び２つの制御パルスＧ_Ｄｐ，Ｇ_Ｄｎは、制御パルスＧ_２，Ｇ_３，Ｇ_４，Ｇ_Ｄのオンオフに同期して、互いのオン期間が一致しないように生成される。

【0106】

周辺回路３１Ａには、第１実施形態におけるインバータ回路３５_１，３５_２，３５_３，３５_４，３５_５と同様な構成のインバータ回路６１_１，６１_２，６１_３，６１_４，６１_５、及びインバータ回路６３_１，６３_２，６３_３，６３_４，６３_５が含まれている。これらインバータ回路６１_１，６１_２，６１_３，６１_４，６１_５、及びインバータ回路６３_１，６３_２，６３_３，６３_４，６３_５は、インバータ回路ユニット３８Ａを構成する。１組のインバータ回路６１_１，６１_２，６１_３，６１_４，６１_５、及び１組のインバータ回路６３_１，６３_２，６３_３，６３_４，６３_５は、それぞれ、制御電極２５_１，２５_２，２５_３，２５_４，２５_Ｄの個数に対応する個数で画素回路群１５Ａごとに繰り返し設けられる。そして、２つのインバータ回路６１_１，６３_１は、画素回路１３Ａ_１内のＮＯＲ型ドライバ回路４１Ａ_１に対応して、画素回路群１５Ａにおける隣接する２つの画素回路１３Ａ間の周辺部に配置される。同様に、２つのインバータ回路６１_２，６３_２、２つのインバータ回路６１_３，６３_３、２つのインバータ回路６１_４，６３_４、２つのインバータ回路６１_５，６３_５のそれぞれは、画素回路１３Ａ_２，１３Ａ_３，１３Ａ_４，１３Ａ_５内のＮＯＲ型ドライバ回路４１Ａ_２，４１Ａ_３，４１Ａ_４及びＮＡＮＤ型ドライバ回路４１Ａ_５に対応して、隣接する２つの画素回路１３Ａ間の周辺部に配置される。これらのインバータ回路６１_１，６１_２，６１_３，６１_４，６１_５のそれぞれの入力端子には、分配回路３３Ａから制御パルスＧ_１ｐ，Ｇ_２ｐ，Ｇ_３ｐ，Ｇ_４ｐ，Ｇ_Ｄｐが入力される。これらのインバータ回路６３_１，６３_２，６３_３，６３_４，６３_５のそれぞれの入力端子には、分配回路３３Ａから制御パルスＧ_１ｎ，Ｇ_２ｎ，Ｇ_３ｎ，Ｇ_４ｎ，Ｇ_Ｄｎが入力される。

【0107】

周辺回路３１Ａと画素回路１３Ａとの接続構成を詳細に説明すると、ＮＯＲ型ドライバ回路４１Ａ_１，４１Ａ_２，４１Ａ_３，４１Ａ_４及びＮＡＮＤ型ドライバ回路４１Ａ_５のｐ型ＭＯＳトランジスタ４３_１～４３_５のゲート（制御端子）とインバータ回路６１_１，６１_２，６１_３，６１_４，６１_５の出力端子とは、隣接する２つの画素回路１３Ａ間に伸びる配線４７ａ_１～４７ａ_５を経由して接続される。また、ＮＯＲ型ドライバ回路４１Ａ_１，４１Ａ_２，４１Ａ_３，４１Ａ_４及びＮＡＮＤ型ドライバ回路４１Ａ_５のｎ型ＭＯＳトランジスタ４５_１～４５_５のゲート（制御端子）とインバータ回路６３_１，６３_２，６３_３，６３_４，６３_５の出力端子とは、隣接する２つの画素回路１３Ａ間に伸びる配線４７ｂ_１～４７ｂ_５を経由して接続される。つまり、周辺回路３１Ａと画素回路１３Ａとの間を接続する配線は、画素回路群１５Ａに含まれる２つの画素回路１３Ａ間の間隙部において２本ずつ設けられる。このような接続構成により、ＮＯＲ型ドライバ回路４１Ａ_１，４１Ａ_２，４１Ａ_３，４１Ａ_４及びＮＡＮＤ型ドライバ回路４１Ａ_５の２つのゲートには、別々の配線４７ａ_１～４７ａ_５，４７ｂ_１～４７ｂ_５を経由して、制御パルスＧ_１ｐ，Ｇ_２ｐ，Ｇ_３ｐ，Ｇ_４ｐ，Ｇ_Ｄｐの反転信号、あるいは、制御パルスＧ_１ｎ，Ｇ_２ｎ，Ｇ_３ｎ，Ｇ_４ｎ，Ｇ_Ｄｎの反転信号が供給される。

【0108】

上記構成のインバータ回路６１_１，６３_１とＮＯＲ型ドライバ回路４１Ａ_１により、画素回路群１５Ａを構成する画素回路１３Ａの制御電極２５_１に転送制御パルスＧ_１ｏｕｔを印加する第１の制御電極ドライバ回路が構成される。同様に、インバータ回路６１_２～６１_５，６３_２～６３_５と、ＮＯＲ型ドライバ回路４１Ａ_２～４１Ａ_４及びＮＡＮＤ型ドライバ回路４１Ａ_５と、より、画素回路１３Ａの制御電極２５_２～２５_４，２５_Ｄに転送制御パルスＧ_２ｏｕｔ～Ｇ_４ｏｕｔ，Ｇ_Ｄｏｕｔを印加する第２～第５の制御電極ドライバ回路が構成される。

【0109】

図１２には、本実施形態の距離画像センサ１０Ａにおいて生成される制御パルスＧ_１ｐ，Ｇ_１ｎの反転信号の波形及びＮＯＲ型ドライバ回路４１Ａ_１の転送制御パルスＧ_１ｏｕｔの波形の一例を示す。このように、分配回路３３Ａの働きにより、インバータ回路６１_１から出力される制御パルスＧ_１ｐの反転信号のロー電位の期間、すなわち、ｐ型ＭＯＳトランジスタ４３_１のオン期間Ｔ_ＰＯＮが、インバータ回路６３_１から出力される制御パルスＧ_１ｎの反転信号のハイ電位の期間、すなわち、ｎ型ＭＯＳトランジスタ４５_１のオン期間Ｔ_ＮＯＮと重複しないように、制御パルスＧ_１ｐ及び制御パルスＧ_１ｎが生成される。そして、ＮＯＲ型ドライバ回路４１Ａ_１により、制御パルスＧ_１ｐの反転信号がオフされたタイミングでハイ電位に遷移し、制御パルスＧ_１ｎの反転信号がオンされたタイミングでロー電位に遷移する転送制御パルスＧ_１ｏｕｔが生成される。同様にして、各画素回路１３Ａに設けられたＮＯＲ型ドライバ回路４１Ａ_２～４１Ａ_４及びＮＡＮＤ型ドライバ回路４１Ａ_５においても、ｐ型ＭＯＳトランジスタ４３のオン期間がｎ型ＭＯＳトランジスタ４５のオン期間と重複しないように、制御パルスＧ_２ｐ～Ｇ_４ｐ及び制御パルスＧ_２ｎ～Ｇ_４ｎが生成される。

【0110】

［第２実施形態／作用効果］
第２実施形態の距離画像取得装置１Ａも、第１実施形態の距離画像取得装置１と同様の効果を奏することができる。つまり、距離画像取得装置１Ａは、オーバーサンプリング及び積算によって、測定対象物が高速移動する場合であっても良好な計測結果を得ることができる。

【0111】

第２実施形態の距離画像取得装置１Ａは、第１実施形態の距離画像取得装置１と同様に、所定の行に含まれる画素回路１３Ａ_１～１３Ａ_５を一括して有感ピクセル領域ＡＥに設定することが可能である。さらに、距離画像取得装置１Ａは、所定の行に含まれない画素回路１３Ａ_１～１３Ａ_５を一括して、不感ピクセル領域ＡＮに設定することが可能である。従って、第２実施形態の距離画像取得装置１Ａも、オーバーサンプリング及び積算動作をさせることができる。

【0112】

第２実施形態の距離画像取得装置１Ａも、第１実施形態の距離画像取得装置１と同様に、第１～第５の制御電極ドライバ回路により制御パルスＧ_１ｐ～Ｇ_４ｐ，Ｇ_１ｎ～Ｇ_４ｎ，Ｇ_Ｄｐ，Ｇ_Ｄｎが中継される構成と、第１～第５の制御電極ドライバ回路のそれぞれを、制御電極２５_１～２５_４，２５_Ｄの数と同一数の画素回路１３Ａ_１～１３Ａ_５を有する画素回路群１５Ａで共用する構成と、により、ピクセルサイズを小さく保ちつつ転送制御パルスＧ_１ｏｕｔ～Ｇ_４ｏｕｔ，Ｇ_Ｄｏｕｔの波形のなまりを低減できる。

【0113】

第２実施形態の距離画像取得装置１Ａも、第１実施形態の距離画像取得装置１と同様に、分配回路３３Ａと第１～第５の制御電極ドライバ回路とのそれぞれを電気的に接続する複数の配線４７ａ_１～４７ａ_５，４７ｂ_１～４７ｂ_５を分離して配置する。その結果、異なる制御パルスＧ_１ｐ～Ｇ_４ｐ，Ｇ_１ｎ～Ｇ_４ｎ，Ｇ_Ｄｐ，Ｇ_Ｄｎの間のクロストークを防止して安定したピクセルの駆動が実現でき、結果として距離分解能の高い距離画像の生成が可能となる。

【0114】

さらに、第２実施形態の距離画像センサ１０Ａは、第１実施形態の距離画像センサ１０とは異なる以下のような効果を奏することもできる。

【0115】

本実施形態の距離画像センサ１０Ａにおいては、ＮＯＲ型ドライバ回路４１Ａ_１～４１Ａ_４及びＮＡＮＤ型ドライバ回路４１Ａ_５内の２つのトランジスタ４３_１～４３_５，４５_１～４５_５のゲートに別々の配線４７ａ_１～４７ａ_５，４７ｂ_１～４７ｂ_５を経由して制御パルスＧ_１ｐ～Ｇ_４ｐ，Ｇ_１ｎ～Ｇ_４ｎ，Ｇ_Ｄｐ，Ｇ_Ｄｎの反転信号が供給される。このような構成により、画素回路１３Ａ_１～１３Ａ_５に供給される制御パルスＧ_１ｐ～Ｇ_４ｐ，Ｇ_１ｎ～Ｇ_４ｎ，Ｇ_Ｄｐ，Ｇ_Ｄｎの反転信号になまりが生じた場合であってもＮＯＲ型ドライバ回路４１Ａ_１～４１Ａ_４及びＮＡＮＤ型ドライバ回路４１Ａ_５を流れる貫通電流の発生を防止できる。ＮＯＲ型ドライバ回路４１Ａ_１～４１Ａ_４及びＮＡＮＤ型ドライバ回路４１Ａ_５での貫通電流の発生は、ピクセル数が多くなった場合に距離画像センサ１０Ａに接続される電源を流れる電流の増加を招く。従って、電源電圧の瞬時的なドロップを引き起こす場合がある。その結果、画素回路１３Ａ_１～１３Ａ_５内の制御電極ドライバ回路が正常に動作せず、制御電極ドライバ回路の応答速度が遅くなる結果、高速なピクセルの駆動が困難となる。

【0116】

図１３は、一般的なＣＭＯＳインバータ回路における入力制御パルスＶ_ＩＮと貫通電流Ｉとの関係を示すグラフである。図１４は、一般的なＣＭＯＳインバータ回路を用いた場合の入力制御パルスＶ_ＩＮに対する貫通電流Ｉの時間波形を示す図である。このように、一般的なＣＭＯＳインバータでは、入力制御パルスＶ_ＩＮがハイ電位（Ｖ_ＤＤ）とロー電位（０Ｖ）の間の中間電位において貫通電流Ｉが急激に増加する。そのため、理想的な矩形波の波形ＷＦ１を入力制御パルスとして入力した場合には入力制御パルスのレベルの遷移タイミングで一瞬だけ貫通電流Ｉが生じる。一方、矩形波がなまった波形ＷＦ２を入力制御パルスとして入力した場合には、中間電位の期間が長くなるために貫通電流Ｉがより長期間にわたって継続的に生じる。そのため、一般的なＣＭＯＳインバータ回路を制御電極ドライバ回路として用いた場合は、入力制御パルスのなまりが大きくなるに従って制御電極ドライバ回路を流れる貫通電流の積分値が次第に増加する。一方、距離画像センサ１０Ａによれば、制御電極ドライバ回路における貫通電流が十分に低減でき、高速なピクセルの駆動が可能となる。その結果、距離分解能の高い距離画像の生成が可能となる。

【0117】

特に、本実施形態では、分配回路３３Ａが、各ＮＯＲ型ドライバ回路４１Ａ_１～４１Ａ_４及びＮＡＮＤ型ドライバ回路４１Ａ_５を構成する２つのトランジスタ４３_１～４３_５，４５_１～４５_５のゲートに互いにオン期間が重複しないような制御パルスＧ_１ｐ～Ｇ_４ｐ，Ｇ_１ｎ～Ｇ_４ｎ，Ｇ_Ｄｐ，Ｇ_Ｄｎの反転信号を供給するように機能している。これにより、ＮＯＲ型ドライバ回路４１Ａ_１～４１Ａ_４及びＮＡＮＤ型ドライバ回路４１Ａ_５を含む第１～第５の制御電極ドライバ回路における貫通電流が確実に防止でき、高速なピクセルの駆動が可能となる。

【0118】

［第３実施形態］
次に、第３実施形態にかかる距離画像取得装置１Ｂが有する距離画像センサ１０Ｂの構成について、第２実施形態の距離画像センサ１０Ａに対する相違点を中心に説明する。

【0119】

図１５は、距離画像センサ１０Ｂの概略構成を示すブロック図である。図１５に示す距離画像センサ１０Ｂは、第２実施形態にかかる距離画像センサ１０Ａと比較して、分配回路３３Ｂの機能と、周辺回路３１Ｂ及び画素回路１３Ｂにおけるインバータ回路及びドライバ回路の構成が異なる。

【0120】

周辺回路３１Ｂは、分配回路３３Ｂとインバータ回路ユニット３８Ｂと画素切替回路３４Ｂとを有する。画素切替回路３４Ｂは、第１実施形態の画素切替回路３４と同様の構成と機能とを奏するため、説明は省略する。

【0121】

分配回路３３Ｂは、制御パルスＧ_１，Ｇ_２，Ｇ_３，Ｇ_４，Ｇ_Ｄを分配することにより、制御パルスＧ_１ｐ～Ｇ_４ｐ，Ｇ_Ｄｐの反転信号と、制御パルスＧ_１ｎ～Ｇ_４ｎ，Ｇ_Ｄｎと、を行方向に沿って繰り返し生成する。

【0122】

また、周辺回路３１Ｂのインバータ回路ユニット３８Ｂは、インバータ回路６３_１，６３_２，６３_３，６３_４，６３_５と、ｐ型ＭＯＳトランジスタ７１_１～７１_５と、を有する。つまり、インバータ回路ユニット３８Ｂは、インバータ回路６１_１～６１_５に代えて、ｐ型ＭＯＳトランジスタ７１_１～７１_５を有する。ｐ型ＭＯＳトランジスタ７１_１～７１_５のゲートのそれぞれには分配回路３３Ｂから制御パルスＧ_１ｐ～Ｇ_４ｐ，Ｇ_Ｄｐの反転信号が入力される。ｐ型ＭＯＳトランジスタ７１_１～７１_５のソースがハイ電位線Ｖ_ＤＨに接続される。

【0123】

画素回路群１５Ｂを構成する各画素回路１３Ｂ内には、ＮＯＲ型ドライバ回路４１_１～４１_４及びＮＡＮＤ型ドライバ回路４１_５に代えて、ＮＯＲ型ドライバ回路４１Ｂ_１～４１Ｂ_４及びＮＡＮＤ型ドライバ回路４１Ｂ_５がそれぞれ設けられる。ＮＯＲ型ドライバ回路４１Ｂ_１～４１Ｂ_４及びＮＡＮＤ型ドライバ回路４１Ｂ_５は、ＣＭＯＳドライバ回路である。詳細には、ＮＯＲ型ドライバ回路４１Ｂ_１～４１Ｂ_４は、ｐ型ＭＯＳトランジスタ４４_１～４４_４とｎ型ＭＯＳトランジスタ４５_１～４５_４とを有する。一方、ＮＡＮＤ型ドライバ回路４１Ｂ_５は、ｎ型ＭＯＳトランジスタ４６とｎ型ＭＯＳトランジスタ４５_５とを有する。つまり、ＮＡＮＤ型ドライバ回路４１Ｂ_５は、ｐ型ＭＯＳトランジスタ４４_１に代えてｎ型ＭＯＳトランジスタ４６を有する点で、ＮＯＲ型ドライバ回路４１Ｂ_１と相違する。

【0124】

詳細には、ＮＯＲ型ドライバ回路４１Ｂ_１～４１Ｂ_４は、以下の構成を有する。

【0125】

ｐ型ＭＯＳトランジスタ４４_１～４４_４のソースは、配線４７ａ_１～４７ａ_４を介してｐ型ＭＯＳトランジスタ７１_１～７１_４のドレインに接続される。ｐ型ＭＯＳトランジスタ４４_１～４４_４のソースには、制御パルスＧ_１ｐ～Ｇ_４ｐの反転信号が入力される。ｐ型ＭＯＳトランジスタ４４_１～４４_４のゲートは、配線４８_Ｇを介して画素切替回路３４Ｂに接続される。ｐ型ＭＯＳトランジスタ４４_１～４４_４のゲートは、論理パルスＥ_{ＳＲ（ｊ）}の反転信号を受ける。ｐ型ＭＯＳトランジスタ４４_１～４４_４のドレインとｎ型ＭＯＳトランジスタ４５_１～４５_４のドレインとが互いに接続される。ｎ型ＭＯＳトランジスタ４５_１～４５_４のゲートは、配線４７ｂ_１～４７ｂ_４を介してインバータ回路６３_１～６３_４の出力端に接続される。ｎ型ＭＯＳトランジスタ４５_１～４５_４のゲートには、制御パルスＧ_１ｎ～Ｇ_４ｎの反転信号が入力される。ｎ型ＭＯＳトランジスタ４５_１～４５_４のソースは、ロー電位線Ｖ_ＤＬに接続される。

【0126】

詳細には、ＮＡＮＤ型ドライバ回路４１Ｂ_５は、以下の構成を有する。ｎ型ＭＯＳトランジスタ４６のドレインは、配線４７ａ_５を介してｐ型ＭＯＳトランジスタ７１_５のドレインに接続される。ｎ型ＭＯＳトランジスタ４６のドレインには、制御パルスＧ_Ｄｐの反転信号が入力される。ｎ型ＭＯＳトランジスタ４６のゲートは、配線４８_Ｄを介して画素切替回路３４Ｂに接続される。ｎ型ＭＯＳトランジスタ４６のゲートには、論理パルスＥ_{ＳＲ（ｊ）}が入力される。ｎ型ＭＯＳトランジスタ４６のソースは、ｎ型ＭＯＳトランジスタ４５_５のドレインに接続される。ｎ型ＭＯＳトランジスタ４５_５のゲートは、配線４７ｂ_５を介してインバータ回路６３_５の出力に接続される。ｎ型ＭＯＳトランジスタ４５_５のゲートには、制御パルスＧ_Ｄｎの反転信号が入力される。ｎ型ＭＯＳトランジスタ４５_５のソースは、ロー電位線Ｖ_ＤＬに接続される。

【0127】

上記のように、ｐ型ＭＯＳトランジスタ７１_１～７１_４とｐ型ＭＯＳトランジスタ４４_１～４４_４とが直列に接続された構成により、画素回路群１５Ｂに含まれる画素回路１３Ｂ_１～１３Ｂ_５の制御電極２５_１～２５_４に印加する転送制御パルスを生成するＮＯＲ型ドライバ回路（制御電極ドライバ回路）が構成される。また、ｐ型ＭＯＳトランジスタ７１_５とｎ型ＭＯＳトランジスタ４６とが直列に接続された構成により、画素回路群１５Ｂ内の制御電極２５_Ｄに印加する転送制御パルスを生成するＮＡＮＤ型ドライバ回路（制御電極ドライバ回路）が構成される。

【0128】

［第３実施形態／作用効果］
第３実施形態の距離画像取得装置１Ｂも、第２実施形態の距離画像取得装置１Ａと同様の効果を奏することができる。つまり、距離画像取得装置１Ｂは、オーバーサンプリング及び積算によって、測定対象物が高速移動する場合であっても良好な計測結果を得ることができる。

【0129】

第３実施形態の距離画像取得装置１Ｂは、第２実施形態の距離画像取得装置１Ａと同様に、所定の行に含まれる画素回路１３Ｂ_１～１３Ｂ_５を一括して有感ピクセル領域ＡＥに設定することが可能である。さらに、所定の行に含まれない画素回路１３Ｂ_１～１３Ｂ_５を一括して、不感ピクセル領域ＡＮに設定することが可能である。従って、第３実施形態の距離画像取得装置１Ｂも、オーバーサンプリング及び積算動作をさせることができる。

【0130】

第３実施形態の距離画像取得装置１Ｂも、第２実施形態の距離画像取得装置１Ａと同様に、第１～第５の制御電極ドライバ回路により制御パルスＧ_１ｐ～Ｇ_４ｐ，Ｇ_１ｎ～Ｇ_４ｎ，Ｇ_Ｄｐ，Ｓ_Ｄｎが中継される構成と、第１～第５の制御電極ドライバ回路のそれぞれを、制御電極２５_１～２５_４，２５_Ｄの数と同一数の画素回路１３Ｂ_１～１３Ｂ_５を有する画素回路群１５Ｂで共用する構成と、により、ピクセルサイズを小さく保ちつつ転送制御パルスＧ_１ｏｕｔ～Ｇ_４ｏｕｔ，Ｇ_Ｄｏｕｔの波形のなまりを低減できる。

【0131】

第３実施形態の距離画像取得装置１Ｂも、第２実施形態の距離画像取得装置１Ａと同様に、分配回路３３Ｂと第１～第５の制御電極ドライバ回路とのそれぞれを電気的に接続する複数の配線４７ａ_１～４７ａ_５，４７ｂ_１～４７ｂ_５を分離して配置する構成により、異なる制御パルスＧ_１ｐ～Ｇ_４ｐ，Ｇ_１ｎ～Ｇ_４ｎ，Ｇ_Ｄｐ，Ｇ_Ｄｎの間のクロストークを防止して安定したピクセルの駆動が実現できる。その結果として、距離分解能の高い距離画像の生成が可能となる。

【0132】

第３実施形態の距離画像取得装置１Ｂも、第２実施形態の距離画像取得装置１Ａと同様に、各ＮＯＲ型ドライバ回路４１Ｂ_１～４１Ｂ_４及びＮＡＮＤ型ドライバ回路４１Ｂ_５に互いにオン期間が重複しないような制御パルスを供給する回路構成を有する。つまり、配線４７ａ_１～４７ａ_５，４７ｂ_１～４７ｂ_５を有する。この構成によれば、ＮＯＲ型ドライバ回路４１Ｂ_１～４１Ｂ_４及びＮＡＮＤ型ドライバ回路４１Ｂ_５を有する第１～第５の制御電極ドライバ回路における貫通電流が確実に防止でき、高速なピクセルの駆動が可能となる。

【0133】

さらに、第３実施形態の距離画像センサ１０Ｂは、第２実施形態の距離画像センサ１０Ａとは異なる以下のような効果を奏することもできる。

【0134】

本実施形態の制御電極ドライバ回路の構成により、ＮＯＲ型ドライバ回路を構成する一方のトランジスタであるｐ型ＭＯＳトランジスタ７１_１～７１_４のドレインは配線４７ａ_１～４７ａ_４を介してｐ型ＭＯＳトランジスタ４４_１～４４_４のソースに接続され、さらにｐ型ＭＯＳトランジスタ４４_１～４４_４のソース－ドレイン間のｐチャネルを介してｐ型ＭＯＳトランジスタ４４_１～４４_４のドレインが制御電極２５_１～２５_４に接続される。一方で、ＮＯＲ型ドライバ回路を構成する他方のトランジスタであるｎ型ＭＯＳトランジスタ４５_１～４５_４のドレインは各画素回路１３Ｂ内で制御電極２５_１～２５_４に接続される。そのため、制御電極２５_１～２５_４に印加される転送制御パルスＧ_１ｏｕｔ～Ｇ_４ｏｕｔにおいて、立ち上がりはなだらかな状態であるが、立ち下がりは急峻な状態を生じさせることができる。

【0135】

図１６は、本実施形態の距離画像センサ１０Ｂにより生成される転送制御パルスＧ_１ｏｕｔ，Ｇ_２ｏｕｔの波形の一例を示す。図１７は、画素回路１３Ｂの信号電荷処理領域１７Ｂにおける各領域の配置例を示す平面図である。図１８は、画素回路１３Ｂの信号電荷処理領域１７Ｂにおける電位分布を示す図である。図１８は、図１７に示す一点鎖線ＣＬに沿った電位分布を示している。

【0136】

図１７に示す信号電荷処理領域１７Ｂにおいては、中央に光電変換領域２１が設けられ、光電変換領域２１の周りの信号電荷処理領域１７Ｂの四隅に電荷読出領域２２_１～２２_４が配置され、電荷読出領域２２_１～２２_４のうちの２つの領域間に電荷排出領域２３が配置される。さらに、光電変換領域２１とそれぞれの電荷読出領域２２_１～２２_４との間の電荷移動経路を両側から挟むように制御電極２５_１～２５_４が設けられ、光電変換領域２１と電荷排出領域２３との間の電荷移動経路を両側から挟むように制御電極２５_Ｄが設けられる。図１８には、制御電極２５_１にロー電位を印加し、制御電極２５_２にハイ電位を印加した場合の電荷移動経路における電位分布を実線で示す。また、制御電極２５_１にハイ電位を印加し、制御電極２５_２にロー電位を印加した場合の電荷移動経路における電位分布を点線で示している。このような電位形成特性により、図１６に示すように転送制御パルスＧ_１ｏｕｔを急峻に立ち下げることにより、電荷読出領域２２_１への電荷の移動を瞬時に止めることができ、その後に転送制御パルスＧ_２ｏｕｔを緩やかに立ち上げても転送制御パルスＧ_２ｏｕｔを立ち下げるまでの期間において光電変換領域２１で発生した電荷を漏れなく電荷読出領域２２_２へ移動させることができる。

【0137】

本実施形態の距離画像センサ１０Ｂによれば、周辺回路３１Ｂにインバータ回路を構成する一方のｐ型ＭＯＳトランジスタが備えられ、画素回路１３Ｂ内にＮＯＲ型ドライバ回路あるいはＮＡＮＤ型ドライバ回路を構成する他方のｎ型ＭＯＳトランジスタが備えられている。このような構成により、画素回路１３Ｂ内のトランジスタ数を低減することによりピクセルサイズを小さく保つことができる。さらに、高速なピクセルの駆動が可能となる。

【0138】

特に、本実施形態では、画素回路１３Ｂにｎ型ＭＯＳトランジスタを備えることにより、制御電極２５_１～２５_４，２５_Ｄに印加される転送制御パルスＧ_１ｏｕｔ～Ｇ_４ｏｕｔ，Ｇ_Ｄｏｕｔの立ち下がりを急峻にすることができ、転送制御パルスＧ_１ｏｕｔ～Ｇ_４ｏｕｔ，Ｇ_Ｄｏｕｔのパルス幅を短くしても安定して電荷読出領域２２_１～２２_４への電荷の移動が可能となる。その結果、高速なピクセルの駆動が実現できる。

【0139】

［第４実施形態］
次に、第４実施形態にかかる距離画像取得装置１Ｃが有する距離画像センサ１０Ｃの構成について、第１実施形態との相違点を中心に説明する。

【0140】

図１９は、距離画像センサ１０Ｃの概略構成を示すブロック図である。図１９に示す距離画像センサ１０Ｃは、第１実施形態にかかる距離画像センサ１０と比較して、画素回路１３Ｃが有するインバータ回路４１Ｃ_１～４１Ｃ_４の構成が異なる。

【0141】

周辺回路３１Ｃは、分配回路３３Ｃとインバータ回路ユニット３８Ｃと画素切替回路３４Ｃとを有する。分配回路３３Ｃの構成及び機能は、第１実施形態の分配回路３３の構成及び機能と同じである。同様にインバータ回路ユニット３８Ｃの構成及び機能は、第１実施形態のインバータ回路ユニット３８の構成及び機能と同じである。一方、画素切替回路３４Ｃは、論理パルスＥ_{ＳＲ（ｊ）}のみを出力し、論理パルスＥ_{ＳＲ（ｊ）}の反転信号を出力しない点で、第１実施形態の画素切替回路３４と相違する。

【0142】

画素回路群１５Ｃを構成する各画素回路１３Ｃ内には、ＮＯＲ型ドライバ回路４１_１～４１_４に代えて、インバータ回路４１Ｃ_１～４１Ｃ_４がそれぞれ設けられる。インバータ回路４１Ｃ_１～４１Ｃ_４は、ＣＭＯＳインバータ回路である。詳細には、インバータ回路４１Ｃ_１～４１Ｃ_４は、ｐ型ＭＯＳトランジスタ４３_１～４３_４とｎ型ＭＯＳトランジスタ４５_１～４５_４とを有する。一方、ＮＡＮＤ型ドライバ回路４１Ｃ_５は、ｐ型ＭＯＳトランジスタ４３_５と、ｎ型ＭＯＳトランジスタ４６Ａとｎ型ＭＯＳトランジスタ４５_５とを有する。つまり、ＮＡＮＤ型ドライバ回路４１Ｃ_５は、ｎ型ＭＯＳトランジスタ４６Ａを有する点で、インバータ回路４１Ｃ_１と相違する。

【0143】

詳細には、インバータ回路４１Ｃ_１～４１Ｃ_４は、以下の構成を有する。

【0144】

ｐ型ＭＯＳトランジスタ４３_１～４３_４のソースは、ハイ電位線Ｖ_ＤＨに接続される。ｐ型ＭＯＳトランジスタ４３_１～４３_４のゲートは、配線４７_１～４７_４を介してインバータ回路３５_１～３５_４の出力に接続される。また、ｐ型ＭＯＳトランジスタ４３_１～４３_４のゲートは、ｎ型ＭＯＳトランジスタ４５_１～４５_４のゲートにも接続される。ｐ型ＭＯＳトランジスタ４３_１～４３_４のゲートには、制御パルスＧ_１～Ｇ_４の反転信号が入力される。ｐ型ＭＯＳトランジスタ４３_１～４３_４のドレインとｎ型ＭＯＳトランジスタ４５_１～４５_４のドレインとが互いに接続される。ｎ型ＭＯＳトランジスタ４５_１～４５_４のゲートは、配線４７_１～４７_４を介してインバータ回路３５_１～３５_４の出力に接続される。ｎ型ＭＯＳトランジスタ４５_１～４５_４のゲートには、制御パルスＧ_１～Ｇ_４の反転信号が入力される。ｎ型ＭＯＳトランジスタ４５_１～４５_４のソースは、ロー電位線Ｖ_ＤＬに接続される。

【0145】

さらに、ＮＡＮＤ型ドライバ回路４１Ｃ_５は、以下の構成を有する。

【0146】

ｐ型ＭＯＳトランジスタ４３_５のソースは、ハイ電位線Ｖ_ＤＨに接続される。ｐ型ＭＯＳトランジスタ４３_５のゲートは、入力端子である。ｐ型ＭＯＳトランジスタ４３_５のゲートは、インバータ回路３５_５の出力に配線４７_５を介して接続される。ｐ型ＭＯＳトランジスタ４３_５のドレインとｎ型ＭＯＳトランジスタ４６Ａのドレインとが互いに接続される。ｎ型ＭＯＳトランジスタ４６Ａのゲートは、入力端子である。ｎ型ＭＯＳトランジスタ４６Ａのゲートは、配線４８_Ｄを介して画素切替回路３４Ｃに接続される。ｎ型ＭＯＳトランジスタ４６Ａのソースは、ｎ型ＭＯＳトランジスタ４５_５のドレインに接続される。ｎ型ＭＯＳトランジスタ４５_５のソースは、ｎ型ＭＯＳトランジスタ４６のドレインに接続される。ｎ型ＭＯＳトランジスタ４５_５のゲートは、入力端子である。ｎ型ＭＯＳトランジスタ４５_５のゲートは、インバータ回路３５_５の出力に配線４７_５を介して接続される。ｎ型ＭＯＳトランジスタ４５_５のソースは、ロー電位線Ｖ_ＤＬに接続される。

【0147】

［第４実施形態／作用効果］
第４実施形態の距離画像取得装置１Ｃも、第１実施形態の距離画像取得装置１と同様の効果を奏することができる。つまり、距離画像取得装置１Ｃは、オーバーサンプリング及び積算によって、測定対象物が高速移動する場合であっても良好な計測結果を得ることができる。

【0148】

第４実施形態の距離画像取得装置１Ｃは、第１実施形態の距離画像取得装置１と同様に、所定の行に含まれる画素回路１３Ｃ_１～１３Ｃ_５を一括して有感ピクセル領域ＡＥに設定することが可能である。さらに、所定の行に含まれない画素回路１３Ｃ_１～１３Ｃ_５を一括して、不感ピクセル領域ＡＮに設定することが可能である。従って、第４実施形態の距離画像取得装置１Ｃも、オーバーサンプリング及び積算動作をさせることができる。

【0149】

第４実施形態の距離画像取得装置１Ｃも、第１実施形態の距離画像取得装置１と同様に、第１～第５の制御電極ドライバ回路により制御パルスＧ_１～Ｇ_４，Ｇ_Ｄが中継される構成と、第１～第５の制御電極ドライバ回路のそれぞれを、制御電極２５_１～２５_４，２５_Ｄの数と同一数の画素回路１３Ｃ_１～１３Ｃ_５を有する画素回路群１５Ｃで共用する構成と、により、ピクセルサイズを小さく保ちつつ転送制御パルスＧ_１ｏｕｔ～Ｇ_４ｏｕｔ，Ｇ_Ｄｏｕｔの波形のなまりを低減できる。

【0150】

第４実施形態の距離画像取得装置１Ｃも、第１実施形態の距離画像取得装置１と同様に、分配回路３３Ｃと第１～第５の制御電極ドライバ回路とのそれぞれを電気的に接続する複数の配線４７_１～４７_５を分離して配置する構成により、異なる制御パルスＧ_１～Ｇ_４，Ｇ_Ｄの反転信号間のクロストークを防止して安定したピクセルの駆動が実現できる。結果として距離分解能の高い距離画像の生成が可能となる。

【0151】

さらに、第４実施形態の距離画像取得装置１Ｃは、第１実施形態の距離画像取得装置１とは異なる以下のような効果を奏することもできる。

【0152】

距離画像センサ１０Ｃは、電荷排出領域２３を有効または無効に制御する論理パルスＥ_{ＳＲ（ｊ）}のための配線４８_Ｄを有する。つまり、第１実施形態の距離画像センサ１０のように、電荷読出領域２２_１～２２_４を有効または無効に制御する論理パルスＥ_{ＳＲ（ｊ）}の反転信号のための配線を有しない。従って、回路構成を簡易にすることができる。

【0153】

［第５実施形態］
次に、第５実施形態にかかる距離画像取得装置１Ｄが有する距離画像センサ１０Ｄの構成について、第２実施形態との相違点を中心に説明する。

【0154】

図２０は、距離画像センサ１０Ｄの概略構成を示すブロック図である。図２０に示す距離画像センサ１０Ｄは、第２実施形態にかかる距離画像センサ１０Ａと比較して、画素回路１３Ｄが有するインバータ回路４１Ｄ_１～４１Ｄ_４の構成が異なる。

【0155】

周辺回路３１Ｄは、分配回路３３Ｄとインバータ回路ユニット３８Ｄと画素切替回路３４Ｄとを有する。分配回路３３Ｄの構成及び機能は、第２実施形態の分配回路３３Ａの構成及び機能と同じである。同様に、インバータ回路ユニット３８Ｄの構成及び機能は、第２実施形態のインバータ回路ユニット３８Ａの構成及び機能と同じである。一方、画素切替回路３４Ｄは、論理パルスＥ_{ＳＲ（ｊ）}のみを出力し、論理パルスＥ_{ＳＲ（ｊ）}の反転信号を出力しない点で、第２実施形態の画素切替回路３４Ａと相違する。

【0156】

画素回路群１５Ｄを構成する各画素回路１３Ｄ_１～１３Ｄ_５内には、ＮＯＲ型ドライバ回路４１Ａ_１～４１Ａ_４に代えて、インバータ回路４１Ｄ_１～４１Ｄ_４がそれぞれ設けられる。インバータ回路４１Ｄ_１～４１Ｄ_４の構成及び機能は、第４実施形態のインバータ回路４１Ｃ_１～４１Ｃ_４と同様である。一方、インバータ回路４１Ｄ_１～４１Ｄ_４は、インバータ回路４１Ｄ_１～４１Ｄ_４を構成するｐ型ＭＯＳトランジスタ４３_１～４３_４及びｎ型ＭＯＳトランジスタ４５_１～４５_４のそれぞれのゲートの接続構成が第４実施形態のインバータ回路４１Ｃ_１～４１Ｃ_４と相違する。

【0157】

詳細には、ｐ型ＭＯＳトランジスタ４３_１～４３_５のゲートは、配線４７ａ_１～４７ａ_５を介してインバータ回路６１_１～６１_５の出力に接続される。ｐ型ＭＯＳトランジスタ４３_１～４３_５のゲートには、制御パルスＧ_１ｐ～Ｇ_４ｐ，Ｇ_Ｄｐの反転信号が入力される。ｎ型ＭＯＳトランジスタ４５_１～４５_５のゲートは、配線４７ｂ_１～４７ｂ_５を介してインバータ回路６３_１～６３_５の出力に接続される。ｎ型ＭＯＳトランジスタ４５_１～４５_５のゲートには、制御パルスＧ_１ｎ～Ｇ_４ｎ，Ｇ_Ｄｎの反転信号が入力される。

【0158】

［第５実施形態／作用効果］
第５施形態の距離画像取得装置１Ｄも、第２実施形態の距離画像取得装置１Ａと同様の効果を奏することができる。つまり、距離画像取得装置１Ｄは、オーバーサンプリング及び積算によって、測定対象物が高速移動する場合であっても良好な計測結果を得ることができる。

【0159】

第５実施形態の距離画像取得装置１Ｄは、第２実施形態の距離画像取得装置１Ａと同様に、所定の行に含まれる画素回路１３Ｄ_１～１３Ｄ_５を一括して有感ピクセル領域ＡＥに設定することが可能である。さらに、所定の行に含まれない画素回路１３Ｄ_１～１３Ｄ_５を一括して、不感ピクセル領域ＡＮに設定することが可能である。従って、第５実施形態の距離画像取得装置１Ｄも、オーバーサンプリング及び積算動作をさせることができる。

【0160】

第５実施形態の距離画像取得装置１Ｄも、第２実施形態の距離画像取得装置１Ａと同様に、第１～第５の制御電極ドライバ回路により制御パルスＧ_１ｐ～Ｇ_４ｐ，Ｇ_１ｎ～Ｇ_４ｎ，Ｇ_Ｄｐ，Ｇ_Ｄｎが中継される構成と、第１～第５の制御電極ドライバ回路のそれぞれを、制御電極２５_１～２５_４，２５_Ｄの数と同一数の画素回路１３Ｄ_１～１３Ｄ_５を有する画素回路群１５Ｄで共用する構成と、により、ピクセルサイズを小さく保ちつつ転送制御パルスＧ_１ｏｕｔ～Ｇ_４ｏｕｔ，Ｇ_Ｄｏｕｔの波形のなまりを低減できる。

【0161】

第５実施形態の距離画像取得装置１Ｄも、第２実施形態の距離画像取得装置１Ａと同様に、分配回路３３Ｄと第１～第５の制御電極ドライバ回路とのそれぞれを電気的に接続する複数の配線４７ａ_１～４７ａ_５，４７ｂ_１～４７ｂ_５を分離して配置する構成により、異なる制御パルスＧ_１ｐ～Ｇ_４ｐ，Ｇ_１ｎ～Ｇ_４ｎ，Ｇ_Ｄｐ，Ｇ_Ｄｎの間のクロストークを防止して安定したピクセルの駆動が実現できる。結果として距離分解能の高い距離画像の生成が可能となる。

【0162】

第５実施形態の距離画像取得装置１Ｄも、第２実施形態の距離画像取得装置１Ａと同様に、各インバータ回路４１Ｄ_１～４１Ｄ_４及びＮＡＮＤ型ドライバ回路４１Ｄ_５を構成する２つのトランジスタ４３_１～４３_５，４５_１～４５_５のゲートに互いにオン期間が重複しないような制御パルスを供給する回路構成を有する。つまり、距離画像取得装置１Ｄは、配線４７ａ_１～４７ａ_５，４７ｂ_１～４７ｂ_５を有する。この構成によれば、インバータ回路４１Ｄ_１～４１Ｄ_４及びＮＡＮＤ型ドライバ回路４１Ｄ_５を有する第１～第５の制御電極ドライバ回路における貫通電流が確実に防止できる。その結果、高速なピクセルの駆動が可能となる。

【0163】

さらに、第５実施形態の距離画像取得装置１Ｄは、第２実施形態の距離画像取得装置１Ａとは異なる以下のような効果を奏することもできる。

【0164】

第５実施形態の距離画像取得装置１Ｄは、第２実施形態の距離画像取得装置１Ａと同様に、制御電極ドライバ回路における貫通電流が十分に低減でき、高速なピクセルの駆動が可能となる。その結果、距離分解能の高い距離画像の生成が可能となる。

【0165】

距離画像取得装置１Ｄは、電荷排出領域２３を有効または無効に制御する論理パルスＥ_{ＳＲ（ｊ）}のための配線４８_Ｄを有する。つまり、第２実施形態の距離画像取得装置１Ａのように、電荷読出領域２２_１～２２_４を制御する論理パルスＥ_{ＳＲ（ｊ）}の反転信号のための配線を有しない。従って、回路構成を簡易にすることができる。

【0166】

［第６実施形態］
次に、第６実施形態にかかる距離画像取得装置１Ｅが有する距離画像センサ１０Ｅの構成について、第３実施形態との相違点を中心に説明する。

【0167】

図２１は、距離画像センサ１０Ｅの概略構成を示すブロック図である。距離画像センサ１０Ｅは、いわゆる貫通電流を低減するための素子構造を有する。図２１に示す距離画像センサ１０Ｅは、第３実施形態にかかる距離画像センサ１０Ｂと比較して、画素回路１３Ｅが有する制御回路の構成が異なる。

【0168】

周辺回路３１Ｅは、分配回路３３Ｅとインバータ回路ユニット３８Ｅと画素切替回路３４Ｅとを有する。分配回路３３Ｅの構成及び機能は、第３実施形態の分配回路３３Ｂの構成及び機能と同じである。同様に、インバータ回路ユニット３８Ｅの構成及び機能は、第３実施形態のインバータ回路ユニット３８Ｂの構成及び機能と同じである。一方、画素切替回路３４Ｅは、論理パルスＥ_{ＳＲ（ｊ）}のみを出力し、論理パルスＥ_{ＳＲ（ｊ）}の反転信号を出力しない点で、第３実施形態の画素切替回路３４Ｂと相違する。

【0169】

画素回路群１５Ｅを構成する各画素回路１３Ｅ_１～１３Ｅ_４内には、ＮＡＮＤ型ドライバ回路４１Ｂ_１～４１Ｂ_４に代えて、ＮＡＮＤ型ドライバ回路４１Ｅ_１～４１Ｅ_４が設けられる。ＮＡＮＤ型ドライバ回路４１Ｅ_１～４１Ｅ_４は、それぞれｎ型ＭＯＳトランジスタ４５_１～４５_４を含む。つまり、画素回路１３Ｅ_１～１３Ｅ_４に設けられる制御回路は、ｐ型ＭＯＳトランジスタ４３_１～４３_４が設けられていない点で、ＮＡＮＤ型ドライバ回路４１Ｂ_１～４１Ｂ_４と相違する。一方、画素回路１３Ｅ_５に設けられるＮＡＮＤ型ドライバ回路４１Ｅ_５の構成及び機能は、ＮＡＮＤ型ドライバ回路４１Ｂ_５の構成及び機能と同じである。

【0170】

［第６実施形態／作用効果］
第６実施形態の距離画像取得装置１Ｅも、第３実施形態の距離画像取得装置１Ｂと同様の効果を奏することができる。つまり、距離画像センサ１０Ｅは、オーバーサンプリング及び積算によって、測定対象物が高速移動する場合であっても良好な計測結果を得ることができる。

【0171】

第６実施形態の距離画像取得装置１Ｅは、第３実施形態の距離画像取得装置１Ｂと同様に、所定の行に含まれる画素回路１３Ｅ_１～１３Ｅ_５を一括して有感ピクセル領域ＡＥに設定することが可能である。さらに、所定の行に含まれない画素回路１３Ｅ_１～１３Ｅ_５を一括して、不感ピクセル領域ＡＮに設定することが可能である。従って、第６実施形態の距離画像取得装置１Ｅも、オーバーサンプリング及び積算動作をさせることができる。

【0172】

第６実施形態の距離画像取得装置１Ｅも、第３実施形態の距離画像取得装置１Ｂと同様に、第１～第５の制御電極ドライバ回路により制御パルスＧ_１ｐ～Ｇ_４ｐ，Ｇ_１ｎ～Ｇ_４ｎ，Ｇ_Ｄｐ，Ｇ_Ｄｎが中継される構成と、第１～第５の制御電極ドライバ回路のそれぞれを、制御電極２５_１～２５_４，２５_Ｄの数と同一数の画素回路１３Ｅ_１～１３Ｅ_５を有する画素回路群１５Ｅで共用する構成と、により、ピクセルサイズを小さく保ちつつ転送制御パルスＧ_１ｏｕｔ～Ｇ_４ｏｕｔ，Ｇ_Ｄｏｕｔの波形のなまりを低減できる。

【0173】

第６実施形態の距離画像取得装置１Ｅも、第３実施形態の距離画像取得装置１Ｂと同様に、分配回路３３Ｅと第１～第５の制御電極ドライバ回路とのそれぞれを電気的に接続する複数の配線４７ａ_１～４７ａ_５，４７ｂ_１～４７ｂ_５を分離して配置する構成により、異なる制御パルスＧ_１ｐ～Ｇ_４ｐ，Ｇ_１ｎ～Ｇ_４ｎ，Ｇ_Ｄｐ，Ｇ_Ｄｎの間のクロストークを防止して安定したピクセルの駆動が実現できる。結果として距離分解能の高い距離画像の生成が可能となる。

【0174】

第６実施形態の距離画像取得装置１Ｅも、第２実施形態の距離画像取得装置１Ａと同様に、各インバータ回路４１Ｅ_１～４１Ｅ_４及びＮＡＮＤ型ドライバ回路４１Ｅ_５をオン期間が重複しないような制御パルスを供給する回路構成を有する。つまり、配線４７ａ_１～４７ａ_５，４７ｂ_１～４７ｂ_５を有する。インバータ回路４１Ｅ_１～４１Ｅ_４及びＮＡＮＤ型ドライバ回路４１Ｅ_５を有する第１～第５の制御電極ドライバ回路における貫通電流が確実に防止でき、高速なピクセルの駆動が可能となる。

【0175】

さらに、第６実施形態の距離画像取得装置１Ｅは、第２実施形態の距離画像取得装置１Ａとは異なる以下のような効果を奏することもできる。

【0176】

第６実施形態の距離画像取得装置１Ｅによれば、第３実施形態の距離画像取得装置１Ｂと同様の効果を奏することができる。要するに、第６実施形態の距離画像取得装置１Ｅは、周辺回路３１Ｅにインバータ回路あるいはＮＡＮＤ型ドライバ回路を構成する一方のｐ型ＭＯＳトランジスタを有する。さらに、距離画像取得装置１Ｅは、画素回路１３Ｅ_１～１３Ｅ_５内にインバータ回路あるいはＮＡＮＤ型ドライバ回路を構成する他方のｎ型ＭＯＳトランジスタを有する。このような構成により、画素回路１３Ｅ内のトランジスタ数を低減される。その結果、ピクセルサイズを小さく保つことができると共に、高速なピクセルの駆動が可能となる。

【0177】

［第７実施形態］
次に、第７実施形態の距離画像取得装置１Ｆについて説明する。第１実施形態の距離画像取得装置１は、測定対象領域Ａの全幅をカバーするようにパルス光Ｌ_Ｐを照射した。一方、図２２に示すように第７実施形態の距離画像取得装置１Ｆは、測定対象領域Ａの幅方向における一部にパルス光Ｌ_Ｐを照射する。

【0178】

上述した第１実施形態の距離画像取得装置１は、図１０等に示すように行ごとに有感ピクセル領域ＡＥと不感ピクセル領域ＡＮとを切り替えた。第７実施形態の距離画像取得装置１Ｆは、行ごとに画素回路１３Ｆの動作を有感又は不感に設定する動作に加えて、さらに、列ブロックごとに有感又は不感に設定する動作を行う。これらの動作によると、図２３に示すように、画素アレイ１４Ｆにおいて特定の領域を有感ピクセル領域ＡＥに設定し、その他の領域を不感ピクセル領域ＡＮに設定することができる。そして、有感ピクセル領域ＡＥは、図２３における左から右に順に列ブロックごとに移動したのちに、次の行へ移動する。

【0179】

距離画像センサ１０Ｆは、画素アレイ１４Ｆと、演算回路１２と、周辺回路３１Ｆと、を有する。周辺回路３１Ｆは、分配回路３３Ｆと、画素切替回路（列）５４Ｆと、論理演算回路５５Ｆと、画素切替回路（行）５６Ｆと、を有する。

【0180】

図２４は、距離画像センサ１０Ｆの具体的な回路構成を示す図である。距離画像センサ１０Ｆは、４個の電荷読出領域２２_１～２２_４を有する画素回路１３Ｆを有し、画素回路１３Ｆの有感／不感を切り替える周辺回路３１Ｆを有する。特に周辺回路３１Ｆは、行ごとではなく、ブロック単位で画素回路１３Ｆの有感／不感を切り替える。

【0181】

分配回路３３Ｆは、第１実施形態の分配回路３３と同様の構成と機能とを有する。分配回路３３Ｆは、演算回路１２から制御パルスＧ_１～Ｇ_４，Ｇ_Ｄを受ける。分配回路３３Ｆは、論理演算回路５５Ｆの論理演算ユニット５７Ｆ_Ｕごとに制御パルスＧ_１～Ｇ_４，Ｇ_Ｄを提供する。

【0182】

画素切替回路（列）５４Ｆの入力は、演算回路１２に接続されている。画素切替回路（列）５４Ｆは、演算回路１２から制御パルスＳ_ＰＩＮ，Ｓ_ＬＣＫ，Ｓ_ＥＮＢ，Ｓ_ＤＥＮＢを受ける。画素切替回路（列）５４Ｆの出力は、論理演算回路５５Ｆに接続されている。画素切替回路（列）５４Ｆは、論理演算回路５５Ｆに論理パルス（列）Ｅ_{ＳＣ（ｉ－４：ｉ）}を提供する。

【0183】

論理演算回路５５Ｆの入力は、分配回路３３Ｆ及び画素切替回路（列）５４Ｆに接続されている。論理演算回路５５Ｆは、分配回路３３Ｆから論理演算ユニット５７Ｆ_Ｕごとに制御パルスＧ_１～Ｇ_４，Ｇ_Ｄを受ける。論理演算回路５５Ｆは、画素切替回路（列）５４Ｆから論理演算ユニット５７Ｆ_Ｕごとに論理パルス（列）Ｅ_{ＳＣ（ｉ－４：ｉ）}を受ける。ある論理演算回路５５Ｆは、例えば、制御パルスＧ_１～Ｇ_４，Ｇ_Ｄ及び論理パルス（列）Ｅ_{ＳＣ（ｉ－４：ｉ）}の論理演算を行う。その論理演算の結果、論理演算回路５５Ｆは、制御パルス（列）Ｇ_{１（ｉ－４：ｉ）}～Ｇ_{４（ｉ－４：ｉ）}，Ｇ_{Ｄ（ｉ－４：ｉ）}の反転信号を出力する。論理演算回路５５Ｆの出力は、画素アレイ１４Ｆに接続されている。論理演算回路５５Ｆは、画素アレイ１４Ｆの列ごとに制御パルスＧ_{１（ｉ－４：ｉ）}～Ｇ_{４（ｉ－４：ｉ）}，Ｇ_{Ｄ（ｉ－４：ｉ）}の反転信号を提供する。

【0184】

論理演算回路５５Ｆの回路構成についてさらに詳細に説明する。

【0185】

論理演算回路５５Ｆは、インバータ回路３５_１～３５_５と、ＡＮＤゲート５８_１～５８_４と、インバータ回路５９と、ＯＲゲート５８_５と、を有する。５個のインバータ回路３５_１～３５_５、４個のＡＮＤゲート５８_１～５８_４、１個のインバータ回路５９及び１個のＯＲゲート５８_５は、一組の論理演算ユニット５７Ｆ_Ｕを構成する。ひとつの論理演算ユニット５７Ｆ_Ｕは、ひとつの画素回路群１５Ｆに対応する。

【0186】

ＡＮＤゲート５８_１～５８_４の入力は、分配回路３３Ｆと画素切替回路（列）５４Ｆとに接続される。ＡＮＤゲート５８_１～５８_４の第１の入力は、分配回路３３Ｆから制御パルスＧ_１～Ｇ_４を受ける。ＡＮＤゲート５８_１～５８_４の第２の入力は、画素切替回路（列）５４Ｆから論理パルス（列）Ｅ_{ＳＣ（ｉ－４：ｉ）}を受ける。つまり、ＡＮＤゲート５８_１～５８_４の第２の入力は、互いに接続されている。ＡＮＤゲート５８_１～５８_４の出力は、インバータ回路３５_１～３５_４に接続される。ＡＮＤゲート５８_１～５８_４は、インバータ回路３５_１～３５_４に制御パルスＧ_{１（ｉ－４：ｉ）}～Ｇ_{４（ｉ－４：ｉ）}を提供する。

【0187】

インバータ回路５９の入力は、画素切替回路（列）５４Ｆに接続される。つまり、インバータ回路５９の入力は、ＡＮＤゲート５８_１～５８_４の第２の入力と共通である。インバータ回路５９は画素切替回路（列）５４Ｆから論理パルス（列）Ｅ_{ＳＣ（ｉ－４：ｉ）}を受ける。インバータ回路５９の出力は、ＯＲゲート５８_５に接続されている。インバータ回路５９は、ＯＲゲート５８_５に論理パルス（列）Ｅ_{ＳＣ（ｉ－４：ｉ）}の反転信号を提供する。

【0188】

ＯＲゲート５８_５の入力は、分配回路３３Ｆとインバータ回路５９とに接続される。ＯＲゲート５８_５の第１の入力は、分配回路３３Ｆから制御パルスＧ_Ｄを受ける。ＯＲゲート５８_５の第２の入力は、インバータ回路５９から論理パルス（列）Ｅ_{ＳＣ（ｉ－４：ｉ）}の反転信号を受ける。ＯＲゲート５８_５の出力は、インバータ回路３５_５に接続される。ＯＲゲート５８_５は、制御パルスＧ_Ｄと論理パルス（列）Ｅ_{ＳＣ（ｉ－４：ｉ）}の反転信号との論理和信号である制御パルスＧ_{Ｄ（ｉ－４：ｉ）}をインバータ回路３５_５に提供する。

【0189】

上記の分配回路３３Ｆ、画素切替回路（列）５４Ｆ及び論理演算回路５５Ｆによれば、論理演算ユニット５７Ｆ_Ｕごとに互いに異なる論理パルスＥ_{ＳＣ（ｉ－４：ｉ）}を提供することができる。

【0190】

画素切替回路（行）５６Ｆの入力は、演算回路１２に接続される。画素切替回路（行）５６Ｆは、演算回路１２から制御パルスＳ_ＰＩＮ，Ｓ_ＬＣＫ，Ｓ_ＥＮＢ，Ｓ_ＤＥＮＢを受ける。画素切替回路（行）５６Ｆは、制御パルスＳ_ＰＩＮ，Ｓ_ＬＣＫ，Ｓ_ＥＮＢ，Ｓ_ＤＥＮＢを利用して論理パルス（行）Ｅ_{ＳＲ（ｊ）}を生成する。画素切替回路（行）５６Ｆの出力は、画素アレイ１４Ｆに接続される。画素切替回路（行）５６Ｆは、画素アレイ１４Ｆの第ｊ行に論理パルス（行）Ｅ_{ＳＲ（ｊ）}を提供する。

【0191】

上記の画素切替回路（行）５６Ｆによれば、ひとつの行ごと、または複数の行ごとに互いに異なる論理パルス（行）Ｅ_{ＳＲ（ｊ）}を提供することができる。

【0192】

その結果、画素回路１３Ｆの有感／不感は、基本的に画素切替回路（行）５６Ｆの論理パルス（行）Ｅ_{ＳＲ（ｊ）}によって切り替えられる。例えば、ある画素回路１３Ｆに、画素回路１３Ｆを有感とする制御パルスＧ_{１（ｉ－４：ｉ）}が入力されても、画素回路１３Ｆを不感とする論理パルス（行）Ｅ_{ＳＲ（ｊ）}入力されれば、その画素回路１３Ｆは不感である。この関係によれば、図２３に示すように画素アレイ１４Ｆの一部の領域だけ有感ピクセル領域ＡＥとし、その他の領域を不感ピクセル領域ＡＮとすることができる。つまり、画素回路１３Ｆを有感とする制御パルスＧ_{１（ｉ－４：ｉ）}～Ｇ_{４（ｉ－４：ｉ）}（つまり論理パルス（列）Ｅ_{ＳＣ（ｉ－４：ｉ）}）と、画素回路１３Ｆを有感とする論理パルス（行）Ｅ_{ＳＲ（ｊ）}と、が入力された画素回路１３Ｆのみが有感となる。

【0193】

［第７実施形態／作用効果］
第７実施形態の距離画像取得装置１Ｆも、第１実施形態の距離画像取得装置１と同様の効果を奏することができる。つまり、距離画像取得装置１Ｆは、オーバーサンプリング及び積算によって、測定対象物が高速移動する場合であっても良好な計測結果を得ることができる。

【0194】

第７実施形態の距離画像取得装置１Ｆは、第１実施形態の距離画像取得装置１と同様に、所定の行に含まれる画素回路１３Ｆを一括して有感ピクセル領域ＡＥに設定することが可能である。さらに、所定の行に含まれない画素回路１３Ｆを一括して、不感ピクセル領域ＡＮに設定することが可能である。従って、第７実施形態の距離画像取得装置１Ｆも、オーバーサンプリング及び積算動作をさせることができる。

【0195】

第７実施形態の距離画像取得装置１Ｆも、第１実施形態の距離画像取得装置１と同様に、第１～第５の制御電極ドライバ回路により制御パルスＧ_１～Ｇ_４，Ｇ_Ｄが中継される構成と、第１～第５の制御電極ドライバ回路のそれぞれを、制御電極２５_１～２５_４，２５_Ｄの数と同一数の画素回路１３Ｆを有する画素回路群１５Ｆで共用する構成と、により、ピクセルサイズを小さく保ちつつ転送制御パルスＧ_{１ｏｕｔ（ｉ－４：ｉ）}～Ｇ_{４ｏｕｔ（ｉ－４：ｉ）}，Ｇ_{Ｄｏｕｔ（ｉ－４：ｉ）}の反転信号の波形のなまりを低減できる。

【0196】

さらに、第７実施形態の距離画像取得装置１Ｆは、第１実施形態の距離画像取得装置１とは異なる以下のような効果を奏することもできる。

【0197】

第７実施形態の距離画像取得装置１Ｆにおいて、光源制御部１２ａは、第ｊ行目に含まれる画素回路１３Ｆの一部が有感ピクセル領域ＡＥに含まれるように、光源１１からパルス光Ｌ_Ｐを出射させる動作と、第ｊ行目に含まれる画素回路１３Ｆの一部に対して、光電変換領域２１から電荷読出領域２２_１～２２_４への電荷の移動を許可するように画素回路１３Ｆを動作させる制御パルスを画素アレイ１４Ｆに提供する動作と、有感ピクセル領域ＡＥに含まれない不感ピクセル領域ＡＮに含まれる画素回路１３Ｆのすべてに対して光電変換領域２１から電荷排出領域２３への電荷の移動を許可するように画素回路１３Ｆを動作させる制御パルスを画素アレイ１４Ｆに提供する動作と、を行う。この動作によれば、画素アレイ１４Ｆに含まれる所望の領域を有感ピクセル領域ＡＥとすることが可能になる。従って、画素アレイ１４Ｆにおける有感ピクセル領域ＡＥをより緻密に設定することができる。

【0198】

［第８実施形態］
次に、第８実施形態の距離画像取得装置１Ｇが有する距離画像センサ１０Ｇの構成について、第１実施形態との相違点を中心に説明する。距離画像センサ１０Ｇは、ドレインの制御によって画素回路１３Ｇの有感／不感を制御する画素構成と画素制御を採用する。距離画像センサ１０Ｇは、転送制御パルスＧ_{１ｏｕｔ（ｊ）}～Ｇ_{３ｏｕｔ（ｊ）}，Ｇ_{Ｄｏｕｔ（ｊ）}を水平方向から提供する方式を採用する。距離画像センサ１０Ｇは、周辺に配置された行選択部が行う有感／不感を操作するための信号に基づくゲーティングによって、動作する。

【0199】

図２５は、距離画像センサ１０Ｇの概略構成を示すブロック図である。距離画像センサ１０Ｇは、第１実施形態にかかる距離画像センサ１０と比較して、周辺回路３１Ｇの構成が異なる。また、距離画像センサ１０Ｇは、距離画像センサ１０と比較して、画素回路１３Ｇの素子構成及び回路構成が異なる。例えば、画素回路１３は、４個の制御電極２５_１～２５_４と、４個の電荷読出領域２２_１～２２_４を有していた。つまり、画素回路１３は、いわゆる４タップ型の構成であった。一方、画素回路１３Ｇは、３個の制御電極２５_１～２５_３と、３個の電荷読出領域２２Ｔ_１～２２Ｔ_３と、有する。つまり、画素回路１３Ｇは、いわゆる３タップ型の構成である。

【0200】

画素回路１３Ｇは、光電変換領域２１と、電荷読出領域２２Ｔ_１～２２Ｔ_３と、電荷排出領域２３Ｔと、電圧検出手段２６Ｔ_１～２６Ｔ_３と、制御電極２５_１～２５_３，２５_Ｄと、を有する。

【0201】

図２６は、画素回路１３Ｇと周辺回路３１Ｇとの接続構成を示す図である。距離画像センサ１０Ｇは、複数の画素回路１３Ｇと、周辺回路３１Ｇと、配線部７４Ｇと、を有する。画素回路１３Ｇは、信号電荷処理領域１７Ｔを有する。画素回路１３Ｇは、画素回路１３が有するＮＯＲ型ドライバ回路４１_１～４１_４に相当する構成を有しない。また、画素回路１３Ｇは、画素回路１３が有するＮＡＮＤ型ドライバ回路４１_５に相当する構成要素も有しない。

【0202】

配線部７４Ｇは、周辺回路３１Ｇを画素回路１３Ｇに接続する。配線部７４Ｇは、横方向に延びる複数の配線７４_１～７４_４を有する。配線７４_１は、周辺回路３１Ｇを画素回路１３Ｇの制御電極２５_１に接続する。配線７４_２は、周辺回路３１Ｇを画素回路１３Ｇの制御電極２５_２に接続する。配線７４_３は、周辺回路３１Ｇを画素回路１３Ｇの制御電極２５_３に接続する。配線７４_４は、周辺回路３１Ｇを画素回路１３Ｇの制御電極２５_Ｄに接続する。

【0203】

配線７４_１～７４_４は、画素アレイ１４Ｇの幅全体にわたって延びている。配線７４_１～７４_４のそれぞれには、複数の支線が接続される。例えば、画素アレイ１４Ｇが幅方向においてＹ個の画素回路１３Ｇを有する場合には、配線７４_１にはＹ本の支線が接続される。これらの支線の一端は、配線７４_１～７４_４に接続される。支線の他端は、制御電極２５_１～２５_３，２５_Ｄに接続される。

【0204】

この構成によれば、第ｊ行に含まれる画素回路１３Ｇのすべてを一括して制御することができる。ここでいう制御とは、画素回路１３Ｇの有感及び不感を切り替える制御である。例えば、第ｊ行の画素回路１３Ｇのすべてを有感に設定する場合には、配線７４_４を介して制御電極２５_Ｄに転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}＜Ｌ＞を提供する。また、第ｊ行の画素回路１３Ｇのすべてを不感に設定する場合には、配線７４_４を介して制御電極２５_Ｄに転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}＜Ｈ＞を提供する。

【0205】

図２７は、周辺回路３１Ｇの回路構成を示す図である。周辺回路３１Ｇは、駆動回路３４Ｇを含む。駆動回路３４Ｇの入力は、演算回路１２に接続される。駆動回路３４Ｇの入力は、演算回路１２から制御パルスＳ_ＰＩＮ，Ｓ_ＬＣＫ，Ｓ_ＥＮＢ，Ｓ_ＤＥＮＢ及び制御パルスＧ_１，Ｇ_２，Ｇ_３，Ｇ_Ｄを受ける。駆動回路３４Ｇは、制御パルスＳ_ＰＩＮ，Ｓ_ＬＣＫ，Ｓ_ＥＮＢ，Ｓ_ＤＥＮＢ及び制御パルスＧ_１，Ｇ_２，Ｇ_３，Ｇ_Ｄに基づいて、転送制御パルスＧ_{１ｏｕｔ（ｊ）}～Ｇ_{３ｏｕｔ（ｊ）}，Ｇ_{Ｄｏｕｔ（ｊ）}を生成する。駆動回路３４Ｇの出力は、配線部７４Ｇを介して画素回路１３Ｇに接続される。駆動回路３４Ｇの出力は、画素回路１３Ｇに転送制御パルスＧ_{１ｏｕｔ（ｊ）}～Ｇ_{３ｏｕｔ（ｊ）}と転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}を提供する。

【0206】

駆動回路３４Ｇは、行スキャンパターン発生回路４２Ｇと、論理演算回路４４Ｇと、を有する。行スキャンパターン発生回路４２Ｇは、配線部７２Ｇを介して演算回路１２に接続される。行スキャンパターン発生回路４２Ｇは、演算回路１２から制御パルスＳ_ＰＩＮ，Ｓ_ＬＣＫ，Ｓ_ＥＮＢ，Ｓ_ＤＥＮＢを受ける。行スキャンパターン発生回路４２Ｇは、制御パルスＳ_ＰＩＮ，Ｓ_ＬＣＫ，Ｓ_ＥＮＢ，Ｓ_ＤＥＮＢに基づいて、論理パルスＥ_{ＳＲ（ｊ）}を生成する。

【0207】

図２８は、行スキャンパターン発生回路４２Ｇの回路図である。行スキャンパターン発生回路４２Ｇは、制御パルスＳ_ＰＩＮ，Ｓ_ＬＣＫ，Ｓ_ＥＮＢ，Ｓ_ＤＥＮＢに基づいて論理パルスＥを生成する。行スキャンパターン発生回路４２Ｇは、論理パルスＥ_{ＳＲ（１）}～Ｅ_{ＳＲ（Ｎ）}を生成可能な回路構成であればよく、図２８に示す回路構成に限定されない。

【0208】

行スキャンパターン発生回路４２Ｇは、複数のＤフリップフロップ８８_１～８８_Ｎ，８９_１～８９_Ｎと、ＯＲゲート９０_１～９０_Ｎと、を有する。Ｄフリップフロップ８８_１の入力（Ｄ）は、演算回路１２に接続される。Ｄフリップフロップ８８_１の入力（Ｄ）は、制御パルスＳ_ＰＩＮを受ける。Ｄフリップフロップ８８_２～８８_Ｎの入力（Ｄ）は、Ｄフリップフロップ８８_１～８８_Ｎ－１の出力（Ｑ）に接続される。Ｄフリップフロップ８８_１～８８_Ｎの別の入力は、制御パルスＳ_ＬＣＫを受ける。Ｄフリップフロップ８８_１～８８_Ｎの出力（Ｑ）は、制御パルスＱ_１～Ｑ_Ｎを出力する。Ｄフリップフロップ８８_１～８８_Ｎ－１の出力（Ｑ）は、Ｄフリップフロップ８８_２～８８_Ｎの入力（Ｄ）に接続される。また、Ｄフリップフロップ８８_１～８８_Ｎの出力（Ｑ）は、Ｄフリップフロップ８９_１～８９_Ｎの入力（Ｄ）に接続される。Ｄフリップフロップ８９_１～８９_Ｎの入力（Ｄ）は、Ｄフリップフロップ８８_１～８８_Ｎの出力（Ｑ）に接続される。Ｄフリップフロップ８９_１～８９_Ｎの入力（Ｄ）は、制御パルスＱ_１～Ｑ_Ｎを受ける。Ｄフリップフロップ８９_１～８９_Ｎの入力（ＣＫ）は、制御パルスＳ_ＥＮＢを受ける。Ｄフリップフロップ８９_１～８９_Ｎの出力（Ｑ）は、ＯＲゲート９０_１～９０_Ｎの入力に接続される。ＯＲゲート９０_１～９０_Ｎの入力は、制御パルスＱ_１～Ｑ_Ｎ，Ｓ_ＤＥＮＢを受ける。ＯＲゲート９０_１～９０_Ｎの出力は、論理パルスＥ_{ＳＲ（１）}～Ｅ_{ＳＲ（Ｎ）}を出力する。

【0209】

図２９は、行スキャンパターン発生回路４２Ｇの動作例を示すタイミングチャートである。図２９に示すタイミングチャートは、行スキャンパターン発生回路４２Ｇの動作の一例を示すものである。図２９に示すタイミングチャートは、２行づつ走査する論理パルスＥ_{ＳＲ（ｊ）}出力する。図２９では、６行目までの画素アレイ１４Ｇに対応するチャートを示す。

【0210】

まず、タイミングＴ_１において、Ｄフリップフロップ８８_１は、制御パルスＳ_ＰＩＮ＜Ｈ＞を受ける。

【0211】

次に、タイミングＴ２において、Ｄフリップフロップ８８_１～８８_Ｎは、制御パルスＳ_ＬＣＫ＜Ｈ＞を受ける。その結果、Ｄフリップフロップ８８_１は、制御パルスＱ_１＜Ｈ＞を出力する。Ｄフリップフロップ８８_２～８８_Ｎは、制御パルスＱ_２＜Ｌ＞～Ｑ_Ｎ＜Ｌ＞を出力する。その後、Ｄフリップフロップ８８_１～８８_Ｎは、制御パルスＳ_ＬＣＫ＜Ｌ＞を受ける。

【0212】

次に、タイミングＴ３において、Ｄフリップフロップ８８_１は、制御パルスＳ_ＰＩＮ＜Ｌ＞を受ける。また、Ｄフリップフロップ８８_１～８８_Ｎは、再び、制御パルスＳ_ＬＣＫ＜Ｈ＞を受ける。その結果、Ｄフリップフロップ８８_１，８８_２は、制御パルスＱ_１＜Ｈ＞，Ｑ_２＜Ｈ＞を出力する。Ｄフリップフロップ８８_３～８８_Ｎは、制御パルスＱ_３＜Ｌ＞～Ｑ_Ｎ＜Ｌ＞を出力する。所定期間の経過後、Ｄフリップフロップ８８_１～８８_Ｎは、制御パルスＳ_ＬＣＫ＜Ｌ＞を受ける。

【0213】

次に、タイミングＴ４において、Ｄフリップフロップ８９_１～８９_Ｎは、制御パルスＳ_ＥＮＢ＜Ｈ＞を受ける。その結果、ＯＲゲート９０_１，９０_２は、論理パルスＥ_{ＳＲ（１）}＜Ｈ＞，Ｅ_{ＳＲ（２）}＜Ｈ＞を出力する。ＯＲゲート９０_３～９０_Ｎは、論理パルスＥ_{ＳＲ（３）}＜Ｌ＞～Ｅ_{ＳＲ（Ｎ）}＜Ｌ＞を出力する。これらの論理パルスＥ_{ＳＲ（１）}～Ｅ_{ＳＲ（Ｎ）}が出力されるとき、１行目（ｊ＝１）と２行目（ｊ＝２）の画素回路１３Ｇは、有感状態である。一方、その他の行（ｊ＝３～Ｎ）の画素回路１３Ｇは、不感状態である。所定期間の後に、Ｄフリップフロップ８９_１～８９_Ｎは、制御パルスＳ_ＥＮＢ＜Ｌ＞を受ける。

【0214】

次に、タイミングＴ５において、Ｄフリップフロップ８８_１～８８_Ｎは、制御パルスＳ_ＥＮＢ＜Ｌ＞を受ける。Ｄフリップフロップ８８_１，８８_２は、制御パルスＱ_１＜Ｈ＞，Ｑ_２＜Ｈ＞を出力し続ける。一方、Ｄフリップフロップ８８_３～８８_Ｎは、制御パルスＱ_３＜Ｌ＞～Ｑ_Ｎ＜Ｌ＞を出力し続ける。

【0215】

次に、タイミングＴ６において、Ｄフリップフロップ８８_１～８８_Ｎは、再び、制御パルスＳ_ＬＣＫ＜Ｈ＞を受ける。その結果、Ｄフリップフロップ８８_２，８８_３は、制御パルスＱ_２＜Ｈ＞，Ｑ_３＜Ｈ＞を出力する。一方、Ｄフリップフロップ８８_１，８８_４～８８_Ｎは、制御パルスＱ_１＜Ｌ＞，Ｑ_４＜Ｌ＞～Ｑ_Ｎ＜Ｌ＞を出力する。所定期間の経過後、Ｄフリップフロップ８８_１～８８_Ｎは、制御パルスＳ_ＬＣＫ＜Ｌ＞を受ける。

【0216】

次に、タイミングＴ７において、Ｄフリップフロップ８８_１～８８_Ｎは、再び、制御パルスＳ_ＬＣＫ＜Ｈ＞を受ける。その結果、Ｄフリップフロップ８８_３，８８_４は、制御パルスＱ_３＜Ｈ＞，Ｑ_４＜Ｈ＞を出力する。一方、Ｄフリップフロップ８８_１，８８_２，８８_５～８８_Ｎは、制御パルスＱ_１＜Ｌ＞，Ｑ_２＜Ｌ＞，Ｑ_５＜Ｌ＞～Ｑ_Ｎ＜Ｌ＞を出力する。所定期間の経過後、Ｄフリップフロップ８８_１～８８_Ｎは、制御パルスＳ_ＬＣＫ＜Ｌ＞を受ける。

【0217】

次に、タイミングＴ８において、Ｄフリップフロップ８９_１～８９_Ｎは、制御パルスＳ_ＥＮＢ＜Ｈ＞を受ける。その結果、ＯＲゲート９０_３，９０_４は、論理パルスＥ_{ＳＲ（３）}＜Ｈ＞，Ｅ_{ＳＲ（４）}＜Ｈ＞を出力する。ＯＲゲート９０_１，９０_２，９０_５～９０_Ｎは、論理パルスＥ_{ＳＲ（１）}＜Ｌ＞，Ｅ_{ＳＲ（２）}＜Ｌ＞，Ｅ_{ＳＲ（５）}＜Ｌ＞～Ｅ_{ＳＲ（Ｎ）}＜Ｌ＞を出力する。これらの論理パルスＥ_{ＳＲ（１）}～Ｅ_{ＳＲ（Ｎ）}が出力されるとき、１行目（ｊ＝１）と２行目（ｊ＝２）の画素回路１３Ｇは、有感状態から不感状態に切り替わる。３行目（ｊ＝３）と４行目（ｊ＝４）の画素回路１３Ｇは、不感状態から有感状態に切り替わる。その他の行（ｊ＝１，２，５～Ｎ）の画素回路１３Ｇは、不感状態を継続する。所定期間の後に、Ｄフリップフロップ８９_１～８９_Ｎは、制御パルスＳ_ＥＮＢ＜Ｌ＞を受ける。

【0218】

以下、同様の動作を繰り返す。そうすると、行スキャンパターン発生回路４２Ｇは、ｊ行及びｊ＋１行に含まれる画素回路１３Ｇを有感とする論理パルスＥ_{ＳＲ（ｊ）}＜Ｈ＞，Ｅ_{ＳＲ（ｊ＋１）}＜Ｈ＞を出力する。また、行スキャンパターン発生回路４２Ｇは、その他の行（１～ｊ－１，ｊ＋２～Ｎ）を不感とする論理パルスＥ_{ＳＲ（１）}～Ｅ_{ＳＲ（ｊ－１），}Ｅ_{ＳＲ（ｊ＋２）}～Ｅ_{ＳＲ（Ｎ）}を出力する。

【0219】

上記のタイミングチャートは、２行づつ走査する場合の例示であった。行スキャンパターン発生回路４２Ｇは、制御パルスＳ_ＰＩＮ，Ｓ_ＬＣＫ，Ｓ_ＥＮＢを変更することにより、所望の行数ごとに走査する論理パルスＥ_{ＳＲ（ｊ）}を出力可能である。具体的には、ｎ行づつ走査する場合には、ｎ個のクロックパルスを有する制御パルスＳ_ＬＣＫと、ｎ個のクロック分のパルス幅を有する制御パルスＳ_ＰＩＮを行スキャンパターン発生回路４２Ｇに入力すればよい。

【0220】

再び図２７を参照する。論理演算回路４４Ｇの入力は、配線部７３Ｇを介して演算回路１２に接続される。論理演算回路４４Ｇの別の入力は、行スキャンパターン発生回路４２Ｇにも接続される。論理演算回路４４Ｇの出力は、配線部７４Ｇを介して複数の画素回路１３Ｇに接続される。論理演算回路４４Ｇは、演算回路１２から制御パルスＧ_１～Ｇ_３，Ｇ_Ｄを受けると共に、行スキャンパターン発生回路４２Ｇから論理パルスＥ_{ＳＲ（ｊ）}を受ける。論理演算回路４４Ｇは、制御パルスＧ_１～Ｇ_３，Ｇ_Ｄ及び論理パルスＥ_{ＳＲ（ｊ）}に基づいて、転送制御パルスＧ_{１ｏｕｔ（ｊ）}～Ｇ_{３ｏｕｔ（ｊ）}，Ｇ_{Ｄｏｕｔ（ｊ）}を生成する。論理演算回路４４Ｇは、画素回路１３Ｇに転送制御パルスＧ_{１ｏｕｔ（ｊ）}～Ｇ_{３ｏｕｔ（ｊ）}，Ｇ_{Ｄｏｕｔ（ｊ）}を提供する。

【0221】

論理演算回路４４Ｇは、制御パルスＧ_１～Ｇ_３，Ｇ_Ｄと論理パルスＥ_{ＳＲ（ｊ）}との論理演算を行う。論理演算の結果、転送制御パルスＧ_{１ｏｕｔ（ｊ）}～Ｇ_{３ｏｕｔ（ｊ）}，Ｇ_{Ｄｏｕｔ（ｊ）}が生成される。

【0222】

論理演算回路４４Ｇは、ＡＮＤゲート８４_１～８４_３と、バッファ回路８５_１～８５_３，８５_Ｄと、インバータ回路８６と、ＯＲゲート８７と、を有する。バッファ回路８５_１～８５_３，８５_Ｄは、第ｊ行目に含まれる画素回路１３Ｇに提供する転送制御パルスＧ_{１ｏｕｔ（ｊ）}～Ｇ_{３ｏｕｔ（ｊ）}，Ｇ_{Ｄｏｕｔ（ｊ）}を出力する。論理演算回路４４Ｇは、ＡＮＤゲート８４_１～８４_３，８４_Ｄ、バッファ回路８５_１～８５_３，８５_Ｄ、インバータ回路８６及びＯＲゲート８７の組を画素回路１３Ｇの行の数だけ有する。

【0223】

ＡＮＤゲート８４_１～８４_３の入力には、演算回路１２及び行スキャンパターン発生回路４２Ｇが接続される。ＡＮＤゲート８４_１～８４_３は、配線部７３Ｇから制御パルスＧ_１～Ｇ_３を受けると共に、行スキャンパターン発生回路４２Ｇから論理パルスＥ_{ＳＲ（ｊ）}を受ける。

【0224】

ＡＮＤゲート８４_１～８４_３の出力は、バッファ回路８５_１～８５_３に接続される。ＡＮＤゲート８４_１～８４_３は、制御パルスＧ_１～Ｇ_３及び論理パルスＥ_{ＳＲ（ｊ）}に基づいて生成した制御パルスＧ_１（ｊ）～Ｇ_３（ｊ）を出力する。

【0225】

バッファ回路８５_１～８５_３の入力は、ＡＮＤゲート８４_１～８４_３の出力に接続される。バッファ回路８５_１～８５_３の出力は、配線７４_１～７４_３に接続される。バッファ回路８５_１～８５_３は、制御パルスＧ_１（ｊ）～Ｇ_３（ｊ）を整形して転送制御パルスＧ_{１ｏｕｔ（ｉ）}～Ｇ_{３ｏｕｔ（ｉ）}として配線７４_１～７４_３に出力する。

【0226】

インバータ回路８６の入力は、行スキャンパターン発生回路４２Ｇに接続される。インバータ回路８６は、行スキャンパターン発生回路４２Ｇから論理パルスＥ_{ＳＲ（ｊ）}を受ける。インバータ回路８６の出力は、ＯＲゲート８７の入力に接続される。インバータ回路８６は、ＯＲゲート８７の入力に論理パルスＥ_{ＳＲ（ｊ）}の反転信号を提供する。ＯＲゲート８７の入力には、インバータ回路８６の出力と、配線７３Ｇ_Ｄとが接続される。ＯＲゲート８７は、インバータ回路８６から論理パルスＥ_{ＳＲ（ｊ）}の反転信号を受けると共に配線７３Ｇ_Ｄから制御パルスＧ_Ｄを受ける。ＯＲゲート８７の出力には、バッファ回路８５_Ｄが接続される。

【0227】

ＯＲゲート８７は、バッファ回路８５_Ｄに制御パルスＧ_Ｄ（ｊ）を提供する。バッファ回路８５_Ｄの入力には、ＯＲゲート８７の出力が接続される。バッファ回路８５_Ｄは、ＯＲゲート８７から制御パルスＧ_Ｄ（ｊ）を受ける。バッファ回路８５_Ｄの出力は、配線７４_４に接続される。バッファ回路８５_Ｄは、制御パルスＧ_Ｄ（ｊ）を整形して転送制御パルスＧ_{Ｄｏｕｔ（ｉ）}として配線７４_４に出力する。

【0228】

［第８実施形態／素子構成］
図３０は、画素回路１３Ｇの構成を示す。画素回路１３Ｇは、光電変換領域２１と、読出回路８０Ｔ_１～８０Ｔ_３と、を有する。光電変換領域２１は、光を受けて電荷を発生させる。読出回路８０Ｔ_１～８０Ｔ_３は、配線部７５を介して当該電荷に対応する電圧Ｖ_Ｏ１～Ｖ_Ｏ３を演算回路１２に出力する。

【0229】

光電変換領域２１は、フォトダイオードＰＤと、電荷転送部５２Ｔと、を有する。光電変換領域２１は、本件発明者らが開発したラテラル電界制御電荷変調素子（LEFM : Lateral Electric Field control charge Modulator）の原理に基づく構造を有する。ラテラル電界制御電荷変調素子は、電荷輸送路の電界制御を、その側面に設けた複数のゲートによる横方向電界により行い、高速な電子の輸送制御を行う。

【0230】

フォトダイオードＰＤは、開口部ＡＰを介して受けた光に応じた電荷を発生させる。当該電荷は、電荷転送部５２Ｔに提供される。フォトダイオードＰＤは、例えば８７０ナノメートルの波長を有する光に応じて電荷を生成する。なお、フォトダイオードＰＤは、検出の対象となる波長の光に対応して電荷を生成できればよい。

【0231】

電荷転送部５２Ｔは、フォトダイオードＰＤから提供された電荷を受ける。電荷転送部５２Ｔは、読出回路８０Ｔ_１～８０Ｔ_３のいずれかひとつに選択的に電荷を提供する。電荷転送部５２Ｔは、半導体領域６５ａ，６５ｂ，６５ｃと、電荷排出領域２３Ｔと、電荷読出領域２２Ｔ_１～２２Ｔ_３と、制御電極２５_１～２５_３，２５_Ｄａ，２５_Ｄｂと、を有する。

【0232】

半導体領域６５ａ，６５ｂ，６５ｃは、フォトダイオードＰＤにおいて生じた電荷を収集する。半導体領域６５ａ，６５ｂ，６５ｃは、電荷排出領域２３Ｔ及び電荷読出領域２２Ｔ_１～２２Ｔ_３のいずれかに電荷を輸送する電荷移動経路１０１を構成する。

【0233】

電荷排出領域２３Ｔは、光電変換領域２１から電荷読出領域２２Ｔ_１～２２Ｔ_３へ向かう電荷の電荷移動経路１０１に配置される。電荷排出領域２３Ｔは、制御電極２５_Ｄａ及び電荷排出領域２３Ｔ_ａと、制御電極２５_Ｄｂ及び電荷排出領域２３Ｔ_ｂと、を有する。一対の制御電極２５_Ｄａ，２５_Ｄｂは、電荷移動経路１０１を挟むように配置される。換言すると、制御電極２５_Ｄａと、制御電極２５_Ｄｂとの間には、電荷移動経路１０１が存在する。電荷排出領域２３Ｔ_ａは、制御電極２５_Ｄａに接するように配置される。電荷排出領域２３Ｔ_ｂは、制御電極２５_Ｄｂに接するように配置される。このような制御電極２５_Ｄａ，２５_Ｄｂの配置によれば、制御電極２５_Ｄａ，２５_Ｄｂに与える電圧（転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}）に応じて、電荷移動経路１０１における電位分布を制御できる。

【0234】

図３１は、図３０に示す電荷移動経路１０１を含む一点鎖線ＣＬ_３１における電位分布を示す。縦軸は電荷移動経路１０１上の位置を示す。横軸は、電位を示す。さらに、グラフＣ３１ａは、図３０におけるフォトダイオードＰＤの領域に対応する。グラフＣ３１ｂ，Ｃ３１ｃは、図３０における制御電極２５_Ｄａ，２５_Ｄｂに挟まれた領域と、その下流側の領域とに対応する。グラフＣ３１ｄは、制御電極２５_２及び電荷読出領域２２Ｔ_２に対応する。

【0235】

図３０に示すように、電荷が発生するフォトダイオードＰＤから電荷読出領域２２Ｔ_１～２２Ｔ_３に至る電荷の移動経路上には、ドレイン領域（制御電極２５_Ｄａ，２５_Ｄｂ）に挟まれた領域が存在する。そして、ドレイン領域に挟まれた領域における電位は、制御電極２５_Ｄａ，２５_Ｄｂに提供される転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}によって制御される。

【0236】

例えば、制御電極２５_Ｄａ，２５_Ｄｂに転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}＜Ｈ＞が提供されたとき、電位はグラフＣ３１ｂに示すものとなる。この場合には、電荷は、フォトダイオードＰＤ（グラフＣ３１ａ）から電荷読出領域２２Ｔ_１～２２Ｔ_３に向かって移動する途中で、ドレイン領域に挟まれた領域（グラフＣ３１ｂ）に捉えられ、さらに、電荷排出領域２３Ｔ_ａ，２３Ｔ_ｂに排出される。つまり、電荷は、フォトダイオードＰＤから電荷読出領域２２Ｔ_１～２２Ｔ_３に到達できない。グラフＣ３３ｂに示す電位の分布を、電位の窪みと呼ぶこともある。画素回路１３Ｇがこのような電位分布を有するとき、画素回路１３Ｇは不感である。

【0237】

これに対して、制御電極２５_Ｄａ，２５_Ｄｂに転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}＜Ｌ＞が提供されたとき、電位はグラフＣ３１ｃに示すものとなる。この場合には、電荷は、フォトダイオードＰＤ（グラフＣ３１ａ）から電荷読出領域２２Ｔ_１～２２Ｔ_３に向かって移動する途中で、ドレイン領域に挟まれた領域（グラフＣ３１ｂ）に捉えられることがない。つまり、電荷は、フォトダイオードＰＤから電荷読出領域２２Ｔ_１～２２Ｔ_３に到達できる。画素回路１３Ｇがこのような電位分布を有するとき、画素回路１３Ｇは有感であるといえる。

【0238】

つまり、画素回路１３Ｇの有感／不感は、制御電極２５_１～２５_３に提供される転送制御パルスＧ_{１ｏｕｔ（ｊ）}～Ｇ_{３ｏｕｔ（ｊ）}によって制御されない。画素回路１３Ｇの有感／不感は、制御電極２５_Ｄａ，２５_Ｄｂに提供される転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}によって決まる。例えば、制御電極２５_１に電荷を転送させる転送制御パルスＧ_{１ｏｕｔ（ｊ）}＜Ｈ＞が提供されていても、制御電極２５_Ｄａ，２５_Ｄｂに電荷を転送させる転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}＜Ｈ＞が提供されている場合には、その画素回路１３Ｇは不感である。なぜならば、電荷排出領域２３Ｔが光電変換領域２１と電荷読出領域２２Ｔ_１との間に設けられているからである。これらの配置によれば、制御電極２５_Ｄａ，２５_Ｄｂに電荷を転送させる転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}＜Ｈ＞が提供されている場合には、光電変換領域２１において生成した電荷は、電荷読出領域２２Ｔ_１に到達する前に、電荷排出領域２３Ｔに捉えられる。

【0239】

制御電極２５_Ｄａ，２５_Ｄｂには、配線７４_４が接続される。制御電極２５_Ｄａ，２５_Ｄｂは、配線７４_４から転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}を受ける。制御電極２５_Ｄａ，２５_Ｄｂは、転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}に応じて、半導体領域６５ｂ，６５ｃから電荷排出領域２３Ｔへの電荷の許可と禁止とを切り替える。制御電極２５_Ｄａ，２５_Ｄｂが転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}＜Ｈ＞を受けたとき、半導体領域６５ｂ，６５ｃから電荷排出領域２３Ｔ_ａ，２３Ｔ_ｂへの電荷の転送が許可される。制御電極２５_Ｄａ，２５_Ｄｂが転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}＜Ｌ＞を受けたとき、半導体領域６５ｂ，６５ｃから電荷排出領域２３Ｔ_ａ，２３Ｔ_ｂへの電荷の転送が禁止される。

【0240】

電荷排出領域２３Ｔは、ハイ電位線Ｖ_ＤＨに接続される。フォトダイオードＰＤが光を受けている期間は、電荷が発生し続ける。一方、電荷読出領域２２Ｔ_１～２２Ｔ_３において、電荷に対する所定の処理が行われている間には、電荷読出領域２２Ｔ_１～２２Ｔ_３への電荷の転送が禁止される。そこで、電荷読出領域２２Ｔ_１～２２Ｔ_３への電荷の転送が禁止される期間に発生した電荷を、電荷排出領域２３Ｔが受け入れる。換言すると、電荷排出領域２３Ｔが電荷を受け入れている期間は、電荷読出領域２２Ｔ_１～２２Ｔ_３に電荷が蓄積されない。

【0241】

電荷読出領域２２Ｔ_１～２２Ｔ_３は、制御電極２５_１～２５_３を介して半導体領域６５ｃに接続される。制御電極２５_１～２５_３は、配線７４_１～７４_３にそれぞれ接続される。制御電極２５_１～２５_３は、配線７４_１～７４_３から転送制御パルスＧ_{１ｏｕｔ（ｊ）}～Ｇ_{３ｏｕｔ（ｊ）}を受ける。制御電極２５_１～２５_３は、転送制御パルスＧ_{１ｏｕｔ（ｊ）}～Ｇ_{３ｏｕｔ（ｊ）}に応じて、半導体領域６５ｃから電荷読出領域２２Ｔ_１～２２Ｔ_３のいずれかひとつへ電荷を転送する。

【0242】

例えば、制御電極２５_１が転送制御パルスＧ_{１ｏｕｔ（ｊ）}＜Ｈ＞を受けると共に、制御電極２５_２，２５_３が転送制御パルスＧ_{２ｏｕｔ（ｊ）}＜Ｌ＞，Ｇ_{３ｏｕｔ（ｊ）}＜Ｌ＞を受けたとき、半導体領域６５ｃから電荷読出領域２２Ｔ_１へ電荷が転送される。制御電極２５_２が転送制御パルスＧ_{２ｏｕｔ（ｊ）}＜Ｈ＞を受けると共に、制御電極２５_１，２５_３が転送制御パルスＧ_{１ｏｕｔ（ｊ）}＜Ｌ＞，Ｇ_{３ｏｕｔ（ｊ）}＜Ｌ＞を受けたとき、半導体領域６５ｃから電荷読出領域２２Ｔ_２へ電荷が転送される。制御電極２５_３が転送制御パルスＧ_{３ｏｕｔ（ｊ）}＜Ｈ＞を受けると共に、制御電極２５_１，２５_２が転送制御パルスＧ_{１ｏｕｔ（ｊ）}＜Ｌ＞，Ｇ_{２ｏｕｔ（ｊ）}＜Ｌ＞を受けたとき、半導体領域６５ｃから電荷読出領域２２Ｔ_３へ電荷が転送される。

【0243】

電荷読出領域２２Ｔ_１～２２Ｔ_３は、読出回路８０Ｔ_１～８０Ｔ_３にそれぞれ接続される。読出回路８０Ｔ_１～８０Ｔ_３の入力は、電荷読出領域２２Ｔ_１～２２Ｔ_３にそれぞれ接続される。読出回路８０Ｔ_１～８０Ｔ_３の出力は、配線７５_１～７５_３にそれぞれ接続される。一方、読出回路８０Ｔ_１～８０Ｔ_３の回路構成は、互いに共通である。以下、読出回路８０Ｔ_１の回路構成について詳細に説明し、読出回路８０Ｔ_２，８０Ｔ_３の説明は省略する。

【0244】

読出回路８０Ｔ_１は、キャパシタ９１と、ＭＯＳトランジスタ９２と、電圧検出手段２６Ｔと、を有する。

【0245】

キャパシタ９１の一端は、電荷読出領域２２Ｔ_１に接続される。キャパシタ９１の他端は、基準電位線に接続される。

【0246】

ＭＯＳトランジスタ９２は、読出動作後に電荷読出領域２２Ｔ_１に残留する電荷を排出する。ＭＯＳトランジスタ９２は、いわゆる電荷読出領域２２Ｔ_１をリセットするためのものである。ＭＯＳトランジスタ９２のソースは、電荷読出領域２２Ｔ_１に接続される。ＭＯＳトランジスタ９２のゲートは、図示しない配線を介してリセットパルスＲＴを受ける。ＭＯＳトランジスタ９２のドレインは、リセット電位線Ｖ_ＤＲに接続される。

【0247】

電圧検出手段２６Ｔは、ＭＯＳトランジスタ９３，９４を有する。ＭＯＳトランジスタ９３，９４は、いわゆるソースフォロワアンプを構成する。ＭＯＳトランジスタ９３は、電荷読出領域２２Ｔ_１に蓄積された電荷に対応する電圧を出力する。ＭＯＳトランジスタ９３のソースは、ＭＯＳトランジスタ９４のドレインに接続される。ＭＯＳトランジスタ９３のゲートは、電荷読出領域２２Ｔ_１に接続される。ＭＯＳトランジスタ９３のドレインは、リセット電位線Ｖ_ＤＲに接続される。ＭＯＳトランジスタ９４は、配線７５_１へのＭＯＳ電圧の提供と停止と読出制御パルスＳＬに応じて切り替える。ＭＯＳトランジスタ９４のソースは、配線７５_１に接続される。ＭＯＳトランジスタ９４のゲートは、図示しない配線を介して読出制御パルスＳＬを受ける。ＭＯＳトランジスタ９４のドレインは、ＭＯＳトランジスタ９３のソースに接続される。

【0248】

［第８実施形態／作用効果］
第８実施形態の距離画像取得装置１Ｇも、第１実施形態の距離画像取得装置１と同様の効果を奏することができる。つまり、距離画像取得装置１Ｇは、オーバーサンプリング及び積算によって、測定対象物が高速移動する場合であっても良好な計測結果を得ることができる。

【0249】

第８実施形態の距離画像取得装置１Ｇは、第１実施形態の距離画像取得装置１と同様に、所定の行に含まれる画素回路１３Ｇを一括して有感ピクセル領域ＡＥに設定することが可能である。さらに、所定の行に含まれない画素回路１３Ｇを一括して、不感ピクセル領域ＡＮに設定することが可能である。従って、第８実施形態の距離画像取得装置１Ｇも、オーバーサンプリング及び積算動作をさせることができる。

【0250】

［第９実施形態］
次に、第９実施形態の距離画像取得装置１Ｈ（図３２参照）が有する距離画像センサ１０Ｈの構成について、第１実施形態との相違点を中心に説明する。距離画像センサ１０Ｈも、第８実施形態の距離画像センサ１０Ｇと同様に、ドレインの制御によって画素回路１３Ｈの有感／不感を制御する画素構成と画素制御を採用する。つまり、距離画像センサ１０Ｈは、ドレインゲート（制御電極２５_Ｄａ，２５_Ｄｂ）の駆動のみによって有感／不感を制御できる。また、距離画像センサ１０Ｈは、画素回路１３Ｈの内部にドライバ回路を含まない。しかし、距離画像センサ１０Ｈは、距離画像センサ１０Ｇとは異なる画素構成を採用する。距離画像センサ１０Ｈは、転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}のみを水平方向から与える。

【0251】

図３２は、画素回路１３Ｈと周辺回路３１Ｈとの接続構成を示す図である。距離画像センサ１０Ｈは、第１実施形態にかかる距離画像センサ１０と比較して、周辺回路３１Ｈの構成が異なる。また、距離画像センサ１０Ｈは、距離画像センサ１０と比較して、画素回路１３Ｈの素子構成及び回路構成が異なる。画素回路１３Ｈは、第８実施形態の画素回路１３Ｇと同様のいわゆる３タップ型の構成である。

【0252】

距離画像センサ１０Ｈは、複数の画素回路１３Ｈと、周辺回路３１Ｈと、配線７４_４と、を有する。画素回路１３Ｈは、信号電荷処理領域１７Ｔを有する。画素回路１３Ｈは、画素回路１３Ｇと同様に、画素回路１３が有するＮＯＲ型ドライバ回路４１_１～４１_４に相当する構成要素を有しない。また、画素回路１３Ｈは、画素回路１３が有するＮＡＮＤ型ドライバ回路４１_５に相当する構成要素を有しない。配線７４_４は、周辺回路３１Ｈを画素回路１３Ｈの制御電極２５_Ｄに接続する。

【0253】

周辺回路３１Ｈは、分配回路３３Ｈと、インバータ回路ユニット３８Ｈと、画素切替回路３４Ｈと、を有する。

【0254】

分配回路３３Ｈの入力は、配線部７３Ｈを介して演算回路１２に接続される。分配回路３３Ｈは、演算回路１２から制御パルスＧ_１，Ｇ_２，Ｇ_３を受ける。分配回路３３Ｈの出力は、インバータ回路ユニット３８Ｈに接続される。分配回路３３Ｈは、分配された制御パルスＧ_１，Ｇ_２，Ｇ_３の反転信号をインバータ回路ユニット３８Ｈへ提供する。

【0255】

インバータ回路ユニット３８Ｈは、第１実施形態のインバータ回路ユニット３８と同様の回路構成と機能とを有する。つまり、インバータ回路ユニット３８Ｈは、分配回路３３Ｈから制御パルスＧ_１，Ｇ_２，Ｇ_３の反転信号を受け、画素回路１３Ｈへ反転及び成形された転送制御パルスＧ_１ｏｕｔ，Ｇ_２ｏｕｔ，Ｇ_３ｏｕｔを提供する。

【0256】

インバータ回路ユニット３８Ｈと画素アレイ１４Ｈとの接続構成は、第１実施形態のインバータ回路ユニット３８と画素アレイ１４との接続構成と同じである。つまり、画素アレイ１４Ｈは、横方向に並ぶ３個の画素回路１３Ｈ_１～１３Ｈ_３をひとつの組として扱われる。

【0257】

画素回路１３Ｈ_１～１３Ｈ_３における制御電極２５_１は、配線７６_１によって相互に接続される。そして、配線７６_１には、インバータ回路ユニット３８Ｈから延びる配線４７_１が接続される。配線４７_１は、画素回路１３Ｈ_１と画素回路１３Ｈ_２との間に設けられる。配線４７_１と配線７６_１との接続点は、行ごとに設けられる。同様に、画素回路１３Ｈ_１～１３Ｈ_３の制御電極２５_２は、配線７６_２によって相互に接続される。画素回路１３Ｈ_１～１３Ｈ_３の制御電極２５_３は、配線７６_３によって相互に接続される。配線７６_２，７６_３には、インバータ回路ユニット３８Ｈから延びる配線４７_２，４７_３が接続される。配線４７_２は、画素回路１３Ｈ_２と画素回路１３Ｈ_３との間に設けられる。配線４７_３は、画素回路１３Ｈ_３と画素回路１３Ｈ_１との間に設けられる。

【0258】

制御電極２５_Ｄに転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}を提供する回路構成は、第８実施形態と同様である。つまり、横方向に延びる配線７４_４に複数の支線が接続される。支線のそれぞれは、ｊ行に含まれる画素回路１３Ｈ_１～１３Ｈ_３のそれぞれに接続される。従って、第９実施形態の距離画像センサ１０Ｈも、第８実施形態の距離画像センサ１０Ｇと同様に、行全体の画素回路１３Ｈ_１～１３Ｈ_３を一括して有感から不感に切り替えることができる。また、距離画像センサ１０Ｈは、行全体の画素回路１３Ｈ_１～１３Ｈ_３を一括して不感から有感に切り替えることができる。

【0259】

画素切替回路３４Ｈの入力は、配線部７２Ｈを介して演算回路１２に接続される。画素切替回路３４Ｈは、演算回路１２から制御パルスＳ_ＰＩＮ，Ｓ_ＬＣＫ，Ｓ_ＥＮＢ，Ｓ_ＤＥＮＢ及び制御パルスＧ_Ｄを受ける。画素切替回路３４Ｈは、制御パルスＳ_ＰＩＮ，Ｓ_ＬＣＫ，Ｓ_ＥＮＢ，Ｓ_ＤＥＮＢ及び制御パルスＧ_Ｄに基づいて、転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}を生成する。そして、画素切替回路３４Ｈは、配線７４_４を介して画素回路１３Ｈに接続される。画素切替回路３４Ｈは、画素回路１３Ｈに転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}を提供する。

【0260】

つまり、画素切替回路３４Ｈは、転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}のみを出力し、転送制御パルスＧ_{１ｏｕｔ（ｊ）}～Ｇ_{３ｏｕｔ（ｊ）}を出力しない点で、第８実施形態の駆動回路３４Ｇと相違する。

【0261】

図３３に示すように、画素切替回路３４Ｈは、行スキャンパターン発生回路４２Ｈと、論理演算回路４４Ｈと、を有する。行スキャンパターン発生回路４２Ｈの構成及び機能は、第８実施形態の行スキャンパターン発生回路４２Ｇと同様である。従って、行スキャンパターン発生回路４２Ｈの詳細な説明は省略する。

【0262】

論理演算回路４４Ｈの入力は、演算回路１２及び行スキャンパターン発生回路４２Ｈに接続される。また、論理演算回路４４Ｈの出力は、配線７４_４を介して複数の画素回路１３Ｈに接続される。論理演算回路４４Ｈは、演算回路１２から制御パルスＧ_Ｄを受けると共に、行スキャンパターン発生回路４２Ｈから論理パルスＥ_{ＳＲ（ｊ）}を受ける。論理演算回路４４Ｈは、制御パルスＧ_Ｄと論理パルスＥ_{ＳＲ（ｊ）}との論理演算を行う。論理演算の結果、論理演算回路４４Ｈは、転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}を生成する。論理演算回路４４Ｈは、転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}を画素回路１３Ｈに提供する。

【0263】

論理演算回路４４Ｈは、バッファ回路８５_Ｄと、インバータ回路８６と、ＯＲゲート８７と、を有する。バッファ回路８５_Ｄ、インバータ回路８６及びＯＲゲート８７の接続構成は、第８実施形態と同様である。また、バッファ回路８５_Ｄ、インバータ回路８６及びＯＲゲート８７の動作も、第８実施形態と同様である。

【0264】

［第９実施形態／素子構成］
図３４は、画素回路１３Ｈ_１の構成を示す。画素回路１３Ｈ_１の構成は、画素回路１３Ｇとおおむね同じである。画素回路１３Ｇは、転送制御パルスＧ_{１ｏｕｔ（ｊ）}～Ｇ_{３ｏｕｔ（ｊ）}を受ける。一方、画素回路１３Ｈ_１は、転送制御パルスＧ_１ｏｕｔ～Ｇ_３ｏｕｔを受ける。さらに、画素回路１３Ｇは、制御電極２５_１～２５_３が駆動回路３４Ｇから転送制御パルスＧ_{１ｏｕｔ（ｊ）}～Ｇ_{３ｏｕｔ（ｊ）}を受ける。一方、画素回路１３Ｈは、制御電極２５_１～２５_３がインバータ回路ユニット３８Ｈから転送制御パルスＧ_１ｏｕｔ～Ｇ_３ｏｕｔを受ける。つまり、画素回路１３Ｈは、制御電極２５_１～２５_３が縦方向に延びる配線４７_１～４７_３から転送制御パルスＧ_１ｏｕｔ～Ｇ_３ｏｕｔを受ける。また、画素回路１３Ｈは、制御電極２５_Ｄａ，２５_Ｄｂが横方向に延びる配線７４_４から転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}を受ける。

【0265】

上記の接続構成を除き、画素回路１３Ｈが有する光電変換領域２１及び読出回路８０Ｔ_１～８０Ｔ_３の構成及び機能は、画素回路１３Ｇと同じである。

【0266】

［第９実施形態／作用効果］
第９実施形態の距離画像取得装置１Ｈも、第１実施形態の距離画像取得装置１と同様の効果を奏することができる。つまり、距離画像センサ１０Ｈは、オーバーサンプリング及び積算によって、測定対象物が高速移動する場合であっても良好な計測結果を得ることができる。

【0267】

第９実施形態の距離画像取得装置１Ｈは、第１実施形態の距離画像取得装置１と同様に、所定の行に含まれる画素回路１３Ｈを一括して有感ピクセル領域ＡＥに設定することが可能である。さらに、所定の行に含まれない画素回路１３Ｈを一括して、不感ピクセル領域ＡＮに設定することが可能である。従って、第９実施形態の距離画像取得装置１Ｈも、オーバーサンプリング及び積算動作をさせることができる。

【0268】

第９実施形態の距離画像取得装置１Ｈも、第１実施形態の距離画像取得装置１と同様に、分配回路３３Ｈと画素回路１３Ｈとを電気的に接続する複数の配線４７_１～４７_３を分離して配置する構成により、異なる転送制御パルスＧ_１ｏｕｔ～Ｇ_３ｏｕｔの間のクロストークを防止して安定したピクセルの駆動が実現でき、結果として距離分解能の高い距離画像の生成が可能となる。

【0269】

［第１０実施形態］
次に、第１０実施形態の距離画像取得装置１Ｊ（図３５参照）が有する距離画像センサ１０Ｊの構成について、第１実施形態との相違点を中心に説明する。距離画像センサ１０Ｊも、第８実施形態の距離画像センサ１０Ｇと同様に、ドレインの制御によって画素回路１３Ｊの有感／不感を制御する画素構成と画素制御を採用する。しかし、距離画像センサ１０Ｊは、距離画像センサ１０Ｇとは異なる画素構成を採用する。具体的には、距離画像センサ１０Ｊの画素回路１３Ｊ_３は、画素内に制御電極２５_Ｄａ，２５_Ｄｂのためのドライバ（ＮＡＮＤ型ドライバ回路４１_５）を有する。

【0270】

図３５は、画素回路１３Ｊ_１～１３Ｊ_３と周辺回路３１Ｊとの接続構成を示す図である。距離画像センサ１０Ｊは、第１実施形態にかかる距離画像センサ１０と比較して、周辺回路３１Ｊの構成が異なる。また、距離画像センサ１０Ｊは、距離画像センサ１０と比較して、画素回路１３Ｊ_１～１３Ｊ_３の素子構成及び回路構成が異なる。画素回路１３Ｊ_１～１３Ｊ_３は、第８実施形態の画素回路１３Ｇと同様のいわゆる３タップ型の構成である。

【0271】

距離画像センサ１０Ｊは、複数の画素回路１３Ｊ_１～１３Ｊ_３と、周辺回路３１Ｊと、配線７４_４と、を有する。画素回路１３Ｊ_１～１３Ｊ_３は、信号電荷処理領域１７Ｔを有する。画素回路１３Ｊ_１，１３Ｊ_２は、画素回路１３Ｇと同様に、画素回路１３が有するＮＯＲ型ドライバ回路４１_１，４１_２に相当する構成要素を有しない。一方、画素回路１３Ｊ_３は、ＮＡＮＤ型ドライバ回路４１_５を有する。ＮＡＮＤ型ドライバ回路４１_５は、第１実施形態の画素回路１３_５が有するＮＡＮＤ型ドライバ回路４１_５と同じ構成と機能とを有する。換言すると、第１０実施形態の画素回路１３Ｊ_３は、第８実施形態の画素回路１３Ｇと比較して、ＮＡＮＤ型ドライバ回路４１_５を有する点で相違する。

【0272】

周辺回路３１Ｊは、分配回路３３Ｊと、インバータ回路ユニット３８Ｊと、画素切替回路３４Ｊと、を有する。

【0273】

分配回路３３Ｊの入力は、配線部７３Ｊを介して演算回路１２に接続される。分配回路３３Ｊは、演算回路１２から制御パルスＧ_１～Ｇ_３，Ｇ_Ｄを受ける。分配回路３３Ｊの出力は、インバータ回路ユニット３８Ｊに接続される。分配回路３３Ｊは、分配された制御パルスＧ_１～Ｇ_３の反転信号と制御パルスＧ_Ｄをインバータ回路ユニット３８Ｊへ提供する。

【0274】

インバータ回路ユニット３８Ｊは、第９実施形態のインバータ回路ユニット３８Ｈが有するインバータ回路３５_１～３５_３に加えて、さらに、インバータ回路３５_５を有する。つまり、インバータ回路ユニット３８Ｊは、分配回路３３Ｊから制御パルスＧ_１～Ｇ_３の反転信号及び制御パルスＧ_Ｄを受ける。そして、インバータ回路ユニット３８Ｊは、画素回路１３Ｊ_１～１３Ｊ_３へ成形された転送制御パルスＧ_１ｏｕｔ～Ｇ_３ｏｕｔ及び制御パルスＧ_Ｄの反転信号を提供する。

【0275】

インバータ回路ユニット３８Ｊと画素アレイ１４Ｊとの接続構成は、第９実施形態のインバータ回路ユニット３８Ｈと画素アレイ１４Ｈとの接続構成と同じである。一方、制御電極２５_Ｄに転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}を提供する回路構成は、第８実施形態及び第９実施形態と異なる。具体的には、画素回路１３Ｊ_３に設けられるＮＡＮＤ型ドライバ回路４１_５は、制御パルスＧ_Ｄの反転信号と論理パルスＥ_{ＳＲ（ｊ）}とを受ける。そして、ＮＡＮＤ型ドライバ回路４１_５は、転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}を出力する。

【0276】

画素回路１３Ｊ_１～１３Ｊ_３における制御電極２５_Ｄは、配線７６_４によって相互に接続される。配線７６_４には、ＮＡＮＤ型ドライバ回路４１_５の出力が接続される。従って、１個のＮＡＮＤ型ドライバ回路４１_５からは、３個の画素回路１３Ｊ_１～１３Ｊ_３に転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}が提供される。ＮＡＮＤ型ドライバ回路４１_５の入力には、配線４７_５に接続されている支線と、配線７４_４に接続されている支線と、が接続される。配線４７_５は、画素回路１３Ｊ_３と画素回路１３Ｊ_１との間に設けられる。配線７４_４は、第ｊ行目の画素回路１３Ｊ_１～１３Ｊ_３と、第ｊ＋１行目の画素回路１３Ｊ_１～１３Ｊ_３と、の間に設けられる。ＮＡＮＤ型ドライバ回路４１_５は、配線４７_５から制御パルスＧ_Ｄの反転信号を受ける。ＮＡＮＤ型ドライバ回路４１_５は、配線７４_４から論理パルスＥ_{ＳＲ（ｊ）}を受ける。

【0277】

この接続構成によれば、配線４７_５から提供された制御パルスＧ_Ｄの反転信号を制御電極２５_Ｄに提供するか否かを論理パルスＥ_{ＳＲ（ｊ）}によって制御することができる。つまり、制御電極２５_Ｄへの転送制御パルスの提供と停止とは、横方向から与えられる論理パルスＥ_{ＳＲ（ｊ）}によって制御される。その結果、第１０実施形態の距離画像センサ１０Ｊも、第８実施形態の距離画像センサ１０Ｇと同様に、論理パルスＥ_{ＳＲ（ｊ）}によって行全体の画素回路１３Ｊ_１～１３Ｊ_３を一括して有感から不感に切り替えることができる。また、距離画像センサ１０Ｊは、論理パルスＥ_{ＳＲ（ｊ）}によって行全体の画素回路１３Ｊ_１～１３Ｊ_３を一括して不感から有感に切り替えることができる。

【0278】

画素切替回路３４Ｊは、配線部７２Ｊを介して演算回路１２に接続される。画素切替回路３４Ｊは、演算回路１２から制御パルスＳ_ＰＩＮ，Ｓ_ＬＣＫ，Ｓ_ＥＮＢ，Ｓ_ＤＥＮＢを受ける。画素切替回路３４Ｊは、制御パルスＳ_ＰＩＮ，Ｓ_ＬＣＫ，Ｓ_ＥＮＢ，Ｓ_ＤＥＮＢに基づいて、論理パルスＥ_{ＳＲ（ｊ）}を生成する。そして、画素切替回路３４Ｊは、配線７４_４を介して画素回路１３Ｊ_１～１３Ｊ_３に接続される。画素切替回路３４Ｊは、画素回路１３Ｊ_１～１３Ｊ_３に論理パルスＥ_{ＳＲ（ｊ）}を提供する。

【0279】

つまり、画素切替回路３４Ｊは、論理パルスＥ_{ＳＲ（ｊ）}のみを出力し、転送制御パルスＧ_{１ｏｕｔ（ｊ）}～Ｇ_{３ｏｕｔ（ｊ）}，Ｇ_{Ｄｏｕｔ（ｊ）}を出力しない点で、第８実施形態の駆動回路３４Ｇと相違する。また、画素切替回路３４Ｊは、転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}ではなく、論理パルスＥ_{ＳＲ（ｊ）}を出力する点で、第９実施形態の画素切替回路３４Ｈと相違する。

【0280】

図３６に示すように、画素切替回路３４Ｊは、行スキャンパターン発生回路４２Ｊと、論理演算回路４４Ｊと、を有する。行スキャンパターン発生回路４２Ｊの構成及び機能は、第８実施形態の行スキャンパターン発生回路４２Ｇと同様である。従って、行スキャンパターン発生回路４２Ｊの詳細な説明は省略する。

【0281】

論理演算回路４４Ｊは、バッファ回路９５を有する。論理演算回路４４Ｊは、行スキャンパターン発生回路４２Ｇから受けた論理パルスＥ_{ＳＲ（ｊ）}を配線７４_４に提供する。

【0282】

［第１０実施形態／素子構成］
画素回路１３Ｊ_１～１３Ｊ_３の回路構成を説明する。ここでは、画素回路１３Ｊ_１を詳細に説明し、画素回路１３Ｊ_２，１３Ｊ_３の詳細な説明を省略する。図３７は、画素回路１３Ｊ_１の構成を示す。画素回路１３Ｊ_１は、ＮＡＮＤ型ドライバ回路４１_５を有する点で、第８実施形態の画素回路１３Ｇと相違する。従って、画素回路１３Ｊ_１は、横方向から提供される論理パルスＥ_{ＳＲ（ｊ）}に基づいて、制御電極２５_Ｄａ，２５_Ｄｂへ提供される転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}が制御される。画素回路１３Ｊ_１のその他の回路構成は、第８実施形態の画素回路１３Ｇと同じである。

【0283】

［第１０実施形態／作用効果］
第１０実施形態の距離画像取得装置１Ｊも、第１実施形態の距離画像取得装置１と同様の効果を奏することができる。つまり、距離画像センサ１０Ｊは、オーバーサンプリング及び積算によって、測定対象物が高速移動する場合であっても良好な計測結果を得ることができる。

【0284】

第１０実施形態の距離画像取得装置１Ｊは、第１実施形態の距離画像取得装置１と同様に、所定の行に含まれる画素回路１３Ｊ_１～１３Ｊ_３を一括して有感ピクセル領域ＡＥに設定することが可能である。さらに、所定の行に含まれない画素回路１３Ｊ_１～１３Ｊ_３を一括して、不感ピクセル領域ＡＮに設定することが可能である。従って、第１０実施形態の距離画像取得装置１Ｊも、オーバーサンプリング及び積算動作をさせることができる。

【0285】

第１０実施形態の距離画像取得装置１Ｊも、第１実施形態の距離画像取得装置１と同様に、分配回路３３Ｊと画素回路１３Ｊとを電気的に接続する複数の配線４７_１～４７_３，４７_５を分離して配置する構成により、異なる転送制御パルスＧ_１ｏｕｔ～Ｇ_３ｏｕｔ及び制御パルスＧ_Ｄの反転信号間のクロストークを防止して安定したピクセルの駆動が実現でき、結果として距離分解能の高い距離画像の生成が可能となる。

【0286】

なお、本発明は、上述した実施形態の態様に限定されるものではない。

【0287】

距離画像取得装置の動作の変形例について、以下のように４つの例を説明する。図３８～４１に示すタイミングチャートは、上述した第１実施形態から第１０実施形態のいずれの距離画像センサ１０～１０Ｊにも適用することができる。また、第１実施形態の動作と、以下の第１～第４変形例の動作では、画素アレイ１４を３つの領域に分割する動作を例示した。この分割数は、３つに限定されない。例えば、分割数は、２であってもよいし、４以上であってもよい。

【0288】

［第１変形例］
図３８は、第１変形例の光源１１の動作を示すタイミングチャートと論理パルスＥ_{ＳＲ（ｊ）}のタイミングチャートとを示す。第１実施形態の動作は、１つの期間ＰＦ中に１回の期間ＰＥと１回の期間ＰＲとを含んでいた。また、期間ＰＥと期間ＰＲとは互いに時間的に重複することなく、期間ＰＥと期間ＰＲとが交互に実行された。第１変形例の動作も、上記の点において、第１実施形態の動作と同じである。一方、第１実施形態では、光源１１は、１回の有感動作中に１回だけ光を照射した。第１変形例では、光源１１は、１回の有感動作中に複数回の光照射を行う。

【0289】

まず、期間ＰＥ_１において、画素切替回路３４は、以下のような論理パルスＥ_{ＳＲ（ｊ）}を出力する。
論理パルスＥ_{ＳＲ（１）}～Ｅ_{ＳＲ（Ｎ／３）}：ＨＩＧＨ。
論理パルスＥ_{ＳＲ（Ｎ／３＋１）}～Ｅ_{ＳＲ（２Ｎ／３）}：ＬＯＷ。
論理パルスＥ_{ＳＲ（２Ｎ／３＋１）}～Ｅ_{ＳＲ（Ｎ）}：ＬＯＷ。

【0290】

期間ＰＥ_１は、期間ＰＥ_１よりも短い期間Ｐ_１ｃを有する。期間Ｐ_１ｃにおいて、光源１１は、アレイ分割領域Ｌ_１に入射パルス光Ｌ_Ｒが入射するようにパルス光Ｌ_Ｐを複数回照射する。第１変形例では、光源１１は、期間Ｐ_１ｃ中に４回のパルス光Ｌ_Ｐの照射を行う。

【0291】

次に、期間ＰＥ_２において、画素切替回路３４は、以下のような論理パルスＥ_{ＳＲ（ｊ）}を出力する。
論理パルスＥ_{ＳＲ（１）}～Ｅ_{ＳＲ（Ｎ／３）}：ＬＯＷ。
論理パルスＥ_{ＳＲ（Ｎ／３＋１）}～Ｅ_{ＳＲ（２Ｎ／３）}：ＨＩＧＨ。
論理パルスＥ_{ＳＲ（２Ｎ／３＋１）}～Ｅ_{ＳＲ（Ｎ）}：ＬＯＷ。

【0292】

期間ＰＥ_２は、期間ＰＥ_２よりも短い期間Ｐ_２ｃを有する。期間Ｐ_２ｃにおいて、光源１１は、アレイ分割領域Ｌ_２に入射パルス光Ｌ_Ｒが入射するようにパルス光Ｌ_Ｐを複数回照射する。第１変形例では、光源１１は、期間Ｐ_２ｃ中に４回のパルス光Ｌ_Ｐの照射を行う。

【0293】

次に、期間ＰＥ_３において、画素切替回路３４は、以下のような論理パルスＥ_{ＳＲ（ｊ）}を出力する。
論理パルスＥ_{ＳＲ（１）}～Ｅ_{ＳＲ（Ｎ／３）}：ＬＯＷ。
論理パルスＥ_{ＳＲ（Ｎ／３＋１）}～Ｅ_{ＳＲ（２Ｎ／３）}：ＬＯＷ。
論理パルスＥ_{ＳＲ（２Ｎ／３＋１）}～Ｅ_{ＳＲ（Ｎ）}：ＨＩＧＨ。

【0294】

期間ＰＥ_３は、期間ＰＥ_３よりも短い期間Ｐ_３ｃを有する。期間Ｐ_３ｃにおいて、光源１１は、アレイ分割領域Ｌ_３に入射パルス光Ｌ_Ｒが入射するようにパルス光Ｌ_Ｐを複数回照射する。第１変形例では、光源１１は、期間Ｐ_３ｃ中に４回のパルス光Ｌ_Ｐの照射を行う。

【0295】

以下、期間ＰＥ_１～ＰＥ_３の動作をあらかじめ定めた回数だけ繰り返す。この期間ＰＥ_１～ＰＥ_３の動作を繰り返す期間は、期間ＰＥである。そして、期間ＰＥの後に期間ＰＲが設定される。期間ＰＲにおいて、画素切替回路３４は、以下のような論理パルスＥ_{ＳＲ（ｊ）}を出力する。
論理パルスＥ_{ＳＲ（１）}～Ｅ_{ＳＲ（Ｎ／３）}：ＬＯＷ。
論理パルスＥ_{ＳＲ（Ｎ／３＋１）}～Ｅ_{ＳＲ（２Ｎ／３）}：ＬＯＷ。
論理パルスＥ_{ＳＲ（２Ｎ／３＋１）}～Ｅ_{ＳＲ（Ｎ）}：ＬＯＷ。

【0296】

第１変形例の動作によれば、第１実施形態の動作と同様に、画素アレイ１４の全体において複数回の露光動作の後に、画素アレイ１４の全体から信号を読み出すことができる。

【0297】

第１変形例の動作では、周辺回路３１の画素切替回路３４が有感状態に設定する論理パルスＥ_{ＳＲ（ｊ）}を画素アレイ１４に提供した状態で、光源制御部１２ａがパルス光Ｌ_Ｐを複数回発生させる。つまり、第１変形例の動作では、ひとつのフレームにおいて、複数回の露光動作を行う。また、第１実施形態では、１つの有感期間中に複数回の露光動作を行う。この動作によっても、距離画像センサ１０の動作をさらに高速化させることができる。

【0298】

［第２変形例］
図３９は、第２変形例の光源１１の動作を示すタイミングチャートと論理パルスＥ_{ＳＲ（ｊ）}のタイミングチャートとを示す。第１実施形態の動作は、期間ＰＥと期間ＰＲとは互いに重複することなく、期間ＰＥと期間ＰＲとが交互に実行された。第２変形例の動作も、上記の点において、第１実施形態の動作と同じである。一方、第１実施形態の動作は、１つの期間ＰＦ中に１回の期間ＰＥと１回の期間ＰＲとを含んでいた。これに対して、第２変形例の動作は、１つの期間ＰＦ中に複数回の期間ＰＥ_１～ＰＥ_３と複数回の期間ＰＲ_１～ＰＲ_３とを有する。

【0299】

まず、期間ＰＥ_１において、画素切替回路３４は、以下のような論理パルスＥ_{ＳＲ（ｊ）}を出力する。
論理パルスＥ_{ＳＲ（１）}～Ｅ_{ＳＲ（Ｎ／３）}：ＨＩＧＨ。
論理パルスＥ_{ＳＲ（Ｎ／３＋１）}～Ｅ_{ＳＲ（２Ｎ／３）}：ＬＯＷ。
論理パルスＥ_{ＳＲ（２Ｎ／３＋１）}～Ｅ_{ＳＲ（Ｎ）}：ＬＯＷ。

【0300】

期間ＰＥ_１は、期間ＰＥ_１よりも短い期間Ｐ_１ｃを有する。期間Ｐ_１ｃにおいて、光源１１は、アレイ分割領域Ｌ_１に入射パルス光Ｌ_Ｒが入射するようにパルス光Ｌ_Ｐを複数回照射する。第２変形例では、光源１１は、期間Ｐ_１ｃ中に４回のパルス光Ｌ_Ｐの照射を行う。その結果、画素アレイ１４における第１行目から第Ｎ／３行目までに含まれる画素回路１３において電荷の蓄積が生じる。

【0301】

次に、期間ＰＲ_１において、画素切替回路３４は、すべての画素回路１３を不感に設定する論理パルスＥ_{ＳＲ（ｊ）}を出力する。そして、画素アレイ１４における第１行目から第Ｎ／３行目までに含まれる画素回路１３から信号を読み出す。なお、期間ＰＲ_１は、次の期間ＰＥ_２の一部に重複してもよい。具体的には、期間ＰＲ_１は、期間ＰＥ_２において、論理パルスＥ_{ＳＲ（ｊ）}が出力された後であって、光源１１からの光照射が開始されるまでの期間であれば重複が許される。

【0302】

次に、期間ＰＥ_２において、画素切替回路３４は、以下のような論理パルスＥ_{ＳＲ（ｊ）}を出力する。
論理パルスＥ_{ＳＲ（１）}～Ｅ_{ＳＲ（Ｎ／３）}：ＬＯＷ。
論理パルスＥ_{ＳＲ（Ｎ／３＋１）}～Ｅ_{ＳＲ（２Ｎ／３）}：ＨＩＧＨ。
論理パルスＥ_{ＳＲ（２Ｎ／３＋１）}～Ｅ_{ＳＲ（Ｎ）}：ＬＯＷ。

【0303】

期間ＰＥ_２は、期間ＰＥ_２よりも短い期間Ｐ_２ｃを有する。期間Ｐ_２ｃにおいて、光源１１は、アレイ分割領域Ｌ_２に入射パルス光Ｌ_Ｒが入射するようにパルス光Ｌ_Ｐを複数回照射する。第２変形例では、光源１１は、期間Ｐ_２ｃ中に４回のパルス光Ｌ_Ｐの照射を行う。その結果、画素アレイ１４における第Ｎ／３＋１行目から第２Ｎ／３行目までに含まれる画素回路１３において電荷の蓄積が生じる。

【0304】

次に、期間ＰＲ_２において、画素切替回路３４は、すべての画素回路１３を不感に設定する論理パルスＥ_{ＳＲ（ｊ）}を出力する。そして、画素アレイ１４における第Ｎ／３＋１行目から第２Ｎ／３行目までに含まれる画素回路１３から信号を読み出す。

【0305】

次に、期間ＰＥ_３において、画素切替回路３４は、以下のような論理パルスＥ_{ＳＲ（ｊ）}を出力する。
論理パルスＥ_{ＳＲ（１）}～Ｅ_{ＳＲ（Ｎ／３）}：ＬＯＷ。
論理パルスＥ_{ＳＲ（Ｎ／３＋１）}～Ｅ_{ＳＲ（２Ｎ／３）}：ＬＯＷ。
論理パルスＥ_{ＳＲ（２Ｎ／３＋１）}～Ｅ_{ＳＲ（Ｎ）}：ＨＩＧＨ。

【0306】

期間ＰＥ_３は、期間ＰＥ_３よりも短い期間Ｐ_３ｃを有する。期間Ｐ_３ｃにおいて、光源１１は、アレイ分割領域Ｌ_３に入射パルス光Ｌ_Ｒが入射するようにパルス光Ｌ_Ｐを複数回照射する。第２変形例では、光源１１は、期間Ｐ_３ｃ中に４回のパルス光Ｌ_Ｐの照射を行う。その結果、画素アレイ１４における第２Ｎ／３＋１行目から第Ｎ行目までに含まれる画素回路１３において電荷の蓄積が生じる。

【0307】

次に、期間ＰＲ_３において、画素切替回路３４は、すべての画素回路１３を不感に設定する論理パルスＥ_{ＳＲ（ｊ）}を出力する。そして、画素アレイ１４における第２Ｎ／３＋１行目から第Ｎ行目までに含まれる画素回路１３から信号を読み出す。

【0308】

以上の期間ＰＥ_１～ＰＥ_３及び期間ＰＲ_１～ＰＲ_３は、ひとつの期間ＰＦ_１を構成する。そして、次のフレームである期間ＰＦ_２が行われる。

【0309】

第２変形例の動作では、周辺回路３１が、制御パルスＧ_１～Ｇ_４，Ｇ_Ｄ及び論理パルスＥ_{ＳＲ（ｊ）}を画素アレイ１４に出力した状態で、光源制御部１２ａがパルス光Ｌ_Ｐを発生させる露光動作と、周辺回路３１が、光電変換領域２１で発生した電荷に基づく電圧を出力させる読出動作と、を行う。制御パルスＧ_１～Ｇ_４，Ｇ_Ｄ及び論理パルスＥ_{ＳＲ（ｊ）}は、有感ピクセル領域ＡＥを構成する画素回路１３において光電変換領域２１で発生した電荷を電荷読出領域２２_１～２２_４に移動させると共に、不感ピクセル領域ＡＮを構成する画素回路１３において光電変換領域２１で発生した電荷を電荷排出領域２３に移動させる。周辺回路３１及び光源制御部１２ａは、選択された有感ピクセル領域ＡＥに対する露光動作と、選択された有感ピクセル領域ＡＥを構成した画素回路１３に対する読出動作と、を選択する有感ピクセル領域ＡＥを変更しながら繰り返し行う。この動作によれば、選択された有感ピクセル領域ＡＥごとに露光動作と読出動作とを交互に行うことができる。

【0310】

つまり、第２変形例の動作では、第１変形例の動作とは異なり、ひとつのフレームにおいて、露光動作と読出動作とを交互に行う。換言すると、第２変形例の動作では、１行以上の領域に対する露光動作の後に、露光動作を行った行に対して読出動作を行う。続いて、別の１行以上の領域に移行して、同様に露光動作と読出動作とを繰り返す。

【0311】

なお、読出動作では、パルス光Ｌ_Ｐの周期のうち、画素回路１３のゲーティングを行っていない期間を利用して、少なくとも１行に含まれる画素回路１３に対して読出動作を行ってもよい。より詳細には、パルス光Ｌ_Ｐのデューティー比が小さい場合において、その一周期のうち、画素回路１３のゲーティングを行っていない期間を利用して、一行又は複数の行に含まれる画素回路１３から信号を読み出してもよい。あるいは、複数のパルス光Ｌ_Ｐの投影のサイクルを利用して、１行に含まれる画素回路１３から信号を読み出してもよい。つまり、露光動作のバックグラウンドにおいて、露光動作を行っていない画素回路１３から信号を読み出してもよい。

【0312】

［第３変形例］
図４０は、第３変形例の光源１１の動作を示すタイミングチャートと論理パルスＥ_{ＳＲ（ｊ）}のタイミングチャートとを示す。第１実施形態の動作は、期間ＰＥと期間ＰＲとは互いに時間的に重複することなく、期間ＰＥと期間ＰＲとが交互に実行された。これに対して、第３変形例の動作は、期間ＰＥと期間ＰＲとが互いに時間的に重複する。

【0313】

まず、期間ＰＥ_１において露光動作を行う。この露光動作は、第２変形例の期間ＰＥ_１における露光動作と同様である。露光動作の結果、画素アレイ１４における第１行目から第Ｎ／３行目までに含まれる画素回路１３において電荷の蓄積が生じる。

【0314】

次に、期間ＰＥ_２において露光動作を行う。この露光動作は、第２変形例の期間ＰＥ_２における露光動作と同様である。露光動作の結果、画素アレイ１４における第Ｎ／３＋１行目から第２Ｎ／３行目までに含まれる画素回路１３において電荷の蓄積が生じる。

【0315】

この期間ＰＥ_２と重複するように、期間ＰＲ_１が設定される。期間ＰＲ_１では、画素アレイ１４における第１行目から第Ｎ／３行目までに含まれる画素回路１３から信号を読み出す。期間ＰＲ_１が開始されるタイミングは、期間ＰＥ_２が開始されるタイミングと同じであってよい。つまり、期間ＰＲ_１が開始されるタイミングは、期間ＰＥ_２に関する論理パルスＥ_{ＳＲ（ｊ）}の出力が開始されるタイミングと同時であってもよい。また、期間ＰＲ_１が開始されるタイミングは、アレイ分割領域Ｌ_２に入射パルス光Ｌ_Ｒが入射する位置への光照射が開始されるタイミングと同時であってもよい。一方、期間ＰＲ_１が終了するタイミングは、期間ＰＥ_２が終了するタイミングよりも前である。換言すると、期間ＰＲ_１は、期間ＰＥ_２よりも短い。

【0316】

次に、期間ＰＥ_３において露光動作を行う。この露光動作は、第２変形例の期間ＰＥ_３における露光動作と同様である。露光動作の結果、画素アレイ１４における第２Ｎ／３＋１行目から第Ｎ行目までに含まれる画素回路１３において電荷の蓄積が生じる。

【0317】

この期間ＰＥ_３と重複するように、期間ＰＲ_２が設定される。期間ＰＲ_２では、画素アレイ１４における第Ｎ／３＋１行目から第２Ｎ／３行目までに含まれる画素回路１３から信号を読み出す。

【0318】

以上のように、期間ＰＥ_１，ＰＥ_２，ＰＥ_３を含む期間ＰＦ_１は、ひとつのフレームまたはサブフレームを構成する。

【0319】

そして、再び期間ＰＥ_１において露光動作を行う。この期間ＰＥ_１と重複するように、期間ＰＲ_３が設定される。期間ＰＲ_３では、画素アレイ１４における第２Ｎ／３＋１行目から第Ｎ行目までに含まれる画素回路１３から信号を読み出す。

【0320】

第３変形例の動作において、周辺回路３１及び光源制御部１２ａは、有感ピクセル領域ＡＥに対する露光動作と、不感ピクセル領域ＡＮに対する読出動作と、を並行して行う。この動作によれば、ある領域における露光動作と別の領域における読出動作とが並行して行われる。従って、距離画像センサ１０の動作をさらに高速化させることができる。

【0321】

［第４変形例］
図４１は、第４変形例の光源１１の動作を示すタイミングチャートと論理パルスＥ_{ＳＲ（ｊ）}のタイミングチャートとを示す。第４変形例の動作は、第３変形例と同様に期間ＰＥと期間ＰＲとが互いに重複する。一方、第３変形例の動作では、期間ＰＥ_１～ＰＥ_３の長さに比べて、期間ＰＲ_１～ＰＲ_３の長さが短かった。これに対して、第４変形例の動作では、期間ＰＥ_１～ＰＥ_３の長さに比べて、期間ＰＲ_１～ＰＲ_３の長さが長い点で相違する。

【0322】

まず、期間ＰＥ_１において露光動作を行う。この露光動作は、第２変形例の期間ＰＥ_１における露光動作と同様である。露光動作の結果、画素アレイ１４における第１行目から第Ｎ／３行目までに含まれる画素回路１３において電荷の蓄積が生じる。

【0323】

次に、待機期間ＰＷ_１において待機動作を行う。この待機動作において、画素切替回路３４は、すべての画素回路１３を不感に設定するための論理パルスＥ_{ＳＲ（ｊ）}を提供する。さらに、待機期間ＰＷ_１において光源１１は、パルス光Ｌ_Ｐの照射を行わない。

【0324】

次に、期間ＰＥ_２において露光動作を行う。この露光動作は、第２変形例の期間ＰＥ_２における露光動作と同様である。露光動作の結果、画素アレイ１４における第Ｎ／３＋１行目から第２Ｎ／３行目までに含まれる画素回路１３において電荷の蓄積が生じる。

【0325】

次に、待機期間ＰＷ_２において待機動作を行う。この期間ＰＥ_２及び待機期間ＰＷ_２と重複するように、期間ＰＲ_１が設定される。期間ＰＲ_１では、画素アレイ１４における第１行目から第Ｎ／３行目までに含まれる画素回路１３から信号を読み出す。期間ＰＲ_１が開始されるタイミングは、期間ＰＥ_２が開始されるタイミングと同じであってよい。一方、期間ＰＲ_１が終了するタイミングは、期間ＰＥ_２が終了するタイミングよりも後である。換言すると、期間ＰＲ_１は、期間ＰＥ_２よりも長い。

【0326】

期間ＰＥ_２が終了するタイミングから期間ＰＲ_１が終了するまでのタイミングまでの期間は、待機期間ＰＷ_２として設定される。つまり、第４変形例の動作では、期間ＰＥ_１～ＰＥ_３と待機期間ＰＷ_１～ＰＷ_３とが交互に設定される。そして、例えば、ひとつの期間ＰＥ_２とひとつの待機期間ＰＷ_２とを合わせた長さは、期間ＰＲ_１の長さと同じである。

【0327】

次に、期間ＰＥ_３において露光動作を行う。この露光動作は、第２変形例の期間ＰＥ_３における露光動作と同様である。露光動作の結果、画素アレイ１４における第２Ｎ／３＋１行目から第Ｎ行目までに含まれる画素回路１３において電荷の蓄積が生じる。

【0328】

次に、待機期間ＰＷ_３において待機動作を行う。この期間ＰＥ_３及び待機期間ＰＷ_３と重複するように、期間ＰＲ_２が設定される。期間ＰＲ_２では、画素アレイ１４における第Ｎ／３＋１行目から第２Ｎ／３行目までに含まれる画素回路１３から信号を読み出す。

【0329】

以上のように、期間ＰＥ_１，ＰＷ_１，ＰＥ_２，ＰＷ_２，ＰＥ_３，ＰＷ_３を含む期間ＰＦ_１は、ひとつのフレームまたはサブフレームを構成する。

【0330】

次に、再び期間ＰＥ_１において露光動作を行う。露光動作の結果、画素アレイ１４における第１行目から第Ｎ／３行目までに含まれる画素回路１３において電荷の蓄積が生じる。

【0331】

次に、待機期間ＰＷ_１において待機動作を行う。この期間ＰＥ_１及び待機期間ＰＷ_１と重複するように、期間ＰＲ_３が設定される。期間ＰＲ_３では、画素アレイ１４における第２Ｎ／３＋１行目から第Ｎ行目までに含まれる画素回路１３から信号を読み出す。

【0332】

変形例４の動作によっても、変形例３と同様の効果を得ることができる。つまり、変形例４の動作によれば、ある領域における露光動作と別の領域における読出動作とが並行して行われる。従って、距離画像センサ１０の動作をさらに高速化させることができる。

【0333】

［第５変形例］
第８実施形態の画素回路１３Ｇでは、ラテラル電界制御電荷変調の素子構造を採用した。距離画像センサに採用する素子構造は、この素子構造に限定されない。図４２に示す第５変形例の画素回路１３Ｋは、ＭＯＳ型の転送ゲートの素子構造を採用する。このような素子構造の画素回路１３Ｋは、例えば、第９実施形態の距離画像センサ１０Ｈに好適に採用できる。

【0334】

第５変形例の距離画像センサ１０Ｋは、画素回路１３Ｋを有する。第５変形例の画素回路１３Ｋは、第８実施形態の画素回路１３Ｇに対して、ドレイン制御のための制御電極２５_ＤＳの構造が相違する。画素回路１３Ｇの制御電極２５_Ｄａ，２５_Ｄｂは、電荷移動経路１０１を挟むように配置されていた。第５変形例の画素回路１３Ｋの制御電極２５_ＤＳは、電荷移動経路１０１を跨ぐように配置されている。換言すると、画素回路１３Ｇの制御電極２５_Ｄａ，２５_Ｄｂは、電荷移動経路１０１の直上には配置されておらず、これらの制御電極２５_Ｄａ，２５_Ｄｂから横方向に漏れる電界によって電荷移動経路１０１における電位を制御した。一方、第５変形例の画素回路１３Ｋの制御電極２５_ＤＳは、電荷移動経路１０１の直上に配置されている。つまり、制御電極２５_ＤＳは、制御電極２５_１～２５_３のように電荷移動経路１０１における電位を制御電極２５_ＤＳがその真下に発生させる電界によって直接に制御する。

【0335】

画素回路１３Ｋは、フォトダイオードＰＤ、電荷転送部５２Ｓ、電荷読出領域２２Ｓ_１，２３Ｓ_２，２３Ｓ_３及び半導体領域６６ａ，６６ｂ，６６ｃ，６６ｄを有する。半導体領域６６ａは、開口部ＡＰと重複する領域に設けられ、フォトダイオードＰＤを構成する。半導体領域６６ｂは、フォトダイオードＰＤを構成する部分と電荷転送部５２Ｓを構成する部分とを有する。また、半導体領域６５ｂは、制御電極２５_ＤＳの直下に形成されている。半導体領域６６ｃは、電荷転送部５２Ｓを構成する部分を有する。半導体領域６６ｃは、半導体領域６５ｂに重複すると共に制御電極２５_ＤＳに重複する部分と、電荷排出領域２３Ｓａ，２３Ｓｂに重複する部分と、を有する。半導体領域６６ｄは、電荷転送部５２Ｓを構成する部分を有する。半導体領域６６ｄは、半導体領域６６ｃに重複する部分と、制御電極２５_１～２５_３に重複する部分と、電荷読出領域２２Ｓ_１，２２Ｓ_２，２２Ｓ_３に重複する部分と、を有する。

【0336】

図４３は、図４２に示す電荷移動経路１０１を含む一点鎖線ＣＬ_４３における電位分布を示す。縦軸は電荷移動経路１０１上の位置を示す。横軸は、電位を示す。さらに、グラフＣ４３ａは、図４２におけるフォトダイオードＰＤの領域に対応する。グラフＣ４３ｂ，Ｃ４３ｃは、図４２における制御電極２５_ＤＳが配置された領域に対応する。グラフＣ４３ｄは、制御電極２５_２に対応する。

【0337】

第８実施形態の画素回路１３Ｇは、制御電極２５_Ｄａ，２５_Ｄｂに提供される転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}が横方向（例えば制御電極２５_Ｄａから制御電極２５_Ｄｂへ向かう方向）に染み出すことによって、電位の分布が変化する。これに対して、第５変形例の画素回路１３Ｋは、制御電極２５_ＤＳに提供される転送制御パルスＧ_{Ｄｏｕｔ（ｊ）}が、横方向への染み出しによらず、直接に電位を変化させる。その結果、図４３に示す第５変形例の画素回路１３Ｋの電位分布は、図３１に示す第８実施形態の画素回路１３Ｋの電位分布と比較すると、電位の窪み（グラフＣ４３ｂ）における電位の落ち込みが急峻である。また、図４３に示す電位分布は、図３１に示す電位分布と比較すると、電位の窪み（グラフＣ４３ｂ）の深さがより深い。このような電位分布によれば、不感状態としたときに、フォトダイオードＰＤから電荷読出領域２２Ｓ_１～２２Ｓ_３への電荷の移動をより確実に抑制することができる。

【0338】

［第６変形例］
図５に示すＮＯＲ型ドライバ回路４１_１～４１_４は、図５とは異なる記載によって示してもよい。図４４（ａ）に示すＮＯＲ型ドライバ回路４１Ｆ_１は、ＮＯＲ型ドライバ回路４１_１の別の記載例である。ｐ型ＭＯＳトランジスタ４３_１、ｐ型ＭＯＳトランジスタ４４_１及びｎ型ＭＯＳトランジスタ４５_１は、図４４（ａ）に示すように論理回路２０１によって示してもよい。論理回路２０１は、３つの入力と１つの出力とを有する。第１の入力は、配線４７_１に接続されている。第１の入力は、制御パルスＧ_１の反転信号を受ける。第２の入力は、配線４８_Ｇに接続されている。第２の入力は、論理パルスＥ_{ＳＲ（ｊ）}の反転信号を受ける。第３の入力は、配線４７_１に接続されている。第３の入力は、制御パルスＧ_１の反転信号を受ける。出力は、制御電極２５_１に接続されている。ＮＯＲ型ドライバ回路４１Ｆ_１の動作は、ＮＯＲ型ドライバ回路４１_１の動作と同様である。

【0339】

［第７変形例］
図１１に示すＮＯＲ型ドライバ回路４１Ａ_１～４１Ａ_４は、図１１とは異なる記載によって示してもよい。図４４（ｂ）に示すＮＯＲ型ドライバ回路４１Ｇ_１は、ＮＯＲ型ドライバ回路４１Ａ_１の別の記載例である。論理回路２０１の第１の入力は、配線４７ａ_１に接続されている。第１の入力は、制御パルスＧ_１ｐの反転信号を受ける。第２の入力は、配線４８_Ｇに接続されている。第２の入力は、論理パルスＥ_{ＳＲ（ｊ）}の反転信号を受ける。第３の入力は、配線４７ｂ_１に接続されている。第３の入力は、制御パルスＧ_１ｎの反転信号を受ける。出力は、制御電極２５_１に接続されている。ＮＯＲ型ドライバ回路４１Ｇ_１の動作は、ＮＯＲ型ドライバ回路４１Ａ_１の動作と同様である。

【0340】

［第８変形例］
図５に示すＮＯＲ型ドライバ回路４１_１～４１_４は、付加的な要素を含んでもよい。図４５（ａ）は、ＮＯＲ型ドライバ回路４１_１の変形例であるＮＯＲ型ドライバ回路４１Ｈ_１を示す。ＮＯＲ型ドライバ回路４１Ｈ_１は、ｐ型ＭＯＳトランジスタ４３_１、ｐ型ＭＯＳトランジスタ４４_１及びｎ型ＭＯＳトランジスタ４５_１に加えて、さらに、ｎ型ＭＯＳトランジスタ２０２_１を含む。ｎ型ＭＯＳトランジスタ２０２_１は、ｐ型ＭＯＳトランジスタ４４_１～４４_４のドレイン及びｎ型ＭＯＳトランジスタ４５_１～４５_４のドレインの接続点７３_１と、制御電極２５_１との間に接続される。より詳細には、ｎ型ＭＯＳトランジスタ２０２_１のドレインは、接続点７３_１と、制御電極２５_１との間に接続される。ｎ型ＭＯＳトランジスタ２０２_１のゲートは、配線４８_Ｇを介して画素切替回路３４に接続される。ｎ型ＭＯＳトランジスタ２０２_１のゲートは、論理パルスＥ_{ＳＲ（ｊ）}の反転信号を受ける。ｎ型ＭＯＳトランジスタ２０２_１のソースは、ロー電位線Ｖ_ＤＬに接続される。ＮＯＲ型ドライバ回路４１Ｈ_１によれば、制御電極２５_１のフローティングを抑制できる。

【0341】

［第９変形例］
図１１に示すＮＯＲ型ドライバ回路４１Ａ_１～４１Ａ_４も、第８変形例と同様に、フローティングを抑制するための回路構成を採用してよい。つまり、図４５（ｂ）は、ＮＯＲ型ドライバ回路４１Ａ_１の変形例であるＮＯＲ型ドライバ回路４１Ｋ_１を示す。ＮＯＲ型ドライバ回路４１Ｋ_１は、ｐ型ＭＯＳトランジスタ４３_１、ｐ型ＭＯＳトランジスタ４４_１及びｎ型ＭＯＳトランジスタ４５_１に加えて、さらに、ｎ型ＭＯＳトランジスタ２０２_１を含む。

【0342】

［第１０変形例］
図５に示すＮＡＮＤ型ドライバ回路４１_５は、図５とは異なる記載によって示してもよい。図４６（ａ）に示すＮＡＮＤ型ドライバ回路４１Ｆ_５は、ＮＡＮＤ型ドライバ回路４１_５の別の記載例である。ｐ型ＭＯＳトランジスタ４３_５、ｎ型ＭＯＳトランジスタ４６及びｎ型ＭＯＳトランジスタ４５_５は、図４６（ａ）に示すように論理回路２０４_５によって示してもよい。論理回路２０４_５は、３つの入力と１つの出力とを有する。第１の入力は、配線４７_５に接続されている。第１の入力は、制御パルスＧ_Ｄの反転信号を受ける。第２の入力は、配線４８_Ｄに接続されている。第２の入力は、論理パルスＥ_{ＳＲ（ｊ）}を受ける。第３の入力は、配線４７_５に接続されている。第３の入力は、制御パルスＧ_Ｄの反転信号を受ける。出力は、制御電極２５_Ｄに接続されている。ＮＡＮＤ型ドライバ回路４１Ｆ_５の動作は、ＮＡＮＤ型ドライバ回路４１_５の動作と同様である。

【0343】

［第１１変形例］
図１１に示すＮＡＮＤ型ドライバ回路４１Ａ_５は、図１１とは異なる記載によって示してもよい。図４６（ｂ）に示すＮＡＮＤ型ドライバ回路４１Ｇ_５は、ＮＡＮＤ型ドライバ回路４１Ａ_５の別の記載例である。論理回路２０４_５の第１の入力は、配線４７ａ_５に接続されている。第１の入力は、制御パルスＧ_Ｄｐの反転信号を受ける。第２の入力は、配線４８_Ｄに接続されている。第２の入力は、論理パルスＥ_{ＳＲ（ｊ）}を受ける。第３の入力は、配線４７ｂ_５に接続されている。第３の入力は、制御パルスＧ_Ｄｎの反転信号を受ける。出力は、制御電極２５_Ｄに接続されている。ＮＡＮＤ型ドライバ回路４１Ｇ_５の動作は、ＮＡＮＤ型ドライバ回路４１Ａ_５の動作と同様である。

【0344】

［第１２変形例］
図５に示すＮＯＲ型ドライバ回路４１_５は、付加的な要素を含んでもよい。図４７（ａ）は、ＮＡＮＤ型ドライバ回路４１_５の変形例であるＮＡＮＤ型ドライバ回路４１Ｈ_５を示す。ＮＡＮＤ型ドライバ回路４１Ｈ_５は、ｐ型ＭＯＳトランジスタ４３_５、ｎ型ＭＯＳトランジスタ４６及びｎ型ＭＯＳトランジスタ４５_５に加えて、さらに、ｐ型ＭＯＳトランジスタ２０５_５を含む。ｐ型ＭＯＳトランジスタ２０５_５は、ｐ型ＭＯＳトランジスタ４３_５のドレイン及びｎ型ＭＯＳトランジスタ４６のドレインの接続点２０６_５と、制御電極２５_Ｄとの間に接続される。より詳細には、ｐ型ＭＯＳトランジスタ２０５_５のドレインは、接続点２０６_５と、制御電極２５_Ｄとの間に接続される。ｐ型ＭＯＳトランジスタ２０５_５のゲートは、配線４８_Ｄを介して画素切替回路３４に接続される。ｐ型ＭＯＳトランジスタ２０５_５のゲートは、論理パルスＥ_{ＳＲ（ｊ）}を受ける。ｐ型ＭＯＳトランジスタ２０５_５のソースは、ハイ電位線Ｖ_ＤＨに接続される。ＮＡＮＤ型ドライバ回路４１Ｈ_５によれば、制御電極２５_Ｄのフローティングを抑制できる。

【0345】

［第１３変形例］
図１１に示すＮＡＮＤ型ドライバ回路４１Ａ_５も、第１２変形例と同様に、フローティングを抑制するための回路構成を採用してよい。つまり、図４７（ｂ）は、ＮＡＮＤ型ドライバ回路４１Ａ_５の変形例であるＮＡＮＤ型ドライバ回路４１Ｋ_５を示す。ＮＡＮＤ型ドライバ回路４１Ｋ_５は、ｐ型ＭＯＳトランジスタ４３_５、ｎ型ＭＯＳトランジスタ４６及びｎ型ＭＯＳトランジスタ４５_５に加えて、さらに、ｐ型ＭＯＳトランジスタ２０５_５を含む。

【0346】

［第１４変形例］
図４８は、第１４変形例の距離画像取得装置が備える画素回路１３_１を示す。また、図４９は、画素回路１３_１に入力される制御パルスＧ_１Ｄ，Ｇ_１Ｕ，Ｇ_１ＯＵＴを示す。図４８では、画素回路１３_１のみを抽出し、画素回路１３_１が有する読出回路８０_１，８０_２，８０_３，８０_４及びＮＯＲ型ドライバ回路４１_１の構成を示している。

【0347】

読出回路８０_１～８０_４は、キャパシタンス成分８１_１～８１_４と、ＭＯＳトランジスタ８２_１～８２_４，９３_１～９３_４，９４_１～９４_４と、を有する。読出回路８０_１～８０_４の入力は、それぞれ光電変換領域２１に接続される。読出回路８０_１～８０_４の出力は、配線２８を介して演算回路１２に接続される。

【0348】

キャパシタンス成分８１_１～８１_４は、光電変換領域２１が発生した電荷を蓄積する。キャパシタンス成分８１_１～８１_４は、図３に示す電荷読出領域２２_１～２２_４に対応する。キャパシタンス成分８１_１～８１_４の一端は、制御電極２５_１～２５_４、ＭＯＳトランジスタ８２_１～８２_４，９３_１～９３_４に接続される。キャパシタンス成分８１_１～８１_４の他端は、基準電位に接続される。

【0349】

ＭＯＳトランジスタ８２_１～８２_４は、電荷読出領域２２_１～２２_４をリセットするためのものである。ＭＯＳトランジスタ８２_１～８２_４のソースは、キャパシタンス成分８１_１～８１_４の一端に接続される。ＭＯＳトランジスタ８２_１～８２_４のゲートは、読出制御回路２７に接続されている。ＭＯＳトランジスタ８２_１，８２_３のゲートは、共通のリセットパルスＲＴ２を受ける。ＭＯＳトランジスタ８２_２，８２_４のゲートは、共通のリセットパルスＲＴ１を受ける。ＭＯＳトランジスタ８２_１～８２_４のドレインは、リセット電位線Ｖ_ＤＲに接続される。

【0350】

ＭＯＳトランジスタ９３_１～９３_４，９４_１～９４_４は、いわゆるソースフォロワアンプを構成する。ＭＯＳトランジスタ９３_１～９３_４，９４_１～９４_４は、図３に示す電圧検出手段２６_１～２６_４に対応する。ＭＯＳトランジスタ９３_１～９３_４，９４_１～９４_４は、キャパシタンス成分８１_１～８１_４に蓄積された電荷に応じた電圧Ｖ_Ｏ１，Ｖ_Ｏ２を発生させ、当該電圧Ｖ_Ｏ１，Ｖ_Ｏ２を配線２８に出力する。

【0351】

ＭＯＳトランジスタ９３_１～９３_４のソースは、ＭＯＳトランジスタ９４_１～９４_４のドレインに接続される。ＭＯＳトランジスタ９３_１～９３_４のゲートは、電荷読出領域２２_１～２２_４であるキャパシタンス成分８１_１～８１_４に接続される。ＭＯＳトランジスタ９３_１～９３_４のドレインは、リセット電位線Ｖ_ＤＲに接続される。ＭＯＳトランジスタ９４_１，９４_３は、配線２８へのＭＯＳ電圧の提供と停止を読出制御パルスＳＬ２に応じて切り替える。また、ＭＯＳトランジスタ９４_２，９４_４は、配線２８へのＭＯＳ電圧の提供と停止を読出制御パルスＳＬ１に応じて切り替える。ＭＯＳトランジスタ９４_１～９４_４のドレインは、配線２８に接続される。ＭＯＳトランジスタ９４_１～９４_４のゲートは、読出制御回路２７に接続される。ＭＯＳトランジスタ９４_１，９４_３のゲートは、読出制御パルスＳＬ２を受ける。ＭＯＳトランジスタ９４_２，９４_４のゲートは、読出制御パルスＳＬ１を受ける。ＭＯＳトランジスタ９４_１～９４_４のドレインは、ＭＯＳトランジスタ９３_１～９３_４のソースに接続される。

【0352】

このようなＭＯＳトランジスタ９３_１～９３_４，９４_１～９４_４によれば、読出制御パルスＳＬ１に応じて読出回路８０_２，８０_４が選択される。選択された読出回路８０_２は、配線２８を介して電圧Ｖ_Ｏ１を出力する。また、選択された読出回路８０_４は、配線２８を介して電圧Ｖ_Ｏ２を出力する。さらに、ＭＯＳトランジスタ９３_１～９３_４，９４_１～９４_４によれば、読出制御パルスＳＬ２に応じて読出回路８０_１，８０_３が選択される。選択された読出回路８０_１は、配線２８を介して電圧Ｖ_Ｏ１を出力する。また、選択された読出回路８０_３は、配線２８を介して電圧Ｖ_Ｏ２を出力する。

【0353】

ＮＯＲ型ドライバ回路４１_１は、キャパシタンス成分５３_１と、ＭＯＳトランジスタ９６_１，９７_１，９８_１，９９_１と、を有する。キャパシタンス成分５３_１の一端は、ハイ電位線Ｖ_ＤＨに接続される。キャパシタンス成分５３_１の他端は、ロー電位線Ｖ_ＤＬ及びＭＯＳトランジスタ９８_１，９９_１に接続される。

【0354】

ＭＯＳトランジスタ９６_１，９７_１，９８_１，９９_１は、いずれもｎ型ＭＯＳトランジスタである。さらに、読出回路８０_１～８０_４が含むＭＯＳトランジスタ８１_１～８１_４，８２_１～８２_４，９３_１～９３_４，９４_１～９４_４のいずれもｎ型ＭＯＳトランジスタである。つまり、図４８に示す画素回路１３_１を構成するＭＯＳトランジスタは、すべてｎ型である。このような構成によると、画素回路１３_１にｎ型の不純物が注入されたいわゆるエヌウェル（ｎ－ｗｅｌｌ）を設ける必要がない。これにより、光電変換領域で生じた電荷の一部がｎ－ｗｅｌｌに流れ込んで失われ、信号電荷として検出される電荷を減少させることがなくなる。

【0355】

ＭＯＳトランジスタ９６_１のドレインは、ハイ電位線Ｖ_ＤＨに接続される。ＭＯＳトランジスタ９６_１のゲートは、画素切替回路３４に接続されて、画素切替回路３４から論理パルスＥ_{ＳＲ（ｊ）}を受ける。ＭＯＳトランジスタ９６_１のソースは、ＭＯＳトランジスタ９７_１に接続される。

【0356】

ＭＯＳトランジスタ９７_１のドレインは、ＭＯＳトランジスタ９６_１のソースに接続される。ＭＯＳトランジスタ９７_１のゲートは、分配回路３３に接続されて、分配回路３３から制御パルスＧ_１Ｕを受ける。ＭＯＳトランジスタ９７_１のソースは、ＭＯＳトランジスタ９８_１，９９_１及び制御電極２５_１に接続される。
ＭＯＳトランジスタ９８_１のドレインは、ＭＯＳトランジスタ９７_１のソース、ＭＯＳトランジスタ９９_１のドレイン及び制御電極２５_１に接続される。ＭＯＳトランジスタ９８_１のゲートは、分配回路３３に接続されて、分配回路３３から制御パルスＧ_１Ｄを受ける。ＭＯＳトランジスタ９８_１のソースは、ロー電位線Ｖ_ＤＬ、ＭＯＳトランジスタ９９_１のソース及びキャパシタンス成分５３_１に接続される。

【0357】

ＭＯＳトランジスタ９９_１のドレインは、ＭＯＳトランジスタ９７_１のソース、ＭＯＳトランジスタ９８_１のドレイン及び制御電極２５_１に接続される。ＭＯＳトランジスタ９９_１のゲートは、画素切替回路３４に接続されて、画素切替回路３４から論理パルスＥ_{ＳＲ（ｊ）}の反転信号を受ける。ＭＯＳトランジスタ９９_１のソースは、ロー電位線Ｖ_ＤＬ、ＭＯＳトランジスタ９８_１のソース及びキャパシタンス成分５３_１に接続される。

【0358】

図５０は、第１４変形例の距離画像取得装置が備える画素回路１３_５を示す。画素回路１３_５が有する読出回路８０_１，８０_２，８０_３，８０_４及びＮＡＮＤ型ドライバ回路４１_５の構成を示す。読出回路８０_１，８０_２，８０_３，８０_４は、図４８に示す読出回路８０_１，８０_２，８０_３，８０_４と同じであるから、詳細な説明は省略する。

【0359】

ＮＯＲ型ドライバ回路４１_５は、キャパシタンス成分５３_５と、ＭＯＳトランジスタ９６_５，９７_５，９８_５，９９_５と、を有する。キャパシタンス成分５３_５の一端は、ハイ電位線Ｖ_ＤＨに接続される。キャパシタンス成分５３_５の他端は、ロー電位線Ｖ_ＤＬ及びＭＯＳトランジスタ９８_８に接続される。

【0360】

ＭＯＳトランジスタ９６_５，９７_５，９８_５，９９_５は、いずれもｎ型ＭＯＳトランジスタである。さらに、読出回路８０_１～８０_４が含むＭＯＳトランジスタ８１_１～８１_４，８２_１～８２_４，９３_１～９３_４，９４_１～９４_４のいずれもｎ型ＭＯＳトランジスタである。つまり、図５０に示す画素回路１３_５を構成するＭＯＳトランジスタは、すべてｎ型である。

【0361】

ＭＯＳトランジスタ９６_５のドレインは、ハイ電位線Ｖ_ＤＨ及びＭＯＳトランジスタ９９_５のドレインに接続される。ＭＯＳトランジスタ９６_５のゲートは、分配回路３３に接続されて、分配回路３３から制御パルスＧ_ＤＵを受ける。ＭＯＳトランジスタ９６_５のソースは、ＭＯＳトランジスタ９７_５のドレイン、ＭＯＳトランジスタ９９_５のソース及び制御電極２５_Ｄに接続される。
ＭＯＳトランジスタ９７_５のドレインは、ＭＯＳトランジスタ９６_５のソース、ＭＯＳトランジスタ９９_５のソース及び制御電極２５_Ｄに接続される。ＭＯＳトランジスタ９７_５のゲートは、分配回路３３に接続されて、分配回路３３から制御パルスＧ_ＤＤを受ける。ＭＯＳトランジスタ９７_５のソースは、ＭＯＳトランジスタ９８_５に接続される。

【0362】

ＭＯＳトランジスタ９８_５のドレインは、ＭＯＳトランジスタ９７_５のソースに接続される。ＭＯＳトランジスタ９８_５のゲートは、画素切替回路３４に接続されて、画素切替回路３４から論理パルスＥ_{ＳＲ（ｊ）}を受ける。ＭＯＳトランジスタ９８_５のソースは、ロー電位線Ｖ_ＤＬ及びキャパシタンス成分５３_５に接続される。

【0363】

ＭＯＳトランジスタ９９_５のドレインは、ハイ電位線Ｖ_ＤＨ及びＭＯＳトランジスタ９６_５のドレインに接続される。ＭＯＳトランジスタ９９_５のゲートは、画素切替回路３４に接続されて、画素切替回路３４から論理パルスＥ_{ＳＲ（ｊ）}の反転信号を受ける。ＭＯＳトランジスタ９９_５のソースは、ＭＯＳトランジスタ９６_５のソース、ＭＯＳトランジスタ９７_５のドレイン及び制御電極５３_５に接続される。

【0364】

［第１５変形例］
図５１は、第１５変形例の距離画像取得装置が備える画素回路１３_１を示す。第１５変形例の距離画像取得装置の画素回路１３_１は、ドライバ回路４１_１を備えない。図５１に示す画素回路１３_１の制御電極２５_１は、分配回路３３からデプレッション型ＭＯＳスイッチのみを介して、転送制御パルスＧ_１ＯＵＴを受ける。画素回路１３_２～１３_４についても同様の構成を有する。

【0365】

以下、図５１及び図５２に示す画素回路１３_１，１３_５について説明する。なお、図５１及び図５２に示す画素回路１３_１，１３_５において、読出回路８０_１～８０_４は、図４８に示す画素回路１３_１の読出回路８０_１～８０_４と同じである。従って、読出回路８０_１～８０_４の詳細な説明は省略する。

【0366】

図５１に示すように、画素回路１３_１は、ＮＯＲ型ドライバ回路４１_１に代えて、スイッチ回路１２０_１を有する。スイッチ回路１２０_１は、キャパシタンス成分１２１_１と、ＭＯＳトランジスタ１２２_１と、を有する。キャパシタンス成分１２１_１の一端は、ハイ電位線Ｖ_ＤＨに接続される。キャパシタンス成分１２１_１の他端は、ロー電位線Ｖ_ＤＬに接続される。ＭＯＳトランジスタ１２２_１のドレインは、分配回路３３に接続されて、分配回路３３から転送制御パルスＧ_１を受ける。ＭＯＳトランジスタ１２２_１のゲートは、画素切替回路３４に接続されて、画素切替回路３４から論理パルスＥ_{ＳＲ（ｊ）}を受ける。ＭＯＳトランジスタ１２２_１のソースは、制御電極２５_１のゲートに接続される。

【0367】

図５１に示す画素回路１３_１によれば、転送制御パルスＧ_１の印加に対応する回路構成として、画素回路１３_１は、１個のＭＯＳトランジスタ１２２_１及び１個のキャパシタンス成分１２１_１のみを有する。その結果、画素回路１３_１の回路面積を縮小することができる。

【0368】

図５２は、第１５変形例の距離画像取得装置が備える画素回路１３_５を示す。図５２に示すように、画素回路１３_５は、ＮＡＮＤドライバ回路４１_５を備えていない。画素回路１３_５の制御電極２５_Ｄは、分配回路３３から直接に転送制御パルスＧ_Ｄを受ける。画素回路１３５は、キャパシタンス成分１２１_５を有する。キャパシタンス成分１２１_５の一端は、ハイ電位線Ｖ_ＤＨに接続される。キャパシタンス成分１２１_５の他端は、ロー電位線Ｖ_ＤＬに接続される。

【0369】

第１５変形例の距離画像取得装置は、図５３に示すタイミングチャートに従って動作する。画素回路１３_１～１３_５は、一連の連続制御パルスＧ_１～Ｇ_４のうち最後の制御パルスＧ_４と、次の一連の連続制御パルスＧ_１～Ｇ_４の先頭の制御パルスＧ_１と、の間に、制御電極２５_Ｄに制御パルスＧ_Ｄを印加する。その結果、不感ピクセル領域ＡＮの制御電極２５_１～２５_４に転送制御パルスＧ_１ＯＵＴ～Ｇ_４ＯＵＴが印加されなければ、不感ピクセル領域ＡＮの光電荷は、ドレインに排出される。従って、制御電極２５_Ｄに対して、画素切替回路３４からの論理パルスＥ_{ＳＲ（ｊ）}は必要ない。

【0370】

［第１１実施形態］
次に、第１１実施形態の距離画像取得装置について説明する。第１実施形態の距離画像取得装置１は、図２に示すように測定対象領域Ａの全幅をカバーするように高さ方向の一部にパルス光Ｌ_Ｐを照射した。一方、第１１実施形態の距離画像取得装置は、測定対象領域を高さ方向に分割する。さらに、第１１実施形態の距離画像取得装置は、ＤＯＥ（Diffractive Optical Element）などを用いて、分割した全ての測定対象領域の高さ方向の一部に対応するようにパルス光Ｌ_Ｐを測定対象領域の分割数に応じて分割する。そして、第１１実施形態の距離画像取得装置は、分割した全ての測定対象領域の高さ方向の一部にパルス光Ｌ_Ｐを同時に照射する。以下の説明では、測定対象領域を縦方向（高さ方向）のみに分割する動作を例に説明する。しかし、距離画像取得装置は、測定対象領域を横方向（幅方向）のみに分割する動作も当然に実施可能である。さらに、距離画像取得装置は、測定対象領域を高さ方向及び横方向の両方で分割する動作も実施可能である。

【0371】

図５４は、画素アレイ１４Ｌを縦方向に３つに分割した測定対象領域に対応した分割画素アレイ領域と、分割した全ての分割画素アレイ領域におけるアレイ分割領域Ｌ_１，Ｌ_２，Ｌ_３と、有感ピクセル領域ＡＥと、不感ピクセル領域ＡＮと、を模式的に示す。アレイ分割領域Ｌ_１～Ｌ_３とは、入射パルス光Ｌ_Ｒが分割されて同時に入射すると予想される領域である。

【0372】

図５４（ａ）は、第１の動作態様における有感ピクセル領域と不感ピクセル領域とを示す図である。図５４（ｂ）は、第２の動作態様における有感ピクセル領域と不感ピクセル領域とを示す図である。図５４（ｃ）は、第３の動作態様における有感ピクセル領域と不感ピクセル領域とを示す図である。図５５は、第１１実施形態の距離画像取得装置が備える光源１１の動作を示すタイミングチャートと制御電極２５_１，２５_２，２５_３，２５_４，２５_Ｄに印加する転送制御パルスＧ_１ｏｕｔ～Ｇ_４ｏｕｔ，Ｇ_Ｄｏｕｔ、および、論理パルスＥ_{ＳＲ（ｊ）}のタイミングチャートとを示す。転送制御パルスＧ_１ｏｕｔ，Ｇ_２ｏｕｔ，Ｇ_３ｏｕｔ，Ｇ_４ｏｕｔ，Ｇ_Ｄｏｕｔは、論理パルスＥ_{ＳＲ（ｊ）}及び／或いは論理パルスＥ_{ＳＲ（ｊ）}の反転信号によって画素回路を有感とする信号と不感とする信号とに制御される。

【0373】

Ｌ_１（１）、Ｌ_１（２）、Ｌ_１（３）、Ｌ_２（１）、Ｌ_２（２）、Ｌ_２（３）、Ｌ_３（１）、Ｌ_３（２）、Ｌ_３（３）の（１）、（２）、（３）は、３つに分割した測定対象領域に対応した分割画素アレイ領域を示す。Ｌ_１、Ｌ_２、Ｌ_３は、縦方向に３つに分割した分割画素アレイ領域の中の３つのアレイ分割領域（行ブロック）Ｌ_１、Ｌ_２、Ｌ_３を示している。Ｌ_１（１）、Ｌ_１（２）、Ｌ_１（３）は、分割された入射パルス光Ｌ_Ｒが、第１の動作態様においてアレイ分割領域（行ブロック）Ｌ_１（１）、Ｌ_１（２）、Ｌ_１（３）に同時に入射することを示す。光源１１は、次に、第２の動作態様において入射パルス光Ｌ_Ｒをアレイ分割領域（行ブロック）Ｌ_２（１）、Ｌ_２（２）、Ｌ_２（３）に同時に入射させる。さらに、光源１１は、その次に第３の動作態様において入射パルス光Ｌ_Ｒをアレイ分割領域（行ブロック）Ｌ_３（１）、Ｌ_３（２）、Ｌ_３（３）に同時に入射させる。

【0374】

［第１６変形例］
次に、第１１実施形態の第１６変形例の距離画像取得装置１Ｍについて説明する。

【0375】

第７実施形態の距離画像取得装置１Ｆは、行ブロックごとに画素回路１３Ｆの動作を有感又は不感に設定する動作に加えて、さらに、列ブロックごとに有感又は不感に設定する動作を行った。これらの動作によると、図２３に示すように、画素アレイ１４Ｆにおいて特定の領域を有感ピクセル領域ＡＥに設定し、その他の領域を不感ピクセル領域ＡＮに設定することができる。有感ピクセル領域ＡＥは、図２３における左から右に順に列ブロックごとに移動したのちに、次の行ブロックへ移動することができる。

【0376】

これに対し、第１６変形例の距離画像取得装置１Ｍは、図５６に示すように、画素アレイ１４Ｍを、測定対象領域の高さ方向と幅方向に相当する縦方向と横方向に３×４の領域に分割する。これらの領域は、分割した測定対象領域に対応した分割画素アレイ領域である。距離画像取得装置１Ｍは、全ての分割画素アレイ領域において、行ブロックごとに画素回路１３Ｍの動作を有感又は不感に設定する動作と、列ブロックごとに有感又は不感に設定する動作と、を行う。これらの動作によると、図５６に示すように、画素アレイ１４Ｍの分割画素アレイ領域の全てにおいて特定の領域を有感ピクセル領域ＡＥに設定し、その他の領域を不感ピクセル領域ＡＮに設定することができる。有感ピクセル領域ＡＥは、全ての分割画素アレイ領域において図５６における左から右に順に列ブロックごとに移動したのちに、次の行ブロックへ移動することができる。図５６では、全ての分割画素アレイ領域は、縦方向に３つの行ブロック、横方向に２つの列ブロックを有する。

【0377】

距離画像センサ１０Ｍは、画素アレイ１４Ｍと、演算回路１２Ｍと、周辺回路３１Ｍと、を有する。周辺回路３１Ｍは、読出制御回路２７Ｍと、分配回路３３Ｍと、画素切替回路（列）５４Ｍと、論理演算回路５５Ｍと、画素切替回路（行）５６Ｍと、を有する。

【0378】

広い面を照射する光源の場合、ある微小な測定点に対し、多くの場所からのマルチパス光が入射する。その結果、マルチパス光の影響で距離測定の精度が制限されてしまう。ＤＯＥと狭い照射領域の走査ができる光源と、光源に同期して有感制御及び不感制御ができる距離画像取得装置１Ｍを用いることにより、測定点だけの反射光と離れた狭い照射領域からの微小なマルチパス成分のみの影響で、精度の高い距離測定を行うことができる。

【符号の説明】

【0379】

１…距離画像取得装置、１１…光源、３１…周辺回路、１２ａ…光源制御部、１３…画素回路（画素回路部）、１４…画素アレイ、２１…光電変換領域、２２…電荷読出領域、２３…電荷排出領域、２７…読出制御回路、３３…分配回路、３４…画素切替回路、Ａ…測定対象領域、ＡＥ…有感ピクセル領域、ＡＮ…不感ピクセル領域、２５_１～２５_４，２５_Ｄ…制御電極、Ｌ_Ｐ…パルス光，Ｌ_Ｒ…入射パルス光、Ｒ…照射領域、Ｓ…対象物。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】

【図43】

【図44】

【図45】

【図46】

【図47】

【図48】

【図49】

【図50】

【図51】

【図52】

【図53】

【図54】

【図55】

【図56】