(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-11
(45)【発行日】2024-09-20
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H04N 25/779 20230101AFI20240912BHJP
H04N 25/40 20230101ALI20240912BHJP
【ＦＩ】
H04N25/779
H04N25/40
【請求項の数】
7
(21)【出願番号】P 2021530329
(86)(22)【出願日】2020-06-30
(86)【国際出願番号】 IB2020056156
(87)【国際公開番号】W WO2021005450
(87)【国際公開日】2021-01-14
【審査請求日】2023-06-06
(31)【優先権主張番号】P 2019129555
(32)【優先日】2019-07-11
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000153878
【氏名又は名称】株式会社半導体エネルギー研究所
(72)【発明者】
【氏名】吉本 智史
(72)【発明者】
【氏名】川島 進
(72)【発明者】
【氏名】楠 紘慈
(72)【発明者】
【氏名】渡邉 一徳
【審査官】門田 宏
(56)【参考文献】
【文献】特開２０１８－９２１６１（ＪＰ，Ａ）
【文献】特開２０１０－４００４２（ＪＰ，Ａ）
【文献】特開２０１９－７９４１５（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｎ ２５／７７９
Ｈ０４Ｎ ２５／４０
(57)【特許請求の範囲】
【請求項1】
発光装置と、撮像装置と、を有し、前記撮像装置は、ゲートドライバ回路と、ｍ行（ｍは２以上の整数）の画素と、を有し、
前記ゲートドライバ回路は、複数の第１のレジスタ回路と、前記第１のレジスタ回路より少ない個数の第２のレジスタ回路と、を有し、
前記第１のレジスタ回路は、互いに直列に接続され、
前記第２のレジスタ回路は、互いに直列に接続され、
前記ゲートドライバ回路は、第１モードと、第２モードと、により動作する機能を有し、
前記第１モードでは、前記第１のレジスタ回路をオン状態、前記第２のレジスタ回路をオフ状態とし、
前記第２モードでは、前記第２のレジスタ回路をオン状態、前記第１のレジスタ回路をオフ状態とする半導体装置。
【請求項2】
請求項１において、前記ゲートドライバ回路は、ｍ個の第１のレジスタ回路と、ｍ／ｋ（ｋは２以上ｍ以下の整数）個の第２のレジスタ回路と、を有する半導体装置。
【請求項3】
請求項１又は２において、前記第２モードで、前記第２のレジスタ回路から出力される信号が供給される前記画素の行数は、前記第１モードで、前記第１のレジスタ回路から出力される信号が供給される前記画素の行数より少ない半導体装置。
【請求項4】
請求項２において、前記第１モードでは、前記第１のレジスタ回路から出力される信号を、ｍ行分の前記画素に供給し、
前記第２モードでは、前記第２のレジスタ回路から出力される信号を、ｍ／ｋ行分より多く、
且つｍ行分未満の前記画素に供給する半導体装置。
【請求項5】
発光装置と、撮像装置と、を有し、前記撮像装置は、ゲートドライバ回路を有し、
前記撮像装置は、第１モード、又は第２モードによって動作する機能を有し、
前記ゲートドライバ回路は、第１乃至第ｍ（ｍは２以上の整数）の第１モード用レジスタ回路と、
第１乃至第ｐ（ｐは１以上ｍ未満の整数）の第２モード用レジスタ回路と、第１のトランジスタと、
第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、を有し、
前記第１乃至第ｍの第１モード用レジスタ回路は、互いに直列に接続され、
前記第１乃至第ｐの第２モード用レジスタ回路は、互いに直列に接続され、
前記第１の第１モード用レジスタ回路の出力端子は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１の第１モード用レジスタ回路の出力端子は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１の第２モード用レジスタ回路の出力端子は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１の第２モード用レジスタ回路の出力端子は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの他方と電気的に接続される半導体装置。
【請求項6】
請求項５において、前記第１モードでは、前記第１及び第２のトランジスタをオン状態、前記第３及び第４のトランジスタをオフ状態とし、
前記第２モードでは、前記第３及び第４のトランジスタをオン状態、前記第１及び第２のトランジスタをオフ状態とする半導体装置。
【請求項7】
請求項５又は６において、前記撮像装置は、ｍ行の画素を有し、
ｐはｍ／ｋ（ｋは２以上ｍ以下の整数）である半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の一態様は、半導体装置に関する。本発明の一態様は、発光装置と撮像装置とを有する半導体装置に関する。本発明の一態様は、半導体装置の動作方法に関する。
【0002】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置（例えば、タッチセンサ等）、入出力装置（例えば、タッチパネル等）、それらの動作方法、又はそれらの製造方法、を一例として挙げることができる。半導体装置は、半導体特性を利用することで機能しうる装置全般を指す。
【背景技術】
【0003】
撮像装置は従来、デジタルカメラ等機器に搭載されていたが、スマートフォンやタブレット端末等の携帯情報端末の普及によって、性能の向上、小型化、低コスト化が求められている。また、撮像装置は写真や動画を撮影する用途だけでなく、顔認証、指紋認証及び静脈認証等の生体認証や、タッチセンサ又はモーションセンサ等の入力デバイス等に応用される等、用途が多様化している。特許文献１には、指紋認証を行うことができる、スマートフォン等の電子機器について開示されている。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２０１９－７９４１５号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
例えば、発光装置と撮像装置が設けられている半導体装置を有する電子機器が、指紋認証等の生体認証機能と、タッチセンサ又はニアタッチセンサとしての機能と、を有する場合、生体認証を行う際は、認証の精度を高めるために高精度の撮像を行うことが好ましい。一方、タッチセンサ又はニアタッチセンサとしての機能を用いる場合は、指等の検出対象物の動きを精度良く検出できるように、高いフレーム周波数で撮像を行うことが好ましい。
【0006】
本発明の一態様は、生体認証機能と、タッチセンサ又はニアタッチセンサとしての機能と、を有する半導体装置を提供することを課題の一とする。又は、高精度な撮像を行うことができる撮像装置を有する半導体装置を提供することを課題の一とする。又は、高いフレーム周波数で撮像を行うことができる撮像装置を有する半導体装置を提供することを課題の一とする。又は、高精度な生体認証を行うことができる半導体装置を提供することを課題の一とする。又は、検出対象物の位置を高精度に検出することができる半導体装置を提供することを課題の一とする。又は、利便性の高い半導体装置を提供することを課題の一とする。又は、信頼性の高い半導体装置を提供することを課題の一とする。又は、新規な半導体装置等を提供することを課題の一とする。
【0007】
又は、生体認証機能と、タッチセンサ又はニアタッチセンサとしての機能と、を有する半導体装置の動作方法を提供することを課題の一とする。又は、高精度な撮像を行うことができる撮像装置を有する半導体装置の動作方法を提供することを課題の一とする。又は、高いフレーム周波数で撮像を行うことができる撮像装置を有する半導体装置の動作方法を提供することを課題の一とする。又は、高精度な生体認証を行うことができる半導体装置の動作方法を提供することを課題の一とする。又は、検出対象物の位置を高精度に検出することができる半導体装置の動作方法を提供することを課題の一とする。又は、利便性の高い半導体装置の動作方法を提供することを課題の一とする。又は、信頼性の高い半導体装置の動作方法を提供することを課題の一とする。又は、新規な半導体装置等の動作方法を提供することを課題の一とする。
【0008】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項等の記載から抽出することが可能である。
【課題を解決するための手段】
【0009】
本発明の一態様は、発光装置と、撮像装置と、を有し、撮像装置は、ゲートドライバ回路と、ｍ行（ｍは２以上の整数）の画素と、を有し、ゲートドライバ回路は、複数の第１のレジスタ回路と、第１のレジスタ回路より少ない個数の第２のレジスタ回路と、を有し、第１のレジスタ回路は、互いに直列に接続され、第２のレジスタ回路は、互いに直列に接続され、ゲートドライバ回路は、第１のモードと、第２のモードと、により動作する機能を有し、第１のモードでは、第１のレジスタ回路をオン状態、第２のレジスタ回路をオフ状態とし、第２のモードでは、第２のレジスタ回路をオン状態、第１のレジスタ回路をオフ状態とする半導体装置である。
【0010】
又は、上記態様において、ゲートドライバ回路は、ｍ個の第１のレジスタ回路と、ｍ／ｋ（ｋは２以上ｍ以下の整数）個の第２のレジスタ回路と、を有してもよい。
【0011】
又は、上記態様において、第２のモードで、第２のレジスタ回路から出力される信号が供給される画素の行数は、第１のモードで、第１のレジスタ回路から出力される信号が供給される画素の行数より少なくてもよい。
【0012】
又は、上記態様において、第１のモードでは、第１のレジスタ回路から出力される信号を、ｍ行分の画素に供給し、第２のモードでは、第２のレジスタ回路から出力される信号を、ｍ／ｋ行分より多く、且つｍ行分未満の画素に供給してもよい。
【0013】
又は、本発明の一態様は、発光装置と、撮像装置と、を有し、撮像装置は、ゲートドライバ回路を有し、撮像装置は、第１モード、又は第２モードによって動作する機能を有し、ゲートドライバ回路は、第１乃至第ｍ（ｍは２以上の整数）の第１モード用レジスタ回路と、第１乃至第ｐ（ｐは１以上ｍ未満の整数）の第２モード用レジスタ回路と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、を有し、第１乃至第ｍの第１モード用レジスタ回路は、互いに直列に接続され、第１乃至第ｐの第２モード用レジスタ回路は、互いに直列に接続され、第１の第１モード用レジスタ回路の出力端子は、第１のトランジスタのソース又はドレインの一方と電気的に接続され、第１の第１モード用レジスタ回路の出力端子は、第２のトランジスタのソース又はドレインの一方と電気的に接続され、第１の第２モード用レジスタ回路の出力端子は、第３のトランジスタのソース又はドレインの一方と電気的に接続され、第１の第２モード用レジスタ回路の出力端子は、第４のトランジスタのソース又はドレインの一方と電気的に接続され、第１のトランジスタのソース又はドレインの他方は、第３のトランジスタのソース又はドレインの他方と電気的に接続され、第２のトランジスタのソース又はドレインの他方は、第４のトランジスタのソース又はドレインの他方と電気的に接続される半導体装置である。
【0014】
又は、上記態様において、第１のモードでは、第１及び第２のトランジスタをオン状態、第３及び第４のトランジスタをオフ状態とし、第２のモードでは、第３及び第４のトランジスタをオン状態、第１及び第２のトランジスタをオフ状態としてもよい。
【0015】
又は、上記態様において、撮像装置は、ｍ行の画素を有し、ｐはｍ／ｋ（ｋは２以上ｍ以下の整数）であってもよい。
【発明の効果】
【0016】
本発明の一態様により、生体認証機能と、タッチセンサ又はニアタッチセンサとしての機能と、を有する半導体装置を提供することができる。又は、高精度な撮像を行うことができる撮像装置を有する半導体装置を提供することができる。又は、高いフレーム周波数で撮像を行うことができる撮像装置を有する半導体装置を提供することができる。又は、高精度な生体認証を行うことができる半導体装置を提供することができる。又は、検出対象物の位置を高精度に検出することができる半導体装置を提供することができる。又は、利便性の高い半導体装置を提供することができる。又は、信頼性の高い半導体装置を提供することができる。又は、新規な半導体装置等を提供することができる。
【0017】
又は、生体認証機能と、タッチセンサ又はニアタッチセンサとしての機能と、を有する半導体装置の動作方法を提供することができる。又は、高精度な撮像を行うことができる撮像装置を有する半導体装置の動作方法を提供することができる。又は、高いフレーム周波数で撮像を行うことができる撮像装置を有する半導体装置の動作方法を提供することができる。又は、高精度な生体認証を行うことができる半導体装置の動作方法を提供することができる。又は、検出対象物の位置を高精度に検出することができる半導体装置の動作方法を提供することができる。又は、利便性の高い半導体装置の動作方法を提供することができる。又は、信頼性の高い半導体装置の動作方法を提供することができる。又は、新規な半導体装置等の動作方法を提供することができる。
【0018】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項等の記載から抽出することが可能である。
【図面の簡単な説明】
【0019】
図１Ａ、並びに図１Ｂ１及び図１Ｂ２は、半導体装置の構成例を示す模式図である。
図２Ａは、撮像装置の構成例を示すブロック図である。図２Ｂ１は、撮像装置の構成例を示す回路図である。図２Ｂ２は、撮像装置の動作方法の一例を示すタイミングチャートである。
図３は、撮像装置の構成例を示すブロック図である。
図４Ａ、及び図４Ｂは、撮像装置の構成例を示すブロック図である。
図５は、撮像装置の構成例を示すブロック図である。
図６Ａ及び図６Ｂは、撮像装置の構成例を示すブロック図である。図６Ｃは、撮像装置の構成例を示す回路図である。
図７Ａ及び図７Ｂは、撮像装置の構成例を示すブロック図である。図７Ｃは、撮像装置の構成例を示す回路図である。
図８Ａは、撮像装置の構成例を示すブロック図である。図８Ｂは、撮像装置の構成例を示す回路図である。
図９は、撮像装置の動作方法の一例を示すタイミングチャートである。
図１０は、撮像装置の動作方法の一例を示すタイミングチャートである。
図１１は、撮像装置の構成例を示すブロック図である。
図１２Ａ、及び図１２Ｂは、撮像装置の構成例を示すブロック図である。
図１３は、撮像装置の構成例を示すブロック図である。
図１４は、撮像装置の構成例を示すブロック図である。
図１５は、撮像装置の構成例を示すブロック図である。
図１６は、撮像装置の構成例を示すブロック図である。
図１７は、撮像装置の動作方法の一例を示すタイミングチャートである。
図１８は、撮像装置の動作方法の一例を示すタイミングチャートである。
図１９Ａ乃至図１９Ｃは、半導体装置の構成例を示す断面図である。
図２０Ａ乃至図２０Ｃは、半導体装置の構成例を示す断面図である。
図２１は、半導体装置の構成例を示す断面図である。
図２２は、半導体装置の構成例を示す断面図である。
図２３Ａ及び図２３Ｂは、半導体装置の構成例を示す断面図である。
図２４Ａ及び図２４Ｂは、電子機器の一例を示す図である。
図２５Ａ乃至図２５Ｄは、電子機器の一例を示す図である。
図２６Ａ乃至図２６Ｆは、電子機器の一例を示す図である。
図２７Ａ乃至図２７Ｃは、実施例に係るシミュレーション結果である。
図２８Ａ乃至図２８Ｃは、実施例に係るシミュレーション結果である。
図２９Ａ乃至図２９Ｃは、実施例に係るシミュレーション結果である。
図３０Ａ乃至図３０Ｃは、実施例に係るシミュレーション結果である。
図２Ａは、撮像装置の構成例を示すブロック図である。図２Ｂ１は、撮像装置の構成例を示す回路図である。図２Ｂ２は、撮像装置の動作方法の一例を示すタイミングチャートである。
図３は、撮像装置の構成例を示すブロック図である。
図４Ａ、及び図４Ｂは、撮像装置の構成例を示すブロック図である。
図５は、撮像装置の構成例を示すブロック図である。
図６Ａ及び図６Ｂは、撮像装置の構成例を示すブロック図である。図６Ｃは、撮像装置の構成例を示す回路図である。
図７Ａ及び図７Ｂは、撮像装置の構成例を示すブロック図である。図７Ｃは、撮像装置の構成例を示す回路図である。
図８Ａは、撮像装置の構成例を示すブロック図である。図８Ｂは、撮像装置の構成例を示す回路図である。
図９は、撮像装置の動作方法の一例を示すタイミングチャートである。
図１０は、撮像装置の動作方法の一例を示すタイミングチャートである。
図１１は、撮像装置の構成例を示すブロック図である。
図１２Ａ、及び図１２Ｂは、撮像装置の構成例を示すブロック図である。
図１３は、撮像装置の構成例を示すブロック図である。
図１４は、撮像装置の構成例を示すブロック図である。
図１５は、撮像装置の構成例を示すブロック図である。
図１６は、撮像装置の構成例を示すブロック図である。
図１７は、撮像装置の動作方法の一例を示すタイミングチャートである。
図１８は、撮像装置の動作方法の一例を示すタイミングチャートである。
図１９Ａ乃至図１９Ｃは、半導体装置の構成例を示す断面図である。
図２０Ａ乃至図２０Ｃは、半導体装置の構成例を示す断面図である。
図２１は、半導体装置の構成例を示す断面図である。
図２２は、半導体装置の構成例を示す断面図である。
図２３Ａ及び図２３Ｂは、半導体装置の構成例を示す断面図である。
図２４Ａ及び図２４Ｂは、電子機器の一例を示す図である。
図２５Ａ乃至図２５Ｄは、電子機器の一例を示す図である。
図２６Ａ乃至図２６Ｆは、電子機器の一例を示す図である。
図２７Ａ乃至図２７Ｃは、実施例に係るシミュレーション結果である。
図２８Ａ乃至図２８Ｃは、実施例に係るシミュレーション結果である。
図２９Ａ乃至図２９Ｃは、実施例に係るシミュレーション結果である。
図３０Ａ乃至図３０Ｃは、実施例に係るシミュレーション結果である。
【発明を実施するための形態】
【0020】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その説明の繰り返しは省略する。
【0021】
また、図面等において示す各構成の、位置、大きさ、範囲等は、発明の理解を容易とするため、実際の位置、大きさ、範囲等を表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲等に限定されない。例えば、実際の製造工程において、エッチング等の処理によりレジストマスク等が意図せずに目減りすることがあるが、理解を容易とするために図に反映しないことがある。
【0022】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合等も含む。
【0023】
また、本明細書等において、「抵抗」の抵抗値を、配線の長さによって決める場合がある。又は、抵抗値は、配線で用いる導電層とは異なる抵抗率を有する導電層と接続することにより決める場合がある。又は、半導体層に不純物をドーピングすることで抵抗値を決める場合がある。
【0024】
また、本明細書等において、電気回路における「端子」とは、電流の入力又は出力、電圧の入力又は出力、もしくは、信号の受信又は送信が行なわれる部位を言う。よって、配線又は電極の一部が端子として機能する場合がある。
【0025】
なお、本明細書等において「上」、「上方」、「下」、又は「下方」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。また、「導電層Ｃの上方の導電層Ｄ」の表現であれば、導電層Ｃの上に導電層Ｄが直接接して形成されている必要はなく、導電層Ｃと導電層Ｄとの間に他の構成要素を含むものを除外しない。また、「上方」、又は「下方」には、斜め方向に配置されている場合も除外しない。
【0026】
また、ソース及びドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合等、動作条件等によって互いに入れ替わるため、いずれがソース又はドレインであるかを限定することが困難である。このため、本明細書においては、ソース及びドレインの用語は、入れ替えて用いることができるものとする。
【0027】
また、本明細書等において、「電気的に接続」には、直接接続している場合と、「何らかの電気的作用を有するもの」を介して接続される場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。また、「直接接続」と表現される場合であっても、異なる導電層にコンタクトを介して配線が形成される場合が含まれる。したがって、配線には、異なる導電層が一つ以上の同じ元素を含む場合と、異なる元素を含む場合と、がある。
【0028】
なお、本明細書等において、計数値及び計量値に関して「同一」、「同じ」、「等しい」又は「均一」等と言う場合は、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
【0029】
また、電圧は、ある電圧と、基準の電圧（例えば接地電圧又はソース電圧）との電圧差のことを示す場合が多い。よって、電圧と電圧は互いに言い換えることが可能な場合が多い。本明細書等では、特段の明示が無いかぎり、電圧と電圧を言い換えることができるものとする。
【0030】
なお、「半導体」と記載した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する。よって、「半導体」を「絶縁体」に置き換えて用いることも可能である。この場合、「半導体」と「絶縁体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「絶縁体」は、互いに読み換えることができる場合がある。
【0031】
また、「半導体」と記載した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する。よって、「半導体」を「導電体」に置き換えて用いることも可能である。この場合、「半導体」と「導電体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「導電体」は、互いに読み換えることができる場合がある。
【0032】
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、工程順又は積層順等、何らかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲等において序数詞を省略する場合がある。
【0033】
なお、本明細書等において、トランジスタの「オン状態」とは、トランジスタのソースとドレインが電気的に短絡しているとみなせる状態（「導通状態」ともいう。）をいう。また、トランジスタの「オフ状態」とは、トランジスタのソースとドレインが電気的に遮断しているとみなせる状態（「非導通状態」ともいう。）をいう。例えば、オン状態のトランジスタは、線形領域で動作することができる。
【0034】
また、本明細書等において、「オン電流」とは、トランジスタがオン状態の時にソースとドレイン間に流れる電流をいう場合がある。また、「オフ電流」とは、トランジスタがオフ状態である時にソースとドレイン間に流れる電流をいう場合がある。
【0035】
また、本明細書等において、ゲートとは、ゲート電極及びゲート配線の一部又は全部のことをいう。ゲート配線とは、少なくとも一つのトランジスタのゲート電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
【0036】
また、本明細書等において、ソースとは、ソース領域、ソース電極、及びソース配線の一部又は全部のことをいう。ソース領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ソース電極とは、ソース領域に接続される部分の導電層のことをいう。ソース配線とは、少なくとも一つのトランジスタのソース電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
【0037】
また、本明細書等において、ドレインとは、ドレイン領域、ドレイン電極、及びドレイン配線の一部又は全部のことをいう。ドレイン領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ドレイン電極とは、ドレイン領域に接続される部分の導電層のことをいう。ドレイン配線とは、少なくとも一つのトランジスタのドレイン電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
【0038】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について説明する。
本実施の形態では、本発明の一態様の半導体装置について説明する。
【0039】
本発明の一態様の半導体装置は、発光装置と、撮像装置と、を有する。発光装置は、例えば赤外光、又は可視光を発する機能を有する。撮像装置は、発光装置から発せられた光を検出する機能を有する。例えば、発光装置から発せられた光を検出対象物に照射し、当該検出対象物により反射された光を撮像装置が検出することができる。
【0040】
本発明の一態様の半導体装置は、第１のモード、及び第２のモードにより動作する。例えば、上記検出対象物を、本発明の一態様の半導体装置の使用者の指とすると、第１のモードは、指紋認証等の生体認証を行うモードとすることができる。また、第２のモードは、半導体装置に接触した、又は非接触だが近接した指等の検出対象物の位置を検出するモードとすることができる。つまり、第２のモードでは、本発明の一態様の半導体装置を、タッチセンサ、又はニアタッチセンサとして機能させることができる。ここで、ニアタッチセンサとは、近接した物体を検出する機能を有するセンサを示す。例えば、半導体装置が有する画素にニアタッチセンサが設けられている場合は、当該画素に近接した物体を検出する機能を有するセンサをニアタッチセンサという。つまり、ニアタッチセンサは、物体が接触していなくても、当該物体を検出することができる。
【0041】
本発明の一態様の半導体装置が有する撮像装置には、ｍ行ｎ列（ｍ、ｎは１以上の整数）の画素がマトリクス状に配列されている画素部と、撮像データの読み出しを行う画素を行ごとに選択する機能を有するゲートドライバ回路と、が設けられる。ここで、当該ゲートドライバ回路は、シフトレジスタ回路を有する。当該シフトレジスタ回路は、複数のレジスタ回路を有する。複数のレジスタ回路を互いに直列に接続することにより、ｍ行の画素を順次選択することができる。
【0042】
ここで、第１のモードでは生体認証を行い、第２のモードでは画素部に接触、又は近接した指等の検出対象物の位置を検出する（タッチ動作、又はニアタッチ動作を検出する）場合、本発明の一態様の半導体装置を第１のモードで動作させる際は、認証の精度を高めるために高精度の撮像を行うことが好ましい。一方、第２のモードで動作させる際は、検出対象物の動きを精度良く検出できるように、高いフレーム周波数で撮像を行うことが好ましい。
【0043】
そこで、本発明の一態様の半導体装置が有する撮像装置に設けられるゲートドライバ回路には、第１のモード用レジスタ回路と、第２のモード用レジスタ回路と、を設ける。第２のモード用レジスタ回路の個数は、第１のモード用レジスタ回路の個数より少なくする。例えば、第１のモード用レジスタ回路をｍ個設け、第２のモード用レジスタ回路をｍ／ｋ（ｋは２以上ｍ以下の整数）個設けることができる。
【0044】
そして、本発明の一態様の半導体装置を第１のモードで動作させる場合は、第１のモード用レジスタ回路をオン状態とし、第２のモード用レジスタ回路をオフ状態とする。一方、本発明の一態様の半導体装置を第２のモードで動作させる場合は、第２のモード用レジスタ回路をオン状態とし、第１のモード用レジスタ回路をオフ状態とする。
【0045】
前述のように、第１のモード用レジスタ回路は、例えば撮像装置が有する画素の行数と同数設けることができる。よって、第１のモードでは、例えば全ての行の画素を選択し、動作させることができる。したがって、高精度の撮像を行うことができる。一方、第２のモード用レジスタ回路の個数は、例えば撮像装置が有する画素の行数より少なくすることができる。このため、１フレーム期間を短くすることができ、高いフレーム周波数で撮像を行うことができる。以上により、本発明の一態様の半導体装置は、例えば生体認証の精度を高めつつ、指等の検出対象物の動きを精度良く検出することができる。
【0046】
＜半導体装置の構成例＞
図１Ａに、半導体装置１０の構成例を示す。半導体装置１０は、基板１１及び基板１２を有し、基板１１と基板１２の間に発光装置１３、及び撮像装置１５が設けられる。
図１Ａに、半導体装置１０の構成例を示す。半導体装置１０は、基板１１及び基板１２を有し、基板１１と基板１２の間に発光装置１３、及び撮像装置１５が設けられる。
【0047】
発光装置１３は、光２３を発する機能を有する。光２３は、赤外光、又は可視光とすることができる。
【0048】
撮像装置１５は、照射された光２５を検出する機能を有する。具体的には、撮像装置１５には受光素子が設けられ、当該受光素子に照射された光２５を検出する機能を有する。
【0049】
半導体装置１０は、例えば光２３を検出対象物に照射し、当該検出対象物により反射された光を光２５として撮像装置１５が検出することができる。
【0050】
半導体装置１０は、第１のモード、及び第２のモードにより動作させることができる。図１Ｂ１は、第１のモードについて示す図であり、図１Ｂ２は、第２のモードについて示す図である。図１Ｂ１及び図１Ｂ２に示す場合では、上記検出対象物を指２７としている。指２７は、例えば半導体装置１０の使用者の指とすることができる。
【0051】
第１のモードでは、指２７に光２３を照射し、指２７によって反射された光を光２５として撮像装置１５が検出することにより、指２７が有する指紋２９を検出することができる。これにより、指紋認証等の生体認証を行うことができる。
【0052】
第２のモードでは、発光装置１３が光２３を発し、指２７によって反射された光２５を撮像装置１５が検出することにより、指２７の位置を検出することができる。ここで、図１Ｂ２に示すように、検出対象物である指２７は半導体装置１０に近接していれば、接していなくてもよい。また、指２７が半導体装置１０に接していてもよい。つまり、第２のモードでは、半導体装置１０を、タッチセンサ、又はニアタッチセンサとして機能させることができる。なお、検出対象物は、指２７に限られず、タッチペン等としてもよい。
【0053】
＜撮像装置の構成例＞
図２Ａは、撮像装置１５の構成例を示すブロック図である。撮像装置１５は、ｍ行ｎ列（ｍ、ｎは１以上の整数）の画素３１がマトリクス状に配列されている画素部３０と、ゲートドライバ回路３３と、ＣＤＳ回路３５と、データドライバ回路３６と、を有する。ここで、図２Ａには示していないが、ゲートドライバ回路３３はシフトレジスタ回路を有する。
図２Ａは、撮像装置１５の構成例を示すブロック図である。撮像装置１５は、ｍ行ｎ列（ｍ、ｎは１以上の整数）の画素３１がマトリクス状に配列されている画素部３０と、ゲートドライバ回路３３と、ＣＤＳ回路３５と、データドライバ回路３６と、を有する。ここで、図２Ａには示していないが、ゲートドライバ回路３３はシフトレジスタ回路を有する。
【0054】
本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“［１］”、“［ｍ］”、“［１，１］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。例えば、１行１列目の画素３１を画素３１［１，１］と記載し、ｍ行ｎ列目の画素３１を画素３１［ｍ，ｎ］と記載する。
【0055】
ゲートドライバ回路３３は、配線４３を介して画素３１と電気的に接続される。また、ゲートドライバ回路３３は、配線４４を介して画素３１と電気的に接続される。ここで、配線４３は端子ＳＬと電気的に接続され、配線４４は端子ＲＳと電気的に接続される。また、ＣＤＳ回路３５は、配線４５を介して画素３１と電気的に接続される。さらに、ＣＤＳ回路３５は、データドライバ回路３６と電気的に接続される。
【0056】
図２Ａでは、同一行の画素３１が同一の配線４３（端子ＳＬ）、及び同一の配線４４（端子ＲＳ）と電気的に接続され、同一列の画素３１が同一の配線４５と電気的に接続される構成を示している。本明細書等において、例えば１行目の画素３１と電気的に接続される配線４３（端子ＳＬ）を配線４３［１］（端子ＳＬ［１］）と記載し、ｍ行目の画素３１と電気的に接続される配線４３（端子ＳＬ）を配線４３［ｍ］（端子ＳＬ［ｍ］）と記載する。また、例えば１行目の画素３１と電気的に接続される配線４４（端子ＲＳ）を配線４４［１］（端子ＲＳ［１］）と記載し、ｍ行目の画素３１と電気的に接続される配線４４（端子ＲＳ）を配線４４［ｍ］（端子ＲＳ［ｍ］）と記載する。また、例えば１列目の画素３１と電気的に接続される配線４５を配線４５［１］と記載し、ｎ列目の画素３１と電気的に接続される配線４５を配線４５［ｎ］と記載する。
【0057】
ゲートドライバ回路３３は、撮像データを読み出す画素３１を選択する機能を有する。具体的には、配線４３（端子ＳＬ）に信号を供給することにより、撮像データを読み出す画素３１を選択することができる。また、ゲートドライバ回路３３は、配線４４（端子ＲＳ）に信号を供給する機能を有する。
【0058】
ＣＤＳ回路３５は、画素３１から読み出した撮像データに対して、相関二重サンプリング（ＣＤＳ；Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）を行う機能を有する。相関二重サンプリングとは、読み出した撮像データに対応する電位と、画素３１に書き込まれた撮像データをリセットした際に画素３１から出力される電位と、の差分を取ることを示す。相関二重サンプリングを行うことにより、読み出した撮像データに含まれるノイズを低減することができる。
【0059】
データドライバ回路３６は、画素３１から読み出した撮像データを、撮像装置１５の外部に出力する機能を有する。具体的には、ＣＤＳ回路３５により相関二重サンプリングを行った撮像データを、撮像装置１５の外部に出力する機能を有する。
【0060】
図２Ｂ１は、画素３１の構成例を示す回路図である。図２Ｂ１に示す構成の画素３１は、受光素子５０と、トランジスタ５１と、トランジスタ５２と、トランジスタ５３と、トランジスタ５４と、容量素子５６と、容量素子５７と、を有する。なお、容量素子５６又は容量素子５７は設けなくてもよい。
【0061】
受光素子５０の一方の電極は、容量素子５７の一方の電極と電気的に接続される。容量素子５７の一方の電極は、トランジスタ５１のソース又はドレインの一方と電気的に接続される。トランジスタ５１のソース又はドレインの他方は、トランジスタ５２のゲートと電気的に接続される。トランジスタ５２のソース又はドレインの一方は、トランジスタ５３のソース又はドレインの一方と電気的に接続される。トランジスタ５２のゲートは、トランジスタ５４のソース又はドレインの一方と電気的に接続される。トランジスタ５４のソース又はドレインの一方は、容量素子５６の一方の電極と電気的に接続される。なお、トランジスタ５１のソース又はドレインの他方、トランジスタ５２のゲート、トランジスタ５４のソース又はドレインの一方、及び容量素子５６の一方の電極が電気的に接続されるノードを、ノードＦＤとする。
【0062】
トランジスタ５１のゲートは、配線４１と電気的に接続される。トランジスタ５３のゲートは、配線４３（端子ＳＬ）と電気的に接続される。トランジスタ５４のゲートは、配線４４（端子ＲＳ）と電気的に接続される。トランジスタ５３のソース又はドレインの他方は、配線４５と電気的に接続される。受光素子５０の他方の電極、及び容量素子５７の他方の電極は、配線４６と電気的に接続される。トランジスタ５２のソース又はドレインの他方は、配線４７と電気的に接続される。トランジスタ５４のソース又はドレインの他方は、配線４８と電気的に接続される。容量素子５６の他方の電極は、配線４９と電気的に接続される。
【0063】
配線４６乃至配線４９には、電源電位を供給することができる。よって、配線４６乃至配線４９は、電源線としての機能を有するということができる。例えば、配線４７には高電位を供給し、配線４９には低電位を供給することができる。また、図２Ｂ１に示すように、受光素子５０のカソードが配線４６と電気的に接続される場合、配線４６を高電位、配線４８を低電位とすることができる。一方、受光素子５０のアノードが配線４６と電気的に接続される場合、配線４６を低電位、配線４８を高電位とすることができる。
【0064】
本明細書等において、高電位とは、低電位よりも高い電位を示す。また、接地電位を高電位、又は低電位として用いることもできる。例えば高電位が接地電位の場合には、低電位は接地電位より低い電位であり、低電位が接地電位の場合には、高電位は接地電位より高い電位である。
【0065】
図２Ｂ２は、図２Ｂ１に示す構成の画素３１の動作の一例を説明するタイミングチャートである。ここで、配線４６の電位を高電位、配線４８の電位を低電位とする。なお、図２Ｂ２において、“Ｈ”は高電位を示し、“Ｌ”は低電位を示す。他のタイミングチャートにおいても、同様の記載をする。
【0066】
図２Ｂ２では、画素３１が動作する期間として、期間Ｔ１及び期間Ｔ２を示している。また、期間Ｔ１には期間６１、期間６２、期間６３、及び期間６４が含まれ、期間Ｔ２には期間６５が含まれるとしている。
【0067】
まず、期間Ｔ１における動作の一例を説明する。期間６１において、配線４１、及び配線４４（端子ＲＳ）の電位を高電位とし、配線４３（端子ＳＬ）の電位を低電位とする。これにより、トランジスタ５１及びトランジスタ５４がオン状態となり、トランジスタ５３がオフ状態となる。トランジスタ５４がオン状態となることにより、ノードＦＤの電位が、配線４８の電位である低電位となる。また、トランジスタ５４の他、トランジスタ５１がオン状態となることにより、図２Ｂ２には示していないが、受光素子５０の一方の電極の電位も、配線４８の電位である低電位となる。以上により、容量素子５６、及び容量素子５７等に蓄積された電荷がリセットされる。よって、期間６１は、リセット期間であるということができる。
【0068】
期間６２において、配線４１、及び配線４４（端子ＲＳ）の電位を低電位とする。これにより、トランジスタ５１及びトランジスタ５４がオフ状態となる。この状態で受光素子５０に光が照射されると、当該光の照度に応じた電荷が容量素子５７に蓄積される。よって、期間６２は、露光期間であるということができる。
【0069】
期間６３において、配線４１の電位を高電位とする。これにより、トランジスタ５１がオン状態となり、容量素子５７に蓄積された電荷がノードＦＤに転送される。これにより、ノードＦＤの電位が上昇する。よって、期間６３は、転送期間であるということができる。
【0070】
期間６４において、配線４１の電位を低電位とする。これにより、トランジスタ５１がオフ状態となり、容量素子５７からノードＦＤへの電荷の転送が終了する。
【0071】
以上が期間Ｔ１の動作の一例である。期間Ｔ１では、撮像データが画素３１に書き込まれる。具体的には、ノードＦＤの電位が、撮像データに対応する電位となる。よって、期間Ｔ１は、書き込み期間であるということができる。
【0072】
次に、期間Ｔ２における動作の一例を説明する。期間６５において、配線４３（端子ＳＬ）の電位を高電位とする。これにより、トランジスタ５３がオン状態となり、画素３１に書き込まれた撮像データが読み出される。具体的には、配線４５の電位が、ノードＦＤの電位に対応する電位となる。
【0073】
以上のように、配線４３（端子ＳＬ）に高電位の信号を供給することにより、画素３１に書き込まれた撮像データが読み出される。つまり、配線４３（端子ＳＬ）に供給される信号は、撮像データを読み出す画素３１を選択する機能を有するということができる。よって、配線４３（端子ＳＬ）に供給される信号は、選択信号であるということができる。
【0074】
また、撮像データを読み出した後、配線４４（端子ＲＳ）の電位を高電位とする。これにより、トランジスタ５４がオン状態となり、画素３１に書き込まれた撮像データがリセットされる。具体的には、ノードＦＤの電位が、配線４８の電位である低電位となる。ここで、トランジスタ５３がオン状態であるため、配線４５の電位も、ノードＦＤの電位変化に応じて変化する。以上により、配線４５と電気的に接続されるＣＤＳ回路３５によって相関二重サンプリングを行うことができる。
【0075】
以上のように、配線４４（端子ＲＳ）に高電位の信号を供給することにより、画素３１に書き込まれた撮像データがリセットされる。よって、配線４４（端子ＲＳ）に供給される信号は、リセット信号であるということができる。
【0076】
相関二重サンプリングを行った後、配線４４（端子ＲＳ）の電位を低電位とすることにより、トランジスタ５４をオフ状態とする。その後、配線４３（端子ＳＬ）の電位を低電位とすることにより、トランジスタ５３をオフ状態とする。なお、配線４４の電位と、配線４３の電位と、を同時に低電位としてもよい。
【0077】
以上が期間Ｔ２の動作の一例である。期間Ｔ２では、画素３１に書き込まれた撮像データが読み出される。具体的には、配線４５の電位が、画素３１に書き込まれた撮像データに対応する電位となる。よって、期間Ｔ２は、読み出し期間であるということができる。
【0078】
画素３１［１，１］乃至画素３１［ｍ，ｎ］への撮像データの書き込みは、グローバルシャッタ方式により行うことが好ましい。ここで、グローバルシャッタ方式とは、全画素で同時に撮像データを書き込む方式を示す。グローバルシャッタ方式により撮像データの書き込みを行うことにより、撮像の同時性を確保することができるため、被写体が高速に移動する場合であっても歪の小さい画像を容易に得ることができる。
【0079】
一方、画素３１［１，１］乃至画素３１［ｍ，ｎ］からの撮像データの読み出しは、例えば１行ごとに行う。よって、撮像データをグローバルシャッタ方式により画素３１に書き込む場合、撮像データの書き込みから読み出しまでの期間が長くなる画素３１が生じる。したがって、撮像データをグローバルシャッタ方式により画素３１に書き込む場合、容量素子５７からノードＦＤに転送された電荷を長期間保持できるようにすることが好ましい。
【0080】
ノードＦＤに長期間電荷を保持するには、ノードＦＤと電気的に接続されるトランジスタを、オフ電流が低いトランジスタとすればよい。オフ電流が低いトランジスタとして、チャネル形成領域に金属酸化物を用いたトランジスタ（以下、ＯＳトランジスタ）が挙げられる。よって、トランジスタ５１及びトランジスタ５４は、ＯＳトランジスタとすることが好ましい。
【0081】
ＯＳトランジスタは、チャネル形成領域に金属酸化物を有することが好ましい。また、ＯＳトランジスタに適用される金属酸化物は、インジウム（Ｉｎ）及び亜鉛（Ｚｎ）の少なくとも一方を含む酸化物であることが好ましい。
【0082】
このような酸化物としては、Ｉｎ－Ｍ－Ｚｎ酸化物、Ｉｎ－Ｍ酸化物、Ｚｎ－Ｍ酸化物、Ｉｎ－Ｚｎ酸化物（元素Ｍは、例えば、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）、スズ（Ｓｎ）、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、バナジウム（Ｖ）、ベリリウム（Ｂｅ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、及びタングステン（Ｗ）の中から選ばれる一または複数）などが挙げられる。Ｉｎ－Ｍ－Ｚｎ酸化物としては、代表的にはＩｎ－Ｇａ－Ｚｎ酸化物、Ｉｎ－Ｓｎ－Ｚｎ酸化物、Ｉｎ－Ｇａ－Ｓｎ－Ｚｎ酸化物などが挙げられる。
【0083】
ＯＳトランジスタは、チャネル幅１μｍあたりのオフ電流を１ｙＡ／μｍ（ｙ；ヨクト、１０－２４）以上１ｚＡ／μｍ（ｚ；ゼプト、１０－２１）以下程度に低くすることができる。
【0084】
また、ＯＳトランジスタには、ＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳを用いることが好ましい。ＣＡＣ－ＯＳの詳細については、後の実施の形態で説明する。
【0085】
トランジスタ５１及びトランジスタ５４として、オフ電流が低ければＯＳトランジスタを適用しないことができる。例えば、バンドギャップが大きい半導体を用いたトランジスタを適用してもよい。バンドギャップが大きい半導体とは、バンドギャップが２．２ｅＶ以上の半導体を指す場合がある。例えば、炭化ケイ素、窒化ガリウム、ダイヤモンド等が挙げられる。
【0086】
なお、トランジスタ５１及びトランジスタ５４を、チャネル形成領域にシリコンを用いたトランジスタ（以下、Ｓｉトランジスタ）等としてもよい。Ｓｉトランジスタは、ＯＳトランジスタと比べてオフ電流が高い。しかしながら、容量素子５６の容量値を大きくすること等により、トランジスタ５１及びトランジスタ５４のオン電流が高くても、画素３１［１，１］乃至画素３１［ｍ，ｎ］への撮像データの書き込みをグローバルシャッタ方式により行うことができる。なお、画素３１［１，１］乃至画素３１［ｍ，ｎ］への撮像データの書き込みを、ローリングシャッタ方式により行ってもよい。この場合、トランジスタ５１及びトランジスタ５４をオフ電流が大きいトランジスタとしても、容量素子５６の容量値を大きくしなくてよい。
【0087】
また、トランジスタ５２及びトランジスタ５３は、Ｓｉトランジスタとしてもよいし、ＯＳトランジスタとしてもよい。例えば、トランジスタ５２及びトランジスタ５３として、結晶性のシリコン（代表的には、低温ポリシリコン、単結晶シリコン等）を有するトランジスタを用いると、トランジスタ５２及びトランジスタ５３のオン電流を高めることができる。よって、撮像データの読み出しを高速で行うことができる。一方、トランジスタ５１乃至トランジスタ５４を全てＯＳトランジスタとすると、画素３１が有するトランジスタを全て同一の層に形成することができる。さらに、トランジスタ５１乃至トランジスタ５４も含め、半導体装置１０が有する全てのトランジスタをＯＳトランジスタとすると、半導体装置１０が有するトランジスタを全て同一の層に形成することができる。以上により、半導体装置１０の作製工程を簡略化することができる。
【0088】
＜ゲートドライバ回路の構成例１＞
図３は、ゲートドライバ回路３３の構成例を示す図である。具体的には、ゲートドライバ回路３３が有するシフトレジスタ回路の構成例を示す図である。当該シフトレジスタ回路は、レジスタ回路Ｒａと、レジスタ回路Ｒｂと、バッファ回路ＢＵＦと、トランジスタＴｒ１と、トランジスタＴｒ２と、トランジスタＴｒ３と、トランジスタＴｒ４と、を有する。なお、トランジスタＴｒ１乃至トランジスタＴｒ４は、ｎチャネル型トランジスタとしてもよいし、ｐチャネル型トランジスタとしてもよい。また、本実施の形態に示す他のトランジスタも、ｎチャネル型トランジスタとしてもよいし、ｐチャネル型トランジスタとしてもよい。以下では、本実施の形態に示すトランジスタが全てｎチャネル型トランジスタであるとして説明を行うが、電位の大小関係を適宜逆転させること等により、ｐチャネル型トランジスタが含まれていても以下の説明を参照することができる。
図３は、ゲートドライバ回路３３の構成例を示す図である。具体的には、ゲートドライバ回路３３が有するシフトレジスタ回路の構成例を示す図である。当該シフトレジスタ回路は、レジスタ回路Ｒａと、レジスタ回路Ｒｂと、バッファ回路ＢＵＦと、トランジスタＴｒ１と、トランジスタＴｒ２と、トランジスタＴｒ３と、トランジスタＴｒ４と、を有する。なお、トランジスタＴｒ１乃至トランジスタＴｒ４は、ｎチャネル型トランジスタとしてもよいし、ｐチャネル型トランジスタとしてもよい。また、本実施の形態に示す他のトランジスタも、ｎチャネル型トランジスタとしてもよいし、ｐチャネル型トランジスタとしてもよい。以下では、本実施の形態に示すトランジスタが全てｎチャネル型トランジスタであるとして説明を行うが、電位の大小関係を適宜逆転させること等により、ｐチャネル型トランジスタが含まれていても以下の説明を参照することができる。
【0089】
ここで、レジスタ回路Ｒａと、バッファ回路ＢＵＦと、は例えば画素３１の行数と同数設けることができる。つまり、レジスタ回路Ｒａと、バッファ回路ＢＵＦと、はそれぞれ例えばｍ個ずつ設けることができる。一方、レジスタ回路Ｒｂの個数は、レジスタ回路Ｒａの個数より少ない。例えば、レジスタ回路Ｒａの個数をｍ個とすると、レジスタ回路Ｒｂの個数はｍ／ｋ個（ｋは２以上ｍ以下の整数）とすることができる。つまり、ｋ個のレジスタ回路Ｒａに対して１個のレジスタ回路Ｒｂを設けることができる。以下では、ゲートドライバ回路３３が有するシフトレジスタ回路は、ｍ個のレジスタ回路Ｒａと、ｍ／ｋ個のレジスタ回路Ｒｂと、ｍ個のバッファ回路ＢＵＦと、を有するとして説明を行う。
【0090】
本明細書等において、例えばｍ個のレジスタ回路Ｒａを、レジスタ回路Ｒａ［１］乃至レジスタ回路Ｒａ［ｍ］と記載して区別する。また、例えばｍ／ｋ個のレジスタ回路Ｒｂを、レジスタ回路Ｒｂ［１］乃至レジスタ回路Ｒｂ［ｍ／ｋ］と記載して区別する。さらに、例えばｍ個のバッファ回路ＢＵＦを、バッファ回路ＢＵＦ［１］乃至バッファ回路ＢＵＦ［ｍ］と記載して区別する。図３では、レジスタ回路Ｒａとして、レジスタ回路Ｒａ［１］乃至レジスタ回路Ｒａ［４］、及びレジスタ回路Ｒａ［ｋ＋１］乃至レジスタ回路Ｒａ［ｋ＋４］を示している。また、レジスタ回路Ｒｂとして、レジスタ回路Ｒｂ［１］、及びレジスタ回路Ｒｂ［２］を示している。さらに、バッファ回路ＢＵＦとして、バッファ回路ＢＵＦ［１］乃至バッファ回路ＢＵＦ［４］、及びバッファ回路ＢＵＦ［ｋ＋１］乃至バッファ回路ＢＵＦ［ｋ＋４］を示している。
【0091】
レジスタ回路Ｒａ［１］には、端子ＳＰａが電気的に接続され、レジスタ回路Ｒｂ［１］には、端子ＳＰｂが電気的に接続される。また、レジスタ回路Ｒａ［１］乃至レジスタ回路Ｒａ［ｍ］は、互いに直列に接続される。具体的には、例えばレジスタ回路Ｒａ［１］はレジスタ回路Ｒａ［２］と電気的に接続され、レジスタ回路Ｒａ［２］はレジスタ回路Ｒａ［３］と電気的に接続され、レジスタ回路Ｒａ［３］はレジスタ回路Ｒａ［４］と電気的に接続される。また、例えばレジスタ回路Ｒａ［ｋ＋１］はレジスタ回路Ｒａ［ｋ＋２］と電気的に接続され、レジスタ回路Ｒａ［ｋ＋２］はレジスタ回路Ｒａ［ｋ＋３］と電気的に接続され、レジスタ回路Ｒａ［ｋ＋３］はレジスタ回路Ｒａ［ｋ＋４］と電気的に接続される。また、レジスタ回路Ｒｂ［１］乃至レジスタ回路Ｒｂ［ｍ／ｋ］は、互いに直列に接続される。具体的には、例えばレジスタ回路Ｒｂ［１］はレジスタ回路Ｒｂ［２］と電気的に接続される。
【0092】
レジスタ回路Ｒａは、トランジスタＴｒ１を介してバッファ回路ＢＵＴと電気的に接続される。また、レジスタ回路Ｒａは、トランジスタＴｒ２を介してバッファ回路ＢＵＴと電気的に接続される。レジスタ回路Ｒｂは、トランジスタＴｒ３を介してバッファ回路ＢＵＦと電気的に接続される。また、レジスタ回路Ｒｂは、トランジスタＴｒ４を介してバッファ回路ＢＵＦと電気的に接続される。
【0093】
ここで、１個のレジスタ回路Ｒｂは、トランジスタＴｒ３を介して複数のバッファ回路ＢＵＦと電気的に接続され、トランジスタＴｒ４を介して複数のバッファ回路ＢＵＦと電気的に接続される構成とすることができる。例えば、１個のレジスタ回路Ｒｂは、トランジスタＴｒ３を介して４個のバッファ回路ＢＵＦと電気的に接続され、トランジスタＴｒ４を介して４個のバッファ回路ＢＵＦと電気的に接続される。例えば、図３に示すように、レジスタ回路Ｒｂ［１］は、トランジスタＴｒ３を介してバッファ回路ＢＵＦ［１］乃至バッファ回路ＢＵＦ［４］と電気的に接続され、トランジスタＴｒ４を介してバッファ回路ＢＵＦ［１］乃至バッファ回路ＢＵＦ［４］と電気的に接続される。また、レジスタ回路Ｒｂ［２］は、トランジスタＴｒ３を介してバッファ回路ＢＵＦ［ｋ＋１］乃至バッファ回路ＢＵＦ［ｋ＋４］と電気的に接続され、トランジスタＴｒ４を介してバッファ回路ＢＵＦ［ｋ＋１］乃至バッファ回路ＢＵＦ［ｋ＋４］と電気的に接続される。なお、１個のレジスタ回路Ｒｂが、トランジスタＴｒ３を介して２個又は３個のバッファ回路ＢＵＦと電気的に接続され、トランジスタＴｒ４を介して２個又は３個のバッファ回路ＢＵＦと電気的に接続されてもよい。また、１個のレジスタ回路Ｒｂが、トランジスタＴｒ３を介して５個以上のバッファ回路ＢＵＦと電気的に接続され、トランジスタＴｒ４を介して５個以上のバッファ回路ＢＵＦと電気的に接続されてもよい。具体的には、１個のレジスタ回路Ｒｂは、トランジスタＴｒ３を介して１個以上ｋ個以下のバッファ回路ＢＵＦと電気的に接続され、トランジスタＴｒ４を介して１個以上ｋ個以下のバッファ回路ＢＵＦと電気的に接続される構成とすることができる。
【0094】
上記のように、１個のレジスタ回路Ｒｂを、複数のバッファ回路ＢＵＦと電気的に接続することにより、撮像データの読み出しを、複数行の画素３１に対して同時に行うことができる。これにより、当該同時に読み出される撮像データを重ね合わせることができ、画素３１とＣＤＳ回路３５とを電気的に接続する配線４５の電位を高くすることができる。したがって、撮像装置１５を高いフレーム周波数で動作させ、１フレーム当たりの露光期間を短くしても、撮像装置１５の撮像感度を高めることができる。以下では、１個のレジスタ回路Ｒｂが、トランジスタＴｒ３を介して４個のバッファ回路ＢＵＦと電気的に接続され、トランジスタＴｒ４を介して４個のバッファ回路ＢＵＦと電気的に接続される場合について説明を行う。
【0095】
トランジスタＴｒ１のゲート、及びトランジスタＴｒ２のゲートは、端子ＳＷａと電気的に接続される。また、トランジスタＴｒ３のゲート、及びトランジスタＴｒ４のゲートは、端子ＳＷｂと電気的に接続される。端子ＳＷａに入力される信号と、端子ＳＷｂに入力される信号と、は互いに相補の関係にあるものとすることができる。例えば、端子ＳＷａに高電位の信号が入力されている場合は、端子ＳＷｂに入力される信号は低電位の信号とすることができる。また、端子ＳＷａに低電位の信号が入力されている場合は、端子ＳＷｂに入力される信号は高電位の信号とすることができる。
【0096】
端子ＳＷａに高電位の信号を入力すると、レジスタ回路Ｒａから出力された信号がバッファ回路ＢＵＦに入力される。例えば、レジスタ回路Ｒａ［１］から出力された信号が、バッファ回路ＢＵＦ［１］に入力される。一方、端子ＳＷｂに高電位の信号を入力すると、レジスタ回路Ｒｂから出力された信号がバッファ回路ＢＵＦに入力される。例えば、レジスタ回路Ｒｂ［１］から出力された信号が、バッファ回路ＢＵＦ［１］乃至バッファ回路ＢＵＦ［４］に入力される。
【0097】
バッファ回路ＢＵＦには、端子ＳＬ、及び端子ＲＳが電気的に接続されており、レジスタ回路Ｒａから入力された信号、又はレジスタ回路Ｒｂから入力された信号が、端子ＳＬ及び端子ＲＳから出力される。
【0098】
端子ＳＰａ及び端子ＳＰｂには、スタートパルス信号が入力される。端子ＳＰａにスタートパルス信号が入力され、且つ端子ＳＷａに高電位の信号が入力された場合、レジスタ回路Ｒａ［１］乃至レジスタ回路Ｒａ［ｍ］が順次信号をバッファ回路ＢＵＦ［１］乃至バッファ回路ＢＵＦ［ｍ］に出力する。つまり、レジスタ回路Ｒａ［１］がバッファ回路ＢＵＦ［１］に信号を出力した後、レジスタ回路Ｒａ［２］がバッファ回路ＢＵＦ［２］に信号を出力する。そして、レジスタ回路Ｒａ［ｍ］によるバッファ回路ＢＵＦ［ｍ］への信号の出力まで順次行う。
【0099】
端子ＳＰｂにスタートパルス信号が入力され、且つ端子ＳＷｂに高電位の信号が入力された場合、レジスタ回路Ｒｂ［１］乃至レジスタ回路Ｒｂ［ｍ／ｋ］が順次信号をバッファ回路ＢＵＦに出力する。つまり、レジスタ回路Ｒｂ［１］がバッファ回路ＢＵＦ［１］乃至バッファ回路ＢＵＦ［４］に信号を出力した後、レジスタ回路Ｒｂ［２］がバッファ回路ＢＵＦ［ｋ＋１］乃至バッファ回路ＢＵＦ［ｋ＋４］に信号を出力する。そして、レジスタ回路Ｒｂ［ｍ／ｋ］によるバッファ回路ＢＵＦ［ｍ－ｋ＋１］乃至バッファ回路ＢＵＦ［ｍ－ｋ＋４］への信号の出力まで順次行う。
【0100】
前述のように、半導体装置１０は、第１のモード、及び第２のモードにより動作させることができる。具体的には、第１のモードでは、端子ＳＷａに高電位の信号を入力する。これにより、トランジスタＴｒ１及びトランジスタＴｒ２がオン状態となり、レジスタ回路Ｒａから出力された信号に対応する信号が、端子ＳＬ及び端子ＲＳから出力される。また、第２のモードでは、端子ＳＷｂに高電位の信号を入力する。これにより、トランジスタＴｒ３及びトランジスタＴｒ４がオン状態となり、レジスタ回路Ｒｂから出力された信号に対応する信号が、端子ＳＬ及び端子ＲＳから出力される。
【0101】
以上より、第１のモードではレジスタ回路Ｒａが動作し、第２のモードではレジスタ回路Ｒｂが動作するということができる。よって、レジスタ回路Ｒａは、第１のモード用レジスタ回路ということができる。また、レジスタ回路Ｒｂは、第２のモード用レジスタ回路ということができる。
【0102】
図２Ａ及び図２Ｂ１に示すように、端子ＳＬ及び端子ＲＳは、画素３１と電気的に接続される。よって、レジスタ回路Ｒａから出力された信号に対応する信号を、バッファ回路ＢＵＦが端子ＳＬ及び端子ＲＳから出力する第１のモードでは、例えば全ての画素３１から撮像データを読み出すことができる。これにより、画素３１から読み出される撮像データを、高精度なものとすることができる。よって、前述のように例えば図１Ｂ１に示すように指紋認証等の生体認証を行う場合は、認証の精度を高めるために半導体装置１０を第１のモードで動作させることが好ましい。
【0103】
一方、レジスタ回路Ｒｂから出力された信号に対応する信号を、バッファ回路ＢＵＦが端子ＳＬ及び端子ＲＳから出力する第２のモードでは、動作させるレジスタ回路等の個数を、第１のモードより少なくすることができる。例えば、レジスタ回路Ｒｂの個数を、レジスタ回路Ｒａの個数の１／３６とすることができる。つまり、ｋを３６とすることができる。したがって、ゲートドライバ回路３３を高速に動作させることができ、撮像装置１５は高いフレーム周波数で撮像を行うことができる。よって、前述のように例えば図１Ｂ２に示すように指２７等の検出対象物の位置を検出する場合は、当該検出対象物の動きを精度良く検出できるようにするために半導体装置１０を第２のモードで動作させることが好ましい。
【0104】
なお、第２のモードで、レジスタ回路Ｒｂから出力される信号に対応する信号が供給される画素３１の行数は、第１のモードで、レジスタ回路Ｒａから出力される信号に対応する信号が供給される画素３１の行数以下とすることができる。具体的には、第１のモードにおいて、レジスタ回路Ｒａから出力される信号に対応する信号を、例えばｍ行分の画素３１に供給する場合は、第２のモードにおいて、レジスタ回路Ｒｂから出力される信号に対応する信号を、ｍ／ｋ行分以上、且つｍ行分以下の画素３１に供給することができる。例えば、ゲートドライバ回路３３が有するシフトレジスタ回路を図３に示す構成とすると、第１のモードでは、レジスタ回路Ｒａから出力される信号に対応する信号を、ｍ行分の画素３１に供給することができる。一方、第２のモードでは、レジスタ回路Ｒｂから出力される信号に対応する信号を、４ｍ／ｋ行分の画素３１に供給することができる。
【0105】
以上示したように、半導体装置１０は、例えば生体認証の精度を高めつつ、指等の検出対象物の動きを精度良く検出することができる。
【0106】
図４Ａ、及び図４Ｂは、図３に示すゲートドライバ回路３３を構成する回路のうち、レジスタ回路Ｒａ［１］乃至レジスタ回路Ｒａ［８］、レジスタ回路Ｒｂ［１］、及びバッファ回路ＢＵＦ［１］乃至バッファ回路ＢＵＦ［８］を示す図である。
【0107】
図４Ａに示すゲートドライバ回路３３では、レジスタ回路Ｒｂが出力する信号が供給されないバッファ回路ＢＵＦ［５］乃至バッファ回路ＢＵＦ［８］が、トランジスタＴｒ１を介さずにレジスタ回路Ｒａ［５］乃至レジスタ回路Ｒａ［８］のそれぞれと電気的に接続され、トランジスタＴｒ２を介さずにレジスタ回路Ｒａ［５］乃至レジスタ回路Ｒａ［８］のそれぞれと電気的に接続される。また、バッファ回路ＢＵＦ［５］乃至バッファ回路ＢＵＦ［８］は、トランジスタＴｒ３のソース又はドレインの一方、及びトランジスタＴｒ４のソース又はドレインの一方と電気的に接続されない。つまり、図４Ａに示すゲートドライバ回路３３は、レジスタ回路Ｒｂが出力する信号が供給されないバッファ回路ＢＵＦ［５］乃至バッファ回路ＢＵＦ［８］に対応するトランジスタＴｒ３、及びトランジスタＴｒ４を有さない。
【0108】
一方、図４Ｂに示すゲートドライバ回路３３では、レジスタ回路Ｒｂが出力する信号が供給されないバッファ回路ＢＵＦ［５］乃至バッファ回路ＢＵＦ［８］が、トランジスタＴｒ１を介してレジスタ回路Ｒａ［５］乃至レジスタ回路Ｒａ［８］のそれぞれと電気的に接続され、トランジスタＴｒ２を介してレジスタ回路Ｒａ［５］乃至レジスタ回路Ｒａ［８］のそれぞれと電気的に接続される。また、バッファ回路ＢＵＦ［５］乃至バッファ回路ＢＵＦ［８］は、トランジスタＴｒ３のソース又はドレインの一方、及びトランジスタＴｒ４のソース又はドレインの一方と電気的に接続される。ここで、ソース又はドレインの一方がバッファ回路ＢＵＦ［５］乃至バッファ回路ＢＵＦ［８］と電気的に接続されるトランジスタＴｒ３のソース又はドレインの他方には、定電位を供給することができる。また、ソース又はドレインの一方がバッファ回路ＢＵＦ［５］乃至バッファ回路ＢＵＦ［８］と電気的に接続されるトランジスタＴｒ４のソース又はドレインの他方には、定電位を供給することができる。例えば、トランジスタＴｒ３のソース又はドレインの他方には低電位を供給することができ、トランジスタＴｒ４のソース又はドレインの他方には高電位を供給することができる。
【0109】
図５は、図３に示すシフトレジスタ回路の具体的な構成例であり、図３に示すシフトレジスタ回路に端子を追加したものである。図５に示すように、ゲートドライバ回路３３が有するシフトレジスタ回路は、図３に示す端子の他、端子ＣＬＫａ、端子ＣＬＫｂ、端子ＲＳ＿Ｒａ、端子ＲＳ＿Ｒｂ、端子ＳＬ＿ＰＷＣ、端子ＲＳ＿ＰＷＣ、及び端子ＲＳ＿ＡＬＬを有する。また、図５では、端子ＣＬＫａとして端子ＣＬＫａ［１］乃至端子ＣＬＫａ［４］が設けられ、端子ＣＬＫｂとして端子ＣＬＫｂ［１］乃至端子ＣＬＫｂ［４］が設けられ、端子ＳＬ＿ＰＷＣとして端子ＳＬ＿ＰＷＣ［１］乃至端子ＳＬ＿ＰＷＣ［８］が設けられ、端子ＲＳ＿ＰＷＣとして端子ＲＳ＿ＰＷＣ［１］乃至端子ＲＳ＿ＰＷＣ［８］が設けられる構成を示しているが、端子ＣＬＫａ及び端子ＣＬＫｂ、並びに端子ＳＬ＿ＰＷＣ及び端子ＲＳ＿ＰＷＣの個数は図５に示す個数に限られない。
【0110】
端子ＣＬＫａ、及び端子ＲＳ＿Ｒａは、レジスタ回路Ｒａと電気的に接続することができる。端子ＣＬＫｂ、及び端子ＲＳ＿Ｒｂは、レジスタ回路Ｒｂと電気的に接続することができる。端子ＳＬ＿ＰＷＣ、端子ＲＳ＿ＰＷＣ、及び端子ＲＳ＿ＡＬＬは、バッファ回路ＢＵＦと電気的に接続することができる。
【0111】
また、図５に示す構成では、１個のレジスタ回路Ｒａに３個の端子ＣＬＫａを電気的に接続することができる。例えば、レジスタ回路Ｒａ［１］及びレジスタ回路Ｒａ［ｋ＋１］は、端子ＣＬＫａ［１］、端子ＣＬＫａ［２］、及び端子ＣＬＫａ［３］と電気的に接続することができる。また、レジスタ回路Ｒａ［２］及びレジスタ回路Ｒａ［ｋ＋２］は、端子ＣＬＫａ［２］、端子ＣＬＫａ［３］、及び端子ＣＬＫａ［４］と電気的に接続することができる。また、レジスタ回路Ｒａ［３］及びレジスタ回路Ｒａ［ｋ＋３］は、端子ＣＬＫａ［３］、端子ＣＬＫａ［４］、及び端子ＣＬＫａ［１］と電気的に接続することができる。さらに、レジスタ回路Ｒａ［４］及びレジスタ回路Ｒａ［ｋ＋４］は、端子ＣＬＫａ［４］、端子ＣＬＫａ［１］、及び端子ＣＬＫａ［２］と電気的に接続することができる。
【0112】
また、図５に示す構成では、１個のレジスタ回路Ｒｂに２個の端子ＣＬＫｂを電気的に接続することができる。例えば、レジスタ回路Ｒｂ［１］は、端子ＣＬＫｂ［１］、及び端子ＣＬＫｂ［２］と電気的に接続することができる。また、レジスタ回路Ｒｂ［２］は、端子ＣＬＫｂ［２］、及び端子ＣＬＫｂ［３］と電気的に接続することができる。さらに、図５には示していないが、レジスタ回路Ｒｂ［３］は、端子ＣＬＫｂ［３］、及び端子ＣＬＫｂ［４］と電気的に接続することができる。
【0113】
また、図５に示す構成では、１個のバッファ回路ＢＵＦに１個の端子ＳＬ＿ＰＷＣ、及び１個の端子ＲＳ＿ＰＷＣを電気的に接続することができる。例えば、バッファ回路ＢＵＦ［１］は、端子ＳＬ＿ＰＷＣ［１］、及び端子ＲＳ＿ＰＷＣ［１］と電気的に接続することができる。また、バッファ回路ＢＵＦ［２］は、端子ＳＬ＿ＰＷＣ［２］、及び端子ＲＳ＿ＰＷＣ［２］と電気的に接続することができる。また、バッファ回路ＢＵＦ［３］は、端子ＳＬ＿ＰＷＣ［３］、及び端子ＲＳ＿ＰＷＣ［３］と電気的に接続することができる。また、バッファ回路ＢＵＦ［４］は、端子ＳＬ＿ＰＷＣ［４］、及び端子ＲＳ＿ＰＷＣ［４］と電気的に接続することができる。また、バッファ回路ＢＵＦ［ｋ＋１］は、端子ＳＬ＿ＰＷＣ［５］、及び端子ＲＳ＿ＰＷＣ［５］と電気的に接続することができる。また、バッファ回路ＢＵＦ［ｋ＋２］は、端子ＳＬ＿ＰＷＣ［６］、及び端子ＲＳ＿ＰＷＣ［６］と電気的に接続することができる。また、バッファ回路ＢＵＦ［ｋ＋３］は、端子ＳＬ＿ＰＷＣ［７］、及び端子ＲＳ＿ＰＷＣ［７］と電気的に接続することができる。また、バッファ回路ＢＵＦ［ｋ＋４］は、端子ＳＬ＿ＰＷＣ［８］、及び端子ＲＳ＿ＰＷＣ［８］と電気的に接続することができる。
【0114】
図６Ａは、レジスタ回路Ｒａと電気的に接続される端子の一例を示す図である。レジスタ回路Ｒａには、端子ＣＬＫａ［ｉ１］、端子ＣＬＫａ［ｉ２］、端子ＣＬＫａ［ｉ３］、及び端子ＲＳ＿Ｒａの他、端子ＬＩＮａ、端子ＲＩＮａ、端子ＲＯＵＴａ、端子Ｏ１ａ、及び端子ＦＮａが電気的に接続される。ここで、端子ＣＬＫａ［ｉ１］、端子ＣＬＫａ［ｉ２］、及び端子ＣＬＫａ［ｉ３］は、端子ＣＬＫａ［１］乃至端子ＣＬＫａ［４］のいずれかとすることができる。例えば、レジスタ回路Ｒａ［１］では、端子ＣＬＫａ［ｉ１］は端子ＣＬＫａ［１］、端子ＣＬＫａ［ｉ２］は端子ＣＬＫａ［２］、端子ＣＬＫａ［ｉ３］は端子ＣＬＫａ［３］とすることができる。また、レジスタ回路Ｒａ［２］では、端子ＣＬＫａ［ｉ１］は端子ＣＬＫａ［２］、端子ＣＬＫａ［ｉ２］は端子ＣＬＫａ［３］、端子ＣＬＫａ［ｉ３］は端子ＣＬＫａ［４］とすることができる。また、レジスタ回路Ｒａ［３］では、端子ＣＬＫａ［ｉ１］は端子ＣＬＫａ［３］、端子ＣＬＫａ［ｉ２］は端子ＣＬＫａ［４］、端子ＣＬＫａ［ｉ３］は端子ＣＬＫａ［１］とすることができる。さらに、レジスタ回路Ｒａ［４］では、端子ＣＬＫａ［ｉ１］は端子ＣＬＫａ［４］、端子ＣＬＫａ［ｉ２］は端子ＣＬＫａ［１］、端子ＣＬＫａ［ｉ３］は端子ＣＬＫａ［２］とすることができる。
【0115】
なお、詳細は後述するが、端子ＲＳ＿Ｒａ、端子ＬＩＮａ、及び端子ＲＩＮａを介してレジスタ回路Ｒａに信号が入力され、レジスタ回路Ｒａから端子ＲＯＵＴａ、端子Ｏ１ａ、及び端子ＦＮａに信号が出力される。よって、端子ＲＳ＿Ｒａ、端子ＬＩＮａ、及び端子ＲＩＮａは入力端子であるということができ、端子ＲＯＵＴａ、端子Ｏ１ａ、及び端子ＦＮａは出力端子であるということができる。また、端子ＣＬＫａには、クロック信号が入力される。よって、端子ＣＬＫａはクロック信号入力端子であるということができる。
【0116】
図６Ｂは、レジスタ回路Ｒａ［１］乃至レジスタ回路Ｒａ［３］の構成例を示す図である。ここで、図６Ｂ等において、例えばレジスタ回路Ｒａ［１］と電気的に接続される端子ＬＩＮａ、端子ＲＩＮａ、端子ＲＯＵＴａ、端子Ｏ１ａ、及び端子ＦＮａを、それぞれ端子ＬＩＮａ［１］、端子ＲＩＮａ［１］、端子ＲＯＵＴａ［１］、端子Ｏ１ａ［１］、及び端子ＦＮａ［１］と記載している。また、例えばレジスタ回路Ｒａ［２］と電気的に接続される端子ＬＩＮａ、端子ＲＩＮａ、端子ＲＯＵＴａ、端子Ｏ１ａ、及び端子ＦＮａを、それぞれ端子ＬＩＮａ［２］、端子ＲＩＮａ［２］、端子ＲＯＵＴａ［２］、端子Ｏ１ａ［２］、及び端子ＦＮａ［２］と記載している。さらに、例えばレジスタ回路Ｒａ［３］と電気的に接続される端子ＬＩＮａ、端子ＲＩＮａ、端子ＲＯＵＴａ、端子Ｏ１ａ、及び端子ＦＮａを、それぞれ端子ＬＩＮａ［３］、端子ＲＩＮａ［３］、端子ＲＯＵＴａ［３］、端子Ｏ１ａ［３］、及び端子ＦＮａ［３］と記載している。
【0117】
端子ＬＩＮａ［１］には、スタートパルス信号が入力される。よって、端子ＬＩＮａ［１］は、端子ＳＰａであるということができる。端子ＬＩＮａ［１］にスタートパルス信号が入力されることにより、レジスタ回路Ｒａ［１］は端子ＲＯＵＴａ［１］、端子Ｏ１ａ［１］、及び端子ＦＮａ［１］に信号を出力することができる。
【0118】
端子ＲＯＵＴａ［１］は、端子ＬＩＮａ［２］と電気的に接続される。よって、レジスタ回路Ｒａ［１］が端子ＲＯＵＴａ［１］から出力した信号は、端子ＬＩＮａ［２］を介してレジスタ回路Ｒａ［２］に入力される。端子ＬＩＮａ［２］に信号が入力されることにより、レジスタ回路Ｒａ［２］は端子ＲＯＵＴａ［２］、端子Ｏ１ａ［２］、及び端子ＦＮａ［２］に信号を出力することができる。
【0119】
端子ＲＯＵＴａ［２］は、端子ＬＩＮａ［３］と電気的に接続される。よって、レジスタ回路Ｒａ［２］が端子ＲＯＵＴａ［２］から出力した信号は、端子ＬＩＮａ［３］を介してレジスタ回路Ｒａ［３］に入力される。端子ＬＩＮａ［３］に信号が入力されることにより、レジスタ回路Ｒａ［３］は端子ＲＯＵＴａ［３］、端子Ｏ１ａ［３］、及び端子ＦＮａ［３］に信号を出力することができる。
【0120】
以上のように、レジスタ回路Ｒａは、端子ＲＯＵＴａと、端子ＬＩＮａと、を介して直列に接続される。
【0121】
端子ＲＯＵＴａ［３］は、端子ＲＩＮａ［１］と電気的に接続される。よって、レジスタ回路Ｒａ［３］が端子ＲＯＵＴａ［３］から出力した信号は、端子ＲＩＮａ［１］を介してレジスタ回路Ｒａ［１］に入力される。つまり、端子ＲＩＮａには、２つ後段のレジスタ回路Ｒａから出力される信号を入力することができる。なお、図６Ｂには示していないが、端子ＲＩＮａ［２］は、レジスタ回路Ｒａ［４］と電気的に接続される端子ＲＯＵＴａ［４］と電気的に接続することができる。また、端子ＲＩＮａ［３］は、レジスタ回路Ｒａ［５］と電気的に接続される端子ＲＯＵＴａ［５］と電気的に接続することができる。
【0122】
図６Ｃは、レジスタ回路Ｒａの構成例を示す回路図である。レジスタ回路Ｒａは、トランジスタＴｒ１１、トランジスタＴｒ１２、トランジスタＴｒ１３、トランジスタＴｒ１４、トランジスタＴｒ１５、トランジスタＴｒ１６、トランジスタＴｒ１７、トランジスタＴｒ１８、トランジスタＴｒ２０、及びトランジスタＴｒ２２と、容量素子Ｃ１１及び容量素子Ｃ１２と、を有する。
【0123】
本明細書等において、電位ＶＤＤは高電位を示し、電位ＶＳＳは低電位を示す。
【0124】
端子ＣＬＫａ［ｉ１］は、トランジスタＴｒ１７のソース又はドレインの一方と電気的に接続される。端子ＣＬＫａ［ｉ２］は、トランジスタＴｒ１２のゲートと電気的に接続される。端子ＣＬＫａ［ｉ３］は、トランジスタＴｒ１３のゲートと電気的に接続される。端子Ｒｓ＿Ｒａは、トランジスタＴｒ１５のゲートと電気的に接続される。端子ＬＩＮａは、トランジスタＴｒ１１のゲート、及びトランジスタＴｒ２０のゲートと電気的に接続される。端子ＲＩＮａは、トランジスタＴｒ１４のゲートと電気的に接続される。端子ＲＯＵＴａは、トランジスタＴｒ１７のソース又はドレインの他方、容量素子Ｃ１１の一方の電極、及びトランジスタＴｒ２２のソース又はドレインの一方と電気的に接続される。端子Ｏ１ａは、トランジスタＴｒ１１のソース又はドレインの一方、トランジスタＴｒ１６のソース又はドレインの一方、及びトランジスタＴｒ１８のソース又はドレインの一方と電気的に接続される。端子ＦＮａは、トランジスタＴｒ１３のソース又はドレインの一方、トランジスタＴｒ１４のソース又はドレインの一方、トランジスタＴｒ１５のソース又はドレインの一方、トランジスタＴｒ１８のゲート、トランジスタＴｒ２０のソース又はドレインの一方、トランジスタＴｒ２２のゲート、及び容量素子Ｃ１２の一方の電極と電気的に接続される。
【0125】
トランジスタＴｒ１２のソース又はドレインの一方は、トランジスタＴｒ１３のソース又はドレインの他方と電気的に接続される。トランジスタＴｒ１６のソース又はドレインの他方は、トランジスタＴｒ１７のゲートと電気的に接続される。トランジスタＴｒ１７のゲートは、容量素子Ｃ１１の他方の電極と電気的に接続される。
【0126】
トランジスタＴｒ１１のソース又はドレインの他方、トランジスタＴｒ１２のソース又はドレインの他方、トランジスタＴｒ１４のソース又はドレインの他方、トランジスタＴｒ１５のソース又はドレインの他方、及びトランジスタＴｒ１６のゲートには、電位ＶＤＤを供給することができる。また、トランジスタＴｒ１８のソース又はドレインの他方、トランジスタＴｒ２０のソース又はドレインの他方、トランジスタＴｒ２２のソース又はドレインの他方、及び容量素子Ｃ１２の他方の電極には、電位ＶＳＳを供給することができる。
【0127】
端子ＬＩＮａに高電位の信号を入力すると、トランジスタＴｒ１１、及びトランジスタＴｒ２０がオン状態となる。よって、端子Ｏ１ａの電位が高電位となり、端子ＦＮａの電位が低電位となる。また、トランジスタＴｒ１１がオン状態となることにより、トランジスタＴｒ１７のゲートの電位が高電位となるため、トランジスタＴｒ１７がオン状態となる。よって、端子ＲＯＵＴａの電位が、端子ＣＬＫａ［ｉ１］の電位と等しくなる。つまり、端子ＣＬＫａ［ｉ１］から入力された信号を、端子ＲＯＵＴａから出力することができる。
【0128】
一方、端子ＣＬＫａ［ｉ２］及び端子ＣＬＫａ［ｉ３］に高電位の信号を入力すると、トランジスタＴｒ１２、及びトランジスタＴｒ１３がオン状態となる。よって、端子ＦＮａの電位が高電位となる。また、端子ＦＮａの電位が高電位となることにより、トランジスタＴｒ１８がオン状態となる。よって、端子Ｏ１ａの電位が低電位となる。さらに、端子ＦＮａの電位が高電位となることにより、トランジスタＴｒ２２がオン状態となる。よって、端子ＲＯＵＴａの電位が低電位となる。
【0129】
また、端子ＲＩＮａに高電位の信号を入力した場合、又は端子ＲＳ＿Ｒａに高電位の信号を入力した場合であっても、端子ＦＮａの電位が高電位となる。よって、上記の場合と同様に、端子Ｏ１ａの電位、及び端子ＲＯＵＴａの電位が低電位となる。
【0130】
図７Ａは、レジスタ回路Ｒｂと電気的に接続される端子の一例を示す図である。レジスタ回路Ｒｂには、端子ＣＬＫｂ［ｊ１］、端子ＣＬＫｂ［ｊ２］、及び端子ＲＳ＿Ｒｂの他、端子ＬＩＮｂ、端子ＲＩＮｂ、端子ＲＯＵＴｂ、端子Ｏ１ｂ、及び端子ＦＮｂが電気的に接続される。ここで、端子ＣＬＫｂ［ｊ１］、及び端子ＣＬＫｂ［ｊ２］は、端子ＣＬＫｂ［１］乃至端子ＣＬＫｂ［４］のいずれかとすることができる。例えば、レジスタ回路Ｒｂ［１］では、端子ＣＬＫｂ［ｉ１］は端子ＣＬＫｂ［１］、端子ＣＬＫｂ［ｉ２］は端子ＣＬＫｂ［２］とすることができる。また、レジスタ回路Ｒｂ［２］では、端子ＣＬＫｂ［ｉ１］は端子ＣＬＫｂ［２］、端子ＣＬＫｂ［ｉ２］は端子ＣＬＫｂ［３］とすることができる。
【0131】
なお、詳細は後述するが、端子ＲＳ＿Ｒｂ、端子ＬＩＮｂ、及び端子ＲＩＮｂを介してレジスタ回路Ｒｂに信号が入力され、レジスタ回路Ｒｂから端子ＲＯＵＴｂ、端子Ｏ１ｂ、及び端子ＦＮｂに信号が出力される。よって、端子ＲＳ＿Ｒｂ、端子ＬＩＮｂ、及び端子ＲＩＮｂは入力端子であるということができ、端子ＲＯＵＴｂ、端子Ｏ１ｂ、及び端子ＦＮｂは出力端子であるということができる。また、端子ＣＬＫｂには、クロック信号が入力される。よって、端子ＣＬＫｂはクロック信号入力端子であるということができる。
【0132】
図７Ｂは、レジスタ回路Ｒｂ［１］、及びレジスタ回路Ｒｂ［２］の構成例を示す図である。ここで、図７Ｂ等において、例えばレジスタ回路Ｒｂ［１］と電気的に接続される端子ＬＩＮｂ、端子ＲＩＮｂ、端子ＲＯＵＴｂ、端子Ｏ１ｂ、及び端子ＦＮｂを、それぞれ端子ＬＩＮｂ［１］、端子ＲＩＮｂ［１］、端子ＲＯＵＴｂ［１］、端子Ｏ１ｂ［１］、及び端子ＦＮｂ［１］と記載している。また、例えばレジスタ回路Ｒｂ［２］と電気的に接続される端子ＬＩＮｂ、端子ＲＩＮｂ、端子ＲＯＵＴｂ、端子Ｏ１ｂ、及び端子ＦＮｂを、それぞれ端子ＬＩＮｂ［２］、端子ＲＩＮｂ［２］、端子ＲＯＵＴｂ［２］、端子Ｏ１ｂ［２］、及び端子ＦＮｂ［２］と記載している。
【0133】
端子ＬＩＮｂ［１］には、スタートパルス信号が入力される。よって、端子ＬＩＮｂ［１］は、端子ＳＰｂであるということができる。端子ＬＩＮｂ［１］にスタートパルス信号が入力されることにより、レジスタ回路Ｒｂ［１］は端子ＲＯＵＴｂ［１］、端子Ｏ１ｂ［１］、及び端子ＦＮｂ［１］に信号を出力することができる。
【0134】
端子ＲＯＵＴｂ［１］は、端子ＬＩＮｂ［２］と電気的に接続される。よって、レジスタ回路Ｒｂ［１］が端子ＲＯＵＴｂ［１］から出力した信号は、端子ＬＩＮｂ［２］を介してレジスタ回路Ｒｂ［２］に入力される。端子ＬＩＮｂ［２］に信号が入力されることにより、レジスタ回路Ｒｂ［２］は端子ＲＯＵＴｂ［２］、端子Ｏ１ｂ［２］、及び端子ＦＮｂ［２］に信号を出力することができる。
【0135】
以上のように、レジスタ回路Ｒｂは、端子ＲＯＵＴｂと、端子ＬＩＮｂと、を介して直列に接続される。
【0136】
端子ＲＯＵＴｂ［２］は、端子ＲＩＮｂ［１］と電気的に接続される。よって、レジスタ回路Ｒｂ［２］が端子ＲＯＵＴｂ［２］から出力した信号は、端子ＲＩＮｂ［１］を介してレジスタ回路Ｒｂ［１］に入力される。つまり、端子ＲＩＮｂには、１つ後段のレジスタ回路Ｒｂから出力される信号を入力することができる。なお、図７Ｂには示していないが、端子ＲＩＮｂ［２］は、レジスタ回路Ｒｂ［３］と電気的に接続される端子ＲＯＵＴｂ［３］と電気的に接続することができる。
【0137】
図７Ｃは、レジスタ回路Ｒｂの構成例を示す回路図である。図７Ｃに示すレジスタ回路Ｒｂの構成は、トランジスタＴｒ１３が設けられていない点が、図６Ｃに示す構成と異なる。また、端子ＣＬＫａ［ｉ１］、端子ＣＬＫａ［ｉ２］、端子ＲＳ＿Ｒａ、端子ＬＩＮａ、端子ＲＩＮａ、端子ＲＯＵＴａ、端子Ｏ１ａ、及び端子ＦＮａの代わりに、端子ＣＬＫｂ［ｊ１］、端子ＣＬＫｂ［ｊ２］、端子ＲＳ＿Ｒｂ、端子ＬＩＮｂ、端子ＲＩＮｂ、端子ＲＯＵＴｂ、端子Ｏ１ｂ、及び端子ＦＮｂが電気的に接続される点が、図６Ｃに示す構成と異なる。トランジスタＴｒ１３が設けられていないため、トランジスタＴｒ１２のソース又はドレインの一方は、端子ＦＮｂと電気的に接続される。
【0138】
【0139】
図８Ａは、バッファ回路ＢＵＦと電気的に接続される端子の一例を示す図である。なお、図８Ａでは、レジスタ回路Ｒａ及びレジスタ回路Ｒｂ、並びにトランジスタＴｒ１乃至トランジスタＴｒ４も示している。また、図８Ａでは、トランジスタＴｒ１乃至トランジスタＴｒ４と電気的に接続される端子も示している。
【0140】
バッファ回路ＢＵＦには、端子ＳＬ＿ＰＷＣ、端子ＲＳ＿ＰＷＣ、端子ＲＳ＿ＡＬＬ、端子ＳＬ、及び端子ＲＳの他、端子Ｏ１、及び端子ＦＮが電気的に接続される。なお、詳細は後述するが、端子Ｏ１、端子ＦＮ、端子ＳＬ＿ＰＷＣ、端子ＲＳ＿ＰＷＣ、及び端子ＲＳ＿ＡＬＬを介してバッファ回路ＢＵＦに信号が入力され、バッファ回路ＢＵＦから端子ＳＬ、及び端子ＲＳに信号が出力される。よって、端子Ｏ１、端子ＦＮ、端子ＳＬ＿ＰＷＣ、端子ＲＳ＿ＰＷＣ、及び端子ＲＳ＿ＡＬＬは入力端子であるということができ、端子ＳＬ、及び端子ＲＳは出力端子であるということができる。
【0141】
レジスタ回路Ｒａの出力端子である端子Ｏ１ａは、トランジスタＴｒ１のソース又はドレインの一方と電気的に接続され、レジスタ回路Ｒａの出力端子である端子ＦＮａは、トランジスタＴｒ２のソース又はドレインの一方と電気的に接続される。また、レジスタ回路Ｒｂの出力端子である端子Ｏ１ｂは、トランジスタＴｒ３のソース又はドレインの一方と電気的に接続され、レジスタ回路Ｒｂの出力端子である端子ＦＮｂは、トランジスタＴｒ４のソース又はドレインの一方と電気的に接続される。さらに、バッファ回路ＢＵＦの入力端子である端子Ｏ１は、トランジスタＴｒ１のソース又はドレインの他方、及びトランジスタＴｒ３のソース又はドレインの他方と電気的に接続され、バッファ回路ＢＵＦの入力端子である端子ＦＮは、トランジスタＴｒ２のソース又はドレインの他方、及びトランジスタＴｒ４のソース又はドレインの他方と電気的に接続される。
【0142】
前述のように、トランジスタＴｒ１のゲート、及びトランジスタＴｒ２のゲートは端子ＳＷａと電気的に接続され、トランジスタＴｒ３のゲート、及びトランジスタＴｒ４のゲートは端子ＳＷｂと電気的に接続される。よって、端子ＳＷａに高電位の信号を入力すると、トランジスタＴｒ１及びトランジスタＴｒ２がオン状態となる。これにより、レジスタ回路Ｒａが端子Ｏ１ａから出力した信号が、端子Ｏ１を介してバッファ回路ＢＵＦに入力される。また、レジスタ回路Ｒａが端子ＦＮａから出力した信号が、端子ＦＮを介してバッファ回路ＢＵＦに入力される。一方、端子ＳＷｂに高電位の信号を入力すると、トランジスタＴｒ３及びトランジスタＴｒ４がオン状態となる。これにより、レジスタ回路Ｒｂが端子Ｏ１ｂから出力した信号が、端子Ｏ１を介してバッファ回路ＢＵＦに入力される。また、レジスタ回路Ｒｂが端子ＦＮｂから出力した信号が、端子ＦＮを介してバッファ回路ＢＵＦに入力される。
【0143】
図８Ｂは、バッファ回路ＢＵＦの構成例を示す回路図である。バッファ回路ＢＵＦは、トランジスタＴｒ３１乃至トランジスタＴｒ３７と、容量素子Ｃ３１乃至容量素子Ｃ３３と、を有する。
【0144】
端子Ｏ１は、トランジスタＴｒ３１のソース又はドレインの一方、及びトランジスタＴｒ３５のソース又はドレインの一方と電気的に接続される。端子ＦＮは、トランジスタＴｒ３３のソース又はドレインの一方、及びトランジスタＴｒ３７のゲートと電気的に接続される。端子ＳＬ＿ＰＷＣは、トランジスタＴｒ３６のソース又はドレインの一方と電気的に接続される。端子ＲＳ＿ＰＷＣは、トランジスタＴｒ３２のソース又はドレインの一方と電気的に接続される。端子ＲＳ＿ＡＬＬは、トランジスタＴｒ３４のソース又はドレインの一方、及び容量素子Ｃ３２の一方の電極と電気的に接続される。端子ＳＬは、トランジスタＴｒ３６のソース又はドレインの他方、トランジスタＴｒ３７のソース又はドレインの一方、及び容量素子Ｃ３３の一方の電極と電気的に接続される。端子ＲＳは、トランジスタＴｒ３２のソース又はドレインの他方、トランジスタＴｒ３４のソース又はドレインの他方、及び容量素子Ｃ３１の一方の電極と電気的に接続される。
【0145】
トランジスタＴｒ３１のソース又はドレインの他方は、トランジスタＴｒ３２のゲートと電気的に接続される。トランジスタＴｒ３２のゲートは、容量素子Ｃ３１の他方の電極と電気的に接続される。トランジスタＴｒ３３のソース又はドレインの他方は、トランジスタＴｒ３４のゲートと電気的に接続される。トランジスタＴｒ３４のゲートは、容量素子Ｃ３２の他方の電極と電気的に接続される。トランジスタＴｒ３５のソース又はドレインの他方は、トランジスタＴｒ３６のゲートと電気的に接続される。トランジスタＴｒ３６のゲートは、容量素子Ｃ３３の他方の電極と電気的に接続される。
【0146】
トランジスタＴｒ３１のゲート、トランジスタＴｒ３３のゲート、及びトランジスタＴｒ３５のゲートには、電位ＶＤＤを供給することができる。また、トランジスタＴｒ３７のソース又はドレインの他方には、電位ＶＳＳを供給することができる。
【0147】
端子Ｏ１に高電位の信号が入力されると、トランジスタＴｒ３２のゲートの電位が高電位となることにより、トランジスタＴｒ３２がオン状態となる。よって、端子ＲＳ＿ＰＷＣから入力された信号を、端子ＲＳから出力することができる。また、トランジスタＴｒ３６のゲートの電位が高電位となることにより、トランジスタＴｒ３６がオン状態となる。よって、端子ＳＬ＿ＰＷＣから入力された信号を、端子ＳＬから出力することができる。
【0148】
一方、端子ＦＮに高電位の信号が入力されると、トランジスタＴｒ３４のゲートの電位が高電位となることにより、トランジスタＴｒ３４がオン状態となる。よって、端子ＲＳ＿ＡＬＬから入力された信号を、端子ＲＳから出力することができる。また、トランジスタＴｒ３７のゲートの電位が高電位となることにより、トランジスタＴｒ３７がオン状態となる。よって、端子ＳＬの電位が低電位となる。例えば、図２Ｂ２に示す期間６１において、端子ＦＮ及び端子ＲＳ＿ＡＬＬに高電位の信号を入力することにより、端子ＲＳから高電位の信号が出力される。これにより、図２Ｂ１に示す画素３１が有する容量素子５６、及び容量素子５７等に蓄積された電荷をリセットすることができる。例えば、端子ＲＳ＿Ｒａ又は端子ＲＳ＿Ｒｂに高電位の信号を入力することにより、端子ＦＮに高電位の信号を入力することができる。この状態で、端子ＲＳ＿ＡＬＬに高電位の信号を入力することにより、上記リセット動作を行うことができる。
【0149】
〔動作方法の一例１〕
図９及び図１０は、半導体装置１０が有する撮像装置１５に設けられるゲートドライバ回路３３の動作方法の一例を示すタイミングチャートである。具体的には、図２Ｂ２に示す、読み出し期間である期間Ｔ２における、ゲートドライバ回路３３が有するシフトレジスタ回路の動作方法の一例を示している。図９は、第１のモードでの動作方法の一例であり、図１０は、第２のモードでの動作方法の一例である。なお、図９及び図１０において、ブートストラップによる電位の上昇、リーク電流による電位の低下等は考慮していない。他のタイミングチャートについても同様とする。
図９及び図１０は、半導体装置１０が有する撮像装置１５に設けられるゲートドライバ回路３３の動作方法の一例を示すタイミングチャートである。具体的には、図２Ｂ２に示す、読み出し期間である期間Ｔ２における、ゲートドライバ回路３３が有するシフトレジスタ回路の動作方法の一例を示している。図９は、第１のモードでの動作方法の一例であり、図１０は、第２のモードでの動作方法の一例である。なお、図９及び図１０において、ブートストラップによる電位の上昇、リーク電流による電位の低下等は考慮していない。他のタイミングチャートについても同様とする。
【0150】
まず、ゲートドライバ回路３３が有するシフトレジスタ回路の、第１のモードでの動作方法の一例を説明する。図９に示すように、期間Ｔ２０１において、信号ＳＷａの電位を高電位とし、信号ＳＷｂの電位を低電位とする。これにより、半導体装置１０は、第１のモードで動作する。また、端子ＬＩＮａ［１］に、スタートパルス信号として高電位の信号を入力する。これにより、レジスタ回路Ｒａ［１］が有するトランジスタＴｒ１１がオン状態となり、端子Ｏ１ａ［１］から高電位の信号が出力される。
【0151】
期間Ｔ２０２から、端子ＣＬＫａ［１］乃至端子ＣＬＫａ［４］にクロック信号を順次入力する。これにより、期間Ｔ２０２には端子ＣＬＫａ［１］の電位が高電位となり、端子ＣＬＫａ［２］乃至端子ＣＬＫａ［４］の電位が低電位となる。また、期間Ｔ２０３には端子ＣＬＫａ［１］、及び端子ＣＬＫａ［２］の電位が高電位となり、端子ＣＬＫａ［３］、及び端子ＣＬＫａ［４］の電位が低電位となる。また、期間Ｔ２０４には端子ＣＬＫａ［２］、及び端子ＣＬＫａ［３］の電位が高電位となり、端子ＣＬＫａ［１］、及び端子ＣＬＫａ［４］の電位が低電位となる。さらに、期間Ｔ２０５には端子ＣＬＫａ［３］及び端子ＣＬＫａ［４］の電位が高電位となり、端子ＣＬＫａ［１］及び端子ＣＬＫａ［２］の電位が低電位となる。
【0152】
なお、期間Ｔ２０１乃至期間Ｔ２０５において、例えば全てのクロック端子ＣＬＫｂにはクロック信号が入力されない。つまり、期間Ｔ２０１乃至期間Ｔ２０５において、例えば全てのクロック端子ＣＬＫｂの電位は低電位となる。ここで、例えばクロック信号が入力されるレジスタ回路はオン状態のレジスタ回路であり、クロック信号が入力されないレジスタ回路はオフ状態のレジスタ回路であるということができる。よって、第１のモードでは、レジスタ回路Ｒａはオン状態であり、レジスタ回路Ｒｂはオフ状態であるということができる。
【0153】
また、期間Ｔ２０２において、端子ＳＬ＿ＰＷＣ［１］及び端子ＲＳ＿ＰＷＣ［１］に信号を入力する。ここで、期間Ｔ２０２において、端子ＳＷａに高電位の信号が入力されているため、トランジスタＴｒ１がオン状態となっている。また、期間Ｔ２０１に引き続いて端子ＬＩＮａ［１］に高電位の信号が入力されるため、端子Ｏ１ａ［１］から高電位の信号が出力される。以上により、バッファ回路ＢＵＦ［１］の入力端子である端子Ｏ１［１］に高電位の信号が入力される。よって、バッファ回路ＢＵＦ［１］が有するトランジスタＴｒ３６がオン状態となり、端子ＳＬ＿ＰＷＣ［１］に入力された信号が端子ＳＬ［１］から出力される。また、バッファ回路ＢＵＦ［１］が有するトランジスタＴｒ３２がオン状態となり、端子ＲＳ＿ＰＷＣ［１］に入力された信号が端子ＲＳ［１］から出力される。なお、端子Ｏ１ａ［１］の電位が高電位であるため、レジスタ回路Ｒａ［１］が有するトランジスタＴｒ１７がオン状態となり、端子ＣＬＫａ［１］に入力されるクロック信号が端子ＲＯＵＴａ［１］から出力される。前述のように、期間Ｔ２０２における端子ＣＬＫａ［１］の電位は高電位であるため、端子ＲＯＵＴａ［１］から高電位の信号が出力される。よって、端子ＲＯＵＴａ［１］と電気的に接続される端子ＬＩＮａ［２］に高電位の信号が入力される。
【0154】
期間Ｔ２０３において、端子ＳＬ＿ＰＷＣ［２］及び端子ＲＳ＿ＰＷＣ［２］に信号を入力する。ここで、期間Ｔ２０３において、端子ＳＷａに高電位の信号が入力されているため、トランジスタＴｒ１がオン状態となっている。また、期間Ｔ２０２に引き続いて端子ＬＩＮａ［２］に高電位の信号が入力されるため、端子Ｏ１ａ［２］から高電位の信号が出力される。以上により、バッファ回路ＢＵＦ［２］の入力端子である端子Ｏ１［２］に高電位の信号が入力される。よって、バッファ回路ＢＵＦ［２］が有するトランジスタＴｒ３６がオン状態となり、端子ＳＬ＿ＰＷＣ［２］に入力された信号が端子ＳＬ［２］から出力される。また、バッファ回路ＢＵＦ［２］が有するトランジスタＴｒ３２がオン状態となり、端子ＲＳ＿ＰＷＣ［２］に入力された信号が端子ＲＳ［２］から出力される。なお、端子Ｏ１ａ［２］の電位が高電位であるため、レジスタ回路Ｒａ［２］が有するトランジスタＴｒ１７がオン状態となり、端子ＣＬＫａ［２］に入力されるクロック信号が端子ＲＯＵＴａ［２］から出力される。前述のように、期間Ｔ２０３における端子ＣＬＫａ［２］の電位は高電位であるため、端子ＲＯＵＴａ［２］から高電位の信号が出力される。よって、端子ＲＯＵＴａ［２］と電気的に接続される端子ＬＩＮａ［３］に高電位の信号が入力される。
【0155】
期間Ｔ２０４において、端子ＬＩＮａ［ｍ］に高電位の信号が入力される。これにより、レジスタ回路Ｒａ［ｍ］が有するトランジスタＴｒ１１がオン状態となり、端子Ｏ１ａ［ｍ］から高電位の信号が出力される。
【0156】
期間Ｔ２０５において、端子ＳＬ＿ＰＷＣ［８］及び端子ＲＳ＿ＰＷＣ［８］に信号を入力する。ここで、期間Ｔ２０５において、端子ＳＷａに高電位の信号が入力されているため、トランジスタＴｒ１がオン状態となっている。また、期間Ｔ２０４に引き続いて端子ＬＩＮａ［ｍ］に高電位の信号が入力されるため、端子Ｏ１ａ［ｍ］から高電位の信号が出力される。以上により、バッファ回路ＢＵＦ［ｍ］の入力端子である端子Ｏ１［ｍ］に高電位の信号が入力される。よって、バッファ回路ＢＵＦ［ｍ］が有するトランジスタＴｒ３６がオン状態となり、端子ＳＬ＿ＰＷＣ［８］に入力された信号が端子ＳＬ［ｍ］から出力される。また、バッファ回路ＢＵＦ［ｍ］が有するトランジスタＴｒ３２がオン状態となり、端子ＲＳ＿ＰＷＣ［８］に入力された信号が端子ＲＳ［ｍ］から出力される。なお、端子Ｏ１ａ［ｍ］の電位が高電位であるため、レジスタ回路Ｒａ［ｍ］が有するトランジスタＴｒ１７がオン状態となり、端子ＣＬＫａ［４］に入力されるクロック信号が端子ＲＯＵＴａ［ｍ］から出力される。前述のように、期間Ｔ２０５における端子ＣＬＫａ［４］の電位は高電位であるため、端子ＲＯＵＴａ［ｍ］から高電位の信号が出力される。
【0157】
以上のように、図９に示す動作方法では、期間Ｔ２０１において端子ＬＩＮａ［１］に入力されたスタートパルス信号が、期間Ｔ２０２乃至期間Ｔ２０５においてレジスタ回路Ｒａ［１］からレジスタ回路Ｒａ［ｍ］まで順次伝送される。これに対応して、高電位の選択信号が、端子ＳＬ［１］乃至端子ＳＬ［ｍ］から順次出力され、高電位のリセット信号が、端子ＲＳ［１］乃至端子ＲＳ［ｍ］から順次出力されるということができる。なお、レジスタ回路Ｒｂ［１］乃至レジスタ回路Ｒｂ［ｍ／ｋ］はオフ状態であるため、端子Ｏ１ｂ［１］乃至端子Ｏ１ｂ［ｍ／ｋ］からは高電位の信号は出力されない。
【0158】
次に、ゲートドライバ回路３３が有するシフトレジスタ回路の、第２のモードでの動作方法の一例を説明する。図１０に示すように、期間Ｔ２１１において、信号ＳＷｂの電位を高電位とし、信号ＳＷａの電位を低電位とする。これにより、半導体装置１０は、第２のモードで動作する。また、端子ＬＩＮｂ［１］に、スタートパルス信号として高電位の信号を入力する。これにより、レジスタ回路Ｒｂ［１］が有するトランジスタＴｒ１１がオン状態となり、端子Ｏ１ｂ［１］から高電位の信号が出力される。
【0159】
期間Ｔ２１２から、端子ＣＬＫｂ［１］乃至端子ＣＬＫｂ［４］にクロック信号を順次入力する。これにより、期間Ｔ２１２には端子ＣＬＫｂ［１］の電位が高電位となり、端子ＣＬＫｂ［２］乃至端子ＣＬＫｂ［４］の電位が低電位となる。また、期間Ｔ２１３には端子ＣＬＫｂ［２］の電位が高電位となり、端子ＣＬＫｂ［１］、端子ＣＬＫｂ［３］、及び端子ＣＬＫｂ［４］の電位が低電位となる。また、期間Ｔ２１４には端子ＣＬＫｂ［３］の電位が高電位となり、端子ＣＬＫｂ［１］、端子ＣＬＫｂ［２］、及び端子ＣＬＫｂ［４］の電位が低電位となる。さらに、期間Ｔ２１５には端子ＣＬＫｂ［４］の電位が高電位となり、端子ＣＬＫｂ［１］、端子ＣＬＫｂ［２］、及び端子ＣＬＫｂ［３］の電位が低電位となる。
【0160】
なお、期間Ｔ２１１乃至期間Ｔ２１５において、例えば全てのクロック端子ＣＬＫａにはクロック信号が入力されない。つまり、期間Ｔ２１１乃至期間Ｔ２１５において、例えば全てのクロック端子ＣＬＫａの電位は低電位となる。ここで、前述のように例えばクロック信号が入力されるレジスタ回路はオン状態のレジスタ回路であり、クロック信号が入力されないレジスタ回路はオフ状態のレジスタ回路であるということができる。よって、第２のモードでは、レジスタ回路Ｒｂはオン状態であり、レジスタ回路Ｒａはオフ状態であるということができる。
【0161】
また、期間Ｔ２１２において、端子ＳＬ＿ＰＷＣ［１］乃至端子ＳＬ＿ＰＷＣ［４］、及び端子ＲＳ＿ＰＷＣ［１］乃至端子ＲＳ＿ＰＷＣ［４］に信号を入力する。ここで、期間Ｔ２１２において、端子ＳＷｂに高電位の信号が入力されているため、トランジスタＴｒ３がオン状態となっている。また、端子ＬＩＮｂ［１］の電位が低電位であり、レジスタ回路Ｒｂ［１］が有するトランジスタＴｒ１１がオフ状態となっているが、端子Ｏ１ｂ［１］はフローティング状態であるため、端子Ｏ１ｂ［１］の電位は高電位に保持される。以上により、バッファ回路ＢＵＦ［１］の入力端子である端子Ｏ１［１］、バッファ回路ＢＵＦ［２］の入力端子である端子Ｏ１［２］、バッファ回路ＢＵＦ［３］の入力端子である端子Ｏ１［３］、及びバッファ回路ＢＵＦ［４］の入力端子である端子Ｏ１［４］に高電位の信号が入力される。よって、バッファ回路ＢＵＦ［１］が有するトランジスタＴｒ３６、バッファ回路ＢＵＦ［２］が有するトランジスタＴｒ３６、バッファ回路ＢＵＦ［３］が有するトランジスタＴｒ３６、及びバッファ回路ＢＵＦ［４］が有するトランジスタＴｒ３６がオン状態となる。これにより、端子ＳＬ＿ＰＷＣ［１］に入力された信号が端子ＳＬ［１］から出力され、端子ＳＬ＿ＰＷＣ［２］に入力された信号が端子ＳＬ［２］から出力され、端子ＳＬ＿ＰＷＣ［３］に入力された信号が端子ＳＬ［３］から出力され、端子ＳＬ＿ＰＷＣ［４］に入力された信号が端子ＳＬ［４］から出力される。また、バッファ回路ＢＵＦ［１］が有するトランジスタＴｒ３２、バッファ回路ＢＵＦ［２］が有するトランジスタＴｒ３２、バッファ回路ＢＵＦ［３］が有するトランジスタＴｒ３２、及びバッファ回路ＢＵＦ［４］が有するトランジスタＴｒ３２がオン状態となる。これにより、端子ＲＳ＿ＰＷＣ［１］に入力された信号が端子ＲＳ［１］から出力され、端子ＲＳ＿ＰＷＣ［２］に入力された信号が端子ＲＳ［２］から出力され、端子ＲＳ＿ＰＷＣ［３］に入力された信号が端子ＲＳ［３］から出力され、端子ＲＳ＿ＰＷＣ［４］に入力された信号が端子ＲＳ［４］から出力される。なお、端子Ｏ１ｂ［１］の電位が高電位であるため、レジスタ回路Ｒｂ［１］が有するトランジスタＴｒ１７がオン状態となり、端子ＣＬＫｂ［１］に入力されるクロック信号が端子ＲＯＵＴｂ［１］から出力される。前述のように、期間Ｔ２１２における端子ＣＬＫｂ［１］の電位は高電位であるため、端子ＲＯＵＴｂ［１］から高電位の信号が出力される。よって、端子ＲＯＵＴｂ［１］と電気的に接続される端子ＬＩＮｂ［２］に高電位の信号が入力される。
【0162】
期間Ｔ２１３において、端子ＳＬ＿ＰＷＣ［５］乃至端子ＳＬ＿ＰＷＣ［８］、及び端子ＲＳ＿ＰＷＣ［５］乃至端子ＲＳ＿ＰＷＣ［８］に信号を入力する。ここで、期間Ｔ２１３において、端子ＳＷｂに高電位の信号が入力されているため、トランジスタＴｒ３がオン状態となっている。また、端子ＬＩＮｂ［２］の電位が低電位であり、レジスタ回路Ｒｂ［２］が有するトランジスタＴｒ１１がオフ状態となっているが、端子Ｏ１ｂ［２］はフローティング状態であるため、端子Ｏ１ｂ［２］の電位は高電位に保持される。以上により、バッファ回路ＢＵＦ［ｋ＋１］の入力端子である端子Ｏ１［ｋ＋１］、バッファ回路ＢＵＦ［ｋ＋２］の入力端子である端子Ｏ１［ｋ＋２］、バッファ回路ＢＵＦ［ｋ＋３］の入力端子である端子Ｏ１［ｋ＋３］、及びバッファ回路ＢＵＦ［ｋ＋４］の入力端子である端子Ｏ１［ｋ＋４］に高電位の信号が入力される。よって、バッファ回路ＢＵＦ［ｋ＋１］が有するトランジスタＴｒ３６、バッファ回路ＢＵＦ［ｋ＋２］が有するトランジスタＴｒ３６、バッファ回路ＢＵＦ［ｋ＋３］が有するトランジスタＴｒ３６、及びバッファ回路ＢＵＦ［ｋ＋４］が有するトランジスタＴｒ３６がオン状態となる。これにより、端子ＳＬ＿ＰＷＣ［５］に入力された信号が端子ＳＬ［ｋ＋１］から出力され、端子ＳＬ＿ＰＷＣ［６］に入力された信号が端子ＳＬ［ｋ＋２］から出力され、端子ＳＬ＿ＰＷＣ［７］に入力された信号が端子ＳＬ［ｋ＋３］から出力され、端子ＳＬ＿ＰＷＣ［８］に入力された信号が端子ＳＬ［ｋ＋４］から出力される。また、バッファ回路ＢＵＦ［ｋ＋１］が有するトランジスタＴｒ３２、バッファ回路ＢＵＦ［ｋ＋２］が有するトランジスタＴｒ３２、バッファ回路ＢＵＦ［ｋ＋３］が有するトランジスタＴｒ３２、及びバッファ回路ＢＵＦ［ｋ＋４］が有するトランジスタＴｒ３２がオン状態となる。これにより、端子ＲＳ＿ＰＷＣ［５］に入力された信号が端子ＲＳ［ｋ＋１］から出力され、端子ＲＳ＿ＰＷＣ［６］に入力された信号が端子ＲＳ［ｋ＋２］から出力され、端子ＲＳ＿ＰＷＣ［７］に入力された信号が端子ＲＳ［ｋ＋３］から出力され、端子ＲＳ＿ＰＷＣ［８］に入力された信号が端子ＲＳ［ｋ＋４］から出力される。なお、端子Ｏ１ｂ［２］の電位が高電位であるため、レジスタ回路Ｒｂ［２］が有するトランジスタＴｒ１７がオン状態となり、端子ＣＬＫｂ［２］に入力されるクロック信号が端子ＲＯＵＴｂ［２］から出力される。前述のように、期間Ｔ２１３における端子ＣＬＫｂ［２］の電位は高電位であるため、端子ＲＯＵＴｂ［２］から高電位の信号が出力される。よって、端子ＲＯＵＴｂ［２］と電気的に接続される端子ＬＩＮｂ［３］に高電位の信号が入力される。
【0163】
期間Ｔ２１４において、端子ＬＩＮｂ［ｍ／ｋ］に高電位の信号が入力される。これにより、レジスタ回路Ｒｂ［ｍ／ｋ］が有するトランジスタＴｒ１１がオン状態となり、端子Ｏ１ｂ［ｍ／ｋ］から高電位の信号が出力される。
【0164】
期間Ｔ２１５において、端子ＳＬ＿ＰＷＣ［５］乃至端子ＳＬ＿ＰＷＣ［８］、及び端子ＲＳ＿ＰＷＣ［５］乃至端子ＲＳ＿ＰＷＣ［８］に信号を入力する。ここで、期間Ｔ２１５において、端子ＳＷｂに高電位の信号が入力されているため、トランジスタＴｒ３がオン状態となっている。また、端子ＬＩＮｂ［ｍ／ｋ］の電位が低電位であり、レジスタ回路Ｒｂ［ｍ／ｋ］が有するトランジスタＴｒ１１がオフ状態となっているが、端子Ｏ１ｂ［ｍ／ｋ］はフローティング状態であるため、端子Ｏ１ｂ［ｍ／ｋ］の電位は高電位に保持される。以上により、バッファ回路ＢＵＦ［ｍ－ｋ＋１］の入力端子である端子Ｏ１［ｍ－ｋ＋１］、バッファ回路ＢＵＦ［ｍ－ｋ＋２］の入力端子である端子Ｏ１［ｍ－ｋ＋２］、バッファ回路ＢＵＦ［ｍ－ｋ＋３］の入力端子である端子Ｏ１［ｍ－ｋ＋３］、及びバッファ回路ＢＵＦ［ｍ－ｋ＋４］の入力端子である端子Ｏ１［ｍ－ｋ＋４］に高電位の信号が入力される。よって、バッファ回路ＢＵＦ［ｍ－ｋ＋１］が有するトランジスタＴｒ３６、バッファ回路ＢＵＦ［ｍ－ｋ＋２］が有するトランジスタＴｒ３６、バッファ回路ＢＵＦ［ｍ－ｋ＋３］が有するトランジスタＴｒ３６、及びバッファ回路ＢＵＦ［ｍ－ｋ＋４］が有するトランジスタＴｒ３６がオン状態となる。これにより、端子ＳＬ＿ＰＷＣ［５］に入力された信号が端子ＳＬ［ｍ－ｋ＋１］から出力され、端子ＳＬ＿ＰＷＣ［６］に入力された信号が端子ＳＬ［ｍ－ｋ＋２］から出力され、端子ＳＬ＿ＰＷＣ［７］に入力された信号が端子ＳＬ［ｍ－ｋ＋３］から出力され、端子ＳＬ＿ＰＷＣ［８］に入力された信号が端子ＳＬ［ｍ－ｋ＋４］から出力される。また、バッファ回路ＢＵＦ［ｍ－ｋ＋１］が有するトランジスタＴｒ３２、バッファ回路ＢＵＦ［ｍ－ｋ＋２］が有するトランジスタＴｒ３２、バッファ回路ＢＵＦ［ｍ－ｋ＋３］が有するトランジスタＴｒ３２、及びバッファ回路ＢＵＦ［ｍ－ｋ＋４］が有するトランジスタＴｒ３２がオン状態となる。これにより、端子ＲＳ＿ＰＷＣ［５］に入力された信号が端子ＲＳ［ｍ－ｋ＋１］から出力され、端子ＲＳ＿ＰＷＣ［６］に入力された信号が端子ＲＳ［ｍ－ｋ＋２］から出力され、端子ＲＳ＿ＰＷＣ［７］に入力された信号が端子ＲＳ［ｍ－ｋ＋３］から出力され、端子ＲＳ＿ＰＷＣ［８］に入力された信号が端子ＲＳ［ｍ－ｋ＋４］から出力される。なお、端子Ｏ１ｂ［ｍ／ｋ］の電位が高電位であるため、レジスタ回路Ｒｂ［ｍ／ｋ］が有するトランジスタＴｒ１７がオン状態となり、端子ＣＬＫｂ［４］に入力されるクロック信号が端子ＲＯＵＴｂ［ｍ／ｋ］から出力される。前述のように、期間Ｔ２１５における端子ＣＬＫｂ［４］の電位は高電位であるため、端子ＲＯＵＴｂ［ｍ／ｋ］から高電位の信号が出力される。
【0165】
以上のように、図１０に示す動作方法では、期間Ｔ２１１において端子ＬＩＮｂ［１］に入力されたスタートパルス信号が、期間Ｔ２１２乃至期間Ｔ２１５においてレジスタ回路Ｒｂ［１］からレジスタ回路Ｒｂ［ｍ／ｋ］まで順次伝送される。これに対応して、高電位の選択信号が、端子ＳＬ［１］乃至端子ＳＬ［４］から、端子ＳＬ［ｋ＋１］乃至端子ＳＬ［ｋ＋４］からの順に、端子ＳＬ［ｍ－ｋ＋１］乃至端子ＳＬ［ｍ－ｋ＋４］からまで順次出力されるということができる。また、高電位のリセット信号が、端子ＲＳ［１］乃至端子ＲＳ［４］から、端子ＲＳ［ｋ＋１］乃至端子ＲＳ［ｋ＋４］からの順に、端子ＲＳ［ｍ－ｋ＋１］乃至端子ＲＳ［ｍ－ｋ＋４］からまで順次出力されるということができる。なお、レジスタ回路Ｒａ［１］乃至レジスタ回路Ｒａ［ｍ］はオフ状態であるため、端子Ｏ１ａ［１］乃至端子Ｏ１ａ［ｍ］からは高電位の信号は出力されない。
【0166】
なお、レジスタ回路Ｒｂを図１０に示す方法で動作させる場合には、複数のクロック信号における、高電位となる期間を重ねなくてよい。例えば、端子ＣＬＫｂ［１］乃至端子ＣＬＫｂ［４］のうち、期間Ｔ２１２では端子ＣＬＫｂ［１］のみ高電位とし、期間Ｔ２１３では端子ＣＬＫｂ［２］のみ高電位とし、期間Ｔ２１４では端子ＣＬＫｂ［３］のみ高電位とし、期間Ｔ２１５では端子ＣＬＫｂ［４］のみ高電位とすることができる。このように、複数のクロック信号における、高電位となる期間を重ねないことにより、複数のクロック信号が混信することによるクロック信号の電位変動を抑制することができる。これにより、半導体装置１０を精度良く動作させることができる。
【0167】
一方、複数のクロック信号における、高電位となる期間を重ねずに動作させることにより、前述のように端子Ｏ１ｂの電位を保持する必要が生じる。例えば、前述のように、期間Ｔ２１２では端子Ｏ１ｂ［１］の電位を保持し、期間Ｔ２１３では端子Ｏ１ｂ［２］の電位を保持し、期間Ｔ２１５では端子Ｏ１ｂ［ｍ／ｋ］の電位を保持している。よって、電荷のリークによる端子Ｏ１ｂの電位変動を抑制するために、図１０に示す動作は短時間に行うことが好ましい。前述のように、レジスタ回路Ｒｂを動作させる第２のモードでは、例えば検出対象物の位置を精度良く検出するため、半導体装置１０を高速に動作させることが好ましい。よって、図１０に示す動作を短期間に行うこととなる。このため、複数のクロック信号における、高電位となる期間を重ねずに動作させても、電荷のリークによる端子Ｏ１ｂの電位変動は小さい。以上より、第２のモードでは、図１０に示すように複数のクロック信号における、高電位となる期間を重ねずに動作させることが好ましい。
【0168】
一方、レジスタ回路Ｒａを動作させる第１のモードでは、指紋検出等を行う。よって、第２のモードと比較して、半導体装置１０を高速に動作させる必要はない。したがって、第１のモードでは、例えば２つのクロック信号の、高電位となる期間を重ねて動作させることが好ましい。これにより、図９に示す期間Ｔ２０２乃至期間Ｔ２０５の各期間が長期間となっても端子Ｏ１ａの電位が変動しないようにすることができる。なお、図９に示す場合では、端子ＣＬＫａ［１］に入力されるクロック信号が高電位となる期間と、端子ＣＬＫａ［２］に入力されるクロック信号が高電位となる期間と、が期間Ｔ２０３で重なっている。また、端子ＣＬＫａ［２］に入力されるクロック信号が高電位となる期間と、端子ＣＬＫａ［３］に入力されるクロック信号が高電位となる期間と、が期間Ｔ２０４で重なっている。さらに、また、端子ＣＬＫａ［３］に入力されるクロック信号が高電位となる期間と、端子ＣＬＫａ［４］に入力されるクロック信号が高電位となる期間と、が期間Ｔ２０５で重なっている。
【0169】
ここで、図７Ｃに示す構成のレジスタ回路Ｒｂが有するトランジスタＴｒ１１、及びトランジスタＴｒ１８としてＯＳトランジスタ等、オフ電流が低いトランジスタを用いると、端子Ｏ１ｂの電位を長期間保持することができるため好ましい。また、図６Ｃに示す構成のレジスタ回路Ｒａが有するトランジスタＴｒ１１、及びトランジスタＴｒ１８としてＯＳトランジスタ等、オフ電流が低いトランジスタを用いると、端子Ｏ１ａの電位を長期間保持することができる。よって、半導体装置１０を第１のモードで動作させる場合であっても、複数のクロック信号における、高電位となる期間を重ねずに動作させることができる場合がある。
【0170】
＜ゲートドライバ回路の構成例２＞
図１１は、ゲートドライバ回路３３が有するシフトレジスタ回路の構成例を示す図であり、図３に示す構成の変形例である。図１１に示す構成のシフトレジスタ回路は、バッファ回路ＢＵＦを有しない点が、図３に示す構成のシフトレジスタ回路と異なる。以下では、ゲートドライバ回路３３が有するシフトレジスタ回路を図１１に示す構成とする場合に、当該シフトレジスタ回路を図３に示す構成とする場合とは異なる部分について主に説明する。また、ゲートドライバ回路３３が有するシフトレジスタ回路は、ｍ個のレジスタ回路Ｒａと、ｍ／ｋ個のレジスタ回路Ｒｂと、を有するとして以下説明を行う。
図１１は、ゲートドライバ回路３３が有するシフトレジスタ回路の構成例を示す図であり、図３に示す構成の変形例である。図１１に示す構成のシフトレジスタ回路は、バッファ回路ＢＵＦを有しない点が、図３に示す構成のシフトレジスタ回路と異なる。以下では、ゲートドライバ回路３３が有するシフトレジスタ回路を図１１に示す構成とする場合に、当該シフトレジスタ回路を図３に示す構成とする場合とは異なる部分について主に説明する。また、ゲートドライバ回路３３が有するシフトレジスタ回路は、ｍ個のレジスタ回路Ｒａと、ｍ／ｋ個のレジスタ回路Ｒｂと、を有するとして以下説明を行う。
【0171】
レジスタ回路Ｒａは、トランジスタＴｒ１を介して端子ＳＬと電気的に接続される。また、レジスタ回路Ｒａは、トランジスタＴｒ２を介して端子ＲＳと電気的に接続される。レジスタ回路Ｒｂは、トランジスタＴｒ３を介して端子ＳＬと電気的に接続される。また、レジスタ回路Ｒｂは、トランジスタＴｒ４を介して端子ＲＳと電気的に接続される。
【0172】
ここで、１個のレジスタ回路Ｒｂは、トランジスタＴｒ３を介して複数の端子ＳＬと電気的に接続され、トランジスタＴｒ４を介して複数の端子ＲＳと電気的に接続される構成とすることができる。例えば、１個のレジスタ回路Ｒｂは、トランジスタＴｒ３を介して４個の端子ＳＬと電気的に接続され、トランジスタＴｒ４を介して４個の端子ＲＳと電気的に接続される。例えば、図１１に示すように、レジスタ回路Ｒｂ［１］は、トランジスタＴｒ３を介して端子ＳＬ［１］乃至端子ＳＬ［４］と電気的に接続され、トランジスタＴｒ４を介して端子ＲＳ［１］乃至端子ＲＳ［４］と電気的に接続される。また、レジスタ回路Ｒｂ［２］は、トランジスタＴｒ３を介して端子ＳＬ［ｋ＋１］乃至端子ＳＬ［ｋ＋４］と電気的に接続され、トランジスタＴｒ４を介して端子ＲＳ［ｋ＋１］乃至端子ＲＳ［ｋ＋４］と電気的に接続される。なお、１個のレジスタ回路Ｒｂが、トランジスタＴｒ３を介して２個又は３個の端子ＳＬと電気的に接続され、トランジスタＴｒ４を介して２個又は３個の端子ＲＳと電気的に接続されてもよい。また、１個のレジスタ回路Ｒｂが、トランジスタＴｒ３を介して５個以上の端子ＳＬと電気的に接続され、トランジスタＴｒ４を介して５個以上の端子ＲＳと電気的に接続されてもよい。具体的には、１個のレジスタ回路Ｒｂは、トランジスタＴｒ３を介して１個以上ｋ個以下の端子ＳＬと電気的に接続され、トランジスタＴｒ４を介して１個以上ｋ個以下の端子ＲＳと電気的に接続される構成とすることができる。
【0173】
上記のように、１個のレジスタ回路Ｒｂを、複数の端子ＳＬ、及び端子ＲＳと電気的に接続することにより、撮像データの読み出しを、複数行の画素３１に対して同時に行うことができる。これにより、当該同時に読み出される撮像データを重ね合わせることができ、画素３１とＣＤＳ回路３５とを電気的に接続する配線４５の電位を高くすることができる。したがって、撮像装置１５を高いフレーム周波数で動作させ、１フレーム当たりの露光期間を短くしても、撮像装置１５の撮像感度を高めることができる。以下では、１個のレジスタ回路Ｒｂが、トランジスタＴｒ３を介して４個の端子ＳＬと電気的に接続され、トランジスタＴｒ４を介して４個の端子ＲＳと電気的に接続される場合について説明を行う。
【0174】
端子ＳＷａに高電位の信号を入力すると、レジスタ回路Ｒａから端子ＳＬ、及び端子ＲＳに信号が出力される。例えば、レジスタ回路Ｒａ［１］から端子ＳＬ［１］、及び端子ＲＳ［１］に信号が出力される。一方、端子ＳＷｂに高電位の信号を入力すると、レジスタ回路Ｒｂから端子ＳＬ、及び端子ＲＳに信号が出力される。例えば、レジスタ回路Ｒｂ［１］から端子ＳＬ［１］乃至端子ＳＬ［４］、及び端子ＲＳ［１］乃至端子ＲＳ［４］に信号が出力される。
【0175】
図３に示す場合と同様に、端子ＳＰａ及び端子ＳＰｂには、スタートパルス信号が入力される。端子ＳＰａにスタートパルス信号が入力され、且つ端子ＳＷａに高電位の信号が入力された場合、レジスタ回路Ｒａ［１］乃至レジスタ回路Ｒａ［ｍ］が順次信号を端子ＳＬ［１］乃至端子ＳＬ［ｍ］に出力し、これと並行して順次信号を端子ＲＳ［１］乃至端子ＲＳ［ｍ］に出力する。つまり、レジスタ回路Ｒａ［１］が端子ＳＬ［１］及び端子ＲＳ［１］に信号を出力した後、レジスタ回路Ｒａ［２］が端子ＳＬ［２］及び端子ＲＳ［２］に信号を出力する。そして、レジスタ回路Ｒａ［ｍ］による端子ＳＬ［ｍ］及び端子ＲＳ［ｍ］からの信号の出力まで順次行う。
【0176】
端子ＳＰｂにスタートパルス信号が入力され、且つ端子ＳＷｂに高電位の信号が入力された場合、レジスタ回路Ｒｂ［１］乃至レジスタ回路Ｒｂ［ｍ／ｋ］が順次信号を端子ＳＬ、及び端子ＲＳに出力する。つまり、レジスタ回路Ｒｂ［１］が端子ＳＬ［１］乃至端子ＳＬ［４］、及び端子ＲＳ［１］乃至端子ＲＳ［４］に信号を出力した後、レジスタ回路Ｒｂ［２］が端子ＳＬ［ｋ＋１］乃至端子ＳＬ［ｋ＋４］、及び端子ＲＳ［ｋ＋１］乃至端子ＲＳ［ｋ＋４］に信号を出力する。そして、レジスタ回路Ｒｂ［ｍ／ｋ］による端子ＳＬ［ｍ－ｋ＋１］乃至端子ＳＬ［ｍ－ｋ＋４］、及び端子ＲＳ［ｍ－ｋ＋１］乃至端子ＲＳ［ｍ－ｋ＋４］への信号の出力まで順次行う。
【0177】
図１２Ａ、及び図１２Ｂは、図１１に示すゲートドライバ回路３３を構成する回路のうち、レジスタ回路Ｒａ［１］乃至レジスタ回路Ｒａ［８］、レジスタ回路Ｒｂ［１］、及びバッファ回路ＢＵＦ［１］乃至バッファ回路ＢＵＦ［８］を示す図である。
【0178】
図１２Ａに示すゲートドライバ回路３３では、レジスタ回路Ｒｂが出力する信号が供給されない端子ＳＬ［５］乃至端子ＳＬ［８］が、トランジスタＴｒ１を介さずにレジスタ回路Ｒａ［５］乃至レジスタ回路Ｒａ［８］のそれぞれと電気的に接続される。また、レジスタ回路Ｒｂが出力する信号が供給されない端子ＲＳ［５］乃至端子ＲＳ［８］が、トランジスタＴｒ２を介さずにレジスタ回路Ｒａ［５］乃至レジスタ回路Ｒａ［８］のそれぞれと電気的に接続される。また、端子ＳＬ［５］乃至端子ＳＬ［８］は、トランジスタＴｒ３のソース又はドレインの一方と電気的に接続されず、端子ＲＳ［５］乃至端子ＲＳ［８］は、トランジスタＴｒ４のソース又はドレインの一方と電気的に接続されない。つまり、図１２Ａに示すゲートドライバ回路３３は、レジスタ回路Ｒｂが出力する信号が供給されない端子ＳＬ［５］乃至端子ＳＬ［８］に対応するトランジスタＴｒ３を有さず、レジスタ回路Ｒｂが出力する信号が供給されない端子ＲＳ［５］乃至端子ＲＳ［８］に対応するトランジスタＴｒ４を有さない。
【0179】
一方、図１２Ｂに示すゲートドライバ回路３３では、レジスタ回路Ｒｂが出力する信号が供給されない端子ＳＬ［５］乃至端子ＳＬ［８］が、トランジスタＴｒ１を介してレジスタ回路Ｒａ［５］乃至レジスタ回路Ｒａ［８］のそれぞれと電気的に接続される。また、レジスタ回路Ｒｂが出力する信号が供給されない端子ＲＳ［５］乃至端子ＲＳ［８］が、トランジスタＴｒ２を介してレジスタ回路Ｒａ［５］乃至レジスタ回路Ｒａ［８］のそれぞれと電気的に接続される。また、端子ＳＬ［５］乃至端子ＳＬ［８］は、トランジスタＴｒ３のソース又はドレインの一方と電気的に接続され、端子ＲＳ［５］乃至端子ＲＳ［８］は、トランジスタＴｒ４のソース又はドレインの一方と電気的に接続される。ここで、ソース又はドレインの一方が端子ＳＬ［５］乃至端子ＳＬ［８］と電気的に接続されるトランジスタＴｒ３のソース又はドレインの他方には、定電位を供給することができる。また、ソース又はドレインの一方が端子ＲＳ［５］乃至端子ＲＳ［８］と電気的に接続されるトランジスタＴｒ４のソース又はドレインの他方には、定電位を供給することができる。例えば、トランジスタＴｒ３のソース又はドレインの他方には低電位を供給することができ、トランジスタＴｒ４のソース又はドレインの他方には高電位を供給することができる。
【0180】
図１３は、図１１に示すシフトレジスタ回路の具体的な構成例であり、図１１に示すシフトレジスタ回路に端子を追加したものである。図１３に示すシフトレジスタ回路は、端子ＳＬ＿ＰＷＣの代わりに端子ＳＬ＿ＰＷＣａ、及び端子ＳＬ＿ＰＷＣｂを有し、端子ＲＳ＿ＰＷＣの代わりに端子ＲＳ＿ＰＷＣａ、及び端子ＲＳ＿ＰＷＣｂを有し、端子ＲＳ＿ＡＬＬの代わりに端子ＲＳ＿ＡＬＬａ、及び端子ＲＳ＿ＡＬＬｂを有する点が図５に示す構成のシフトレジスタ回路と異なる。また、図１３では、端子ＳＬ＿ＰＷＣａとして端子ＳＬ＿ＰＷＣａ［１］乃至端子ＳＬ＿ＰＷＣａ［８］が設けられ、端子ＳＬ＿ＰＷＣｂとして端子ＳＬ＿ＰＷＣｂ［１］及び端子ＳＬ＿ＰＷＣｂ［２］が設けられ、端子ＲＳ＿ＰＷＣａとして端子ＲＳ＿ＰＷＣａ［１］乃至端子ＲＳ＿ＰＷＣａ［８］が設けられ、端子ＲＳ＿ＰＷＣｂとして端子ＲＳ＿ＰＷＣｂ［１］及び端子ＲＳ＿ＰＷＣｂ［２］が設けられる構成を示しているが、端子ＳＬ＿ＰＷＣａ及び端子ＳＬ＿ＰＷＣｂ、並びに端子ＲＳ＿ＰＷＣａ及び端子ＲＳ＿ＰＷＣｂの個数は図１３に示す個数に限られない。
【0181】
端子ＳＬ＿ＰＷＣａ、端子ＲＳ＿ＰＷＣａ、及び端子ＲＳ＿ＡＬＬａは、レジスタ回路Ｒａと電気的に接続することができる。また、端子ＳＬ＿ＰＷＣｂ、端子ＲＳ＿ＰＷＣｂ、及び端子ＲＳ＿ＡＬＬｂは、レジスタ回路Ｒｂと電気的に接続することができる。
【0182】
図１３に示す構成では、１個のレジスタ回路Ｒａに１個の端子ＳＬ＿ＰＷＣａ、及び１個の端子ＲＳ＿ＰＷＣａを電気的に接続することができる。例えば、レジスタ回路Ｒａ［１］は、端子ＳＬ＿ＰＷＣａ［１］、及び端子ＲＳ＿ＰＷＣａ［１］と電気的に接続することができる。また、レジスタ回路Ｒａ［２］は、端子ＳＬ＿ＰＷＣａ［２］、及び端子ＲＳ＿ＰＷＣａ［２］と電気的に接続することができる。また、レジスタ回路Ｒａ［３］は、端子ＳＬ＿ＰＷＣａ［３］、及び端子ＲＳ＿ＰＷＣａ［３］と電気的に接続することができる。また、レジスタ回路Ｒａ［４］は、端子ＳＬ＿ＰＷＣａ［４］、及び端子ＲＳ＿ＰＷＣａ［４］と電気的に接続することができる。また、レジスタ回路Ｒａ［ｋ＋１］は、端子ＳＬ＿ＰＷＣａ［５］、及び端子ＲＳ＿ＰＷＣａ［５］と電気的に接続することができる。また、レジスタ回路Ｒａ［ｋ＋２］は、端子ＳＬ＿ＰＷＣａ［６］、及び端子ＲＳ＿ＰＷＣａ［６］と電気的に接続することができる。また、レジスタ回路Ｒａ［ｋ＋３］は、端子ＳＬ＿ＰＷＣａ［７］、及び端子ＲＳ＿ＰＷＣａ［７］と電気的に接続することができる。また、レジスタ回路Ｒａ［ｋ＋４］は、端子ＳＬ＿ＰＷＣａ［８］、及び端子ＲＳ＿ＰＷＣａ［８］と電気的に接続することができる。
【0183】
また、図１３に示す構成では、１個のレジスタ回路Ｒｂに１個の端子ＳＬ＿ＰＷＣｂ、及び１個の端子ＲＳ＿ＰＷＣｂを電気的に接続することができる。例えば、レジスタ回路Ｒｂ［１］は、端子ＳＬ＿ＰＷＣｂ［１］、及び端子ＲＳ＿ＰＷＣｂ［１］と電気的に接続することができる。また、レジスタ回路Ｒｂ［２］は、端子ＳＬ＿ＰＷＣｂ［２］、及び端子ＲＳ＿ＰＷＣｂ［２］と電気的に接続することができる。
【0184】
図１４は、レジスタ回路Ｒａ［１］、レジスタ回路Ｒａ［２］、及びレジスタ回路Ｒｂ［１］、並びにトランジスタＴｒ１乃至トランジスタＴｒ４と電気的に接続される端子の一例を示す図である。レジスタＲａには、端子ＳＬａ、及び端子ＲＳａが電気的に接続される。具体的には、例えばレジスタＲａ［１］には、端子ＳＬａ［１］、及び端子ＲＳａ［１］が電気的に接続され、レジスタＲａ［２］には、端子ＳＬａ［２］、及び端子ＲＳａ［２］が電気的に接続される。また、レジスタＲｂには、端子ＳＬｂ、及び端子ＲＳｂが電気的に接続される。具体的には、例えばレジスタＲｂ［１］には、端子ＳＬｂ［１］、及び端子ＲＳｂ［１］が電気的に接続される。
【0185】
なお、詳細は後述するが、レジスタ回路Ｒａから端子ＳＬａ、及び端子ＲＳａに信号が出力され、レジスタ回路Ｒｂから端子ＳＬｂ、及び端子ＲＳｂに信号が出力される。よって、端子ＳＬａ及び端子ＲＳａ、並びに端子ＳＬｂ及び端子ＲＳｂは出力端子であるということができる。
【0186】
端子ＳＬａはトランジスタＴｒ１を介して端子ＳＬと電気的に接続され、端子ＲＳａはトランジスタＴｒ２を介して端子ＲＳと電気的に接続される。また、端子ＳＬｂはトランジスタＴｒ３を介して端子ＳＬと電気的に接続され、端子ＲＳｂはトランジスタＴｒ４を介して端子ＲＳと電気的に接続される。具体的には、端子ＳＬａ［１］はトランジスタＴｒ１を介して端子ＳＬ［１］と電気的に接続され、端子ＲＳａ［１］はトランジスタＴｒ２を介して端子ＲＳ［１］と電気的に接続される。また、端子ＳＬａ［２］はトランジスタＴｒ１を介して端子ＳＬ［２］と電気的に接続され、端子ＲＳａ［２］はトランジスタＴｒ２を介して端子ＲＳ［２］と電気的に接続される。さらに、端子ＳＬｂ［１］はトランジスタＴｒ３を介して端子ＳＬ［１］乃至端子ＳＬ［４］と電気的に接続され、端子ＲＳｂ［１］はトランジスタＴｒ４を介して端子ＲＳ［１］乃至端子ＲＳ［４］と電気的に接続される。なお、端子ＳＬ［３］及び端子ＳＬ［４］、並びに端子ＲＳ［３］及び端子ＲＳ［４］は図１４には示していない。
【0187】
図１５は、図１１乃至図１４に示すレジスタ回路Ｒａの構成例を示す回路図である。レジスタ回路Ｒａは、トランジスタＴｒ１１、トランジスタＴｒ１２、トランジスタＴｒ１３、トランジスタＴｒ１４、トランジスタＴｒ１５、トランジスタＴｒ１６、トランジスタＴｒ１７、トランジスタＴｒ１８、トランジスタＴｒ２０、及びトランジスタＴｒ２２と、容量素子Ｃ１１及び容量素子Ｃ１２と、を有する。また、レジスタ回路Ｒａは、トランジスタＴｒ３１乃至トランジスタＴｒ３７と、容量素子Ｃ３１乃至容量素子Ｃ３３と、を有する。
【0188】
図１５に示すように、図１３に示すレジスタ回路Ｒａは、図６Ｃに示す構成の回路と、図８Ｂに示す構成の回路と、を有する構成とすることができる。つまり、図１５に示すレジスタ回路Ｒａは、図６Ｃに示す構成のレジスタ回路Ｒａに、図８Ｂに示す構成のバッファ回路ＢＵＦを設けた構成であるということができる。図１５に示す回路のうち、図８Ｂに示すバッファ回路ＢＵＦに対応する構成の回路を、バッファ回路ＢＵＦａとしている。
【0189】
端子Ｏ１ａは、トランジスタＴｒ３１のソース又はドレインの一方、及びトランジスタＴｒ３５のソース又はドレインの一方と電気的に接続される。端子ＦＮａは、トランジスタＴｒ３３のソース又はドレインの一方、及びトランジスタＴｒ３７のゲートと電気的に接続される。端子ＳＬ＿ＰＷＣａは、トランジスタＴｒ３６のソース又はドレインの一方と電気的に接続される。端子ＲＳ＿ＰＷＣａは、トランジスタＴｒ３２のソース又はドレインの一方と電気的に接続される。端子ＲＳ＿ＡＬＬａは、トランジスタＴｒ３４のソース又はドレインの一方、及び容量素子Ｃ３２の一方の電極と電気的に接続される。端子ＳＬａは、トランジスタＴｒ３６のソース又はドレインの他方、トランジスタＴｒ３７のソース又はドレインの一方、及び容量素子Ｃ３３の一方の電極と電気的に接続される。端子ＲＳａは、トランジスタＴｒ３２のソース又はドレインの他方、トランジスタＴｒ３４のソース又はドレインの他方、及び容量素子Ｃ３１の一方の電極と電気的に接続される。
【0190】
バッファ回路ＢＵＦａの動作方法の一例は、端子Ｏ１を端子Ｏ１ａ、端子ＦＮを端子ＦＮａ、端子ＳＬ＿ＰＷＣを端子ＳＬ＿ＰＷＣａ、端子ＲＳ＿ＰＷＣを端子ＲＳ＿ＰＷＣａ、端子ＲＳ＿ＡＬＬを端子ＲＳ＿ＡＬＬａと読み替えること等により、図８Ｂに示すバッファ回路ＢＵＦの動作方法の説明を参照することができる。
【0191】
図１６は、図１１乃至図１４に示すレジスタ回路Ｒｂの構成例を示す回路図である。図１６に示すレジスタ回路Ｒｂの構成は、トランジスタＴｒ１３が設けられていない点が、図１５に示す構成と異なる。また、端子ＣＬＫａ［ｉ１］、端子ＣＬＫａ［ｉ２］、端子ＲＳ＿Ｒａ、端子ＬＩＮａ、端子ＲＩＮａ、端子ＲＯＵＴａ、端子Ｏ１ａ、端子ＦＮａ、端子ＳＬ＿ＰＷＣａ、端子ＲＳ＿ＰＷＣａ、端子ＲＳ＿ＡＬＬａ、端子ＳＬａ、及び端子ＲＳａの代わりに、端子ＣＬＫｂ［ｊ１］、端子ＣＬＫｂ［ｊ２］、端子ＲＳ＿Ｒｂ、端子ＬＩＮｂ、端子ＲＩＮｂ、端子ＲＯＵＴｂ、端子Ｏ１ｂ、端子ＦＮｂ、端子ＳＬ＿ＰＷＣｂ、端子ＲＳ＿ＰＷＣｂ、端子ＲＳ＿ＡＬＬｂ、端子ＳＬｂ、及び端子ＲＳｂが電気的に接続される点が、図１５に示す構成と異なる。ここで、図１６に示す回路のうち、図８Ｂに示すバッファ回路ＢＵＦに対応する構成の回路を、バッファ回路ＢＵＦｂとしている。
【0192】
【0193】
バッファ回路ＢＵＦｂの動作方法の一例は、端子Ｏ１を端子Ｏ１ｂ、端子ＦＮを端子ＦＮｂ、端子ＳＬ＿ＰＷＣを端子ＳＬ＿ＰＷＣｂ、端子ＲＳ＿ＰＷＣを端子ＲＳ＿ＰＷＣｂ、端子ＲＳ＿ＡＬＬを端子ＲＳ＿ＡＬＬｂと読み替えること等により、図８Ｂに示すバッファ回路ＢＵＦの動作方法の説明を参照することができる。
【0194】
以上、ゲートドライバ回路３３が有するシフトレジスタ回路を図１１に示す構成とすることにより、レジスタ回路Ｒａが出力する信号が入力されるバッファ回路と、レジスタ回路Ｒｂが出力する信号が入力されるバッファ回路と、を異ならせることができる。
【0195】
〔動作方法の一例２〕
図１７及び図１８は、図１３に示す構成のシフトレジスタ回路の動作方法の一例を示す図である。ここで、図１７及び図１８は、図２Ｂ２に示す、読み出し期間である期間Ｔ２における動作方法の一例を示している。図１７は、第１のモードでの動作方法の一例であり、図１８は、第２のモードでの動作方法の一例である。
図１７及び図１８は、図１３に示す構成のシフトレジスタ回路の動作方法の一例を示す図である。ここで、図１７及び図１８は、図２Ｂ２に示す、読み出し期間である期間Ｔ２における動作方法の一例を示している。図１７は、第１のモードでの動作方法の一例であり、図１８は、第２のモードでの動作方法の一例である。
【0196】
図１７に示す動作は、端子ＳＬ＿ＰＷＣを端子ＳＬ＿ＰＷＣａと読み替え、端子ＲＳ＿ＰＷＣを端子ＲＳ＿ＰＷＣａと読み替えること等により、図９に示す動作の説明を参照することができる。図１８に示す動作は、端子ＳＬ＿ＰＷＣ［１］及び端子ＳＬ＿ＰＷＣ［２］を端子ＳＬ＿ＰＷＣｂ［１］と読み替え、端子ＳＬ＿ＰＷＣ［５］及び端子ＳＬ＿ＰＷＣ［６］を端子ＳＬ＿ＰＷＣｂ［２］と読み替え、端子ＲＳ＿ＰＷＣ［１］及び端子ＲＳ＿ＰＷＣ［２］を端子ＲＳ＿ＰＷＣｂ［１］と読み替え、端子ＲＳ＿ＰＷＣ［５］及び端子ＲＳ＿ＰＷＣ［６］を端子ＲＳ＿ＰＷＣｂ［２］と読み替えること等により、図１０に示す動作の説明を参照することができる。
【0197】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【0198】
【0199】
【0200】
［半導体装置１０Ａ］
図１９Ａに半導体装置１０Ａの断面図を示す。
図１９Ａに半導体装置１０Ａの断面図を示す。
【0201】
半導体装置１０Ａは、受光素子５０及び発光素子７０を有する。
【0202】
受光素子５０は、画素電極１１１、共通層１１２、活性層１１３、共通層１１４、及び共通電極１１５を有する。
【0203】
発光素子７０は、画素電極１９１、共通層１１２、発光層１９３、共通層１１４、及び共通電極１１５を有する。
【0204】
画素電極１１１、画素電極１９１、共通層１１２、活性層１１３、発光層１９３、共通層１１４、及び共通電極１１５は、それぞれ、単層構造であってもよく、積層構造であってもよい。
【0205】
画素電極１１１及び画素電極１９１は、絶縁層２１４上に位置する。画素電極１１１と画素電極１９１は、同一の材料及び同一の工程で形成することができる。
【0206】
共通層１１２は、画素電極１１１上及び画素電極１９１上に位置する。共通層１１２は、受光素子５０と発光素子７０に共通で用いられる層である。
【0207】
活性層１１３は、共通層１１２を介して、画素電極１１１と重なる。発光層１９３は、共通層１１２を介して、画素電極１９１と重なる。活性層１１３は、第１の有機化合物を有し、発光層１９３は、第１の有機化合物とは異なる第２の有機化合物を有する。
【0208】
共通層１１４は、共通層１１２上、活性層１１３上、及び発光層１９３上に位置する。共通層１１４は、受光素子５０と発光素子７０に共通で用いられる層である。
【0209】
共通電極１１５は、共通層１１２、活性層１１３、及び共通層１１４を介して、画素電極１１１と重なる部分を有する。また、共通電極１１５は、共通層１１２、発光層１９３、及び共通層１１４を介して、画素電極１９１と重なる部分を有する。共通電極１１５は、受光素子５０と発光素子７０に共通で用いられる層である。
【0210】
本実施の形態の半導体装置では、受光素子５０の活性層１１３に有機化合物を用いる。受光素子５０は、活性層１１３以外の層を、発光素子７０（ＥＬ素子）と共通の構成にすることができる。そのため、発光素子７０の作製工程に、活性層１１３を成膜する工程を追加するのみで、発光素子７０の形成と並行して受光素子５０を形成することができる。また、発光素子７０と受光素子５０とを同一基板上に形成することができる。したがって、作製工程を大幅に増やすことなく、半導体装置に受光素子５０を内蔵することができる。
【0211】
半導体装置１０Ａでは、受光素子５０の活性層１１３と、発光素子７０の発光層１９３と、を作り分ける以外は、受光素子５０と発光素子７０が共通の構成である例を示す。ただし、受光素子５０と発光素子７０の構成はこれに限定されない。受光素子５０と発光素子７０は、活性層１１３と発光層１９３のほかにも、互いに作り分ける層を有していてもよい（後述の半導体装置１０Ｄ、半導体装置１０Ｅ、半導体装置１０Ｆ参照）。受光素子５０と発光素子７０は、共通で用いられる層（共通層）を１層以上有することが好ましい。これにより、作製工程を大幅に増やすことなく、半導体装置に受光素子５０を内蔵することができる。
【0212】
半導体装置１０Ａは、一対の基板（基板１５１及び基板１５２）間に、受光素子５０、発光素子７０、トランジスタ５１、及びトランジスタ７１等を有する。
【0213】
基板１５１の外側には、接着層１５０が設けられる。接着層１５０により、半導体装置１０Ａを物体に固定できる。接着層１５０として、剥離が可能な接着剤を用いてもよい。さらに、剥離した後に再度接着が可能な接着剤を用いてもよい。接着層１５０として、エポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラル）樹脂、ＥＶＡ（エチレンビニルアセテート）樹脂等を用いることができる。特に、エポキシ樹脂等の透湿性が低い材料が好ましい。また、二液混合型の樹脂を用いてもよい。また、接着シート等を用いてもよい。
【0214】
受光素子５０において、画素電極１１１と共通電極１１５の間に位置する共通層１１２、活性層１１３、及び共通層１１４は、有機層（有機化合物を含む層）ということもできる。画素電極１１１は赤外光を反射する機能を有することが好ましい。画素電極１１１の端部は隔壁２１６によって覆われている。共通電極１１５は赤外光を透過する機能を有する。
【0215】
受光素子５０は、光を検知する機能を有する。具体的には、受光素子５０は、半導体装置１０Ａの外部から入射される光２５を受光し、電気信号に変換する機能を有する。光２５は、発光素子７０の発光を検出対象物が反射した光ということもできる。また、光２５は、後述するレンズを介して受光素子５０に入射してもよい。
【0216】
基板１５２の基板１５１側の面には、遮光層ＢＭが設けられている。遮光層ＢＭは、受光素子５０と重なる位置及び発光素子７０と重なる位置に開口を有する。遮光層ＢＭを設けることで、受光素子５０が光を検出する範囲を制御することができる。
【0217】
遮光層ＢＭとしては、発光素子からの発光を遮る材料を用いることができる。遮光層ＢＭは、赤外光を吸収することが好ましい。遮光層ＢＭとして、例えば、金属材料、又は、顔料（カーボンブラック等）もしくは染料を含む樹脂材料等を用いてブラックマトリクスを形成することができる。
【0218】
ここで、発光素子７０が発し、検出対象物によって反射された光を受光素子５０により検出することで、半導体装置１０Ａは検出対象物を検出することができる。しかし、発光素子７０の発光が、半導体装置１０Ａ内で反射され、検出対象物を介さずに、受光素子５０に入射されてしまう場合がある。遮光層ＢＭは、このような迷光の影響を抑制することができる。例えば、遮光層ＢＭが設けられていない場合、発光素子７０が発した光１２３ａは、基板１５２で反射され、反射光１２３ｂが受光素子５０に入射することがある。遮光層ＢＭを設けることで、反射光１２３ｂが受光素子５０に入射することを抑制できる。これにより、ノイズを低減し、受光素子５０を用いたセンサの感度を高めることができる。
【0219】
発光素子７０において、それぞれ画素電極１９１及び共通電極１１５の間に位置する共通層１１２、発光層１９３、及び共通層１１４は、ＥＬ層ということもできる。画素電極１９１は赤外光を反射する機能を有することが好ましい。画素電極１９１の端部は隔壁２１６によって覆われている。画素電極１１１と画素電極１９１とは隔壁２１６によって互いに電気的に絶縁されている。共通電極１１５は赤外光を透過する機能を有する。
【0220】
発光素子７０は、赤外光を発する機能を有する。具体的には、発光素子７０は、画素電極１９１と共通電極１１５との間に電圧を印加することで、基板１５２側に光を射出する電界発光素子である（光２３参照）。
【0221】
発光層１９３は、受光素子５０の受光領域と重ならないように形成されることが好ましい。これにより、発光層１９３が光２５を吸収することを抑制でき、受光素子５０に照射される光量を多くすることができる。
【0222】
画素電極１１１は、絶縁層２１４に設けられた開口を介して、トランジスタ５１が有するソース又はドレインと電気的に接続される。画素電極１１１の端部は、隔壁２１６によって覆われている。
【0223】
画素電極１９１は、絶縁層２１４に設けられた開口を介して、トランジスタ７１が有するソース又はドレインと電気的に接続される。画素電極１９１の端部は、隔壁２１６によって覆われている。トランジスタ７１は、発光素子７０の動作を制御する機能を有する。
【0224】
トランジスタ５１とトランジスタ７１とは、同一の層（図１９Ａでは基板１５１）上に接している。
【0225】
受光素子５０と電気的に接続される回路の少なくとも一部は、発光素子７０と電気的に接続される回路と同一の材料及び同一の工程で形成されることが好ましい。これにより、２つの回路を別々に形成する場合に比べて、半導体装置の厚さを薄くすることができ、また、作製工程を簡略化できる。
【0226】
受光素子５０及び発光素子７０は、それぞれ、保護層１９５に覆われていることが好ましい。図１９Ａでは、保護層１９５が、共通電極１１５上に接して設けられている。保護層１９５を設けることで、受光素子５０及び発光素子７０に水等の不純物が入り込むことを抑制し、受光素子５０及び発光素子７０の信頼性を高めることができる。また、接着層１４２によって、保護層１９５と基板１５２とが貼り合わされている。
【0227】
［半導体装置１０Ｂ］
図１９Ｂに半導体装置１０Ｂの断面図を示す。なお、以降の半導体装置の説明において、先に説明した半導体装置と同様の構成については、説明を省略することがある。
図１９Ｂに半導体装置１０Ｂの断面図を示す。なお、以降の半導体装置の説明において、先に説明した半導体装置と同様の構成については、説明を省略することがある。
【0228】
図１９Ｂに示す半導体装置１０Ｂは、基板１５１、基板１５２、及び隔壁２１６を有さず、基板１５３、基板１５４、接着層１５５、絶縁層２１２、及び隔壁２１７を有する点で、半導体装置１０Ａと異なる。
【0229】
基板１５３の外側には、接着層１５０が設けられる。接着層１５０により、半導体装置１０Ｂを物体に固定できる。
【0230】
基板１５３と絶縁層２１２とは接着層１５５によって貼り合わされている。基板１５４と保護層１９５とは接着層１４２によって貼り合わされている。
【0231】
半導体装置１０Ｂは、作製基板上に形成された絶縁層２１２、トランジスタ５１、トランジスタ７１、受光素子５０、及び発光素子７０等を、基板１５３上に転置することで作製される構成である。基板１５３及び基板１５４は、それぞれ、可撓性を有することが好ましい。これにより、半導体装置１０Ｂの可撓性を高めることができる。例えば、基板１５３及び基板１５４には、それぞれ、樹脂を用いることが好ましい。
【0232】
基板１５３及び基板１５４としては、それぞれ、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）等のポリエステル樹脂、ポリアクリロニトリル樹脂、アクリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート（ＰＣ）樹脂、ポリエーテルスルホン（ＰＥＳ）樹脂、ポリアミド樹脂（ナイロン、アラミド等）、ポリシロキサン樹脂、シクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリウレタン樹脂、ポリ塩化ビニル樹脂、ポリ塩化ビニリデン樹脂、ポリプロピレン樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）樹脂、ＡＢＳ樹脂、セルロースナノファイバー等を用いることができる。基板１５３及び基板１５４の一方又は双方に、可撓性を有する程度の厚さのガラスを用いてもよい。
【0233】
本実施の形態の半導体装置が有する基板には、光学等方性が高いフィルムを用いてもよい。光学等方性が高いフィルムとしては、トリアセチルセルロース（ＴＡＣ、セルローストリアセテートともいう）フィルム、シクロオレフィンポリマー（ＣＯＰ）フィルム、シクロオレフィンコポリマー（ＣＯＣ）フィルム、及びアクリルフィルム等が挙げられる。
【0234】
隔壁２１７は、発光素子が発した光を吸収することが好ましい。隔壁２１７として、例えば、顔料もしくは染料を含む樹脂材料等を用いてブラックマトリクスを形成することができる。また、茶色レジスト材料を用いることにより、着色された絶縁層で隔壁２１７を構成することができる。
【0235】
発光素子７０が発した光１２３ｃは、基板１５４及び隔壁２１７で反射され、反射光１２３ｄが受光素子５０に入射することがある。また、光１２３ｃが隔壁２１７を透過し、トランジスタ又は配線等で反射されることで、反射光が受光素子５０に入射することがある。隔壁２１７によって光１２３ｃが吸収されることで、反射光１２３ｄが受光素子５０に入射することを抑制できる。これにより、ノイズを低減し、受光素子５０を用いたセンサの感度を高めることができる。
【0236】
隔壁２１７は、少なくとも、受光素子５０が検知する光の波長を吸収することが好ましい。例えば、発光素子７０が発する緑色の光を受光素子５０が検知する場合、隔壁２１７は、少なくとも緑色の光を吸収することが好ましい。例えば、隔壁２１７が、赤色のカラーフィルタを有すると、緑色の光１２３ｃを吸収することができ、反射光１２３ｄが受光素子５０に入射することを抑制できる。
【0237】
［半導体装置１０Ｃ］
図１９Ｃに半導体装置１０Ｃの断面図を示す。
図１９Ｃに半導体装置１０Ｃの断面図を示す。
【0238】
半導体装置１０Ｃは、受光素子５０上及び発光素子７０上に保護層１９５を有さない点で、半導体装置１０Ｂと異なる。半導体装置１０Ｃは、接着層１４２によって、共通電極１１５と基板１５４とが貼り合わされている。
【0239】
【0240】
半導体装置１０Ｄは、共通層１１４を有さず、バッファ層１８４及びバッファ層１９４を有する点で、半導体装置１０Ｂと異なる。バッファ層１８４及びバッファ層１９４は、それぞれ、単層構造であってもよく、積層構造であってもよい。
【0241】
半導体装置１０Ｄにおいて、受光素子５０は、画素電極１１１、共通層１１２、活性層１１３、バッファ層１８４、及び共通電極１１５を有する。また、半導体装置１０Ｄにおいて、発光素子７０は、画素電極１９１、共通層１１２、発光層１９３、バッファ層１９４、及び共通電極１１５を有する。
【0242】
半導体装置１０Ｅは、共通層１１２を有さず、バッファ層１８２及びバッファ層１９２を有する点で、半導体装置１０Ｂと異なる。バッファ層１８２及びバッファ層１９２は、それぞれ、単層構造であってもよく、積層構造であってもよい。
【0243】
半導体装置１０Ｅにおいて、受光素子５０は、画素電極１１１、バッファ層１８２、活性層１１３、共通層１１４、及び共通電極１１５を有する。また、半導体装置１０Ｅにおいて、発光素子７０は、画素電極１９１、バッファ層１９２、発光層１９３、共通層１１４、及び共通電極１１５を有する。
【0244】
半導体装置１０Ｆは、共通層１１２及び共通層１１４を有さず、バッファ層１８２、バッファ層１８４、バッファ層１９２、及びバッファ層１９４を有する点で、半導体装置１０Ａと異なる。
【0245】
半導体装置１０Ｆにおいて、受光素子５０は、画素電極１１１、バッファ層１８２、活性層１１３、バッファ層１８４、及び共通電極１１５を有する。また、半導体装置１０Ｆにおいて、発光素子７０は、画素電極１９１、バッファ層１９２、発光層１９３、バッファ層１９４、及び共通電極１１５を有する。
【0246】
受光素子５０と発光素子７０の作製において、活性層１１３と発光層１９３を作り分けるだけでなく、他の層も作り分けることができる。
【0247】
半導体装置１０Ｄでは、共通電極１１５と活性層１１３との間のバッファ層１８４と、共通電極１１５と発光層１９３との間のバッファ層１９４とを作り分ける例を示す。バッファ層１９４としては、例えば、電子注入層及び電子輸送層の一方又は双方を形成することができる。
【0248】
半導体装置１０Ｅでは、画素電極１１１と活性層１１３との間のバッファ層１８２と、画素電極１９１と発光層１９３との間のバッファ層１９２とを作り分ける例を示す。バッファ層１９２としては、例えば、正孔注入層及び正孔輸送層の一方又は双方を形成することができる。
【0249】
半導体装置１０Ｆでは、受光素子５０及び発光素子７０が、一対の電極（画素電極１１１又は画素電極１９１と共通電極１１５）間に共通の層を有さない例を示す。半導体装置１０Ｆが有する受光素子５０及び発光素子７０は、絶縁層２１４上に画素電極１１１と画素電極１９１を同一の材料及び同一の工程で形成し、画素電極１１１上にバッファ層１８２、活性層１１３、及びバッファ層１８４を形成し、画素電極１９１上にバッファ層１９２、発光層１９３、及びバッファ層１９４を形成した後、画素電極１１１、バッファ層１８２、活性層１１３、バッファ層１８４、画素電極１９１、バッファ層１９２、発光層１９３、及びバッファ層１９４を覆うように共通電極１１５を形成することで作製できる。なお、バッファ層１８２、活性層１１３、及びバッファ層１８４の積層構造と、バッファ層１９２、発光層１９３、及びバッファ層１９４の積層構造の作製順は特に限定されない。例えば、バッファ層１８２、活性層１１３、及びバッファ層１８４を作製した後に、バッファ層１９２、発光層１９３、及びバッファ層１９４を作製してもよい。逆に、バッファ層１８２、活性層１１３、及びバッファ層１８４を作製する前に、バッファ層１９２、発光層１９３、及びバッファ層１９４を作製してもよい。また、バッファ層１８２、バッファ層１９２、活性層１１３、発光層１９３、等の順に交互に作製してもよい。
【0250】
【0251】
［半導体装置１００Ａ］
図２１に、半導体装置１００Ａの断面図を示す。
図２１に、半導体装置１００Ａの断面図を示す。
【0252】
半導体装置１００Ａは、基板１５２と基板１５１とが貼り合わされた構成を有する。
【0253】
半導体装置１００Ａは、画素部３０、回路１６４等を有する。図２１は、半導体装置１００Ａの、回路１６４を含む領域の一部、画素部３０を含む領域の一部、及び、端部を含む領域の一部をそれぞれ切断したときの断面の一例を示している。
【0254】
回路１６４としては、例えば、実施の形態１に示すゲートドライバ回路３３、ＣＤＳ回路３５、及びデータドライバ回路３６を用いることができる。画素部３０と、回路１６４を同一基板上に形成することにより、別途回路としてシリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置の部品点数を削減することができる。
【0255】
図２１に示す半導体装置１００Ａは、基板１５１と基板１５２の間に、トランジスタ２０１、トランジスタ２０５、トランジスタ２０６、発光素子７０、受光素子５０等を有する。
【0256】
基板１５２と絶縁層２１４は接着層１４２を介して接着されている。発光素子７０及び受光素子５０の封止には、固体封止構造又は中空封止構造等が適用できる。図２１では、基板１５２、接着層１４２、及び絶縁層２１４に囲まれた空間１４３が、不活性ガス（窒素やアルゴン等）で充填されており、中空封止構造が適用されている。接着層１４２は、発光素子７０と重ねて設けられていてもよい。また、基板１５２、接着層１４２、及び絶縁層２１４に囲まれた空間１４３を、接着層１４２とは異なる樹脂で充填してもよい。
【0257】
発光素子７０は、絶縁層２１４側から画素電極１９１、共通層１１２、発光層１９３、共通層１１４、及び共通電極１１５の順に積層された積層構造を有する。画素電極１９１は、絶縁層２１４に設けられた開口を介して、トランジスタ２０６が有する導電層２２２ｂと接続されている。トランジスタ２０６は、発光素子７０の動作を制御する機能を有する。画素電極１９１の端部は、隔壁２１６によって覆われている。画素電極１９１は赤外光を反射する材料を含み、共通電極１１５は赤外光を透過する材料を含む。
【0258】
受光素子５０は、絶縁層２１４側から画素電極１１１、共通層１１２、活性層１１３、共通層１１４、及び共通電極１１５の順に積層された積層構造を有する。画素電極１１１は、絶縁層２１４に設けられた開口を介して、トランジスタ２０５が有する導電層２２２ｂと電気的に接続されている。画素電極１１１の端部は、隔壁２１６によって覆われている。画素電極１１１は赤外光を反射する材料を含み、共通電極１１５は赤外光を透過する材料を含む。
【0259】
発光素子７０が発する光は、基板１５２側に射出される。また、受光素子５０には、基板１５２及び空間１４３を介して、光が入射する。基板１５２には、赤外光に対する透過性が高い材料を用いることが好ましい。
【0260】
画素電極１１１及び画素電極１９１は同一の材料及び同一の工程で作製することができる。共通層１１２、共通層１１４、及び共通電極１１５は、受光素子５０と発光素子７０との双方に用いられる。受光素子５０と発光素子７０とは、活性層１１３と発光層１９３の構成が異なる以外は全て共通の構成とすることができる。これにより、作製工程を大幅に増やすことなく、半導体装置１００Ａに受光素子５０を内蔵することができる。
【0261】
基板１５２の基板１５１側の面には、遮光層ＢＭが設けられている。遮光層ＢＭは、受光素子５０と重なる位置及び発光素子７０と重なる位置に開口を有する。遮光層ＢＭを設けることで、受光素子５０が光を検出する範囲を制御することができる。また、遮光層ＢＭを有することで、検出対象物を介さずに、発光素子７０から受光素子５０に光が直接入射することを抑制できる。したがって、ノイズが少なく感度の高いセンサを実現できる。
【0262】
トランジスタ２０１、トランジスタ２０５、及びトランジスタ２０６は、いずれも基板１５１上に形成されている。これらのトランジスタは、同一の材料及び同一の工程により作製することができる。
【0263】
基板１５１上には、絶縁層２１１、絶縁層２１３、絶縁層２１５、及び絶縁層２１４がこの順で設けられている。絶縁層２１１は、その一部が各トランジスタのゲート絶縁層として機能する。絶縁層２１３は、その一部が各トランジスタのゲート絶縁層として機能する。絶縁層２１５は、トランジスタを覆って設けられる。絶縁層２１４は、トランジスタを覆って設けられ、平坦化層としての機能を有する。なお、ゲート絶縁層の数及びトランジスタを覆う絶縁層の数は限定されず、それぞれ単層であっても２層以上であってもよい。
【0264】
トランジスタを覆う絶縁層の少なくとも一層に、水や水素等の不純物が拡散しにくい材料を用いることが好ましい。これにより、絶縁層をバリア層として機能させることができる。このような構成とすることで、トランジスタに外部から不純物が拡散することを効果的に抑制でき、半導体装置の信頼性を高めることができる。
【0265】
絶縁層２１１、絶縁層２１３、及び絶縁層２１５としては、それぞれ、無機絶縁膜を用いることが好ましい。無機絶縁膜としては、例えば、窒化シリコン膜、酸化窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜等の無機絶縁膜を用いることができる。また、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜、及び酸化ネオジム膜等を用いてもよい。また、上述の絶縁膜を２以上積層して用いてもよい。
【0266】
ここで、有機絶縁膜は、無機絶縁膜に比べてバリア性が低いことが多い。そのため、有機絶縁膜は、半導体装置１００Ａの端部近傍に開口を有することが好ましい。これにより、半導体装置１００Ａの端部から有機絶縁膜を介して不純物が入り込むことを抑制することができる。又は、有機絶縁膜の端部が半導体装置１００Ａの端部よりも内側に来るように有機絶縁膜を形成し、半導体装置１００Ａの端部に有機絶縁膜が露出しないようにしてもよい。
【0267】
平坦化層として機能する絶縁層２１４には、有機絶縁膜が好適である。有機絶縁膜に用いることができる材料としては、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、及びこれら樹脂の前駆体等が挙げられる。
【0268】
図２１に示す領域２２８では、絶縁層２１４に開口が形成されている。これにより、絶縁層２１４に有機絶縁膜を用いる場合であっても、絶縁層２１４を介して外部から画素部３０に不純物が入り込むことを抑制できる。したがって、半導体装置１００Ａの信頼性を高めることができる。
【0269】
トランジスタ２０１、トランジスタ２０５、及びトランジスタ２０６は、ゲートとして機能する導電層２２１、ゲート絶縁層として機能する絶縁層２１１、ソース及びドレインとして機能する導電層２２２ａ及び導電層２２２ｂ、半導体層２３１、ゲート絶縁層として機能する絶縁層２１３、並びに、ゲートとして機能する導電層２２３を有する。ここでは、同一の導電膜を加工して得られる複数の層に、同じハッチングパターンを付している。絶縁層２１１は、導電層２２１と半導体層２３１との間に位置する。絶縁層２１３は、導電層２２３と半導体層２３１との間に位置する。
【0270】
本実施の形態の半導体装置が有するトランジスタの構造は特に限定されない。例えば、プレーナ型のトランジスタ、スタガ型のトランジスタ、逆スタガ型のトランジスタ等を用いることができる。また、トップゲート型又はボトムゲート型のいずれのトランジスタ構造としてもよい。又は、チャネルが形成される半導体層の上下にゲートが設けられていてもよい。
【0271】
トランジスタ２０１、トランジスタ２０５、及びトランジスタ２０６には、チャネルが形成される半導体層を２つのゲートで挟持する構成が適用されている。２つのゲートを接続し、これらに同一の信号を供給することによりトランジスタを動作させてもよい。又は、２つのゲートのうち、一方に閾値電圧を制御するための電位を与え、他方に動作のための電位を与えることで、トランジスタの閾値電圧を制御してもよい。
【0272】
トランジスタに用いる半導体材料の結晶性についても特に限定されず、非晶質半導体、結晶性を有する半導体（微結晶半導体、多結晶半導体、単結晶半導体、又は一部に結晶領域を有する半導体）のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。
【0273】
トランジスタの半導体層は、金属酸化物（酸化物半導体ともいう）を有することが好ましい。又は、トランジスタの半導体層は、シリコンを有していてもよい。シリコンとしては、アモルファスシリコン、結晶性のシリコン（低温ポリシリコン、単結晶シリコン等）等が挙げられる。
【0274】
半導体層は、例えば、インジウムと、Ｍ（Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、及びマグネシウムから選ばれた一種又は複数種）と、亜鉛と、を有することが好ましい。特に、Ｍは、アルミニウム、ガリウム、イットリウム、及びスズから選ばれた一種又は複数種であることが好ましい。
【0275】
特に、半導体層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＧＺＯとも記す）を用いることが好ましい。
【0276】
半導体層がＩｎ－Ｍ－Ｚｎ酸化物の場合、Ｉｎ－Ｍ－Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットは、Ｉｎの原子数比がＭの原子数比以上であることが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：２：５等が挙げられる。
【0277】
スパッタリングターゲットとしては、多結晶の酸化物を含むターゲットを用いると、結晶性を有する半導体層を形成しやすくなるため好ましい。なお、成膜される半導体層の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、半導体層に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される半導体層の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。
【0278】
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３又はその近傍と記載する場合、Ｉｎの原子数比を４としたとき、Ｇａの原子数比が１以上３以下であり、Ｚｎの原子数比が２以上４以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：６又はその近傍であると記載する場合、Ｉｎの原子数比を５としたときに、Ｇａの原子数比が０．１より大きく２以下であり、Ｚｎの原子数比が５以上７以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１又はその近傍であると記載する場合、Ｉｎの原子数比を１としたときに、Ｇａの原子数比が０．１より大きく２以下であり、Ｚｎの原子数比が０．１より大きく２以下である場合を含む。
【0279】
回路１６４が有するトランジスタと、画素部３０が有するトランジスタは、同じ構造であってもよく、異なる構造であってもよい。回路１６４が有する複数のトランジスタの構造は、全て同じであってもよく、２種類以上あってもよい。同様に、画素部３０が有する複数のトランジスタの構造は、全て同じであってもよく、２種類以上あってもよい。
【0280】
基板１５１の外側には接着層１５０が設けられる。接着層１５０により、半導体装置１００Ａを物体に固定できる。
【0281】
基板１５２の外側には各種光学部材を配置することができる。光学部材としては、偏光板、位相差板、光拡散層（拡散フィルム等）、反射防止層、及び集光フィルム等が挙げられる。また、基板１５２の外側には、ゴミの付着を抑制する帯電防止膜、汚れを付着しにくくする撥水性の膜、使用に伴う傷の発生を抑制するハードコート膜、衝撃吸収層等を配置してもよい。
【0282】
基板１５１及び基板１５２には、それぞれ、ガラス、石英、セラミック、サファイア、樹脂等を用いることができる。基板１５１及び基板１５２に可撓性を有する材料を用いると、半導体装置の可撓性を高めることができる。
【0283】
接着層１４２、接着層１５５としては、紫外線硬化型等の光硬化型接着剤、反応硬化型接着剤、熱硬化型接着剤、嫌気型接着剤等の各種硬化型接着剤を用いることができる。これら接着剤としてはエポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラル）樹脂、ＥＶＡ（エチレンビニルアセテート）樹脂等が挙げられる。特に、エポキシ樹脂等の透湿性が低い材料が好ましい。また、二液混合型の樹脂を用いてもよい。また、接着シート等を用いてもよい。
【0284】
発光素子７０は、トップエミッション型、ボトムエミッション型、デュアルエミッション型等がある。光を取り出す側の電極には、赤外光を透過する導電膜を用いる。また、光を取り出さない側の電極には、赤外光を反射する導電膜を用いることが好ましい。
【0285】
発光素子７０は少なくとも発光層１９３を有する。発光素子７０は、発光層１９３以外の層として、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、又はバイポーラ性の物質（電子輸送性及び正孔輸送性が高い物質）等を含む層をさらに有していてもよい。例えば、共通層１１２は、正孔注入層及び正孔輸送層の一方又は双方を有することが好ましい。例えば、共通層１１４は、電子輸送層及び電子注入層の一方又は双方を有することが好ましい。
【0286】
共通層１１２、発光層１９３、及び共通層１１４には低分子系化合物及び高分子系化合物のいずれを用いることもでき、無機化合物を含んでいてもよい。共通層１１２、発光層１９３、及び共通層１１４を構成する層は、それぞれ、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法等の方法で形成することができる。
【0287】
発光層１９３は、発光材料として、量子ドット等の無機化合物を有していてもよい。
【0288】
受光素子５０の活性層１１３は、半導体を含む。当該半導体としては、シリコン等の無機半導体、及び、有機化合物を含む有機半導体が挙げられる。本実施の形態では、活性層１１３が有する半導体として、有機半導体を用いる例を示す。有機半導体を用いることで、発光素子７０の発光層１９３と、受光素子５０の活性層１１３と、を同じ方法（例えば、真空蒸着法）で形成することができ、製造装置を共通化できるため好ましい。
【0289】
活性層１１３が有するｎ型半導体の材料としては、フラーレン（例えばＣ６０、Ｃ７０等）又はその誘導体等の電子受容性の有機半導体材料が挙げられる。また、活性層１１３が有するｐ型半導体の材料としては、銅（ＩＩ）フタロシアニン（Ｃｏｐｐｅｒ（ＩＩ） ｐｈｔｈａｌｏｃｙａｎｉｎｅ；ＣｕＰｃ）やテトラフェニルジベンゾペリフランテン（Ｔｅｔｒａｐｈｅｎｙｌｄｉｂｅｎｚｏｐｅｒｉｆｌａｎｔｈｅｎｅ；ＤＢＰ）等の電子供与性の有機半導体材料が挙げられる。
【0290】
例えば、活性層１１３は、ｎ型半導体とｐ型半導体と共蒸着して形成することが好ましい。
【0291】
トランジスタのゲート、ソース及びドレインのほか、半導体装置を構成する各種配線及び電極等の導電層に用いることのできる材料としては、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステン等の金属、又はこれを主成分とする合金等が挙げられる。これらの材料を含む膜を単層で、又は積層構造として用いることができる。
【0292】
また、透光性を有する導電材料としては、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを含む酸化亜鉛等の導電性酸化物又はグラフェンを用いることができる。又は、金、銀、白金、マグネシウム、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、パラジウム、又はチタン等の金属材料や、該金属材料を含む合金材料を用いることができる。又は、該金属材料の窒化物（例えば、窒化チタン）等を用いてもよい。なお、金属材料、合金材料（又はそれらの窒化物）を用いる場合には、透光性を有する程度に薄くすることが好ましい。また、上記材料の積層膜を導電層として用いることができる。例えば、銀とマグネシウムの合金とインジウムスズ酸化物の積層膜等を用いると、導電性を高めることができるため好ましい。これらは、半導体装置を構成する各種配線及び電極等の導電層や、表示素子が有する導電層（画素電極や共通電極として機能する導電層）にも用いることができる。
【0293】
各絶縁層に用いることのできる絶縁材料としては、例えば、アクリル樹脂、エポキシ樹脂等の樹脂、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料が挙げられる。
【0294】
［半導体装置１００Ｂ］
図２２に、半導体装置１００Ｂの断面図を示す。
図２２に、半導体装置１００Ｂの断面図を示す。
【0295】
半導体装置１００Ｂは、基板１５１及び基板１５２を有さず、基板１５３、基板１５４、接着層１５５、絶縁層２１２、及び保護層１９５を有する点で、半導体装置１００Ａと異なる。
【0296】
基板１５３と絶縁層２１２とは接着層１５５によって貼り合わされている。基板１５４と保護層１９５とは接着層１４２によって貼り合わされている。接着層１４２は、受光素子５０及び発光素子７０とそれぞれ重ねて設けられており、半導体装置１００Ｂには、固体封止構造が適用されている。
【0297】
半導体装置１００Ｂは、作製基板上で形成された絶縁層２１２、トランジスタ２０１、トランジスタ２０５、トランジスタ２０６、受光素子５０、及び発光素子７０等を、基板１５３上に転置することで作製される構成である。基板１５３及び基板１５４は、それぞれ、可撓性を有することが好ましい。これにより、半導体装置１００Ｂの可撓性を高めることができる。
【0298】
基板１５３の外側にば接着層１５０が設けられる。接着層１５０により、半導体装置１００Ｂを物体に固定できる。
【0299】
絶縁層２１２には、絶縁層２１１、絶縁層２１３、及び絶縁層２１５に用いることができる無機絶縁膜を用いることができる。
【0300】
受光素子５０及び発光素子７０を覆う保護層１９５を設けることで、受光素子５０及び発光素子７０に水等の不純物が入り込むことを抑制し、受光素子５０及び発光素子７０の信頼性を高めることができる。
【0301】
半導体装置１００Ｂの端部近傍の領域２２８において、絶縁層２１４の開口を介して、絶縁層２１５と保護層１９５とが互いに接することが好ましい。特に、絶縁層２１５が有する無機絶縁膜と保護層１９５が有する無機絶縁膜とが互いに接することが好ましい。これにより、有機絶縁膜を介して外部から半導体装置１００Ｂに不純物が入り込むことを抑制することができる。したがって、半導体装置１００Ｂの信頼性を高めることができる。
【0302】
保護層１９５は、有機絶縁膜と無機絶縁膜との積層構造であってもよい。このとき、有機絶縁膜の端部よりも無機絶縁膜の端部を外側に延在させることが好ましい。
【0303】
［半導体装置１００Ｃ］
図２３Ａに、半導体装置１００Ｃの断面図を示す。
図２３Ａに、半導体装置１００Ｃの断面図を示す。
【0304】
半導体装置１００Ｃは、トランジスタの構造が、半導体装置１００Ｂと異なる。
【0305】
半導体装置１００Ｃは、基板１５３上に、トランジスタ２０８、トランジスタ２０９、及びトランジスタ２１０を有する。
【0306】
トランジスタ２０８、トランジスタ２０９、及びトランジスタ２１０は、ゲートとして機能する導電層２２１、ゲート絶縁層として機能する絶縁層２１１、チャネル形成領域２３１ｉ及び一対の低抵抗領域２３１ｎを有する半導体層、一対の低抵抗領域２３１ｎの一方と接続する導電層２２２ａ、一対の低抵抗領域２３１ｎの他方と接続する導電層２２２ｂ、ゲート絶縁層として機能する絶縁層２２５、ゲートとして機能する導電層２２３、並びに、導電層２２３を覆う絶縁層２１５を有する。絶縁層２１１は、導電層２２１とチャネル形成領域２３１ｉとの間に位置する。絶縁層２２５は、導電層２２３とチャネル形成領域２３１ｉとの間に位置する。
【0307】
導電層２２２ａ及び導電層２２２ｂは、それぞれ、絶縁層２２５及び絶縁層２１５に設けられた開口を介して低抵抗領域２３１ｎと接続される。導電層２２２ａ及び導電層２２２ｂのうち、一方はソースとして機能し、他方はドレインとして機能する。
【0308】
発光素子７０の画素電極１９１は、導電層２２２ｂを介してトランジスタ２０８の一対の低抵抗領域２３１ｎの他方と電気的に接続される。
【0309】
受光素子５０の画素電極１１１は、導電層２２２ｂを介してトランジスタ２０９の一対の低抵抗領域２３１ｎの他方と電気的に接続される。
【0310】
図２３Ａでは、絶縁層２２５が半導体層の上面及び側面を覆う例を示す。一方、図２３Ｂでは、絶縁層２２５は、半導体層２３１のチャネル形成領域２３１ｉと重なり、低抵抗領域２３１ｎとは重ならない。例えば、導電層２２３をマスクに絶縁層２２５を加工することで、図２３Ｂに示す構造を作製できる。図２３Ｂでは、絶縁層２２５及び導電層２２３を覆って絶縁層２１５が設けられ、絶縁層２１５の開口を介して、導電層２２２ａ及び導電層２２２ｂがそれぞれ低抵抗領域２３１ｎと接続されている。さらに、トランジスタを覆う絶縁層２１８を設けてもよい。
【0311】
［金属酸化物］
以下では、半導体層に適用可能な金属酸化物について説明する。
以下では、半導体層に適用可能な金属酸化物について説明する。
【0312】
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。例えば、亜鉛酸窒化物（ＺｎＯＮ）等の窒素を有する金属酸化物を、半導体層に用いてもよい。
【0313】
半導体層には、キャリア濃度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア濃度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性という。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【0314】
特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。金属酸化物中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。
【0315】
酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
【0316】
よって、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素等の不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
【0317】
また、チャネル形成領域の金属酸化物のキャリア濃度は、１×１０１８ｃｍ－３以下であることが好ましく、１×１０１７ｃｍ－３未満であることがより好ましく、１×１０１６ｃｍ－３未満であることがさらに好ましく、１×１０１３ｃｍ－３未満であることがさらに好ましく、１×１０１２ｃｍ－３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０－９ｃｍ－３とすることができる。
【0318】
本明細書等において、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能又は材料の構成の一例を表す。
【0319】
例えば、半導体層にはＣＡＣ－ＯＳを用いることができる。
【0320】
ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの半導体層に用いる場合、導電性の機能は、キャリアとなる電子（又はホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【0321】
また、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【0322】
また、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
【0323】
また、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
【0324】
すなわち、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、又は金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
【0325】
酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、及び非晶質酸化物半導体等がある。
【0326】
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
【0327】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形及び七角形等の格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化すること等によって、歪みを許容することができるためである。
【0328】
また、ＣＡＡＣ－ＯＳは、インジウム、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
【0329】
ＣＡＡＣ－ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成等によって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損（ＶＯ：ｏｘｙｇｅｎ ｖａｃａｎｃｙともいう。）等）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ－ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
【0330】
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【0331】
なお、インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、インジウム－ガリウム－亜鉛酸化物（以下、ＩＧＺＯ）は、上述のナノ結晶とすることで安定な構造をとる場合がある。特に、ＩＧＺＯは、大気中では結晶成長がし難い傾向があるため、大きな結晶（ここでは、数ｍｍの結晶、又は数ｃｍの結晶）よりも小さな結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。
【0332】
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ－ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。すなわち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、結晶性が低い。
【0333】
酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
【0334】
半導体層として機能する金属酸化物膜は、不活性ガス及び酸素ガスのいずれか一方又は双方を用いて成膜することができる。なお、金属酸化物膜の成膜時における酸素の流量比（酸素分圧）に、特に限定はない。ただし、電界効果移動度が高いトランジスタを得る場合においては、金属酸化物膜の成膜時における酸素の流量比（酸素分圧）は、０％以上３０％以下が好ましく、５％以上３０％以下がより好ましく、７％以上１５％以下がさらに好ましい。
【0335】
金属酸化物は、エネルギーギャップが２ｅＶ以上であることが好ましく、２．５ｅＶ以上であることがより好ましく、３ｅＶ以上であることがさらに好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
【0336】
金属酸化物膜の成膜時の基板温度は、３５０℃以下が好ましく、室温以上２００℃以下がより好ましく、室温以上１３０℃以下がさらに好ましい。金属酸化物膜の成膜時の基板温度が室温であると、生産性を高めることができ、好ましい。
【0337】
金属酸化物膜は、スパッタリング法により形成することができる。そのほか、例えばＰＬＤ法、ＰＥＣＶＤ法、熱ＣＶＤ法、ＡＬＤ法、真空蒸着法等を用いてもよい。
【0338】
受光素子は、活性層以外の少なくとも一層を、発光素子（ＥＬ素子）と共通の構成にすることができる。さらには、受光素子は、活性層以外の全ての層を、発光素子（ＥＬ素子）と共通の構成にすることもできる。例えば、発光素子の作製工程に、活性層を成膜する工程を追加するのみで、発光素子と受光素子とを同一基板上に形成することができる。また、受光素子と発光素子は、画素電極と共通電極とを、それぞれ、同一の材料及び同一の工程で形成することができる。また、受光素子と電気的に接続される回路と、発光素子と電気的に接続される回路と、を、同一の材料及び同一の工程で作製することで、半導体装置の作製工程を簡略化できる。このように、複雑な工程を有さなくとも、受光素子を内蔵し、利便性の高い半導体装置を作製することができる。
【0339】
また、本実施の形態の半導体装置は、受光素子と発光素子との間に、有色層を有する。当該有色層は、受光素子と発光素子とを電気的に絶縁する隔壁が兼ねていてもよい。有色層は、半導体装置内の迷光を吸収することができるため、受光素子を用いたセンサの感度を高めることができる。
【0340】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【0341】
（実施の形態３）
本実施の形態では、本発明の一態様の電子機器について説明する。
本実施の形態では、本発明の一態様の電子機器について説明する。
【0342】
本実施の形態の電子機器は、本発明の一態様の半導体装置を有する。例えば、電子機器の表示部に、本発明の一態様の半導体装置を適用することができる。本発明の一態様の半導体装置は、光を検出する機能を有するため、接触、非接触を問わず入力動作を行うことができる。また、表示部の撮像機能を利用して生体認証を行うことができる。これにより、電子機器の機能性や利便性等を高めることができる。
【0343】
電子機器としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用等のモニタ、デジタルサイネージ、パチンコ機等の大型ゲーム機等の比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、等が挙げられる。
【0344】
本実施の形態の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）を有していてもよい。
【0345】
本実施の形態の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像等）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻等を表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラム又はデータを読み出す機能等を有することができる。
【0346】
図２４Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。
【0347】
電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、及び光源６５０８等を有する。表示部６５０２はタッチパネル機能を備える。
【0348】
表示部６５０２に、本発明の一態様の半導体装置を適用することができる。
【0349】
図２４Ｂは、筐体６５０１のマイク６５０６側の端部を含む断面概略図である。
【0350】
筐体６５０１の表示面側には透光性を有する保護部材６５１０が設けられ、筐体６５０１と保護部材６５１０に囲まれた空間内に、表示パネル６５１１、光学部材６５１２、タッチセンサパネル６５１３、プリント基板６５１７、バッテリ６５１８等が配置されている。
【0351】
保護部材６５１０には、表示パネル６５１１、光学部材６５１２、及びタッチセンサパネル６５１３が接着層（図示しない）により固定されている。なお、表示パネル６５１１には本発明の一態様の半導体装置を適用することができ、当該半導体装置のセンサ機能のみを用いる場合は、タッチセンサパネル６５１３を省いてもよい。
【0352】
表示部６５０２よりも外側の領域において、表示パネル６５１１の一部が折り返されており、当該折り返された部分にＦＰＣ６５１５が接続されている。ＦＰＣ６５１５には、ＩＣ６５１６が実装されている。ＦＰＣ６５１５は、プリント基板６５１７に設けられた端子に接続されている。
【0353】
表示パネル６５１１には本発明の一態様の可撓性を有する半導体装置を適用することができる。そのため、極めて軽量な電子機器を実現できる。また、表示パネル６５１１が極めて薄いため、電子機器の厚さを抑えつつ、大容量のバッテリ６５１８を搭載することもできる。また、表示パネル６５１１の一部を折り返して、画素部の裏側にＦＰＣ６５１５との接続部を配置することにより、狭額縁の電子機器を実現できる。
【0354】
図２５Ａにテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７０００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。
【0355】
表示部７０００に、本発明の一態様の半導体装置を適用することができる。
【0356】
図２５Ａに示すテレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチや、別体のリモコン操作機７１１１により行うことができる。又は、表示部７０００に備えたタッチセンサ又はニアタッチセンサを機能させ、指等を表示部７０００に触れる、又は近づけることでテレビジョン装置７１００を操作してもよい。リモコン操作機７１１１は、リモコン操作機７１１１から出力する情報を表示する表示部を有していてもよい。リモコン操作機７１１１が備える操作キー又はタッチパネルにより、チャンネル及び音量の操作を行うことができ、表示部７０００に表示される映像を操作することができる。
【0357】
なお、テレビジョン装置７１００は、受信機及びモデム等を備えた構成とする。受信機により一般のテレビ放送の受信を行うことができる。また、モデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士等）の情報通信を行うことも可能である。
【0358】
図２５Ｂに、ノート型パーソナルコンピュータの一例を示す。ノート型パーソナルコンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、外部接続ポート７２１４等を有する。筐体７２１１に、表示部７０００が組み込まれている。
【0359】
表示部７０００に、本発明の一態様の半導体装置を適用することができる。
【0360】
【0361】
図２５Ｃに示すデジタルサイネージ７３００は、筐体７３０１、表示部７０００、及びスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、又は操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。
【0362】
図２５Ｄは円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７０００を有する。
【0363】
【0364】
表示部７０００が広いほど、一度に提供できる情報量を増やすことができる。また、表示部７０００が広いほど、人の目につきやすく、例えば、広告の宣伝効果を高めることができる。
【0365】
表示部７０００に備えられたタッチセンサ、ニアタッチセンサを機能させることで、表示部７０００に画像又は動画を表示するだけでなく、ユーザーの直感的な操作が可能となる。また、路線情報もしくは交通情報等の情報を取得するための用途に用いる場合には、直感的な操作によりユーザビリティを高めることができる。
【0366】
また、図２５Ｃ及び図２５Ｄに示すように、デジタルサイネージ７３００又はデジタルサイネージ７４００は、ユーザーが所持するスマートフォン等の情報端末機７３１１又は情報端末機７４１１と無線通信により連携可能であることが好ましい。例えば、表示部７０００に表示される広告の情報を、情報端末機７３１１又は情報端末機７４１１の画面に表示させることができる。また、情報端末機７３１１又は情報端末機７４１１を操作することで、表示部７０００の表示を切り替えることができる。
【0367】
また、デジタルサイネージ７３００又はデジタルサイネージ７４００に、情報端末機７３１１又は情報端末機７４１１の画面を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数のユーザーが同時にゲームに参加し、楽しむことができる。
【0368】
図２６Ａ乃至図２６Ｆに示す電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又は操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９００８、等を有する。
【0369】
図２６Ａ乃至図２６Ｆに示す電子機器は、様々な機能を有する。例えば、様々な情報（静止画、動画、テキスト画像等）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻等を表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、記録媒体に記録されているプログラム又はデータを読み出して処理する機能、等を有することができる。なお、電子機器の機能はこれらに限られず、様々な機能を有することができる。電子機器は、複数の表示部を有していてもよい。また、電子機器にカメラ等を設け、静止画や動画を撮影し、記録媒体（外部又はカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
【0370】
図２６Ａ乃至図２６Ｆに示す電子機器の詳細について、以下説明を行う。図２６Ａ乃至図２６Ｆに示す電子機器に本発明の一態様の半導体装置を用いることで、非接触でも入力動作が可能となる。また、表示部の撮像機能を利用して生体認証を行うことができる。これにより、電子機器の機能性や利便性等を高めることができる。
【0371】
図２６Ａは、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えばスマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、センサ９００７等を設けてもよい。また、携帯情報端末９１０１は、文字や画像情報をその複数の面に表示することができる。図２６Ａでは３つのアイコン９０５０を表示した例を示している。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することもできる。情報９０５１の一例としては、電子メール、ＳＮＳ、電話等の着信の通知、電子メールやＳＮＳ等の題名、送信者名、日時、時刻、バッテリの残量、アンテナ受信の強度等がある。又は、情報９０５１が表示されている位置にはアイコン９０５０等を表示してもよい。
【0372】
図２６Ｂは、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えばユーザーは、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、携帯情報端末９１０２の上方から観察できる位置に表示された情報９０５３を確認することもできる。ユーザーは、携帯情報端末９１０２をポケットから取り出すことなく表示を確認し、例えば電話を受けるか否かを判断できる。
【0373】
図２６Ｃは、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、例えばスマートウォッチとして用いることができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６により、他の情報端末と相互にデータ伝送を行うことや、充電を行うこともできる。なお、充電動作は無線給電により行ってもよい。
【0374】
図２６Ｄ乃至図２６Ｆは、折り畳み可能な携帯情報端末９２０１を示す斜視図である。具体的には、図２６Ｄは携帯情報端末９２０１を展開した状態、図２６Ｆは折り畳んだ状態、図２６Ｅは図２６Ｄと図２６Ｆの一方から他方に変化する途中の状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。例えば、表示部９００１は、曲率半径０．１ｍｍ以上１５０ｍｍ以下で曲げることができる。
【0375】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【実施例】
【0376】
本実施例では、本発明の一態様の半導体装置が有するシフトレジスタ回路についてシミュレーションを行った結果について説明する。
【0377】
本実施例では、図５に示す構成のシフトレジスタ回路を想定して、図９及び図１０に示す動作をシミュレーション上で行った。また、図１３に示す構成のシフトレジスタ回路を想定して、図１７及び図１８に示す動作をシミュレーション上で行った。ここで、ｋは３６とした。
【0378】
図２７Ａ乃至図２７Ｃは、図５に示す構成のシフトレジスタ回路を想定して、図９に示す動作、つまり第１のモードの動作をシミュレーション上で行った場合の、端子ＳＬ及び端子ＲＳの電位の経時変化を示すグラフである。端子ＳＬの電位の経時変化は実線で示し、端子ＲＳの電位の経時変化は点線で示す。図２７Ａは、端子ＳＬ［１］及び端子ＲＳ［１］の電位の経時変化を示し、図２７Ｂは、端子ＳＬ［２］及び端子ＲＳ［２］の電位の経時変化を示し、図２７Ｃは、端子ＳＬ［８］及び端子ＲＳ［８］の電位の経時変化を示す。
【0379】
図２８Ａ乃至図２８Ｃは、図５に示す構成のシフトレジスタ回路を想定して、図１０に示す動作、つまり第２のモードの動作をシミュレーション上で行った場合の、端子ＳＬ及び端子ＲＳの電位の経時変化を示すグラフである。端子ＳＬの電位の経時変化は実線で示し、端子ＲＳの電位の経時変化は点線で示す。図２８Ａは、端子ＳＬ［１］及び端子ＲＳ［１］の電位の経時変化を示し、図２８Ｂは、端子ＳＬ［３７］及び端子ＲＳ［３７］の電位の経時変化を示し、図２８Ｃは、端子ＳＬ［７３］及び端子ＲＳ［７３］の電位の経時変化を示す。
【0380】
図２９Ａ乃至図２９Ｃは、図１３に示す構成のシフトレジスタ回路を想定して、図１７に示す動作、つまり第１のモードの動作をシミュレーション上で行った場合の、端子ＳＬ及び端子ＲＳの電位の経時変化を示すグラフである。端子ＳＬの電位の経時変化は実線で示し、端子ＲＳの電位の経時変化は点線で示す。図２９Ａは、端子ＳＬ［１］及び端子ＲＳ［１］の電位の経時変化を示し、図２９Ｂは、端子ＳＬ［２］及び端子ＲＳ［２］の電位の経時変化を示し、図２９Ｃは、端子ＳＬ［８］及び端子ＲＳ［８］の電位の経時変化を示す。
【0381】
図３０Ａ乃至図３０Ｃは、図１３に示す構成のシフトレジスタ回路を想定して、図１８に示す動作、つまり第２のモードの動作をシミュレーション上で行った場合の、端子ＳＬ及び端子ＲＳの電位の経時変化を示すグラフである。端子ＳＬの電位の経時変化は実線で示し、端子ＲＳの電位の経時変化は点線で示す。図３０Ａは、端子ＳＬ［１］及び端子ＲＳ［１］の電位の経時変化を示し、図３０Ｂは、端子ＳＬ［３７］及び端子ＲＳ［３７］の電位の経時変化を示し、図３０Ｃは、端子ＳＬ［７３］及び端子ＲＳ［７３］の電位の経時変化を示す。
【0382】
【符号の説明】
【0383】
１０：半導体装置、１０Ａ：半導体装置、１０Ｂ：半導体装置、１０Ｃ：半導体装置、１０Ｄ：半導体装置、１０Ｅ：半導体装置、１０Ｆ：半導体装置、１１：基板、１２：基板、１３：発光装置、１５：撮像装置、２３：光、２５：光、２７：指、２９：指紋、３０：画素部、３１：画素、３３：ゲートドライバ回路、３５：ＣＤＳ回路、３６：データドライバ回路、４１：配線、４３：配線、４４：配線、４５：配線、４６：配線、４７：配線、４８：配線、４９：配線、５０：受光素子、５１：トランジスタ、５２：トランジスタ、５３：トランジスタ、５４：トランジスタ、５６：容量素子、５７：容量素子、６１：期間、６２：期間、６３：期間、６４：期間、６５：期間、７０：発光素子、７１：トランジスタ、１００Ａ：半導体装置、１００Ｂ：半導体装置、１００Ｃ：半導体装置、１１１：画素電極、１１２：共通層、１１３：活性層、１１４：共通層、１１５：共通電極、１２３ａ：光、１２３ｂ：反射光、１２３ｃ：光、１２３ｄ：反射光、１４２：接着層、１４３：空間、１５０：接着層、１５１：基板、１５２：基板、１５３：基板、１５４：基板、１５５：接着層、１６４：回路、１８２：バッファ層、１８４：バッファ層、１９１：画素電極、１９２：バッファ層、１９３：発光層、１９４：バッファ層、１９５：保護層、２０１：トランジスタ、２０５：トランジスタ、２０６：トランジスタ、２０８：トランジスタ、２０９：トランジスタ、２１０：トランジスタ、２１１：絶縁層、２１２：絶縁層、２１３：絶縁層、２１４：絶縁層、２１５：絶縁層、２１６：隔壁、２１７：隔壁、２１８：絶縁層、２２１：導電層、２２２ａ：導電層、２２２ｂ：導電層、２２３：導電層、２２５：絶縁層、２２８：領域、２３１：半導体層、２３１ｉ：チャネル形成領域、２３１ｎ：低抵抗領域、６５００：電子機器、６５０１：筐体、６５０２：表示部、６５０３：電源ボタン、６５０４：ボタン、６５０５：スピーカ、６５０６：マイク、６５０７：カメラ、６５０８：光源、６５１０：保護部材、６５１１：表示パネル、６５１２：光学部材、６５１３：タッチセンサパネル、６５１５：ＦＰＣ、６５１６：ＩＣ、６５１７：プリント基板、６５１８：バッテリ、７０００：表示部、７１００：テレビジョン装置、７１０１：筐体、７１０３：スタンド、７１１１：リモコン操作機、７２００：ノート型パーソナルコンピュータ、７２１１：筐体、７２１２：キーボード、７２１３：ポインティングデバイス、７２１４：外部接続ポート、７３００：デジタルサイネージ、７３０１：筐体、７３０３：スピーカ、７３１１：情報端末機、７４００：デジタルサイネージ、７４０１：柱、７４１１：情報端末機、９０００：筐体、９００１：表示部、９００３：スピーカ、９００５：操作キー、９００６：接続端子、９００７：センサ、９００８：マイクロフォン、９０５０：アイコン、９０５１：情報、９０５２：情報、９０５３：情報、９０５４：情報、９０５５：ヒンジ、９１０１：携帯情報端末、９１０２：携帯情報端末、９２００：携帯情報端末、９２０１：携帯情報端末
【図1A】
【図1B1】
【図1B2】
【図2A】
【図2B1】
【図2B2】
【図3】
【図4A】
【図4B】
【図5】
【図6A】
【図6B】
【図6C】
【図7A】
【図7B】
【図7C】
【図8A】
【図8B】
【図9】
【図10】
【図11】
【図12A】
【図12B】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19A】
【図19B】
【図19C】
【図20A】
【図20B】
【図20C】
【図21】
【図22】
【図23A】
【図23B】
【図24A】
【図24B】
【図25A】
【図25B】
【図25C】
【図25D】
【図26A】
【図26B】
【図26C】
【図26D】
【図26E】
【図26F】
【図27A】
【図27B】
【図27C】
【図28A】
【図28B】
【図28C】
【図29A】
【図29B】
【図29C】
【図30A】
【図30B】
【図30C】