特許 7555332 ダイヤモンド基板上の半導体、ダイヤモンド基板上の半導体の調製に使用する前駆体、およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-12

(45)【発行日】2024-10-01

(54)【発明の名称】ダイヤモンド基板上の半導体、ダイヤモンド基板上の半導体の調製に使用する前駆体、およびその製造方法

(51)【国際特許分類】

   H01L 21/205 20060101AFI20240913BHJP

   C30B 29/04 20060101ALI20240913BHJP

   C23C 16/27 20060101ALI20240913BHJP

【ＦＩ】

H01L21/205

C30B29/04 Q

C23C16/27

【請求項の数】 11

(21)【出願番号】P 2021511614

(86)(22)【出願日】2019-08-23

(65)【公表番号】

(43)【公表日】2021-12-27

(86)【国際出願番号】 GB2019052365

(87)【国際公開番号】W WO2020044023

(87)【国際公開日】2020-03-05

【審査請求日】2022-08-09

(31)【優先権主張番号】1814192.9

(32)【優先日】2018-08-31

(33)【優先権主張国・地域又は機関】GB

【権利譲渡・実施許諾】特許権者において、権利譲渡・実施許諾の用意がある。

(73)【特許権者】

【識別番号】300002942

【氏名又は名称】ザ ユニバーシティ オブ ブリストル

(74)【代理人】

【識別番号】110001243

【氏名又は名称】弁理士法人谷・阿部特許事務所

(72)【発明者】

【氏名】マーティン ハーマン ハンス クバル

(72)【発明者】

【氏名】ジェームズ ウェイン ポメロイ

(72)【発明者】

【氏名】マイケル ジョン ユーレン

(72)【発明者】

【氏名】オリバー アナイリン ウィリアムズ

【審査官】鈴木 智之

(56)【参考文献】

【文献】特開２０１０－０６７６６２（ＪＰ，Ａ）

【文献】特表２０１５－５１７２０５（ＪＰ，Ａ）

【文献】特表２０１８－５０３２５２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／２０５

Ｃ３０Ｂ ２９／０４

Ｃ２３Ｃ １６／２７

(57)【特許請求の範囲】

【請求項1】

半導体オンダイヤモンド基板の製造方法であって、
ａ）ベース基板から開始するステップと、
ｂ）前記ベース基板上に犠牲キャリア層を形成するステップであって、前記犠牲キャリア層は単結晶半導体を含む、該ステップと、
ｃ）前記犠牲キャリア層上に単結晶核形成層を形成するステップであって、前記単結晶核形成層は、ダイヤモンド成長を核形成するように配置された、該ステップと、
ｄ）前記単結晶核形成層上にデバイス層を形成するステップであって、前記デバイス層は、単結晶半導体層または複数の単結晶半導体層を含む、該ステップと、
ｅ）前記ベース基板を除去するステップと、
ｆ）前記犠牲キャリア層を選択的に除去するステップであって、前記犠牲キャリア層を選択的に除去するためのプロセスが前記単結晶核形成層で停止する、該ステップと、
ｇ）前記犠牲キャリア層を選択的に除去した後、前記単結晶核形成層上にダイヤモンド層を成長させるステップと
を備え、
前記ステップｂ）は、前記犠牲キャリア層が第１の除去速度を有するように、第１の材料から前記犠牲キャリア層を形成するステップを含み、前記ステップｃ）は、前記単結晶核形成層が第２の除去速度を有するように、第２の材料から前記単結晶核形成層を形成するステップを含み、前記第１の除去速度は、前記第２の除去速度とは異なる
ことを特徴とする、方法。

【請求項2】

前記ステップｂ）からｄ）を達成するために、前記犠牲キャリア層、次に前記単結晶核形成層、次に前記デバイス層を連続的に成長させるステップを備えることを特徴とする、請求項１に記載の方法。

【請求項3】

前記連続的に成長させるステップは、成長チャンバ内で、前記ステップｂ）からｄ）を実行するステップと、前記ステップｂ）からｄ）を実行する間に前記成長チャンバから製造される前駆体を除去しないステップとを含むことを特徴とする、請求項２に記載の方法。

【請求項4】

前記単結晶核形成層を形成するステップは、２Ｄ成長または３Ｄ成長または層ごとの成長を介して、前記単結晶核形成層を堆積するステップを含むことを特徴とする、請求項１ないし３のいずれか１項に記載の方法。

【請求項5】

前記連続的に成長させるステップは、前記犠牲キャリア層を前記単結晶核形成層に合理的に格子整合させ、前記単結晶核形成層を前記デバイス層に合理的に格子整合させるステップを含むことを特徴とする、請求項２または３に記載の方法。

【請求項6】

前記ステップｂ）は、１０9ｃｍ-2の第１の閾値転位密度未満の転位密度を有する単結晶犠牲キャリア層を形成するステップを含み、
前記ステップｃ）は、０．５×１０9ｃｍ-2の第２の閾値転位密度未満の転位密度を有する単結晶核形成層を形成するステップを含み、
前記ステップｄ）は、１０8ｃｍ-2の第３の閾値転位密度未満の転位密度を有する単結晶デバイス層を形成するステップを含むことを特徴とする、請求項１ないし５のいずれか１つに記載の方法。

【請求項7】

前記ステップａ）の後、前記ステップｂ）の前に、前記ベース基板と前記犠牲キャリア層との間に１つまたは複数の遷移層を形成するステップであって、前記１つまたは複数の遷移層は、前記ベース基板から前記犠牲キャリア層への遷移を容易にするように配置された、該ステップを含み、前記遷移を容易にすることは、前記犠牲キャリア層のひずみの緩和または核形成成長、あるいはその両方を含むことを特徴とする、請求項１ないし６のいずれか１つに記載の方法。

【請求項8】

前記デバイス層上に、ハンドル層を結合または形成するステップを含むことを特徴とする、請求項１ないし７のいずれか１つに記載の方法。

【請求項9】

前記１つまたは複数の遷移層を選択的に除去するステップを含むことを特徴とする、請求項７に記載の方法。

【請求項10】

前記ハンドル層を除去するステップを含むことを特徴とする、請求項８に記載の方法。

【請求項11】

前記ステップｄ）は、前記デバイス層が第３の除去速度を有するように、第３の材料から前記デバイス層を形成するステップを含み、前記ハンドル層を結合または形成するステップは、前記ハンドル層が第４の除去速度を有するように、第４の材料を含む前記ハンドル層を結合または形成するステップを含み、前記第４の除去速度は、前記第３の除去速度とは異なることを特徴とする、請求項８または１０に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体オンダイヤモンド基板、半導体オンダイヤモンド基板を調製する際に使用するための前駆体、およびその製造方法に関する。

【背景技術】

【0002】

半導体ウェーハは、電力、ＲＦ、マイクロ波デバイスなどの電子機器や、発光ダイオードやレーザーダイオードなどの光学機器のコンポーネントの製造に使用される。このようなデバイスは、それらからどれだけの廃熱を抽出できるかによって、効率と容量が制限される。ダイヤモンドは、特にそのようなウェーハ内の熱伝達層として使用するための熱抽出に適した候補である。

【0003】

図１は、ダイヤモンド基板１０上に半導体を製造するための既知の方法を概略的に示す。基板製造方法は、Ｓｉ（または他の）基板１２を含む成長構造の提供から始まり、その上に１つまたは複数の遷移層１４が提供され、その上に、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮなどのさまざまなエピ層を含むことができる、ＧａＮデバイス層などの半導体デバイス層１６が提供される。デバイス層は、例えば、電気的特性の堆積、除去、パターン化、または修正によって、その上に電気回路が形成されるように配置される。遷移層１４は、Ｓｉ基板１２と半導体デバイス層１６との間にいくらかの格子整合またはひずみ整合を提供するように配置される。

【0004】

ステップ４０では、ハンドルウェーハ１８がデバイス層１６に取り付けられる。これは、典型的には、スピンオンガラスなどの付着層を含み、または他の実施形態では、付着は、ウェーハ結合界面によって提供される。

【0005】

ステップ４２では、Ｓｉ基板１２が除去される。

【0006】

ステップ４４では、または各遷移層１４が除去される。

【0007】

ステップ４６では、アモルファス核形成層２０が、その露出側の半導体デバイス層１６上に堆積される。露出側は、ハンドルウェーハ１８が取り付けられている側とは反対側である。アモルファス核形成層２０は、ダイヤモンドの核形成および成長を可能にするように配置される。

【0008】

ステップ４８では、ダイヤモンド層２２が、アモルファス核形成層２０上に成長する。

【0009】

ステップ５０では、ハンドルウェーハ１８が取り外される。ハンドルウェーハ１８を取り外した後、ダイヤモンド基板１０上の半導体が提供される。半導体デバイス層１６の露出面は、例えば、保護層を除去するために、例えば、洗浄することによって、さらなる処理のために準備することができる。次に、ダイヤモンド基板構造１０上の半導体は、ハイエンドＲＦおよび他のデバイスの処理に利用可能である。

【先行技術文献】

【非特許文献】

【0010】

【文献】http://www.ioffe.ru/SVA/NSM/Semicond/

【発明の概要】

【課題を解決するための手段】

【0011】

一態様によれば、本発明は、半導体オンダイヤモンド基板（ｓｅｍｉｃｏｎｄｕｃｔｏｒ－ｏｎ－ｄｉａｍｏｎｄ ｓｕｂｓｔｒａｔｅ）の製造に使用するための前駆体を製造する方法を提供し、この方法は、以下を含む。
ａ）ベース基板から開始する。
ｂ）ベース基板上に犠牲キャリア層を形成し、犠牲キャリア層は単結晶半導体を含む。
ｃ）犠牲キャリア層上に単結晶核形成層を形成し、単結晶核形成層はダイヤモンド成長を核形成するように配置される。
ｄ）単結晶核形成層上にデバイス層を形成し、デバイス層は単結晶半導体層または複数の単結晶半導体層を含む。

【0012】

有利なことに、本発明の方法は、改善された前駆体をもたらし、その後、従来技術と比較して、ダイヤモンド基板上により良好またはより効率的に生成された最終半導体をもたらす。前駆体は、本発明の方法に従ってそれがどのように形成されるかのために、より良好である。特に、明らかになるように、前駆体の層の間および前駆体の露出表面での表面境界は、それらのその後の意図された使用（ダイヤモンド成長を核形成するための適切な表面の形成と適切なデバイス層表面の提供との組み合わせにおける使用）のために、従来のウェハよりも良好である。

【0013】

この方法は、任意選択で、犠牲キャリア層、次に核形成層、次にデバイス層を連続的に成長させて、ステップｂ）からｄ）を達成することを含む。任意選択で、連続成長は、成長チャンバ内でステップｂ）からｄ）を実行することと、ステップｂ）からｄ）を実行する間に成長チャンバから製造される前駆体を除去しないこととを含む。

【0014】

任意選択で、単結晶核形成層を形成するステップは、２Ｄ成長または３Ｄ成長または層ごとの成長を介して、好ましくは２Ｄまたは層ごとの成長によって核形成層を堆積することを含む。

【0015】

任意選択で、連続的に成長することは、犠牲キャリア層を単結晶核形成層と、単結晶核形成層をデバイス層と合理的に格子整合させることを含む。

【0016】

このメソッドには、オプションで次のものが含まれる。
ステップｂ）は、１０⁹ｃｍ^-2などの第１の閾値転位密度未満の転位密度を有する単結晶犠牲キャリア層を形成することを含む。
ステップｃ）は、０．５×１０⁹ｃｍ^-2などの第２の閾値転位密度未満の転位密度を有する単結晶核形成層を形成することを含む。
ステップｄ）は、１０⁸ｃｍ^-2などの第３の閾値転位密度未満の転位密度を有する単結晶デバイス層を形成することを含む。

【0017】

任意選択で、ステップａ）の後およびステップｂ）の前に、この方法は、ベース基板と犠牲キャリア層との間に１つまたは複数の遷移層を形成することを含み、１つまたは複数の遷移層は、ベース基板から犠牲キャリア層への遷移を容易にするように配置され、および任意選択で、遷移を促進することは、犠牲キャリア層のひずみまたは核形成成長、あるいはその両方を緩和することを含む。

【0018】

この方法は、任意選択で、デバイス層上にハンドル層を結合または形成することを含む。

【0019】

この方法は、任意選択で、ベース基板を除去することを含み、さらに任意選択で、化学的または機械的研磨によってまたはそれらの組み合わせによって、ベース基板を除去することを含む。

【0020】

任意選択で、この方法は、１つまたは複数の遷移層を、選択的にエッチングすることなどによって、選択的に除去することを含む。

【0021】

任意選択で、この方法は、犠牲キャリア層を、選択的にエッチングすることなどによって選択的に除去することを含み、その選択的除去プロセスは、核形成層または遷移層で停止する。

【0022】

任意選択で、ステップｂ）は、犠牲キャリア層が第１の除去速度を有するように、第１の材料から犠牲キャリア層を形成することを含み、ステップｃ）は、核形成層が第２の除去を有するように、第２の材料から核形成層を形成することを含む。ここで、第１の除去速度は、第２の除去速度とは異なる。

【0023】

別の態様によれば、半導体オンダイヤモンド基板を製造する方法が提供され、この方法は、上記の態様の方法を含み、犠牲キャリア層の選択的除去後、合成ダイヤモンド層などのダイヤモンド層を核形成層上に成長させることをさらに含む方法である。任意選択で、この方法は、その上にダイヤモンド層を成長させる前に、核形成層をプラズマまたは同様のもので前処理することを含む。さらに任意選択で、この方法は、ＡｌＮ核形成層の場合において、一定期間についてＮ₂および／またはＨ₂のプラズマでＡｌＮ核形成層を処理することによって、核形成層を前処理することを含む。

【0024】

この方法は、任意選択で、ハンドル層を、除去すること、任意選択で選択的に除去することを含む。

【0025】

任意選択で、ステップｄ）は、デバイス層が第３の除去速度を有するように、第３の材料からデバイス層を形成することを含み、ハンドル層を結合または形成することは、ハンドル層が第４の除去速度を有するように、第４の材料を含むハンドル層を結合または形成することを含む。ここで、第４の除去速度は、第３の除去速度とは異なる。

【0026】

この方法には、任意選択で、次のいずれか１つ以上が含まれる。

【0027】

ベース基板は、Ｓｉ基板、ＳｉＣ基板、ＡｌＮ複合材料、またはサファイア基板を含む。

【0028】

単結晶犠牲キャリア層は、ＳｉＣ、ＧａＮ、ＡｌＮ、ＩｎＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＢＮ、ＢＡｌＮ、ＳｃＮ、Ｓｉおよびそれらの合金、Ｇａ₂Ｏ₃、Ａｌ₂Ｏ₃、ＭｇＯおよびその合金を含み、任意選択で、１００ｎｍを超える厚さを有する。

【0029】

単結晶核形成層は、ＳｉＣ、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＳｃＮ、ＢＮ、ＨｆＮ、ＺｒＮ、ＩｎＮ、Ｓｉ、Ｇｅ、ＴｉＮまたはそれらの合金、ならびにＧａ₂Ｏ₃、Ａｌ₂Ｏ₃、ＭｇＯおよびその合金などの酸化物ベースの材料を含み、および任意選択で、
５ｎｍから５０ｎｍなどの５ｎｍから１００ｎｍの厚さを有し、および／または
熱伝導率は５～６００Ｗ／ｍ．Ｋである。

【0030】

単結晶デバイス層は、ＳｉＣ、ＧａＮ、ＡｌＮ、ＩｎＮ、ＢＮ、Ｓｉおよびそれらの合金、Ｇａ₂Ｏ₃、Ａｌ₂Ｏ₃、ＭｇＯおよびその合金を含み、またはＧａＮ層上の２５ｎｍ ＡｌＧａＮ、または３ｎｍ ＧａＮ－２０ｎｍ ＡｌＧａＮ－ＧａＮ層、またはＧａＮ－ＩｎＧａＮ－ＧａＮ層の組み合わせなどの多層構造を含み、任意選択で、最大５０００ｎｍの厚さを有する。

【0031】

１つまたは複数の遷移層は、ＳｉＣ、ＡｌＮ、ＧａＮ、ＡｌＧａＮまたはＡｌＧａＮ／ＡｌＧａＮ、ＢＮ、Ｓｉおよびそれらの合金、Ｇａ₂Ｏ₃、Ａｌ₂Ｏ₃、ＭｇＯおよびその合金の１つまたは複数を含み、例えば、
厚さ５ｎｍから２００ｎｍのＡｌＮまたはＡｌＧａＮ層を、３Ｄ形態で、その後のＧａＮ犠牲キャリア層の成長のために、ＳｉＣまたはサファイア基板上に成長する。
Ｓｉ基板上に、その後のＧａＮ犠牲キャリア層の成長のために、ＡｌＮ遷移層とそれに続くＧａＮ／ＡｌＮ超格子遷移層とを成長する。
Ｓｉ基板上に、その後のＧａＮ犠牲キャリア層成長のために、ＡｌＮ遷移層と、それに続くＡｌＮ／ＡｌＧａＮ／ＧａＮ傾斜合金遷移層とを成長する。

【0032】

別の態様によれば、本発明は、半導体オンダイヤモンド基板を調製する際にその後使用するための層状前駆体を提供し、前駆体は、ベース基板、犠牲単結晶半導体キャリア層、単結晶核形成層が順番で配置され、核生成ダイヤモンド成長、単結晶半導体デバイス層または半導体デバイス多層構造を含む。

【0033】

任意選択で、層状前駆体は、ベース基板と犠牲キャリア層との間の１つまたは複数の遷移層をさらに含み、１つまたは複数の遷移層は、ベース基板から犠牲キャリア層への遷移を容易にするように配置され、任意選択で、遷移を促進することは、犠牲キャリア層のひずみまたは核形成成長、あるいはその両方を緩和することを含む。

【0034】

層状前駆体は、任意選択で、以下のいずれか１つまたは複数を含む。

【0035】

ベース基板は、Ｓｉ基板、ＳｉＣ基板、ＡｌＮ複合材料、またはサファイア基板を含む。

【0036】

単結晶犠牲キャリア層は、ＳｉＣ、ＧａＮ、ＡｌＮ、ＩｎＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＢＮ、ＢＡｌＮ、ＳｃＮ、Ｓｉおよびそれらの合金、Ｇａ₂Ｏ₃、Ａｌ₂Ｏ₃、ＭｇＯおよびその合金を含み、任意選択で、１００ｎｍを超える厚さを有する。

【0037】

単結晶核形成層は、ＳｉＣ、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＳｃＮ、ＢＮ、ＨｆＮ、ＺｒＮ、ＩｎＮ、Ｓｉ、Ｇｅ、ＴｉＮまたはそれらの合金、ならびにＧａ₂Ｏ₃、Ａｌ₂Ｏ₃、ＭｇＯおよびその合金などの酸化物ベースの材料を含み、および任意選択で、
５ｎｍから５０ｎｍなどの５ｎｍから１００ｎｍの厚さを有し、および／または
熱伝導率は５～６００ Ｗ／ｍ．Ｋである。

【0038】

単結晶デバイス層は、ＳｉＣ、ＧａＮ、ＡｌＮ、ＩｎＮ、ＢＮ、Ｓｉおよびそれらの合金、Ｇａ₂Ｏ₃、Ａｌ₂Ｏ₃、ＭｇＯおよびその合金を含み、または半導体デバイス多層構造は、ＧａＮ層上の２５ｎｍ ＡｌＧａＮ、または３ｎｍ ＧａＮ－２０ｎｍ ＡｌＧａＮ－ＧａＮ層、またはＧａＮ－ＩｎＧａＮ－ＧａＮ層の組み合わせなどの多層構造を含み、任意選択で最大５０００ｎｍ厚さを有し、
１つまたは複数の遷移層は、ＳｉＣ、ＡｌＮ、ＧａＮ、ＡｌＧａＮまたはＡｌＧａＮ ／ ＡｌＧａＮ、ＢＮ、Ｓｉおよびそれらの合金、Ｇａ₂Ｏ₃、Ａｌ₂Ｏ₃、ＭｇＯおよびその合金の１つまたは複数を含み、例えば、
厚さ５ｎｍから２００ｎｍのＡｌＮ層を、３Ｄ形態で、その後のＧａＮ犠牲キャリア層の成長のために、ＳｉＣまたはサファイア基板上に成長する。
Ｓｉ基板上に、その後のＧａＮ犠牲キャリア層の成長のために、ＡｌＮ遷移層とそれに続くＧａＮ／ＡｌＮ超格子遷移層とを成長する。

【0039】

Ｓｉ基板上に、ＧａＮ犠牲キャリア層成長のために、ＡｌＮ遷移層と、それに続くＡｌＮ／ ＡｌＧａＮ／ＧａＮ傾斜合金遷移層とを成長する。

【0040】

層状前駆体は、任意選択で、
単結晶犠牲キャリア層は、第１の閾値転位密度よりも小さい、１０⁹ｃｍ^-2などの転位密度を有し、
単結晶核形成層は、０．５×１０⁹ｃｍ^-2などの第２の閾値転位密度未満の転位密度を有し、
単結晶デバイス層または半導体デバイス多層構造は、１０⁸ｃｍ^-2などの第３の閾値転位密度未満の転位密度を有する。

【0041】

別の態様によれば、本発明は、単結晶デバイス層または半導体デバイス多層構造、ダイヤモンド成長を核形成するように配置された単結晶核形成層、および界面の熱抵抗を有するダイヤモンド層を含む、ダイヤモンド上の半導体基板を提供する。デバイス層または半導体デバイスの多層構造とダイヤモンド層との間の距離は、以前のシステムと比較して改善される。本発明を使用して達成可能な改善された結果は、以下の説明の表１に指定される。

【図面の簡単な説明】

【0042】

ここで、添付の図面を参照して、単に一例として本発明を説明する；

【図1】ダイヤモンド基板上に半導体を形成するための既知の技術を概略的に示す図（従来技術）である。

【図2】本発明の一実施形態による、前駆体を形成するための方法を含む、ダイヤモンド基板上に半導体を形成するための方法を概略的に示す図である。

【図3】本発明の別の実施形態による前駆体を形成するための方法を含む、ダイヤモンド基板上に半導体を形成するための方法を概略的に示す図である。

【図4】本発明の別の実施形態による前駆体を形成するための方法を含む、ダイヤモンド基板上に半導体を形成するための方法を概略的に示す図である。

【発明を実施するための形態】

【0043】

一実施形態では、本発明は、ダイヤモンド基板１１０上に半導体を形成するための方法１００を提供する。方法１００の最初の部分は、ダイヤモンド基板１１０上に半導体を製造する際にその後使用するための前駆体１０５ａを製造する方法１００ａを含む。有利なことに、本発明の方法１００ａは、改良された前駆体１０５ａをもたらし、これは、その後、従来技術と比較して、ダイヤモンド基板１１０上により良好またはより効率的に生成された最終半導体をもたらす。前駆体１０５ａは、それが本発明の方法１００ａに従ってどのように形成されるかのために、より良好である。特に、明らかになるように、前駆体１０５ａの層間および前駆体１０５ａの露出表面における表面境界は、それらのその後の意図された使用（ダイヤモンド成長を核形成するための適切な表面の形成と、適切なデバイス層表面の提供との組み合わせの使用）のために、従来のウェーハよりも良好である。

【0044】

前駆体１０５ａを製造する方法１００ａは、ベース基板１１２から開始することから始まる。ベース基板は、後続の層の成長に使用できる任意の適切な材料を含むことができる。ベース基板は、Ｓｉ基板、ＳｉＣ基板、ＧａＮ基板、ＡｌＮ基板、ＡＩＮ複合材料、またはサファイア基板のいずれか１つを含む。代替案には、Ｇａ₂Ｏ₃、ＭｇＯなどの酸化物ベースの基板が含まれる。ＳｉＣ基板は通常、最高品質のＧａＮ層を提供するが、ＳｉまたはＡｌＮ複合基板は、ＧａＮ層の欠陥密度がわずかに増加するという犠牲を払って、製造コストを大幅に削減する。

【0045】

方法１００ａの次のステップは、ベース基板１１２上に犠牲キャリア層１１４を形成することを含む。

【0046】

層を形成または堆積するための複数の既知の方法があります。層は堆積または成長させることができる。一般的に使用される２つの成長オプションは、有機金属化学蒸着（ＭＯＣＶＤ）または分子線エピタキシー（ＭＢＥ）である。ＭＯＣＶＤは、単一のリアクター内のいくつかの大きな基板上での成長に多く使用される。熟練した読者は、層形成のための標準的な技術を使用および適合させることができるであろう。異なる層および層組成、例えば、ＧａＮ、ＡｌＮ、ＩｎＮ、ＳｃＮ、ＢＮおよびその合金は、成長システムの原料または前駆体を変更することによって作成され、酸化物ベースの層も考慮することができる。パルスレーザ蒸着、スパッタリング、磁気スパッタリング、原子層蒸着（ＡＬＤ）（この方法を使用してエピの一部または全体を薄層で成長させることができる）などの他の方法も使用できる。

【0047】

犠牲キャリア層１１４は、単結晶半導体を含む。この実施形態における犠牲キャリア層１１４は、ａ）基板１１２に付着し、ｂ）プロセスの後半（以下に記載）で隣接する核形成層１１６に対して選択的に除去することができる任意の適切な材料を含む。犠牲キャリア層１１４は、単結晶ＧａＮ、単結晶ＡＩＮ、単結晶ＩｎＮ、単結晶ＡＩＧａＮ、単結晶ＩｎＧａＮ、単結晶ＢＮ、単結晶ＢＡｌＮ、のいずれか１つを含み、および酸化物ベースの材料も考慮することができる。この実施形態では、単結晶犠牲キャリア層は、１００ｎｍを超える厚さを有する。ただし、エッチングの選択性によっては、厚さが１００ｎｍ未満になる場合もある。犠牲層と基板が同じ材料である場合、いくつかの実施形態では、犠牲層の成長を省略できる。

【0048】

本明細書の目的のために、単結晶層は、実質的に１つの結晶から形成される層を意味する。転位、すべり面、点欠陥などの欠陥が含まれている場合もあるが、単結晶層として説明することもできる。前記欠陥の密度は、従来の技術と比較して改善された熱輸送および成長特性を提供するのに十分に低い。層は、単一または複数の単結晶部分（欠陥の有無にかかわらず）で形成される。これの利点は、結晶性を維持することによって、層間のより良い品質のインターフェースが提供される。プロセスの後半でさらに単結晶材料層をシード（ｓｅｅｄ）（ダイヤモンド層の成長は含まれない）するように、単結晶層を（または複数の単結晶部分を介して可能な限り近く）有する必要がある。

【0049】

中間層（核形成層）が格子整合（歪み）している場合、その後に成長する層に追加の転位は生成されない。代わりに、格子不整合層が成長した場合、転位が生成され、それがデバイス層に伝播し、電気的および熱的特性に悪影響を及ぼし、これは望ましくない。したがって、有利なことは、中間層が、上下の層の結晶格子と一致することである。

【0050】

この実施形態の単結晶犠牲キャリア層１１４は、第１の閾値転位密度未満の転位密度を有する。この例では、第１の閾値転位密度は１０⁹ｃｍ^-2である。いくつかの実施形態では、第１の閾値転位密度は１０¹⁰ｃｍ^-2と１０¹²ｃｍ^-2との間であるが、低くすることもできる。

【0051】

方法１００ａの次のステップは、犠牲キャリア層１１４上に単結晶核形成層１１６を形成することを含む。単結晶核形成層１１６は、（後の段階で）ダイヤモンドの核形成および成長を可能にするように構成される。特に、この実施形態では、単結晶核形成層は、合成ダイヤモンド成長を核形成するのに適した任意の材料を含む。単結晶核形成層は、ＡＩＮ、ＧａＮ、ＩｎＮ、ＡｌＧａＮ、ＳｃＮ、ＢＮ、ＨｆＮ、ＺｒＮ、Ｇｅまたはそれらの合金のいずれか１つを含み、および酸化物ベースの層を含む。他の実施形態では、核形成層は、Ｉｒ、Ｗ、ＭｏおよびＮｂなどの金属を含む。Ｉｒは、ＭｇＯなどの材料の上に単結晶で成長させることができる。前に述べたように、この層の単結晶の性質は、隣接する単結晶犠牲キャリア層との強化された結合（より良い表面接続およびより良い遷移特性）を可能にする。単結晶核形成層は、５ｎｍから５０ｎｍなどの５ｎｍから１００ｎｍの厚さを有する。いくつかの例示的な実施形態では、核形成層がＡｌＮ層である場合、それが寄生的な横方向の漏れチャネルの形成を抑制するのを助けるので、それを緩和させることには潜在的な利点がある。これにはいくつかの転位が必要になる。ただし、貫通転位はひずみを解放するために層の平面に曲がるので、貫通転位の密度を大幅に増加させる必要はない。実際、緩和されたＡｌＮ中間層は、転位を曲げることによって貫通転位密度を低減するための成長ツールとして使用されることがあり、転位を結合して終了させ、ひずみを低減する。したがって、そのような例では、厚さは、エッチングストップとして機能するのに十分な厚さである歪んだ層の場合は５～８ｎｍであり、または弛緩した層の場合は８～５０ｎｍである。熱輸送の観点から、薄い転位のない（歪んだ）層が好ましい。これは、ＡｌＮの例では５～８ｎｍの低い範囲になる。転位を含むより厚い層（緩和）は、より高い熱抵抗を有する。他の例では、核形成層としてＡｌＧａＮを使用すると、緩和が発生する前の臨界厚さが厚くなるため、大きな熱抵抗を回避するために、層に歪みが生じる可能性がある。

【0052】

核形成層の熱伝導率は、５～４００Ｗ／（ｍ・Ｋ）である。いくつかの例示的な実施形態では、熱伝導率は、ＡＩＮ核生成層の場合、３００Ｗ／（ｍ・Ｋ）であり、またはＢＮ核生成層の場合（これは基底面方向の値である）は、４００Ｗ／（ｍ・Ｋ）である。面貫通方向（熱流方向）で１０Ｗ／（ｍ・Ｋ）、またはＳｃＮ核形成層の場合は１０Ｗ／（ｍ・Ｋ）、またはＺｒＮ核形成層の場合は５０Ｗ／（ｍ・Ｋ）、に近い。材料の熱伝導率が高いほど、デバイス内の熱輸送に適している。また、核形成層と犠牲キャリア層の格子不整合を考慮することも重要である。できれば、これを１５％未満に保つ必要がある。ただし、核形成層の成長に導入される余分な転位を最小限に抑えるために、通常はわずか数パーセントである。

【0053】

他の例では、３００Ｋでのこれらのバルク熱伝導率値に基づく熱伝導率は、次のとおりである。

【0054】

ＡｌＮ：５ｎｍの厚さで約２０Ｗ／ｍ．Ｋ、１００ｎｍの厚さで約１８０Ｗ／ｍ．Ｋ、
ＢＮ：５ｎｍの厚さで約１２Ｗ／ｍ．Ｋ、１００ｎｍの厚さで約２７Ｗ／ｍ．Ｋ。

【0055】

他の例は、熟練した読者には明らかである。好ましくは、単結晶核形成層は、第２の閾値転位密度よりも小さい転位密度を有する。この例では、第２の閾値の転位密度は０．５ｘ１０⁹ｃｍ^-2である。このレベルは、ＧａＮＨＥＭＴの例に有利な場合がある。いくつかの実施形態では、第２の閾値転位密度は、０．５×１０¹⁰ｃｍ^-2と０．５ｘ１０¹¹ｃｍ^-2との間である。しかし、それより低くなることもある。例えば、レーザーダイオードまたはマイクロエレクトロニクス用途向けに製造する場合、第２の閾値転位密度はより低く、例えば１０⁴ｃｍ^-2または１０⁸ｃｍ^-2である可能性がある。

【0056】

一般的に、好ましくは、転位密度はデバイス構造によって減少するが、場合によっては、層の境界の１つで実際にその間に増加することがある。したがって、他のいくつかの例では、大きなひずみの不一致のために余分な転位が形成される可能性があるため、第２の閾値転位密度は第１の閾値密度よりも高い可能性がある。たとえば、ＡｌＮがＧａＮ犠牲層上で成長する場合、ＡｌＮが厚くなると、欠陥が発生する可能性があり、欠陥密度が増加する。ただし、前述のように、転位の曲げがある場合、特定のシナリオによっては欠陥密度も減少する可能性がある。一般に、欠陥密度を低く保つことが望ましい。

【0057】

本発明によってカバーされるいくつかの例では、犠牲層内の欠陥密度は１０⁸ｃｍ^-2であり、およびＡｌＮ層内は１０⁹ｃｍ^-2である可能性がある。核形成層内の転位密度が犠牲キャリア層内の転位密度よりも大きい場合でも、最終生成物は、依然として本発明の方法から利益を得ることができる。

【0058】

本発明者らは、核形成中間層の臨界厚さを考慮した。ＡｌＮは、ひずみ緩和が発生する前に、ＧａＮ上で約１０ｎｍの厚さまで成長させることができる。これより厚くしても、層の熱伝導率と熱伝導率の関係は非線形であるため、大きなゲインが得られない場合がある。つまり、厚い層の熱伝導率が高くても、層の熱抵抗は増加する。

【0059】

方法１００ａの方法の次のステップは、単結晶核形成層１１６上に単結晶デバイス層１１８を形成することを含む。デバイス層１１８は、単結晶半導体を含む。デバイス層１１８は、その中またはその上に電気回路を形成するための適切な表面を提供するという所望の効果を達成する任意の単結晶半導体である。デバイス層１１８は、ＧａＮ、ＡＩＮ、ＩｎＮ、ＢＮおよびそれらの合金のいずれか１つ、およびＧａ₂Ｏ₃、ＭｇＯなどの酸化物ベースの材料を含むことができる。いくつかの実施形態では、単結晶デバイス層は、１００ｎｍから５０００ｎｍの厚さを有する。他の実施形態では、デバイス層は多層構造である。例えば、デバイス層は、ＧａＮ／ＡＩＧａＮ層である（例えば、このタイプの層は、トランジスタを形成するのに適している）。他の実施形態におけるデバイス層は、ＧａＮ／ ＩｎＧａＮ／ＧａＮ層である（例えば、このタイプの層は、発光デバイスに有用である）。そのような例では、多層構造のそれぞれの異なる層は単結晶層である。多層デバイス層は、例えば、ＧａＮ層上の２５ｎｍ ＡｌＧａＮ、または３ｎｍ ＧａＮ－２０ｎｍ ＡｌＧａＮ－ＧａＮ層またはＧａＮ－ＩｎＧａＮ－ＧａＮ層の組み合わせなどを含むことができ、いくつかの実施形態では、ＳｉＣベースのデバイス構造またはＧａ₂Ｏ₃および関連するデバイス構造も含むことができる。単結晶デバイス層は、この実施形態では、第３の閾値転位密度未満の転位密度を有する。この例の第３の閾値転位密度は１０⁸ｃｍ^-2である。他の実施形態では、第３の閾値転位密度は、より低くてもより高くてもよい。一般に、３番目のしきい値の転位密度が１０¹⁰ｃｍ^-2よりも大きい場合は、デバイスは正しく機能しない。本発明は、デバイス構造内の転位密度を制御する核形成層の追加の可能性による、改善された前駆体製造方法のおかげで、高品質の完成デバイスをより効率的に製造するのに役立つ。

【0060】

図２では、開始構造は、ベース基板１１２と犠牲キャリア層１１４との間にさらなる層を含む。すべてではないがほとんどの実施形態では、犠牲キャリア層が形成される前に、遷移層（または複数の遷移層）１１３が提供される。遷移層１１３は、ベース基板１１２と犠牲キャリア層１１４との間に形成される。１つまたは複数の遷移層１１３は、ベース基板１１２から犠牲キャリア層１１４への滑らかな成長遷移を容易にするように配置されている。遷移層はひずみ緩和を提供し、層が十分に成長することを保証する。遷移を促進することは、犠牲キャリア層１１４またはその両方のひずみおよび／または核形成成長を緩和することを含む。遷移層は、ＡＩＮ、ＧａＮ、ＡＩＧａＮまたはＡＩＧａＮ／ＡＩＧａＮ、ＢＮまたはそれらの合金のいずれか１つまたは複数を含むことができる。いくつかの実施形態では、遷移層は、３Ｄ形態を有し、ＳｉＣまたはサファイア基板上で成長した（その後のＧａＮ犠牲キャリア層成長のために）厚さ５ｎｍから２００ｎｍのＡＩＮまたはＡｌＧａＮ層を含む。他の例では、遷移層は、シリコン基板上に、ＡＩＮ遷移層とそれに続くＧａＮ／ＡＩＮ超格子、後続のＧａＮまたは他の材料犠牲キャリア層成長のための遷移層を含む（１１２）。さらに別の例では、Ｓｉ基板上で、遷移層は、ＡＩＮ遷移層と、それに続くＡＩＮ／ＡＩＧａＮ／ＧａＮ傾斜合金遷移層（その後のＧａＮ犠牲キャリア層の成長に使用される）を含む。１例では、遷移層は非常に薄く、例えば１０ｎｍの非常に高い欠陥密度の単結晶半導体層である。Ｓｉ上のいくつかのＧａＮの実施形態では、遷移層は４ミクロンほどの厚さである。ＳｉＣ上のＧａＮの実施形態では、遷移層は１０ｎｍから３０ｎｍの間である可能性がある。この層は、ＧａＮ犠牲キャリア層の成長を核形成する 。

【0061】

または各遷移層は、格子整合、ひずみ整合、および隣接する層間の核形成のいずれか１つまたは組み合わせを支援する。

【0062】

いくつかの実施形態では、基板と犠牲キャリア層との間に遷移層はない。

【0063】

この実施形態では、犠牲キャリア層１１４、核形成層１１６、およびデバイス層１１８は、基板上、または基板と遷移層上で連続的に成長する。この例では、連続成長は、成長チャンバ内で関連する形成ステップを実行することを含み、ステップの実行中に成長チャンバから製造されている前駆体を除去しないことを含む。

【0064】

いくつかの実施形態では、製造中に、前駆体は、一貫した成長を確実にするために、制御された条件下で１つの成長チャンバから別の成長チャンバに移動され得る。例えば、真空チャネルを介して接続された２つの接続された成長チャンバ内で、前駆体の成長を一方のチャンバで停止し、前駆体を他方のチャンバに移動させて成長を継続することができる。

【0065】

他の実施形態では、前駆体１０５ａは連続的に成長されてはならない。

【0066】

これらの層を連続的に成長させることにより、有利には、その層間で良好な表面整合特性を有する前駆体が提供される。連続成長中に成長チャンバから前駆体を除去しないことは、例えば表面再構成または汚染を防ぐなどのさらなる利点を提供する。単結晶キャリア層、核形成層およびデバイス層を使用することに関連して、良好なひずみおよび格子整合特性を有する前駆体が提供される。

【0067】

この例では、核形成層１１６は、層成長によって２Ｄ層を介して堆積される。他の実施形態では、３Ｄ成長を使用することができる。核形成層の２Ｄ成長は、この層内に欠陥を導入することを回避するために好ましい。３Ｄ成長オプションは、遷移層１１３の成長にとってより実用的であると見なすことができる 。

【0068】

この例では、連続成長は、適度に格子整合（いくつかの実施形態では、２つの材料の格子定数に１５％未満の差がある；好ましくは１～３％未満であるが、より大きく可能である）、犠牲キャリア層を単結晶核形成層と格子整合し、および単結晶核形成層をデバイス層と格子整合することを含む。たとえば、ＡｌＮの場合、格子定数の差は２．４％になる可能性があり、これにより、約１０ｎｍの厚さの中間層が可能になる。

【0069】

この実施形態では、方法１００ａは、デバイス層１１８上にハンドル層１２０を結合または形成するステップ１４０をさらに含む。ハンドル層は、製造プロセスの後の段階でデバイス層またはデバイスを後で把持するのに適した任意の層を含む。いくつかの実施形態では、スピンオングラス（ｓｐｉｎ－ｏｎ－ｇｌａｓｓ）がハンドル層をデバイス層に取り付ける。ハンドル層も一種の犠牲層である。この仕様の範囲内で、犠牲層は、製造プロセスの後の段階で除去され、ダイヤモンド基板１１０上の最終的な半導体には存在しない層である。ハンドルウェーハの例には、Ｓｉ、ＧａＡｓ、Ｇｅが含まれる場合があります（ただし、比較的安価で簡単に除去できるため、ほとんどの場合Ｓｉが使用される）。

【0070】

方法１００ａは、ベース基板１１２を除去するステップ１４２をさらに含む。この例では、ベース基板は、化学的または機械的研磨プロセスを介して、またはそれらの組み合わせによって除去される。これは、選択的または非選択的な除去プロセスである可能性がある。

【0071】

１つまたは複数の遷移層１１３が存在する実施形態では、方法１００ａは、ステップ１４４または各遷移層１１３を除去することを含む。この例では、遷移層１１３の除去１４４は、遷移層１１３を選択的にエッチングすることなどによって選択的に除去することによって達成される。選択的エッチング技術には、例えば、ＧａＮ／ＡＩＮ界面用の特注ガスを使用した反応性イオンエッチングおよび液体ベースのエッチングが含まれる。選択的エッチングなどの選択的除去は、本明細書の目的のために、特定の除去プロセスについて材料が互いに著しく異なる除去速度を有する隣接する材料からの１つの材料の除去である。たとえば、ＧａＮは、特定の気体または液体、つまり反応性イオンエッチングまたはウェットエッチングプロセスのそれぞれについて、ＡＩＮに対して大幅に異なる除去率を有する。液体ベースのエッチングの例には、ＵＶ照射下のＫＯＨ（光子エネルギー ＞ バンドギャップＧａＮ（ただし、バンドギャップＡｌＮ、ＳｉＣ、ＢＮなどよりも小さい））が含まれる場合がある。選択的な除去技術は、クリーンルームプロセスに精通している熟練した読者には明らかである。

【0072】

対照的に、非選択的除去は、例えば、機械的エッチングまたは研磨または非選択的化学プロセスによって達成される。

【0073】

ステップ１４４の方法１００ａは、いくつかの実施形態に存在し得る任意の遷移層１１３と共に犠牲キャリア層１１４を除去することを含む。ステップ１４４に続いて、この実施例では前駆体１０５ａが形成される（図２を参照）。他の例（図３および４を参照）では、前駆体は、以下でさらに詳細に論じられるように、より早い段階で形成されたと見なされる。

【0074】

この例では、犠牲キャリア層１１４は、犠牲キャリア層が第１の除去速度を有するように、第１の材料から形成されている。核形成層１１６は、核形成層が第２の除去速度を有するように、第２の材料から形成される。第１の除去速度は、第２の除去速度とは異なり、選択的エッチング除去技術などの選択的除去技術を使用して、犠牲キャリア層をきれいに効率的に除去することが可能であり、その後のダイヤモンド成長のために、良好で、きれいで、原子的に滑らかな核形成層表面を残すことができる。有利なことに、本発明の方法１００ａは、他の既知の方法には存在しないこのような利点を提供する。この利点は、図２に概略的に示すように、最初の段階での最初の単結晶層の成長の性質に起因する。核形成層は、その後の選択的エッチング（ステップ１４４）が効率的に可能になるように、デバイス層と除去特性を有する犠牲キャリア層との間に挟まれている。この配置により、高品質の核形成表面を提供するために効率的な技術（選択的除去）を使用できるようになる。また、時限エッチングを使用することなく、明確に定義された厚さのＧａＮデバイス層などのオンダイヤモンド半導体の製造も可能になる。現在の最先端技術では、最終製品のＧａＮ層の厚さは、ほとんどの場合、時限エッチングによってのみ制御できる。重要な段階での選択的エッチングの導入は、技術的な利点である。時限エッチングの使用を避けることで、製造が容易になる。

【0075】

ダイヤモンド基板１１０上に半導体を製造する方法１００は、犠牲キャリア層１１４を選択的に除去した後、核形成層１１６上にダイヤモンド層１２２を成長させるステップ１４６をさらに含む。この例では、ダイヤモンド層は合成ダイヤモンド層を含む。この例のステップ１４４に従って核形成表面をさらに準備する必要なしに、ダイヤモンド層を効率的に成長させることができる。他の例では、特に異なる方法で準備された核形成表面上にダイヤモンドを成長させるための以前の技術と比較した場合、ステップ１４４と１４６との間に必要な準備作業は、最小限またはわずかである。

【0076】

一例では、準備作業は、ＡｌＮ核形成表面をプラズマで処理することを含む。プラズマ処理は、ＡｌＮ核形成表面を、Ｎ₂および／またはＨ₂プラズマで処理することを含む。１つの特定の場合において、処理は、ＡｌＮ核形成層を、１０分間、１０％Ｎ₂／Ｈ₂プラズマで処理することを含む。この前処理は、本発明者らによって、ＡｌＮ核形成表面の酸素含有量を増加させることが示される。そのような前処理された表面は、その上の厚いダイヤモンド層（いくつかの例では、＞１０μｍ、またはいくつかの例では、＞５０μｍ、またはいくつかの例では、＞１００μｍ）の成長を可能にする。

【0077】

方法１００は、ハンドル層１２０を除去するステップ１４８をさらに含む。理解されるように、この段階まで、ダイヤモンド基板１１０上の最終半導体の一部であるデバイス層１１８の損傷を回避するために、製造プロセス中に前駆体を処理するためにハンドル層１２０が必要であった。この特定の例では、ハンドル層は選択的除去プロセスによって除去される。この例では、デバイス層１１８は、デバイス層が第３の除去速度を有するように、第３の材料から形成されている。ハンドル層は、ハンドル層が第４の除去速度を有するように、第４の材料を含む。第４の除去速度は、第３の除去速度とは異なり、したがって、ステップ１４８でのデバイス層からのハンドル層の選択的除去が効率的かつ可能になる。ダイヤモンド基板１１０上の半導体のデバイス層１１８は、図２に示されるように露出表面を有する。ステップ１４８で使用される選択的除去プロセスのために、露出表面の処理を減らす（または、場合によっては、露出表面のさらなる処理を行わない）ことにより、デバイス層としての役割で、後で使用するための状態にする必要がある。

【0078】

いくつかの実施形態では、デバイス層の上面は、ハンドルウェーハを取り付ける前に、例えば、ＳｉＮで保護されている。ハンドルウェーハ（またはハンドルウェーハの取り付けに使用されるスピンオンガラス）が除去されると、このＳｉＮ層（広く保護層と呼ばれることがある）は、ウェーハ上でのデバイス処理の前に除去される。この保護層は、デバイスグレードの材料の上面を保護する。いくつかの実施形態では、ＳｉＮ層は、デバイス製造中は保持されている。

【0079】

他の実施形態では、前駆体１０５は、より早い段階で形成されたと見なすことができる。

【0080】

図３の例では、前駆体は、犠牲キャリア層１１４の除去の前に、すなわち、ステップ１４４の前およびステップ１４２の後に形成されたと見なすことができる。

【0081】

図４の例では、前駆体は、ステップ１４２の前およびステップ１４０の後、すなわち、ベース基板１１２の除去の前に形成されたと見なすことができる。

【0082】

さらに別の実施形態では、前駆体は、ハンドル層１２０を追加する前に、すなわちステップ１４０の前に形成されたと見なすことができる。

【0083】

これらの様々な例および実施形態において、サンドイッチ核形成層を、その一方の側にデバイス層１１８を提供しおよびその他方の側に犠牲キャリア層１１４を提供する初期段階は、ダイヤモンド基板上に半導体を製造するための従来の前駆体では知られていない方法である、以下のステップを、効率的に実施するための有用で技術的に有利な出発点を提供する。

【0084】

次に、前駆体の構成のいくつかの特定の例示的な実施形態を、より詳細に説明する。
実施例１
基板＝Ｓｉ
犠牲キャリア層＝ＡｌＧａＮベースのひずみ緩和層を備えた単結晶ＧａＮ。その特性は、厚さ＝１μｍ、転位密度＝１０⁹ｃｍ^-2を含む。
核形成層＝単結晶ＡｌＮ。その特性は、転位密度＝１０⁹ｃｍ^-2を含む。
デバイス層＝上部に２５ｎｍのＡｌＧａＮを備えた単結晶ＧａＮ。その特性は、転位密度＝１０⁹ｃｍ^-2を含む。

【0085】

実施例２
基板＝ＳｉＣ
犠牲キャリア層＝ＡｌＮ核形成層を備えた単結晶ＧａＮ。その特性は、厚さ＝１μｍ、転位密度＝１０ ⁸ｃｍ^-2を含む。
核形成層＝単結晶ＡｌＮ。その特性は、転位密度＝１０⁸ｃｍ^-2を含む。
デバイス層＝上部に２５ｎｍのＡｌＧａＮを備えた単結晶ＧａＮ。その特性は、転位密度＝１０⁸ｃｍ^-2を含む。

【0086】

実施例３
基板および犠牲キャリア層＝ＧａＮ（ＧａＮ層は単一に形成され、基板と犠牲キャリア層との両方として機能する）。
核形成層＝単結晶ＡｌＮ。その特性は、転位密度＝１０⁶ｃｍ^-2を含む。
デバイス層＝ＩｎＧａＮ量子井戸が組み込まれた単結晶ＧａＮ。その特性は、転位密度＝１０⁶ｃｍ^-2を含む。

【0087】

実施例４
基板および犠牲キャリア層＝Ｇａ₂Ｏ₃（Ｇａ₂Ｏ₃層は単一に形成され、基板と犠牲キャリア層との両方として機能する）。
核形成層＝単結晶ＧａＡｌＯ。その特性は、転位密度＝１０⁶ｃｍ^-2を含む。
デバイス層＝単結晶Ｇａ₂Ｏ₃。その特性は、転位密度＝１０⁶ｃｍ^-2を含む。

【0088】

本発明の実施形態は、核形成層に戻る選択的除去を可能にする。これにより、ダイヤモンドの成長に適した核生成面が提供され、最終製品の熱伝達が向上します。利点は、選択的エッチングが核形成層で停止するため、単結晶核形成層の製造を容易に実行できることである。単結晶である核形成層は、いくつかの例（＞１０Ｗ／ｍＫ）では、先行技術のＳｉＯ₂およびＳｉ₃Ｎ₄などの一般的に使用されるアモルファス核形成層よりも高い熱伝導率を有し、それを通る熱伝達を助ける。このように作製された核形成層の表面が滑らかであることを考慮すると、さらに熱伝達を妨げる可能性がある、界面の粗さによるフォノン散乱がさらに少なくなる。

【0089】

いくつかの例では、本発明者らは、ＧａＮデバイス層とダイヤモンド基板との間の界面の熱抵抗を考慮した。

【0090】

検討ケース（１）－先行技術：
アモルファス核形成層（厚さ５０ｎｍの窒化ケイ素）の場合、この界面の実効熱抵抗は５×１０^-8 ｍ²Ｋ／Ｗ（この値は層の厚さに比例する）になる。これは、たとえば、３５μｍのゲートフィンガー間隔のデバイス形状を備えた８フィンガー、１２５μｍ幅のＧａＮトランジスタの場合、チップレベルでの総熱抵抗の約４０％を占める。

【0091】

検討ケース（２）：
同じ８フィンガー、幅１２５μｍ、３５μｍのゲートフィンガー間隔デバイスの形状を備えたＧａＮトランジスタについて、厚さ１０ｎｍの結晶性ＡｌＮ核生成層の場合、（フォノンの平均自由行程が減少するため）約２０Ｗ／ｍＫの熱伝導率と推定される。これにより、０．５×１０^-9ｍ²Ｋ／Ｗの実効界面熱抵抗が得られる。ＧａＮとダイヤモンドとの間の固有の熱抵抗（フォノンの不一致）は、約２×１０^-9ｍ²Ｋ／Ｗである。

【0092】

したがって、（本方法に従って効率的に形成される）薄い結晶性ＡｌＮ核形成層は、デバイスの熱抵抗に測定可能な程度に追加されない。実際、１０ｎｍの厚さの層の熱伝導率が、＞５Ｗ／ｍＫである限り、これが当てはまる。

【0093】

提案された本発明の方法の例であるケース（１）と現在の最先端技術とを比較して、本発明者らは、チップ上の温度上昇を４０％（パッケージング熱抵抗などを除く）低減した。

【0094】

本発明は、電子、光学、光電子部品などの部品を製造するために使用することができる。

【0095】

前述のように、本発明は、優れた熱伝導特性を有する構造の効率的な製造を可能にする。本発明は、単結晶デバイス層または半導体デバイス多層構造、ダイヤモンド成長を核形成するように配置された単結晶核形成層、および、ダイヤモンド層を含み、デバイス層または半導体デバイスの多層構造とダイヤモンド層との間の界面の熱抵抗が従来のシステムと比較して改善された、半導体オンダイヤモンド基板を提供する。

【0096】

本発明者らは、以下の表に要約されるように、提案された異なる材料について予想される熱伝導率および熱境界抵抗特性を調査した。

【0097】

【数1】

【0098】

薄膜の熱伝導率は、薄膜の弾道熱伝導に適用されるランダウアー（Ｌａｎｄａｕｅｒ）モデルを使用して計算される。有効フォノン平均自由行程は、バルクフォノン平均自由行程（ｌ_ph）および境界の長さ（Ｌ）を使用して計算される。

【0099】

【数2】

【0100】

次の表は、欠陥のない材料を想定した場合の熱伝導率と有効熱境界抵抗値を示す。これらの値のほとんどは「非特許文献１」から取得される。室温の値が使用される。

【0101】

【表1】

【0102】

一般に、本発明者らの調査では、Ｇａ₂Ｏ₃のような低熱伝導率材料でさえも、層に転位／欠陥がない場合、厚さ５０ｎｍでは主要な熱障壁にはならないことを示している。この係数は、成長できる最大の厚さを決定する。

【0103】

本明細書および特許請求の範囲で使用される場合、「備える」および「含む」という用語およびそれらの変形は、指定された特徴、ステップまたは整数が含まれることを意味する。これらの用語は、他の機能、ステップ、またはコンポーネントの存在を除外するものと解釈されるべきではない。

【0104】

特定の形態で、または開示された機能を実行するための手段、または開示された結果を達成するための方法またはプロセスの観点から表現された、前述の説明、または以下の特許請求の範囲、または添付の図面に開示された特徴は、必要に応じて、別々に、またはそのような特徴の任意の組み合わせで、その多様な形態で本発明を実現するために利用される。

【図1】

【図2】

【図3】

【図4】