(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-12
(45)【発行日】2024-09-24
(54)【発明の名称】画素駆動回路及びその駆動方法、表示パネル、表示装置
(51)【国際特許分類】
G09G 3/3233 20160101AFI20240913BHJP
G09G 3/20 20060101ALI20240913BHJP
H10K 59/12 20230101ALI20240913BHJP
【ＦＩ】
G09G3/3233
G09G3/20 621K
G09G3/20 622D
G09G3/20 623B
G09G3/20 623D
G09G3/20 624B
H10K59/12
【請求項の数】
19
(21)【出願番号】P 2021568315
(86)(22)【出願日】2020-09-30
(65)【公表番号】
(43)【公表日】2023-01-18
(86)【国際出願番号】 CN2020119367
(87)【国際公開番号】W WO2021082869
(87)【国際公開日】2021-05-06
【審査請求日】2023-09-25
(31)【優先権主張番号】201911061511.3
(32)【優先日】2019-11-01
(33)【優先権主張国・地域又は機関】CN
(73)【特許権者】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ
(74)【代理人】
【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健
(72)【発明者】
【氏名】リウ ドンニー
(72)【発明者】
【氏名】スアン ミンフア
(72)【発明者】
【氏名】チェン シャオチュアン
(72)【発明者】
【氏名】ドン シュエ
(72)【発明者】
【氏名】ジャン ハオリアン
(72)【発明者】
【氏名】ユエ ハン
(72)【発明者】
【氏名】コン ニン
【審査官】川俣 郁子
(56)【参考文献】
【文献】特開２００５－０７７８１２（ＪＰ，Ａ）
【文献】特開２０００－３４７６２２（ＪＰ，Ａ）
【文献】特開２００５－０１０７４１（ＪＰ，Ａ）
【文献】特開２０００－２８４７５１（ＪＰ，Ａ）
【文献】特開２０１５－０４９３３５（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１５／００４９１２５（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１８／０２４０４００（ＵＳ，Ａ１）
【文献】中国特許出願公開第１０４７９５０２６（ＣＮ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０９Ｇ３／００－３／０８
３／１２－３／１６
３／１９－３／２６
３／３０－３／３４
３／３８
Ｈ０１Ｌ３３／００－３３／４６
Ｈ０５Ｂ３３／００－３３／２８
４４／００
４５／６０
Ｈ１０Ｋ５０／００－９９／００
(57)【特許請求の範囲】
【請求項1】
データ書き込みサブ回路、駆動サブ回路、及び制御サブ回路を備え、前記駆動サブ回路は、駆動トランジスタを含み、前記データ書き込みサブ回路は、第１走査信号端子、第２走査信号端子、第３走査信号端子、第１データ信号端子、第２データ信号端子、及び駆動サブ回路に接続されており；前記データ書き込みサブ回路は、受信された前記第１走査信号端子からの第１走査信号及び前記第３走査信号端子からの第３走査信号に応答して、前記第１データ信号端子から提供された第１データ信号を前記駆動サブ回路に書き込み、前記駆動トランジスタに対して閾値電圧補償を行うように、且つ、受信された前記第２走査信号端子からの第２走査信号及び前記第３走査信号端子からの第３走査信号に応答して、第２データ信号端子から提供された第２データ信号を前記駆動サブ回路に書き込み、前記駆動トランジスタに対して閾値電圧補償を行うように、配置されており、
前記制御サブ回路は、イネーブル信号端子、第１電源電圧信号端子、前記駆動サブ回路、及び駆動待ち素子に接続されており；前記制御サブ回路は、受信された前記イネーブル信号端子からのイネーブル信号に応答して、前記第１電源電圧信号端子と前記駆動トランジスタとを接続させ、前記駆動トランジスタと前記駆動待ち素子とを接続させるように配置されており、
前記駆動サブ回路は、さらに前記第１電源電圧信号端子に接続されており；前記駆動サブ回路は、前記第１データ信号と前記第１電源電圧信号端子から提供された第１電源電圧信号に応じて、駆動信号を前記駆動待ち素子に出力して、前記駆動待ち素子の動作を駆動するように、且つ、前記第２データ信号と前記第１電源電圧信号に応じて、前記駆動待ち素子を動作状態又は非動作状態に制御するように、配置されている、画素駆動回路。
【請求項2】
前記駆動サブ回路は、キャパシタをさらに含み、前記駆動トランジスタのゲートはノードに接続され、前記駆動トランジスタの第１極は、前記データ書き込みサブ回路及び前記制御サブ回路に接続され、前記駆動トランジスタの第２極は、前記データ書き込みサブ回路及び前記制御サブ回路に接続されており、
前記キャパシタの一端は前記ノードに接続され、前記キャパシタの他端は前記第１電源電圧信号端子に接続されている、請求項１に記載の画素駆動回路。
【請求項3】
前記データ書き込みサブ回路は、第１データ書き込みサブ回路と、第２データ書き込みサブ回路とを含み、前記第１データ書き込みサブ回路は、前記第１走査信号端子、前記第３走査信号端子、前記第１データ信号端子、及び駆動サブ回路に接続されており；前記第１データ書き込みサブ回路は、受信された前記第１走査信号及び前記第３走査信号に応答して、前記第１データ信号を前記駆動サブ回路に書き込み、前記駆動トランジスタに対して閾値電圧補償を行うように配置されており、
前記第２データ書き込みサブ回路は、前記第２走査信号端子、前記第３走査信号端子、前記第２データ信号端子、及び駆動サブ回路に接続されており；前記第２データ書き込みサブ回路は、受信された前記第２走査信号及び前記第３走査信号に応答して、前記第２データ信号を前記駆動サブ回路に書き込み、前記駆動トランジスタに対して閾値電圧補償を行うように配置されている、請求項２に記載の画素駆動回路。
【請求項4】
前記第１データ書き込みサブ回路は、第２トランジスタと第３トランジスタとを含み、前記第２トランジスタのゲートは前記第１走査信号端子に接続され、前記第２トランジスタの第１極は前記第１データ信号端子に接続され、前記第２トランジスタの第２極は前記駆動トランジスタの第１極に接続されており、
前記第３トランジスタのゲートは前記第３走査信号端子に接続され、前記第３トランジスタの第１極は前記駆動トランジスタの第２極に接続され、前記第３トランジスタの第２極は前記ノードに接続されている、請求項３に記載の画素駆動回路。
【請求項5】
前記第２データ書き込みサブ回路は、第４トランジスタと第３トランジスタとを含み、前記第４トランジスタのゲートは前記第２走査信号端子に接続され、前記第４トランジスタの第１極は前記第２データ信号端子に接続され、前記第４トランジスタの第２極は前記駆動トランジスタの第１極に接続されており、
前記第３トランジスタのゲートは前記第３走査信号端子に接続され、前記第３トランジスタの第１極は前記駆動トランジスタの第２極に接続され、前記第３トランジスタの第２極は前記ノードに接続されている、請求項３に記載の画素駆動回路。
【請求項6】
前記制御サブ回路は、第５トランジスタと第６トランジスタとを含み、前記第５トランジスタのゲートは前記イネーブル信号端子に接続され、前記第５トランジスタの第１極は前記第１電源電圧信号端子に接続され、前記第５トランジスタの第２極は前記駆動トランジスタの第１極に接続されており、
前記第６トランジスタのゲートは前記イネーブル信号端子に接続され、前記第６トランジスタの第１極は前記駆動トランジスタの第２極に接続され、前記第６トランジスタの第２極は前記駆動待ち素子の第１極に接続されている、請求項１～請求項５のいずれかに記載の画素駆動回路。
【請求項7】
前記画素駆動回路はリセットサブ回路をさらに含み、前記リセットサブ回路は、第１リセット信号端子、初期電圧信号端子、及び前記駆動サブ回路に接続されており；前記リセットサブ回路は、受信された前記第１リセット信号端子からの第１リセット信号に応答して、前記初期電圧信号端子から提供された初期電圧信号を前記駆動サブ回路に伝送するように配置されている、請求項１～請求項６のいずれかに記載の画素駆動回路。
【請求項8】
前記リセットサブ回路は、第７トランジスタを含み、前記第７トランジスタのゲートは、前記第１リセット信号端子に接続され、前記第７トランジスタの第１極は、前記初期電圧信号端子に接続され、前記第７トランジスタの第２極は、前記駆動サブ回路に接続されている、請求項７に記載の画素駆動回路。
【請求項9】
前記リセットサブ回路は、さらに第２リセット信号端子及び前記駆動待ち素子に接続されており；前記リセットサブ回路は、さらに、受信された前記第２リセット信号端子からの第２リセット信号に応答して、前記初期電圧信号を前記駆動待ち素子に伝送するように配置されている、請求項７に記載の画素駆動回路。
【請求項10】
前記リセットサブ回路は、第７トランジスタと第８トランジスタとを含み、前記第７トランジスタのゲートは、前記第１リセット信号端子に接続され、前記第７トランジスタの第１極は、前記初期電圧信号端子に接続され、前記第７トランジスタの第２極は、前記駆動サブ回路に接続されており、
前記第８トランジスタのゲートは、前記第２リセット信号端子に接続され、前記第８トランジスタの第１極は、前記初期電圧信号端子に接続され、前記第８トランジスタの第２極は、前記駆動待ち素子に接続されている、請求項９に記載の画素駆動回路。
【請求項11】
複数の請求項１～請求項１０のいずれかに記載の画素駆動回路と、複数の駆動待ち素子であって、駆動待ち素子の各々は、対応する１つの画素駆動回路に接続されている複数の駆動待ち素子と、を備える、表示パネル。
【請求項12】
前記表示パネルは、複数のサブ画素領域を有し、画素駆動回路の各々は、１つのサブ画素領域に設けられ、前記表示パネルは、
複数の第１走査信号線であって、同一行のサブ画素領域に位置する各画素駆動回路に接続された第１走査信号端子は、対応する１つの第１走査信号線に接続されている、複数の第１走査信号線と、
複数の第２走査信号線であって、同一行のサブ画素領域に位置する各画素駆動回路に接続された第２走査信号端子は、対応する１つの第２走査信号線に接続されている、複数の第２走査信号線と、
複数の第３走査信号線であって、同一行のサブ画素領域に位置する各画素駆動回路に接続された第３走査信号端子は、対応する１つの第３走査信号線に接続されている、複数の第３走査信号線と、をさらに備える、請求項１１に記載の表示パネル。
【請求項13】
複数の第１データ線であって、同一列のサブ画素領域に位置する各画素駆動回路に接続された第１データ信号端子は、対応する１つの第１データ線に接続されている、複数の第１データ線と、複数の第２データ線であって、同一列のサブ画素領域に位置する各画素駆動回路に接続された第２データ信号端子は、対応する１つの第２データ線に接続されている、複数の第２データ線とをさらに備える、請求項１２に記載の表示パネル。
【請求項14】
複数のデータ線であって、同一列のサブ画素領域に位置する各画素駆動回路に接続された第１データ信号端子及び第２データ信号端子は、いずれも対応する１つのデータ線に接続されている、複数のデータ線をさらに備える、請求項１２に記載の表示パネル。
【請求項15】
複数のイネーブル信号線であって、同一行のサブ画素領域に位置する各画素駆動回路に接続されたイネーブル信号線は、対応する１つのイネーブル信号線に接続されている、複数のイネーブル信号線をさらに備える、請求項１２～請求項１４のいずれかに記載の表示パネル。
【請求項16】
請求項１１～請求項１５のいずれかに記載の表示パネルを備える、表示装置。
【請求項17】
請求項１～請求項１０のいずれかに記載の画素駆動回路の駆動方法であって、第１段階で、前記データ書き込みサブ回路は、受信された前記第１走査信号及び前記第３走査信号に応答して、前記第１データ信号を前記駆動サブ回路に書き込み、前記駆動トランジスタに対して閾値電圧補償を行うことと、
第２段階で、前記制御サブ回路は、受信された前記イネーブル信号に応答して、前記駆動トランジスタと前記第１電源電圧信号端子とを接続させ、前記駆動トランジスタと前記駆動待ち素子とを接続させ；前記駆動サブ回路は、前記第１データ信号と前記第１電源電圧信号に応じて、前記駆動信号を前記駆動待ち素子に出力して、前記駆動待ち素子の動作を駆動することと、
第３段階で、前記データ書き込みサブ回路は、受信された前記第２走査信号及び前記第３走査信号に応答して、前記第２データ信号を前記駆動サブ回路に書き込み、前記駆動トランジスタに対して閾値電圧補償を行うことと、
第４段階で、前記制御サブ回路は、受信された前記イネーブル信号に応答して、前記駆動トランジスタと前記第１電源電圧信号端子とを接続させ、前記駆動トランジスタと前記駆動待ち素子とを接続させ；前記駆動サブ回路は、前記第２データ信号と前記第１電源電圧信号に応じて、前記駆動待ち素子を動作状態又は非動作状態に制御することとを備える、画素駆動回路の駆動方法。
【請求項18】
前記画素駆動回路は、第１リセット信号端子、初期電圧信号端子、及び前記駆動サブ回路に接続されているリセットサブ回路をさらに含み、前記第１段階の前に、前記画素駆動回路の駆動方法は、
リセット段階で、前記リセットサブ回路が、受信された前記第１リセット信号端子からの第１リセット信号に応答して、前記初期電圧信号端子から提供された初期電圧信号を前記駆動サブ回路に伝送することをさらに備える、請求項１７に記載の画素駆動回路の駆動方法。
【請求項19】
前記リセットサブ回路は、さらに第２リセット信号端子及び前記駆動待ち素子に接続されており、前記画素駆動回路の駆動方法は、
前記リセット段階で、前記リセットサブ回路が、受信された前記第２リセット信号端子からの第２リセット信号に応答して、前記初期電圧信号を前記駆動待ち素子に伝送することをさらに備える、請求項１８に記載の画素駆動回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【0001】
（関連出願）
この出願は、２０１９年１１月１日に出願された出願番号が２０１９１１０６１５１１．３である中国特許出願を基礎出願とする優先権を主張し、その内容の全てが参照によって本出願に取り込まれる。
この出願は、２０１９年１１月１日に出願された出願番号が２０１９１１０６１５１１．３である中国特許出願を基礎出願とする優先権を主張し、その内容の全てが参照によって本出願に取り込まれる。
【0002】
本開示は、表示技術分野に関し、特に画素駆動回路及びその駆動方法、表示パネル、表示装置に関するものである。
【背景技術】
【0003】
Ｍｉｃｒｏ ＬＥＤ（マイクロ発光ダイオード）及びＭｉｎｉ ＬＥＤ（ミニ発光ダイオード）表示装置は、有機発光ダイオード（ＯＬＥＤ）よりも発光効率及び信頼性が高く、消費電力が低いため、今後の表示製品の主流になる可能性がある。Ｍｉｃｒｏ ＬＥＤ表示装置及びＭｉｎｉ ＬＥＤ表示装置は、画素駆動回路を用いて、ＬＥＤを駆動して発光させ、表示を実現するため、Ｍｉｃｒｏ ＬＥＤ表示装置及びＭｉｎｉ ＬＥＤ表示装置の表示効果を確保するには、画素駆動回路の構造は非常に重要である。
【発明の概要】
【課題を解決するための手段】
【0004】
一態様では、データ書き込みサブ回路、駆動サブ回路、及び制御サブ回路を備える画素駆動回路が提供される。前記駆動サブ回路は、駆動トランジスタを含む。前記データ書き込みサブ回路は、第１走査信号端子、第２走査信号端子、第３走査信号端子、第１データ信号端子、第２データ信号端子、及び駆動サブ回路に接続されている。前記データ書き込みサブ回路は、受信された前記第１走査信号端子からの第１走査信号及び前記第３走査信号端子からの第３走査信号に応答して、前記第１データ信号端子から提供された第１データ信号を前記駆動サブ回路に書き込み、前記駆動トランジスタに対して閾値電圧補償を行うように、且つ、受信された前記第２走査信号端子からの第２走査信号及び前記第３走査信号端子からの第３走査信号に応答して、第２データ信号端子から提供された第２データ信号を前記駆動サブ回路に書き込み、前記駆動トランジスタに対して閾値電圧補償を行うように、配置されている。
【0005】
前記制御サブ回路は、イネーブル信号端子、第１電源電圧信号端子、前記駆動サブ回路、及び前記駆動待ち素子に接続されている。前記制御サブ回路は、受信された前記イネーブル信号端子からのイネーブル信号に応答して、前記第１電源電圧信号端子と前記駆動トランジスタとを接続させ、前記駆動トランジスタと前記駆動待ち素子とを接続させるように配置されている。
【0006】
前記駆動サブ回路は、前記第１電源電圧信号端子に接続されている。前記駆動サブ回路は、前記第１データ信号と前記第１電源電圧信号端子から提供された第１電源電圧信号に応じて、駆動信号を前記駆動待ち素子に出力して、前記駆動待ち素子の動作を駆動するように、且つ、前記第２データ信号と前記第１電源電圧信号に応じて、前記駆動待ち素子を動作状態又は非動作状態に制御するように、配置されている。
【0007】
幾つかの実施例において、前記駆動サブ回路は、キャパシタをさらに含む。前記駆動トランジスタのゲートはノードに接続され、前記駆動トランジスタの第１極は、前記データ書き込みサブ回路及び前記制御サブ回路に接続され、前記駆動トランジスタの第２極は、前記データ書き込みサブ回路及び前記制御サブ回路に接続されている。前記キャパシタの一端は前記ノードに接続され、前記キャパシタの他端は前記第１電源電圧信号端子に接続されている。
【0008】
幾つかの実施例において、前記データ書き込みサブ回路は、第１データ書き込みサブ回路と、第２データ書き込みサブ回路とを含む。前記第１データ書き込みサブ回路は、前記第１走査信号端子、前記第３走査信号端子、前記第１データ信号端子、及び駆動サブ回路に接続されている。前記第１データ書き込みサブ回路は、受信された前記第１走査信号及び前記第３走査信号に応答して、前記第１データ信号を前記駆動サブ回路に書き込み、前記駆動トランジスタに対して閾値電圧補償を行うように配置されている。前記第２データ書き込みサブ回路は、前記第２走査信号端子、前記第３走査信号端子、前記第２データ信号端子、及び駆動サブ回路に接続されている。前記第２データ書き込みサブ回路は、受信された前記第２走査信号及び前記第３走査信号に応答して、前記第２データ信号を前記駆動サブ回路に書き込み、前記駆動トランジスタに対して閾値電圧補償を行うように配置されている。
【0009】
幾つかの実施例において、前記第１データ書き込みサブ回路は、第２トランジスタと第３トランジスタとを含む。前記第２トランジスタのゲートは前記第１走査信号端子に接続され、前記第２トランジスタの第１極は前記第１データ信号端子に接続され、前記第２トランジスタの第２極は前記駆動トランジスタの第１極に接続されている。前記第３トランジスタのゲートは前記第３走査信号端子に接続され、前記第３トランジスタの第１極は前記駆動トランジスタの第２極に接続され、前記第３トランジスタの第２極は前記ノードに接続されている。
【0010】
幾つかの実施例において、前記第２データ書き込みサブ回路は、第４トランジスタと第３トランジスタとを含む。前記第４トランジスタのゲートは前記第２走査信号端子に接続され、前記第４トランジスタの第１極は前記第２データ信号端子に接続され、前記第４トランジスタの第２極は前記駆動トランジスタの第１極に接続されている。前記第３トランジスタのゲートは前記第３走査信号端子に接続され、前記第３トランジスタの第１極は前記駆動トランジスタの第２極に接続され、前記第３トランジスタの第２極は前記ノードに接続されている。
【0011】
幾つかの実施例において、前記制御サブ回路は、第５トランジスタと第６トランジスタとを含む。前記第５トランジスタのゲートは前記イネーブル信号端子に接続され、前記第５トランジスタの第１極は前記第１電源電圧信号端子に接続され、前記第５トランジスタの第２極は前記駆動トランジスタの第１極に接続されている。前記第６トランジスタのゲートは前記イネーブル信号端子に接続され、前記第６トランジスタの第１極は前記駆動トランジスタの第２極に接続され、前記第６トランジスタの第２極は前記駆動待ち素子の第１極に接続されている。
【0012】
幾つかの実施例において、前記画素駆動回路はリセットサブ回路をさらに含む。前記リセットサブ回路は、第１リセット信号端子、初期電圧信号端子、及び前記駆動サブ回路に接続されている。前記リセットサブ回路は、受信された前記第１リセット信号端子からの第１リセット信号に応答して、前記初期電圧信号端子から提供された初期電圧信号を前記駆動サブ回路に伝送するように配置されている。
【0013】
幾つかの実施例において、前記リセットサブ回路は、第７トランジスタを含む。前記第７トランジスタのゲートは、前記第１リセット信号端子に接続され、前記第７トランジスタの第１極は、前記初期電圧信号端子に接続され、前記第７トランジスタの第２極は、前記駆動サブ回路に接続されている。
【0014】
幾つかの実施例において、前記リセットサブ回路は、さらに第２リセット信号端子及び前記駆動待ち素子に接続されている。前記リセットサブ回路は、さらに、受信された前記第２リセット信号端子からの第２リセット信号に応答して、前記初期電圧信号を前記駆動待ち素子に伝送するように配置されている。
【0015】
幾つかの実施例において、前記リセットサブ回路は、第７トランジスタと第８トランジスタとを含む。前記第７トランジスタのゲートは、前記第１リセット信号端子に接続され、前記第７トランジスタの第１極は、前記初期電圧信号端子に接続され、前記第７トランジスタの第２極は、前記駆動サブ回路に接続されている。前記第８トランジスタのゲートは、前記第２リセット信号端子に接続され、前記第８トランジスタの第１極は、前記初期電圧信号端子に接続され、前記第８トランジスタの第２極は、前記駆動待ち素子に接続されている。
【0016】
別の態様では、複数の上記のような画素駆動回路及び複数の駆動待ち素子を備える表示パネルが提供される。駆動待ち素子の各々は、対応する１つの画素駆動回路に接続されている。
【0017】
幾つかの実施例において、前記表示パネルは、複数のサブ画素領域を有し、画素駆動回路の各々は、１つのサブ画素領域に設けられている。前記表示パネルは、複数の第１走査信号線、複数の第２走査信号線、及び複数の第３走査信号線をさらに備える。同一行のサブ画素領域に位置する各画素駆動回路に接続された第１走査信号端子は、対応する１つの第１走査信号線に接続されている。同一行のサブ画素領域に位置する各画素駆動回路に接続された第２走査信号端子は、対応する１つの第２走査信号線に接続されている。同一行のサブ画素領域に位置する各画素駆動回路に接続された第３走査信号端子は、対応する１つの第３走査信号線に接続されている。
【0018】
幾つかの実施例において、前記表示パネルは、複数の第１データ線及び複数の第２データ線をさらに備える。同一列のサブ画素領域に位置する各画素駆動回路に接続された第１データ信号端子は、対応する１つの第１データ線に接続されている。同一列のサブ画素領域に位置する各画素駆動回路に接続された第２データ信号端子は、対応する１つの第２データ線に接続されている。
【0019】
幾つかの実施例において、前記表示パネルは、複数のデータ線をさらに備える。同一列のサブ画素領域に位置する各画素駆動回路に接続された第１データ信号端子及び第２データ信号端子は、いずれも対応する１つのデータ線に接続されている。
【0020】
幾つかの実施例において、前記表示パネルは、複数のイネーブル信号線をさらに含む。同一行のサブ画素領域に位置する各画素駆動回路に接続されたイネーブル信号端子は、対応する１つのイネーブル信号線に接続されている。
【0021】
さらに別の態様では、上記のような表示パネルを備える表示装置が提供される。
【0022】
さらに別の態様では、以下のような手順を含む、上記のような画素駆動回路の駆動方法が提供される。第１段階で、前記データ書き込みサブ回路は、受信された前記第１走査信号及び前記第３走査信号に応答して、前記第１データ信号を前記駆動サブ回路に書き込み、前記駆動トランジスタに対して閾値電圧補償を行う。第２段階で、前記制御サブ回路は、受信された前記イネーブル信号に応答して、前記駆動トランジスタと前記第１電源電圧信号端子とを接続させ、前記駆動トランジスタと前記駆動待ち素子とを接続させ；前記駆動サブ回路は、前記第１データ信号と前記第１電源電圧信号に応じて、駆動信号を前記駆動待ち素子に出力して、前記駆動待ち素子の動作を駆動する。第３段階で、前記データ書き込みサブ回路は、受信された前記第２走査信号及び前記第３走査信号に応答して、前記第２データ信号を前記駆動サブ回路に書き込み、前記駆動トランジスタに対して閾値電圧補償を行う。第４段階で、前記制御サブ回路は、受信された前記イネーブル信号に応答して、前記駆動トランジスタと前記第１電源電圧信号端子とを接続させ、前記駆動トランジスタと前記駆動待ち素子とを接続させ；前記駆動サブ回路は、前記第２データ信号と前記第１電源電圧信号に応じて、前記駆動待ち素子を動作状態又は非動作状態に制御する。
【0023】
幾つかの実施例において、前記画素駆動回路は、リセットサブ回路をさらに備え、前記リセットサブ回路は、第１リセット信号端子、初期電圧信号端子、及び前記駆動サブ回路に接続されている。前記第１段階の前に、前記画素駆動回路の駆動方法は、リセット段階で、前記リセットサブ回路が、受信された前記第１リセット信号端子からの第１リセット信号に応答して、初期電圧信号端子から提供された初期電圧信号を前記駆動サブ回路に伝送することをさらに備える。
【0024】
幾つかの実施例において、前記リセットサブ回路は、さらに第２リセット信号端子及び前記駆動待ち素子に接続されている。前記画素駆動回路の駆動方法は、前記リセット段階で、前記リセットサブ回路が、受信された前記第２リセット信号端子からの第２リセット信号に応答して、前記初期電圧信号を前記駆動待ち素子に伝送することをさらに備える。
【図面の簡単な説明】
【0025】
本開示の幾つかの実施例又は先行技術における技術案をより明確に説明するために、以下は本開示の幾つかの実施例又は先行技術の説明に用いられる図面について簡単に紹介する。以下の説明における図面は、本開示の幾つかの実施例の図面に過ぎないことは明らかである。当業者であれば、これらの図面によって他の図面が取得することができる。さらに、以下の説明における図面は、概略図と見なすことができ、本開示の実施例に係る製品の実際の寸法、方法の実際のプロセス、信号の実際のタイミングなどを限定するものではない。
【図1A】関連技術におけるＯＬＥＤを駆動する画素駆動回路の回路構成図である。
【図1B】関連技術におけるＯＬＥＤを駆動する画素駆動回路のタイミング図である。
【図2A】ＯＬＥＤ及びＭｉｃｒｏ ＬＥＤ又はＭｉｎｉ ＬＥＤの色座標と階調との関係図である。
【図2B】Ｍｉｃｒｏ ＬＥＤ又はＭｉｎｉ ＬＥＤが赤色光を発する時の発光効率と電流密度との関係図である。
【図2C】Ｍｉｃｒｏ ＬＥＤ又はＭｉｎｉ ＬＥＤが緑色光を発する時の発光効率と電流密度との関係図である。
【図2D】Ｍｉｃｒｏ ＬＥＤ又はＭｉｎｉ ＬＥＤが青色光を発する時の発光効率と電流密度との関係図である。
【図3】本開示の幾つかの実施例に係る画素駆動回路の構造ブロック図である。
【図4】本開示の幾つかの実施例に係る別の画素駆動回路の構造ブロック図である。
【図5】本開示の幾つかの実施例に係る更に別の画素駆動回路の構造ブロック図である。
【図6】本開示の幾つかの実施例に係る更に別の画素駆動回路の構造ブロック図である。
【図7】本開示の幾つかの実施例に係る画素駆動回路の回路構造図である。
【図8】本開示の幾つかの実施例に係る別の画素駆動回路の回路構造図である。
【図9】本開示の幾つかの実施例に係る更に別の画素駆動回路の回路構造図である。
【図10】本開示の幾つかの実施例に係る画素駆動回路の駆動方法のフローチャートである。
【図11A】本開示の幾つかの実施例に係る画素駆動回路のタイミング図である。
【図11B】本開示の幾つかの実施例に係る別の画素駆動回路のタイミング図である。
【図12】本開示の幾つかの実施例に係る更に別の画素駆動回路の回路構造図である。
【図13A】本開示の幾つかの実施例に係る表示パネルの構造図である。
【図13B】本開示の幾つかの実施例に係る別の表示パネルの構造図である。
【発明を実施するための形態】
【0026】
以下は、図面を参照し、本開示の実施例における技術案を明確かつ完全に説明する。無論、ここに記載された実施例はあくまで本開示の実施例の一部のみであり、全ての実施例ではないと理解されるべきである。本開示における実施例に基づき、当業者が取得する他のすべての実施例は、本開示の請求範囲に含まれるものとする。
【0027】
文脈上別段の解釈を要しない限り、本明細書及び特許請求の範囲全体において、用語「含む（ｃｏｍｐｒｉｓｅ）」及びその他の形式、例えば、第三人称の単数形である「含む（ｃｏｍｐｒｉｓｅｓ）」及び現在分詞の形式である「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、開放、包括的な意味、即ち「含むが、これらに限定されない」と解釈されるべきである。明細書の説明において、用語「１つの実施例（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「幾つかの実施例（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔｓ）」、「例示的な実施例（ｅｘｅｍｐｌａｒｙ ｅｍｂｏｄｉｍｅｎｔｓ）」、「例（ｅｘａｍｐｌｅ）」、「特定の例（ｓｐｅｃｉｆｉｃ ｅｘａｍｐｌｅ）」、又は「幾つかの例（ｓｏｍｅ ｅｘａｍｐｌｅｓ）」などは、この実施例又は例に関連する特定の特徴、構造、材料、又は特性が、本開示の少なくとも１つの実施例又は例に含まれることを示すことが意図される。上記の用語の概略的な表現は、必ずしも同じ実施例又は例を指すわけではない。さらに、説明された特定の特徴、構造、材料、又は特性は、任意の適切な態様で、任意の１つ又は複数の実施例又は例に含まれ得る。
【0028】
以下、用語「第１」、「第２」は説明の目的だけに用いられ、相対的な重要性を明示又は暗示する、又は技術的特徴の数を明示又は暗示すると理解されるべきではない。従って、「第１」、「第２」で限定される特徴は、１つ又は複数の該特徴を明示的又は暗黙的に含むことができる。本開示の実施例の説明では、特に説明がない限り、「複数」は２つ以上を意味する。
【0029】
幾つかの実施例を説明する時、「接続」及びそれに由来する表現を使用する場合がある。例えば、幾つかの実施例を説明する時、２つ又は２つ以上の構成要素がお互いに直接的な物理的又は電気的接触を有することを示すように、「接続」という用語を使用する場合がある。ここに開示された実施例は、必ずしも本明細書の内容に限定されない。
【0030】
本開示の実施例に係る回路では、ノードは実際に存在する部品を表すものではなく、回路図における関連する電気接続の合流点を表すものであり、即ち、ノードは、回路図における関連する電気接続の合流点によって等価に形成される点である。
【0031】
本明細書で使用されるように、文脈に応じて、用語「……場合」は、「……時」又は「……際」又は「……の決定に応答して」又は「……の検出に応答して」を意味すると任意選択的に解釈される。
【0032】
本明細書において、「…ように配置される」は、追加のタスク又はステップを実行するように適用又は配置される装置を排除しない開放的且つ包括的な言語を意味する。
【0033】
また、「に基づいて」の使用は、１つ又は複数の前記条件に「基づいて」行われる手順、ステップ、計算、又は他の動作が、実際には、追加の条件に基づき得るため、開放的且つ包括的であることを意味する。
【0034】
本明細書で使用されるように、「約」、「程度」、又は「近く」は、記載された値、及び特定値の許容可能な偏差範囲内の平均値を含み、ここで、前記許容可能な偏差範囲は、当業者によって、検討されている測定及び特定量の測定に関連する誤差（即ち、測定システムの限界）を考慮して決定される。
【0035】
表示技術分野において、発光ダイオード表示装置は、高輝度、広色域の利点を有するため、今後の表示分野への適用が益々拡大すると考えられる。
【0036】
発光ダイオード表示装置は、複数のサブ画素領域を有する表示パネルを含む。サブ画素領域の各々には、いずれも画素駆動回路及びこの画素駆動回路に接続された駆動待ち素子が設けれられ、駆動待ち素子は、例えば、マイクロ発光ダイオード（Ｍｉｃｒｏ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、Ｍｉｃｒｏ ＬＥＤ）、ミニ発光ダイオード（Ｍｉｎｉ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、Ｍｉｎｉ ＬＥＤ）、又は有機エレクトロルミネッセンスダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）などの電流型発光ダイオードである。
【0037】
図１Ａは、関連技術におけるＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、有機エレクトロルミネッセンスダイオード）を駆動する画素駆動回路の回路構造図であり、図１Ｂは、その画素駆動回路のタイミング図である。図１Ａ及び図１Ｂを参照すると、当該画素駆動回路の動作段階は、リセット段階、閾値電圧補償段階、及び発光段階を順次に含む。リセット段階で、この画素駆動回路は、受信されたリセット信号端子ＲＳＴからのリセット信号に応答して、初期電圧信号端子Ｖｉｎｔから提供された初期電圧信号をトランジスタＭ３及びＯＬＥＤのアノードに伝送する。リセットの目的は、現フレームの表示に影響を与えないように、前フレーム表示時のデータを消去することである。閾値電圧補償段階で、この画素駆動回路は、受信された走査信号端子ＧＡＴＥからの走査信号に応答して、データ信号端子ＤＡＴＡから提供されたデータ信号とトランジスタＭ３の閾値電圧をトランジスタＭ３のゲートに書き込む。発光段階で、この画素駆動回路は、受信されたイネーブル信号端子ＥＭからのイネーブル信号に応答して、トランジスタＭ３の第１極と第１電源電圧信号端子ＶＤＤとを接続させ、トランジスタＭ３の第２極とＯＬＥＤとを接続させる。この時、トランジスタＭ３は、第１電源電圧信号端子ＶＤＤから提供された第１電源電圧信号とデータ信号端子ＤＡＴＡから提供されたデータ信号に応じて、駆動信号（駆動電流）をＯＬＥＤに出力し、ＯＬＥＤを発光させる。
【0038】
上記の関連技術では、発光段階の持続時間は固定され、駆動電流の大きさを変化させることで、駆動待ち素子の輝度を制御し、異なる階調の表示を実現する。即ち、ＯＬＥＤの発光過程全体において、駆動電流の大きさを制御するだけで、異なる階調の表示を実現する。即ち、高階調表示を実現する場合、ＯＬＥＤに入力する駆動電流を増加させることにより、ＯＬＥＤの輝度を増加させ、低階調表示を実現する場合、ＯＬＥＤに入力する駆動電流を減少させることにより、ＯＬＥＤの輝度を減少させる。
【0039】
上記の画素駆動回路がＭｉｃｒｏ ＬＥＤ又はＭｉｎｉ ＬＥＤを駆動して発光させるように配置される場合、高階調表示を実現する時、Ｍｉｃｒｏ ＬＥＤ又はＭｉｎｉ ＬＥＤに入力された駆動電流は大きく、Ｍｉｃｒｏ ＬＥＤ又はＭｉｎｉ ＬＥＤは、高電流密度になり、低階調表示を実現する時、Ｍｉｃｒｏ ＬＥＤ又はＭｉｎｉ ＬＥＤに入力された駆動電流は小さく、Ｍｉｃｒｏ ＬＥＤ又はＭｉｎｉ ＬＥＤは、低電流密度になる。
【0040】
しかしながら、Ｍｉｃｒｏ ＬＥＤやＭｉｎｉ ＬＥＤの発光効率や色座標は、電流密度に大きく影響されている。Ｍｉｃｒｏ ＬＥＤを例とすると、図２Ａに示すように、Ｍｉｃｒｏ ＬＥＤが低階調になる時、即ちＭｉｃｒｏ ＬＥＤが低電流密度になる時、Ｍｉｃｒｏ ＬＥＤの色座標は、ＯＬＥＤの色座標よりもオフセットが大きく、表示効果に与える影響が大きい。Ｍｉｃｒｏ ＬＥＤの発光色が異なると、その発光効率が受ける電流密度の影響も異なる。以下は、それぞれＭｉｃｒｏ ＬＥＤが赤色光、緑色光、青色光を発する場合を例として説明する。図２Ｂに示すように、Ｍｉｃｒｏ ＬＥＤが赤色光を発する時、その発光効率は３．９％であり、この時の電流密度は約１Ａ／ｃｍ２である。図２Ｃに示すように、Ｍｉｃｒｏ ＬＥＤが緑色光を発する時、その発光効率は１８％であり、この時の電流密度は約０．３Ａ／ｃｍ２である。図２Ｄに示すように、Ｍｉｃｒｏ ＬＥＤが青色光を発する時、その発光効率は１８％であり、この時の電流密度は約０．６Ａ／ｃｍ２である。Ｍｉｃｒｏ ＬＥＤが低階調表示を行う場合、その赤色光を発する時の電流密度は通常０．５Ａ／ｃｍ２以下であり、その緑色光を発する時及び青色光を発する時の電流密度は通常０．１Ａ／ｃｍ２程度である。上記の図２Ｂから図２Ｄを参照して分かるように、Ｍｉｃｒｏ ＬＥＤは、赤色光、緑色光、青色光のいずれを発する場合も、低階調表示時の電流密度が低く、発光効率が低い。従って、Ｍｉｃｒｏ ＬＥＤについては、電流密度が低いと、低階調表示を実現する時の発光効率が低くなる。Ｍｉｎｉ ＬＥＤは、Ｍｉｃｒｏ ＬＥＤＤと似た性能を有しているため、Ｍｉｎｉ ＬＥＤについても、電流密度が低いと、低階調表示を実現する時の発光効率が低くなる。
【0041】
以上のように、Ｍｉｃｒｏ ＬＥＤ又はＭｉｎｉ ＬＥＤは、低階調表示を実現する時、一方では、低い電流密度によってＭｉｃｒｏ ＬＥＤ又はＭｉｎｉ ＬＥＤの発光効率が低くなり、発光効率が低いと、消費電力が高くなるだけでなく、表示時の階調が設定値よりも小さくなり、これによって、表示輝度が低くなり、表示効果が悪くなる。他方では、電流密度が低い場合、階調が小さいほど色座標のオフセットが大きくなり、Ｍｉｃｒｏ ＬＥＤやＭｉｎｉ ＬＥＤの表示効果が悪くなる。
【0042】
これに基づいて、本開示の幾つかの実施例は、画素駆動回路１を提供し、図３に示すように、この画素駆動回路１は、データ書き込みサブ回路１０、駆動サブ回路１１、及び制御サブ回路１２を含む。駆動サブ回路１１は、駆動トランジスタＴ１を含む。
【0043】
データ書き込みサブ回路１０は、第１走査信号端子Ｇ１、第２走査信号端子Ｇ２、第３走査信号端子Ｇ３、第１データ信号端子Ｄａｔａ１、第２データ信号端子Ｄａｔａ２、及び駆動サブ回路１１に接続されている。第１走査信号端子Ｇ１は、第１走査信号を受信して、この第１走査信号をデータ書き込みサブ回路１０に入力するように配置されている。第２走査信号端子Ｇ２は、第２走査信号を受信して、この第２走査信号をデータ書き込みサブ回路１０に入力するように配置されている。第３走査信号端子Ｇ３は、第３走査信号を受信して、この第３走査信号をデータ書き込みサブ回路１０に入力するように配置されている。第１データ信号端子Ｄａｔａ１は、第１データ信号を受信して、この第１データ信号をデータ書き込みサブ回路１０に入力するように配置されている。第２データ信号端子Ｄａｔａ２は、第２データ信号を受信して、この第２データ信号をデータ書き込みサブ回路１０に入力するように配置されている。
【0044】
データ書き込みサブ回路１０は、受信された第１走査信号端子Ｇ１からの第１走査信号及び第３走査信号端子Ｇ３からの第３走査信号に応答して、第１データ信号端子Ｄａｔａ１から提供された第１データ信号を駆動サブ回路１１に書き込み、駆動トランジスタＴ１に対して閾値電圧補償を行うように、且つ、受信された第２走査信号端子Ｇ２からの第２走査信号及び第３走査信号端子Ｇ３からの第３走査信号に応答して、第２データ信号端子Ｄａｔａ２から提供された第２データ信号を駆動サブ回路１１に書き込み、駆動トランジスタＴ１に対して閾値電圧補償を行うように、配置されている。
【0045】
制御サブ回路１２は、イネーブル信号端子ＥＭ、第１電源電圧信号端子ＶＤＤ、駆動サブ回路１１、及び駆動待ち素子Ｄに接続されている。イネーブル信号端子ＥＭは、イネーブル信号を受信して、このイネーブル信号を制御サブ回路１２に入力するように配置されている。第１電源電圧信号端子ＶＤＤは、第１電源電圧信号を受信して、この第１電源電圧信号を制御サブ回路１２に入力するように配置されている。
【0046】
制御サブ回路１２は、受信されたイネーブル信号端子ＥＭからのイネーブル信号に応答して、第１電源電圧信号端子ＶＤＤと駆動トランジスタＴ１とを接続させ、駆動トランジスタＴ１と駆動待ち素子Ｄとを接続させるように配置されている。
【0047】
幾つかの実施例において、制御サブ回路１２は、駆動待ち素子Ｄの第１極に接続され、駆動待ち素子Ｄの第２極は、第２電源電圧信号端子ＶＳＳに接続されている。
【0048】
幾つかの例において、駆動待ち素子Ｄの第１極及び第２極は、それぞれアノード及びカソードである。
【0049】
駆動サブ回路１１は、さらに第１電源電圧信号端子ＶＤＤに接続されている。即ち、第１電源電圧信号端子ＶＤＤは、さらに駆動サブ回路１１に第１電源電圧信号を入力する。
【0050】
なお、駆動サブ回路１１が第１電源電圧信号端子ＶＤＤに接続されていることは、駆動トランジスタＴ１が第１電源電圧信号端子ＶＤＤに直接接続されている場合を含まない。即ち、駆動トランジスタＴ１は、制御サブ回路１２によって第１電源電圧信号端子ＶＤＤとの電気的接続を実現する。
【0051】
駆動サブ回路１１は、第１データ信号端子Ｄａｔａ１から提供された第１データ信号と第１電源電圧信号端子ＶＤＤから提供された第１電源電圧信号に応じて、駆動信号を駆動待ち素子Ｄに出力して、駆動待ち素子Ｄの動作を駆動するように、且つ、第２データ信号端子Ｄａｔａ２から提供された第２データ信号と第１電源電圧信号端子ＶＤＤから提供された第１電源電圧信号に応じて、駆動待ち素子Ｄを動作状態又は非動作状態に制御するように、配置されている。
【0052】
本開示の幾つかの実施例に係る画素駆動回路１の動作手順は、第１段階～第４段階を備える。
【0053】
第１段階で、データ書き込みサブ回路１０は、第１データ信号端子Ｄａｔａ１から提供された第１データ信号を駆動サブ回路１１に書き込み、駆動トランジスタＴ１に対して閾値電圧補償を行う。この間、駆動トランジスタＴ１と駆動待ち素子Ｄとの間、及び駆動トランジスタＴ１と第１電源電圧信号端子ＶＤＤとの間は切断状態、即ち駆動待ち素子Ｄは非動作状態にある。
【0054】
第２段階で、制御サブ回路１２は、第１電源電圧信号端子ＶＤＤと駆動トランジスタＴ１とを接続させ、駆動トランジスタＴ１と駆動待ち素子Ｄとを接続させる。駆動サブ回路１１は、第１データ信号端子Ｄａｔａ１から提供された第１データ信号と第１電源電圧信号端子ＶＤＤから提供された第１電源電圧信号に応じて、駆動信号を駆動待ち素子Ｄに出力して、駆動待ち素子Ｄの動作を駆動する。
【0055】
第３段階で、データ書き込みサブ回路１０は、第２データ信号端子Ｄａｔａ２から提供された第２データ信号を駆動サブ回路１１に書き込み、駆動トランジスタＴ１に対して閾値電圧補償を行う。この間、駆動トランジスタＴ１と駆動待ち素子Ｄとの間、及び駆動トランジスタＴ１と第１電源電圧信号端子ＶＤＤとの間は切断状態、即ち駆動待ち素子Ｄは再び非動作状態にある。
【0056】
第４段階で、制御サブ回路１２は、再び第１電源電圧信号端子ＶＤＤと駆動トランジスタＴ１とを接続させ、駆動トランジスタＴ１と駆動待ち素子Ｄとを接続させる。駆動サブ回路１１は、第２データ信号端子Ｄａｔａ２から提供された第２データ信号と第１電源電圧信号端子ＶＤＤから提供された第１電源電圧信号に応じて、駆動待ち素子Ｄを動作状態又は非動作状態に制御する。即ち、第２データ信号及び第１電源電圧信号が駆動トランジスタＴ１をオンにできない場合、第４段階で、駆動待ち素子Ｄは第３段階の非動作状態を保持し続ける。第２データ信号及び第１電源電圧信号が駆動トランジスタＴ１をオンにする場合、第４段階で、駆動待ち素子Ｄは再び動作を開始する。
【0057】
これで分かるように、駆動待ち素子Ｄの動作持続時間は、第２データ信号端子Ｄａｔａ２から提供された第２データ信号及び第１電源電圧信号端子ＶＤＤから提供された第１電源電圧信号によって決定される。第１電源電圧信号が一定の直流電圧信号である場合、駆動待ち素子Ｄの動作持続時間は、第２データ信号端子Ｄａｔａ２から提供された第２データ信号によって決定される。即ち、駆動待ち素子Ｄが第４段階で非動作状態にある場合、第２段階の持続時間は即ち駆動待ち素子Ｄの動作持続時間となる。駆動待ち素子Ｄが第４段階で動作状態にある場合、第２段階の持続時間と第４段階の持続時間との和は即ち駆動待ち素子Ｄの動作持続時間となる。
【0058】
本開示の幾つかの実施例において、駆動待ち素子Ｄが動作することは、電流型発光ダイオードが発光することと理解され得る。駆動待ち素子Ｄが動作状態にあることは、電流型発光ダイオードが発光状態にあると理解され得る。駆動待ち素子Ｄが非動作状態にあることは、電流型発光ダイオードが非発光状態にあると理解され得る。駆動サブ回路１１が駆動信号を出力して駆動待ち素子Ｄの動作を駆動することは、駆動サブ回路１１が駆動電流を電流型発光ダイオードに出力して、電流型発光ダイオードの発光を駆動することと理解され得る。駆動待ち素子Ｄの動作持続時間は、電流型発光ダイオードの発光持続時間であることと理解され得る。
【0059】
幾つかの例において、駆動待ち素子Ｄは、Ｍｉｃｒｏ ＬＥＤ又はＭｉｎｉ ＬＥＤである。
【0060】
本開示の幾つかの実施例に係る画素駆動回路１では、データ書き込みサブ回路１０は、第１段階で、第１データ信号端子Ｄａｔａ１から提供された第１データ信号を駆動サブ回路１１に書き込み、駆動トランジスタＴ１に対して閾値電圧補償を行い；且つ、第３段階で、第２データ信号端子Ｄａｔａ２から提供された第２データ信号を駆動サブ回路１１に書き込み、駆動トランジスタＴ１に対して閾値電圧補償を行う。制御サブ回路１２は、第２段階と第４段階で、第１電源電圧信号端子ＶＤＤと駆動トランジスタＴ１とを接続させ、駆動トランジスタＴ１と駆動待ち素子Ｄとを接続させる。駆動サブ回路１１は、第２段階で、第１データ信号端子Ｄａｔａ１から提供された第１データ信号と第１電源電圧信号端子ＶＤＤから提供された第１電源電圧信号に応じて、駆動信号を駆動待ち素子Ｄに出力して、駆動待ち素子Ｄの動作を駆動し、さらに第４段階で、第２データ信号端子Ｄａｔａ２から提供された第２データ信号と第１電源電圧信号端子ＶＤＤから提供された第１電源電圧信号に応じて、駆動待ち素子Ｄを動作状態又は非動作状態に制御する。駆動サブ回路１１は、駆動待ち素子Ｄを第４段階で動作状態または非動作状態に制御することにより、駆動待ち素子Ｄの動作持続時間を変化させることができる。こうして、低階調表示を実現する時、駆動待ち素子Ｄに大きい駆動電流、短い発光期間（第２段階の持続時間）を提供することにより、駆動待ち素子Ｄの輝度を低下させる。高階調表示を実現する時、駆動待ち素子Ｄに大きい駆動電流、長い動作持続時間（第２段階の持続時間と第４段階の持続時間との和）を提供することにより、駆動待ち素子Ｄの輝度を向上させる。即ち、階調表示過程全体において、駆動待ち素子Ｄに伝送された駆動電流は常に大きく、これにより駆動待ち素子Ｄは常に高い電流密度になる。こうして、駆動待ち素子Ｄの発光効率が大きく、色座標のオフセットが小さく、消費電力が低く、表示効果が良い。
【0061】
【0062】
駆動トランジスタＴ１のゲートはノードＮ１に接続され、駆動トランジスタＴ１の第１極は、データ書き込みサブ回路１０及び制御サブ回路１２に接続され、駆動トランジスタＴ１の第２極は、データ書き込みサブ回路１０及び制御サブ回路１２に接続されている。
【0063】
キャパシタＣ１の一端はノードＮ１に接続され、キャパシタＣ１の他端は第１電源電圧信号端子ＶＤＤに接続されている。
【0064】
キャパシタＣ１は、第１段階で、データ書き込みサブ回路１０によって書き込まれた第１データ信号及び駆動トランジスタＴ１の閾値電圧を受信して保存して、この第１データ信号及び閾値電圧を駆動トランジスタＴ１のゲートに伝送するように、かつ、第３段階で、データ書き込みサブ回路１０によって書き込まれた第２データ信号及び駆動トランジスタＴ１の閾値電圧を受信して保存して、この第２データ信号及び閾値電圧を駆動トランジスタＴ１のゲートに伝送するように、配置されている。
【0065】
駆動トランジスタＴ１は、第２段階で、キャパシタＣ１に保存された第１データ信号と第１電源電圧信号端子ＶＤＤから提供された第１電源電圧信号に応じて駆動信号を出力するように、且つ、第４段階で、キャパシタＣ１に保存された第２データ信号と第１電源電圧信号端子ＶＤＤから提供された第１電源電圧信号に応じて、駆動信号を出力し、又は駆動信号を出力しないように、配置されている。
【0066】
幾つかの実施例において、図４に示すように、データ書き込みサブ回路１０は、第１データ書き込みサブ回路１００と、第２データ書き込みサブ回路１０１とを含む。
【0067】
第１データ書き込みサブ回路１００は、第１走査信号端子Ｇ１、第３走査信号端子Ｇ３、第１データ信号端子Ｄａｔａ１、及び駆動サブ回路１１に接続されている。第１データ書き込みサブ回路１００は、受信された第１走査信号端子Ｇ１からの第１走査信号及び第３走査信号端子Ｇ３からの第３走査信号に応答して、第１段階で第１データ信号端子Ｄａｔａ１から提供された第１データ信号を駆動サブ回路１１に書き込み、駆動トランジスタＴ１に対して閾値電圧補償を行うように配置されている。
【0068】
第１段階で、第１データ書き込みサブ回路１００は、駆動サブ回路１１に第１データ信号と駆動トランジスタＴ１の閾値電圧を書き込み、駆動トランジスタＴ１に対する閾値電圧の補償を実現する。さらに、第２段階で、第１電源電圧信号端子ＶＤＤが駆動トランジスタＴ１に接続され、駆動トランジスタＴ１が駆動待ち素子Ｄに接続される時、駆動トランジスタＴ１は、第１データ信号及び第１電源電圧信号に応じて駆動信号を駆動待ち素子Ｄに出力して、駆動待ち素子Ｄの動作を駆動する。
【0069】
第２データ書き込みサブ回路１０１は、第２走査信号端子Ｇ２、第３走査信号端子Ｇ３、第２データ信号端子Ｄａｔａ２、及び駆動サブ回路１１に接続されている。第２データ書き込みサブ回路１０１は、受信された第２走査信号端子Ｇ２からの第２走査信号及び第３走査信号端子Ｇ３からの第３走査信号に応答して、第３段階で第２データ信号端子Ｄａｔａ２から提供された第２データ信号を駆動サブ回路１１に書き込み、駆動トランジスタＴ１に対して閾値電圧補償を行うように配置されている。
【0070】
第３段階で、第２データ書き込みサブ回路１０１は、駆動サブ回路１１に第２データ信号と駆動トランジスタＴ１の閾値電圧を書き込み、駆動トランジスタＴ１に対する閾値電圧の補償を実現する。さらに、第４段階で、第１電源電圧信号端子ＶＤＤが駆動トランジスタＴ１に接続され、駆動トランジスタＴ１が駆動待ち素子Ｄに接続される時、第２データ信号及び第１電源電圧信号は駆動トランジスタＴ１をオンさせるように制御でき、これにより駆動信号を駆動待ち素子Ｄに出力して、駆動待ち素子Ｄの動作を駆動する、又は、第２データ信号及び第１電源電圧信号が駆動トランジスタＴ１をオンにできず、駆動待ち素子Ｄは非動作状態を維持する。
【0071】
【0072】
第２トランジスタＴ２のゲートは第１走査信号端子Ｇ１に接続され、第２トランジスタＴ２の第１極は第１データ信号端子Ｄａｔａ１に接続され、第２トランジスタＴ２の第２極は駆動トランジスタＴ１の第１極に接続されている。
【0073】
第３トランジスタＴ３のゲートは第３走査信号端子Ｇ３に接続され、第３トランジスタＴ３の第１極は駆動トランジスタＴ１の第２極に接続され、第３トランジスタＴ３の第２極はノードＮ１に接続されている。
【0074】
第１段階で、第２トランジスタＴ２は、受信された第１走査信号端子Ｇ１からの第１走査信号に応答してオンされ、第１データ信号端子Ｄａｔａ１から提供された第１データ信号を駆動トランジスタＴ１の第１極に伝送するように配置されている。第３トランジスタＴ３は、受信された第３走査信号端子Ｇ３からの第３走査信号に応答してオンされ、駆動トランジスタＴ１の第２極とゲートを短絡して、駆動トランジスタＴ１を飽和状態にさせるように配置されている。第１データ信号と駆動トランジスタＴ１の閾値電圧（Ｖｔｈと記す）はノードＮ１に伝送され、ノードＮ１の電圧は第１データ信号の電圧（ＶＤａｔａ１と記す）と閾値電圧との和、即ちＶＤａｔａ１＋Ｖｔｈである。
【0075】
【0076】
第４トランジスタＴ４のゲートは第２走査信号端子Ｇ２に接続され、第４トランジスタＴ４の第１極は第２データ信号端子Ｄａｔａ２に接続され、第４トランジスタＴ４の第２極は駆動トランジスタＴ１の第１極に接続されている。
【0077】
第３トランジスタＴ３のゲートは第３走査信号端子Ｇ３に接続され、第３トランジスタＴ３の第１極は駆動トランジスタＴ１の第２極に接続され、第３トランジスタＴ３の第２極はノードＮ１に接続されている。
【0078】
第３段階で、第４トランジスタＴ４は、受信された第２走査信号端子Ｇ２からの第２走査信号に応答してオンされ、第２データ信号端子Ｄａｔａ２から提供された第２データ信号を駆動トランジスタＴ１の第１極に伝送するように配置されている。第３トランジスタＴ３は、受信された第３走査信号端子Ｇ３からの第３走査信号に応答してオンされ、駆動トランジスタＴ１の第２極とゲートを短絡して、駆動トランジスタＴ１を飽和状態にさせるように配置されている。第２データ信号と駆動トランジスタＴ１の閾値電圧はノードＮ１に伝送され、ノードＮ１の電圧は第２データ信号の電圧（ＶＤａｔａ２と記す）と閾値電圧との和、即ちＶＤａｔａ２＋Ｖｔｈである。
【0079】
以上に基づいて、第１データ書き込みサブ回路１００における第３トランジスタＴ３と第２データ書き込みサブ回路１０１における第３トランジスタＴ３の効果が同じであるため、第１データ書き込みサブ回路１００と第２データ書き込みサブ回路１０１とは、１つの第３トランジスタＴ３を共用することができ、即ちデータ書き込みサブ回路１０は、第２トランジスタＴ２、第３トランジスタＴ３及び第４トランジスタＴ４を含む。
【0080】
【0081】
第５トランジスタＴ５のゲートはイネーブル信号端子ＥＭに接続され、第５トランジスタＴ５の第１極は第１電源電圧信号端子ＶＤＤに接続され、第５トランジスタＴ５の第２極は駆動トランジスタＴ１の第１極に接続されている。
【0082】
第６トランジスタＴ６のゲートはイネーブル信号端子ＥＭに接続され、第６トランジスタＴ６の第１極は駆動トランジスタＴ１の第２極に接続され、第６トランジスタＴ６の第２極は駆動待ち素子Ｄの第１極に接続されている。
【0083】
第２段階及び第４段階で、第５トランジスタＴ５は、受信されたイネーブル信号端子ＥＭからのイネーブル信号に応答してオンされ、第１電源電圧信号端子ＶＤＤと駆動トランジスタＴ１とを接続させるように配置されている。第２段階及び第４段階で、第６トランジスタＴ６は、受信されたイネーブル信号端子ＥＭからのイネーブル信号に応答してオンされ、駆動トランジスタＴ１と駆動待ち素子Ｄとを接続させるように配置されている。
【0084】
以上の画素駆動回路１において、第１段階で、第１データ書き込みサブ回路１００は、第１データ信号端子Ｄａｔａ１から提供された第１データ信号と駆動トランジスタＴ１の閾値電圧をノードＮ１に書き込み、ノードＮ１の電圧をＶＤａｔａ１＋Ｖｔｈにする。駆動トランジスタＴ１のゲート電圧はノードＮ１の電圧に等しいため、駆動トランジスタＴ１のゲート電圧はＶｇ＝ＶＤａｔａ１＋Ｖｔｈとなる。
【0085】
第２段階で、制御サブ回路１２は、受信されたイネーブル信号端子ＥＭからのイネーブル信号に応答して、駆動トランジスタＴ１と第１電源電圧信号端子ＶＤＤとを接続させ、駆動トランジスタＴ１と駆動待ち素子Ｄとを接続させる。第５トランジスタＴ５の第１極は第１電源電圧信号端子ＶＤＤに接続され、第５トランジスタの第２極は駆動トランジスタＴ１の第１極に接続されているため、第１電源電圧信号端子ＶＤＤから提供された第１電源電圧信号は駆動トランジスタＴ１の第１極に伝送され、駆動トランジスタＴ１の第１極の電圧を第１電源電圧信号の電圧（Ｖｄｄと記す）にする。こうして、駆動トランジスタＴ１がＰ型トランジスタである場合を例とすると、駆動トランジスタＴ１のゲート電圧ＶＤａｔａ１＋Ｖｔｈと第一極の電圧ＶｄｄがＶＤａｔａ１＋Ｖｔｈ－Ｖｄｄ＜Ｖｔｈ、即ちＶＤａｔａ１－Ｖｄｄ＜０を満たす時、駆動トランジスタＴ１はオンされ、駆動信号を出力して駆動待ち素子Ｄを発光させる。
【0086】
これで分かるように、第２段階で、駆動トランジスタＴ１のターンオンはその閾値電圧の影響を受けない。
【0087】
第３段階で、第２データ書き込みサブ回路１０１は、第２データ信号端子Ｄａｔａ２から提供された第２データ信号と駆動トランジスタＴ１の閾値電圧をノードＮ１に書き込み、ノードＮ１の電圧をＶＤａｔａ２＋Ｖｔｈにする。駆動トランジスタＴ１のゲート電圧はノードＮ１の電圧に等しいため、駆動トランジスタＴ１のゲート電圧はＶｇ＝ＶＤａｔａ２＋Ｖｔｈとなる。
【0088】
第４段階で、制御サブ回路１２は、再び、受信されたイネーブル信号端子ＥＭからのイネーブル信号に応答して、駆動トランジスタＴ１と第１電源電圧信号端子ＶＤＤとを接続させ、駆動トランジスタＴ１と駆動待ち素子Ｄとを接続させる。上記の第２段階と似たように、第１電源電圧信号端子ＶＤＤから提供された第１電源電圧信号は駆動トランジスタＴ１の第１極に伝送され、駆動トランジスタＴ１の第１極の電圧を第１電源電圧信号の電圧にする。こうして、駆動トランジスタＴ１がＰ型トランジスタである場合を例とすると、駆動トランジスタＴ１のゲート電圧ＶＤａｔａ２＋Ｖｔｈと第一極の電圧ＶｄｄがＶＤａｔａ２＋Ｖｔｈ－Ｖｄｄ＜Ｖｔｈ、即ちＶＤａｔａ２－Ｖｄｄ＜０を満たす時、駆動トランジスタＴ１はオンされ、駆動信号を出力して駆動待ち素子Ｄを発光させる。ＶＤａｔａ２＋Ｖｔｈ－Ｖｄｄ≧Ｖｔｈ、即ちＶＤａｔａ２－Ｖｄｄ≧０の場合、駆動トランジスタＴ１をオンにできず、駆動待ち素子Ｄを非動作状態に保持する。
【0089】
これで分かるように、第４段階で、駆動トランジスタＴ１のターンオンはその閾値電圧の影響を受けなく、且つ駆動トランジスタＴ１のターンオンの有無はＶＤａｔａ２によって決定される。
【0090】
駆動トランジスタとして高移動度薄膜トランジスタ（例えば低温ポリシリコン薄膜トランジスタ）を用いる場合、高移動度薄膜トランジスタは製造プロセスの影響を受けるため、通常、その閾値電圧は設計値から一定のずれが存在して、このタイプの薄膜トランジスタの動作安定性に影響を与える。これに伴い、駆動信号も影響を受ける。
【0091】
本開示の幾つかの実施例に係る画素駆動回路１において、第２段階及び第４段階では、いずれも駆動トランジスタＴ１に対して閾値電圧補償を行うため、駆動トランジスタＴ１が出力する駆動信号はその閾値電圧と関係なく、駆動トランジスタＴ１の動作安定性の確保、駆動待ち素子Ｄの発光効率、輝度の安定性及び表示効果の向上に有利である。また、Ｖｄｄを固定値として設計でき、こうして、ＶＤａｔａ１又はＶＤａｔａ２に応じて駆動トランジスタＴ１から出力された駆動信号を制御することができ、制御が簡単で精確になる。
【0092】
各サブ画素領域における画素駆動回路について、第２データ信号によって駆動トランジスタＴ１をオンにできない場合、即ち、駆動待ち素子Ｄが第４段階で非動作状態にある場合、１画像フレームにおいて、第２段階の持続時間が即ち駆動待ち素子Ｄの動作持続時間であり、この過程は、ショートスキャン動作モードと称する。第２データ信号によって駆動トランジスタＴ１をオンにできる場合、即ち駆動待ち素子Ｄが第４段階で動作状態にある場合、１画像フレームにおいて、第２段階の持続時間と第４段階の持続時間との和が即ち駆動待ち素子Ｄの動作持続時間であり、この過程は、ロングスキャン動作モードと称する。これで分かるように、本開示の幾つかの実施例に係る画素駆動回路１は、駆動待ち素子Ｄの動作持続時間を２つのモード、即ちショートスキャン動作モードとロングスキャン動作モードを含むようにする。
【0093】
なお、第３段階の持続時間が一般的に短く（４２ｍｓ未満）、人間の目で視認できないため、ロングスキャン動作モードにおいて、人間の目には、駆動待ち素子Ｄが第２段階から第４段階まで発光し続けることが観察される。
【0094】
上記の画素駆動回路１は、駆動待ち素子Ｄに入力された駆動電流（駆動信号）の大きさを制御してショートスキャン動作モードと合わせることにより、低階調表示を実現し、駆動待ち素子Ｄに入力された駆動電流の大きさを制御してロングスキャン動作モードと合わせることにより、高階調表示を実現する。
【0095】
駆動待ち素子Ｄが高階調表示を行う場合、第１データ信号端子Ｄａｔａ１から提供される第１データ信号は、駆動待ち素子Ｄに高くて安定した発光効率を持たせる固定信号であり得る。ロングスキャン動作モードにおいて、第２データ信号の電圧は、一定の電圧区間範囲内で変化することができ、この電圧区間範囲内の第２データ信号は、駆動待ち素子Ｄが高い発光効率を有することを保証できる。この場合、第２データ信号によって駆動電流の大きさを制御することで、画素駆動回路１は、第２データ信号によって階調を制御することができる。
【0096】
駆動待ち素子Ｄが低階調表示を行う場合、第１データ信号の電圧は、一定の電圧区間範囲内で変化することができ、この電圧区間範囲内の第１データ信号は、駆動待ち素子Ｄが高い発光効率を有することを保証できる。ショートスキャン動作モードにおいて、第２データ信号は、駆動トランジスタＴ１がオンされないように制御するための固定信号であり得る。この場合、第１データ信号によって駆動電流の大きさを制御することで、画素駆動回路１は第１データ信号と第２データ信号との両方によって階調を制御することができる。
【0097】
幾つかの実施例において、図５及び図６に示すように、画素駆動回路１はリセットサブ回路１３をさらに含む。リセットサブ回路１３は、第１リセット信号端子ＲＳＴ１、初期電圧信号端子Ｖｉｎｔ、及び駆動サブ回路１１に接続されている。第１リセット信号端子ＲＳＴ１は、第１リセット信号を受信して、リセットサブ回路１３にこの第１リセット信号を入力するように配置されている。初期電圧信号端子Ｖｉｎｔは、初期電圧信号を受信して、リセットサブ回路１３にこの初期電圧信号を入力するように配置されている。
【0098】
リセットサブ回路１３は、受信された第１リセット信号端子ＲＳＴ１からの第１リセット信号に応答して、初期電圧信号端子Ｖｉｎｔから提供された初期電圧信号を駆動サブ回路１１に伝送するように配置されている。
【0099】
幾つかの例において、図８に示すように、リセットサブ回路１３は、第７トランジスタＴ７を含む。第７トランジスタＴ７のゲートは、第１リセット信号端子ＲＳＴ１に接続され、第７トランジスタＴ７の第１極は、初期電圧信号端子Ｖｉｎｔに接続され、第７トランジスタＴ７の第２極は、駆動サブ回路１１に接続されている。ここで、第７トランジスタＴ７の第２極は、ノードＮ１、即ち駆動トランジスタＴ１のゲートに接続されている。
【0100】
第７トランジスタＴ７は、受信された第１リセット信号端子ＲＳＴ１からの第１リセット信号に応答して、初期電圧信号端子Ｖｉｎｔから提供された初期電圧信号をノードＮ１に伝送し、駆動トランジスタＴ１のゲート電圧を初期電圧信号の電圧にリセットさせるように配置されている。
【0101】
他の幾つかの実施例において、図６に示すように、リセットサブ回路１３は、第１リセット信号端子ＲＳＴ１、第２リセット信号端子ＲＳＴ２、初期電圧信号端子Ｖｉｎｔ、駆動サブ回路１１、及び駆動待ち素子Ｄに接続されている。
【0102】
リセットサブ回路１３は、受信された第１リセット信号端子ＲＳＴ１からの第１リセット信号に応答して、初期電圧信号端子Ｖｉｎｔから提供された初期電圧信号を駆動サブ回路１１に伝送するように、且つ、受信された第２リセット信号端子ＲＳＴ２からの第２リセット信号に応答して、初期電圧信号端子Ｖｉｎｔから提供された初期電圧信号を駆動待ち素子Ｄに伝送するように、配置されている。
【0103】
幾つかの例において、図９に示すように、リセットサブ回路１３は、第７トランジスタＴ７と第８トランジスタＴ８とを含む。
【0104】
第７トランジスタＴ７のゲートは、第１リセット信号端子ＲＳＴ１に接続され、第７トランジスタＴ７の第１極は、初期電圧信号端子Ｖｉｎｔに接続され、第７トランジスタＴ７の第２極は、駆動サブ回路１１に接続されている。ここで、第７トランジスタＴ７の第２極は、ノードＮ１、即ち駆動トランジスタＴ１のゲートに接続されている。
【0105】
第８トランジスタＴ８のゲートは、第２リセット信号端子ＲＳＴ２に接続され、第８トランジスタＴ８の第１極は、初期電圧信号端子Ｖｉｎｔに接続され、第８トランジスタＴ８の第２極は、駆動待ち素子Ｄに接続されている。ここで、第８トランジスタＴ８の第２極は、駆動待ち素子Ｄの第１極に接続されている。
【0106】
第７トランジスタＴ７は、受信された第１リセット信号端子ＲＳＴ１からの第１リセット信号に応答して、初期電圧信号端子Ｖｉｎｔから提供された初期電圧信号をノードＮ１に伝送し、駆動トランジスタＴ１のゲート電圧を初期電圧信号の電圧にリセットさせるように配置されている。
【0107】
第８トランジスタＴ８は、受信された第２リセット信号端子ＲＳＴ２からの第２リセット信号に応答して、初期電圧信号端子Ｖｉｎｔから提供された初期電圧信号を駆動待ち素子Ｄの第１極に伝送し、駆動待ち素子Ｄの第１極の電圧を初期電圧信号の電圧にリセットするように配置されている。
【0108】
本開示の幾つかの実施例に係る画素駆動回路において、リセットサブ回路１３は、駆動サブ回路１１及び駆動待ち素子Ｄをリセットし、前フレームの画面表示時の駆動サブ回路１１及び駆動待ち素子Ｄに残留する信号を消去し、残留する信号が現フレームの画面表示の駆動電流に影響を与えることを回避することができ、これにより画面表示効果の向上に有利である。
【0109】
本開示の実施例は、初期電圧信号の電圧の大きさを限定せず、この初期電圧信号の電圧は、リセットサブ回路１３が動作している時に駆動トランジスタＴ１がオフ状態にあることを保証すればよい。例えば、この初期電圧信号は、ローレベル信号又はハイレベル信号である。
【0110】
本開示の実施例は、駆動トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７及び第８トランジスタＴ８のタイプを限定しない。例えば、図７～図９に示すように、駆動トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７及び第８トランジスタＴ８は、いずれもＰ型トランジスタである。また例えば、駆動トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７及び第８トランジスタＴ８は、いずれもＮ型トランジスタである。
【0111】
例示的には、図９に示すように、画素駆動回路１は、駆動トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７、第８トランジスタＴ８及びキャパシタＣ１を含む。
【0112】
駆動トランジスタＴ１のゲートはノードＮ１に接続され、駆動トランジスタＴ１の第１極は、第２トランジスタＴ２の第２極、第４トランジスタＴ４の第２極、及び第５トランジスタＴ５の第２極に接続され、駆動トランジスタＴ１の第２極は、第３トランジスタＴ３の第１極、及び第６トランジスタＴ６の第１極に接続されている。
【0113】
キャパシタＣ１の一端はノードＮ１に接続され、キャパシタＣ１の他端は第１電源電圧信号端子ＶＤＤに接続されている。
【0114】
第２トランジスタＴ２のゲートは第１走査信号端子Ｇ１に接続され、第２トランジスタＴ２の第１極は第１データ信号端子Ｄａｔａ１に接続されている。
【0115】
第３トランジスタＴ３のゲートは第３走査信号端子Ｇ３に接続され、第３トランジスタＴ３の第２極はノードＮ１に接続されている。
【0116】
第４トランジスタＴ４のゲートは第２走査信号端子Ｇ２に接続され、第４トランジスタＴ４の第１極は第２データ信号端子Ｄａｔａ２に接続されている。
【0117】
第５トランジスタＴ５のゲートはイネーブル信号端子ＥＭに接続され、第５トランジスタＴ５の第１極は第１電源電圧信号端子ＶＤＤに接続されている。
【0118】
第６トランジスタＴ６のゲートはイネーブル信号端子ＥＭに接続され、第６トランジスタＴ６の第２極は駆動待ち素子Ｄの第１極に接続されている。
【0119】
第７トランジスタＴ７のゲートは、第１リセット信号端子ＲＳＴ１に接続され、第７トランジスタＴ７の第１極は、初期電圧信号端子Ｖｉｎｔに接続され、第７トランジスタＴ７の第２極は、ノードＮ１に接続されている。
【0120】
第８トランジスタＴ８のゲートは、第２リセット信号端子ＲＳＴ２に接続され、第８トランジスタＴ８の第１極は、初期電圧信号端子Ｖｉｎｔに接続され、第８トランジスタＴ８の第２極は、駆動待ち素子Ｄの第１極に接続されている。
【0121】
本開示の幾つかの実施例は、上述した画素駆動回路の駆動方法をさらに提供する。図１１Ａ及び図１１Ｂに示すように、１画像フレームは、第１段階～第４段階を含む。幾つかの実施例において、図１０に示すように、この駆動方法は、Ｓ１～Ｓ４を含む。
【0122】
Ｓ１：１画像フレームの第１段階で、データ書き込みサブ回路１０は、受信された第１走査信号端子Ｇ１からの第１走査信号及び第３走査信号端子Ｇ３からの第３走査信号に応答して、第１データ信号端子Ｄａｔａ１から提供された第１データ信号を駆動サブ回路１１に書き込み、駆動トランジスタＴ１に対して閾値電圧補償を行う。
【0123】
幾つかの例において、図４に示すように、画素駆動回路１は、駆動サブ回路１１、制御サブ回路１２及びデータ書き込みサブ回路１０を含む。駆動サブ回路１１は、駆動トランジスタＴ１を含む。データ書き込みサブ回路１０は、第１データ書き込みサブ回路１００と、第２データ書き込みサブ回路１０１とを含む。制御サブ回路１２は、イネーブル信号端子ＥＭ、第１電源電圧信号端子ＶＤＤ、駆動サブ回路１１、及び駆動待ち素子Ｄに接続されている。第１データ書き込みサブ回路１００は、第１走査信号端子Ｇ１、第３走査信号端子Ｇ３、第１データ信号端子Ｄａｔａ１、及び駆動サブ回路１１に接続されている。第２データ書き込みサブ回路１０１は、第２走査信号端子Ｇ２、第３走査信号端子Ｇ３、第２データ信号端子Ｄａｔａ２、及び駆動サブ回路１１に接続されている。駆動サブ回路１１は、さらに第１電源電圧信号端子ＶＤＤに接続されている。
【0124】
【0125】
Ｓ１１：第１段階で、第１データ書き込みサブ回路１００は、受信された第１走査信号端子Ｇ１からの第１走査信号及び第３走査信号端子Ｇ３からの第３走査信号に応答して、第１データ信号端子Ｄａｔａ１から提供された第１データ信号を駆動サブ回路１１に書き込み、駆動トランジスタＴ１に対して閾値電圧補償を行う。
【0126】
第１段階で、第１電源電圧信号端子ＶＤＤと駆動トランジスタＴ１との間、及び駆動トランジスタＴ１と駆動待ち素子Ｄとの間は切断状態にある。
【0127】
例示的には、図７に示すように、駆動サブ回路１１は、駆動トランジスタＴ１とキャパシタＣ１とを含む。第１データ書き込みサブ回路１００は、第２トランジスタＴ２と第３トランジスタＴ３とを含む。第２データ書き込みサブ回路１０１は、第３トランジスタＴ３と第４トランジスタＴ４とを含む。制御サブ回路１２は、第５トランジスタＴ５と第６トランジスタＴ６とを含む。駆動トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、及び第６トランジスタＴ６は、いずれもＰ型トランジスタである。駆動トランジスタＴ１、キャパシタＣ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５及び第６トランジスタＴ６の接続方式は、上記の説明を参照するため、ここで説明を省略する。
【0128】
【0129】
Ｓ１１１：第１段階で、第２トランジスタＴ２は、受信された第１走査信号端子Ｇ１からの第１走査信号に応答してオンされ、第１データ信号端子Ｄａｔａ１から提供された第１データ信号を駆動トランジスタＴ１の第１極に伝送する。第３トランジスタＴ３は、受信された第３走査信号端子Ｇ３からの第３走査信号に応答してオンされ、駆動トランジスタＴ１の第２極とゲートを短絡して、第１データ信号（その電圧はＶＤａｔａ１と記す）と駆動トランジスタＴ１の閾値電圧を駆動トランジスタＴ１のゲートに書き込み、駆動トランジスタＴ１に対する閾値電圧の補償を実現する。
【0130】
こうして、駆動トランジスタＴ１のゲート電圧はＶＤａｔａ１＋Ｖｔｈに等しい。
【0131】
第１段階で、第５トランジスタＴ５及び第６トランジスタＴ６はオフ状態にある。第５トランジスタＴ５はオフ状態にあり、第１電源電圧信号端子ＶＤＤと駆動トランジスタＴ１の第１電極との間は切断され、こうして、第１電源電圧信号端子ＶＤＤから提供された第１電源電圧信号は駆動トランジスタＴ１の第１極に伝送できない。第６トランジスタＴ６はオフ状態にあり、駆動トランジスタＴ１の第２極と駆動待ち素子Ｄの第１極との間は切断される。
【0132】
【0133】
Ｓ２：１画像フレームの第２段階で、制御サブ回路１２は、受信されたイネーブル信号端子ＥＭからのイネーブル信号に応答して、駆動トランジスタＴ１と第１電源電圧信号端子ＶＤＤとを接続させ、駆動トランジスタＴ１と駆動待ち素子Ｄとを接続させる。駆動サブ回路１１は、第１データ信号端子Ｄａｔａ１から提供された第１データ信号及び第１電源電圧信号端子ＶＤＤから提供された第１電源電圧信号に応じて、駆動信号を駆動待ち素子Ｄに出力して、駆動待ち素子Ｄの動作を駆動する。
【0134】
【0135】
Ｓ２１：第２段階で、制御サブ回路１２は、受信されたイネーブル信号端子ＥＭからのイネーブル信号に応答して、駆動トランジスタＴ１と第１電源電圧信号端子ＶＤＤとを接続させ、駆動トランジスタＴ１と駆動待ち素子Ｄとを接続させる。駆動トランジスタＴ１は、第１データ信号端子Ｄａｔａ１から提供された第１データ信号と第１電源電圧信号端子ＶＤＤから提供された第１電源電圧信号に応じて、駆動信号を駆動待ち素子Ｄに出力して、駆動待ち素子Ｄの動作を駆動する。
【0136】
【0137】
Ｓ２１１：第２段階で、第５トランジスタＴ５は、受信されたイネーブル信号端子ＥＭからのイネーブル信号に応答してオンされ、第１電源電圧信号端子ＶＤＤと駆動トランジスタＴ１の第１極とを接続させて、第１電源電圧信号端子ＶＤＤから提供された第１電源電圧信号を駆動トランジスタＴ１の第１極に伝送する。第６トランジスタＴ６は、受信されたイネーブル信号端子ＥＭからのイネーブル信号に応答してオンされ、駆動トランジスタＴ１の第２極と駆動待ち素子Ｄの第１極とを接続させる。
【0138】
こうして、駆動トランジスタＴ１の第１極の電圧は第１電源電圧信号の電圧Ｖｄｄである。駆動トランジスタＴ１のゲート電圧ＶＤａｔａ１＋Ｖｔｈと第一極の電圧ＶｄｄがＶＤａｔａ１＋Ｖｔｈ－Ｖｄｄ＜Ｖｔｈ、即ちＶＤａｔａ１－Ｖｄｄ＜０を満たす時、駆動トランジスタＴ１はオンされ、駆動信号を出力する。
【0139】
【0140】
Ｓ３：１画像フレームの第３段階で、データ書き込みサブ回路１０は、受信された第２走査信号端子Ｇ２からの第２走査信号及び第３走査信号端子Ｇ３からの第３走査信号に応答して、第２データ信号端子Ｄａｔａ２から提供された第２データ信号を駆動サブ回路１１に書き込み、駆動トランジスタＴ１に対して閾値電圧補償を行う。
【0141】
第３段階で、第２データ信号端子Ｄａｔａ２から提供された第２データ信号を駆動サブ回路１１に書き込み、駆動トランジスタＴ１に対して閾値電圧補償を行った後、駆動トランジスタＴ１はオフされる。イネーブル信号の電圧を同期制御し、第１電源電圧信号端子ＶＤＤと駆動トランジスタＴ１との間、及び駆動トランジスタＴ１と駆動待ち素子Ｄとの間は切断状態にある。
【0142】
【0143】
Ｓ３１：第３段階で、第２データ書き込みサブ回路１０１は、受信された第２走査信号端子Ｇ２からの第２走査信号及び第３走査信号端子Ｇ３からの第３走査信号に応答して、第２データ信号端子Ｄａｔａ２から提供された第２データ信号を駆動サブ回路１１に書き込み、駆動トランジスタＴ１に対して閾値電圧補償を行う。
【0144】
【0145】
Ｓ３１１：第３段階で、第４トランジスタＴ４は、受信された第２走査信号端子Ｇ２からの第２走査信号に応答してオンされ、第２データ信号端子Ｄａｔａ２から提供された第２データ信号を駆動トランジスタＴ１の第１極に伝送する。第３トランジスタＴ３は、受信された第３走査信号端子Ｇ３からの第３走査信号に応答してオンされ、駆動トランジスタＴ１の第２極とゲートを短絡して、第２データ信号（その電圧はＶＤａｔａ２と記す）と駆動トランジスタＴ１の閾値電圧を駆動トランジスタＴ１のゲートに書き込み、駆動トランジスタＴ１に対する閾値電圧の補償を実現する。
【0146】
こうして、駆動トランジスタＴ１のゲート電圧はＶＤａｔａ２＋Ｖｔｈに等しい。
【0147】
第３段階で、第５トランジスタＴ５及び第６トランジスタＴ６はオフ状態にある。第５トランジスタＴ５はオフ状態にあることで、第１電源電圧信号端子ＶＤＤと駆動トランジスタＴ１の第１電極との間は切断され、これにより第１電源電圧信号端子ＶＤＤから提供された第１電源電圧信号は駆動トランジスタＴ１の第１極に伝送できない。第６トランジスタＴ６はオフ状態にあることで、駆動トランジスタＴ１の第２極と駆動待ち素子Ｄの第１極との間は切断される。
【0148】
ショートスキャン動作モードでは、図１１Ａに示すように、第２データ信号端子Ｄａｔａ２から提供された第２データ信号の電圧ＶＤａｔａ２は第１電源電圧信号の電圧Ｖｄｄ以上であり、これにより駆動トランジスタＴ１は第４段階でオフ状態にある。
【0149】
図７及び図１１Ｂを参照すると、ロングスキャン動作モードの第３段階の過程とショートスキャン動作モードの第３段階の過程とは同じであり、ここで説明を省略する。ただし、ロングスキャン動作モードでは、図１１Ｂに示すように、第２データ信号端子Ｄａｔａ２から提供された第２データ信号ＶＤａｔａ２は、第１電源電圧信号の電圧Ｖｄｄよりも小さく、これにより駆動トランジスタＴ１はオンされる。
【0150】
Ｓ４：１画像フレームの第４段階で、制御サブ回路１２は、受信されたイネーブル信号端子ＥＭからのイネーブル信号に応答して、駆動トランジスタＴ１と第１電源電圧信号端子ＶＤＤとを接続させ、駆動トランジスタＴ１と駆動待ち素子Ｄとを接続させる。駆動サブ回路１１は、第２データ信号端子Ｄａｔａ２から提供された第２データ信号と第１電源電圧信号端子ＶＤＤから提供された第１電源電圧信号に応じて、駆動待ち素子Ｄを動作状態又は非動作状態に制御する。
【0151】
【0152】
Ｓ４１：第４段階で、制御サブ回路１２は、受信されたイネーブル信号端子ＥＭからのイネーブル信号に応答して、駆動トランジスタＴ１と第１電源電圧信号端子ＶＤＤとを接続させ、駆動トランジスタＴ１と駆動待ち素子Ｄとを接続させる。駆動トランジスタＴ１は、第２データ信号端子Ｄａｔａ２から提供された第２データ信号と第１電源電圧信号端子ＶＤＤから提供された第１電源電圧信号に応じて、駆動待ち素子Ｄを動作状態又は非動作状態に制御する。
【0153】
【0154】
Ｓ４１１：第４段階で、第５トランジスタＴ５は、受信されたイネーブル信号端子ＥＭからのイネーブル信号に応答してオンされ、第１電源電圧信号端子ＶＤＤと駆動トランジスタＴ１の第１極とを接続させ、第１電源電圧信号端子ＶＤＤから提供された第１電源電圧信号を駆動トランジスタＴ１の第１極に伝送する。第６トランジスタＴ６は、受信されたイネーブル信号端子ＥＭからのイネーブル信号に応答してオンされ、駆動トランジスタＴ１の第２極と駆動待ち素子Ｄの第１極とを接続させる。
【0155】
こうして、駆動トランジスタＴ１の第１極の電圧は第１電源電圧信号の電圧Ｖｄｄである。ＶＤａｔａ２がＶｄｄ以上であるため、駆動トランジスタＴ１のゲートと第１極との間の電圧差ＶＤａｔａ２＋Ｖｔｈ－Ｖｄｄ≧Ｖｔｈ、即ちＶＤａｔａ２－Ｖｄｄ≧０であり、駆動トランジスタＴ１はオフ状態にある。従って、駆動トランジスタＴ１は駆動信号を出力できず、駆動待ち素子Ｄは非動作状態にある。これで分かるように、ショートスキャン動作モードでは、駆動待ち素子Ｄの動作持続時間は、第２段階の持続時間に等しい。
【0156】
上記の過程において、第２段階の持続時間は、第２データ信号が駆動サブ回路１１に書き込まれる時点によって決定され、即ち、第２データ信号が駆動サブ回路１１に書き込まれるのが遅いほど、第２段階の持続時間は長くなる。第２データ信号の書き込み時点は、ＩＣチップ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、集積回路）によって決定され得る。従って、ＩＣチップのアルゴリズムを変更することにより、第２データ信号の書き込み時点を制御して、ショートスキャン動作モードにおける駆動待ち素子Ｄの動作持続時間を調整する。
【0157】
例示的には、ショートスキャン動作モードの動作持続時間の範囲は、Ｔ／Ｖ～Ｔであり、ここで、Ｔは１画像フレームの時間であり、Ｖは表示パネルの縦方向解像度である。
【0158】
図７及び図１１Ｂを参照すると、ロングスキャン動作モードでは、ＶＤａｔａ２がＶｄｄよりも小さいため、駆動トランジスタＴ１のゲートと第１極との間の電圧差ＶＤａｔａ２＋Ｖｔｈ－Ｖｄｄ＜Ｖｔｈ、即ち、ＶＤａｔａ２－Ｖｄｄ＜０であり、駆動トランジスタＴ１がオンされて駆動信号を出力し、駆動待ち素子Ｄが動作状態にある。従って、ロングスキャン動作モードでは、駆動待ち素子Ｄの動作持続時間は、第２段階の持続時間と第４段階の持続時間との和に等しい。
【0159】
ロングスキャン動作モードにおける駆動待ち素子Ｄの動作持続時間は、第２段階の持続時間を調整することにより調整することができ、第２段階の持続時間の調整方法は、上記のショートスキャン動作モードにおける第２段階の持続時間の調整方法を参考し得る。
【0160】
例示的には、ロングスキャン動作モードにおける駆動待ち素子Ｄの動作持続時間は、１Ｔに近接する。
【0161】
なお、第１段階の持続時間は、第１データ信号が画素駆動回路に書き込まれる時間に等しく、第３段階の持続時間は、第２データ信号が画素駆動回路に書き込まれる時間に等しく、且つ第１データ信号の書き込み時間と第２データ信号の書き込み時間とがいずれも短いため、第１段階の持続時間及び第３段階の持続時間は、１画像フレーム全体の持続時間１Ｔに占める割合が小さい。
【0162】
他の幾つかの実施例において、図５及び図６に示すように、画素駆動回路１は、リセットサブ回路１３をさらに含み、リセットサブ回路１３は、第１リセット信号端子ＲＳＴ１、初期電圧信号端子Ｖｉｎｔ、及び駆動サブ回路１１に接続されている。
【0163】
１画像フレームの第１段階の前に、この画素駆動回路の駆動方法はさらにＳ０を含む。
【0164】
Ｓ０：１画像フレームのリセット段階で、リセットサブ回路１３は、受信された第１リセット信号端子ＲＳＴ１からの第１リセット信号に応答して、初期電圧信号端子Ｖｉｎｔから提供された初期電圧信号を駆動サブ回路１１に伝送する。
【0165】
例示的には、図８に示すように、リセットサブ回路１３は、第７トランジスタＴ７を含み、第７トランジスタＴ７の接続方式は、上記の説明を参照し、ここで説明を省略する。
【0166】
【0167】
Ｓ０１１：リセット段階で、第７トランジスタＴ７は、受信された第１リセット信号端子ＲＳＴ１からの第１リセット信号に応答してオンされ、初期電圧信号端子Ｖｉｎｔから提供された初期電圧信号をノードＮ１に伝送し、駆動トランジスタＴ１のゲート電圧を初期電圧信号の電圧にリセットさせる。
【0168】
他の幾つかの例において、図６に示すように、リセットサブ回路１３は、第１リセット信号端子ＲＳＴ１、第２リセット信号端子ＲＳＴ２、初期電圧信号端子Ｖｉｎｔ、駆動サブ回路１１、及び駆動待ち素子Ｄに接続されている。
【0169】
Ｓ０において、リセットサブ回路１３は、受信された第２リセット信号端子ＲＳＴ２からの第２リセット信号に応答して、さらに初期電圧信号端子Ｖｉｎｔから提供された初期電圧信号を駆動待ち素子Ｄに伝送する。
【0170】
例示的には、図９に示すように、リセットサブ回路１３は、第７トランジスタＴ７と第８トランジスタＴ８とを含み、第７トランジスタＴ７と第８トランジスタＴ８の接続方式は、上記の説明を参照し、ここで説明を省略する。
【0171】
【0172】
Ｓ０１１’：第７トランジスタＴ７は、受信された第１リセット信号端子ＲＳＴ１からの第１リセット信号に応答してオンされ、初期電圧信号端子Ｖｉｎｔから提供された初期電圧信号をノードＮ１に伝送し、駆動トランジスタＴ１のゲート電圧を初期電圧信号の電圧にリセットさせる。第８トランジスタＴ８は、受信された第２リセット信号端子ＲＳＴ２からの第２リセット信号に応答してオンされ、初期電圧信号端子Ｖｉｎｔから提供された初期電圧信号を駆動待ち素子Ｄの第１極に伝送し、駆動待ち素子Ｄの第１極の電圧を初期電圧信号の電圧にリセットする。
【0173】
本開示の幾つかの実施例に係る画素駆動回路の駆動方法は、上記の画素駆動回路１と同様の有益な効果を有するため、ここでその説明を省略する。
【0174】
なお、上記の画素駆動回路１に関する説明及び画素駆動回路の駆動方法に関する説明は、いずれも第１データ信号端子Ｄａｔａ１と第２データ信号端子Ｄａｔａ２とがそれぞれ異なるデータ線に接続されることに基づくものである。もちろん、第１データ信号端子Ｄａｔａ１と第２データ信号端子Ｄａｔａ２とは、同じデータ線に接続され得る。
【0175】
幾つかの実施例において、図７～図９を参照すると、第１データ信号端子Ｄａｔａ１は第１データ線に接続され、第２データ信号端子Ｄａｔａ２は第２データ線に接続されている。即ち、第１データ信号は第１データ線を介して伝送され、第２データ信号は第２データ線を介して伝送される。
【0176】
幾つかの例において、複数の第１データ線を介して第１データ信号を表示パネルのうちの任意の行のサブ画素領域における各画素駆動回路１に入力して、当該行のサブ画素領域における駆動待ち素子Ｄが発光した後に、複数の第２データ線を介して第２データ信号を当該行のサブ画素領域における各画素駆動回路１に入力し得る。従って、表示パネルの各行のサブ画素領域における各画素駆動回路１は、第１段階から第４段階までを独立して連続的に行うことができ、即ち、当該行のサブ画素領域における各画素駆動回路１に対して、第１段階を行った後に第２段階、第３段階、第４段階を順次に行うことができる。
【0177】
以上により、第１データ信号と第２データ信号の伝送は互いに干渉せず、伝送効率が高い。
【0178】
他の幾つかの実施例において、図１２を参照すると、第１データ信号端子Ｄａｔａ１と第２データ信号端子Ｄａｔａ２とは、同じデータ線に接続されている。即ち、第１データ信号と第２データ信号とは、同じデータ線を介して伝送される。
【0179】
第１データ信号と第２データ信号とが同じデータ線を介して伝送されるため、表示パネルの動作時、まず複数のデータ線を介して第１データ信号を各サブ画素領域における画素駆動回路１に入力した後、当該複数のデータ線を介して第２データ信号を各サブ画素領域における画素駆動回路１に入力する必要がある。
【0180】
幾つかの例において、表示パネルの動作時、第１行から、複数のデータ線を介して第１データ信号を各行のサブ画素領域に位置する各画素駆動回路１に入力し、最終行のサブ画素領域に位置する各画素駆動回路１に入力するまでそれを実行する。第１データ信号を１行のサブ画素領域における各画素駆動回路１に入力する毎に、当該行のサブ画素領域における駆動待ち素子Ｄが発光し始める。そして、第１行から、複数のデータ線を介して、第２データ信号を各行のサブ画素領域に位置する各画素駆動回路１に入力し、第２データ信号を最終行のサブ画素領域に位置する各画素駆動回路１に入力するまでそれを実行する。
【0181】
以上により、第１データ信号と第２データ信号とを同じデータ線を介して送信伝送することにより、データ線の数を減少し、画素駆動回路１の回路構成を簡素化し、製造コストを低減することができる。
【0182】
例示的には、図１２に示すように、データ書き込みサブ回路１０は、第２トランジスタＴ２、第３トランジスタＴ３及び第４トランジスタＴ４を含む。駆動サブ回路１１は、駆動トランジスタＴ１とキャパシタＣ１とを含む。制御サブ回路１２は、第５トランジスタＴ５と第６トランジスタＴ６とを含む。リセットサブ回路１３は、第７トランジスタＴ７を含む。駆動トランジスタＴ１、キャパシタＣ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６及び第７トランジスタＴ７の接続方式は、上記の説明を参照するため、ここで説明を省略する。以下、第１データ信号端子Ｄａｔａ１と第２データ信号端子Ｄａｔａ２とが同じデータ線に接続されている場合の画素駆動回路１の駆動過程について説明する。
【0183】
図１２の画素駆動回路について、図１１Ａを合わせて示すように、ショートスキャン動作モードにおいて、第１段階で、第１行のサブ画素領域に位置する画素駆動回路１から、第１データ信号（その電圧はＶＤａｔａ１と記す）を当該行のサブ画素領域における各画素駆動回路１のノードＮ１に入力し、かつ当該行のサブ画素領域における各画素駆動回路１の駆動トランジスタＴ１の閾値電圧を、対応する画素駆動回路１のノードＮ１に書き込み、最終行のサブ画素領域に位置する各画素駆動回路１のノードＮ１に第１データ信号を入力し、かつ当該行のサブ画素領域における各画素駆動回路１の駆動トランジスタＴ１の閾値電圧を、対応する画素駆動回路１のノードＮ１に書き込むまでそれを実行する。この時、各画素駆動回路１における駆動トランジスタＴ１のゲート電圧はＶＤａｔａ１＋Ｖｔｈに等しい。
【0184】
なお、各行のサブ画素領域における画素駆動回路１に入力された第１データ信号の電圧ＶＤａｔａ１は、同じであってもよいし、異なっていてもよい。
【0185】
上記の第１段階で、第１段階の持続時間は、第１データ信号を第１行のサブ画素領域に位置する各画素駆動回路１に入力するから、最終行のサブ画素領域に位置する各画素駆動回路１に入力するまでに要する持続時間の合計である。従って、ＩＣチップを用いて、第１データ信号を各行のサブ画素領域における画素駆動回路１に入力するのにかかる時間を短縮して、第１段階の持続時間を短縮することができる。１図形フレームの持続時間が固定値である場合、第１段階の持続時間を短縮することは、後続の各段階のための時間をより多く確保することに有利であり、例えば第２段階の持続時間を増加することができる。
【0186】
【0187】
第２段階で、ショートスキャン動作モードについて、各画素駆動回路１の駆動トランジスタＴ１のゲート電圧は、ＶＤａｔａ１＋Ｖｔｈに等しく、ＶＤａｔａ１＋Ｖｔｈ－Ｖｄｄ＜Ｖｔｈの時、駆動トランジスタＴ１がオンされて、駆動信号を駆動待ち素子Ｄに出力し、これにより、第２段階の終了まで駆動待ち素子Ｄの発光を駆動する。即ち、第２段階で、複数の駆動待ち素子Ｄが同時に発光し始める。
【0188】
【0189】
第３段階で、図１２及び図１１Ａを合わせて示すように、ショートスキャン動作モードにおいて、第１行のサブ画素領域に位置する画素駆動回路１から、第２データ信号（その電圧はＶＤａｔａ２と記す）を当該行のサブ画素領域における各画素駆動回路１のノードＮ１に入力し、かつ当該行のサブ画素領域における各画素駆動回路１の駆動トランジスタＴ１の閾値電圧を、対応する画素駆動回路１のノードＮ１に書き込み、最終行のサブ画素領域に位置する各画素駆動回路１のノードＮ１に第２データ信号を入力し、かつ当該行のサブ画素領域における各画素駆動回路１の駆動トランジスタＴ１の閾値電圧を、対応する画素駆動回路１のノードＮ１に書き込むまでそれを実行する。この時、各駆動トランジスタＴ１のゲート電圧はＶＤａｔａ２＋Ｖｔｈに等しい。
【0190】
ショートスキャン動作モードでは、画素駆動回路１に入力された第２データ信号の電圧ＶＤａｔａ２は、第１電源電圧信号の電圧Ｖｄｄ以上である。
【0191】
図１２及び図１１Ｂを合わせて示すように、ロングスキャン動作モードの第３段階の過程とショートスキャン動作モードの第３段階の過程とは同じであり、ここで説明を省略する。しかしながら、ロングスキャン動作モードでは、画素駆動回路に入力された第２データ信号の電圧ＶＤａｔａ２は、第１電源電圧信号の電圧Ｖｄｄよりも小さい。
【0192】
第４段階で、図１２及び図１１Ａに示すように、ショートスキャン動作モードにおいて、各画素駆動回路１における駆動トランジスタＴ１のゲート電圧がＶＤａｔａ２＋Ｖｔｈに等しくなり、ＶＤａｔａ２＋Ｖｔｈ－Ｖｄｄ≧Ｖｔｈの時、駆動トランジスタＴ１はオンにできず、これにより、対応する駆動待ち素子Ｄが非発光の状態を保持する。
【0193】
以上から分かるように、ショートスキャン動作モードでは、駆動待ち素子Ｄの動作持続時間は、第２段階の持続時間に等しく、第２段階の持続時間の調整方法は上記の説明を参考できる。
【0194】
図１２及び図１１Ｂを参照すると、ロングスキャン動作モードにおいて、第２データ信号の電圧ＶＤａｔａ２は、第１電源電圧信号の電圧Ｖｄｄよりも小さく、即ちＶＤａｔａ２＋Ｖｔｈ－Ｖｄｄ＜Ｖｔｈとなる。従って、駆動トランジスタＴ１がオンされ、対応する駆動待ち素子Ｄが再び発光する。
【0195】
なお、ロングスキャン動作モードにおいて、第４段階で、全ての画素駆動回路１に入力された第２データ信号が異なっていてもよく、従って、一部の画素駆動回路１に入力されたＶＤａｔａ２がＶｄｄ以上であり、こうして、一部の駆動待ち素子Ｄが発光し、他部の駆動待ち素子Ｄが非発光となる。具体的にどの駆動待ち素子Ｄが発光するか、どの駆動待ち素子Ｄが発光しないかは、表示画像の階調に応じて決定することができる。
【0196】
ロングスキャン動作モードにおける駆動待ち素子Ｄの動作持続時間は、第４段階の持続時間を調整することにより調整することができ、第４段階の持続時間は、実際の状況に応じて設定され得る。
【0197】
本開示の幾つかの実施例は、複数の上記のような画素駆動回路１及び複数の駆動待ち素子Ｄを備える表示パネルをさらに提供する。駆動待ち素子Ｄの各々は、対応する１つの画素駆動回路１に接続されている。
【0198】
幾つかの実施例において、この表示パネルは、複数のサブ画素領域を有し、画素駆動回路１の各々は、１つのサブ画素領域に設けられる。
【0199】
この表示パネルは、複数の第１走査信号線、複数の第２走査信号線、複数の第３走査信号線、複数の第１データ線、及び複数の第２データ線をさらに含む。幾つかの例において、同一行のサブ画素領域に位置する各画素駆動回路１に接続された第１走査信号端子Ｇ１は、対応する１つの第１走査信号線に接続され；同一行のサブ画素領域に位置する各画素駆動回路１に接続された第２走査信号端子Ｇ２は、対応する１つの第２走査信号線に接続され；同一行のサブ画素領域に位置する各画素駆動回路１に接続された第３走査信号端子Ｇ３は、対応する１つの第３走査信号線に接続され；同一列のサブ画素領域に位置する各画素駆動回路１に接続された第１データ信号端子Ｄａｔａ１は、対応する１つの第１データ線に接続され；同一列のサブ画素領域に位置する各画素駆動回路に接続された第２データ信号端子Ｄａｔａ２は、対応する１つの第２データ線に接続されている。
【0200】
ここで、画素駆動回路１に接続された第１走査信号端子Ｇ１は、第１走査信号線と画素駆動回路１とが接続された後の等価的な接続点と理解し得る。第２走査信号端子Ｇ２と第３走査信号端子Ｇ３とは同様である。同様に、画素駆動回路１に接続された第１データ信号端子Ｄａｔａ１は、第１データ線と画素駆動回路１とが接続された後の等価的な接続点と理解し得る。第２データ信号端子Ｄａｔａ２についても同様である。
【0201】
例示的には、図１３Ａに示すように、この表示パネルは、複数の第１走査信号線Ｇ１（１）～Ｇ１（ｎ）、複数の第２走査信号線Ｇ２（１）～Ｇ２（ｎ）、複数の第３走査信号線Ｇ３（１）～Ｇ３（ｎ）、複数のイネーブル信号線ＥＭ（１）～ＥＭ（ｎ）、複数のリセット信号線ＲＳＴ（１）～ＲＳＴ（ｎ）を含む。この第１走査信号線は、画素駆動回路１に第１走査信号を提供するように配置されている。この第２走査信号線は、画素駆動回路１に第２走査信号を提供するように配置されている。この第３走査信号線は、画素駆動回路１に第３走査信号を提供するように配置されている。このイネーブル信号線ＥＭ（１）～ＥＭ（ｎ）は、画素駆動回路１にイネーブル信号を提供するように配置されている。このリセット信号線ＲＳＴ（１）～ＲＳＴ（ｎ）は、画素駆動回路１にリセット信号を提供するように配置されている。
【0202】
同一行のサブ画素領域Ｐにおける各画素駆動回路１は、上記の複数の第１走査信号線Ｇ１（１）～Ｇ１（ｎ）のうちの同一の第１走査信号線、複数の第２走査信号線Ｇ２（１）～Ｇ２（ｎ）のうちの同一の第２走査信号線、複数の第３走査信号線Ｇ３（１）～Ｇ３（ｎ）のうちの同一の第３走査信号線、複数のイネーブル信号線ＥＭ（１）～ＥＭ（ｎ）のうちの同一のイネーブル信号線、複数のリセット信号線ＲＳＴ（１）～ＲＳＴ（ｎ）のうちの同一のリセット信号線に接続されている。
【0203】
この表示パネルは、複数の第１データ線Ｄａｔａ１（１）～Ｄａｔａ１（ｎ）、複数の第２データ線Ｄａｔａ２（１）～Ｄａｔａ２（ｎ）、複数の第１電源電圧線ＶＤＤＬ、及び複数の初期電圧信号線Ｖｉｎｔｌをさらに含む。この第１データ線は、画素駆動回路１に第１データ信号を提供するように配置されている。この第２データ線は、画素駆動回路１に第２データ信号を提供するように配置されている。この第１電源電圧配線ＶＤＤＬは、画素駆動回路１に第１電源電圧信号を提供するように配置されている。この初期電圧信号線Ｖｉｎｔｌは、画素駆動回路１に初期電圧信号を提供するように配置されている。
【0204】
同一列のサブ画素領域Ｐにおける各画素駆動回路１は、上記の複数の第１データ線Ｄａｔａ１（１）～Ｄａｔａ１（ｎ）のうちの同一の第１データ線、複数の第２データ線Ｄａｔａ２（１）～Ｄａｔａ２（ｎ）のうちの同一の第２データ線、複数の第１電源電圧線ＶＤＤＬのうちの同一の第１電源電圧線、複数の初期電圧信号線Ｖｉｎｔｌのうちの同一の初期電圧信号線に接続されている。
【0205】
例示的には、図１３Ａに示すように、同一列のサブ画素領域Ｐにおける各画素駆動回路１は、第１データ線と第２データ線とに同時に接続されている。
【0206】
図１３Ａに示す表示パネルの動作時、複数の第１データ線Ｄａｔａ１（１）～Ｄａｔａ１（ｎ）を介して第１データ信号を表示パネルのうちの任意の行のサブ画素領域における各画素駆動回路１に入力した後、当該行のサブ画素領域における駆動待ち素子Ｄが発光した後に、複数の第２データ線Ｄａｔａ１（１）～Ｄａｔａ１（ｎ）を介して第２データ信号を当該行のサブ画素領域における各画素駆動回路１に入力し得る。従って、全てのサブ画素領域Ｐにおける駆動待ち素子Ｄは、行ごとに発光し始める。各行のサブ画素領域Ｐにおける各画素駆動回路１は、第１段階、第２段階、第３段階及び第４段階を独立して連続的に行う。１画像フレームがリセット段階を含む場合、各行のサブ画素領域Ｐにおける画素駆動回路１は、リセット段階を同期的に行うことができる。
【0207】
他の幾つかの実施例において、この表示パネルは、複数のサブ画素領域を有し、画素駆動回路１の各々は、１つのサブ画素領域に設けられる。
【0208】
この表示パネルは、複数の第１走査信号線、複数の第２走査信号線、複数の第３走査信号線、複数のデータ線をさらに含む。同一行のサブ画素領域に位置する各画素駆動回路１に接続された第１走査信号端子Ｇ１は、対応する１つの第１走査信号線に接続され；同一行のサブ画素領域に位置する各画素駆動回路１に接続された第２走査信号端子Ｇ２は、対応する１つの第２走査信号線に接続され；同一行のサブ画素領域に位置する各画素駆動回路１に接続された第３走査信号端子Ｇ３は、対応する１つの第３走査信号線に接続され；同一列のサブ画素領域に位置する各画素駆動回路１に接続された第１データ信号端子Ｄａｔａ１と第２データ信号端子Ｄａｔａ２とは、いずれも対応する１つのデータ線に接続されている。
【0209】
ここで、画素駆動回路１に接続された第１走査信号端子Ｇ１は、第１走査信号線と画素駆動回路１とが接続された後の等価的な接続点と理解し得る。第２走査信号端子Ｇ２と第３走査信号端子Ｇ３とは同様である。同様に、画素駆動回路１に接続された第１データ信号端子Ｄａｔａ１は、データ線と画素駆動回路１とが接続された後の等価的な接続点と理解し得る。第２データ信号端子Ｄａｔａ２についても同様である。
【0210】
例示的には、図１３Ｂに示すように、図１３Ａと異なるのは、複数のデータ線Ｄａｔａ（１）～Ｄａｔａ（ｎ）が上記の複数の第１データ線Ｄａｔａ１（１）～Ｄａｔａ１（ｎ）及び複数の第２データ線Ｄａｔａ２（１）～Ｄａｔａ２（ｎ）を置き換えることである。各列のサブ画素領域Ｐにおける各画素駆動回路１は、複数のデータ線Ｄａｔａ（１）～Ｄａｔａ（ｎ）のうちの１つのデータ線のみに接続され、このデータ線は、当該列のサブ画素領域Ｐにおける各画素駆動回路１に第１データ信号及び第２データ信号を提供するように配置されている。
【0211】
図１３Ｂに示す表示パネルの動作時、複数のデータ線Ｄａｔａ（１）～Ｄａｔａ（ｎ）を介して、第１行のサブ画素領域に位置する各画素駆動回路１から、最終行のサブ画素領域に位置する各画素駆動回路１まで、第１データ信号を入力する。従って、全てのサブ画素領域Ｐにおける駆動待ち素子Ｄは、行ごとに発光し始める。そして、複数のデータ線Ｄａｔａ（１）～Ｄａｔａ（ｎ）を介して、第１行のサブ画素領域に位置する各画素駆動回路１から、最終行のサブ画素領域に位置する各画素駆動回路１まで、第２データ信号を入力する。ここで、各行のサブ画素領域における画素駆動回路１に入力された第１データ信号は、同じであってもよいし、異なっていてもよく、各行のサブ画素領域における画素駆動回路１に入力された第２データ信号は、同じであってもよいし、異なっていてもよい。１画像フレームがリセット段階を含む時、各行のサブ画素領域Ｐにおける画素駆動回路１は、リセット段階を同期的に行うことができる。
【0212】
本開示の幾つかの実施例に係る表示パネルは、上記の画素駆動回路１と同様の有益な効果を有するため、ここでその説明を省略する。
【0213】
なお、上記の表示パネルに含まれる複数の信号線の配置、及び図１３Ａ及び１３Ｂに示す表示パネルの配線図は幾つかの例示に過ぎなく、本開示の実施例はこれに限定されない。
【0214】
本開示の幾つかの実施例は、表示装置をさらに提供する。この表示装置は、上記のような表示パネルを備える。
【0215】
この表示装置が上記の表示パネルを備えるため、この表示装置は、発光効率が大きく、色座標のオフセットが小さく、消費電力が低く、表示効果が良いなどの特徴を有する。
【0216】
幾つかの実施例において、上記の表示装置は、テレビ、携帯電話、タブレットコンピュータ、ノートパソコン、ディスプレイ、デジタルフォトフレーム、又はナビゲーション等の表示機能を有する製品であり、本開示の実施例はこれに限定されない。
【0217】
上記は本開示の具体的な実施形態に過ぎないが、本開示の保護範囲はこれに限定されず、いかなる当業者であれば本開示の技術的範囲内で容易に想到できる変更又は置換は、すべて本開示の技術的範囲内に包含するものである。従って、本開示の保護範囲は、特許請求の範囲に記載された保護範囲を準拠するものとする。
【図1A】
【図1B】
【図2A】
【図2B】
【図2C】
【図2D】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図12】
【図13A】
【図13B】
