特許 7555420 縦型電界効果トランジスタ、それを製造するための方法、および縦型電界効果トランジスタを有するデバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-12

(45)【発行日】2024-09-24

(54)【発明の名称】縦型電界効果トランジスタ、それを製造するための方法、および縦型電界効果トランジスタを有するデバイス

(51)【国際特許分類】

   H01L 21/338 20060101AFI20240913BHJP

   H01L 29/812 20060101ALI20240913BHJP

   H01L 21/337 20060101ALI20240913BHJP

   H01L 29/808 20060101ALI20240913BHJP

   H01L 29/778 20060101ALI20240913BHJP

   H01L 29/41 20060101ALI20240913BHJP

   H01L 29/47 20060101ALI20240913BHJP

   H01L 29/872 20060101ALI20240913BHJP

   H01L 21/28 20060101ALI20240913BHJP

【ＦＩ】

H01L29/80 E

H01L29/80 V

H01L29/80 H

H01L29/80 L

H01L29/80 C

H01L29/44 L

H01L29/44 S

H01L29/48 D

H01L21/28 301A

【請求項の数】 13

(21)【出願番号】P 2022549447

(86)(22)【出願日】2021-02-15

(65)【公表番号】

(43)【公表日】2023-04-03

(86)【国際出願番号】 EP2021053597

(87)【国際公開番号】W WO2021165184

(87)【国際公開日】2021-08-26

【審査請求日】2022-09-21

(31)【優先権主張番号】102020202034.5

(32)【優先日】2020-02-18

(33)【優先権主張国・地域又は機関】DE

(73)【特許権者】

【識別番号】591245473

【氏名又は名称】ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング

【氏名又は名称原語表記】ＲＯＢＥＲＴ ＢＯＳＣＨ ＧＭＢＨ

(74)【代理人】

【識別番号】100118902

【弁理士】

【氏名又は名称】山本 修

(74)【代理人】

【識別番号】100196508

【弁理士】

【氏名又は名称】松尾 淳一

(72)【発明者】

【氏名】フーバー，クリスティアン

(72)【発明者】

【氏名】バリングハウス，イェンス

【審査官】戸川 匠

(56)【参考文献】

【文献】国際公開第２０１６／１４７５４１（ＷＯ，Ａ１）

【文献】特開２０１９－０４７１２２（ＪＰ，Ａ）

【文献】国際公開第２０１１／０１３５００（ＷＯ，Ａ１）

【文献】国際公開第２０１７／１３８５０５（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２１／３３７

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２９／４１

Ｈ０１Ｌ ２９／４７

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２９／８０８

Ｈ０１Ｌ ２９／８１２

Ｈ０１Ｌ ２９／８７２

(57)【特許請求の範囲】

【請求項1】

ドリフト領域（１２）の上または上方にある、ｐ導電型を有する第１の半導体層（１３）と、
前記第１の半導体層（１３）を縦に貫通するトレンチ構造（５０）であって、
電界効果トランジスタ（ＦＥＴ）チャネル領域が形成されている少なくとも１つの側壁を有し、前記ＦＥＴチャネル領域が、ＩＩＩ－Ｖ族ヘテロ構造（１５／１６）を有して、前記ＩＩＩ－Ｖ族ヘテロ構造（１５／１６）の界面に２次元電子ガスを生成する、トレンチ構造（５０）と、
前記ＩＩＩ－Ｖ族ヘテロ構造（１５／１６）と導電接続されているソース／ドレイン電極（２１）と、
少なくとも前記ドリフト領域（１２）とショットキーまたはヘテロ接触を形成する、少なくとも部分的に前記ドリフト領域（１２）の上または上方にあるコンタクト構造（２４、２５）であって、
前記ソース／ドレイン電極（２１）に導電接続されており、
少なくとも前記コンタクト構造（２４、２５）と前記ドリフト領域（１２）との間の縦方向の領域には前記第１の半導体層（１３）が存在しない、コンタクト構造（２４、２５）と、
を有する縦型電界効果トランジスタ（１０）において、
前記コンタクト構造（２４、２５）が、前記ＩＩＩ－Ｖ族ヘテロ構造（１５／１６）上に形成されている、
縦型電界効果トランジスタ（１０）。

【請求項2】

前記コンタクト構造（２４、２５）が、横方向で前記トレンチ構造（５０）に並べて形成される、請求項１に記載の縦型電界効果トランジスタ（１０）。

【請求項3】

ｐ導電型を有する遮蔽構造（１８）をさらに有し、前記遮蔽構造（１８）が、前記ソース／ドレイン電極（２１）と導電接続されており、前記遮蔽構造（１８）が、前記ＩＩＩ－Ｖ族ヘテロ構造（１５／１６）よりも深く前記ドリフト領域（１２）の方向に、または前記ドリフト領域（１２）内に延在し、
前記コンタクト構造（２４、２５）が、横方向で、前記トレンチ構造（５０）と前記遮蔽構造（１８）との間に形成されている、
請求項１または２に記載の縦型電界効果トランジスタ（１０）。

【請求項4】

ドリフト領域（１２）の上または上方にある、ｐ導電型を有する第１の半導体層（１３）と、
前記第１の半導体層（１３）を縦に貫通するトレンチ構造（５０）であって、
電界効果トランジスタ（ＦＥＴ）チャネル領域が形成されている少なくとも１つの側壁を有し、前記ＦＥＴチャネル領域が、ＩＩＩ－Ｖ族ヘテロ構造（１５／１６）を有して、前記ＩＩＩ－Ｖ族ヘテロ構造（１５／１６）の界面に２次元電子ガスを生成する、トレンチ構造（５０）と、
前記ＩＩＩ－Ｖ族ヘテロ構造（１５／１６）と導電接続されているソース／ドレイン電極（２１）と、
少なくとも前記ドリフト領域（１２）とショットキーまたはヘテロ接触を形成する、少なくとも部分的に前記ドリフト領域（１２）の上または上方にあるコンタクト構造（２４、２５）であって、
前記ソース／ドレイン電極（２１）に導電接続されており、
少なくとも前記コンタクト構造（２４、２５）と前記ドリフト領域（１２）との間の縦方向の領域には前記第１の半導体層（１３）が存在しない、コンタクト構造（２４、２５）と、
を有する縦型電界効果トランジスタ（１０）において、
前記トレンチ構造（５０）が、底部を含む第１の側壁および第２の側壁を有し、前記コンタクト構造（２４、２５）が、前記底部および／または第１と第２の側壁のうちの１つの上方で前記ＩＩＩ－Ｖ族ヘテロ構造（１５／１６）上に形成されている、
縦型電界効果トランジスタ（１０）。

【請求項5】

前記ＩＩＩ－Ｖ族ヘテロ構造（１５／１６）の上または上方に絶縁層（３１）およびゲート電極（２２）をさらに有し、前記絶縁層（３１）が、前記コンタクト構造（２４、２５）と前記ゲート電極（２２）との間に形成されている、請求項４に記載の縦型電界効果トランジスタ（１０）。

【請求項6】

前記コンタクト構造（２４）が、ショットキーダイオードの一部であり、
または前記コンタクト構造（２５）が、ヘテロダイオードの一部である、
請求項１～５のいずれか一項に記載の縦型電界効果トランジスタ（１０）。

【請求項7】

前記コンタクト構造（２４、２５）が、ポリシリコンを有する、もしくはポリシリコンから形成されている、請求項６に記載の縦型電界効果トランジスタ（１０）。

【請求項8】

第１の半導体層（１３）上にある電気絶縁性の第２の半導体層（１４）をさらに有し、前記トレンチ構造（５０）が、前記第１の半導体層（１３）および前記第２の半導体層（１４）を縦に貫通し、少なくとも前記コンタクト構造（２４、２５）と前記ドリフト領域（１２）との間の縦方向の領域には前記第１の半導体層（１３）および前記第２の半導体層（１４）が存在しない、
請求項１～７のいずれか一項に記載の縦型電界効果トランジスタ（１０）。

【請求項9】

第１の縦型電界効果トランジスタ（１０ａ）および第２の縦型電界効果トランジスタ（１０ｂ）を有するデバイス（５１）であって、前記第１の縦型電界効果トランジスタ（１０ａ）および前記第２の縦型電界効果トランジスタ（１０ｂ）がそれぞれ、
ドリフト領域（１２）の上または上方にある、ｐ導電型を有する第１の半導体層（１３）と、
前記第１の半導体層（１３）を縦に貫通するトレンチ構造（５０）であって、
電界効果トランジスタ（ＦＥＴ）チャネル領域が形成されている少なくとも１つの側壁を有し、前記ＦＥＴチャネル領域が、ＩＩＩ－Ｖ族ヘテロ構造（１５／１６）を有して、前記ＩＩＩ－Ｖ族ヘテロ構造（１５／１６）の界面に２次元電子ガスを生成する、トレンチ構造（５０）と、
前記ＩＩＩ－Ｖ族ヘテロ構造（１５／１６）と導電接続されているソース／ドレイン電極（２１）とを有し、
デバイス（５１）が、少なくとも部分的に前記ドリフト領域（１２）の上または上方にコンタクト構造（２４、２５）をさらに有し、前記コンタクト構造（２４、２５）が、横方向で、前記第１の縦型電界効果トランジスタ（１０ａ）の前記トレンチ構造（５０）と前記第２の縦型電界効果トランジスタ（１０ｂ）の前記トレンチ構造（５０）との間に形成されており、前記第１および第２の縦型電界効果トランジスタ（１０ａ、１０ｂ）の少なくとも１つのソース／ドレイン電極（２１）と導電接続されており、
少なくとも前記コンタクト構造（２４、２５）と前記ドリフト領域（１２）との間の縦方向の領域には前記第１の半導体層（１３）が存在しない、
デバイス（５１）において、
前記コンタクト構造（２４、２５）が、前記ＩＩＩ－Ｖ族ヘテロ構造（１５／１６）上に形成されている、
デバイス（５１）。

【請求項10】

第１の縦型電界効果トランジスタ（１０ａ）および第２の縦型電界効果トランジスタ（１０ｂ）を有するデバイス（５１）であって、前記第１の縦型電界効果トランジスタ（１０ａ）および前記第２の縦型電界効果トランジスタ（１０ｂ）がそれぞれ、
ドリフト領域（１２）の上または上方にある、ｐ導電型を有する第１の半導体層（１３）と、
前記第１の半導体層（１３）を縦に貫通するトレンチ構造（５０）であって、
電界効果トランジスタ（ＦＥＴ）チャネル領域が形成されている少なくとも１つの側壁を有し、前記ＦＥＴチャネル領域が、ＩＩＩ－Ｖ族ヘテロ構造（１５／１６）を有して、前記ＩＩＩ－Ｖ族ヘテロ構造（１５／１６）の界面に２次元電子ガスを生成する、トレンチ構造（５０）と、
前記ＩＩＩ－Ｖ族ヘテロ構造（１５／１６）と導電接続されているソース／ドレイン電極（２１）とを有し、
デバイス（５１）が、少なくとも部分的に前記ドリフト領域（１２）の上または上方にコンタクト構造（２４、２５）をさらに有し、前記コンタクト構造（２４、２５）が、横方向で、前記第１の縦型電界効果トランジスタ（１０ａ）の前記トレンチ構造（５０）と前記第２の縦型電界効果トランジスタ（１０ｂ）の前記トレンチ構造（５０）との間に形成されており、前記第１および第２の縦型電界効果トランジスタ（１０ａ、１０ｂ）の少なくとも１つのソース／ドレイン電極（２１）と導電接続されており、
少なくとも前記コンタクト構造（２４、２５）と前記ドリフト領域（１２）との間の縦方向の領域には前記第１の半導体層（１３）が存在しない、
デバイス（５１）において、
前記トレンチ構造（５０）が、底部を含む第１の側壁および第２の側壁を有し、前記コンタクト構造（２４、２５）が、前記底部および／または第１と第２の側壁のうちの１つの上方で前記ＩＩＩ－Ｖ族ヘテロ構造（１５／１６）上に形成されている、
デバイス（５１）。

【請求項11】

前記第１および第２の縦型電界効果トランジスタ（１０ａ、１０ｂ）がさらにそれぞれ遮蔽構造（１８）を有し、前記遮蔽構造（１８）が、ｐ導電型を有し、対応する前記縦型電界効果トランジスタ（１０ａ、１０ｂ）の前記ソース／ドレイン電極（２１）と導電接続されており、前記遮蔽構造（１８）が、対応する前記縦型電界効果トランジスタ（１０）の前記ＩＩＩ－Ｖ族ヘテロ構造（１５／１６）よりも深く前記ドリフト領域（１２）の方向に、または前記ドリフト領域（１２）内に延在し、前記コンタクト構造（２４、２５）が、横方向で、前記第１の縦型電界効果トランジスタ（１０ａ）の前記遮蔽構造（１８）と前記第２の縦型電界効果トランジスタ（１０ｂ）の前記遮蔽構造（１８）との間に形成されている、請求項9または１０に記載のデバイス（５１）。

【請求項12】

縦型電界効果トランジスタ（１０）を製造するための方法（２００）であって、
ドリフト領域（１２）の上または上方に、ｐ導電型を有する第１の半導体層（１３）を形成するステップ（２１０）と、
前記第１の半導体層（１３）を縦に貫通するトレンチ構造（５０）を形成するステップ（２３０）であって、
前記トレンチ構造（５０）が、電界効果トランジスタ（ＦＥＴ）チャネル領域が形成される少なくとも１つの側壁を備えて形成され、前記ＦＥＴチャネル領域が、ＩＩＩ－Ｖ族ヘテロ構造（１５／１６）を有して、前記ＩＩＩ－Ｖ族ヘテロ構造（１５／１６）の界面に２次元電子ガスを生成する、ステップ（２３０）と、
前記ＩＩＩ－Ｖ族ヘテロ構造（１５／１６）と導電接続されているソース／ドレイン電極（２１）を形成するステップ（２４０）と、
コンタクト構造（２４、２５）を少なくとも部分的に前記ドリフト領域（１２）の上または上方に形成するステップ（２５０）であって、前記コンタクト構造（２４、２５）が、少なくとも前記ドリフト領域（１２）とショットキーまたはヘテロ接触を形成し、前記コンタクト構造（２４、２５）が、前記ソース／ドレイン電極（２１）と導電接続され、
少なくとも前記コンタクト構造（２４、２５）と前記ドリフト領域（１２）との間の縦方向の領域には前記第１の半導体層（１３）が存在しない、ステップ（２５０）と、
を有する方法において、
前記コンタクト構造（２４、２５）が、前記ＩＩＩ－Ｖ族ヘテロ構造（１５／１６）上に形成されている、
方法。

【請求項13】

縦型電界効果トランジスタ（１０）を製造するための方法（２００）であって、
ドリフト領域（１２）の上または上方に、ｐ導電型を有する第１の半導体層（１３）を形成するステップ（２１０）と、
前記第１の半導体層（１３）を縦に貫通するトレンチ構造（５０）を形成するステップ（２３０）であって、
前記トレンチ構造（５０）が、電界効果トランジスタ（ＦＥＴ）チャネル領域が形成される少なくとも１つの側壁を備えて形成され、前記ＦＥＴチャネル領域が、ＩＩＩ－Ｖ族ヘテロ構造（１５／１６）を有して、前記ＩＩＩ－Ｖ族ヘテロ構造（１５／１６）の界面に２次元電子ガスを生成する、ステップ（２３０）と、
前記ＩＩＩ－Ｖ族ヘテロ構造（１５／１６）と導電接続されているソース／ドレイン電極（２１）を形成するステップ（２４０）と、
コンタクト構造（２４、２５）を少なくとも部分的に前記ドリフト領域（１２）の上または上方に形成するステップ（２５０）であって、前記コンタクト構造（２４、２５）が、少なくとも前記ドリフト領域（１２）とショットキーまたはヘテロ接触を形成し、前記コンタクト構造（２４、２５）が、前記ソース／ドレイン電極（２１）と導電接続され、
少なくとも前記コンタクト構造（２４、２５）と前記ドリフト領域（１２）との間の縦方向の領域には前記第１の半導体層（１３）が存在しない、ステップ（２５０）と、
を有する方法において、
前記トレンチ構造（５０）が、底部を含む第１の側壁および第２の側壁を有し、前記コンタクト構造（２４、２５）が、前記底部および／または第１と第２の側壁のうちの１つの上方で前記ＩＩＩ－Ｖ族ヘテロ構造（１５／１６）上に形成されている、
方法。

【発明の詳細な説明】

【技術分野】

【0001】

縦型電界効果トランジスタ、それを製造するための方法、および縦型電界効果トランジスタを有するデバイスが提供される。

【背景技術】

【0002】

窒化ガリウム（ＧａＮ）ベースのトランジスタは、シリコンまたは炭化ケイ素ベースの同等の素子よりも低いオン抵抗およびそれと同時に高いブレークダウン電圧を有する素子を実現する可能性を提供する。そのようなトランジスタに関して可能な設計は、いわゆるＶＨＥＭＴ（Ｖｅｒｔｉｃａｌ Ｇｒｏｏｖｅ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ；縦型溝高電子移動度トランジスタ）であり、チャネルがＡｌＧａＮ／ＧａＮヘテロ構造の界面での２次元電子ガス（２ＤＥＧ）によって形成され、２ＤＥＧはＶ字形トレンチ内で成長する。図１は、従来のＶＨＥＭＴトランジスタ１００に関する一例を示す。図１での構造は、２つのトランジスタセルを示す。トランジスタセルはそれぞれ、弱くｎドープされたＧａＮドリフト領域１１２が適用された導電性ＧａＮ基板１１１からなる。ドリフト領域１１２の上にはｐドープＧａＮ区域１１３があり、その上方には絶縁性ＧａＮまたはＡｌＧａＮ区域１１４がある。両方の区域１１３、１１４はＶ字形トレンチによって穿通され、トレンチの上方に非ドープのＧａＮ区域１１５およびＡｌＧａＮ区域１１６が延在する。２つの区域１１５、１１６の界面で、しかし区域１１５内に、２次元電子ガス（２ＤＥＧ）が生成される。Ｖ字形トレンチにｐドープＧａＮ区域１１７が導入されており、トランジスタのノーマリオフ（ｎｏｒｍａｌｌｙ－ｏｆｆ）動作を保証する。ゲート電極１２２はｐ－ＧａＮ区域１１７に接触する。オフ時に発生する高い電界からゲートトレンチを遮蔽するために、高濃度にドープされたｐ区域１１８がドリフト領域１１２に導入されている。ソース接点１２１は、２ＤＥＧにもｐ区域１１３、１１８にも接触する。基板１１１の裏面にはドレイン電極１２３がある。

【0003】

ゲート電圧が印加されていない場合、ｐ－ＧａＮ区域１１７の下の２ＤＥＧが空乏化されているので、トランジスタ１００はノーマリオフである。ゲート電極１２２への正電圧の印加により、２ＤＥＧ全体が電子で満たされ、電子はソース電極１２１からゲートトレンチの側壁を通ってゲートトレンチの底部に流れ、そこからドリフト領域１１２に、さらにはＧａＮ基板１１１を通ってドレイン電極１２３に流れる。

【0004】

トランジスタ１００の使用に関して、例えばインバータ用途では、素子の逆導電性が必要とされる。図１に示される構造では、この逆方向動作は、ｐ区域１１８とｎ型ドリフト領域１１２との間に形成されるいわゆるボディダイオードを介して生じる。したがって、逆方向動作では、電子は２ＤＥＧを通って非ドープＧａＮ区域１１５に流れるのではなく、ドレイン電極１２３から基板１１１、ドリフト領域１１２、ｐ区域１１８を通ってソース電極１２１に流れる。この意味で、ボディダイオードはトランジスタと並列に接続されている。ＧａＮの大きなバンドギャップにより、ｐ－ｎ接合にエネルギー障壁が生成され、その結果、ボディダイオードの高い順方向電圧（約３Ｖ）が生じる。この順方向電圧は、トランジスタの逆方向動作時に大きな電気的損失をもたらす。

【0005】

さらに、低損失の逆方向動作のために追加のショットキー接触を提供する他のパワートランジスタアーキテクチャが知られている。例えば、米国特許第９１８４２８６号明細書またはＺｈｕ他（「Ｖｅｒｔｉｃａｌ ＧａＮ Ｐｏｗｅｒ Ｔｒａｎｓｉｓｔｏｒ Ｗｉｔｈ Ｉｎｔｒｉｎｓｉｃ Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｏｎ ａｎｄ Ｌｏｗ Ｇａｔｅ Ｃｈａｒｇｅ ｆｏｒ Ｈｉｇｈ－Ｐｅｒｆｏｒｍａｎｃｅ Ｐｏｗｅｒ Ｃｏｎｖｅｒｓｉｏｎ（高性能電力変換のための固有逆伝導および低ゲート電荷を有する縦型ＧａＮパワートランジスタ）」ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｅｍｅｒｇｉｎｇ ａｎｄ Ｓｅｌｅｃｔｅｄ Ｔｏｐｉｃｓ ｉｎ Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ， Ｖｏｌ． ７， Ｎｏ． ３， ＤＯＩ： １０．１１０９／ＪＥＳＴＰＥ．２０１９．２９０３８２８）を参照されたい。

【先行技術文献】

【特許文献】

【0006】

【文献】米国特許第９１８４２８６号明細書

【非特許文献】

【0007】

【文献】ZHU, Ruopu, et al. Vertical GaN power transistor with intrinsic reverse conduction and low gate charge for high-performance power conversion. IEEE Journal of Emerging and Selected Topics in Power Electronics, 2019, 7.3: 1449-1455.

【発明の概要】

【発明が解決しようとする課題】

【0008】

本発明の課題は、逆方向動作時のより低い導通損失、およびそれと同時に低いシート抵抗を備えるノーマリオフ縦型電界効果トランジスタを可能とする縦型電界効果トランジスタ、それらを製造するための方法、および縦型電界効果トランジスタを有するデバイスを提供することである。

【課題を解決するための手段】

【0009】

この課題は、本発明の一態様によれば、縦型電界効果トランジスタによって解決される。縦型電界効果トランジスタは、ドリフト領域の上または上方にある、ｐ導電型を有する第１の半導体層と、第１の半導体層を縦に貫通するトレンチ構造であって、電界効果トランジスタＦＥＴチャネル領域が形成されている少なくとも１つの側壁を有し、ＦＥＴチャネル領域が、ＩＩＩ－Ｖ族ヘテロ構造を有して、ＩＩＩ－Ｖ族ヘテロ構造の界面に電子ガスなどの２次元電荷キャリアガスを生成する、トレンチ構造と、ＩＩＩ－Ｖ族ヘテロ構造と導電接続されているソース／ドレイン電極と、少なくともドリフト領域とショットキーまたはヘテロ接触を形成する、少なくとも部分的にドリフト領域の上または上方にあるコンタクト構造であって、ソース／ドレイン電極に導電接続されており、少なくともコンタクト構造とドリフト領域との間の縦方向の領域には第１の半導体層が存在しない、コンタクト構造とを有する。これは、逆方向動作時のより小さい導通損失、およびそれと同時に低いシート抵抗を備えるノーマリオフトランジスタを提供することを可能にする。具体的には、ｐ－ｎダイオードを介した損失の大きい導電メカニズムが、縦型電界効果トランジスタに統合されたショットキーまたはヘテロダイオードによって置き換えられている。これは、従来のｐ－ｎ接合よりも低い順方向電圧を可能にする。それにより、逆方向動作時のＦＥＴの導通損失が大幅に低減され得、したがって縦型電界効果トランジスタの効率が高められる。縦型電界効果トランジスタの順方向動作では、ショットキーダイオードまたはヘテロダイオードは逆方向にバイアスされており、したがって常に遮断され、縦型電界効果トランジスタのスイッチング挙動は影響を及ぼされない。

【0010】

任意選択で、電気絶縁性の第２の半導体層が第１の半導体層上に形成されていてもよい。トレンチ構造は、第１の半導体層および第２の半導体層を縦に貫通することができる。コンタクト構造とドリフト領域との間の縦方向の領域には第１の半導体層および第２の半導体層が存在しなくてもよい。

【0011】

上記の課題は、本発明のさらなる態様によれば、デバイスによって解決される。デバイスは、第１の縦型電界効果トランジスタおよび第２の縦型電界効果トランジスタを有し、第１の縦型電界効果トランジスタおよび第２の縦型電界効果トランジスタがそれぞれ、ドリフト領域の上または上方にある、ｐ導電型を有する第１の半導体層と、第１の半導体層を縦に貫通するトレンチ構造であって、電界効果トランジスタＦＥＴチャネル領域が形成されている少なくとも１つの側壁を有し、ＦＥＴチャネル領域が、ＩＩＩ－Ｖ族ヘテロ構造を有して、ＩＩＩ－Ｖ族ヘテロ構造の界面に２次元電子ガスを生成する、トレンチ構造と、ＩＩＩ－Ｖ族ヘテロ構造と導電接続されているソース／ドレイン電極とを有し、デバイスが、少なくとも部分的にドリフト領域の上または上方にコンタクト構造をさらに有し、コンタクト構造が、横方向で、第１の縦型電界効果トランジスタのトレンチ構造と第２の縦型電界効果トランジスタのトレンチ構造との間に形成されており、第１および第２の縦型電界効果トランジスタの少なくとも１つのソース／ドレイン電極と導電接続されており、少なくともコンタクト構造とドリフト領域との間の縦方向の領域には第１の半導体層が存在しない。

【0012】

任意選択で、縦型電界効果トランジスタは、電気絶縁性であり、第１の半導体層上に形成されている第２の半導体層を有してもよい。コンタクト構造とドリフト領域との間の縦方向の領域には第１の半導体層および第２の半導体層が存在しなくてもよい。

【0013】

上記課題は、本発明のさらなる態様によれば、縦型電界効果トランジスタを製造する方法によって解決される。この方法は、ドリフト領域の上または上方に、ｐ導電型を有する第１の半導体層を形成するステップと、第１の半導体層を縦に貫通するトレンチ構造を形成するステップであって、トレンチ構造が、電界効果トランジスタＦＥＴチャネル領域が形成される少なくとも１つの側壁を備えて形成され、ＦＥＴチャネル領域が、ＩＩＩ－Ｖ族ヘテロ構造を有して、ＩＩＩ－Ｖ族ヘテロ構造の界面に２次元電子ガスを生成する、ステップと、ＩＩＩ－Ｖ族ヘテロ構造と導電接続されるソース／ドレイン電極を形成するステップと、コンタクト構造を少なくとも部分的にドリフト領域の上または上方に形成するステップであって、コンタクト構造が、少なくともドリフト領域とショットキーまたはヘテロ接触を形成し、コンタクト構造が、ソース／ドレイン電極と導電接続され、少なくともコンタクト構造とドリフト領域との間の縦方向の領域には第１の半導体層が存在しない、ステップとを有する。

【0014】

任意選択で、電気絶縁性の第２の半導体層は第１の半導体層上に形成されてもよい。トレンチ構造は、第１の半導体層および第２の半導体層を縦に貫通することができる。少なくともコンタクト構造とドリフト領域との間の縦方向の領域には第１の半導体層および第２の半導体層が存在しなくてもよい。

【0015】

態様のさらなる発展形態は、従属請求項および本明細書に記載されている。本発明の実施形態を図面に示し、以下により詳細に説明する。

【図面の簡単な説明】

【0016】

【図1】関連技術のＶＥＨＭＴトランジスタの概略断面図である。

【図2】様々な実施形態による縦型電界効果トランジスタを備える素子の概略断面図である。

【図3】様々な実施形態による縦型電界効果トランジスタを備える素子の概略断面図である。

【図4】様々な実施形態による縦型電界効果トランジスタを備える素子の概略断面図である。

【図5】様々な実施形態による縦型電界効果トランジスタを備える素子の概略断面図である。

【図6】様々な実施形態による縦型電界効果トランジスタを備える素子の概略断面図である。

【図7】様々な実施形態による縦型電界効果トランジスタを備える素子の概略断面図である。

【図8】様々な実施形態による縦型電界効果トランジスタを備える素子の概略断面図である。

【図9】様々な実施形態による縦型電界効果トランジスタを備える素子の概略平面図である。

【図10】様々な実施形態による縦型電界効果トランジスタを備える素子の概略平面図である。

【図11】様々な実施形態による縦型電界効果トランジスタを製造するための方法の流れ図である。

【発明を実施するための形態】

【0017】

以下の詳細な説明では添付図面を参照する。添付図面は本明細書の一部を成し、添付図面には、本発明を実施することができる特定の例示的実施形態が例示の目的で示されている。本発明の保護範囲から逸脱することなく、他の例示的実施形態を利用することもでき、構造的または論理的な変更を行うこともできることを理解されたい。本明細書で述べる様々な例示的実施形態の特徴は、特に別段の指示がない限り、互いに組み合わせることができることを理解されたい。したがって、以下の詳細な説明は、限定的な意味で解釈されるべきではなく、本発明の保護範囲は、添付の特許請求の範囲によって定義される。図中、同一または同様の要素には適宜、同一の参照符号が付されている。

【0018】

図２～図８はそれぞれ、様々な実施形態による縦型電界効果トランジスタ１０、１０ａ、１０ｂを備える素子５１の概略断面図を示し、図９および図１０はそれぞれ、素子５１の概略平面図を示す。図６、図９、および図１０はそれぞれ電界効果トランジスタ１０を例示し、図２～図５および図７～図８はそれぞれ、第１の縦型電界効果トランジスタ１０ａおよび第２の縦型電界効果トランジスタ１０ｂを例示する。例示されている縦型電界効果トランジスタ１０、１０ａ、１０ｂはそれぞれ、少なくとも１つの縦型電界効果トランジスタ（ＦＥＴセル）を備えるデバイスの個々のセルである。いくつかのＦＥＴセルを組み合わせることによって、ＦＥＴセルの２次元に広がるフィールドが得られる。縦型電界効果トランジスタは、パワー半導体デバイスでよい。

【0019】

縦型電界効果トランジスタ１０、１０ａ、１０ｂは、半導体基板１１、例えばＧａＮ基板１１上に、ドリフト領域１２、例えばｎドープＧａＮドリフト領域１２を有する。ドリフト領域１２の上に、ｐ導電型を有する第１の半導体層１３、例えばｐドープ半導体層１３がある。第１の半導体層１３上に、任意選択で、第２の半導体層１４、例えば電気絶縁性半導体層１４、例えば電気絶縁性ＧａＮまたはＡｌＧａＮ半導体層１４が形成されていてもよい。第１および（任意選択の）第２の半導体層１３、１４は、Ｖ字形トレンチによって貫通される。Ｖ字形トレンチ内に、第１の半導体層１３および（任意選択の）第２の半導体層１４を縦に貫通するトレンチ構造５０が形成されている。トレンチ構造５０は、電界効果トランジスタ（ＦＥＴ）チャネル領域が形成されている少なくとも１つの側壁を有する。トレンチ構造５０は、底部を含む第１の側壁および第２の側壁を有し得る。ＦＥＴチャネル領域は、ＩＩＩ－Ｖ族ヘテロ構造１５／１６を有して、ＩＩＩ－Ｖ族ヘテロ構造１５／１６の界面で２次元電子ガスを生成する。ＩＩＩ－Ｖ族ヘテロ構造１５／１６は、例えば非ドープＧａＮ層１５およびＡｌＧａＮ層１６を有する。２つの層１５、１６の界面で、しかし層１５内に、２次元電子ガス（２ＤＥＧ）が生じる。Ｖ字形トレンチ内には、さらにｐドープＧａＮ層１７が形成されており、縦型電界効果トランジスタ１０、１０ａ、１０ｂのノーマリオフ（ｎｏｒｍａｌｌｙ ｏｆｆ）動作を保証する。ゲート電極２２がｐ－ＧａＮ層１７に接触する。オフ時に発生する高い電界からトレンチを遮蔽するために、ｐ導電型を有する遮蔽構造１８、例えば高濃度にドープされたｐドープ層１８がドリフト領域１２に形成されていてもよい。遮蔽構造１８は、ソース／ドレイン電極２１と導電接続されていてもよい。遮蔽構造１８は、ＩＩＩ－Ｖ族ヘテロ構造１５／１６よりも深くドリフト領域１２の方向に、またはドリフト領域１２内に延在することができる。ソース電極２１は、ＩＩＩ－Ｖ族ヘテロ構造１５／１６と接触する、すなわち導電接続され、２ＤＥＧならびに第１の半導体層１３および（任意選択で）遮蔽構造１８も、ＩＩＩ－Ｖ族ヘテロ構造１５／１６と接触する、すなわち導電接続されている。基板１１の裏面にはドレイン電極２３がある。

【0020】

縦型電界効果トランジスタ１０、１０ａ、１０ｂはさらに、少なくとも部分的にドリフト領域１２の上または上方にコンタクト構造２４を有し、コンタクト構造２４は、少なくともドリフト領域１２とショットキーまたはヘテロ接触を形成する。様々な実施形態において、コンタクト構造２４は、ショットキーダイオードの一部である（図２～図６を参照）。代替として、コンタクト構造２４は、ヘテロダイオード（図７および図８を参照）の一部であり、例えばポリシリコンを有する、またはポリシリコンから形成されている。コンタクト構造２４は、ソース／ドレイン電極２１に導電接続されている。少なくともコンタクト構造２４とドリフト領域１２との間の縦方向の領域には第１の半導体層１３および第２の半導体層１４が存在しない。

【0021】

コンタクト構造２４は、図２～図４および図８に示されているように、ＩＩＩ－Ｖ族ヘテロ構造１５／１６上に形成されていてもよい。代替として、コンタクト構造２４は、図５～図７に例示されているように、ドリフト領域１２上に直接形成されていてもよい。コンタクト構造２４は、底部（図２および図３を参照）および／または第１と第２の側壁のうちの１つ（図３を参照）の上方でＩＩＩ－Ｖ族ヘテロ構造１５／１６上に形成されていてもよい。

【0022】

縦型電界効果トランジスタ１０は、ＩＩＩ－Ｖ族ヘテロ構造１５／１６の上または上方に絶縁層３１をさらに有してもよい。絶縁層３１は、コンタクト構造２４とゲート電極２２との間に形成されていてもよい（図８参照）。

【0023】

代替として、コンタクト構造２４は、横方向でトレンチ構造５０に並べて形成されてもよい（図４～図７参照）。
例えば、コンタクト構造２４は、横方向でトレンチ構造５０と遮蔽構造１８との間に形成されていてもよい（図６参照）。

【0024】

代替として、コンタクト構造２４は、ＦＥＴセル１０の外側に、例えば横方向で、隣接する縦型電界効果トランジスタ１０ａ、１０ｂの遮蔽構造の間に配置されていてもよい（図４、図５、または図７参照）。この場合、デバイス５１は、例えば、少なくとも１つの第１の縦型電界効果トランジスタ１０ａおよび１つの第２の縦型電界効果トランジスタ１０ｂを有する。第１および第２の縦型電界効果トランジスタ１０ａ、１０ｂはそれぞれ、ドリフト領域１２の上または上方にある、ｐ導電型を有する第１の半導体層１３と、第１の半導体層１３上にある電気絶縁性の第２の半導体層１４と、第１の半導体層１３および第２の半導体層１４を縦に貫通するトレンチ構造５０であって、電界効果トランジスタＦＥＴチャネル領域が形成されている少なくとも１つの側壁を有し、ＦＥＴチャネル領域が、ＩＩＩ－Ｖ族ヘテロ構造１５／１６を有して、ＩＩＩ－Ｖ族ヘテロ構造１５／１６の界面で２次元電子ガスを生成する、トレンチ構造５０と、ＩＩＩ－Ｖ族ヘテロ構造１５／１６と導電接続されているソース／ドレイン電極２１とを有する。デバイス５１は、少なくとも部分的にドリフト領域１２の上または上方にコンタクト構造２４をさらに有し、コンタクト構造２４が、横方向で、第１の縦型電界効果トランジスタ１０ａのトレンチ構造５０と第２の縦型電界効果トランジスタ１０ｂのトレンチ構造５０との間に形成されており、第１および第２の縦型電界効果トランジスタ１０ａ、１０ｂの少なくとも１つのソース／ドレイン電極２１（例えば、両方のソース／ドレイン電極２１）と導電接続されている。少なくともコンタクト構造２４とドリフト領域１２との間の縦方向の領域には第１の半導体層１３および第２の半導体層１４が存在しない。第１および第２の縦型電界効果トランジスタ１０ａ、１０ｂはそれぞれ遮蔽構造１８をさらに有してもよく、遮蔽構造１８が、ｐ導電型を有し、対応する縦型電界効果トランジスタ１０ａ、１０ｂのソース／ドレイン電極２１と導電接続されている。遮蔽構造１８は、対応する縦型電界効果トランジスタ１０のＩＩＩ－Ｖ族ヘテロ構造１５／１６よりも深くドリフト領域１２の方向に、またはドリフト領域１２内に延在することができる。コンタクト構造２４は、横方向で、第１の縦型電界効果トランジスタ１０ａの遮蔽構造１８と第２の縦型電界効果トランジスタ１０ｂの遮蔽構造１８との間に形成されていてもよい（図４、図５、または図７参照）。

【0025】

トレンチ構造５０は、縦方向に垂直な長手方向で、ストリップ形状または六角形状を有することができる。コンタクト構造２４は、長手方向で柱状の断面形状を有することができる（図９参照）。代替として、コンタクト構造２４は、縦型電界効果トランジスタ１０の幅にわたって横方向に延在するストリップ形状を有することができる（図１０を参照）。

【0026】

ゲート電圧を印加せず、ソース電極２１に対してドレイン電極が正の電位になっていない場合、ｐドープ層１７の下の２ＤＥＧが空乏化されているので、縦型電界効果トランジスタ１０、１０ａ、１０ｂはノーマリオフである。ゲート電極２２への正電圧の印加により、２ＤＥＧ全体が電子で満たされ、電子はソース電極２１からゲートトレンチの側壁を通ってトレンチの底部に流れ、そこからドリフト領域１２に、さらには基板１１を介してドレイン電極２３に流れる。

【0027】

明らかに、図２に例示される実施形態では、ゲート電極２２および下にあるｐドープＧａＮ層１７がトレンチの底部で中断され、コンタクト構造２４が底部に導入されており、コンタクト構造２４は、ＩＩＩ－Ｖ族ヘテロ構造１５／１６および／またはドリフト領域１２とショットキー接触を形成する。この場合、逆方向動作時の電子の流れは、ドレイン電極２３から、基板１１、ドリフト領域１２、ＩＩＩ－Ｖ族ヘテロ構造１５＋１６を通ってコンタクト構造２４に至る。コンタクト構造２４は、ソース電極２１に電気的に接続されている。この接続は、デバイス５１の各ＦＥＴセル、またはＦＥＴ１０、１０ａ、１０ｂ内の別個の区域で局所的に行われ得る。代替として、コンタクト構造２４の下のＩＩＩ－Ｖ族ヘテロ構造１５＋１６が除去されていてもよい。これは、ショットキー接触に有利であり得る（図示せず）。この場合、コンタクト構造２４は、ドリフト領域１２上に直接位置する。

【0028】

図３に例示されている実施形態では、コンタクト構造２４は、トレンチの底部だけでなく、側壁にわたっても形成されている。これは、かなり大きい接触面積を必要とし、したがってボディダイオードの抵抗の低下を必要とする。さらに、チャネルがトレンチ構造の一方の側壁のみに形成されているので、チャネル抵抗が増加する。この実施形態は、逆方向動作時に特に低い損失を要求する用途に有利である。さらに、この実施形態は、層１７およびゲート電極２２の中断部にコンタクト構造２４が挿入されないので、例えば図２での実施形態に比べてリソグラフィに対する要求を低くすることができる。コンタクト構造２４は、一方向でのみ正確に調整すればよい。これにより、製造の労力を大幅に削減することができる。この実施形態でも、コンタクト構造２４の下の領域にはＩＩＩ－Ｖ族ヘテロ構造１５／１６が存在しなくてもよい。

【0029】

図４に例示されている実施形態では、コンタクト構造２４は、ＦＥＴセル１０ａ、１０ｂの外側、例えば２つの隣り合うＦＥＴセル１０ａと１０ｂの間に配置されている。これにより、製造の労力をさらに削減することができる。この実施形態でも、遮蔽構造１８は、オフ時に電界からコンタクト構造２４を遮蔽する。ＦＥＴセル１０ａ、１０ｂの外側でのコンタクト構造２４の位置決めにより、リソグラフィ要件はより低い。さらに、素子５１のピッチが増加し、その結果、順方向動作時の最大電流密度が増加される。この場合、第１および第２の半導体層１３、１４は、コンタクト構造２４の下で中断され、コンタクト構造２４、例えばショットキー接触を通る逆方向動作時の電流の流れを可能にする。この中断は、例えば図５に例示されているように、第１および第２の半導体層１３、１４ならびにＩＩＩ－Ｖ族ヘテロ構造１５／１６を貫通するトレンチの底部にコンタクト構造２４を配置することによって実装され得る。代替として、コンタクト構造２４を含むトレンチがＦＥＴセル内に導入されていてもよい（図６参照）。コンタクト構造２４が形成され得る材料は、スパッタリング、熱蒸着、および／または電子ビーム蒸着によって適用されてもよい。ショットキー接触、およびそれに対応してボディダイオードとしてのショットキーダイオードに対する代替として、コンタクト構造２４は、例えばポリシリコン２５で作られた、またはポリシリコン２５を含むコンタクト構造２４によって半導体ヘテロ接合を実現することもできる（図７参照）。例えば化学気相からのポリシリコン２５の共形堆積により、トレンチをポリシリコン２５で完全に充填することができる。ポリシリコン２５は、トレンチの上縁部でソース電極２１によってソース電位と簡単に接続されている場合もある。ポリシリコン２５からドリフト領域１２、例えばｎ－ＧａＮドリフト領域への接合部に、典型的なショットキー接触よりも高いが、ｐ－ｎ接合の場合よりも低いエネルギー障壁を形成することができる。したがって、素子５１の逆方向動作時、約１．２Ｖ～約１．８Ｖの順方向電圧が生じ得る。代替として、ボディダイオードは、図８に例示されているように、ゲートトレンチ内のポリシリコン２５によって形成されていてもよい。ここで、ポリシリコンコンタクト構造２４（２５）は、絶縁層３１によってゲート電極２２およびｐ－ＧａＮ層１７から電気的に絶縁されている。素子５１において、図２～図８に例示されている断面構造は、断面図に垂直な長手方向（紙面の平面内）でストリップ形状または六角形状としてさらに延びることができる。このストリップ形状または六角形状では、各ＦＥＴセルの各セクションが長手方向でボディダイオードコンタクト構造２４を有することは任意選択であり、または必須ではない。個々のセクションに、対応するボディダイオードコンタクト構造２４を提供すれば十分であり得る。図９の平面図では、ボディダイオードコンタクト構造２４がゲートトレンチ内に導入されており、さらに部分的に遮蔽構造の代わりに導入されている、ストリップ形状での実施形態が示されている。図１０に例示されているように、部分的に長手方向でＦＥＴセルの全幅にわたってボディダイオードコンタクト構造２４を形成することも可能である。この場合、長手方向で、ボディダイオードコンタクト構造２４を有さないＦＥＴセルと、ボディダイオードコンタクト構造２４を排他的に有し、例えば第１および第２の半導体層１３、１４、ＩＩＩ－Ｖ族ヘテロ構造１５／１６、および層１７が少なくとも部分的にまたは完全に除去されたＦＥＴセルとが交互にされる。これにより、リソグラフィプロセスに対する要求を低減することができる。

【0030】

図１１は、様々な実施形態による縦型電界効果トランジスタを製造するための方法２００の流れ図を示す。方法２００は、ドリフト領域１２の上または上方に、ｐ導電型を有する第１の半導体層１３を形成するステップ２１０と、第１の半導体層１３を縦に貫通するトレンチ構造５０を形成するステップ２３０であって、トレンチ構造５０が、電界効果トランジスタＦＥＴチャネル領域が形成される少なくとも１つの側壁を備えて形成され、ＦＥＴチャネル領域が、ＩＩＩ－Ｖ族ヘテロ構造１５／１６を有して、ＩＩＩ－Ｖ族ヘテロ構造１５／１６の界面に２次元電子ガスを生成する、ステップ２３０と、ＩＩＩ－Ｖ族ヘテロ構造１５／１６と導電接続されるソース／ドレイン電極２１を形成するステップ２４０と、コンタクト構造２４、２５を少なくとも部分的にドリフト領域１２の上または上方に形成するステップ２５０であって、コンタクト構造２４、２５が、少なくともドリフト領域１２とショットキーまたはヘテロ接触を形成し、コンタクト構造２４が、ソース／ドレイン電極２１と導電接続され、少なくともコンタクト構造２４、２５とドリフト領域１２との間の縦方向の領域には第１の半導体層１３が存在しない、ステップ２５０とを有する。

【0031】

任意選択で、電気絶縁性の第２の半導体層１４が第１の半導体層１３上に形成されてもよい。トレンチ構造５０は、第１の半導体層１３および第２の半導体層１４を縦に貫通することができる。少なくともコンタクト構造２４、２５とドリフト領域１２との間の縦方向の領域には第１の半導体層１３および第２の半導体層１４が存在しなくてもよい。

【0032】

上述して図面に示した実施形態は、単に例として選択されている。異なる実施形態を、完全に、または個々の特徴に関して互いに組み合わせることができる。１つの実施形態を、さらなる実施形態の特徴によって補完することもできる。さらに、記載した方法ステップを繰り返すことができ、記載したのとは異なる順序で実施することもできる。特に、本発明は、提示した方法に限定されない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】