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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-13
(45)【発行日】2024-09-25
(54)【発明の名称】ハイブリッドアナログ・デジタル行列プロセッサ
(51)【国際特許分類】
G06J 1/00 20060101AFI20240917BHJP
G06F 17/16 20060101ALI20240917BHJP
G06G 7/60 20060101ALI20240917BHJP
G06E 3/00 20060101ALI20240917BHJP
【ＦＩ】
G06J1/00
G06F17/16 Z
G06G7/60
G06E3/00
【請求項の数】
7
(21)【出願番号】P 2021549796
(86)(22)【出願日】2020-02-25
(65)【公表番号】
(43)【公表日】2022-04-21
(86)【国際出願番号】 US2020019747
(87)【国際公開番号】W WO2020176538
(87)【国際公開日】2020-09-03
【審査請求日】2023-02-20
(31)【優先権主張番号】62/810,851
(32)【優先日】2019-02-26
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】520447204
【氏名又は名称】ライトマター インコーポレイテッド
【氏名又は名称原語表記】ＬＩＧＨＴＭＡＴＴＥＲ，ＩＮＣ．
(74)【代理人】
【識別番号】100105957
【弁理士】
【氏名又は名称】恩田 誠
(74)【代理人】
【識別番号】100068755
【弁理士】
【氏名又は名称】恩田 博宣
(74)【代理人】
【識別番号】100142907
【弁理士】
【氏名又は名称】本田 淳
(72)【発明者】
【氏名】ケニー、タイラー ジェイ．
(72)【発明者】
【氏名】フォーサイス、マーティン ビー．ゼット．
(72)【発明者】
【氏名】ラゾビッチ、トモ
(72)【発明者】
【氏名】ブナンダー、ダリアス
【審査官】征矢 崇
(56)【参考文献】
【文献】特開２０１９－００３５４６（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１８／０２９３２０８（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１８／０３７３９０２（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１８／００８１３８８（ＵＳ，Ａ１）
【文献】Yipeng Huang, 外４名，Evaluation of an Analog Accelerator for Linear Algebra [online]，2016 ACM/IEEE 43rd Annual International Symposium on Computer Architecture，2016年，[令和6年3月27日検索]，インターネット <URL:https://dl.acm.org/doi/10.1145/3007787.3001197>
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｊ１／００
Ｇ０６Ｆ１７／１６
Ｇ０６Ｇ７／６０
Ｇ０６Ｅ３／００
(57)【特許請求の範囲】
【請求項1】
ハイブリッドアナログ・デジタルプロセッサであって、アナログプロセッサを含む回路を含み、前記回路は、複数のパスを使用して数学的演算を行うように構成され、前記回路は、前記複数のパスのそれぞれについて、
行列の一部を表すパラメータのセットに基づいて、前記パスに関する１つ又は複数のスケーリングファクタを決定することと、
前記１つ又は複数のスケーリングファクタに基づいて前記パラメータのセットの少なくとも幾つかのパラメータをスケーリングして、スケーリングされたパラメータのセットを生じさせることと、
前記スケーリングされたパラメータのセットに基づいて前記アナログプロセッサをプログラムすることと、
入力データセットに基づいて複数の入力アナログ信号を生成することと、
前記複数の入力アナログ信号及び前記スケーリングされたパラメータのセットに基づいて複数の出力アナログ信号を生成することと、
前記複数の出力アナログ信号に基づいて部分出力データセットを生成することと、
前記１つ又は複数のスケーリングファクタに基づいて前記部分出力データセットをスケーリングして、スケーリングされた部分出力データセットを生じさせることとを行うように構成され、
前記回路は、前記複数のパスの少なくとも２つによって生成された前記スケーリングされた部分出力データセットを累算することにより、累算出力データセットを生成するようにさらに構成され、前記累算出力データセットは、数学的演算の結果を表す、ハイブリッドアナログ・デジタルプロセッサ。
【請求項2】
前記複数の入力アナログ信号及び前記スケーリングされたパラメータのセットに基づいて複数の出力アナログ信号を生成することは、前記複数の入力アナログ信号及び前記スケーリングされたパラメータのセットに基づいて行列－行列乗算を行うことを含む、請求項１に記載のハイブリッドアナログ・デジタルプロセッサ。
【請求項3】
前記複数の入力アナログ信号及び前記スケーリングされたパラメータのセットに基づいて複数の出力アナログ信号を生成することは、前記複数の入力アナログ信号及び前記スケーリングされたパラメータのセットに基づいて畳み込みを行うことを含む、請求項１に記載のハイブリッドアナログ・デジタルプロセッサ。
【請求項4】
前記スケーリングされたパラメータのセットに基づいて前記アナログプロセッサをプログラムすることは、前記スケーリングされたパラメータのセットに基づいて、前記アナログプロセッサの複数のアナログ増幅器又は減衰器に関するそれぞれの利得又は減衰を設定することを含む、請求項１に記載のハイブリッドアナログ・デジタルプロセッサ。
【請求項5】
前記アナログプロセッサは、複数のプログラマブルフォトニックデバイスを含むフォトニックプロセッサを含み、前記スケーリングされたパラメータのセットに基づいて前記アナログプロセッサをプログラムすることは、前記スケーリングされたパラメータのセットに基づいて、前記複数のプログラマブルフォトニックデバイスに関するそれぞれの特性を設定することを含む、請求項１に記載のハイブリッドアナログ・デジタルプロセッサ。
【請求項6】
前記プログラマブルフォトニックデバイスは、複数のマッハツェンダー干渉計を含み、前記スケーリングされたパラメータのセットに基づいて、前記複数のプログラマブルフォトニックデバイスに関するそれぞれの特性を設定することは、前記スケーリングされたパラメータのセットに基づいて、前記複数のマッハツェンダー干渉計に関するそれぞれの光学的特性を設定することを含む、請求項５に記載のハイブリッドアナログ・デジタルプロセッサ。
【請求項7】
前記複数のパスの少なくとも２つによって生成された前記スケーリングされた部分出力データセットを累算することは、前記パスの少なくとも幾つかについて、前記パスによって生成された前記スケーリングされた部分出力データセットを、前のパスによって生成された前記スケーリングされた部分出力データセットと合計することを含む、請求項１に記載のハイブリッドアナログ・デジタルプロセッサ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、数学的行列演算を行うように構成されたハイブリッドアナログ・デジタルプロセッサに関する。
【背景技術】
【0002】
深層学習、機械学習、潜在変数モデル、ニューラルネットワーク及び他の行列ベースの微分可能プログラムは、自然言語処理及び画像中の物体認識を含む様々な問題を解くために使用される。深層ニューラルネットワークを用いてこれらの問題を解くことは、一般に、必要とされる計算を行うために長い処理時間を必要とする。これらの問題を解く際、最も計算負荷の高い演算は、多くの場合、汎用行列乗算又はマルチチャネル畳み込みなどの数学的行列演算である。深層学習アルゴリズムを加速するための従来の手法は、特殊ハードウェアアーキテクチャを開発することであった。これは、電気信号によって表される複数ビットの情報に論理ゲートを実装するための何億ものトランジスタを含む回路からなる従来のコンピュータプロセッサ（例えば、中央処理装置（ＣＰＵ：ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ））が汎用計算のために設計されており、したがってデータ移動の特定のパターン並びに深層学習及び他の行列ベースの微分可能プログラムで使用されるアルゴリズムによって必要とされる計算向けに最適化されていないためである。深層学習のための特殊ハードウェアの従来例の１つは、画像処理及びグラフィック操作を行うためのＣＰＵよりもグラフィックスプロセッシングユニット（ＧＰＵ：ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）を効率的にする高度並列アーキテクチャを有するＧＰＵである。ＧＰＵは、グラフィック処理についての開発後、ニューラルネットワーク及び深層学習で使用されるような他の並列化可能アルゴリズムに対して、ＣＰＵよりも効率的であることが分かった。
【0003】
従来、ニューラルネットワークを使用した深層学習は、訓練段階及び評価段階（ときに「推論」と呼ばれる）の２つの段階を必要とする。例えば、評価段階中に画像又は音声サンプルを分類するために、深層学習アルゴリズムをプロセッサに対して意味のあるように実行することができるようになるまで、ニューラルネットワークは、最初に訓練されなければならない。訓練段階は、時間がかかる可能性があり、集中的な計算を必要とする。
【発明の概要】
【0004】
一部の実施形態は、アナログプロセッサを含む回路（ｃｉｒｃｕｉｔｒｙ）であって、複数のパスを使用して数学的演算を行うように構成され、複数のパスのそれぞれについて、行列の一部を表すパラメータのセットに基づいて、パスに関する１つ又は複数のスケーリングファクタを決定することと、１つ又は複数のスケーリングファクタに基づいてパラメータのセットの少なくとも幾つかのパラメータをスケーリングして、スケーリングされたパラメータのセットを生じさせることと、スケーリングされたパラメータのセットに基づいてアナログプロセッサをプログラムすることと、入力データセットに基づいて複数の入力アナログ信号を生成することと、複数の入力アナログ信号及びスケーリングされたパラメータのセットに基づいて複数の出力アナログ信号を生成することと、複数の出力アナログ信号に基づいて部分出力データセットを生成することと、１つ又は複数のスケーリングファクタに基づいて部分出力データセットをスケーリングして、スケーリングされた部分出力データセットを生じさせることとを行うように構成され、複数のパスの少なくとも２つによって生成されたスケーリングされた部分出力データセットを累算することにより、累算出力データセットを生成するようにさらに構成され、累算出力データセットは、数学的演算の結果を表す、回路を含む、ハイブリッドアナログ・デジタルプロセッサに関する。
【0005】
一部の実施形態では、複数の入力アナログ信号及びスケーリングされたパラメータのセットに基づいて複数の出力アナログ信号を生成することは、複数の入力アナログ信号及びスケーリングされたパラメータのセットに基づいて行列－行列乗算を行うことを含む。
【0006】
一部の実施形態では、複数の入力アナログ信号及びスケーリングされたパラメータのセットに基づいて複数の出力アナログ信号を生成することは、複数の入力アナログ信号及びスケーリングされたパラメータのセットに基づいて畳み込みを行うことを含む。
【0007】
一部の実施形態では、スケーリングされたパラメータのセットに基づいてアナログプロセッサをプログラムすることは、スケーリングされたパラメータのセットに基づいて、アナログプロセッサの複数のアナログ増幅器又は減衰器に関するそれぞれの利得又は減衰を設定することを含む。
【0008】
一部の実施形態では、アナログプロセッサは、複数のプログラマブルフォトニックデバイスを含むフォトニックプロセッサを含み、スケーリングされたパラメータのセットに基づいてアナログプロセッサをプログラムすることは、スケーリングされたパラメータのセットに基づいて、複数のプログラマブルフォトニックデバイスに関するそれぞれの特性を設定することを含む。
【0009】
一部の実施形態では、プログラマブルフォトニックデバイスは、マッハツェンダー干渉計を含み、スケーリングされたパラメータのセットに基づいて、複数のプログラマブルフォトニックデバイスに関するそれぞれの特性を設定することは、スケーリングされたパラメータのセットに基づいて、複数のマッハツェンダー干渉計に関するそれぞれの光学的特性を設定することを含む。
【0010】
一部の実施形態では、プログラマブルフォトニックデバイスは、光共振器を含み、スケーリングされたパラメータのセットに基づいて、複数のプログラマブルフォトニックデバイスに関するそれぞれの特性を設定することは、スケーリングされたパラメータのセットに基づいて、複数の光共振器に関するそれぞれの光学的特性を設定することを含む。
【0011】
一部の実施形態では、回路は、複数のデジタル・アナログ変換器（ＤＡＣ：ｄｉｇｉｔａｌ－ｔｏ－ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒ）を含み、複数のＤＡＣは、入力データセットに基づいて複数の入力アナログ信号を生成するように構成される。
【0012】
一部の実施形態では、回路は、複数のアナログ・デジタル変換器（ＡＤＣ：ａｎａｌｏｇ－ｔｏ－ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ）を含み、複数のＡＤＣは、複数の出力アナログ信号に基づいて部分出力データセットを生成するように構成される。
【0013】
一部の実施形態では、複数のＡＤＣは、ｎビットのＡＤＣを含み、ここで、ｎは、１２以下である。
一部の実施形態では、複数のパスの少なくとも２つによって生成されたスケーリングされた部分出力データセットを累算することは、パスの少なくとも幾つかについて、パスによって生成されたスケーリングされた部分出力データセットを、前のパスによって生成されたスケーリングされた部分出力データセットと合計することを含む。
一部の実施形態では、複数のパスの少なくとも２つによって生成されたスケーリングされた部分出力データセットを累算することは、パスの少なくとも幾つかについて、パスによって生成されたスケーリングされた部分出力データセットを、前のパスによって生成されたスケーリングされた部分出力データセットと合計することを含む。
【0014】
一部の実施形態では、アナログプロセッサをプログラムすることは、任意行列を集合的に表す複数の行列を用いて、スケーリングされたパラメータのセットに基づいて、アナログプロセッサをプログラムすることを含む。
【0015】
一部の実施形態では、複数の行列を用いてアナログプロセッサをプログラムすることは、任意行列の特異値分解（ＳＶＤ：ｓｉｎｇｕｌａｒ ｖａｌｕｅ ｄｅｃｏｍｐｏｓｉｔｉｏｎ）に基づいて任意行列を集合的に表す複数の行列を用いて、スケーリングされたパラメータのセットに基づいて、アナログプロセッサをプログラムすることを含む。
【0016】
一部の実施形態では、複数の行列を用いてアナログプロセッサをプログラムすることは、任意行列の伸張に基づいて任意行列を集合的に表す複数の行列を用いて、スケーリングされたパラメータのセットに基づいて、アナログプロセッサをプログラムすることを含む。
【0017】
一部の実施形態では、１つ又は複数のスケーリングファクタに基づいてパラメータのセットの少なくとも幾つかをスケーリングすることは、パラメータのセットの少なくとも幾つかを１つ又は複数のスケーリングファクタで除算することを含み、１つ又は複数のスケーリングファクタに基づいて部分出力データセットをスケーリングすることは、部分出力データセットを１つ又は複数のスケーリングファクタで乗算することを含む。
【0018】
一部の実施形態では、複数のパスのそれぞれについて、回路は、パスに関連付けられる行列のタイルに基づいて１つ又は複数のスケーリングファクタを決定するようにさらに構成される。
【0019】
一部の実施形態では、複数のパスのそれぞれについて、回路は、行列の１つ又は複数の行に基づいて１つ又は複数のスケーリングファクタを決定するようにさらに構成される。
一部の実施形態では、複数のパスのそれぞれについて、回路は、行列の１つ又は複数の特異値に基づいて１つ又は複数のスケーリングファクタを決定するようにさらに構成される。
一部の実施形態では、複数のパスのそれぞれについて、回路は、行列の１つ又は複数の特異値に基づいて１つ又は複数のスケーリングファクタを決定するようにさらに構成される。
【0020】
一部の実施形態では、１つ又は複数のスケーリングファクタは、第１のスケーリングファクタと第２のスケーリングファクタとを含み、１つ又は複数のスケーリングファクタに基づいてパラメータのセットの少なくとも幾つかのパラメータをスケーリングすることは、第１のスケーリングファクタに基づいてパラメータのセットの第１のサブセットをスケーリングすることと、第２のスケーリングファクタに基づいてパラメータのセットの第２のサブセットをスケーリングすることとを含む。
【0021】
一部の実施形態は、アナログプロセッサを通る複数のパスを使用して数学的演算を行う方法であって、複数のパスのそれぞれについて、行列の一部を表すパラメータのセットに基づいて、パスに関する１つ又は複数のスケーリングファクタを決定することと、１つ又は複数のスケーリングファクタに基づいてパラメータのセットの少なくとも幾つかのパラメータをスケーリングして、スケーリングされたパラメータのセットを生じさせることと、スケーリングされたパラメータのセットに基づいてアナログプロセッサをプログラムすることと、入力データセットに基づいて複数の入力アナログ信号を生成することと、複数の入力アナログ信号及びスケーリングされたパラメータのセットに基づいて複数の出力アナログ信号を生成することと、複数の出力アナログ信号に基づいて部分出力データセットを生成することと、１つ又は複数のスケーリングファクタに基づいて部分出力データセットをスケーリングして、スケーリングされた部分出力データセットを生じさせることと、複数のパスの少なくとも２つによって生成されたスケーリングされた部分出力データセットを累算することにより、累算出力データセットを生成することとを含み、累算出力データセットは、数学的演算の結果を表す、方法に関する。
【0022】
一部の実施形態では、複数の入力アナログ信号及びスケーリングされたパラメータのセットに基づいて複数の出力アナログ信号を生成することは、複数の入力アナログ信号及びスケーリングされたパラメータのセットに基づいて行列－行列乗算を行うことを含む。
【0023】
一部の実施形態では、複数の入力アナログ信号及びスケーリングされたパラメータのセットに基づいて複数の出力アナログ信号を生成することは、複数の入力アナログ信号及びスケーリングされたパラメータのセットに基づいて畳み込みを行うことを含む。
【0024】
一部の実施形態では、スケーリングされたパラメータのセットに基づいてアナログプロセッサをプログラムすることは、スケーリングされたパラメータのセットに基づいて、アナログプロセッサの複数のアナログ増幅器又は減衰器に関するそれぞれの利得又は減衰を設定することを含む。
【0025】
一部の実施形態では、アナログプロセッサは、複数のプログラマブルフォトニックデバイスを含むフォトニックプロセッサを含み、スケーリングされたパラメータのセットに基づいてアナログプロセッサをプログラムすることは、スケーリングされたパラメータのセットに基づいて、複数のプログラマブルフォトニックデバイスに関するそれぞれの特性を設定することを含む。
【0026】
一部の実施形態では、プログラマブルフォトニックデバイスは、マッハツェンダー干渉計を含み、スケーリングされたパラメータのセットに基づいて、複数のプログラマブルフォトニックデバイスに関するそれぞれの特性を設定することは、スケーリングされたパラメータのセットに基づいて、複数のマッハツェンダー干渉計に関するそれぞれの光学的特性を設定することを含む。
【0027】
一部の実施形態では、プログラマブルフォトニックデバイスは、光共振器を含み、スケーリングされたパラメータのセットに基づいて、複数のプログラマブルフォトニックデバイスに関するそれぞれの特性を設定することは、スケーリングされたパラメータのセットに基づいて、複数の光共振器に関するそれぞれの光学的特性を設定することを含む。
【0028】
一部の実施形態では、入力データセットに基づいて複数の入力アナログ信号を生成することは、複数のデジタル・アナログ変換器（ＤＡＣ）への入力として入力データセットを提供することを含む。
【0029】
一部の実施形態では、複数の出力アナログ信号、回路に基づいて部分出力データセットを生成することは、複数のアナログ・デジタル変換器（ＡＤＣ）への入力として複数の出力アナログ信号を提供することを含む。
【0030】
一部の実施形態では、複数のＡＤＣは、ｎビットのＡＤＣを含み、ここで、ｎは、１２以下である。
一部の実施形態では、複数のパスの少なくとも２つによって生成されたスケーリングされた部分出力データセットを累算することは、パスの少なくとも幾つかについて、パスによって生成されたスケーリングされた部分出力データセットを、前のパスによって生成されたスケーリングされた部分出力データセットと合計することを含む。
一部の実施形態では、複数のパスの少なくとも２つによって生成されたスケーリングされた部分出力データセットを累算することは、パスの少なくとも幾つかについて、パスによって生成されたスケーリングされた部分出力データセットを、前のパスによって生成されたスケーリングされた部分出力データセットと合計することを含む。
【0031】
一部の実施形態では、アナログプロセッサをプログラムすることは、任意行列を集合的に表す複数の行列を用いて、スケーリングされたパラメータのセットに基づいて、アナログプロセッサをプログラムすることを含む。
【0032】
一部の実施形態では、複数の行列を用いてアナログプロセッサをプログラムすることは、任意行列の特異値分解（ＳＶＤ）に基づいて任意行列を集合的に表す複数の行列を用いて、スケーリングされたパラメータのセットに基づいて、アナログプロセッサをプログラムすることを含む。
【0033】
一部の実施形態では、複数の行列を用いてアナログプロセッサをプログラムすることは、任意行列の伸張に基づいて任意行列を集合的に表す複数の行列を用いて、スケーリングされたパラメータのセットに基づいて、アナログプロセッサをプログラムすることを含む。
【0034】
一部の実施形態では、１つ又は複数のスケーリングファクタに基づいてパラメータのセットの少なくとも幾つかをスケーリングすることは、パラメータのセットの少なくとも幾つかを１つ又は複数のスケーリングファクタで除算することを含み、１つ又は複数のスケーリングファクタに基づいて部分出力データセットをスケーリングすることは、部分出力データセットを１つ又は複数のスケーリングファクタで乗算することを含む。
【0035】
一部の実施形態では、１つ又は複数のスケーリングファクタを決定することは、パスに関連付けられる行列のタイルに基づいて１つ又は複数のスケーリングファクタを決定することを含む。
【0036】
一部の実施形態では、１つ又は複数のスケーリングファクタを決定することは、行列の１つ又は複数の行に基づいて１つ又は複数のスケーリングファクタを決定することを含む。
【0037】
一部の実施形態では、１つ又は複数のスケーリングファクタを決定することは、行列の１つ又は複数の特異値に基づいて１つ又は複数のスケーリングファクタを決定することを含む。
【0038】
一部の実施形態では、１つ又は複数のスケーリングファクタは、第１のスケーリングファクタと第２のスケーリングファクタとを含み、１つ又は複数のスケーリングファクタに基づいてパラメータのセットの少なくとも幾つかのパラメータをスケーリングすることは、第１のスケーリングファクタに基づいてパラメータのセットの第１のサブセットをスケーリングすることと、第２のスケーリングファクタに基づいてパラメータのセットの第２のサブセットをスケーリングすることとを含む。
【0039】
一部の実施形態は、複数のデジタル・アナログ変換器（ＤＡＣ）を含むＤＡＣユニットと、行列－行列乗算を行うように配置され、且つＤＡＣユニットの出力に結合されたアナログプロセッサと、複数のアナログ・デジタル（ＡＤＣ）を含み、且つアナログプロセッサの出力に結合されたＡＤＣユニットと、ＡＤＣユニットの出力に結合されたデジタルスケーリングユニットと、デジタルスケーリングユニットの出力に結合されたデジタル累算器とを含み、デジタル累算器は、メモリユニット及びデジタル加算器を含む、ハイブリッドアナログ・デジタルプロセッサに関する。
【0040】
一部の実施形態では、ハイブリッドアナログ・デジタルプロセッサは、ＤＡＣユニットとＡＤＣユニットとの間に結合された増幅又は減衰ユニットをさらに含む。
一部の実施形態では、アナログプロセッサは、複数のプログラマブルフォトニックデバイスを含むフォトニックプロセッサを含む。
一部の実施形態では、アナログプロセッサは、複数のプログラマブルフォトニックデバイスを含むフォトニックプロセッサを含む。
【0041】
一部の実施形態では、プログラマブルフォトニックデバイスは、マッハツェンダー干渉計を含む。
一部の実施形態では、プログラマブルフォトニックデバイスは、光共振器を含む。
一部の実施形態では、プログラマブルフォトニックデバイスは、光共振器を含む。
【0042】
一部の実施形態では、アナログプロセッサは、任意行列を集合的に表す複数の行列を用いてプログラムされる。
一部の実施形態では、複数の行列は、任意行列の特異値分解（ＳＶＤ）に基づいて任意行列を集合的に表す。
一部の実施形態では、複数の行列は、任意行列の特異値分解（ＳＶＤ）に基づいて任意行列を集合的に表す。
【0043】
一部の実施形態では、複数の行列は、任意行列の伸張に基づいて任意行列を集合的に表す。
一部の実施形態は、アナログプロセッサ及びアナログスケーリングユニットを含む回路であって、入力データセットに基づいて複数の入力アナログ信号を生成することと、スケーリングファクタに基づいてアナログスケーリングユニットの利得を設定することと、行列を表すパラメータのセットを用いてアナログプロセッサをプログラムすることと、複数の入力アナログ信号及びパラメータのセットに基づいて複数の出力アナログ信号を生成することと、アナログスケーリングユニットを使用して、複数の入力アナログ信号及び／又は複数の出力アナログ信号を増幅させることにより、複数の増幅された出力アナログ信号を生成することと、複数の増幅された出力アナログ信号に基づいて出力データセットを生成することとを行うように構成される回路を含む、数学的演算を行うように構成されたハイブリッドアナログ・デジタルプロセッサに関する。
一部の実施形態は、アナログプロセッサ及びアナログスケーリングユニットを含む回路であって、入力データセットに基づいて複数の入力アナログ信号を生成することと、スケーリングファクタに基づいてアナログスケーリングユニットの利得を設定することと、行列を表すパラメータのセットを用いてアナログプロセッサをプログラムすることと、複数の入力アナログ信号及びパラメータのセットに基づいて複数の出力アナログ信号を生成することと、アナログスケーリングユニットを使用して、複数の入力アナログ信号及び／又は複数の出力アナログ信号を増幅させることにより、複数の増幅された出力アナログ信号を生成することと、複数の増幅された出力アナログ信号に基づいて出力データセットを生成することとを行うように構成される回路を含む、数学的演算を行うように構成されたハイブリッドアナログ・デジタルプロセッサに関する。
【0044】
一部の実施形態では、アナログスケーリングユニットは、アナログ増幅器又は減衰器を含む。
一部の実施形態では、ハイブリッドアナログ・デジタルプロセッサは、数学的演算に基づいてマルチパス計算を行うようにさらに構成され、回路は、マルチパス計算の第１のパス中、アナログスケーリングユニットの利得を第１の値に設定することと、マルチパス計算の第２のパス中、アナログスケーリングユニットの利得を、第１の値と異なる第２の値に設定することとを行うようにさらに構成される。
一部の実施形態では、ハイブリッドアナログ・デジタルプロセッサは、数学的演算に基づいてマルチパス計算を行うようにさらに構成され、回路は、マルチパス計算の第１のパス中、アナログスケーリングユニットの利得を第１の値に設定することと、マルチパス計算の第２のパス中、アナログスケーリングユニットの利得を、第１の値と異なる第２の値に設定することとを行うようにさらに構成される。
【0045】
一部の実施形態では、複数の入力アナログ信号及びパラメータのセットに基づいて複数の出力アナログ信号を生成することは、複数の入力アナログ信号及びパラメータのセットに基づいて行列－行列乗算を行うことを含む。
【0046】
一部の実施形態では、複数の入力アナログ信号及びパラメータのセットに基づいて複数の出力アナログ信号を生成することは、複数の入力アナログ信号及びパラメータのセットに基づいて畳み込みを行うことを含む。
【0047】
一部の実施形態では、回路は、複数のアナログ・デジタル変換器（ＡＤＣ）を含み、複数のＡＤＣは、複数の出力アナログ信号に基づいて出力データセットを生成するように構成される。
【0048】
一部の実施形態では、複数のＡＤＣは、ｎビットのＡＤＣを含み、ここで、ｎは、１２以下である。
一部の実施形態では、アナログプロセッサをプログラムすることは、任意行列を集合的に表す複数の行列を用いて、パラメータのセットに基づいて、アナログプロセッサをプログラムすることを含む。
一部の実施形態では、アナログプロセッサをプログラムすることは、任意行列を集合的に表す複数の行列を用いて、パラメータのセットに基づいて、アナログプロセッサをプログラムすることを含む。
【0049】
一部の実施形態では、複数の行列を用いてアナログプロセッサをプログラムすることは、任意行列の特異値分解（ＳＶＤ）に基づいて任意行列を集合的に表す複数の行列を用いて、パラメータのセットに基づいて、アナログプロセッサをプログラムすることを含む。
【0050】
一部の実施形態では、複数の行列を用いてアナログプロセッサをプログラムすることは、任意行列の伸張に基づいて任意行列を集合的に表す複数の行列を用いて、スケーリングされたパラメータのセットに基づいて、アナログプロセッサをプログラムすることを含む。
【0051】
一部の実施形態では、回路は、パラメータのセット及び入力データセットに基づいてスケーリングファクタを決定するようにさらに構成される。
一部の実施形態では、スケーリングファクタを決定することは、パラメータのセットに関する統計範囲及び入力データセットに関する統計的範囲に基づいてスケーリングファクタを決定することを含む。
一部の実施形態では、スケーリングファクタを決定することは、パラメータのセットに関する統計範囲及び入力データセットに関する統計的範囲に基づいてスケーリングファクタを決定することを含む。
【0052】
一部の実施形態は、数学的演算を行う方法であって、入力データセットに基づいて複数の入力アナログ信号を生成することと、スケーリングファクタに基づいてアナログスケーリングユニットの利得を設定することと、行列を表すパラメータのセットを用いてアナログプロセッサをプログラムすることと、複数の入力アナログ信号及びパラメータのセットに基づいて複数の出力アナログ信号を生成することと、アナログスケーリングユニットを使用して、複数の入力アナログ信号及び／又は複数の出力アナログ信号を増幅させることにより、複数の増幅された出力アナログ信号を生成することと、複数の増幅された出力アナログ信号に基づいて出力データセットを生成することとを含む方法に関する。
【0053】
一部の実施形態では、アナログスケーリングユニットは、アナログ増幅器又は減衰器を含む。
一部の実施形態では、ハイブリッドアナログ・デジタルプロセッサは、数学的演算に基づいてマルチパス計算を行うようにさらに構成され、回路は、マルチパス計算の第１のパス中、アナログスケーリングユニットの利得を第１の値に設定することと、マルチパス計算の第２のパス中、アナログスケーリングユニットの利得を、第１の値と異なる第２の値に設定することとを行うようにさらに構成される。
一部の実施形態では、ハイブリッドアナログ・デジタルプロセッサは、数学的演算に基づいてマルチパス計算を行うようにさらに構成され、回路は、マルチパス計算の第１のパス中、アナログスケーリングユニットの利得を第１の値に設定することと、マルチパス計算の第２のパス中、アナログスケーリングユニットの利得を、第１の値と異なる第２の値に設定することとを行うようにさらに構成される。
【0054】
一部の実施形態では、複数の入力アナログ信号及びパラメータのセットに基づいて複数の出力アナログ信号を生成することは、複数の入力アナログ信号及びパラメータのセットに基づいて行列－行列乗算を行うことを含む。
【0055】
一部の実施形態では、複数の入力アナログ信号及びパラメータのセットに基づいて複数の出力アナログ信号を生成することは、複数の入力アナログ信号及びパラメータのセットに基づいて畳み込みを行うことを含む。
【0056】
一部の実施形態では、回路は、複数のアナログ・デジタル変換器（ＡＤＣ）を含み、複数のＡＤＣは、複数の出力アナログ信号に基づいて出力データセットを生成するように構成される。
【0057】
一部の実施形態では、複数のＡＤＣは、ｎビットのＡＤＣを含み、ここで、ｎは、１２以下である。
一部の実施形態では、アナログプロセッサをプログラムすることは、任意行列を集合的に表す複数の行列を用いて、パラメータのセットに基づいて、アナログプロセッサをプログラムすることを含む。
一部の実施形態では、アナログプロセッサをプログラムすることは、任意行列を集合的に表す複数の行列を用いて、パラメータのセットに基づいて、アナログプロセッサをプログラムすることを含む。
【0058】
一部の実施形態では、複数の行列を用いてアナログプロセッサをプログラムすることは、任意行列の特異値分解（ＳＶＤ）に基づいて任意行列を集合的に表す複数の行列を用いて、パラメータのセットに基づいて、アナログプロセッサをプログラムすることを含む。
【0059】
一部の実施形態では、複数の行列を用いてアナログプロセッサをプログラムすることは、任意行列の伸張に基づいて任意行列を集合的に表す複数の行列を用いて、スケーリングされたパラメータのセットに基づいて、アナログプロセッサをプログラムすることを含む。
【0060】
一部の実施形態では、この方法は、パラメータのセット及び入力データセットに基づいてスケーリングファクタを決定することをさらに含む。
一部の実施形態では、スケーリングファクタを決定することは、パラメータのセットに関する統計範囲及び入力データセットに関する統計的範囲に基づいてスケーリングファクタを決定することを含む。
一部の実施形態では、スケーリングファクタを決定することは、パラメータのセットに関する統計範囲及び入力データセットに関する統計的範囲に基づいてスケーリングファクタを決定することを含む。
【0061】
一部の実施形態は、フォトニックプロセッサを含む回路であって、複数のパスを使用して数学的演算を行うように構成され、複数のパスのそれぞれについて、行列の一部を表すパラメータのセットに基づいて、パスに関する１つ又は複数のスケーリングファクタを決定することと、１つ又は複数のスケーリングファクタに基づいてパラメータのセットの少なくとも幾つかのパラメータをスケーリングして、スケーリングされたパラメータのセットを生じさせることと、スケーリングされたパラメータのセットに基づいてフォトニックプロセッサをプログラムすることと、入力データセットに基づいて複数の入力光信号を生成することと、複数の入力光信号及びスケーリングされたパラメータのセットに基づいて複数の出力光信号を生成することと、複数の出力光信号に基づいて部分出力データセットを生成することと、１つ又は複数のスケーリングファクタに基づいて部分出力データセットをスケーリングして、スケーリングされた部分出力データセットを生じさせることとを行うように構成され、複数のパスの少なくとも２つによって生成されたスケーリングされた部分出力データセットを累算することにより、累算出力データセットを生成するようにさらに構成された回路を含み、累算出力データセットは、数学的演算の結果を表す、回路ハイブリッドアナログ・デジタルプロセッサに関する。
【0062】
一部の実施形態では、フォトニックプロセッサは、複数のプログラマブルフォトニックデバイスを含み、スケーリングされたパラメータのセットに基づいてアナログプロセッサをプログラムすることは、スケーリングされたパラメータのセットに基づいて、複数のプログラマブルフォトニックデバイスに関するそれぞれの特性を設定することを含む。
【0063】
一部の実施形態では、プログラマブルフォトニックデバイスは、光共振器を含み、スケーリングされたパラメータのセットに基づいて、複数のプログラマブルフォトニックデバイスに関するそれぞれの特性を設定することは、スケーリングされたパラメータのセットに基づいて、複数の光共振器に関するそれぞれの光学的特性を設定することを含む。
【0064】
一部の実施形態では、光共振器は、光リング又はディスク共振器を含み、複数の光共振器に関するそれぞれの光学的特性を設定することは、スケーリングされたパラメータのセットに基づいて、複数の光リング又はディスク共振器に関するそれぞれの共振周波数を設定することを含む。
【0065】
一部の実施形態では、プログラマブルフォトニックデバイスは、フランツ・ケルディッシュ変調器を含み、スケーリングされたパラメータのセットに基づいて、複数のプログラマブルフォトニックデバイスに関するそれぞれの特性を設定することは、スケーリングされたパラメータのセットに基づいて、複数のフランツ・ケルディッシュ変調器に関するそれぞれの吸収を設定することを含む。
【0066】
一部の実施形態では、フォトニックプロセッサは、第１の複数の光入力及び第１の複数の光出力を含む相互接続された可変ビームスプリッタ（ＶＢＳ：ｖａｒｉａｂｌｅ ｂｅａｍ ｓｐｌｉｔｔｅｒ）の第１のアレイと、第２の複数の光入力及び第２の複数の光出力を含む相互接続されたＶＢＳの第２のアレイと、複数の制御可能な光学素子であって、複数のこれらの制御可能な光学素子のそれぞれは、第１のアレイの第１の複数の光出力の単一の１つを、第２のアレイの第２の複数の光入力のそれぞれの単一の１つに結合させる、複数の制御可能な光学素子とを含む。
【0067】
一部の実施形態では、スケーリングされたパラメータのセットに基づいてフォトニックプロセッサをプログラムすることは、スケーリングされたパラメータのセットに基づいて複数の制御可能な光学素子をプログラムすることを含む。
【0068】
一部の実施形態では、第１及び第２のアレイのＶＢＳのそれぞれは、第１のビームスプリッタと、第２のビームスプリッタと、第１のビームスプリッタ及び第２のビームスプリッタを結合させる光学モードの光の位相を変調するように構成された少なくとも１つの位相変調器とを含むマッハツェンダー干渉計を含む。
【0069】
一部の実施形態では、制御可能な光学素子のそれぞれは、可変減衰器及び少なくとも１つの位相変調器を含む。
一部の実施形態では、複数の入力光信号及びスケーリングされたパラメータのセットに基づいて複数の出力光信号を生成することは、複数の入力光信号及びスケーリングされたパラメータのセットに基づいて行列－行列乗算を行うことを含む。
一部の実施形態では、複数の入力光信号及びスケーリングされたパラメータのセットに基づいて複数の出力光信号を生成することは、複数の入力光信号及びスケーリングされたパラメータのセットに基づいて行列－行列乗算を行うことを含む。
【0070】
一部の実施形態では、フォトニックプロセッサをプログラムすることは、任意行列を集合的に表す複数の行列を用いて、スケーリングされたパラメータのセットに基づいて、フォトニックプロセッサをプログラムすることを含む。
【0071】
一部の実施形態は、複数のデジタル・アナログ変換器（ＤＡＣ）を含むＤＡＣユニットと、行列－行列乗算を行うように配置され、且つＤＡＣユニットの出力に結合されたフォトニックプロセッサと、複数のアナログ・デジタル（ＡＤＣ）を含み、且つフォトニックプロセッサの出力に結合されたＡＤＣユニットと、ＡＤＣユニットの出力に結合されたデジタルスケーリングユニットと、デジタルスケーリングユニットの出力に結合されたデジタル累算器であって、メモリユニット及びデジタル加算器を含むデジタル累算器とを含むハイブリッドアナログ・デジタルプロセッサに関する。
【0072】
一部の実施形態では、ハイブリッドアナログ・デジタルプロセッサは、ＤＡＣユニットとＡＤＣユニットとの間に結合された光増幅又は減衰ユニットをさらに含む。
一部の実施形態では、フォトニックプロセッサは、複数の光共振器を含む。
一部の実施形態では、フォトニックプロセッサは、複数の光共振器を含む。
【0073】
一部の実施形態では、フォトニックプロセッサは、第１の複数の光入力及び第１の複数の光出力を含む相互接続された可変ビームスプリッタ（ＶＢＳ）の第１のアレイと、第２の複数の光入力及び第２の複数の光出力を含む相互接続されたＶＢＳの第２のアレイと、複数の制御可能な光学素子であって、複数のこれらの制御可能な光学素子のそれぞれは、第１のアレイの第１の複数の光出力の単一の１つを、第２のアレイの第２の複数の光入力のそれぞれの単一の１つに結合させる、複数の制御可能な光学素子とを含む。
【0074】
一部の実施形態では、フォトニックプロセッサは、任意行列を集合的に表す複数の行列を用いてプログラムされる。
一部の実施形態は、フォトニックプロセッサ及び少なくとも１つの増幅器を含む回路であって、入力データセットに基づいて複数の入力アナログ信号を生成することと、スケーリングファクタに基づいて少なくとも１つの増幅器のそれぞれの利得を設定することと、行列を表すパラメータのセットを用いてフォトニックプロセッサをプログラムすることと、複数の入力光信号及びパラメータのセットに基づいて複数の出力光信号を生成することと、複数の出力光信号に基づいて複数の出力アナログ信号を生成することと、少なくとも１つの増幅器を使用して、複数の入力光信号、複数の出力光信号及び複数の出力アナログ信号のうちの少なくとも１つを増幅させることにより、複数の増幅された出力信号を生成することと、複数の増幅された出力信号に基づいて出力データセットを生成することとを行うように構成される回路を含む、数学的演算を行うように構成されたハイブリッドアナログ・デジタルプロセッサに関する。
一部の実施形態は、フォトニックプロセッサ及び少なくとも１つの増幅器を含む回路であって、入力データセットに基づいて複数の入力アナログ信号を生成することと、スケーリングファクタに基づいて少なくとも１つの増幅器のそれぞれの利得を設定することと、行列を表すパラメータのセットを用いてフォトニックプロセッサをプログラムすることと、複数の入力光信号及びパラメータのセットに基づいて複数の出力光信号を生成することと、複数の出力光信号に基づいて複数の出力アナログ信号を生成することと、少なくとも１つの増幅器を使用して、複数の入力光信号、複数の出力光信号及び複数の出力アナログ信号のうちの少なくとも１つを増幅させることにより、複数の増幅された出力信号を生成することと、複数の増幅された出力信号に基づいて出力データセットを生成することとを行うように構成される回路を含む、数学的演算を行うように構成されたハイブリッドアナログ・デジタルプロセッサに関する。
【0075】
一部の実施形態では、少なくとも１つの増幅器は、光増幅器及び電子増幅器を含み、少なくとも１つの増幅器を使用して、複数の入力光信号、複数の出力光信号及び複数の出力アナログ信号のうちの少なくとも１つを増幅させることは、光増幅器を用いて複数の入力光信号を増幅させることと、電子増幅器を用いて複数の出力アナログ信号を増幅させることとを含む。
【0076】
一部の実施形態では、少なくとも１つの増幅器は、レーザを含み、増幅器の利得を設定することは、レーザの利得を設定することを含む。
一部の実施形態では、ハイブリッドアナログ・デジタルプロセッサは、数学的演算に基づいてマルチパス計算を行うようにさらに構成され、回路は、マルチパス計算の第１のパス中、少なくとも１つの増幅器の利得を第１の値に設定することと、マルチパス計算の第２のパス中、少なくとも１つの増幅器の利得を、第１の値と異なる第２の値に設定することとを行うようにさらに構成される。
一部の実施形態では、ハイブリッドアナログ・デジタルプロセッサは、数学的演算に基づいてマルチパス計算を行うようにさらに構成され、回路は、マルチパス計算の第１のパス中、少なくとも１つの増幅器の利得を第１の値に設定することと、マルチパス計算の第２のパス中、少なくとも１つの増幅器の利得を、第１の値と異なる第２の値に設定することとを行うようにさらに構成される。
【0077】
一部の実施形態では、複数の入力アナログ信号及びパラメータのセットに基づいて複数の出力アナログ信号を生成することは、複数の入力アナログ信号及びパラメータのセットに基づいて行列－行列乗算を行うことを含む。
【0078】
一部の実施形態では、複数の入力アナログ信号及びパラメータのセットに基づいて複数の出力アナログ信号を生成することは、複数の入力アナログ信号及びパラメータのセットに基づいて畳み込みを行うことを含む。
【0079】
一部の実施形態では、フォトニックプロセッサは、複数の光共振器を含む。
一部の実施形態では、フォトニックプロセッサは、第１の複数の光入力及び第１の複数の光出力を含む相互接続された可変ビームスプリッタ（ＶＢＳ）の第１のアレイと、第２の複数の光入力及び第２の複数の光出力を含む相互接続されたＶＢＳの第２のアレイと、複数の制御可能な光学素子であって、複数のこれらの制御可能な光学素子のそれぞれは、第１のアレイの第１の複数の光出力の単一の１つを、第２のアレイの第２の複数の光入力のそれぞれの単一の１つに結合させる、複数の制御可能な光学素子とを含む。
一部の実施形態では、フォトニックプロセッサは、第１の複数の光入力及び第１の複数の光出力を含む相互接続された可変ビームスプリッタ（ＶＢＳ）の第１のアレイと、第２の複数の光入力及び第２の複数の光出力を含む相互接続されたＶＢＳの第２のアレイと、複数の制御可能な光学素子であって、複数のこれらの制御可能な光学素子のそれぞれは、第１のアレイの第１の複数の光出力の単一の１つを、第２のアレイの第２の複数の光入力のそれぞれの単一の１つに結合させる、複数の制御可能な光学素子とを含む。
【0080】
一部の実施形態では、アナログプロセッサをプログラムすることは、任意行列を集合的に表す複数の行列を用いて、パラメータのセットに基づいて、アナログプロセッサをプログラムすることを含む。
【0081】
一部の実施形態では、複数の行列を用いてアナログプロセッサをプログラムすることは、任意行列の特異値分解（ＳＶＤ）に基づいて任意行列を集合的に表す複数の行列を用いて、パラメータのセットに基づいて、アナログプロセッサをプログラムすることを含む。
【0082】
一部の実施形態では、複数の行列を用いてアナログプロセッサをプログラムすることは、任意行列の伸張に基づいて任意行列を集合的に表す複数の行列を用いて、スケーリングされたパラメータのセットに基づいて、アナログプロセッサをプログラムすることを含む。
【0083】
一部の実施形態では、回路は、パラメータのセット及び入力データセットに基づいてスケーリングファクタを決定するようにさらに構成される。
一部の実施形態では、スケーリングファクタを決定することは、パラメータのセットに関する統計範囲及び入力データセットに関する統計的範囲に基づいてスケーリングファクタを決定することを含む。
一部の実施形態では、スケーリングファクタを決定することは、パラメータのセットに関する統計範囲及び入力データセットに関する統計的範囲に基づいてスケーリングファクタを決定することを含む。
【0084】
一部の実施形態は、複数のデジタル・アナログ変換器（ＤＡＣ）を含むＤＡＣユニットを形成することと、行列－行列乗算を行うように配置され、且つＤＡＣユニットの出力に結合されたフォトニックプロセッサを形成することと、複数のアナログ・デジタル（ＡＤＣ）を含み、且つフォトニックプロセッサの出力に結合されたＡＤＣユニットを形成することと、ＡＤＣユニットの出力に結合されたデジタルスケーリングユニットを形成することと、デジタルスケーリングユニットの出力に結合されたデジタル累算器を形成することとを含み、デジタル累算器は、メモリユニット及びデジタル加算器を含む、ハイブリッドアナログ・デジタルプロセッサを製造する方法に関する。
【0085】
一部の実施形態では、フォトニックプロセッサを形成すること及びデジタル累算器を形成することは、共通チップ上にフォトニックプロセッサ及びデジタル累算器を形成することを含む。
【0086】
一部の実施形態では、フォトニックプロセッサを形成すること及びデジタル累算器を形成することは、フォトニックプロセッサを第１のチップ上に形成することと、デジタル累算器を第２のチップ上に形成することと、第１のチップを第２のチップに接着することとを含む。
【0087】
一部の実施形態では、ＡＤＣユニットを形成することは、複数のｎビットのＡＤＣを形成することを含み、ここで、ｎは、１２以下である。
本出願の様々な態様及び実施形態は、以下の図を参照して説明される。これらの図は、必ずしも一定の縮尺で描かれているわけではないことを理解されたい。複数の図に出現するアイテムは、それらが出現する全ての図において同じ参照番号で示される。
本出願の様々な態様及び実施形態は、以下の図を参照して説明される。これらの図は、必ずしも一定の縮尺で描かれているわけではないことを理解されたい。複数の図に出現するアイテムは、それらが出現する全ての図において同じ参照番号で示される。
【図面の簡単な説明】
【0088】
【図1-1A】一部の実施形態による、タイルに基づいて計算される行列乗算演算の表現である。
【図1-1C】一部の実施形態による、入力行列の数値の分布を示すヒートマップである。
【図1-2A】一部の実施形態による、ハイブリッドアナログ・デジタル行列プロセッサを示すブロック図である。
【図1-2B】一部の実施形態による、行列乗算を示す図である。
【図1-2C】一部の実施形態による、タイリングを使用して行われる行列乗算を示す図である。
【図1-3】一部の実施形態による、ハイブリッドアナログ・デジタル行列プロセッサを用いて情報を処理する方法を示すフローチャートである。
【図1-4A】一部の実施形態による、タイリング及びタイルファクタに基づくスケーリングを用いて行われる行列乗算を示す図である。
【図1-4B】一部の実施形態による、タイリング及びタイル行ファクタに基づくスケーリングを用いて行われる行列乗算を示す図である。
【図1-4C】一部の実施形態による、タイリング及びタイルファクタに基づくスケーリングを用いて行われる別の行列乗算を示す図である。
【図1-4D】一部の実施形態による、タイリング及びタイル行ファクタに基づくスケーリングを用いて行われる別の行列乗算を示す図である。
【図1-5A】一部の実施形態による、特異値分解に基づいて因数分解された行列を示す図である。
【図1-5B】一部の実施形態による、ｎ個のベクトル要素を受け取るデジタル累算器の一例を示すブロック図である。
【図1-6A】一部の実施形態による、アナログプロセッサのダイナミックレンジとの関連で出力信号分布を示すプロットである。
【図1-6B】一部の実施形態による、アナログ信号からデジタル化されたデータのデジタル表現に対して利得を変化させる効果を示す図である。
【図1-7A】一部の実施形態による、別のハイブリッドアナログ・デジタル行列プロセッサを示すブロック図である。
【図1-7B】一部の実施形態による、複数のアナログスケーリングユニットを示すブロック図である。
【図1-8】一部の実施形態による、ハイブリッドアナログ・デジタル行列プロセッサを用いて情報を処理する別の方法を示すフローチャートである。
【図1-9A】一部の実施形態による、利得の関数としてニューラルネットワーク計算の精度を示すプロットである。
【図1-9B】一部の実施形態による、利得の関数としてニューラルネットワーク計算の構成要素部分の平均二乗誤差を示すプロットである。
【図1-10】一部の実施形態による、別のハイブリッドアナログ・デジタル行列プロセッサを示すブロック図である。
【図1-11】一部の実施形態による、ハイブリッドアナログ・デジタル行列プロセッサを用いて情報を処理する別の方法を示すフローチャートである。
【図1-12】一部の実施形態による、フォトニックハイブリッドアナログ・デジタル行列プロセッサを示すブロック図である。
【図2-1】一部の実施形態による、フォトニック処理システムの概略図である。
【図2-2】一部の実施形態による、光学エンコーダの概略図である。
【図2-3】一部の実施形態による、フォトニックプロセッサの概略図である。
【図2-4】一部の実施形態による、相互接続された可変ビームスプリッタアレイの概略図である。
【図2-5】一部の実施形態による、可変ビームスプリッタの概略図である。
【図2-6】一部の実施形態による、ｎ個の光学モードに作用する対角行列を表すために使用され得る減衰及び位相シフトの実施の概略図である。
【図2-7】一部の実施形態による、光減衰器の概略図である。
【図2-8】一部の実施形態による、光電力ツリーの概略図である。
【図2-9】一部の実施形態による、一部の非限定的実施形態に従った光受信器の概略図である。
【図2-10】一部の実施形態による、一部の非限定的実施形態に従ったホモダイン検出器の概略図である。
【図2-11】一部の実施形態による、折り返しフォトニック処理システムの概略図である。
【発明を実施するための形態】
【0089】
Ｉ．概要
最近の深層学習適用例の急増に伴い、畳み込み又は汎用行列積算（ＧＥＭＭ：ｇｅｎｅｒａｌ ｍａｔｒｉｘ ｍｕｌｔｉｐｌｙ）などのテンソル代数演算の高性能計算に特化したデジタルアクセラレータの需要が高まっている。従来、グラフィカルプロセッシングユニット（ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ：Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）及び特定用途向け集積回路（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ－Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を含むデジタルプロセッサアーキテクチャは、このような適用例においてアクセラレータとして使用されてきた。
最近の深層学習適用例の急増に伴い、畳み込み又は汎用行列積算（ＧＥＭＭ：ｇｅｎｅｒａｌ ｍａｔｒｉｘ ｍｕｌｔｉｐｌｙ）などのテンソル代数演算の高性能計算に特化したデジタルアクセラレータの需要が高まっている。従来、グラフィカルプロセッシングユニット（ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ：Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）及び特定用途向け集積回路（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ－Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を含むデジタルプロセッサアーキテクチャは、このような適用例においてアクセラレータとして使用されてきた。
【0090】
本発明者らは、従来のデジタルアクセラレータが大きい欠点を有する（それらが電力を大量消費する）ことを理解した。例えば、大量のＧＥＭＭ演算を行うようにプログラムされたデジタルアクセラレータを考察する。このようなデジタルアクセラレータは、必要とされる乗算を計算するために非常に高周波でクロック制御された多数のトランジスタに依存する。何十年にわたり、トランジスタは、指数関数的にサイズが小さくなり、性能が高くなり、且つ電力消費が少なくなっており、これは、一般に、専門家がムーアの法則と呼ぶものである。しかし、最近では、この傾向は、減速し始めた。主に、極小サイズのトランジスタ間の漏れ電流により、電力消費を犠牲にすることなく、性能を高め続けることが一層難しくなった。
【0091】
これらの制約を認識することにより、本発明者らは、性能及びエネルギー効率の両方の観点から、スケーラビリティを向上させる新しいアクセラレータアーキテクチャを開発した。本発明者らによって開発されたアクセラレータは、デジタルコントローラの柔軟性及びプログラミング性をアナログ回路のエネルギー効率及び固有の速度と組み合わせる。これらのアクセラレータは、本明細書では、ハイブリッドアナログ・デジタルプロセッサと呼ばれる。
【0092】
本明細書に記載されるタイプのハイブリッドアナログ・デジタルプロセッサは、数学的演算の計算に特に適している。このような数学的演算の１つは、汎用行列積算（ＧＥＭＭ）であり、別のこのような演算は、畳み込みである（ただし、本出願の実施形態は、何れの特定の演算にも限定されない）。
【0093】
ＧＥＭＭ演算は、以下のように表現することができる。
Ｄ＝α（Ａ×Ｂ）＋βＣ
式中、α及びβは、スカラー（個々の数）であり、Ａ、Ｂ、Ｃ及びＤは、行列である。Ａ及びＢの内次元は、（Ａ×Ｂ）が行列乗算であるように一致する。幾つかの数学的演算は、ＧＥＭＭ演算の観点から分解することができ、したがって本発明者らによって開発されたアクセラレータを様々な状況に適用可能にする。
Ｄ＝α（Ａ×Ｂ）＋βＣ
式中、α及びβは、スカラー（個々の数）であり、Ａ、Ｂ、Ｃ及びＤは、行列である。Ａ及びＢの内次元は、（Ａ×Ｂ）が行列乗算であるように一致する。幾つかの数学的演算は、ＧＥＭＭ演算の観点から分解することができ、したがって本発明者らによって開発されたアクセラレータを様々な状況に適用可能にする。
【0094】
深層人工ニューラルネットワークなどの一部の特定の適用例は、一般的に行列又はテンソルとして表される大量のデータの計算を必要とする。大量のデータに対して演算を行う手法の１つは、大型のハイブリッドアナログ・デジタルプロセッサを使用することである。例えば、何万もの行及び列を有する行列又はテンソルに関与する線形演算を行うために、何万ものアナログ素子を有するハイブリッドアナログ・デジタルプロセッサが使用され得る。
【0095】
しかし、本発明者らは、これほど多くのアナログコンポーネントを備えたプロセッサを設計することが、利用可能なチップ用地よりも多くのチップ用地又はそのようなチップにとって実用的な電力よりも多くの電力を必要とし得るため、この手法が、コストがかかり得ることを理解した。加えて、本発明者らは、一部の行列演算が非常に大きい次元を有し、他の演算が、最大計算のために十分な素子を有するプロセッサの全体的利用が低いようなより小さい次元を有する、異種作業負荷を一部の適用例が含むことを理解した。したがって、一部の実施形態は、比較的少数のアナログコンポーネントを用いて大量のデータを処理することができるハイブリッドアナログ・デジタルプロセッサに関係する。例えば、何千もの行及び列を有する行列に関与する行列演算は、一部の実施形態では、数百のアナログ素子のみを有するハイブリッドアナログ・デジタルプロセッサを用いて行われ得る（異なる数のアナログコンポーネントが使用され得るため、これらの数は、単なる例として提供されることを理解されたい）。
【0096】
一部の実施形態では、行列演算は、複数のパスをハイブリッドアナログ・デジタルプロセッサに通すことによって行われ得る。プロセッサを通る各パスにおいて、演算が行列のサブ部分（本明細書では「タイル」と呼ばれる）に対して行われる。図１－１Ａ及び１－１Ｂは、どのように行列乗算がタイルを使用して行われ得るかを示す。まず、図１－１Ａを参照すると、行列Ｃは、行列Ａと行列Ｂとを乗算することによって得られる。行列Ａは、Ｉ個の行及びＫ個の列を有し、行列Ｂは、Ｋ個の行及びＪ個の列を有する。その結果、行列Ｃは、Ｉ個の行及びＪ個の列を有する。Ａ１及びＡ２は、行列Ａのタイルを表す。分かりやすくするために、この例では、行列Ａは、４つのタイルにセグメント化されている（ただし、一部の実施形態では、行列Ａは、数十、数百又は数千以上のタイルにセグメント化され得る）。同様に、行列Ｂは、この例では、４つの非正方形タイルにセグメント化されている（ただし、一部の実施形態では、行列Ｂも数十、数百又は数千以上のタイルにセグメント化され得る）。（本明細書に記載されるタイプのタイルは、正方形である必要はないが）タイルＡ１及びＢ１は、それぞれＮ個の行及びＭ個の列を含み得る（ここで、Ｎ≦Ｉ、Ｎ≦Ｋ、Ｎ≦Ｊ、Ｍ≦Ｉ、Ｍ≦Ｋ及びＭ≦Ｊである）。この例では、行列Ｂは、タイル行Ｂ１及びＢ２に分割される。各タイル行は、Ｎ個の行及びＪ個の列を含む。
【0097】
行列Ｃの各タイル行は、行列Ａの各タイルと行列Ｂの各タイル行とを乗算し、それらの結果を累算することによって得られる。各乗算は、ハイブリッドアナログ・デジタルプロセッサを通るパスとして行われる。例えば、図１－１Ｂに示されるように、タイルＡ１は、ハイブリッドアナログ・デジタルプロセッサを通る第１のパスでタイル行Ｂ１と乗算され、タイルＡ２は、第２のパスでタイル行Ｂ２と乗算される。その後、これらの結果は、以下のように累算される。
【0098】
Ｃ１＝Ａ１×Ｂ１＋Ａ２×Ｂ２
この例は、２つの部分結果の累算を伴う。しかし、他の実施形態では、乗算される行列の次元に対するタイルの次元に応じてより多くの部分結果が存在し得る。同じ「重み」行列（Ａ）が多くの異なるバッチのデータ（Ｂ）と共に再使用される、予測するために設計されたようなＧＥＭＭ適用例の場合、このタイルの順序付けは、空間的又は時間的局所性に関するメリットを有し、重みデータの移動が減少し得る。
この例は、２つの部分結果の累算を伴う。しかし、他の実施形態では、乗算される行列の次元に対するタイルの次元に応じてより多くの部分結果が存在し得る。同じ「重み」行列（Ａ）が多くの異なるバッチのデータ（Ｂ）と共に再使用される、予測するために設計されたようなＧＥＭＭ適用例の場合、このタイルの順序付けは、空間的又は時間的局所性に関するメリットを有し、重みデータの移動が減少し得る。
【0099】
本発明者らは、光信号を使用する特定のクラスのアナログプロセッサをさらに開発した。本発明者らは、光が進んでいる媒体内の光の速度で光信号が進むため、電気システムの場合よりも、レイテンシが限界よりはるかに少ないことを理解した。加えて、光信号が進む距離を長くすることにより、実質的に電力の損失がなく、電気信号を使用した場合に実現不可能な新しいトポロジ及びプロセッサレイアウトが開拓される。したがって、本明細書で「フォトニックプロセッサ」と呼ばれる光ベースのプロセッサは、従来の電気プロセッサよりも優れた速度及び効率性能を有し得る。フォトニックプロセッサは、他のタイプのハイブリッドアナログ・デジタルプロセッサも使用され得るため、本明細書に記載されるアクセラレータの１つの可能な実装形態に過ぎないことを理解されたい。このようなハイブリッドアナログ・デジタルプロセッサの例は、以下でさらに詳細に提供される。
【0100】
本発明者らは、ある状況下において、入力データ（Ｂ）を表す行列及び／又は「重み」行列（Ａ）がその値の大きさにわたって大きい変動を示し得ることをさらに理解した。例えば、より濃い領域がより大きい大きさの値のクラスタを表し、より薄い領域がより小さい大きさの値のクラスタを表す、図１－１Ｃの行列を考察する。値の大きさにわたり大きい変動を有するエントリを有することは、ハイブリッドアナログ・デジタルプロセッサにおいて数表現に関して行われるように、アナログ信号をデジタル化する有限ダイナミックレンジによって生じる大きい課題を提起する。小さい大きさの値は、表現可能な最小非ゼロに丸められ、これは、下位ビットの情報が入力量子化雑音によって制限され得ることを意味する。下位ビットを読み出すための単なる信号の増幅は、雑音の多い結果を生じさせ得る。
【0101】
本発明者らは、前述の課題を克服する技術を開発した。本発明者らによって開発された技術は、システムのダイナミックレンジに合致するために、重み行列のエントリの正規化又は入力データセットのエントリの正規化を伴う。正規化は、異なる量だけ行列の異なる部分をスケーリングすることを伴い得る。正規化は、タイルベース、行ベース、タイル行ベース又は他の適切な様式で行われ得る。
【0102】
しかし、行列の異なる部分が異なる量だけスケーリングされる場合、異なる行列部分から計算された値がもはや直接累算されない場合があるという問題が生じる。この問題に対処するために、一部の実施形態では、逆スケーリングが行われる。バックスケーリングされると、異なる行列部分の結果が元のデータ範囲に戻り、したがって直接累算が可能となる。
【0103】
本発明者らは、高度な表現精度を提供しながら、多数のビットを有するデジタル値を表すことが電力消費の大幅な増加の原因となり得ることをさらに理解した。例えば、アナログ・デジタル変換器（ＡＤＣ）を考察する。ＡＤＣの電力消費は、数あるファクタの中でも、それを用いて値が表されるビットの数に依存する。一部のＡＤＣに必要とされるエネルギーは、出力ビットの数と共に指数関数的に大きくなる。本質的に、表現精度と電力消費との間にトレードオフが存在する。
【0104】
従来のデジタルプロセッサは、浮動小数点、整数、固定小数点、変曲点などの２進数表現を利用する。特定の適用例に関して、より高い性能を達成するために、非線形仮数マップ（対数表現など）、２進確率論数及びエントロピー符号化（ポジット（ｐｏｓｉｔ）、ユナム（ｕｎｕｍ）及びテーパ付けられた浮動点など）を含む非標準２進数表現が開発された。幾つかの真の行列乗算に対して、丸め及びそのような表現を用いたオーバーフロー／アンダーフローにより、デジタルＧＥＭＭの結果が真の算術結果と一致しないことが生じ得る。ＩＥＥＥ７５４の「バイナリ６４（ｂｉｎａｒｙ６４）」（「倍精度」又は「ＦＰ６４」の別名でも知られる）などの浮動小数点（ＦＰ：ｆｌｏａｔｉｎｇ－ｐｏｉｎｔ）表現では、この精度の損失は、ほとんど無視できる。仮数部、指数部及び指数部バイアスの分割もＩＥＥＥ７５４標準に対して修正され得る。例えば、１６ビットブレイン浮動小数点又は「ｂｆｌｏａｔ１６」表現は、指数部に対して、ＩＥＥＥ標準「半」精度（ＦＰ１６）が充てる５ビットではなく、８ビットを充てる。より高い性能を達成し、且つエネルギー効率を向上させるために、多くのアクセラレータは、１６ビット浮動小数点（ＦＰ１６）などの精度の劣る表現を用いて計算を行い、混合精度表現を使用し得る。例えば、エヌビディア（登録商標）（ＮＶＩＤＩＡ（登録商標））のボルタジェネレーションテンソルコア（Ｖｏｌｔａ ｇｅｎｅｒａｔｉｏｎ Ｔｅｎｓｏｒ Ｃｏｒｅ）は、４×４の行列Ａ及びＢを「半」精度（ＦＰ１６）で、且つ行列Ｃを半又は「単」精度（ＦＰ３２）で用いてＧＥＭＭを計算する。
【0105】
本発明者らは、低精度（例えば、１６ビット以下、１２ビット以下、１０ビット以下）の固定小数点２進数表現が、チップ面積及び電力要件の観点から、浮動小数点２進数表現よりもはるかに要求が少ないことを理解した。さらに、全ての適用例は、数学的演算の結果がフル精度で表現されることを必要とするわけではない。例えば、深層学習適用例は、多くの場合、数値線形代数の他の適用例よりも大幅に低い精度を許容することができる。しかし、低精度表現の使用は、数を表現することができる精度を低下させる点で大きい課題を提起する。さらに悪いことに、ＡＤＣの精度の低下は、そのダイナミックレンジも低下させ得る。その結果、信号のフルダイナミックレンジを表現することと、より小さい出力値を正確に表現することとの間にトレードオフが存在する。信号をアナログからデジタル領域に変換する際、低精度ＡＤＣは、出力の最上位ビットを設定しようと試み得る。しかし、これは、ＡＤＣが最上位ビットをゼロに設定する結果となり得る（すなわち、ＡＤＣは、意味のある情報を有さない信号範囲を読み出そうと試みている）。この問題は、ニューラルネットワークモデルの計算の特性によってさらに悪化される（条件は、例えば、ネットワークのある層とネットワークの別の層とで経時的に変化する）。
【0106】
本発明者らは、深層学習適用例を含む様々な実際の適用例に十分な精度を提供する、低精度固定小数点２進数表現を用いて動作し、それによりチップ面積及び電力消費を制限するように設計されたアクセラレータアーキテクチャを開発した。これらのアクセラレータアーキテクチャは、動的に再構成することができ、したがってニューラルネットワークモデルの変動する動的条件を考慮する。本発明者らによって開発されたアクセラレータアーキテクチャは、ＡＤＣが読み出し可能な信号範囲又は「ウィンドウ」をシフトするように設計される。読み出しウィンドウをシフトすることにより、ＡＤＣが最大量の意味のある情報を有するか、又は少なくとも何らかの意味のある情報を有する可能性が高い信号の部分に変換を集中させることが可能となる。
【0107】
一部の実施形態では、このように読み出しウィンドウをシフトすることは、アナログスケーリングユニット（例えば、増幅器又は減衰器）の使用を伴い得る。アナログスケーリングユニットの利得を調節することにより、読み出しウィンドウがシフトされ、その結果としてより正確な読み出しが可能となる。例えば、８ビットのＡＤＣを考察した場合、利得を２に設定することにより、読み出しウィンドウは、最下位ビットに向けて１ビットシフトされ得、利得を１／２に設定することにより、読み出しウィンドウは、最上位ビットに向けて１ビットシフトされ得る。一部の実施形態では、読み出しウィンドウの位置は、動的に調節され、したがってアクセラレータが現在の問題のスケールに基づいてそれ自体を再構成することを可能にする。例えば、図１－９Ｂに関連して詳細に記載されるように、層ごとに生じ得る出力データ分布の変化を考慮するために、ニューラルネットワークモデルの異なる層間で読み出しウィンドウの位置を動的に変化させることが望ましい場合がある。
ＩＩ．行列タイリング
一部の実施形態では、行列演算は、複数のパスをハイブリッドアナログ・デジタルプロセッサに通すことによって行われ得る。各パスにおいて、プロセッサは、行列の１つのタイルに対して演算を行う。図１－２Ａは、一部の実施形態による、タイリング技術を実施するハイブリッドアナログ・デジタル行列プロセッサの一例を示すブロック図である。ハイブリッドアナログ・デジタル行列プロセッサ１－１００（本明細書ではアクセラレータ１－１００とも呼ばれる）は、デジタル・アナログ変換器（ＤＡＣ）ユニット１－１０２、アナログプロセッサ１－１０４、アナログ・デジタル変換器（ＡＤＣ）ユニット１－１０６、デジタルスケーリングユニット１－１０８、デジタル累算器１－１１０及びコントローラ１－１２０を含む。コントローラ１－１２０は、アクセラレータ１－１００の動作を制御し得る。例えば、コントローラ１－１２０は、実行されると、アクセラレータに数学的演算を行わせるソフトウェア命令を含み得る。図１－２Ａのコンポーネント及び任意選択的に他のコンポーネントは、本明細書では、まとめて「回路」と呼ばれる。図１－２Ａのコンポーネントは、共通チップ上又は共に接着された異なるチップ上に形成され得る。
ＩＩ．行列タイリング
一部の実施形態では、行列演算は、複数のパスをハイブリッドアナログ・デジタルプロセッサに通すことによって行われ得る。各パスにおいて、プロセッサは、行列の１つのタイルに対して演算を行う。図１－２Ａは、一部の実施形態による、タイリング技術を実施するハイブリッドアナログ・デジタル行列プロセッサの一例を示すブロック図である。ハイブリッドアナログ・デジタル行列プロセッサ１－１００（本明細書ではアクセラレータ１－１００とも呼ばれる）は、デジタル・アナログ変換器（ＤＡＣ）ユニット１－１０２、アナログプロセッサ１－１０４、アナログ・デジタル変換器（ＡＤＣ）ユニット１－１０６、デジタルスケーリングユニット１－１０８、デジタル累算器１－１１０及びコントローラ１－１２０を含む。コントローラ１－１２０は、アクセラレータ１－１００の動作を制御し得る。例えば、コントローラ１－１２０は、実行されると、アクセラレータに数学的演算を行わせるソフトウェア命令を含み得る。図１－２Ａのコンポーネント及び任意選択的に他のコンポーネントは、本明細書では、まとめて「回路」と呼ばれる。図１－２Ａのコンポーネントは、共通チップ上又は共に接着された異なるチップ上に形成され得る。
【0108】
以下にさらに詳細に記載されるように、アクセラレータ１－１００は、アナログプロセッサ１－１０４を通る幾つかのパスを行うことによって数学的演算を行うように構成される。アナログプロセッサ１－１０４を通る各パスにおいて、アクセラレータ１－１００は、アナログプロセッサ１－１０４を使用して部分結果を計算する。部分結果は、デジタル累算器１－１１０を使用して合計される。
【0109】
アナログプロセッサ１－１０４は、アナログコンポーネントを使用する多数の方法の何れかで実装され得る。アナログプロセッサ１－１０４は、一部の実施形態では、行列－ベクトル乗算又は行列－行列乗算などの線形演算を行うように構成される。したがって、プロセッサ１－１０４は、アナログ乗算又は他の数学的演算を行うように設計された複数のアナログコンポーネントを含み得る。
【0110】
ＤＡＣユニット１－１０２は、複数のＤＡＣを含む。例えば、抵抗はしご型ＤＡＣ、スイッチトキャパシタＤＡＣ、スイッチトレジスタＤＡＣ、２進重み付きＤＡＣ、温度計符号化ＤＡＣ、逐次近似ＤＡＣ、オーバーサンプリングＤＡＣ、補間ＤＡＣ、ハイブリッドＤＡＣなどを含む任意の適切なタイプのＤＡＣが使用され得る。同様に、ＡＤＣユニット１－１０６は、複数のＡＤＣを含む。例えば、並列比較器ＡＤＣ、フラッシュＡＤＣ、逐次近似ＡＤＣ、ウィルキンソン型ＡＤＣ、積分ＡＤＣ、シグマデルタＡＤＣ、パイプライン型ＡＤＣ、積分ＡＤＣ、巡回ＡＤＣ、時間インターリーブＡＤＣなどを含む任意の適切なタイプのＡＤＣが使用され得る。
【0111】
図１－２Ｂは、アクセラレータ１－１００を使用して行われ得る行列－行列乗算の表現である。一部の実施形態では、行列Ａは、重み行列を表し、行列Ｂは、アナログプロセッサに対する入力データに関して符号化された入力行列を表す。他の実施形態では、行列Ａは、入力行列を表し、行列Ｂは、重み行列を表す。何れにしても、行列Ｃは、出力データを表す。行列Ａのエントリ（本明細書では「パラメータ」とも呼ばれる）は、アクセラレータのメモリに保存され得、行列Ｂのエントリは、アクセラレータに対する入力として提供され得る。Ｃは、重み行列Ａを入力行列Ｂに適用することによって計算される。より具体的には、行列Ｃは、行列Ａと行列Ｂとを乗算することによって計算される。分かりやすくするために、行列Ａは、４×４の行列として示され、行列Ｂは、４×３の行列として示され、行列Ｃは、４×３の行列として示される。当然のことながら、これらの行列は、任意の適切な数の行及び列を有し得る。一部の実施形態では、行列は、数百、数千、数万以上の行及び列を有し得る。一部の実施形態では、Ａ及びＢは、行列演算が同じサイズの行列の複数のインスタンスに対して行われるようなＮ次元テンソルであり得る。一部の実施形態では、Ａの列数は、Ｂの行数に等しく、したがって行列が互いに乗算されることが可能となる。例えば、行列Ａは、Ｉ個の行及びＫ個の列を有し得、行列Ｂは、Ｋ個の行及びＪ個の列を有し得る。その結果、行列Ｃは、Ｉ個の行及びＪ個の列を有する。この関係は、以下のように表現され得る。
【0112】
ｄｉｍ（Ａ）＝（Ｉ，Ｋ）及びｄｉｍ（Ｂ）＝（Ｋ，Ｊ）及びｄｉｍ（Ｃ）＝（Ｉ，Ｊ）
式中、演算子ｄｉｍ（）は、行列に適用されると、行列の行及び列の数を返す。行列Ａのエントリは、ａｉｋであり、ｉ＝１，２，．．．，Ｉ及びｋ＝１，２，．．．，Ｋである。行列Ｂのエントリは、ｂｋｊであり、ｊ＝１，２，．．．，Ｊである。行列Ｃのエントリは、ｃｉｊである。
式中、演算子ｄｉｍ（）は、行列に適用されると、行列の行及び列の数を返す。行列Ａのエントリは、ａｉｋであり、ｉ＝１，２，．．．，Ｉ及びｋ＝１，２，．．．，Ｋである。行列Ｂのエントリは、ｂｋｊであり、ｊ＝１，２，．．．，Ｊである。行列Ｃのエントリは、ｃｉｊである。
【0113】
単一パスで行列Ａの全体を行列Ｂの全体と乗算することは、特にＩ、Ｋ及びＪが大きい場合、大型のアナログプロセッサを必要とする。大型のプロセッサを設計することは、それが、利用可能なチップ用地よりも多くのチップ用地を必要とすることがあり、大きい電力損失をもたらすことがあるため、非実用的な場合がある。一部の実施形態では、比較的小型のアナログプロセッサを使用して図１－２Ｂの演算を行うことがより実用的である場合がある。これらの実施形態では、行列を全体として直接乗算する代わりに、乗算は、タイルによって分解され得る。例えば、図１－２Ｃの描写では、行列Ａは、Ａ１、Ａ２、Ａ３及びＡ４の４つのタイルにセグメント化されている。この具体例では、Ｎ＝２であり、Ａの各タイルは、２つの行と２つの列を有する（ただし、Ｎ≦Ｉ、Ｎ≦Ｊ及びＮ≦Ｋである限り、Ｎの他の値も可能である）。行列Ｂは、タイル行Ｂ１及びＢ２にセグメント化され、行列Ｃは、タイル行Ｃ１及びＣ２にセグメント化される。行列Ｃのタイル行は、以下の式によって与えられる。
【0114】
Ｃ１＝Ａ１×Ｂ１＋Ａ２×Ｂ２
Ｃ２＝Ａ３×Ｂ１＋Ａ４×Ｂ２
乗算Ａ１×Ｂ１は、アナログプロセッサを通る第１のパスによって行うことができ、乗算Ａ２×Ｂ２は、アナログプロセッサを通る第２のパスによって行うことができ、その後、これらの結果は、Ｃ１を得るために、互いに累算され得る。同様に、乗算Ａ３×Ｂ１は、アナログプロセッサを通る第３のパスによって行うことができ、乗算Ａ４×Ｂ２は、アナログプロセッサを通る第４のパスによって行うことができ、その後、これらの結果は、Ｃ２を得るために互いに累算され得る。
Ｃ２＝Ａ３×Ｂ１＋Ａ４×Ｂ２
乗算Ａ１×Ｂ１は、アナログプロセッサを通る第１のパスによって行うことができ、乗算Ａ２×Ｂ２は、アナログプロセッサを通る第２のパスによって行うことができ、その後、これらの結果は、Ｃ１を得るために、互いに累算され得る。同様に、乗算Ａ３×Ｂ１は、アナログプロセッサを通る第３のパスによって行うことができ、乗算Ａ４×Ｂ２は、アナログプロセッサを通る第４のパスによって行うことができ、その後、これらの結果は、Ｃ２を得るために互いに累算され得る。
【0115】
図１－３は、一部の実施形態による、数学的演算を行う方法の一例を示すフローチャートである。方法１－３００は、アクセラレータ１－１００（図１－２Ａ）を使用して行われ得る（ただし、他の適切なアクセラレータが使用され得る）。方法１－３００のステップは、図１－３に示される順序又は他の適切な順序で行われ得ることを理解されたい。具体的には、演算の順序は、空間的及び／又は時間的局所性を活用するように選択され得る。方法１－３００は、複数回ループし、各ループは、アナログプロセッサを通るパスに対応する。図１－２Ａは、ｐ番目の反復を示し、ｐ＝１，２．．．Ｐである。
【0116】
ステップ１－３０１では、コントローラ１－１２０は、現在のパスに関する１つ又は複数のスケーリングファクタを決定する。図１－１Ｃに関連して前述したように、一部の実施形態では、行列は、そのエントリにわたって大きい変動を示し得るため、アナログプロセッサのダイナミックレンジに合致するように、行列Ａ又は行列Ｂのエントリを正規化することが望ましい場合がある。ステップ１－３０１の決定は、ＡＤＣユニットのダイナミックレンジに合致するように入力データセットをスケーリングする１つ又は複数のスケーリングファクタの値を決定することを伴い得る。この決定は、多数の方法の何れかで行われ得る。一部の実施形態では、この決定は、行列Ａのパラメータに基づいて行われ得る。一部の実施形態では、この決定は、行列Ａの現在のタイル又は他のタイルのパラメータに基づいて行われ得る。この場合、類似のダイナミックレンジを有するエントリが同じタイルに入るように行列Ａを並べ替えることが有益な場合がある。これは、行列Ｂにも当てはまり得る。一部の実施形態では、行列Ａのタイルの次元は、それによって行列をスケーリングすることを望む粒度の度合いに応じて選択され得る。例えば、行列がその値にわたって著しい変動を示すことが予期される場合、タイルの次元は、小さくなるように選択され得、したがって細かい分解能が提供される。その欠点は、より多くのパスが必要とされることである。対照的に、行列Ｂがその値にわたって比較的ゆったりとした変動を示すことが予期される場合、タイルの次元は、より大きくなるように選択され得、したがってパスの数が制限される。
【0117】
スケーリングファクタは、任意の適切な方法で決定され得る。一例では、スケーリングファクタは、現在のタイルのエントリの平均値に設定される。別の例では、スケーリングファクタは、現在のタイルのエントリの最高値に設定される。さらに別の例では、スケーリングファクタは、現在のタイルのエントリの最低値に設定される。さらに別の例では、スケーリングファクタは、現在のタイルの行の最大絶対値に設定され得る。
【0118】
一部の実施形態では、行列Ａは、行列の積に因数分解又は分解され得る。これらの行列のエントリは、行列をまとめること（例えば、乗算すること）により、元の行列Ａが生じるようなものであり得る。行列Ａに適用され得る行列分解の例には、特異値分解（ＳＶＤ）、ＬＵ分解、伸張（例えば、ユニタリ伸張）、ランク分解、コレスキー分解、ＱＲ分解、補間分解、スペクトル分解、極分解などが含まれる。一部の実施形態では、スケーリングファクタは、行列Ａの分解によって生じた行列の１つのパラメータに基づいて決定される。
【0119】
一例では、行列Ａは、ＳＶＤに基づいて分解され、スケーリングファクタは、行列Ａの特異値の１つ又は複数に基づいて決定される。例えば、スケーリングファクタは、現在のタイルの特異値の絶対値の中で最高などの現在のタイルの最高特異値に設定され得る。一部の実施形態では、
ｉ＝１，２，．．．，Ｎであるようなｔｐ＝ｍａｘ｛｜σｉ｜｝及びΣｐ＝ｄｉａｇ［σｉ］
であり、式中、ｔｐは、タイルｐのスケーリングファクタを表し、Σｐは、タイルｐに関連する対角行列を表し、σｉは、行列Σｐの対角値（すなわちＡのｐ番目のタイルの特異値）を表す。量｜σｉ｜は、σｉの絶対値を示す。さらに別の例では、スケーリングファクタは、現在のタイルの特異値の平均に設定される。さらに別の例では、スケーリングファクタは、現在のタイルの特異値の最低値に設定される。
ｉ＝１，２，．．．，Ｎであるようなｔｐ＝ｍａｘ｛｜σｉ｜｝及びΣｐ＝ｄｉａｇ［σｉ］
であり、式中、ｔｐは、タイルｐのスケーリングファクタを表し、Σｐは、タイルｐに関連する対角行列を表し、σｉは、行列Σｐの対角値（すなわちＡのｐ番目のタイルの特異値）を表す。量｜σｉ｜は、σｉの絶対値を示す。さらに別の例では、スケーリングファクタは、現在のタイルの特異値の平均に設定される。さらに別の例では、スケーリングファクタは、現在のタイルの特異値の最低値に設定される。
【0120】
行列Ａは、スケーリングファクタを決定する目的で、必ずしもタイルによってセグメント化される必要はない。一部の実施形態では、スケーリングファクタは、行列Ａの１つのタイルの１つの行（タイル行）に基づいて、行列Ａの複数のタイルに基づいて、行列Ａの１つの行に基づいて、行列Ａの１つ若しくは複数の列に基づいて又は行列Ａの他の適切な部分に基づいて決定され得る。一部の実施形態では、スケーリングファクタは、行列Ａの２つ以上のタイルに対して同じ値に設定され得る。
【0121】
ステップ１－３０２では、コントローラ１－１２０は、ステップ１－３０１で決定された１つ又は複数のスケーリングファクタに基づいて行列Ａのパラメータの少なくとも幾つかをスケーリングする。一部の実施形態では、コントローラ１－１２０は、スケーリングファクタに基づいて行列Ａの現在のタイルのパラメータ（又はパラメータの少なくとも幾つか）をスケーリングする。例えば、コントローラ１－１２０は、第１のスケーリングファクタに基づいてパラメータの第１のサブセット（例えば、行列Ａの１つ若しくは複数の行及び／又は行列の１つ若しくは複数の列）をスケーリングすることができ、第２のスケーリングファクタに基づいてパラメータの第２のサブセットをスケーリングすることができる。図１－４Ａの例では、タイルのパラメータは、その特定のタイルに関して決定されたスケーリングファクタに基づいてスケーリングされる。スケーリングファクタｔ１は、タイルＡ１に関して決定されたスケーリングファクタを示し、スケーリングファクタｔ２は、タイルＡ２に関して決定されたスケーリングファクタを示し、スケーリングファクタｔ３は、タイルＡ３に関して決定されたスケーリングファクタを示し、スケーリングファクタｔ４は、タイルＡ４に関して決定されたスケーリングファクタを示す。この例では、タイルＡ１のエントリがｔ１で除算され、タイルＡ２のエントリがｔ２で除算され、タイルＡ３のエントリがｔ３で除算され、タイルＡ４のエントリがｔ４で除算される（ただし、乗算を含む、除算以外の演算も可能である）。
【0122】
図１－４Ｂの例では、行列Ａのタイル行のパラメータは、その特定のタイル行に関して決定された１つ又は複数のスケーリングファクタに基づいてスケーリングされる。スケーリングファクタｔｒ１は、タイルＡ１及びＡ２に関して決定されたスケーリングファクタを示し、スケーリングファクタｔｒ２は、タイルＡ３及びＡ４に関して決定されたスケーリングファクタを示す。この例では、タイルＡ１及びＡ２からなるタイル行のエントリは、ｔｒ１で除算され、タイルＡ３及びＡ４からなるタイル行のエントリは、ｔｒ２で除算される。
【0123】
一部の実施形態では、行列Ａのパラメータをスケーリングする代わりに、コントローラ１－１２０は、行列Ｂ（入力データセット）のエントリをスケーリングし得る。エントリは、デジタル領域又は（ＤＡＣユニット１－１０２を通過した後に）アナログ領域でスケーリングされ得る。アナログ領域で行われる際、スケーリングは、スケーリングファクタに基づいて入力アナログ信号を減衰又は増幅させることを伴い得る。
【0124】
図１－４Ｃの例では、行列Ｂのタイル行のパラメータは、行列Ａの対応するタイルに関して決定された１つ又は複数のスケーリングファクタに基づいてスケーリングされる。ここでは、スケーリングファクタｔ１は、タイルＡ１に関して決定されたスケーリングファクタを示し、スケーリングファクタｔ２は、タイルＡ２に関して決定されたスケーリングファクタを示す。この例では、タイル行Ｂ１のエントリは、ｔ１で除算され、タイル行Ｂ２のエントリは、ｔ２で除算される。
【0125】
ステップ１－３０４では、コントローラ１－１２０は、行列Ａの現在のタイルのパラメータに基づいてアナログプロセッサ１－１０４をプログラムする。行列Ａのパラメータがステップ１－３０２でスケーリングされた実施形態の少なくとも幾つかにおいて、コントローラ１－１２０は、行列Ａの現在のタイルのスケーリングされたパラメータに基づいてアナログプロセッサ１－１０４をプログラムする。例えば、図１－２Ａを再び参照すると、コントローラ１－１２０は、ａ１１／ｔ１、ａ１２／ｔ１、ａ２１／ｔ１及びａ２２／ｔ１に基づいてアナログプロセッサ１－１０４をプログラムする。アナログプロセッサをプログラムすることは、パラメータに基づいてアナログプロセッサの特定の特性を設定することを伴い得る。一例では、アナログプロセッサ１－１０４は、複数の電子増幅器（例えば、とりわけ、電圧増幅器、電流増幅器、電力増幅器、トランスインピーダンス増幅器、相互コンダクタンス増幅器、演算増幅器又はトランジスタ増幅器）を含み、アナログプロセッサをプログラムすることは、タイルＡ１のパラメータに基づいて電子増幅器の利得を設定することを伴う。別の例では、アナログプロセッサ１－１０４は、複数の電子減衰器（例えば、とりわけ、電圧減衰器、電流減衰器又は電力減衰器）を含み、アナログプロセッサをプログラムすることは、タイルＡ１のパラメータに基づいて電子減衰器の減衰を設定することを伴う。さらに別の例では、アナログプロセッサ１－１０４は、複数の電子移相器を含み、アナログプロセッサをプログラムすることは、タイルＡ１のパラメータに基づいて電子移相器の位相シフトを設定することを伴う。別の例では、アナログプロセッサは、一般的にクロスバー形状にレイアウトされる、フラッシュ又はＲｅＲＡＭなどのメモリデバイスのアレイを含む。アナログプロセッサをプログラムすることは、メモリセルのそれぞれのコンダクタンス（又は抵抗）を設定することを伴う。
【0126】
以下にさらに詳細に記載されるように、一部の実施形態では、アナログプロセッサ１－１０４は、フォトニックプロセッサを用いて実装される。幾つかのそのような実施形態では、アナログプロセッサ１－１０４は、複数の光増幅器（例えば、とりわけ、半導体光増幅器若しくは他の固体増幅器、エルビウムドープト光増幅器などのレアアースドープト光増幅器、ラマン増幅器又は光パラメトリック増幅器）を含み、アナログプロセッサをプログラムすることは、タイルＡ１のパラメータに基づいて光増幅器の利得を設定することを伴う。別の例では、アナログプロセッサ１－１０４は、複数の光減衰器（例えば、とりわけ、マッハツェンダー干渉計、漏洩導波路、ループバック減衰器、液晶減衰器、可飽和吸収体又はフランツ・ケルディッシュ吸収体、金属酸化膜半導体キャパシタ変調器、キャリア空乏電気光学変調器）を含み、アナログプロセッサをプログラムすることは、タイルＡ１のパラメータに基づいて光減衰器の減衰を設定することを伴う。さらに別の例では、アナログプロセッサ１－１０４は、複数の光移相器（例えば、とりわけ、熱光学移相器、音響光学移相器、電気光学移相器、プラズマ分散効果移相器、ポッケルス効果移相器、ナノ光電気機械移相器又は非線形位相変調器）を含み、アナログプロセッサをプログラムすることは、タイルＡ１のパラメータに基づいて光移相器の位相シフトを設定することを伴う。さらに別の例では、アナログプロセッサ１－１０４は、複数の光共振器（例えば、とりわけ、リング共振器及びディスク共振器、フォトニック結晶、リッジ共振器）を含み、アナログプロセッサをプログラムすることは、タイルＡ１のパラメータに基づいて光共振器の共振周波数を設定することを伴う。
【0127】
ステップ１－３０６では、アクセラレータ１－１００は、入力データセットを受け取る。例えば、図１－２Ｃを再び参照すると、アクセラレータは、１つのパスでタイル行Ｂ１のエントリを受け取り、別のパスでタイル行Ｂ２のエントリを受け取り得る。一部の実施形態では、コントローラ１－１２０は、行列Ｂのエントリを同時に受け取り、保存するが、一度に（例えば、パスごとに）１つのタイル行をＤＡＣユニット１－１０２に提供する。エントリは、実数を表し得る。一部の実施形態では、エントリは、正の実数又は符号付き実数（正及び負の実数）を表し得る。
【0128】
ステップ１－３０８では、アクセラレータ１－１００は、ステップ１－３０２で受け取った入力データセットに基づいて複数の入力アナログ信号を生成する。図１－２Ａを再び参照すると、ステップ１－３０４の生成は、ＤＡＣユニット１－１０２を使用して入力データセットをアナログ信号に変換することを伴う。
【0129】
ステップ１－３１０では、アナログプロセッサ１－１０４は、複数の入力アナログ信号及びそれを用いてステップ１－３０１でアナログプロセッサがプログラムされたパラメータのセットに基づいて複数の出力アナログ信号を生成する。これは、一部の実施形態では、行列乗算を行うことを伴い得る。その結果、複数の入力アナログ信号が現在のタイルの各パラメータによって乗算される。ｐ番目のパスに関して、結果は、以下の式である。
【0130】
【数1】
【0131】
アナログプロセッサ１－１０４は、行列乗算又は畳み込みを行うように設計された、任意の適切なアナログコンポーネントを含み得る。一例として、アナログプロセッサ１－１０４は、アナログ混合器を含み得る。各混合器は、入力アナログ信号を、行列Ａの対応するパラメータに基づいて符号化（例えば、変調）されたアナログ信号と混合する。別の例として、アナログプロセッサ１－１０４は、振幅変調器を含み得る。別の例として、アナログプロセッサ１－１０４は、電流ステアリング回路を含み得る。各変調器は、行列Ａの対応するパラメータに基づいて得られる量によって入力アナログ信号を変調する。別の例として、アナログプロセッサ１－１０４は、増幅器を含み得る。各増幅器は、行列Ａの対応するパラメータに基づいて得られる利得によって入力アナログ信号を増幅させる。別の例として、アナログプロセッサ１－１０４は、減衰器を含み得る。各減衰器は、行列Ａの対応するパラメータに基づいて得られる減衰によって入力アナログ信号を減衰させる。アナログプロセッサ１－１０４は、例えば、相補型金属酸化膜半導体（ＣＭＯＳ：ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ）コンポーネント、無線周波数（ＲＦ：ｒａｄｉｏ－ｆｒｅｑｕｅｎｃｙ）コンポーネント及びマイクロ波コンポーネントを使用することを含む（ただし、他の技術が使用され得る）、任意の適切な技術を使用して実装され得る。一部の実施形態では、アナログプロセッサ１－１０４は、フォトニックプロセッサを含み、乗算は、光学領域で行われる。一部の実施形態では、アナログプロセッサ１－０４は、フォトニック及びアナログ電子コンポーネントの組み合わせを含み、一部の乗算は、光学領域で行われ得、他の乗算又は加算は、電子領域で行われる。フォトニックプロセッサの例は、以下にさらに詳細に記載される。
【0132】
一部の実施形態では、入力アナログ信号及びスケーリングされたパラメータのセットに基づいて演算（例えば、行列乗算又は畳み込み）を行う代わりに、ステップ１－３１０は、スケーリングされた入力アナログ信号及びスケーリングされていないパラメータ（例えば、図１－４Ｃ及び図１－４Ｄに関連して説明したような）に基づいて演算を行うことを伴い得る。何れにしても、結果は、
である。一部の実施形態では、行列Ｂのスケーリングは、列タイルに基づいて行われ得る。すなわち、行列Ｂの異なる列タイルは、異なるファクタによってスケーリングされる。
【0133】
一部の実施形態では、アナログ乗算は、行列分解を伴い得る。これらの行列のエントリは、行列をまとめること（例えば、乗算すること）により、元の行列Ａが生じるようなものであり得る。幾つかのそのような実施形態では、アナログプロセッサ１－１０４は、行列Ａが分解されて得られた行列のそれぞれに基づいて入力データセットに変換を行うように設計され得る。行列分解の特定の例は、上記に提供される。このような例の１つは、ＳＶＤである。図１－５Ａに示されるように、コントローラ１－１２０は、３つの成分行列によって表されるように行列Ａを分解し得る：Ａ＝ＵΣＶ†、式中、Ｕ及びＶは、それぞれユニタリＩ×Ｉ及びＫ×Ｋ行列であり（Ｕ†Ｕ＝ＵＵ†＝Ｉ及びＶ†Ｖ＝ＶＶ†＝Ｉ）、Σは、実数値又は複素数値のエントリを有するＩ×Ｋの対角行列である。一部の実施形態では、対角特異値の値も、特異値の最大絶対値が１であるようにさらに正規化され得る。値σ１、σ２．．．σＫは、特異値を表す。アナログプロセッサ１－１０４は、行列Ｕ、Σ及びＶのそれぞれに従って入力アナログ信号を変換するように設計されたアナログハードウェアを含み得る。
【0134】
図１－３を再び参照すると、ステップ１－３１２において、アクセラレータ１－１００は、ステップ１－３１０で得られた複数の出力アナログ信号に基づいて部分出力データセットを生成する。一部の実施形態では、ステップ１－３１２の生成は、出力アナログ信号をＡＤＣユニット１－１０６に通すことを伴う。
【0135】
ステップ１－３１４において、アクセラレータ１－１００は、スケーリングファクタに基づいて部分出力データセットをスケーリングして、スケーリングされた部分出力データセットを生成する。ステップ１－３１４のスケーリングは、部分出力データセットをデジタルスケーリングユニット１－１０８に通すことを伴い得る。一部の実施形態では、デジタルスケーリングユニット１－１０８は、ステップ１－３０８で行われた演算の逆を適用するように構成され得る。例えば、ステップ１－３０８が除算を伴う実施形態の少なくとも幾つかにおいて、ステップ１－３１４は、乗算を伴い得る。同様に、ステップ１－３０８が乗算を伴う実施形態の少なくとも幾つかにおいて、ステップ１－３１４は、除算を伴い得る。これにより、出力行列のエントリが元の範囲に戻される。
【0136】
一部の実施形態では、ステップ１－３１４のスケーリングは、ステップ１－３０２のスケーリングに使用されたスケーリングファクタと同じスケーリングファクタに基づき得る（ただし、それは、逆演算を用いて適用され得る）。したがって、ステップ１－３０２のスケーリングがｔｐによる除算を伴う場合、ステップ１－３１４のスケーリングは、ｔｐによる乗算を伴う。他の実施形態では、ステップ１－３１４のスケーリングは、追加のファクタを伴い得る。例えば、ステップ１－３０８のスケーリングがｔｐによる除算を伴う場合、ステップ１－３１４のスケーリングは、ｔｐ／ｒによる乗算を伴い得る（ファクタｒは、全てのスケーリングファクタｔｐに基づいて計算され得る）。一例では、ファクタｒは、以下のように計算される。
【0137】
ｒ＝ｆ（｛ｔｐ：ｐ＝１，２，．．．，Ｋ／／Ｎ）
式中、関数ｆ（・）は、ｍａｘ（・）、ｍｉｎ（・）又はｍｅａｎ（・）などの任意の適切な関数を表し得る。ファクタｔｐ／ｒによるスケーリングは、スケーリングファクタのデータ範囲を統一する効果を有する。
式中、関数ｆ（・）は、ｍａｘ（・）、ｍｉｎ（・）又はｍｅａｎ（・）などの任意の適切な関数を表し得る。ファクタｔｐ／ｒによるスケーリングは、スケーリングファクタのデータ範囲を統一する効果を有する。
【0138】
ステップ１－３１６では、ステップ１－３１４で生成されたスケーリングされた部分出力データセットが累算される。各パスにおいて、累算は、現在のパスによって生成されたスケーリングされた部分出力データセットを前の累算の結果と合計することを伴い得る。したがって、各パスは、現在の結果を累算結果に加算する。ステップ１－３２０の累算は、デジタル累算器１－１１０を用いて行われ得る。一部の実施形態による累算器１－１１０の一例は、図１－５Ｂに示される。この例では、累算器１－１１０は、メモリユニット１－５２０及びデジタル加算器１－５２２を含む。メモリユニット１－５２０は、前の累算の結果を保存する。デジタル加算器１－５２２は、現在のパスによって生成されたスケーリングされた部分出力データセットを累算結果に加算する。
【0139】
一部の実施形態では、各パスにおいて累算ステップを行う代わりに、部分結果は、メモリに一時的に保存され得、単一の累算がパスの完了後に行われ得る。何れにしても、プロセス１－１００は、複数のパスの少なくとも２つによって生成されたスケーリングされた部分出力データセットが累算される、少なくとも１つの累算ステップを伴い得る。
【0140】
ステップ１－３１８では、アクセラレータ１－１００は、さらなるパスが行われるべきか否かを決定する。これは、例えば、未処理の、行列Ａのさらなるタイルが存在するか否かを決定することを伴い得る。すなわち、一部の実施形態では、方法１－３００は、行列Ａのタイル数に等しいサイクル数にわたって反復される。
【0141】
アクセラレータ１－１００が、さらなる反復が必要であることを決定すると、方法１－３００は、アクセラレータを通る別のパスを行う。次のパスにおいて、行列Ａの別のタイルが処理される。対照的に、アクセラレータ１－１００が、さらなる反復が必要ではないことを決定すると、方法１－３００は、終了する。
ＩＩＩ．部分積
一部の実施形態では、アナログプロセッサは、行列－ベクトル積
を行い、式中、
は、入力ベクトルであり、Ａは、ｎ×ｎ行列であり、
は、出力ベクトルである。添字表記法では、この乗算は、
（［０，Ｎ－１］における全てのｉに関する）と記述され、これは、Ａｉｊ（ｊにわたり反復する）のｎ個の要素と、ｂｊ（ｊにわたり反復する）のｎ個の要素との乗算後のこれらの乗算結果の総和である。一部の実施形態では、要素Ａｉｊ及びｂｊは、符号なし固定小数点数表現（例えば、ＩＮＴ８）を用いて表され得る。この表現内において、
がｍ１ビット数であり、
がｍ２ビット数である場合、ｍ１＋ｍ２＋ｌｏｇ２（ｎ）ビットの合計は、結果として生じるベクトル要素ｃｉをフルに表すために使用される。一般に、精度を失うことなく、行列－ベクトル積の結果を表すために必要とされるビット数は、演算の入力を表すために必要とされるビット数よりも大きい。ＡＤＣユニット１－１０６がフル精度で出力ベクトルを読み出すことができない場合、出力ベクトル要素は、ＡＤＣの精度に丸められ得る。
ＩＩＩ．部分積
一部の実施形態では、アナログプロセッサは、行列－ベクトル積
【0142】
本発明者らは、アナログ信号の形の入力ベクトルがアナログプロセッサ１－１０４を通して送られる速度に対応する帯域幅で、高ビット精度を有するＡＤＣを構築することが達成困難であり得ることを認識及び理解した。したがって、一部の実施形態では、ＤＡＣ１－１０２のビット精度は、行列要素Ａｉｊ及びベクトル要素ｂｊが表されるビット精度を制限し得る。したがって、本発明者らは、部分積及び部分和を計算することにより、出力ベクトルをフル精度（これは、任意に高くなり得る）で取得する方法を考案した。分かりやすくするために、Ａｉｊ又はｂｊを表すために必要とされるビット数が同じである（すなわちｍ１＝ｍ２＝ｍ）と仮定する。しかし、この仮定は、外すことができ、本開示の実施形態の範囲を限定するものではない。
【0143】
本方法は、一部の実施形態によれば、第１の行為として、行列要素Ａｉｊ及びベクトル要素ｂｊのビットストリング表現を、各区分がｋ＝ｍ／ｄビットを含むようにｄ個の区分に分割することを含む（ｋが整数でない場合、ｍがｄで割り切れるまでゼロが付加され得る。）その結果、行列要素Ａｉｊ＝Ａｉｊ
［０］２ｋ（ｄ－１）＋Ａｉｊ
［１］２ｋ（ｄ－２）＋．．．＋Ａｉｊ
［ｄ－１］２０であり、式中、Ａｉｊ
［ｆ］は、Ａｉｊのｆ番目の最上位ｋビットストリングのｋビット値である。ビットストリングの観点から、Ａｉｊ＝Ａｉｊ
［０］Ａｉｊ
［１］．．．Ａｉｊ
［ｄ－１］と記述することができる。同様に、ｂｊ＝ｂｊ
［０］２ｋ（ｄ－１）＋ｂｊ
［１］２ｋ（ｄ－２）＋．．．＋ｂｊ
［ｄ－１］２０も取得することができ、この場合、ビットストリングの観点から、ベクトル要素ｂｊ＝ｂｊ
［０］ｂｊ
［１］．．．ｂｊ
［ｄ－１］である。乗算ｃｉ＝ΣｊＡｉｊｂｊは、これらの区分の観点から、
として分解することができ、式中、セットＳｐは、ｆ及びｇの全ての整数値のセットであり、ｆ＋ｇ＝ｐである。
【0144】
本方法は、第２の行為として、アナログプロセッサ１－１０４を制御して、行列Ａｉｊ
［ｆ］を実施することと、符号化アナログ信号の形態において、アナログプロセッサ１－１０４を通して入力ベクトルｂｊ
［ｇ］（各入力ベクトルは、ｋビットのみ正確である）を伝搬させることとを含む。上記のタイリング手法の何れかを使用して、行列－ベクトル積演算は、ｃｉ
［ｆ，ｇ］＝ΣｊＡｉｊ
［ｆ］ｂｊ
［ｇ］を行う。本方法は、２ｋ＋ｌｏｇ２（ｎ）ビットまで正確な出力ベクトルｃｉ
［ｆ，ｇ］を保存することを含む。
【0145】
本方法は、セットＳｐ内のｆ，ｇの異なる値に対して反復することと、ｆ，ｇの異なる値のそれぞれに関して第２の行為を繰り返すことと、中間結果ｃｉ
［ｆ，ｇ］を保存することとをさらに含む。
【0146】
第３の行為として、本方法は、プロセッサなどのデジタル電子機器を用いて、ｆ及びｇの上記異なる反復を合計することにより、最終結果
を計算することを含む。
【0147】
本方法の幾つかの実施形態による、フル精度計算を得るために使用されるＡＤＣの精度は、２ｋ＋ｌｏｇ２（ｎ）ビットのみであり、これは、他の場合に必要とされる精度の２ｍ＋ｌｏｇ２（ｎ）ビットよりも少ない。
【0148】
本発明者らは、上述の方法の実施形態が、テンソルに対して機能するように一般化され得ることをさらに認識及び理解した。前述の通り、ハイブリッドアナログ・デジタル処理システムは、タイルを用いて行列－行列乗算を行うことができる。上記の方法は、出力データセットタイル行をフル精度で取得するために、行列タイル及び入力データセットタイル行に適用することができる。
【0149】
以下にさらに詳細に記載するように、アナログプロセッサがフォトニックプロセッサを含む実施形態の幾つかにおいて、行列は、光学可変ビームスプリッタ（ＶＢＳ）の位相の観点から表現され得る。幾つかのこのような実施形態では、分割は、行列要素に直接ではなく、位相を表すビットストリングに対して行われ得る。一部の実施形態では、行列要素に対する位相間のマップが線形マップである場合、入力パラメータ（この場合、ＶＢＳの位相及び入力ベクトル要素）と出力ベクトルとの関係は、線形であり得る。この関係が線形である場合、上記の方法は、依然として適用可能である。しかし、一般に、一部の実施形態によれば、行列の基本表現からフォトニック表現への非線形マップが考えられ得る。例えば、最上位ｋビットストリングから最下位ｋビットストリングまでのユークリッド空間行列要素のビットストリング分割は、位相表現に分解され、フォトニックプロセッサを使用して実施される一連の異なる行列を生じさせるために使用され得る。分割は、重み行列エントリ及び入力データセットエントリの両方に同時に行われる必要はない。一部の実施形態では、フォトニックプロセッサは、同じ行列に関して多数の入力データセットを伝搬し得る。ベクトル準備のためのデジタル・アナログ変換器（ＤＡＣ）が高帯域幅で動作し得る一方、ＶＢＳのためのＤＡＣが複数のベクトルに関して準静的であり得るため、入力データセットに対してのみ分割を行い、ＶＢＳ制御を設定された精度（例えば、フル精度）に維持することが効率的となり得る。一般に、より高い帯域幅で高ビット精度を有するＤＡＣを含むことは、より低い帯域幅で高ビット精度を有するＤＡＣを設計することよりも難しい。したがって、一部の実施形態では、出力ベクトル要素は、ＡＤＣによって許可される精度よりも正確な場合があるが、ＡＤＣは、ＡＤＣによって許可されるビット精度に至るまで出力ベクトル値の丸みを自動的に行う。
ＩＶ．アナログ利得
本発明者らは、低精度（１６ビット以下、１２ビット以下、１０ビット以下）の固定小数点２進数表現が、チップ面積及び電力要件の観点から、高精度浮動小数点２進数表現よりもはるかに要求が少ないことを理解した。しかし、現代のプロセッサで従来使用される高精度浮動小数点表現（例えば、ＦＰ３２）と比較して、低精度固定小数点表現は、大幅に低い表現精度を生じさせる。さらに、精度を下げることは、ＡＤＣのダイナミックレンジを減少させ得る。これは、データベクトルのフルダイナミックレンジを表現することと、より小さい出力値を正確に表現することとの間にトレードオフをもたらす。本明細書に記載されるのは、低精度ＡＤＣを有するハイブリッドアナログ・デジタルプロセッサを使用して行列乗算を行う技術である。より具体的には、一部の実施形態による幾つかのアクセラレータアーキテクチャは、ＡＤＣの読み出しウィンドウをシフトする技術を用いる。読み出しウィンドウをシフトすることにより、ＡＤＣが最大量の意味のある情報を有するか、又は少なくとも何らかの意味のある情報を有する可能性が高い信号の部分に変換を集中させることが可能となる。これらの技術を活用することにより、一部のアクセラレータアーキテクチャは、低精度固定小数点２進数表現を用いて動作し、その結果、従来の高精度浮動小数点表現と比較して電力消費を大幅に減少させるように設計される。
ＩＶ．アナログ利得
本発明者らは、低精度（１６ビット以下、１２ビット以下、１０ビット以下）の固定小数点２進数表現が、チップ面積及び電力要件の観点から、高精度浮動小数点２進数表現よりもはるかに要求が少ないことを理解した。しかし、現代のプロセッサで従来使用される高精度浮動小数点表現（例えば、ＦＰ３２）と比較して、低精度固定小数点表現は、大幅に低い表現精度を生じさせる。さらに、精度を下げることは、ＡＤＣのダイナミックレンジを減少させ得る。これは、データベクトルのフルダイナミックレンジを表現することと、より小さい出力値を正確に表現することとの間にトレードオフをもたらす。本明細書に記載されるのは、低精度ＡＤＣを有するハイブリッドアナログ・デジタルプロセッサを使用して行列乗算を行う技術である。より具体的には、一部の実施形態による幾つかのアクセラレータアーキテクチャは、ＡＤＣの読み出しウィンドウをシフトする技術を用いる。読み出しウィンドウをシフトすることにより、ＡＤＣが最大量の意味のある情報を有するか、又は少なくとも何らかの意味のある情報を有する可能性が高い信号の部分に変換を集中させることが可能となる。これらの技術を活用することにより、一部のアクセラレータアーキテクチャは、低精度固定小数点２進数表現を用いて動作し、その結果、従来の高精度浮動小数点表現と比較して電力消費を大幅に減少させるように設計される。
【0150】
図１－６Ａは、そのような技術の１つを示すプロットである。このプロットは、ＡＤＣへの入力（曲線のラベルが付けられた「入力分布」を参照されたい）として提示され得る信号分布の一例を示す。（この例では、分布は、電圧の関数として表現されるが、分布を他の量の関数として表現することも可能である。）入力分布は、処理される必要があるデータに依存し、データによって著しく変動し得る。（「ダイナミックレンジ」とラベルが付けられた）ＡＤＣのダイナミックレンジは、ＡＤＣが読み出すことができる最大の大きさ範囲を示す。ダイナミックレンジの一端には、ＡＤＣが読み出すことができる最小信号（例えば、電圧）がある。ダイナミックレンジの反対側の端には、ＡＤＣが読み出すことができる最大信号がある。この特定の例では、入力分布は、ＡＤＣのダイナミックレンジの一部にのみわたり延在する。しかし、他の状況では、入力データは、信号が主にダイナミックレンジの外で延在するようなものであり得る。
【0151】
本明細書に記載される技術は、より厳密にＡＤＣのダイナミックレンジに合致するような入力分布の調節を可能にする。一部の実施形態では、これは、ＡＤＣに入力として提供される前にアナログ信号をスケーリングする（例えば、増幅又は減衰させる）ことによって達成され得る。一部の実施形態では、アナログ信号は、信号分布がダイナミックレンジの一端からダイナミックレンジの他端まで延在するようにスケーリングされ得る。一部の実施形態では、図１－６Ａに示されるように、アナログ信号は、分布のテールのごく一部がダイナミックレンジの外側にあるようにスケーリングされ得る。図１－６Ａの例では、テールの一部がダイナミックレンジの外側にある状態で、ダイナミックレンジ全体にわたって入力分布を引き延ばす増幅が適用される（結果として生じる分布は、「増幅分布」とラベルが付けられている）。ダイナミックレンジ内に存在しないこれらの入力は、ＡＤＣ範囲の最小値及び最大値に切り取られ得る。図１－６Ａでは、これは、ＡＤＣ範囲の終点において「増幅分布」の垂直スパイクによって示される。本発明者らは、図１－６Ａに示されるように、分布の一部を切り取ることが情報の喪失をもたらし得るが、失われた情報がダイナミックレンジ内の情報ほど意味を有さない場合があることを認識した。
【0152】
この概念は、図１－６Ｂに示される。例えば、整数（又は固定小数点）演算を用いた行列－ベクトル乗算
（式中、Ａは、ｎ×ｎ行列である）を考察する。Ａのエントリは、ｍ１ビットで表された符号なし数値であり、ｂのエントリは、ｍ２ビットで表された符号なし数値である。出力ベクトルｃのエントリのフル精度表現は、ｂｃビットを必要とし、ｂｃ＝ｌｏｇ２（ｎ）＋ｍ１＋ｍ２（ビットストリング１を参照されたい）である。しかし、このような計算の出力が、ｂａｄｃ＜ｂｃビットを有するＡＤＣを用いて読み出される場合、ｃのフルダイナミックレンジを表現することと、より小さい出力値をより正確に表現することとの間にトレードオフが存在する。例として、ｎ＝１６、ｍ１＝２及びｍ２＝４であると考えると、フル精度は、ｂｃ＝１０である。図にさらに示されるように、ｃのフルダイナミックレンジを読み出すように構成された４ビットＡＤＣは、出力の最上位４ビットを読み出す（ビットストリング２を参照されたい）。値の幾つかの分布に関して、この範囲に有用な情報が存在し得る。しかし、一般に、最上位ビットが設定されない確率が高い。その結果、変換は、意味のある情報を生じさせない。
【0153】
一部の実施形態では、ＡＤＣ読み出しウィンドウは、信号を増幅させることによってシフトされ得る。ビットストリング３は、４に等しい利得を用いて信号を増幅させることによって得られ、これは、読み出しウィンドウを最下位ビットに向けて２ビットシフトさせる。その結果、有用な情報がウィンドウ内に出現し始める。結果として生じる４ビット出力は、フル精度を有する出力の意味のある情報の大部分を捕捉する。ビットストリング４は、６４に等しい利得（この場合、これは、図らずもＡＤＣを飽和させる）を用いて信号を増幅させることによって得られ、これは、読み出しウィンドウを最下位ビットに向けて３ビットさらにシフトさせる。飽和した結果は、真の値がこれらの最低ビットのスケールで表現可能であり、したがってこのデータスケールでこの入力ビットストリングの最も正確な表現である最大データ値よりも大きいことを示す。
【0154】
本発明者らは、下位ビットの有用な情報が入力量子化雑音によって制限され得るという事実を理解した。（０～１の値を有する）正規化行列Ａをプログラムするアナログデバイスがｍ１ビットまで正確であり、２－（ｍ１＋１）のレベルの符号化雑音を有し、（０～１の値を有する）ｂの正規化エントリをプログラムするアナログデバイスがｍ２ビットまで正確であり、２－（ｍ２＋１）のレベルの符号化雑音を有する例を考察する。ｎ＝１６、ｍ１＝２及びｍ２＝４の場合、フル精度は、ｂｃ＝１０である。しかし、Ａの最大値（全ての値が１に等しい）がプログラムされるケースを考察すると、（ｌｏｇ２ｎ＋ｍ２＋１）番目のビットに雑音が多い場合がある。同様に、ｂの最大値（全ての値が１に等しい）がプログラムされる場合、（ｌｏｇ２ｎ＋ｍ１＋１）番目のビットに雑音が多い場合がある。このビット及びより下位のビットを読み出すために信号を増幅させることにより、雑音が多い結果が生じ得る。しかし、複数の測定を行い、平均値を求めることにより、これらの雑音が多いビットの値を正常な状態に戻すことが可能な場合がある。この符号化量子化雑音は、基本的に、雑音の多いビットに遭遇する前にどの程度増幅を信号に適用することができるかに制限を与える。一部の実施形態では、符号化量子化雑音は、唯一の雑音源ではない。ＴＩＡ及び光受信器（フォトニックプロセッサの場合）のノイズフロアは、雑音の多いビットが読み出される前の増幅の量を限定し得る。
【0155】
一般に、意味のある情報の収集を最大化するためにどの程度の利得が必要とされるかを予測することは、難しい場合がある。一部の実施形態では、利得は、重み行列（例えば、行列Ａ）の統計値に基づいて決定され得る。この決定は、一部の実施形態では、入力ベクトルデータ（行列Ｂ）の既知の統計値又は入力ベクトルデータの統計値の範囲にさらに基づき得る。一例では、利得は、訓練プロシージャの一部として決定され得る。すなわち、利得は、学習され得るパラメータである。他の実施形態では、利得パラメータは、機械学習技術を用いることなく学習され得る。例えば、訓練データにとって特定の利得レベルが十分に正確なものであるか否かを決定することができ、そうでない場合、そのようになるまで調整され得る。さらに、例えばアナログプロセッサにおいて計算を評価する際に必要とされるエネルギー量を減らすために、又はアナログプロセッサが、増幅器の利得帯域幅積を保全しながら、より高い帯域幅で動作することを可能にするために、全体的な訓練損失関数に正則化損失項を加えることにより、より低い値に向けて訓練プロシージャ中に利得を正則化することが望ましい場合がある。
【0156】
一部の実施形態では、利得設定は、ニューラルネットワークの層ごとに異なり得る。幾つかのこのような実施形態では、各層の利得設定を学習することが望ましい場合があり、利得は、ある層から次の層に遷移する際に変化し得る。一部の実施形態では、アクセラレータが新しいデータを受け取る際、コントローラは、新しいデータを訓練する際に使用された値に利得を設定し得る。
【0157】
一部の実施形態による、上記の技術に基づくアクセラレータの一例が図１－７Ａに示される。アクセラレータ１－１００に類似して、アクセラレータ１－７００は、ＤＡＣユニット１－１０２、アナログプロセッサ１－１０４及びＡＤＣユニット１－１０６を含む。アクセラレータ１－７００は、ＤＡＣユニット１－１０２とアナログプロセッサ１－１０４との間に配置されるアナログスケーリングユニット１－１０３及びアナログプロセッサ１－１０４とＡＤＣユニット１－１０６との間に配置されるアナログスケーリングユニット１－１０５をさらに含む。図１－７Ａのコンポーネント及び任意選択的に他のコンポーネントは、本明細書では、まとめて「回路」と呼ばれる。
【0158】
アクセラレータ１－１００と異なり、アクセラレータ１－７００は、単一パスで数学的演算を行うように構成される。したがって、デジタル累算器１－１１０が省かれる。しかし、上記でさらに詳細に記載したように、低精度固定小数点表現の精度を向上させる技術は、複数のパスを行うように配置された複数のアクセラレータを用いて使用され得る。具体的には、複数のパスは、異なるレベルの精度の入力データ及びアナログプロセッサで符号化された値間で行われ得る。
【0159】
図１－６Ａに関連して記載したスケーリングは、ＤＡＣユニットからＡＤＣユニットへのデータ経路に沿った何れの箇所でも行われ得る。アナログスケーリングユニット１－１０３は、アナログ信号がアナログプロセッサに提供される前にアナログ信号をスケーリングする（例えば、増幅又は減衰させる）ように構成され得る。アナログスケーリングユニット１－１０５は、アナログプロセッサ１－１０４の後にアナログ信号をスケーリングするように構成され得る。アナログスケーリングユニットは、とりわけ、電圧増幅器、電流増幅器、電力増幅器、トランスインピーダンス増幅器、相互コンダクタンス増幅器、電圧減衰器、電流減衰器及び電力減衰器を含む任意の適切なタイプの制御可能な増幅器又は減衰器を含み得る。以下にさらに詳細に記載されるように、フォトニックアナログプロセッサでは、アナログスケーリングユニットは、とりわけ、上述のアナログスケーリングユニットの１つ、光増幅器又は可変利得レーザであり得る。図１－７Ｂの例では、アナログスケーリングユニット１－１０３は、複数の増幅器又は減衰器１－７０２を含む。コントローラ１－１２０は、これらのデバイスの利得を設定する。（利得は、本明細書では、利得が１を超えるか又は１未満であるかに応じて増幅又は減衰を示すために言及される）。
【0160】
図１－８は、一部の実施形態による、数学的演算を行う方法の一例を示すフローチャートである。一部の実施形態では、アクセラレータ１－７００（図１－７Ａ）は、方法１－８００を行い得る（ただし、他の適切なアクセラレータが使用され得る）。方法１－８００のステップは、図１－８に示された順序又は他の適切な順序で行われ得ることを理解されたい。
【0161】
ステップ１－８０１では、アクセラレータ１－７００は、入力データセットを受け取る。例えば、図１－２Ｂを再び参照すると、アクセラレータは、行列Ｂのエントリを受け取り得る。
【0162】
ステップ１－８０２では、アクセラレータ１－７００は、ステップ１－８０１で受け取った入力データセットに基づいて複数の入力アナログ信号を生成する。図１－７Ａを再び参照すると、一部の実施形態では、ステップ１－８０４の生成は、ＤＡＣユニット１－１０２を使用して入力データセットをアナログ信号に変換することを伴う。
【0163】
ステップ１－８０４では、コントローラ１－１２０は、１つ又は複数のスケーリングファクタを決定する。上記の通り、１つ又は複数のスケーリングファクタは、一部の実施形態では、パラメータのセット及び入力データセットに基づいて決定され得る。例えば、スケーリングファクタは、パラメータのセットの統計値及び入力データセットの統計値に基づいて決定され得る。代替的に、スケーリングファクタは、パラメータのセットの統計値及び入力データセットの統計値に関する仮定に基づいて決定され得る。一部の実施形態では、２つのスケーリングファクタ（１つは、アナログスケーリングユニット１－１０３のためのものであり、１つは、アナログスケーリングユニット１－１０５のためのものである）が決定され得る。
【0164】
上記の通り、数値表現を用いて行われる計算の精度を最大化する最適利得値が存在し得る。最適利得は、一部の実施形態では、事前に分かっていない場合があるが、利得は、訓練プロシージャの一部として学習され得る。図１－９Ａは、利得の関数として、画像分類タスクを行うニューラルネットワークの精度（パーセンテージで表される）を示すプロットである。図に示されるように、訓練プロシージャの一部として学習され得る、精度を最大化する最適利得が存在する。一部の実施形態では、この最適条件は、方法１－８００を行う前に計算され得、最適利得を示す情報は、方法１－８００中に取り出されるようにメモリ又はルックアップテーブルに保存され得る。
【0165】
ステップ１－８０６では、コントローラ１－１２０は、ステップ１－８０６で決定された１つ又は複数のスケーリングファクタに基づいて、アナログスケーリングユニット１－１０３の利得及び／又はアナログスケーリングユニット１－１０５の利得を設定する。
【0166】
ステップ１－８０８では、アナログスケーリングユニット１－１０３は、１つ又は複数のスケーリングファクタに基づいて、ＤＡＣユニット１－１０２によって生成された入力アナログ信号を増幅又は減衰させる。上述の通り、これは、信号分布をより厳密にＡＤＣのダイナミックレンジに合致させ得る。
【0167】
ステップ１－８１０では、コントローラ１－１２０は、アナログプロセッサ１－１０４をプログラムする。より具体的には、コントローラ１－１２０は、パラメータのセットに基づいて（例えば、行列Ａのパラメータに基づいて）アナログプロセッサ１－１０４をプログラムする。アナログプロセッサをプログラムすることは、図１－２Ａ及び図１－３に関連して上記に記載したように、パラメータに基づいてアナログプロセッサの特定の特性を設定することを伴い得る。
【0168】
ステップ１－８１２では、アナログプロセッサ１－１０４は、複数の入力アナログ信号及びステップ１－８１０でアナログプロセッサがプログラムされたパラメータのセットに基づいて複数の出力アナログ信号を生成する。これは、一部の実施形態では、行列乗算又は畳み込みを行うことを伴い得る。図１－３の例の場合と同様に、演算は、行列分解を用いて行われ得る。
【0169】
ステップ１－８１４では、アクセラレータ１－７００は、ステップ１－８０６で決定された利得又は減衰係数を用いて、ＤＡＣユニット１－１０２によって出力されたアナログ信号を増幅又は減衰させる。増幅又は減衰は、アナログスケーリングユニット１－１０５を用いて行われ得る。一部の実施形態では、ステップ１－８０８及び１－８１４の一方のみが行われる。すなわち、信号は、アナログプロセッサ１－１０４を通過する前又は後にのみ増幅又は減衰される。他の実施形態では、両方のステップが行われる。
【0170】
ステップ１－８１６では、アクセラレータ１－７００は、ステップ１－８１４で得られた複数の出力アナログ信号に基づいて出力データセットを生成する。一部の実施形態では、ステップ１－８１６の生成は、出力アナログ信号をＡＤＣユニット１－１０６に通すことを伴う。
【0171】
本発明者らは、一部の実施形態では、（例えば、マルチパス）ニューラルネットワークモデルの利得又は減衰係数を層ごとに異ならせることが有益である場合があることを理解した。実際、本発明者らは、低精度固定小数点表現の誤差が層に依存し得ることを理解した。図１－９Ｂは、低精度固定小数点表現に関連した平均二乗誤差がニューラルネットワークの３つの異なる層にわたって利得の関数としてどのように変動するかをプロットする。平均二乗誤差は、ＦＰ３２表現に対して計算される。この特定の例では、利得を２に設定することにより、第２の層の平均二乗誤差が最小化され、利得を４に設定することにより、第３の層の平均二乗誤差が最小化され、利得を６に設定することにより、第４の層の平均二乗誤差が最小化される。これは、主に、ニューラルネットワークモデルの異なる層における変化するデータ分布によって生じる。したがって、一部の実施形態では、利得は、層ごとに異なり得る。さらに、利得は、層内の行列のタイル（ただし、これらに限定されない）を含む、プロセッサに割り当てられたネットワークの任意の適切なサブ部分間で異なり得る。
【0172】
図１－１０のアクセラレータは、図１－２Ａのアクセラレータに関連して記載した態様と、図１－７Ａのアクセラレータに関連して記載した態様とを組み合わせる。アクセラレータ１－１０００は、ＤＡＣユニット１－１０２、アナログスケーリングユニット１－１０３、アナログプロセッサ１－１０４、アナログスケーリングユニット１－１０５、ＡＤＣユニット１－１０６、デジタルスケーリングユニット１－１０８、デジタル累算ユニット１－１１０及びコントローラ１－１２０を含む。アクセラレータ１－１０００は、図１－２Ａに関連して記載したように、アナログプロセッサ１－１０４を通る複数のパスを行うように構成され、且つ図１－７Ａに関連して記載したように増幅又は減衰を行うようにも構成される。図１－１０のコンポーネント及び任意選択的に他のコンポーネントは、本明細書では、まとめて「回路」と呼ばれる。
【0173】
図１－１１は、一部の実施形態による、数学的演算を行う方法の一例を示すフローチャートである。方法１－１１００は、アクセラレータ１－１０００（図１－１０）を用いて行われ得る（ただし、他の適切なアクセラレータが使用され得る）。方法１－１１００は、方法１－８００のステップの幾つかをさらに含むが、方法１－３００に類似する。
Ｖ．光学アナログ・デジタル行列プロセッサの例
本発明者らは、光信号を使用する特定のクラスのアナログプロセッサを開発した。本発明者らは、光が進んでいる媒体内の光の速度で光信号が進むため、電気システムの場合よりも、レイテンシが限界よりはるかに少ないことを理解した。加えて、光信号が進む距離を長くすることにより、実質的に電力の損失がなく、電気信号を使用した場合に実現不可能な新しいトポロジ及びプロセッサレイアウトが開拓される。したがって、一部の実施形態では、フォトニックプロセッサは、アクセラレータの一部として使用され得る。
Ｖ．光学アナログ・デジタル行列プロセッサの例
本発明者らは、光信号を使用する特定のクラスのアナログプロセッサを開発した。本発明者らは、光が進んでいる媒体内の光の速度で光信号が進むため、電気システムの場合よりも、レイテンシが限界よりはるかに少ないことを理解した。加えて、光信号が進む距離を長くすることにより、実質的に電力の損失がなく、電気信号を使用した場合に実現不可能な新しいトポロジ及びプロセッサレイアウトが開拓される。したがって、一部の実施形態では、フォトニックプロセッサは、アクセラレータの一部として使用され得る。
【0174】
上記に記載した技術の何れかは、フォトニックプロセッサを含むアクセラレータに適用され得る。一部の実施形態による、このようなアクセラレータの一例が図１－１２に示される。アクセラレータ１－１２００は、ＤＡＣユニット１－１０２、１つ又は複数のレーザ１－１２５０、光学エンコーダ１－１２０１、光学スケーリングユニット１－１２０３、フォトニックプロセッサ１－１２０４、光学スケーリングユニット１－１２０５、光受信器１－１２０７、電子アナログスケーリングユニット１－１０５、ＡＤＣユニット１－１０６、デジタルスケーリングユニット１－１０８、デジタル累算ユニット１－１１０及びコントローラ１－１２０を含む。光信号を使用するにも関わらず、アクセラレータ１－１２００は、アクセラレータ１－１００（図１－２Ａ）に類似した様式、アクセラレータ１－７００（図１－７Ａ）に類似した様式、アクセラレータ１－１０００（図１－１０）に類似した様式又はこれらのアクセラレータの任意の適切な組み合わせで動作するように構成され得る。フォトニックプロセッサ１－１２０４は、光学領域内であることを除き、アナログプロセッサ１－１０４（図１－２Ａ及び図１－７Ａ）によって行われる数学的演算に類似した数学的演算を行うように設計され得る。フォトニックプロセッサの例は、以下にさらに詳細に記載される。図１－１２のコンポーネント（光学的又は電子的を問わず）及び任意選択的に他のコンポーネントは、本明細書では、まとめて「回路」と呼ばれる。
【0175】
ＤＡＣユニット１－１０２、電子アナログスケーリングユニット１－１０５、ＡＤＣユニット１－１０６、デジタルスケーリングユニット１－１０８及びデジタル累算ユニット１－１１０は、図１－２Ａ及び図１－７Ａに関連して記載した特性に類似した特性を有する。
【0176】
レーザ１－１２５０は、光学エンコーダ１－１２０１に基準光信号を提供する。一部の実施形態では、コントローラ１－１２０は、レーザの出力電力を制御し得る。光学エンコーダ１－１２０１は、ＤＡＣユニット１－１０２から受け取ったアナログ信号を、フォトニックプロセッサ１－１２０４によって処理される光学的に符号化された信号に変換するように構成される。一部の実施形態では、光信号は、光パルスの振幅及び位相として、関連するビットストリングの値及び符号を表す。一部の実施形態では、位相は、それぞれ正及び負の値を表す、零位相シフト又はπ位相シフトの二値選択に限定され得る。実施形態は、実入力ベクトル値に限定されない。複素ベクトル成分は、例えば、光信号を符号化する際、３つ以上の位相値を用いて表され得る。
【0177】
アナログスケーリングユニット１－１０３（図１－７Ａ）に類似して、光学スケーリングユニット１－１２０３は、光学エンコーダ１－１２０１によって生成された光入力信号をスケーリングすることにより、より厳密にＡＤＣのダイナミックレンジに合致するように構成され得る。さらに、光学スケーリングユニット１－１２０５は、プロセッサ１－１２０４の光出力をスケーリングするように構成され得る。図１－７Ａの場合のように、アナログスケーリングユニット１－１０５は、受け取った電気出力をスケーリングすることにより、より厳密にＡＤＣのダイナミックレンジに合致するように構成され得る。一部の実施形態では、アナログスケーリングユニット１－１０５は、トランスインピーダンス増幅器を用いて実装される。追加的又は代替的に、信号分布は、レーザの出力電力に基づいて、ＡＤＣのダイナミックレンジにより厳密に合致するように調節され得る。事実上、光増幅媒体を含むレーザが増幅器として利用され得る。図１－１２の例は、光学スケーリングユニット１－１２０３、光学スケーリングユニット１－１２０５及び電気アナログスケーリングユニット１－１０５を含むが、他の実施形態は、これらのユニットのサブセットのみを含み得ることを理解されたい。一部の実施形態では、増幅又は減衰は、ＡＤＣへの経路に沿った何れの箇所でも行われ得るため、アクセラレータ１－１２００は、以下の光増幅器：レーザ１－１２５０、光学スケーリングユニット１－１２０３及び光学スケーリング１－１２０５の任意の組み合わせを使用して、複数の増幅された出力光信号を生成する。
【0178】
光受信器１－１２０７は、光信号を電気信号に変換するように構成される。例えば、光受信器１－１２０７は、ｐｎ接合フォトダイオード、ｐｉｎ接合フォトダイオード、アバランシェフォトダイオード又はフォトトランジスタなどの複数の光検出器を含み得る。一部の実施形態では、光検出器は、ゲルマニウムフォトダイオードを含む。
【0179】
図１－２Ａの場合と同様に、デジタルスケーリングユニット１－１０８は、部分出力データセットをスケーリングするように構成され得、デジタル累算ユニット１－１１０は、スケーリングされた部分出力データセットを累算するように構成され得る。
【0180】
フォトニックプロセッサ１－１２０４は、多数の方法の何れかで実装され得る。アナログプロセッサ１－１０４に関連して記載したように、フォトニックプロセッサ１－１２０４は、行列分解に基づいて行列演算を行うように設計され得る（その例が以下に提供される）。重み行列を符号化するために異なるプロセッサアーキテクチャが使用され得る。一部の実施形態では、これは、光変調器などのプログラマブルフォトニックデバイスによって達成され得る。光変調器の例は、リング変調器及びディスク変調器を含む光共振変調器である。別の例は、フランツ・ケルディッシュ変調器である。一部の実施形態では、行列のパラメータに基づいてフォトニックプロセッサをプログラムすることは、プログラマブルフォトニックデバイスの光学的特性を設定することを伴う。例えば、光共振器をプログラムすることは、共振器の共振周波数をプログラムすることを伴う場合があり、フランツ・ケルディッシュ変調器をプログラムすることは、変調器の吸収をプログラムすることを伴う場合がある。
【0181】
ここで、フォトニックプロセッサの他の実装形態を述べる。
図２－１は、一部の実施形態による、アクセラレータ１－１２００のコンポーネントの一部を実装するために使用され得るフォトニック処理システム２－１００を示す。フォトニック処理システム２－１００は、光学エンコーダ２－１０１、フォトニックプロセッサ２－１０３、光受信器２－１０５及びコントローラ２－１０７を含む。光学エンコーダ２－１００は、光学エンコーダ１－１２０１（図１－１２）として機能し、フォトニックプロセッサ２－１０３は、フォトニックプロセッサ１－１２０４として機能し、光受信器２－１０５は、光受信器１－１２０７として機能し、コントローラ２－１０７は、コントローラ１－１２０として機能する。図２－１には示されないが、一部の実施形態では、光学アナログスケーリングユニットは、光学エンコーダ２－１０１とフォトニックプロセッサ２－１０３との間に挿入され得る。追加的又は代替的に、光学アナログスケーリングユニットは、フォトニックプロセッサ２－１０３と光受信器２－１０５との間に挿入され得る。
図２－１は、一部の実施形態による、アクセラレータ１－１２００のコンポーネントの一部を実装するために使用され得るフォトニック処理システム２－１００を示す。フォトニック処理システム２－１００は、光学エンコーダ２－１０１、フォトニックプロセッサ２－１０３、光受信器２－１０５及びコントローラ２－１０７を含む。光学エンコーダ２－１００は、光学エンコーダ１－１２０１（図１－１２）として機能し、フォトニックプロセッサ２－１０３は、フォトニックプロセッサ１－１２０４として機能し、光受信器２－１０５は、光受信器１－１２０７として機能し、コントローラ２－１０７は、コントローラ１－１２０として機能する。図２－１には示されないが、一部の実施形態では、光学アナログスケーリングユニットは、光学エンコーダ２－１０１とフォトニックプロセッサ２－１０３との間に挿入され得る。追加的又は代替的に、光学アナログスケーリングユニットは、フォトニックプロセッサ２－１０３と光受信器２－１０５との間に挿入され得る。
【0182】
フォトニック処理システム２－１００は、例えば、外部プロセッサ（例えば、ＣＰＵ）から、入力ビットストリングの群によって表される入力ベクトルを受け取り、出力ビットストリングの群によって表される出力ベクトルを生じさせる。例えば、入力ベクトルがｎ次元ベクトルである場合、入力ベクトルは、ｎ個の別個のビットストリングによって表すことができ、各ビットストリングは、ベクトルの各成分を表す。入力ビットストリングは、外部プロセッサから電気又は光信号として受け取られ得、出力ビットストリングは、外部プロセッサに電気又は光信号として送信され得る。一部の実施形態では、コントローラ２－１０７は、必ずしも各プロセス反復後に出力ビットストリングを出力しない。代わりに、コントローラ２－１０７は、１つ又は複数の出力ビットストリングを使用して、フォトニック処理システム２－１００のコンポーネントを通して供給される新しい入力ビットストリームを決定し得る。一部の実施形態では、出力ビットストリング自体が、フォトニック処理システム２－１００によって実施されるプロセスの次の反復のための入力ビットストリングとして使用され得る。他の実施形態では、複数の出力ビットストリームは、次の入力ビットストリングを決定するために様々な方法で結合される。例えば、１つ又は複数の出力ビットストリングが次の入力ビットストリングの決定の一部として合計され得る。
【0183】
光学エンコーダ２－１０１は、フォトニックプロセッサ２－１０３に送信されるｎ個の別個の光パルスを出力する。光学エンコーダ２－１０１の各出力は、フォトニックプロセッサ２－１０３の単一の入力に１対１結合される。一部の実施形態では、光学エンコーダ２－１０１は、フォトニックプロセッサ２－１０３と同じ基板上に配置され得る（例えば、光学エンコーダ２－１０１及びフォトニックプロセッサ２－１０３は、同じチップ上にある）。このような実施形態では、光信号は、光学エンコーダ２－１０１からフォトニックプロセッサ２－１０３にシリコンフォトニック導波路などの導波路で送信され得る。他の実施形態では、光学エンコーダ２－１０１は、フォトニックプロセッサ２－１０３とは別の基板上に配置され得る。このような実施形態では、光信号は、光学エンコーダ２－１０１からフォトニックプロセッサ１０３に光ファイバで送信され得る。
【0184】
フォトニックプロセッサ２－１０３は、入力ベクトルと行列Ｍの乗算を行う。以下に詳細に記載されるように、行列Ｍは、特異値分解（ＳＶＤ）及びユニタリ行列分解の組み合わせを用いて、３つの行列に分解され得る。一部の実施形態では、ユニタリ行列分解は、ＱＲ分解のギブンス回転に類似した演算を用いて行われる。例えば、ハウスホルダ分解と組み合わせてＳＶＤが使用され得る。３つの構成要素部分への行列Ｍの分解は、コントローラ２－１０７によって行われ得、各構成要素部分は、フォトニックプロセッサ２－１０３の一部によって実施され得る。一部の実施形態では、フォトニックプロセッサ２－１０３は、３つの部分：第１の行列乗算に相当する、入力光パルスのアレイに対する変換を実施するように構成された可変ビームスプリッタ（ＶＢＳ）の第１のアレイ（例えば、図２－３の第１の行列モジュール２－３０１を参照されたい）と、第１のアレイから受け取った各光パルスの強度及び／又は位相を調節するように構成された制御可能な光学素子の群であって、上記調節は、対角行列による第２の行列乗算に相当する、制御可能な光学素子の群（例えば、図２－３の第２の行列モジュール２－３０３を参照されたい）と、制御可能な電気光学素子の群から受け取った光パルスに対する変換を実施するように構成されたＶＢＳの第２のアレイであって、上記変換は、第３の行列乗算に相当する、ＶＢＳの第２のアレイ（例えば、図３の第３の行列モジュール２－３０５を参照されたい）とを含む。
【0185】
フォトニックプロセッサ２－１０３は、光受信器２－１０５に送信されるｎ個の別個の光パルスを出力する。フォトニックプロセッサ２－１０３の各出力は、光受信器２－１０５の単一の入力に１対１結合される。一部の実施形態では、フォトニックプロセッサ２－１０３は、光受信器２－１０５と同じ基板上に配置され得る（例えば、フォトニックプロセッサ２－１０３及び光受信器２－１０５は、同じチップ上にある）。このような実施形態では、光信号は、フォトニックプロセッサ２－１０３から光受信器２－１０５にシリコンフォトニック導波路で送信され得る。他の実施形態では、フォトニックプロセッサ２－１０３は、光受信器２－１０５とは別の基板上に配置され得る。このような実施形態では、光信号は、フォトニックプロセッサ１０３から光受信器２－１０５に光ファイバで送信され得る。
【0186】
光受信器２－１０５は、フォトニックプロセッサ２－１０３からｎ個の光パルスを受け取る。その後、各光パルスは、電気信号に変換される。一部の実施形態では、各光パルスの強度及び位相は、光受信器内の光検出器によって測定される。その後、これらの測定値を表す電気信号がコントローラ２－１０７に出力される。
【0187】
コントローラ２－１０７は、メモリ２－１０９と、光学エンコーダ２－１０１、フォトニックプロセッサ２－１０３及び光受信器２－１０５を制御するためのプロセッサ２－１１１とを含む。メモリ２－１０９は、入力及び出力ビットストリング並びに光受信器２－１０５からの測定結果を保存するために使用され得る。メモリ２－１０９は、プロセッサ２－１１１によって実行されると、光学エンコーダ２－１０１を制御し、行列分解アルゴリズムを行い、フォトニックプロセッサ１０３のＶＢＳを制御し、且つ光受信器２－１０５を制御する実行可能命令も保存する。メモリ２－１０９は、光受信器２－１０５によって行われた測定によって決定された１つ又は複数の出力ベクトルの群に基づいて光学エンコーダに送る新しい入力ベクトルをプロセッサ２－１１１に決定させる実行可能命令も含み得る。このように、コントローラ２－１０７は、フォトニックプロセッサ２－１０３の設定を調節し、且つ光受信器２－１０５からの検出情報を光学エンコーダ２－１０１に戻るように供給することにより、入力ベクトルが複数の行列と乗算される反復プロセスを制御し得る。したがって、フォトニック処理システム２－１００によって外部プロセッサに送信される出力ベクトルは、単なる単一の行列乗算ではなく、複数の行列乗算の結果であり得る。
【0188】
一部の実施形態では、行列は、単一のパスを使用してフォトニックプロセッサで符号化されるには大き過ぎる場合がある。このような状況では、大規模行列の一部分がフォトニックプロセッサにおいて符号化され得、乗算プロセスが大規模行列の上記単一の部分に対して行われ得る。その第１の演算の結果がメモリ２－１０９に保存され得る。次に、大規模行列の第２の部分がフォトニックプロセッサにおいて符号化され得、第２の乗算プロセスが行われ得る。大規模行列のこの「チャンキング」は、乗算プロセスが大規模行列の全ての部分に対して行われるまで続き得る。次に、メモリ２－１０９に保存され得る複数の乗算プロセスの結果は、入力ベクトルと大規模行列の乗算の最終結果を形成するために結合され得る。
【0189】
他の実施形態では、出力ベクトルの収集挙動のみが外部プロセッサによって使用される。このような実施形態では、複数の出力ベクトルの平均又は最大値／最小値などの収集結果のみが外部プロセッサに送信される。
Ａ．光学エンコーダ
図２－２を参照すると、光学エンコーダは、一部の実施形態によれば、少なくとも１つの光源２－２０１、電力ツリー２－２０３、振幅変調器２－２０５、位相変調器２－２０７、振幅変調器２－２０５と関連付けられたデジタル・アナログ変換器（ＤＡＣ）２－２０９及び位相変調器２－２０７と関連付けられたＤＡＣ２－２１１を含む。ＤＡＣ２－２０９及び２－２１１は、ＤＡＣユニット１－１０２（図１－１２）の一部であり得る。振幅変調器２－２０５及び位相変調器２－２０７は、図２－２では、ｎ個の入力及びｎ個の出力（入力及び出力のそれぞれは、例えば、導波路である）を有する単一のブロックとして示されているが、一部の実施形態では、各導波路は、光学エンコーダがｎ個の振幅変調器及びｎ個の位相変調器を含むように、それぞれの振幅変調器及びそれぞれの位相変調器を含み得る。また、各振幅及び位相変調器に対して個々のＤＡＣが存在し得る。一部の実施形態では、各導波路に関連付けられた振幅変調器及び別個の位相変調器を有する代わりに、単一の変調器を用いて振幅情報及び位相情報の両方を符号化し得る。単一の変調器を使用して、このような符号化を行うことは、各光パルスの振幅及び位相の両方を正確に調整する能力を制限するが、光パルスの振幅及び位相の両方の正確な調整を必要としない幾つかの符号化スキームが存在する。このようなスキームは、本明細書において後に説明される。
Ａ．光学エンコーダ
図２－２を参照すると、光学エンコーダは、一部の実施形態によれば、少なくとも１つの光源２－２０１、電力ツリー２－２０３、振幅変調器２－２０５、位相変調器２－２０７、振幅変調器２－２０５と関連付けられたデジタル・アナログ変換器（ＤＡＣ）２－２０９及び位相変調器２－２０７と関連付けられたＤＡＣ２－２１１を含む。ＤＡＣ２－２０９及び２－２１１は、ＤＡＣユニット１－１０２（図１－１２）の一部であり得る。振幅変調器２－２０５及び位相変調器２－２０７は、図２－２では、ｎ個の入力及びｎ個の出力（入力及び出力のそれぞれは、例えば、導波路である）を有する単一のブロックとして示されているが、一部の実施形態では、各導波路は、光学エンコーダがｎ個の振幅変調器及びｎ個の位相変調器を含むように、それぞれの振幅変調器及びそれぞれの位相変調器を含み得る。また、各振幅及び位相変調器に対して個々のＤＡＣが存在し得る。一部の実施形態では、各導波路に関連付けられた振幅変調器及び別個の位相変調器を有する代わりに、単一の変調器を用いて振幅情報及び位相情報の両方を符号化し得る。単一の変調器を使用して、このような符号化を行うことは、各光パルスの振幅及び位相の両方を正確に調整する能力を制限するが、光パルスの振幅及び位相の両方の正確な調整を必要としない幾つかの符号化スキームが存在する。このようなスキームは、本明細書において後に説明される。
【0190】
光源２－２０１は、任意の適切なコヒーレント光源であり得る。一部の実施形態では、光源２－２０１は、ダイオードレーザ又は垂直共振器面発光レーザ（ＶＣＳＥＬ：ｖｅｒｔｉｃａｌ－ｃａｖｉｔｙ ｓｕｒｆａｃｅ ｅｍｉｔｔｉｎｇ ｌａｓｅｒ）であり得る。一部の実施形態では、光源２－２０１は、１０ｍＷを超える、２５ｍＷを超える、５０ｍＷを超える又は７５ｍＷを超える出力電力を有するように構成される。一部の実施形態では、光源２－２０１は、１００ｍＷを下回る出力電力を有するように構成される。光源２－２０１は、１つ又は複数の波長（例えば、Ｃバンド又はＯバンド）で光の連続波又は光のパルス（「光パルス」）を発するように構成され得る。光パルスの継続時間は、例えば、約１００ｐｓであり得る。
【0191】
光源２－２０１は、図２－２では、光学エンコーダの他のコンポーネントと同じ半導体基板上にあると示されているが、実施形態は、そのように限定されない。例えば、光源２－２０１は、光学エンコーダチップにエッジ接着又は面接着された別個のレーザパッケージングであり得る。代替的に、光源２－２０１は、完全にチップから離れていることができ、光パルスは、光ファイバ及び／又は格子結合器を介して光学エンコーダ２－１０１の導波路２－２０２に結合され得る。
【0192】
光源２－２０１は、２つの光源２－２０１ａ及び２－２０１ｂとして示されるが、実施形態は、そのように限定されない。一部の実施形態は、単一の光源を含み得る。３つ以上の光源を含み得る複数の光源２０１ａ～ｂを含むことは、光源の１つが故障した場合、余分を提供することができる。複数の光源を含むことは、フォトニック処理システム２－１００の耐用年数を延長し得る。複数の光源２－２０１ａ～ｂは、それぞれ光学エンコーダ２－１０１の導波路に結合され、その後、光パルスを各光源から電力ツリー２－２０３に向けるように構成された導波路結合器で結合され得る。このような実施形態では、１つの光源のみが任意の時点で使用される。
【0193】
一部の実施形態は、同じ波長の２つ以上の位相固定光源を同時に使用して、光学エンコーダシステムに入る光電力を増加させ得る。（例えば、導波路タップによって獲得された）２つ以上の光源のそれぞれからの光のごく一部が、ビート（ｂｅａｔ）誤差信号が測定され得るホモダイン検出器に向けられ得る。ベア（ｂｅａｒ）誤差信号を使用して、２つの光源間のあり得る位相ドリフトを決定し得る。ビート誤差信号は、例えば、一方の光源の出力を他方の光源の位相に位相固定する位相変調器を制御するフィードバック回路に供給され得る。位相固定は、Ｎ≧１のスレーブ光源が単一のマスタ光源に位相固定される、マスタ・スレーブスキームに一般化され得る。その結果は、光学エンコーダシステムが利用可能な合計Ｎ＋１の位相固定光源である。
【0194】
他の実施形態では、それぞれの別個の光源が異なる波長の光に関連付けられ得る。複数の波長の光を用いることにより、同じ光学ハードウェアを用いて複数の計算が同時に行われ得るように、幾つかの実施形態が多重化されることが可能となる。
【0195】
電力ツリー２－２０３は、光源２－２０１からの単一の光パルスを空間的に分離した光パルスのアレイに分割するように構成される。したがって、電力ツリー２－２０３は、１つの光入力及びｎ個の光出力を有する。一部の実施形態では、光源２－２０１からの光電力は、ｎ個の導波路に関連付けられたｎ個の光学モードに対して均等に分けられる。一部の実施形態では、電力ツリー２－２０３は、図２－８に示されるように、５０：５０ビームスプリッタ２－８０１のアレイである。電力ツリー２－２０３の「深度」の数は、出力の導波路の数に依存する。ｎ個の出力モードを有する電力ツリーの場合、電力ツリー２－２０３の深度は、ｃｅｉｌ（ｌｏｇ２（ｎ））である。図２－８の電力ツリー２－２０３は、３つのツリー深度のみを示す（ツリーの各層は、電力ツリー２－２０３の下部にラベルが付けられている）。各層は、２ｍ－１のビームスプリッタを含み、ｍは、層番号である。その結果、第１の層は、単一のビームスプリッタ２－８０１ａを有し、第２の層は、２つのビームスプリッタ２－８０１ｂ～２－８０１ｃを有し、第３の層は、４つのビームスプリッタ２－８０１ｄ～２－８０１ｇを有する。
【0196】
電力ツリー２－２０３は、エバネッセント導波路結合器として実装され得るカスケードビームスプリッタのアレイとして示されているが、１つの光パルスを複数の空間的に分離した光パルスに変換する任意の光学デバイスが使用され得るため、実施形態は、上記のように限定されない。例えば、電力ツリー２－２０３は、１つ又は複数のマルチモード干渉計（ＭＭＩ：ｍｕｌｔｉｍｏｄｅ ｉｎｔｅｒｆｅｒｏｍｅｔｅｒ）を用いて実装され得、この場合、層の幅及び深度を規定する式は、適切に修正される。
【0197】
どのような種類の電力ツリー２－２０３が使用されようと、分割比がｎ個の出力モード間で正確に均等であるような電力ツリー２－２０３を作ることは、不可能ではないにせよ、難しい可能性が高い。したがって、電力ツリーによって出力されたｎ個の光パルスの等しくない強度を補正するために、振幅変調器の設定に調節が行われ得る。例えば、最低光電力を有する導波路は、フォトニックプロセッサ２－１０３に送信される何れのパルスに対しても最大電力として設定され得る。したがって、振幅に対する変調が、情報を光パルスに符号化するために行われることに加えて、最大電力を超える電力を有する何れの光パルスも、振幅変調器２－２０５により、より低い電力を有するように変調され得る。ｎ個の出力モードのそれぞれにおいて、位相変調器も配置され得、これを用いて、全ての出力信号が同じ位相を有するように電力ツリー２－２０３の各出力モードの位相を調節し得る。
【0198】
代替的又は追加的に、電力ツリー２－２０３は、電力ツリーの各ビームスプリッタの分割比が電力ツリー２－２０３の出力において実質的に等しい強度パルスを生じさせるように調整され得る、１つ又は複数のマッハツェンダー干渉計（ＭＺＩ：Ｍａｃｈ－Ｚｅｈｎｄｅｒ Ｉｎｔｅｒｆｅｒｏｍｅｔｅｒ）を使用して実装され得る。
【0199】
振幅変調器２－２０５は、それぞれの入力ビットストリングに基づいて、電力ツリー２－２０３から受け取った各光パルスの振幅を修正するように構成される。振幅変調器２－２０５は、可変減衰器又はＤＡＣ２－２０９（これは、コントローラ２－１０７によってさらに制御され得る）によって制御される他の適切な振幅変調器であり得る。幾つかの振幅変調器が電気通信用途で知られており、一部の実施形態で使用され得る。一部の実施形態では、可変ビームスプリッタが振幅変調器２－２０５として使用され得、この場合、可変ビームスプリッタの１つの出力のみが保持され、他の出力は、廃棄又は無視される。一部の実施形態で使用され得る振幅変調器の他の例には、進行波変調器、共振器ベースの変調器、フランツ・ケルディッシュ変調器、プラズモンベースの変調器、２Ｄ材料ベースの変調器及びナノ光電気機械スイッチ（ＮＯＥＭＳ：ｎａｎｏ－ｏｐｔｏ－ｅｌｅｃｔｒｏ－ｍｅｃｈａｎｉｃａｌ ｓｗｉｔｃｈ）が含まれる。
【0200】
位相変調器２－２０７は、それぞれの入力ビットストリングに基づいて、電力ツリー２－２０３から受け取った各光パルスの位相を修正するように構成される。位相変調器は、熱光学移相器又は２－２１１（これは、コントローラ２－１０７によってさらに制御され得る）によって電気的に制御され得る他の適切な移相器であり得る。
【0201】
図２－２は、振幅変調器２－２０５及び位相変調器２－２０７を２つの別個のコンポーネントとして示すが、これらは、光パルスの振幅及び位相の両方を制御する単一素子に結合され得る。しかし、光パルスの振幅及び位相を別々に制御することに対する利点がある。すなわち、クラマース・クローネニッヒ（Ｋｒａｍｅｒｓ－Ｋｒｏｎｅｎｉｇ）の関係式を用いた振幅シフト及び位相シフト間の関連性により、任意の振幅シフトに関連付けられた位相シフトが存在する。光パルスの位相を正確に制御するために、振幅変調器２－２０５によって生じる位相シフトは、位相変調器２－２０７を用いて相殺されるべきである。例として、光学エンコーダ２－１０１を出る光パルスの全振幅は、Ａ＝ａ０ａ１ａ２であり、光学エンコーダを出る光パルスの全位相は、θ＝Δθ＋Δφ＋φであり、式中、ａ０は、（変調器の入力において零位相を仮定した）入力光パルスの入力強度であり、ａ１は、振幅変調器２－２０５の振幅減衰であり、Δθは、振幅を変調する間に振幅変調器２－２０５によって与えられる位相シフトであり、Δφは、位相変調器２－２０７によって与えられる位相シフトであり、ａ２は、位相変調器２－２０９を通過する光パルスに関連付けられた減衰であり、φは、光信号の伝搬により光信号に与えられる位相である。したがって、光パルスの振幅及び位相の設定は、２つの独立した決定ではない。むしろ、特定の振幅及び位相を光学エンコーダ２－１０１から出力された光パルスに正確に符号化するために、振幅変調器２－２０５及び位相変調器２－２０７の両方の設定が両方の設定のために考慮されるべきである。
【0202】
一部の実施形態では、光パルスの振幅は、ビットストリング値に直接関係する。例えば、高振幅パルスは、高ビットストリング値に対応し、低振幅パルスは、低ビットストリング値に対応する。光パルスの位相は、ビットストリング値が正であるか又は負であるかを符号化する。一部の実施形態では、光学エンコーダ２－１０１によって出力される光パルスの位相は、１８０度（πラジアン）離れた２つの位相から選択され得る。例えば、正のビットストリング値は、零度位相シフトを用いて符号化され得、負のビットストリング値は、１８０度（πラジアン）位相シフトを用いて符号化され得る。一部の実施形態では、ベクトルは、複素数値であることが意図され、したがって、光パルスの位相は、０～２πの間の２つのみの値よりも多い値から選択される。
【0203】
一部の実施形態では、コントローラ２－１０７は、入力ビットストリングと、出力振幅及び出力位相を振幅変調器２－２０４及び位相変調器２－２０７によって与えられる振幅及び位相にリンクさせる上記の式とに基づいて、振幅変調器２－２０５及び位相変調器２－２０７の両方によって適用される振幅及び位相を決定する。一部の実施形態では、コントローラ２－１０７は、メモリ２－１０９内において、振幅変調器２－２０５及び位相変調器２－２０７を駆動するデジタル値のテーブルを保存し得る。一部の実施形態では、通信時間的レイテンシ及び電力消費を減少させるために、メモリは、これらの変調器に極めて近接して配置され得る。
【0204】
振幅変調器２－２０５に関連付けられ、且つ通信可能に結合されたＤＡＣ２－２０９は、コントローラ２－１０７からデジタル駆動値を受け取り、振幅変調器２－２０５を駆動するアナログ電圧にデジタル駆動値を変換する。同様に、位相変調器２－２０７に関連付けられ、且つ通信可能に結合されたＤＡＣ２－２１１は、コントローラ２－１０７からデジタル駆動値を受け取り、位相変調器２－２０７を駆動するアナログ電圧にデジタル駆動値を変換する。一部の実施形態では、ＤＡＣは、振幅変調器内で所望の消光比（例えば、上記の特定の位相変調器を使用して物理的に実施可能な最高消光比）及び位相変調器内で所望の位相シフト範囲（例えば、０～２πのフルレンジをカバーする位相シフト範囲）を達成するのに十分に高いレベルにアナログ電圧を増幅させる増幅器を含み得る。ＤＡＣ２－２０９及びＤＡＣ２－２１１は、図２－２において、光学エンコーダ２－１０１のチップ内及び／又は上に位置するように示されているが、一部の実施形態では、ＤＡＣ２－２０９及び２－２１１は、導電性トレース及び／又はワイヤを用いて、依然として振幅変調器２－２０５及び位相変調器２－２０７にそれぞれ通信可能に結合されながら、チップから離れて配置され得る。
【0205】
振幅変調器２－２０５及び位相変調器２－２０７による変調後、ｎ個の光パルスが光学エンコーダ２－１０１からフォトニックプロセッサ２－１０３に送信される。
Ｂ．フォトニックプロセッサ
図２－３を参照すると、フォトニックプロセッサ２－１０３は、ｎ個の入力光パルスによって表される入力ベクトルに対して行列乗算を実施し、３つの主要コンポーネント：第１の行列モジュール２－３０１、第２の行列モジュール２－３０３及び第３の行列モジュール２－３０５を含む。一部の実施形態では、以下により詳細に述べるように、第１の行列モジュール２－３０１及び第３の行列モジュール２－３０５は、入力ベクトルからのｎ個の入力光パルスを出力ベクトルに変換するように構成されたプログラマブルで再構成可能な可変ビームスプリッタ（ＶＢＳ）の相互接続アレイを含み、これらのベクトルの成分は、各光パルスの振幅及び位相によって表される。一部の実施形態では、第２の行列モジュール２－３０３は、電気光学素子の群を含む。
Ｂ．フォトニックプロセッサ
図２－３を参照すると、フォトニックプロセッサ２－１０３は、ｎ個の入力光パルスによって表される入力ベクトルに対して行列乗算を実施し、３つの主要コンポーネント：第１の行列モジュール２－３０１、第２の行列モジュール２－３０３及び第３の行列モジュール２－３０５を含む。一部の実施形態では、以下により詳細に述べるように、第１の行列モジュール２－３０１及び第３の行列モジュール２－３０５は、入力ベクトルからのｎ個の入力光パルスを出力ベクトルに変換するように構成されたプログラマブルで再構成可能な可変ビームスプリッタ（ＶＢＳ）の相互接続アレイを含み、これらのベクトルの成分は、各光パルスの振幅及び位相によって表される。一部の実施形態では、第２の行列モジュール２－３０３は、電気光学素子の群を含む。
【0206】
入力光パルスをフォトニックプロセッサ２－１０３に通すことにより、入力ベクトルと乗算される行列は、Ａと呼ばれる。行列Ａは、フォトニックプロセッサ２－１０３によって実施されるべき行列としてコントローラ２－１０７に知られている汎用ｍ×ｎである。そのため、コントローラ２－１０７は、行列Ａが３つの成分行列によって表されるように（Ａ＝ＶＴΣＵ、式中、Ｕ及びＶは、それぞれ実直交ｎ×ｎ及びｍ×ｍ行列であり（ＵＴＵ＝ＵＵＴ＝Ｉ及びＶＴＶ＝ＶＶＴ＝Ｉ）、Σは、実エントリを有するｍ×ｎ対角行列である）、特異値分解（ＳＶＤ）を使用して行列Ａを分解する。全ての式における上付き文字「Ｔ」は、関連する行列の転置を表す。行列のＳＶＤの決定は、既知であり、コントローラ２－１０７は、行列ＡのＳＶＤを決定するための任意の適切な技術を使用し得る。一部の実施形態では、行列Ａは、複素行列であり、この場合、行列Ａは、Ａ＝ＶＴΣＵに分解することができ、式中、Ｖ及びＵは、それぞれ複素ユニタリｎ×ｎ及びｍ×ｍ行列であり、Ｕ†Ｕ＝ＵＵ†＝Ｉ及びＶ†Ｖ＝ＶＶ†＝Ｉ）、Σは、実又は複素エントリを有するｍ×ｎ対角行列である。特異値の最大絶対値が１であるように、対角特異値の値もさらに正規化され得る。
【0207】
コントローラ２－１０７が行列Ａの行列Ｕ、Σ及びＶを決定すると、行列Ｕ及びＶが直交実行列である場合、制御部は、２つの直交行列Ｕ及びＶを一連の実数値ギブンス回転行列にさらに分解し得る。ギブンス回転行列Ｇ（ｉ，ｊ，θ）は、以下の式により、成分ごとに定義される。
【0208】
ｋ≠ｉ，ｊの場合、ｇｋｋ＝１
ｋ＝ｉ，ｊの場合、ｇｋｋ＝ｃｏｓ（θ）
ｇｉｊ＝－ｇｊｉ＝－ｓｉｎ（θ）
他の場合、ｇｋｉ＝０
式中、ｇｉｊは、行列Ｇのｉ番目の行及びｊ番目の列の要素を表し、θは、行列に関連付けられた回転角である。一般に、行列Ｇは、行列式１を有する任意の２×２ユニタリ行列（ＳＵ（２）群）であり、２つのパラメータによってパラメータ化される。一部の実施形態では、これらの２つのパラメータは、回転角θ及び別の位相値φである。それにも関わらず、行列Ｇは、角度又は位相以外の他の値により、例えば反射率／透過率により、又は（ＮＯＥＭＳの場合に）分離距離によりパラメータ化され得る。
ｋ＝ｉ，ｊの場合、ｇｋｋ＝ｃｏｓ（θ）
ｇｉｊ＝－ｇｊｉ＝－ｓｉｎ（θ）
他の場合、ｇｋｉ＝０
式中、ｇｉｊは、行列Ｇのｉ番目の行及びｊ番目の列の要素を表し、θは、行列に関連付けられた回転角である。一般に、行列Ｇは、行列式１を有する任意の２×２ユニタリ行列（ＳＵ（２）群）であり、２つのパラメータによってパラメータ化される。一部の実施形態では、これらの２つのパラメータは、回転角θ及び別の位相値φである。それにも関わらず、行列Ｇは、角度又は位相以外の他の値により、例えば反射率／透過率により、又は（ＮＯＥＭＳの場合に）分離距離によりパラメータ化され得る。
【0209】
複素空間におけるギブンス回転のセットの積の観点から、任意の実直交行列を表すアルゴリズムは、Ｍ．レック（Ｍ．Ｒｅｃｋ）ら著、「任意の離散ユニタリ演算子の実験的実現（Ｅｘｐｅｒｉｍｅｎｔａｌ ｒｅａｌｉｚａｔｉｏｎ ｏｆ ａｎｙ ｄｉｓｃｒｅｔｅ ｕｎｉｔａｒｙ ｏｐｅｒａｔｏｒ）」、フィジカル・レビュー・レターズ（Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｌｅｔｔｅｒｓ）、第７３巻、ｐ．５８、１９９４年（「レック」）及びＷ．Ｒ．クレメンツ（Ｗ．Ｒ．Ｃｌｅｍｅｎｔｓ）ら著、「ユニバーサルマルチポート干渉計の最適設計（Ｏｐｔｉｍａｌ ｄｅｓｉｇｎ ｆｏｒ ｕｎｉｖｅｒｓａｌ ｍｕｌｔｉｐｏｒｔ ｉｎｔｅｒｆｅｒｏｍｅｔｅｒｓ）」、オプティカ（Ｏｐｔｉｃａ）、第３巻、ｐ．１２、２０１６年（「クレメンツ」）に提供されており、これらの両方は、全体として及び少なくともギブンス回転の観点から実直交行列を分解する技術の記載に関して本明細書に援用される。（本明細書で使用される何れかの用語がレック及び／又はクレメントにおけるその用語の用法と相違する場合、用語は、本明細書において、どのように当業者がその用法を理解するかに最も一致した意味を与えられるものとする。）結果として生じる分解は、以下の式によって与えられる。
【0210】
【数2】
奇数ｋに関して、Ｓｋ＝｛（１，２），（３，４），．．．，（ｎ－１，ｎ）｝
偶数ｋに関して、Ｓｋ＝｛（２，３），（４，５），．．．，（ｎ－２，ｎ－１）｝
である。
【0211】
ｎが奇数である場合、
奇数ｋに関して、Ｓｋ＝｛（１，２），（３，４），．．．，（ｎ－２，ｎ－１）｝
偶数ｋに関して、Ｓｋ＝｛（２，３），（４，５），．．．，（ｎ－１，ｎ）｝
である。
奇数ｋに関して、Ｓｋ＝｛（１，２），（３，４），．．．，（ｎ－２，ｎ－１）｝
偶数ｋに関して、Ｓｋ＝｛（２，３），（４，５），．．．，（ｎ－１，ｎ）｝
である。
【0212】
限定ではなく、例として、４×４直交行列の分解は、
【0213】
【数3】
【0214】
コントローラ２－１０７を使用して実施され得る、実数値ギブンス回転のｎ個のセットの観点から、ｎ×ｎ行列Ｕを分解するアルゴリズムの一実施形態の概要は、以下の通りである。
Ｕ’←Ｕ
１～ｎ－１のｉに関して：
ｉが奇数である場合：
ｊ＝０～ｉ－１に関して：
要素Ｕ’ｎ－ｊ，ｉ－ｊを無効にするＧＴ ｉ－ｊ，ｉ－ｊ＋１（θ）を求める、すなわちθ＝ｔａｎ－１（Ｕ’ｎ－ｊ，ｉ－ｊ／Ｕ’ｎ－ｊ，ｉ－ｊ＋１）
Ｕ’←Ｕ’ＧＴ ｉ－ｊ，ｉ－ｊ＋１（θ）
ｉが偶数である場合：
ｊ＝１～ｉに関して：
要素Ｕ’ｎ＋ｊ－ｉ，ｊを無効にするＧｎ＋ｊ－ｉ－１，ｎ＋ｊ－ｉ（θ）を求める、すなわちθ＝ｔａｎ－１（－Ｕ’ｎ＋ｊ－ｉ，ｊ／Ｕ’ｎ＋ｊ－ｉ－１，ｊ）
Ｕ’←Ｇｎ＋ｊ－ｉ－１，ｎ＋ｊ－ｉ（θ）Ｕ’
上記アルゴリズムの結果として得られた行列Ｕ’は、下三角であり、以下の式により、元の行列Ｕに関係する。
Ｕ’←Ｕ
１～ｎ－１のｉに関して：
ｉが奇数である場合：
ｊ＝０～ｉ－１に関して：
要素Ｕ’ｎ－ｊ，ｉ－ｊを無効にするＧＴ ｉ－ｊ，ｉ－ｊ＋１（θ）を求める、すなわちθ＝ｔａｎ－１（Ｕ’ｎ－ｊ，ｉ－ｊ／Ｕ’ｎ－ｊ，ｉ－ｊ＋１）
Ｕ’←Ｕ’ＧＴ ｉ－ｊ，ｉ－ｊ＋１（θ）
ｉが偶数である場合：
ｊ＝１～ｉに関して：
要素Ｕ’ｎ＋ｊ－ｉ，ｊを無効にするＧｎ＋ｊ－ｉ－１，ｎ＋ｊ－ｉ（θ）を求める、すなわちθ＝ｔａｎ－１（－Ｕ’ｎ＋ｊ－ｉ，ｊ／Ｕ’ｎ＋ｊ－ｉ－１，ｊ）
Ｕ’←Ｇｎ＋ｊ－ｉ－１，ｎ＋ｊ－ｉ（θ）Ｕ’
上記アルゴリズムの結果として得られた行列Ｕ’は、下三角であり、以下の式により、元の行列Ｕに関係する。
【0215】
【数4】
【0216】
アルゴリズムの次のステップは、ＧＴ
ｊｋ（θ１）ＤＵ＝ＤＵＧｊｋ（θ２）を繰り返し求めることであり、これは、コントローラ２－１０７を使用して実施され得る以下のアルゴリズムを使用して達成される。
【0217】
ＳＬの各（ｊ、ｋ）に関して：
Ｕ’ｊ，ｊ及びＵ’ｋ，ｋが異なる符号を有する場合：
θ２＝－θ１
他の場合：
θ２＝θ１
上記のアルゴリズムは、Ｖ及び／又はＶＴを分解して、ＶＢＳ値のｍ個の層及び関連する位相スクリーンを決定するためにも使用され得る。
Ｕ’ｊ，ｊ及びＵ’ｋ，ｋが異なる符号を有する場合：
θ２＝－θ１
他の場合：
θ２＝θ１
上記のアルゴリズムは、Ｖ及び／又はＶＴを分解して、ＶＢＳ値のｍ個の層及び関連する位相スクリーンを決定するためにも使用され得る。
【0218】
直交行列を実数値ギブンス回転行列に分解する上記の概念は、直交行列ではなく、複素行列、例えばユニタリ行列に拡張され得る。一部の実施形態では、これは、さらなる位相をギブンス回転行列のパラメータ化に含めることによって達成され得る。したがって、さらなる位相項を追加したギブンス行列の一般形式は、Ｔ（ｉ，ｊ，θ，φ）であり、
ｋ≠ｉ，ｊの場合、ｔｋｋ＝１、
ｔｉｉ＝ｅｉφｃｏｓ（θ）、
ｔｊｊ＝ｃｏｓ（θ）、
ｔｉｊ＝－ｓｉｎ（θ）、
ｔｊｉ＝ｅｉφｓｉｎ（θ）、
他の場合、ｔｋｉ＝０
であり、式中、ｔｉｊは、行列Ｔのｉ番目の行及びｊ番目の列を表し、θは、行列に関連する回転角であり、φは、さらなる位相である。何れのユニタリ行列もＴ（ｉ，ｊ，θ，φ）のタイプの行列に分解することができる。位相φ＝０に設定する選択を行うことにより、上記の従来の実数値ギブンス回転行列が得られる。代わりに、位相φ＝πとした場合、ハウスホルダ行列として知られる行列のセットが得られる。ハウスホルダ行列Ｈは、
の形式を有し、Ｉは、ｎ×ｎ単位行列であり、ｖは、単位ベクトルであり、
は、外積である。ハウスホルダ行列は、単位ベクトルｖに直交する超平面に対する反射を表す。このパラメータ化では、超平面は、ＱＲ分解に関してハウスホルダ行列を定義する際に見られるようなｎ－１次元部分空間ではなく、２次元部分空間である。したがって、ギブンス回転への行列の分解は、ハウスホルダ行列への行列の分解に相当する。
ｋ≠ｉ，ｊの場合、ｔｋｋ＝１、
ｔｉｉ＝ｅｉφｃｏｓ（θ）、
ｔｊｊ＝ｃｏｓ（θ）、
ｔｉｊ＝－ｓｉｎ（θ）、
ｔｊｉ＝ｅｉφｓｉｎ（θ）、
他の場合、ｔｋｉ＝０
であり、式中、ｔｉｊは、行列Ｔのｉ番目の行及びｊ番目の列を表し、θは、行列に関連する回転角であり、φは、さらなる位相である。何れのユニタリ行列もＴ（ｉ，ｊ，θ，φ）のタイプの行列に分解することができる。位相φ＝０に設定する選択を行うことにより、上記の従来の実数値ギブンス回転行列が得られる。代わりに、位相φ＝πとした場合、ハウスホルダ行列として知られる行列のセットが得られる。ハウスホルダ行列Ｈは、
【0219】
ギブンス回転の制限されたセットへの任意のユニタリ行列の上述の分解に基づいて、ユニタリ行列は、特定のシーケンスの回転及び位相シフトによって実施され得る。また、フォトニクスでは、回転は、可変ビームスプリッタ（ＶＢＳ）によって表すことができ、位相シフトは、位相変調器を用いて容易に実施される。したがって、フォトニックプロセッサ２－１０３のｎ個の光入力に関して、行列ＡのＳＶＤのユニタリ行列を表す、第１の行列モジュール２－３０１及び第３の行列モジュール２－３０５がＶＢＳ及び移相器の相互接続されたアレイによって実施され得る。ｎ個の光パルスをＶＢＳアレイに同時に通す並列性により、次元（Ｉ，Ｋ）×（Ｋ，Ｊ）の行列乗算は、Ｏ（ＩＪＫ／ｎ２）時間で行われ得る。第２の行列モジュール２－３０３は、ＳＶＤの各直交行列と関連する対角行列Ｄと結合された行列ＡのＳＶＤの対角行列である。上述の通り、各行列Ｄは、「位相スクリーン」と呼ばれ、それが行列Ｕであるか又は行列Ｖと関連する位相スクリーンであるかを示すための下付き文字を用いてラベルが付けられ得る。したがって、第２の行列モジュール３０３は、行列Σ’＝ＤＶΣＤＵである。行列Ｕ及び行列Ｖからこれらの位相スクリーンを因数分解することにより、図２－３の行列Ｕ及びＶを取得する。
【0220】
一部の実施形態では、第１の行列モジュール２－３０１及び第３の行列モジュール２－３０５に関連するフォトニックプロセッサ２－１０３のＶＢＳ単位セルは、内部移相器を備えたマッハツェンダー干渉計（ＭＺＩ）であり得る。他の実施形態では、ＶＢＳ単位セルは、微小電気機械システム（ＭＥＭＳ：ｍｉｃｒｏｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍ）アクチュエータであり得る。一部の実施形態では、外部移相器は、ギブンス回転に必要とされるさらなる位相を実施するために使用され得る。
【0221】
対角行列ＤＶΣＤＵを表す第２の行列モジュール２－３０３は、振幅変調器及び移相器を用いて実施され得る。一部の実施形態では、ＶＢＳは、捨てることができる光の一部を分離して、光パルスを可変的に減衰させるために使用され得る。追加的又は代替的に、制御可能な利得媒体を使用して、光信号を増幅させ得る。例えば、ＧａＡｓ、ＩｎＧａＡｓ、ＧａＮ又はＩｎＰは、光信号を増幅させる活性利得媒体として使用され得る。結晶反転対称の材料（例えば、ＫＴＰ及びニオブ酸リチウム）における二次高調波発生などの他の活性利得プロセス並びに反転対称を欠いた材料（例えば、シリコン）における四波混合プロセスも使用され得る。各光学モードの移相器を使用して、実施される位相スクリーンに応じて、零位相シフト又はπ位相シフトの一方が適用され得る。一部の実施形態では、位相スクリーンごとに１つの移相器ではなく、各光学モードに対して単一の移相器のみが使用される。これは、行列ＤＶ、Σ及びＤＵのそれぞれが対角であり、したがって可換であるために可能である。したがって、フォトニックプロセッサ２－１０３の第２の行列モジュール２－３０３の各移相器の値は、２つの位相スクリーンの積の結果（ＤＶＤＵ）である。
【0222】
図２－４を参照すると、第１の行列モジュール２－３０１及び第３の行列モジュール２－３０５は、一部の実施形態によれば、ＶＢＳ２－４０１のアレイとして実装される。簡単にするために、入力光パルスの数（例えば、６）に等しい「回路深度」（例えば、列数）をもたらすｎ＝６個のみの入力光パルス（行数）が示されている。分かりやすくするために、単一のＶＢＳ２－４０１のみが参照番号でラベル付けされている。しかし、ＶＢＳは、何れの光学モードが特定のＶＢＳによって混合されているかを識別する下付き文字及び関連する列をラベル付けする上付き文字を用いてラベル付けされる。各ＶＢＳ２－４０１は、上述のように、複素ギブンス回転Ｔ（ｉ，ｊ，θ，φ）を実施し、ｉ及びｊは、ＶＢＳ２－４０１の下付き文字ラベルに相当し、θは、ギブンス回転の回転角であり、φは、一般化回転に関連した、さらなる位相である。
【0223】
図２－５を参照すると、各ＶＢＳ２－４０１は、ＭＺＩ２－５１０及び少なくとも１つの外部移相器２－５０７を使用して実施され得る。一部の実施形態では、第２の外部移相器２－５０９も含まれ得る。ＭＺＩ２－５１０は、ＭＺＩ２－５１０の２つの入力モードを混合するための第１のエバネッセント結合器２－５０１及び第２のエバネッセント結合器２－５０３を含む。内部移相器２－５０５は、ＭＺＩ２－５１０の一方のアームにおいて位相θを変調させて、２つのアーム間で位相差を生じさせる。位相θを調節することにより、ＶＢＳ２－４０１によって出力される光の強度をＭＺＩ２－５１０の一方の出力モードから他方の出力モードに変化させ、それにより制御可能且つ可変のビームスプリッタが生じる。一部の実施形態では、第２の内部移相器が第２のアームに適用され得る。この場合、それは、出力光強度を変化させる２つの内部移相器間の差である。２つの内相の平均は、モードｉ及びモードｊに入る光にグローバル位相を与える。したがって、２つのパラメータθ及びφは、それぞれ移相器によって制御され得る。一部の実施形態では、第２の外部移相器２－５０９は、静的位相の乱れによる、ＶＢＳの複数の出力モードにわたる望ましくない微分位相を補正するために使用され得る。
【0224】
一部の実施形態では、移相器２－５０５、２－５０７及び２－５０９は、熱光学、電気光学又は光学機械位相変調器を含み得る。他の実施形態では、ＭＺＩ５１０内に内部位相変調器５０５を含むのではなく、ＮＯＥＭＳ変調器が使用され得る。
【0225】
一部の実施形態では、ＶＢＳの数は、行列のサイズと共に大きくなる。本発明者らは、多数のＶＢＳを制御することが困難な場合があること及び複数のＶＢＳ間で単一の制御回路を共有することに利点があることを理解した。複数のＶＢＳを制御するために使用され得る並列制御回路の一例は、特定のＶＢＳに与えられるアナログ信号を符号化するデジタルストリングを入力として受け取るデジタル・アナログ変換器である。一部の実施形態では、回路は、第２の入力として制御されるＶＢＳのアドレスも受け取る。次に、回路は、アドレス指定されたＶＢＳにアナログ信号を与え得る。他の実施形態では、制御回路は、能動的にアドレスを与えられることなく、幾つかのＶＢＳを自動的にスキャンし、それらの複数のＶＢＳにアナログ信号を与え得る。この場合、アドレス指定シーケンスは、既知の順序でＶＢＳアレイを横断するように予め定義される。
【0226】
図２－６を参照すると、第２の行列モジュール２－３０３は、対角行列Σ’＝ＤＶΣＤＵによる乗算を実施する。これは、２つの移相器２－６０１及び２－６０５を使用して２つの位相スクリーンを実施し、振幅変調器２－６０３を使用して、量η分だけ関連する光パルスの強度を調節することによって達成され得る。上述の通り、一部の実施形態では、Σ’を形成する３つの成分行列が対角であり、したがって可換であることから、２つの位相スクリーンを結合することができるため、単一の位相変調器２－６０１が使用され得る。
【0227】
一部の実施形態では、振幅変調器２－６０３は、減衰器及び／又は増幅器を用いて実装され得る。振幅変調の値ηが１より大きい場合、光パルスは、増幅される。振幅変調の値ηが１より小さい場合、光パルスは、減衰される。一部の実施形態では、減衰のみが使用される。一部の実施形態では、減衰は、集積減衰器の列によって実施され得る。他の実施形態では、図２－７に示されるように、減衰２－６０３は、２つのエバネッセント結合器２－７０１及び２－７０３並びに入力光のどの程度がＭＺＩの入力からＭＺＩの第１の出力ポート２－７０９に送信されるかを調節するための制御可能な内部移相器２－７０５を含むＭＺＩを使用して実施され得る。ＭＺＩの第２の出力ポート２－７０７は、無視され得るか、ブロックされ得るか又は捨てられ得る。
【0228】
一部の実施形態では、コントローラ２－１０７は、フォトニックプロセッサ２－１０３の各移相器の値を制御する。上述の各移相器は、光学エンコーダ２－１０１の位相変調器２－２０７に関連して述べたＤＡＣに類似したＤＡＣを含み得る。
【0229】
フォトニックプロセッサ２－１０３は、任意の数の入力モードを含み得るが、相互接続されたＶＢＳアレイ２－３０１及び２－３０５のサイズ及び複雑性は、入力モードの数が増加するにつれて増加する。例えば、ｎ個の入力光学モードが存在する場合、フォトニックプロセッサ２－１０３は、２ｎ＋１の回路深度を有し、この場合、第１の行列モジュール２－３０１及び第２の行列モジュール２－３０５は、それぞれ回路深度ｎを有し、第２の行列モジュール２－３０３は、１の回路深度を有する。重要なこととして、入力データの列数と線形である、単一の行列乗算を行う時間的複雑性である。処理される行列乗算の次元が（Ｉ，Ｋ）×（Ｋ×Ｊ）である場合、ｎ個のモードを有する光プロセッサに対してこの乗算を行う時間複雑性は、Ｏ（ＩＫＪ／ｎ２）である。一部の実施形態では、並列化によって得られるこの低次複雑性は、従来の電気プロセッサを使用して得ることができないエネルギー効率及び時間効率をもたらす。
【0230】
本明細書に記載される実施形態は、フォトニックプロセッサ２－１０３がｎ個の入力及びｎ個の出力を有するものとして示すが、一部の実施形態では、フォトニックプロセッサ２－１０３によって実施される行列Ａは、正方行列でなくてもよい。このような実施形態では、フォトニックプロセッサ２－１０３は、異なる数の出力及び入力を有し得る。
【0231】
第１及び第２の行列モジュール２－３０１及び２－３０５内のＶＢＳの相互接続のトポロジにより、２つ以上の行列乗算が同時に行われ得るように、フォトニックプロセッサ２－１０３を相互作用しない行のサブセットに細分化することが可能であることにも留意されたい。例えば、図２－４に示されるＶＢＳアレイでは、光学モード３及び４を結合する各ＶＢＳ２－４０１が、光学モード３及び４が全く結合しないように（例えば、あたかも下付き文字「３４」を有するＶＢＳ２－４０１が図２－４に存在しないかのように）設定される場合、上位３つの光学モードは、下位３つの光学モードから完全に独立して動作する。このような細分化は、より多くの入力光学モードを有するフォトニックプロセッサを用いてはるかに大きいスケールで行われ得る。例えば、ｎ＝６４のフォトニックプロセッサは、同時に、８つの８成分入力ベクトルをそれぞれの８×８行列と乗算し得る（各８×８行列は、別個にプログラム可能であり、且つ制御可能である）。また、フォトニックプロセッサ２－１０３は、均等に細分化される必要はない。例えば、ｎ＝６４のフォトニックプロセッサは、それぞれ２０個、１３個、１１個、８個、６個、４個及び２個の成分を有する７つの異なる入力ベクトルに細分化され得、それぞれは、それぞれの行列によって同時に乗算される。上記の数値例は、単なる例示目的のものであり、任意の数の細分化が可能であることを理解されたい。
【0232】
加えて、フォトニックプロセッサ２－１０３は、光信号をＶＢＳのアレイに通すことによってベクトルが行列と乗算される行列－ベクトル乗算を行うが、フォトニックプロセッサ２－１０３は、行列－行列乗算を行うためにも使用され得る。例えば、複数の入力ベクトルは、次々に、１度に１つずつフォトニックプロセッサ２－１０３に通され得、この場合、各入力ベクトルは、入力行列の列を表す。個々の行列－ベクトル乗算のそれぞれを光学的に計算した後（各乗算は、結果として生じる行列の出力列の列に対応する出力ベクトルをもたらす）、それらの結果がデジタル的に結合されて、行列－行列乗算から得られた出力行列を形成し得る。
Ｃ．光受信器
フォトニックプロセッサ２－１０３は、光受信器２－１０５に送信されるｎ個の光パルスを出力する。光受信器２－１０５は、光パルスを受け取り、受け取った光信号に基づいて電気信号を生成する。一部の実施形態では、各光パルスの振幅及び位相が決定される。一部の実施形態では、これは、ホモダイン又はヘテロダイン検出スキームを用いて達成される。他の実施形態では、従来のフォトダイオードを用いて単純な位相集中的光検出が行われ得る。
Ｃ．光受信器
フォトニックプロセッサ２－１０３は、光受信器２－１０５に送信されるｎ個の光パルスを出力する。光受信器２－１０５は、光パルスを受け取り、受け取った光信号に基づいて電気信号を生成する。一部の実施形態では、各光パルスの振幅及び位相が決定される。一部の実施形態では、これは、ホモダイン又はヘテロダイン検出スキームを用いて達成される。他の実施形態では、従来のフォトダイオードを用いて単純な位相集中的光検出が行われ得る。
【0233】
図２－９を参照すると、一部の実施形態によれば、光受信器２－１０５は、ホモダイン検出器２－９０１、トランスインピーダンス増幅器２－９０３及びＡＤＣ２－９０５を含む。トランスインピーダンス増幅器２－９０３は、電子アナログスケーリングユニット１－１０５（図１－１２）として機能することができ、ＡＤＣ２－９０５は、ＡＤＣユニット１－１０６の一部であり得る。図２－９では、コンポーネントは、全ての光学モードに対して１つの素子として示されているが、これは、簡単にするためである。各光学モードは、専用のホモダイン検出器２－９０１、専用のトランスインピーダンス増幅器２－９０３及び専用のＡＤＣ２－９０５を有し得る。一部の実施形態では、トランスインピーダンス増幅器２－９０３は、使用されない場合がある。代わりに、電流を電圧に変換する任意の他の適切な電子回路が使用され得る。
【0234】
図２－１０を参照すると、一部の実施形態によれば、ホモダイン検出器２－９０３は、局部発振器（ＬＯ：ｌｏｃａｌ ｏｓｃｉｌｌａｔｏｒ）２－１００１と、直角位相コントローラ２－１００３と、ビームスプリッタ２－１００５と、２つの検出器２－１００７及び２－１００９とを含む。ホモダイン検出器２－９０３は、第１の検出器２－１００７及び第２の検出器２－１００９によって出力される電流間の差に基づく電流を出力する。
【0235】
局部発振器２－１００１は、ビームスプリッタ２－１００５で入力光パルスと結合される。一部の実施形態では、光源２－２０１の一部は、光導波路及び／又は光ファイバによってホモダイン検出器２－９０１に送信される。光源２－２０１からの光は、それ自体、局部発振器２－１００１として使用され得るか、又は他の実施形態では、局部発振器２－１００１は、光源２－２０１からの光を使用して、位相整合光パルスを生成する別個の光源であり得る。一部の実施形態では、信号と局部発振器との間で調節が行われ得るように、ＭＺＩがビームスプリッタ２－１００５に取って代わり得る。
【0236】
直角位相コントローラ２－１００３は、測定が行われる位相空間における断面角度を制御する。一部の実施形態では、直角位相コントローラ２－１００３は、入力光パルスと局部発振器との間の相対位相を制御する移相器であり得る。直角位相コントローラ２－１００３は、入力光学モードにおける移相器として示されている。しかし、一部の実施形態では、直角位相コントローラ２－１００３は、局部発振器モードであり得る。
【0237】
第１の検出器２－１００７は、ビームスプリッタ２－１００５の第１の出力によって出力された光を検出し、第２の検出器２－１００９は、ビームスプリッタ２－１００５の第２の出力によって出力された光を検出する。検出器２－１００７及び２－１００９は、零バイアスで操作されるフォトダイオードであり得る。
【0238】
減算回路２－１０１１は、第２の検出器２－１００９からの電流から、第１の検出器２－１００７からの電流を減算する。したがって、結果として得られる電流は、振幅及び符号（＋又は－）を有する。トランスインピーダンス増幅器２－９０３は、電流のこの差を、正又は負であり得る電圧に変換する。最後に、ＡＤＣ２－９０５は、アナログ信号をデジタルビットストリングに変換する。この出力ビットストリングは、行列乗算の出力ベクトル結果を表し、フォトニックプロセッサ２－１０３によって出力される出力ベクトルの光出力表現の電気デジタルバージョンである。一部の実施形態では、出力ビットストリングは、上記のように、１つ又は複数の出力ビットストリングに基づいて次の入力ビットストリングを決定すること及び／又は出力ビットストリングを外部プロセッサに送信することを含み得るさらなる処理のために、コントローラ２－１０７に送られ得る。
【0239】
本発明者らは、上記のフォトニック処理システム２－１００のコンポーネントが、第３の行列モジュール２－３０５に接続された第２の行列モジュール２－３０３に接続された第１の行列モジュール２－３０１が存在するように、連続して連鎖される必要がないことをさらに理解した。一部の実施形態では、フォトニック処理システム２－１０３は、１つ又は複数の乗算を行うための単一ユニタリ回路のみを含み得る。単一ユニタリ回路の出力は、光受信器２－１０５に直接接続され得、光受信器２－１０５では、乗算の結果は、出力光信号を検出することによって決定される。このような実施形態では、単一ユニタリ回路は、例えば、第１の行列モジュール２－３０１を実施し得る。光受信器２－１０５によって検出された結果は、次に、従来のプロセッサ（例えば、２－１１１）を用いて、デジタル領域で、対角の第２の行列モジュール２－３０３が行われる従来のプロセッサ（例えば、プロセッサ２－１１１）にデジタル的に送信され得る。コントローラ２－１０７は、次に、第３の行列モジュール２－３０５を行い、第２の行列モジュールのデジタル実施の結果に基づいて入力ビットストリングを決定し、且つ光学エンコーダを制御して、再プログラムされた設定を有する単一のユニタリ回路を通して、新しい入力ビットストリングに基づいて符号化された光信号を送信するように、単一のユニタリ回路を再プログラムし得る。次に、光受信器１０５によって検出される結果として生じた出力光信号は、行列乗算の結果を決定するために使用される。
【0240】
本発明者らは、複数のフォトニックプロセッサ２－１０３を連続して直列に連鎖させることに利点がある場合があることも理解した。例えば、行列乗算Ｍ＝Ｍ１Ｍ２（Ｍ１及びＭ２は、任意行列であるが、Ｍ２は、変化する入力ワークロードに基づいて、Ｍ１よりも頻繁に変化する）を実施するために、第１のフォトニックプロセッサは、Ｍ２を実施するように制御することができ、第１のフォトニックプロセッサに光学的に結合された第２のフォトニックプロセッサは、静的に維持されたＭ１を実施することができる。このように、第１のフォトニック処理システムのみが、変化する入力ワークロードに基づいて頻繁に更新される必要がある。このような配置は、計算を加速させるだけでなく、コントローラ２－１０７とフォトニックプロセッサとの間を移動するデータビット数も減少させる。
Ｄ．折り返しフォトニック処理システム
図２－１において、このような配置では、光学エンコーダ２－１０１及び光受信器２－１０５は、フォトニック処理システム２－１００の両側に配置される。光受信器２－１０５からのフィードバックを使用して、プロセスの将来的な反復のために光学エンコーダ２－１０１への入力を決定する適用例では、データは、光受信器２－１０５からコントローラ２－１０７に、且つその後、光学エンコーダ２－１０１に電子的に転送される。本発明者らは、（例えば、電気トレース及び／又はワイヤの長さを縮小することによって）これらの電気信号が移動する必要がある距離を減少させることにより、省電力及びレイテンシの減少がもたらされることを理解した。また、光学エンコーダ２－１０１及び光受信器２－１０５は、フォトニック処理システムの両端に配置される必要はない。
Ｄ．折り返しフォトニック処理システム
図２－１において、このような配置では、光学エンコーダ２－１０１及び光受信器２－１０５は、フォトニック処理システム２－１００の両側に配置される。光受信器２－１０５からのフィードバックを使用して、プロセスの将来的な反復のために光学エンコーダ２－１０１への入力を決定する適用例では、データは、光受信器２－１０５からコントローラ２－１０７に、且つその後、光学エンコーダ２－１０１に電子的に転送される。本発明者らは、（例えば、電気トレース及び／又はワイヤの長さを縮小することによって）これらの電気信号が移動する必要がある距離を減少させることにより、省電力及びレイテンシの減少がもたらされることを理解した。また、光学エンコーダ２－１０１及び光受信器２－１０５は、フォトニック処理システムの両端に配置される必要はない。
【0241】
したがって、一部の実施形態では、光学エンコーダ２－１０１と光受信器２－１０５との間で電気信号が移動しなければならない距離がフォトニックプロセッサ２－１０３の幅よりも小さいように、光学エンコーダ２－１０１及び光受信器２－１０５は、（例えば、フォトニックプロセッサ２－１０３の同じ側で）互いの近くに配置される。これは、第１の行列モジュール２－３０１及び第３の行列モジュール２－３０５のコンポーネントが物理的にチップの同じ部分にあるように、それらを物理的に交互配置することによって達成され得る。まず、光が、光学エンコーダ２－１０１及び光受信器２－１０５から遠く離れたチップの物理的部分に到達するまで、第１の行列モジュール２－３０１を通して第１の方向に伝搬し、その後、第３の行列モジュール２－３０５を実施する際、第１の方向とは逆の方向に伝搬するように導波路が光の方向を変えるように折り重ねるため、この配置は、「折り返し」フォトニック処理システムと呼ばれる。一部の実施形態では、第２の行列モジュール２－３０３は、導波路の折り返し部分に隣接して物理的に配置される。このような配置は、光学エンコーダ２－１０１、光受信器２－１０５及びコントローラ２－１０７を接続する電気トレースの複雑性を低下させ、フォトニック処理システム２－１００を実装するために使用される総チップ面積を減少させる。例えば、折り返し配置を使用する一部の実施形態は、図２－１の連続フォトニック配置が使用された場合に必要とされる総チップ面積の６５％のみを使用する。これは、フォトニック処理システムのコスト及び複雑性を低下させ得る。
【0242】
本発明者らは、折り返し配置に電気的利点だけでなく、光学的利点もあることを理解した。例えば、ホモダイン検出のために局部発振器として使用されるために光源から光信号が移動しなければならない距離を減少させることにより、光信号の時間依存性位相変動を減少させることができ、それにより、より高い品質の検出結果がもたらされる。具体的には、フォトニックプロセッサの同じ側に光源及びホモダインを配置することにより、局部発振器に使用される光信号によって移動される距離は、もはや行列のサイズに依存しない。例えば、図２－１の連続配置では、局部発振器のための光信号によって移動される距離は、行列のサイズに線形に増減するが、折り返し配置で移動される距離は、行列のサイズに関わらず一定である。
【0243】
図２－１１は、一部の実施形態による折り返しフォトニック処理システム２－１１００の概略図である。折り返しフォトニック処理システム２－１１００は、電力ツリー２－１１０１、複数の光学エンコーダ２－１１０３ａ～２－１１０３ｄ、複数のホモダイン検出器２－１１０５ａ～２－１１０５ｄ、複数のセレクタスイッチ２－１１０７ａ～２－１１０７ｄ、複数のＵ行列成分２－１１０９ａ～２－１１０９ｊ、複数の対角行列成分２－１１１１ａ～２－１１１１ｄ及び複数のＶ行列成分２－１１１３ａ～２－１１１３ｊを含む。分かりやすくするために、折り返しフォトニック処理システムの全てのコンポーネントが図に示されているわけではない。折り返しフォトニック処理システム２－１１００は、連続フォトニック処理システム２－１００と類似のコンポーネントを含み得ることを理解されたい。
【0244】
電力ツリー２－１１０１は、図２の電力ツリー２－２０３と類似しており、光源（図示せず）から光学エンコーダ２－１１０３に光を届けるように構成される。しかし、電力ツリー２－１１０１及び電力ツリー２－２０３の差は、電力ツリーが光信号をホモダイン検出器２－１１０５ａに直接届ける点である。図２では、光源２０１は、光源からの光信号の一部を取り出し、導波路を使用して光信号を誘導することにより、フォトニックプロセッサの他方の側で局部発振器信号をホモダイン検出器に届ける。図２－１１では、電力ツリー２－１１０１は、空間モードの数の２倍に等しい幾つかの出力を含む。例えば、図２－１１は、フォトニックプロセッサの４つの空間モードのみを示し、これは、電力ツリー２－１１０１から８つの出力モードをもたらす（１つの出力が各光学エンコーダ２－１１０３に光を向け、１つの出力が各ホモダイン検出器２－１１０５に光を向ける）。電力ツリーは、例えば、カスケードビームスプリッタ又はマルチモード干渉計（ＭＭＩ）を使用して実装され得る。
【0245】
光学エンコーダ２－１１０３は、図１の電力ツリー光学エンコーダ２－１０１に類似し、電力ツリー２－１１０１から受け取った光信号の振幅及び／又は位相に情報を符号化するように構成される。これは、例えば、図２の光学エンコーダ２－１０１に関連して記載されるように達成され得る。
【0246】
ホモダイン検出器２－１１０５は、電力ツリー２－１１０１とＵ行列成分２－１１０９との間に配置される。一部の実施形態では、ホモダイン検出器２－１１０５は、光学エンコーダ２－１１０３と共に物理的に列に配置される。一部の実施形態では、光学エンコーダ２－１１０３及びホモダイン検出器２－１１０５は、単一の列に交互配置され得る。このように、光学エンコーダ２－１１０３及びホモダイン検出器２－１１０５は、互いに極めて近接しており、それにより、光学エンコーダ２－１１０３及びホモダイン検出器２－１１０５と、光学エンコーダ２－１１０３及びホモダイン検出器２－１１０５の列に物理的に隣接して配置され得るコントローラ（図示せず）とを接続するために使用される電気トレース（図示せず）の距離が縮小される。
【0247】
各光学エンコーダ２－１１０３は、それぞれのホモダイン検出器２－１１０５と関連付けられる。光学エンコーダ２－１１０３及びホモダイン検出器２－１１０５の両方は、電力ツリー２－１１０１から光信号を受け取る。光学エンコーダ２－１１０３は、上記のように、光信号を使用して、入力ベクトルを符号化する。ホモダイン検出器２－１１０５は、上記のように、電力ツリーから受け取った受信光信号を局部発振器として使用する。
【0248】
光学エンコーダ２－１１０３及びホモダイン検出器２－１１０５の各ペアは、導波路によってセレクタスイッチ２－１１０７に関連付けられ、且つ接続される。セレクタスイッチ２－１１０７ａ～２－１１０７ｄは、例えば、従来の２×２光スイッチを使用して実装され得る。一部の実施形態では、２×２光スイッチは、交差点からバーへのＭＺＩの挙動を制御するために内部移相器を備えたＭＺＩである。スイッチ２－１１０７は、光学エンコーダ２－１１０３から受け取った光信号がＵ行列成分２－１１０９又はＶ行列成分２－１１１３に向けて誘導されるかを制御するためのコントローラ（図示せず）に接続される。光スイッチは、Ｕ行列成分２－１１０９及び／又はＶ行列成分２－１１１３から受け取った光を、検出のためのホモダイン検出器２－１１０５に向けて誘導するようにも制御される。
【0249】
フォトニック折り返しフォトニック処理システム２－１１００において、行列乗算を実施するための技術は、図２－３に記載した連続システムに関連して上記で説明したものと類似する。これら２つのシステムの差は、行列成分の物理的配置及び折り返し部分２－１１２０の実装であり、折り返し部分２－１１２０では、光信号が、図２－１１における略左から右に伝搬することから、略右から左に伝搬することに変化する。図２－１１において、コンポーネント間の接続は、導波路を表し得る。一部の実施形態では、実線接続は、光信号が左から右に伝搬している導波路の部分を表し、一部の実施形態では、破線接続は、光信号が右から左に伝搬している導波路の部分を表す。具体的には、この命名法を前提として、図２－１１に示される実施形態は、セレクタスイッチ２－１１０７が最初に光信号をＵ行列成分２－１１０９に誘導する実施形態である。他の実施形態では、セレクタスイッチ２－１１０７は、最初に光信号をＶ行列成分２－１１１３に誘導し得、この場合、破線は、光信号が左から右に伝搬している導波路の部分を表し、実線接続は、光信号が右から左に伝搬している導波路の部分を表す。
【0250】
行列ＡのＳＶＤのＵ行列は、Ｖ行列成分２－１１１３と相互配置されるＵ行列成分２－１１０９を使用して、フォトニック処理システム２－１１００において実施される。したがって、図２－３に示される連続配置の実施形態と異なり、Ｕ行列成分２－１１０９及びＶ行列成分２－１１１３の全てが単一の物理的エリア内でそれぞれの自己完結型アレイに物理的に配置されるわけではない。したがって、一部の実施形態では、フォトニック処理システム２－１１００は、複数の行列成分列を含み、これらの列の少なくとも１つがＵ行列成分２－１１０９及びＶ行列成分２－１１１３の両方を含む。一部の実施形態では、第１の列は、図２－１１に示されるように、Ｕ行列成分２－１１０９のみを有し得る。Ｕ行列成分２－１１０９は、図３の第１の行列モジュール２－３０１に類似して実施される。
【0251】
Ｕ行列成分２－１１０９及びＶ行列成分２－１１１３の相互配置構造により、折り返しフォトニック処理システム２－１１００は、行列要素の列間の様々な場所で導波路クロスオーバ２－１１１０を含む。一部の実施形態では、導波路クロスオーバは、集積フォトニクスチップの２つ以上の層間で断熱エバネッセントエレベータを用いて構築され得る。他の実施形態では、Ｕ行列及びＶ行列は、同じチップの異なる層に配置され得、導波路クロスオーバは、使用されない。
【0252】
光信号がＵ行列成分２－１１０９の全てを通して伝搬した後、光信号は、図２－３の第２の行列モジュール２－３０３に類似して実施される対角行列成分２－１１１１に伝搬する。
【0253】
光信号が対角行列成分２－１１１１の全てを通して伝搬した後、光信号は、図２－３の第３の行列モジュール２－３０５に類似して実施されるＶ行列成分２－１１１３に伝搬する。行列ＡのＳＶＤのＶ行列は、フォトニック処理システム２－１１００において、Ｕ行列成分２－１１０９と交互配置されたＶ行列成分２－１１１３を用いて実施される。したがって、Ｖ行列成分２－１１１３の全てが単一の自己完結型アレイに物理的に配置されるわけではない。
【0254】
光信号がＶ行列成分２－１１１３の全てを通して伝搬した後、光信号は、セレクタスイッチ２－１１０７に戻り、セレクタスイッチ２－１１０７は、光信号を、検出のためのホモダイン検出器２－１１０５に誘導する。
【0255】
本発明者らは、光学エンコーダの後に且つ行列成分の前にセレクタスイッチを含むことにより、折り返しフォトニック処理システム２－１１００が回路の効率的な双方向性を可能にすることをさらに認識した。したがって、一部の実施形態では、図２－１に関連して記載したコントローラ２－１０７などのコントローラは、光信号が最初にＵ行列と乗算されるか、又は最初にＶＴ行列と乗算されるかを制御し得る。光信号が左から右に伝搬する場合、ユニタリ行列Ｕを実施するように設定されたＶＢＳのアレイに関して、光信号を右から左に伝搬することは、ユニタリ行列ＵＴによる乗算を実施する。したがって、ＶＢＳのアレイに関する同じ設定は、何れの方向に光信号がアレイを通して伝搬されるかに応じて（これは、セレクタスイッチ２－１１０７を用いて制御され得る）、Ｕ及びＵＴの両方を実施し得る。機械学習アルゴリズムを訓練するために使用される逆伝搬などの一部の適用例では、１つ又は複数の行列を逆に通して光信号を進ませることが望ましい場合がある。他の適用例では、双方向性を用いて、入力ベクトルに対する逆行列の演算を計算し得る。例えば、可逆ｎ×ｎ行列Ａの場合、ＳＶＤは、Ａ＝ＶＴΣＵをもたらす。この行列の逆数は、Ａ－１＝ＵＴΣ－１Ｖであり、Σ－１は、各対角要素を反転させることによって効率的に計算され得る対角行列の逆数である。ベクトルを行列Ａで乗算するために、スイッチは、第１の方向に、行列Ｕ、次にΣ、次にＶＴを通るように光信号を指向するように構成される。ベクトルを逆数Ａ－１で乗算するために、まずΣ－１行列の実施をプログラムするために特異値が設定される。これは、フォトニックプロセッサの全ての２ｎ＋１列（これは、図２－３に示されたフォトニック処理システムなどの単一方向フォトニック処理システムの場合である）の代わりに、ＶＢＳの１つの列のみの設定を変更することである。次に、入力ベクトルを表す光信号は、第１の方向とは逆の第２の方向に行列ＶＴ、次にΣ－１及び次にＵを通して伝搬される。セレクタスイッチ２－１１０７を用いて、折り返しフォトニック処理システム２－１１００は、Ｕ行列（又はその転置）を最初に実施すること及びＶＴ行列（又はその転置）を最初に実施することから簡単に変更され得る。
ＶＩ．結び
本出願の技術のいくつかの態様及び実施形態をこのように説明してきたが、当業者であれば様々な変更、修正、及び改良を容易に思い付くであろうことを理解されたい。このような変更、修正、及び改良は、本出願に記載する技術の趣旨及び範囲内にあることが意図されている。したがって、前述の実施形態は例としてのみ提示されたものであり、添付の特許請求の範囲及びその均等物の範囲内において、本発明の実施形態は、具体的に記載されたもの以外の方法で実施し得ることを理解されたい。加えて、本明細書で説明した２つ以上の特徴、システム、物品、材料、及び／又は方法の任意の組み合わせは、そのような特徴、システム、物品、材料、及び／又は方法が互いに矛盾しない場合には、本開示の範囲内に含まれる。
ＶＩ．結び
本出願の技術のいくつかの態様及び実施形態をこのように説明してきたが、当業者であれば様々な変更、修正、及び改良を容易に思い付くであろうことを理解されたい。このような変更、修正、及び改良は、本出願に記載する技術の趣旨及び範囲内にあることが意図されている。したがって、前述の実施形態は例としてのみ提示されたものであり、添付の特許請求の範囲及びその均等物の範囲内において、本発明の実施形態は、具体的に記載されたもの以外の方法で実施し得ることを理解されたい。加えて、本明細書で説明した２つ以上の特徴、システム、物品、材料、及び／又は方法の任意の組み合わせは、そのような特徴、システム、物品、材料、及び／又は方法が互いに矛盾しない場合には、本開示の範囲内に含まれる。
【0256】
同様に、説明したように、いくつかの態様は、１つ又は複数の方法として具体化することができる。方法の一部として実行される行為は、任意の適したやり方で順序付けることができる。したがって、行為が図示されているのとは異なる順序で実行される実施形態を構成することができ、それは、たとえ図示した実施形態では逐次的な行為として示されていたとしても、いくつかの行為を同時に実行することを含んでもよい。
【0257】
本明細書で定義し、使用するすべての定義は、辞書的定義、参照によって援用される文書中の定義、及び／又は定義された用語の通常の意味を対象とすることを理解されたい。
本明細書の明細書及び特許請求の範囲で使用する場合、不定冠詞「１つの（ａ）」及び「１つの（ａｎ）」は、そうでないと明確に指示されない限りは、「少なくとも１つの」を意味するものと理解されたい。
本明細書の明細書及び特許請求の範囲で使用する場合、不定冠詞「１つの（ａ）」及び「１つの（ａｎ）」は、そうでないと明確に指示されない限りは、「少なくとも１つの」を意味するものと理解されたい。
【0258】
本明細書の明細書及び特許請求の範囲で使用する場合、「及び／又は」という語句は、結合された要素のうちの「いずれか又は両方」、すなわち、結合的に存在する場合もあれば、離接的に存在する場合もある要素を意味するものと理解されたい。
【0259】
本明細書及び特許請求の範囲で使用される「回路」という用語は、単独で又は例えばアナログ電気回路、デジタル電子回路及び光回路を含む他の回路との組み合わせで考えられるあらゆるタイプの回路を意味すると理解されるものとする。光回路は、とりわけ、固体光学コンポーネント及びそれらの組み合わせ並びに自由空間光学コンポーネント及びそれらの組み合わせを含む。
【0260】
本明細書の明細書及び特許請求の範囲で使用する場合、１つ又は複数の要素の列挙に言及する際の「少なくとも１つ」という語句は、要素の列挙内の要素のうちのいずれか１つ又はそれ以上から選択される少なくとも１つの要素を意味するが、要素の列挙内に具体的に列挙されたありとあらゆる要素のうちの少なくとも１つを必ずしも含まず、また、要素の列挙内の要素の任意の組み合わせを排除するものではないことを理解されたい。この定義は、「少なくとも１つ」という語句が言及する要素の列挙内で特定的に識別された要素以外の要素が、特定的に識別されたそれらの要素に関連するか、又は関連しないかに関わらず、任意選択により存在し得ることもまた可能にする。
【0261】
「およそ」及び「約」という用語は、いくつかの実施形態では目標値の±２０％以内、いくつかの実施形態では目標値の±１０％以内、いくつかの実施形態では目標値の±５％以内、そしてさらに、いくつかの実施形態では目標値の±２％以内を意味するように使用され得る。「およそ」及び「約」という用語は、目標値を含んでもよい。
【図1-1A】
【図1-1B】
【図1-1C】
【図1-2A】
【図1-2B】
【図1-2C】
【図1-3】
【図1-4A】
【図1-4B】
【図1-4C】
【図1-4D】
【図1-5A】
【図1-5B】
【図1-6A】
【図1-6B】
【図1-7A】
【図1-7B】
【図1-8】
【図1-9A】
【図1-9B】
【図1-10】
【図1-11】
【図1-12】
【図2-1】
【図2-2】
【図2-3】
【図2-4】
【図2-5】
【図2-6】
【図2-7】
【図2-8】
【図2-9】
【図2-10】
【図2-11】
