(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-13
(45)【発行日】2024-09-25
(54)【発明の名称】表示パネル及び表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20240917BHJP
H10K 50/00 20230101ALI20240917BHJP
H10K 59/12 20230101ALI20240917BHJP
H10K 59/123 20230101ALI20240917BHJP
【ＦＩ】
G09F9/30 338
H10K50/00
H10K59/12
H10K59/123
【請求項の数】
10
(21)【出願番号】P 2023567077
(86)(22)【出願日】2022-07-27
(65)【公表番号】
(43)【公表日】2024-04-19
(86)【国際出願番号】 CN2022108270
(87)【国際公開番号】W WO2023159869
(87)【国際公開日】2023-08-31
【審査請求日】2023-10-31
(31)【優先権主張番号】202210191210.8
(32)【優先日】2022-02-28
(33)【優先権主張国・地域又は機関】CN
(73)【特許権者】
【識別番号】515179325
【氏名又は名称】昆山国顕光電有限公司
【氏名又は名称原語表記】ＫＵＮＳＨＡＮ ＧＯ－ＶＩＳＩＯＮＯＸ ＯＰＴＯ－ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．， ＬＴＤ．
【住所又は居所原語表記】Ｂｕｉｌｄｉｎｇ ４， Ｎｏ． １， Ｌｏｎｇｔｅｎｇ Ｒｏａｄ， Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ Ｋｕｎｓｈａｎ， Ｊｉａｎｇｓｕ， Ｐｅｏｐｌｅ’ｓ Ｒｅｐｕｂｌｉｃ ｏｆ Ｃｈｉｎａ
(74)【代理人】
【識別番号】100112656
【弁理士】
【氏名又は名称】宮田 英毅
(74)【代理人】
【識別番号】100089118
【弁理士】
【氏名又は名称】酒井 宏明
(72)【発明者】
【氏名】楼均輝
(72)【発明者】
【氏名】呉勇
(72)【発明者】
【氏名】葛林
(72)【発明者】
【氏名】何澤尚
【審査官】武田 知晋
(56)【参考文献】
【文献】中国特許出願公開第１１３５７１５７０（ＣＮ，Ａ）
【文献】米国特許出願公開第２０２４／００１６０１５（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０２２／００３６８１０（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０９Ｆ ９／３０
Ｈ１０Ｋ ５０／００
Ｈ１０Ｋ ５９／１２
Ｈ１０Ｋ ５９／１２３
(57)【特許請求の範囲】
【請求項1】
第１の表示領域と第２の表示領域とを有する表示パネルであって、前記第１の表示領域に位置する第１のサブ画素と、前記第２の表示領域に位置する第２のサブ画素とを含むサブ画素と、
前記第１の表示領域に位置するシフトレジスタと、
前記第２の表示領域に位置し、且つ前記第１のサブ画素を駆動するための第１の回路と、前記第２のサブ画素を駆動するための第２の回路と、仮想領域とを含む画素駆動回路と、を備え、
ａ個の隣接する前記第２のサブ画素は画素ブロックを形成し、前記第１の回路とａ個の前記第２の回路は第１の回路ブロックを形成し、前記第１の回路ブロック内のａ個の前記第２の回路は同一の前記画素ブロック内のａ個の前記第２のサブ画素を駆動し、前記仮想領域とａ個の前記第２の回路は第２の回路ブロックを形成し、前記第２の回路ブロック内のａ個の前記第２の回路は同一の前記画素ブロック内のａ個の前記第２のサブ画素を駆動し、ａは１よりも大きい整数であり、前記第１の回路ブロック内の前記第１の回路と前記第２の回路との相対位置関係は前記第２の回路ブロック内の前記仮想領域と前記第２の回路との相対位置関係と同じである、
表示パネル。
【請求項2】
前記表示パネルの厚さ方向に沿って、前記第１の回路の正投影サイズと前記仮想領域のサイズとは同じである、請求項１に記載の表示パネル。
【請求項3】
前記第２の回路ブロックの個数が複数であり、且つ各前記第２の回路ブロックとそれにより駆動される前記画素ブロックとの相対位置が同じであり、及び／又は、
前記第１の回路ブロックの個数は、複数であり、各前記第１の回路ブロックとそれにより駆動される前記画素ブロックとの相対位置は同じである、
請求項１に記載の表示パネル。
【請求項4】
前記第１の回路ブロック内の前記第１の回路の数量と前記第２の回路ブロック内の前記仮想領域の数量とは同じであり、及び／又は、
前記表示パネルの厚さ方向に沿って、前記第１の回路ブロックの正投影サイズと前記第２の回路ブロックの正投影サイズとは同じであり、及び／又は、
前記仮想領域内には仮想回路が設けられ、前記仮想回路の構造は、前記第１の回路の構造と同じである、
請求項１に記載の表示パネル。
【請求項5】
前記表示パネルは、第３の表示領域を更に含み、前記第２の表示領域は、少なくとも一部の前記第３の表示領域を囲んで設けられ、前記サブ画素は、前記第３の表示領域に位置する第３のサブ画素を更に含み、
前記画素駆動回路は、前記第３のサブ画素を駆動するための第３の回路を更に含み、
前記第３の回路とａ個の前記第２の回路は、第３の回路ブロックを形成し、前記第３の回路ブロック内のａ個の前記第２の回路は、同一の前記画素ブロック内のａ個の前記第２のサブ画素を駆動し、ａは１よりも大きい整数であり、各前記第３の回路ブロックとそれにより駆動される前記画素ブロックとの相対位置は同じである、
請求項１に記載の表示パネル。
【請求項6】
前記表示パネルの厚さ方向に沿って、前記第１の回路の正投影サイズと前記第３の回路の正投影サイズとは同じであり、前記第１の回路ブロック内の前記第１の回路の数量と前記第３の回路ブロック内の前記第３の回路の数量とは同じであり、
前記表示パネルの厚さ方向に沿って、前記第１の回路ブロックの正投影サイズと前記第３の回路ブロックの正投影サイズとは同じであり、及び／又は、
前記第１の回路ブロック内の前記第１の回路と前記第２の回路との相対位置関係は、前記第３の回路ブロック内の前記第３の回路と前記第２の回路との相対位置関係と同じである、
請求項５に記載の表示パネル。
【請求項7】
前記表示パネルは、更に接続線を備え、前記接続線は、前記第１のサブ画素と前記第１の回路とを接続するための第１の接続線と、前記第３のサブ画素と前記第３の回路とを接続するための第３の接続線とを備え、少なくとも一部の前記第１の接続線と前記第３の接続線とが同一のフィルム層に位置しており、前記第１の接続線の少なくとも一部及び前記第３の接続線の少なくとも一部は、同一のフィルム層に位置しており、及び／又は、
前記表示パネルは、信号線を含む信号線層を更に備え、少なくとも一部の前記接続線は、前記信号線層に位置し、前記信号線は、データ線、走査線、電源線、電圧基準線及び接地線のうちの少なくとも１つを含み、及び／又は、
前記表示パネルの厚さ方向に沿った少なくとも一部の前記接続線の正投影と、前記表示パネルの厚さ方向に沿った前記画素駆動回路の正投影とは、位置ずれして設けられており、及び／又は、
少なくとも一部の前記第１の接続線は、第１の方向に沿って延び、且つ対応する前記第１の回路ブロックの第２の方向における少なくとも一方側に位置し、及び／又は、
少なくとも一部の前記第３の接続線は、第１の方向に沿って延び、且つ対応する前記第３の回路ブロックの第２の方向における少なくとも一方側に位置し、前記第１の方向と前記第２の方向とが交差しており、及び／又は、
同色の前記サブ画素に接続される前記接続線は、同じ材料を用いて製造して成形される、
請求項５に記載の表示パネル。
【請求項8】
前記第１の接続線は、前記第１の表示領域に位置する第１のセグメントと、前記第２の表示領域に位置する第２のセグメントとを含み、前記第２のセグメントは、前記信号線層に位置し、前記第１のセグメント及び前記第２のセグメントは、異なるフィルム層に位置しており、及び／又は、
前記第３の接続線は、前記第３の表示領域に位置する第３のセグメントと、前記第２の表示領域に位置する第４のセグメントとを含み、前記第４のセグメントは、前記信号線層に位置し、
前記第４のセグメントと前記第３のセグメントとは、異なるフィルム層に位置しており、及び／又は、
前記第１のセグメントと前記第３のセグメントとは同じフィルム層に位置している、
請求項７に記載の表示パネル。
【請求項9】
前記第１のサブ画素、前記第２のサブ画素及び前記第３のサブ画素は、行単位及び列単位で配列され、前記第１の回路、前記第２の回路及び前記第３の回路は、行単位及び列単位で配列され、少なくとも一部の前記第１の回路と前記第２の回路とは同じ行に設けられ、且つ同じ行に設けられた前記第１の回路と前記第２の回路とは、同じ行にある前記第１のサブ画素と前記第２のサブ画素とを駆動するために用いられ、及び／又は、
少なくとも一部の前記第３の回路と前記第２の回路とは、同じ行に設けられ、且つ同じ行に設けられた前記第３の回路と前記第２の回路とは、同じ行にある前記第３のサブ画素と前記第２のサブ画素とを駆動するために用いられる、
請求項５に記載の表示パネル。
【請求項10】
請求項１から９のいずれか１項に記載の表示パネルを備える表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、２０２２年２月２８日に提出された名称が「表示パネル及び表示装置」である中国特許出願の第２０２２１０１９１２１０．８号の優先権を要求し、該出願の全ての内容は引用により本明細書に組み込まれる。
【0002】
本願は、表示分野に関し、具体的に表示パネル及び表示装置に関する。
【背景技術】
【0003】
電子機器の急速な発展に伴い、画面占有率に対するユーザの要求がますます高くなり、電子機器のフルスクリーン表示が業界からますます注目されている。
【0004】
現在の電子機器、例えば、携帯電話、タブレットコンピュータなどの携帯端末は、その表示画面周辺に黒縁があり、つまり、額縁のサイズが大きく、電子機器の正面から見て、透明パネルの表示領域の占有率が小さく、その黒縁（狭額縁）の幅が大きく、ユーザの使用に不便である。現在の狭額縁技術では、パッケージ領域の幅及び回路のサイズをできるだけ小さくする必要があるので、パッケージの信頼性、耐落下衝撃性能力、回路の駆動能力に悪影響を及ぼし、狭額縁化が困難になる。
【発明の概要】
【0005】
本願の実施例は、表示パネルの額縁を小さくしながら、表示パネルの狭額縁設計を実現することを目的とする表示パネル及び表示装置を提供する。
【0006】
本願の第１の態様の実施例は、表示パネルを提供し、表示パネルは、第１の表示領域と第２の表示領域とを有し、表示パネルは、第１の表示領域に位置する第１のサブ画素と、第２の表示領域に位置する第２のサブ画素とを含むサブ画素と、第１の表示領域に位置するシフトレジスタと、第２の表示領域に位置し、且つ第１のサブ画素を駆動するための第１の回路と、第２のサブ画素を駆動するための第２の回路と、仮想領域とを含む画素駆動回路と、を備え、ａ個の隣接する第２のサブ画素は画素ブロックを形成し、第１の回路とａ個の第２の回路は第１の回路ブロックを形成し、第１の回路ブロック内のａ個の第２の回路は同一の画素ブロック内のａ個の第２のサブ画素を駆動し、仮想領域とａ個の第２の回路は第２の回路ブロックを形成し、第２の回路ブロック内のａ個の第２の回路は同一の画素ブロック内のａ個の第２のサブ画素を駆動し、ａは１よりも大きい整数であり、第１の回路ブロック内の第１の回路と第２の回路との相対位置関係は第２の回路ブロック内の仮想領域と第２の回路との相対位置関係と同じである。
【0007】
本願の第２の態様の実施例は、上記いずれかの第１の態様の実施例の表示パネルを含む表示装置を提供する。
【0008】
本願の第１態様の実施例に係る表示パネルにおいて、表示パネルは、サブ画素と、シフトレジスタと、画素駆動回路とを含む。サブ画素は、第１のサブ画素及び第２のサブ画素を含み、第１のサブ画素及びシフトレジスタは、いずれも第１の表示領域に位置し、第１のサブ画素は、第１の表示領域の表示を実現するために用いられ、即ち、シフトレジスタが位置する領域は、表示を実現できるため、表示パネルの非表示領域の面積を小さくし、表示パネルの狭額縁設計を実現することができる。画素駆動回路は、第１のサブ画素を駆動するための第１の回路と、第２のサブ画素を駆動するための第２の回路とを含む。第１の回路及び第２の回路はいずれも第２の表示領域に位置し、第１の回路は第２の表示領域に位置し、即ち、シフトレジスタが位置する領域の第１のサブ画素を駆動するための画素駆動回路は第２の表示領域に位置し、第１の回路はシフトレジスタに対して退避することができる。第１の回路ブロック内の第１の回路と第２の回路との相対位置関係は、第２の回路ブロック内の仮想領域と第２の回路との相対位置関係と同じであるため、第２の表示領域の表示の均一性を保証し、第１の回路が第２の表示領域に設置されて第２の表示領域の表示効果に及ぼす影響を改善することができる。
【図面の簡単な説明】
【0009】
以下の図面を参照して非限定的な実施例に対して行われた詳細な説明を読むことにより、本願の他の特徴、目的及び利点はより明らかになる。ここで、同一又は類似の符号は同一又は類似の特徴を示す。図面は実際の縮尺で描かれていない。
【0010】
【発明を実施するための形態】
【0011】
以下、本願の各実施形態の特徴や例示的な実施例について詳細に説明する。本願の目的、技術案、及び利点をより明確に理解するために、以下、図面及び具体的な実施例を参照して本願を詳細に説明する。本明細書に記載された具体的な実施例は、本願を限定することなく、本願を解釈するように構成される。当業者にとって明らかなように、本願はこれらの具体的な詳細のうちのいくつかの詳細を必要としない場合でも実施することができる。以下の実施例の説明は本願の例を示すことにより本願をよりよく理解するために用いられる。
【0012】
携帯電話やタブレットコンピュータなどの電子機器において、表示パネルの片側にフロントカメラ、赤外光センサ、近接光センサなどの感光アセンブリを集積する必要がある。いくつかの実施例において、前記電子機器に透光表示領域を設け、感光アセンブリを透光表示領域の背面に設置することができ、感光アセンブリが正常に作動することを確保した場合、電子機器のフルスクリーン表示を実現することができる。
【0013】
現在の狭額縁技術では、パッケージ領域の幅及び回路のサイズをできるだけ小さくする必要があり、パッケージの信頼性、耐落下衝撃性能力、回路の駆動能力に悪影響を及ぼす。
【0014】
上記問題を解決するために、本願の実施例は、表示パネル及び表示装置を提供し、以下、図面を参照して表示パネル及び表示装置の各実施例について説明する。
【0015】
本願の実施例は、表示パネルを提供する。当該表示パネルは、有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）表示パネルであってもよい。
【0016】
図１は、本願の第１の態様の実施例に係る表示パネルの概略平面図である。
【0017】
図１に示すように、表示パネル１００は、第１の表示領域ＡＡ１と、第２の表示領域ＡＡ２とを有する。選択可能に、第１の表示領域ＡＡ１は環状であり、第１の表示領域ＡＡ１は少なくとも一部の第２の表示領域ＡＡ２を取り囲んで設けられている。第１の表示領域ＡＡ１は、表示パネル１００の額縁表示領域である。
【0018】
選択可能に、表示パネル１００は、第３の表示領域ＡＡ３を更に含む。第２の表示領域ＡＡ２は、少なくとも一部の第３の表示領域ＡＡ３を囲んで設けられている。選択可能に、表示パネル１００は、第１の表示領域ＡＡ１、第２の表示領域ＡＡ２、第３の表示領域ＡＡ３を囲む非表示領域ＮＡを更に含む。選択可能に、第３の表示領域ＡＡ３の光透過率は、第２の表示領域ＡＡ２の光透過率よりも大きい。
【0019】
ここで、第３の表示領域ＡＡ３の光透過率は、１５％以上であることが好ましい。第３の表示領域ＡＡ３の光透過率が１５％よりも大きく、更に４０％よりも大きく、更により高い光透過率を有することを確保するために、本実施例における表示パネル１００の一部の機能フィルム層の光透過率はいずれも８０％よりも大きく、更に少なくとも一部の機能フィルム層の光透過率はいずれも９０％よりも大きい。
【0020】
本願の実施例に係る表示パネル１００によれば、第３の表示領域ＡＡ３の光透過率は、第２の表示領域ＡＡ２の光透過率よりも大きいので、表示パネル１００は、第１の表示領域ＡＡ１の背面に感光アセンブリ２００を集積することができ、例えば、カメラの感光アセンブリ２００のアンダースクリーン集積を実現することができ、また、第３の表示領域ＡＡ３が画面を表示することができるので、表示パネル１００の表示面積を向上させ、表示装置のフルスクリーン設計を実現することができる。
【0021】
第３の表示領域ＡＡ３の個数設置方式は複数あり、例えば、第３の表示領域ＡＡ３及び第２の表示領域ＡＡ２の個数はいずれも１つであり、感光アセンブリ２００のアンダースクリーン集積を実現し又は指紋識別を実現するために用いられる。或いは、他のいくつかの選択可能な実施例において、第３の表示領域ＡＡ３の個数は２つであり、そのうちの一方の第３の表示領域ＡＡ３は、感光アセンブリ２００のアンダースクリーン集積を実現するために用いられ、他方の第３の表示領域ＡＡ３は指紋認識を実現するために用いられる。
【0022】
【0023】
図１乃至図３に示すように、本願の実施例に係る表示パネル１００は、サブ画素１０１と、シフトレジスタ１０５と、画素駆動回路１０２とを含み、サブ画素１０１は、第１の表示領域ＡＡ１に位置する第１のサブ画素１１０と、第２の表示領域ＡＡ２に位置する第２のサブ画素１２０とを含み、画素駆動回路１０２は、第２の表示領域ＡＡ２に位置し、画素駆動回路１０２は、第１の回路２１０と、第２の回路２２０と、仮想領域２４０とを含み、第１の回路２１０は、第１のサブ画素１１０を駆動し、第２の回路２２０は、第２のサブ画素１２０を駆動する。ａ個の隣接する第２のサブ画素１２０は画素ブロック１００ａを形成し、第１の回路２１０とａ個の第２の回路２２０とは第１の回路ブロック２００ａを形成し、第１の回路ブロック２００ａ内のａ個の第２の回路２２０は同一の画素ブロック１００ａ内のａ個の第２のサブ画素２２０を駆動し、仮想領域２４０とａ個の第２の回路２２０とは第２の回路ブロック２００ｂを形成し、第２の回路ブロック２００ｂ内のａ個の第２の回路２２０は同一の画素ブロック１００ａ内のａ個の第２のサブ画素１２０を駆動し、ａは１よりも大きい整数であり、第１の回路ブロック２００ａ内の第１の回路２１０と第２の回路２２０との相対位置関係は第２の回路ブロック２００ｂ内の仮想領域２４０と第２の回路２２０との相対位置関係と同じである。
【0024】
第１の回路２１０と第１のサブ画素１１０との接続関係をより良く示すために、図３には、第１の表示領域ＡＡ１の第１のサブ画素１１０が保留されている。図３には、Ｑ領域の一部の画素駆動回路１０２のみが示されている。
【0025】
図３において、一点鎖線枠で第１の回路ブロック２００ａを模式的に示し、同一の一点鎖線枠内に位置する第１の回路２１０及び第２の回路２２０は同一の第１の回路ブロック２００ａに属し、一点鎖線枠は本願の表示パネル１００の構造を限定するものではない。図３において、一点鎖線枠で第２の回路ブロック２００ｂを模式的に示し、同一の一点鎖線枠２００ｂ内に位置する仮想領域２４０と第２の回路２２０とは同一の第２の回路ブロック２００ｂに属し、一点鎖線枠は本願の表示パネル１００の構造を限定するものではない。
【0026】
本願の第１の態様の実施例に係る表示パネル１００において、表示パネル１００は、サブ画素１０１と、画素駆動回路１０２と、シフトレジスタ１０５とを含む。サブ画素１０１は、第１のサブ画素１１０及び第２のサブ画素１２０を含み、第１のサブ画素１１０及びシフトレジスタ１０５は、いずれも第１の表示領域ＡＡ１に位置する。画素駆動回路１０２は、第２の表示領域ＡＡ２に位置する第１の回路２１０及び第２の回路２２０を含み、第１の回路２１０は第１のサブ画素１１０を駆動し、第２の回路２２０は第２のサブ画素１２０を駆動する。シフトレジスタ１０５は第１の表示領域ＡＡ１に位置し、第１の回路２１０及び第２の回路２２０は、いずれも第２の表示領域ＡＡ２に位置し、即ち、シフトレジスタ１０５が位置する領域の第１のサブ画素１１０を駆動するための画素駆動回路１０２は、第２の表示領域ＡＡ２に位置し、第１の回路２１０は、第２の表示領域ＡＡ２に設けられることで、シフトレジスタ１０５に対して退避することができ、額縁幅を減少させることができる。
【0027】
選択可能に、仮想領域２４０を増加させ、且つ第１の回路ブロック２００ａ内の第１の回路２１０と第２の回路２２０との相対位置関係を第２の回路ブロック２００ｂ内の仮想領域２４０と第２の回路２２０との相対位置関係と同じにすることで、画素駆動回路１０２のレイアウト及び製造を更に簡略化することができ、第２の表示領域ＡＡ２の表示の均一性を更に改善することができる。
【0028】
第１の回路２１０とａ個の第２の回路２２０とは第１の回路ブロック２００ａを形成し、第１の回路ブロック内のａ個の第２の回路２２０は同一画素ブロック内のａ個の第２のサブ画素を駆動し、第１の回路２１０は第１のサブ画素１１０を駆動する。複数の第１の回路ブロック２００ａは、列方向においてアレイ状に配列され、複数の第１の回路２１０は、同一直線上に位置しない。このように、第１の回路ブロック２００ａ内における第１の回路２１０の相対位置が固定されないため、より優れた表示均一性効果を提供することができる。
【0029】
選択可能に、仮想領域２４０を設けることにより、第２の回路ブロック２００ｂの配置と第１の回路ブロック２００ａ及び第３の回路ブロック２００ｃの配置とをできるだけ一致させ、表示差を改善し、第２の表示領域ＡＡ２の表示の均一性を更に改善することができる。
【0030】
選択可能に、第２の回路ブロック２００ｂの個数は複数であり、各第２の回路ブロック２００ｂとそれにより駆動される画素ブロック１００ａとの相対位置が同じであるため、画素駆動回路１０２のレイアウト及び製造を簡素化し、第２の表示領域ＡＡ２の表示の均一性を改善することができる。
【0031】
第２の回路ブロック２００ｂにより駆動された画素ブロック１００ａは、第２の回路ブロック２００ｂ内のａ個の第２の回路２２０により駆動されたａ個の隣接する第２のサブ画素１２０が位置する画素ブロック１００ａである。
【0032】
各第２の回路ブロック２００ｂと当該第２の回路ブロック２００ｂにより駆動される画素ブロック１００ａとの相対位置が同じであるとは、例えば、表示パネル１００が複数の第２の回路ブロック２００ｂを含み、各第２の回路ブロック２００ｂとそれにより駆動される画素ブロック１００ａとが厚さ方向において位置ずれしており、各第２の回路ブロック２００ｂと当該第２の回路ブロック２００ｂにより駆動される画素ブロック１００ａとの位置ずれ寸法及び位置ずれ方向が同じであることを指す。
【0033】
各第２の回路ブロック２００ｂと当該第２の回路ブロック２００ｂにより駆動される画素ブロック１００ａとの相対位置が同じであるとは、各第２の回路ブロック２００ｂと当該第２の回路ブロック２００ｂにより駆動される画素ブロック１００ａとの相対位置が厳密に同じであることを意味するものではなく、製造プロセス誤差範囲において、各第２の回路ブロック２００ｂと当該第２の回路ブロック２００ｂにより駆動される画素ブロック１００ａとの相対位置をほぼ同じにして、直接第２の回路ブロック２００ｂが位置するアレイ基板と第２のサブ画素１２０が位置する発光板とを全体的に位置合わせして接続することができ、各第２の回路２２０が各第２のサブ画素１２０を駆動することができればよい。
【0034】
選択可能に、表示パネルの厚さ方向Ｚに沿って、第１の回路２１０の正投影サイズと仮想領域２４０のサイズとが同じであるため、第２の表示領域ＡＡ２の表示の均一性を更に改善することができる。例えば、第１の回路２１０は、２Ｔ１Ｃ回路、７Ｔ１Ｃ回路、７Ｔ２Ｃ回路、又は９Ｔ１Ｃ回路のいずれかであってもよい。ここで、「２Ｔ１Ｃ回路」とは、画素回路において２つの薄膜トランジスタ（Ｔ）と１つのコンデンサ（Ｃ）とを含む画素回路を指し、他の「７Ｔ１Ｃ回路」、「７Ｔ２Ｃ回路」、「９Ｔ１Ｃ回路」などは順に類推する。そうすれば、第１の回路２１０の厚さ方向Ｚに沿った正投影は、第１の回路２１０に含まれる薄膜トランジスタ及びコンデンサの厚さ方向における正投影面積の和である。
【0035】
選択可能に、表示パネル１００は、第１の方向Ｘに沿って延びる第１の導線と、第２の方向Ｙに沿って延びる第２の導線とを含む。第１の導線は、例えば、走査線、発光制御信号線、電圧基準線等である。第２の導線は、例えば、データ信号線、電源線等である。
【0036】
２つの第１の回路２１０が第２の方向Ｙに沿って隣接して設けられると仮定すると、第２の方向Ｙに沿って隣接する２つの第１の回路２１０において、上の第１の回路２１０に接続される第１の導線から下の第１の回路２１０に接続される第１の導線までの距離は、第１の回路２１０の第２の方向Ｙにおける寸法Ｌであってもよい。例えば、上の第１の回路２１０に接続される第１の導線の第２の方向Ｙにおける中心から下の第１の回路２１０に接続される第１の導線の第２の方向Ｙにおける中心までの距離は、第１の回路２１０の第２の方向Ｙにおける寸法Ｌであってもよい。
【0037】
２つの第１の回路２１０が第１の方向Ｘに沿って隣接して設けられると仮定すると、第１の方向Ｘに沿って隣接する２つの第１の回路２１０において、前の第１の回路２１０に接続される第２の導線から後の第１の回路２１０に接続される第２の導線までの距離は、第１の回路２１０の第１の方向Ｘにおける寸法Ｈであってもよい。例えば、前の第１の回路２１０に接続される第２の導線の第１の方向Ｘにおける中心から後の第１の回路２１０に接続された第２の導線の第１の方向Ｘにおける中心までの距離は、第１の回路２１０の第１の方向Ｘにおける寸法Ｈである。
【0038】
第１の回路２１０と第２の回路２２０とが第２の方向Ｙに沿って隣接して設けられ、且つ第１の回路２１０が第１の回路２１０に接続される第１の導線と第２の回路２２０に接続される第１の導線との間に位置する場合、第２の方向Ｙに沿って隣接する第１の回路２１０及び第２の回路２２０において、第１の回路２１０に接続される第１の導線の第２の方向Ｙにおける中心から第２の回路２２０に接続される第１の導線の第２の方向Ｙにおける中心までの距離は、第１の回路２１０の第２の方向Ｙにおける寸法Ｌであってもよい。
【0039】
第１の回路２１０と第２の回路２２０とが第１の方向Ｘに沿って隣接して設けられ、且つ第１の回路２１０が第１の回路２１０に接続される第２の導線と第２の回路２２０に接続される第２の導線との間に位置する場合、第１の方向Ｘに沿って隣接する第１の回路２１０及び第２の回路２２０において、第１の回路２１０に接続される第２の導線から第２の回路２２０に接続される第２の導線までの距離は、第１の回路２１０の第１の方向Ｘにおける寸法Ｈであってもよい。
【0040】
表示パネルの厚さ方向Ｚに沿って、第１の回路２１０の正投影サイズは、Ｈ×Ｌであってもよい。
【0041】
選択可能に、仮想領域２４０のサイズはＨ×Ｌである。
【0042】
選択可能に、第１の回路ブロック２００ａ内の第１の回路２１０の数量と第２の回路ブロック２００ｂ内の仮想領域２４０の数量とが同じであるため、仮想領域２４０と第１の回路２１０が位置する領域の表示効果が同じであり、第２の表示領域ＡＡ２の表示の均一性を更に改善することができる。
【0043】
選択可能に、表示パネルの厚さ方向Ｚに沿って、第１の回路ブロック２００ａの正投影サイズと第２の回路ブロック２００ｂの正投影サイズとが同じであれば、第１の回路ブロック２００ａと第２の回路ブロック２００ｂにおけるａ個の第２の回路２２０のサイズが同じであり、第２の表示領域ＡＡ２の表示の均一性を更に改善することができる。
【0044】
第１の回路ブロック２００ａの正投影サイズは、第１の回路ブロック２００ａ内の第１の回路２１０とａ個の第２の回路２２０の正投影サイズの和である。第２の回路ブロック２００ｂの正投影サイズは、第２の回路ブロック２００ｂ内の仮想領域２４０とａ個の第２の回路２２０の正投影サイズの和である。
【0045】
第１の回路２１０と第２の回路２２０とが第２の方向Ｙに沿って隣接して設けられ、且つ第２の回路２２０は、第１の回路２１０に接続される第１の導線と第２の回路２２０に接続される第１の導線との間に位置する場合、第２の方向Ｙに沿って隣接する第１の回路２１０及び第２の回路２２０において、第１の回路２１０に接続される第１の導線の第２の方向Ｙにおける中心から第２の回路２２０に接続される第１の導線の第２の方向Ｙにおける中心までの距離は、第２の回路２２０の第２の方向Ｙにおける寸法Ｌ’であってもよい。
【0046】
第１の回路２１０と第２の回路２２０とが第１の方向Ｘに沿って隣接して設けられ、且つ第２の回路２２０が、第１の回路２１０に接続される第２の導線と第２の回路２２０に接続される第２の導線との間に位置する場合、第１の方向Ｘに沿って隣接する第１の回路２１０と第２の回路２２０とにおいて、第１の回路２１０に接続される第２の導線から第２の回路２２０に接続される第２の導線までの距離は、第２の回路２２０の第１の方向Ｘにおける寸法Ｈ’であってもよい。
【0047】
表示パネルの厚さ方向Ｚに沿って、第２の回路２２０の正投影サイズはＬ’×Ｈ’である。
【0048】
選択可能に、仮想領域２４０内に仮想回路が設けられ、仮想回路の構造が第１の回路２１０の構造と同じであるため、仮想領域２４０と第１の回路２１０が位置する領域の表示効果が同じであり、第２の表示領域ＡＡ２の表示の均一性を更に改善することができる。
【0049】
選択可能に、第１の回路ブロック２００ａの数量が複数であり、各第１の回路ブロック２００ａと当該第１の回路ブロック２００ａにより駆動される画素ブロック１００ａとの相対位置が同じである。第１の回路ブロック２００ａにより駆動される画素ブロック１００ａは、第１の回路ブロック２００ａ内のａ個の第２の回路２２０により駆動されるａ個の隣接する第２のサブ画素１２０が位置する画素ブロック１００ａである。
【0050】
各第１の回路ブロック２００ａと当該第１の回路ブロック２００ａにより駆動される画素ブロック１００ａとの相対位置が同じであるとは、例えば、表示パネル１００が複数の第１の回路ブロック２００ａを含み、各第１の回路ブロック２００ａとそれにより駆動される画素ブロック１００ａとが厚さ方向において位置ずれしており、各第１の回路ブロック２００ａと当該第１の回路ブロック２００ａにより駆動される画素ブロック１００ａとの位置ずれ寸法及び位置ずれ方向が同じであることを指す。
【0051】
各第１の回路ブロック２００ａと当該第１の回路ブロック２００ａにより駆動される画素ブロック１００ａとの相対位置が同じであるとは、各第１の回路ブロック２００ａと当該第１の回路ブロック２００ａにより駆動される画素ブロック１００ａとの相対位置が厳密に同じであることを意味するものではなく、製造プロセス誤差範囲において、各第１の回路ブロック２００ａと当該第１の回路ブロック２００ａにより駆動される画素ブロック１００ａとの相対位置をほぼ同じにして、直接第１の回路ブロック２００ａが位置するアレイ基板と第２のサブ画素１２０が位置する発光板とを全体的に位置合わせして接続することができ、各第２の回路２２０が各第２のサブ画素１２０を駆動することができればよい。
【0052】
これらの選択可能な実施例において、各第１の回路ブロック２００ａとそれにより駆動される画素ブロック１００ａとの相対位置が同じであるため、画素駆動回路１０２のレイアウト及び製造を簡素化し、第２の表示領域ＡＡ２の表示の均一性を改善し、第１の回路２１０が第２の表示領域ＡＡ２に設置されることによる第２の回路２２０と第２のサブ画素１２０との間の接続への影響を低減することができる。
【0053】
【0054】
いくつかの選択可能な実施例において、図１、図４及び図５に示すように、表示パネル１００は、第３の表示領域ＡＡ３を更に含み、第２の表示領域ＡＡ２は、少なくとも一部の第３の表示領域ＡＡ３を取り囲んで設けられ、サブ画素１０１は、第３の表示領域ＡＡ３に位置する第３のサブ画素１３０を更に含み、画素駆動回路１０２は、第３のサブ画素１３０を駆動するための第３の回路２３０を更に含む。第３の表示領域ＡＡ３のサブ画素１０１を駆動するための画素駆動回路１０２は、第２の表示領域ＡＡ２に位置するため、第３の表示領域ＡＡ３の光透過率を向上させることができ、感光アセンブリ２００が第３の表示領域ＡＡ３を透過して光線情報を取得することができ、感光アセンブリ２００のアンダースクリーン集積に有利である。
【0055】
第３の回路２３０及びａ個の第２の回路２２０は、第３の回路ブロック２００ｃを形成し、第３の回路ブロック２００ｃ内のａ個の第２の回路２２０は、同一の画素ブロック１００ａ内のａ個の第２のサブ画素１２０を駆動するために用いられ、ａは１よりも大きい整数であり、各第３の回路ブロック２００ｃとそれにより駆動される画素ブロック１００ａとの相対位置が同じであるため、画素駆動回路１０２のレイアウト及び製造を簡素化し、第２の表示領域ＡＡ２の表示の均一性を改善することができる。
【0056】
第３の回路ブロック２００ｃにより駆動される画素ブロック１００ａは、第３の回路ブロック２００ｃ内のａ個の第２の回路２２０により駆動されるａ個の隣接する第２のサブ画素１２０が位置する画素ブロック１００ａである。
【0057】
第３の回路２３０と第３のサブ画素１３０との接続関係をより良く示すために、図５には、第３の表示領域ＡＡ３の第３のサブ画素１３０が保留されている。図５には、Ｑ’領域の一部の画素駆動回路１０２のみが示されている。
【0058】
図５において、一点鎖線枠で第３の回路ブロック２００ｃを模式的に示し、同一の一点鎖線枠内に位置する第３の回路２３０と第２の回路２２０とは同一の第３の回路ブロック２００ｃに属し、一点鎖線枠は本願の表示パネル１００の構造を限定するものではない。
【0059】
選択可能に、表示パネルの厚さ方向Ｚに沿って、第１の回路２１０の正投影サイズと第３の回路２３０の正投影サイズとが同じであるため、第２の表示領域ＡＡ２の表示の均一性を更に改善することができる。第３の回路２３０の寸法の定義は、第１の回路２１０の寸法の定義と同じであり、ここでは説明を省略する。
【0060】
選択可能に、第１の回路ブロック２００ａ内の第１の回路２１０の数量と第３の回路ブロック２００ｃ内の第３の回路２３０の数量とが同じであるため、第１の回路２１０と第３の回路２３０が位置する領域の表示効果をより近接させ、第２の表示領域ＡＡ２の表示の均一性を更に改善することができる。
【0061】
選択可能に、表示パネルの厚さ方向Ｚに沿って、第１の回路ブロック２００ａの正投影サイズと第３の回路ブロック２００ｃの正投影サイズとが同じであれば、第１の回路ブロック２００ａと第３の回路ブロック２００ｃにおけるａ個の第２の回路２２０のサイズが同じであり、第２の表示領域ＡＡ２の表示の均一性を更に改善することができる。
【0062】
選択可能に、第１の回路ブロック２００ａ内の第１の回路２１０と第２の回路２２０との相対位置関係は、第３の回路ブロック２００ｃ内の第３の回路２３０と第２の回路２２０との相対位置関係と同じであるため、画素駆動回路１０２のレイアウト及び製造を更に簡素化し、第２の表示領域ＡＡ２の表示の均一性を更に改善することができる。
【0063】
いくつかの選択可能な実施例において、図３及び図５に示すように、表示パネル１００は、接続線１０３を更に含み、接続線１０３は、第１のサブ画素１１０及び第１の回路２１０を接続するための第１の接続線３１０と、第３のサブ画素１３０及び第３の回路２３０を接続するための第３の接続線３３０とを含み、少なくとも一部の第１の接続線３１０及び第３の接続線３３０は、同一のフィルム層に位置している。
【0064】
これらの選択可能な実施例において、少なくとも一部の第１の接続線３１０及び第３の接続線３３０が同一のフィルム層に位置するため、少なくとも一部の第１の接続線３１０及び第３の接続線３３０を同期的に製造することができ、一部の第１の接続線３１０及び第３の接続線３３０を製造するための製造プロセス工程を増加させることなく、マスク板の数量及び製造プロセスを増加させることもなく、表示パネル１００の製造工程を簡略化し、表示パネル１００の製造効率を向上させ、表示パネル１００の厚さを薄くすることができる。
【0065】
選択可能に、接続線１０３は、第２の回路２２０と第２のサブ画素１２０とを接続するための第２の接続線３２０を更に含む。
【0066】
【0067】
いくつかの選択可能な実施例において、図３及び図５乃至図７に示すように、表示パネル１００は、信号線４１０を含む信号線層１０４を更に備え、少なくとも一部の接続線１０３が信号線層１０４に位置し、信号線４１０は、データ線、走査線、電源線、電圧基準線及び接地線のうちの少なくとも１つを含み、これにより、一部の接続線１０３はデータ線、走査線、電源線、電圧基準線及び接地線のうちの少なくとも１つと同期的に製造することができ、一部の接続線１０３を製造するための製造プロセス工程を増加させることなく、マスク板の数量及び製造プロセスを増加させることもなく、表示パネル１００の製造工程を簡略化し、表示パネル１００の製造効率を向上させ、表示パネル１００の厚さを薄くすることができる。
【0068】
選択可能に、表示パネルの厚さ方向Ｚに沿った少なくとも一部の接続線１０３の正投影と表示パネルの厚さ方向Ｚに沿った画素駆動回路１０２の正投影とは位置ずれして設置されることで、一部の接続線１０３と画素駆動回路１０２との重複面積を減少させ、接続線１０３と画素駆動回路１０２との間に形成される寄生容量による信号伝送への影響を改善することができる。
【0069】
選択可能に、少なくとも一部の第１の接続線３１０は、第１の方向Ｘに沿って延び且つ対応する第１の回路ブロック２００ａの第２の方向Ｙにおける一方側に位置し、及び／又は、少なくとも一部の第３の接続線３３０は、第１の方向Ｘに沿って延び且つ対応する第３の回路ブロック２００ｃの第２の方向Ｙにおける一方側に位置し、第１の方向Ｘ及び第２の方向Ｙは交差する。
【0070】
これらの選択可能な実施例において、一部の第１の接続線３１０が第１の方向Ｘに沿って延在して成形され、第１の方向Ｘに沿って延在して成形された一部の第１の接続線３１０が、対応する第１の回路ブロック２００ａの第２の方向Ｙにおける一方側に位置する場合、第１の接続線３１０が第１の回路２１０の間に確保された空間内に位置すると共に、第１の接続線３１０と第１の回路２１０との重複面積を減少させ、第１の接続線３１０と第１の回路２１０との相互影響を改善することができる。
【0071】
一部の第３の接続線３３０は、第１の方向Ｘに沿って延在して成形され、第１の方向Ｘに沿って延在して成形された一部の第３の接続線３３０は、対応する第３の回路ブロック２００ｃの第２の方向Ｙにおける一方側に位置する場合、第３の接続線３３０が第３の回路２３０の間に確保された空間内に位置すると共に、第３の接続線３３０と第３の回路２３０との重複面積を減少させ、第３の接続線３３０と第３の回路２３０との相互影響を改善することができる。
【0072】
第１の接続線３１０に対応する第１の回路ブロック２００ａは、第１の接続線３１０に接続される第１の回路２１０が位置する第１の回路ブロック２００ａであり、第３の接続線３３０に対応する第３の回路ブロック２００ｃは、第３の接続線３３０に接続される第３の回路２３０が位置する第３の回路ブロック２００ｃである。
【0073】
引き続き図６及び図７を参照すると、表示パネル１００は、基板１１、基板に設けられたアレイ基板層１２及び画素定義層１３を更に含んでもよい。画素駆動回路１０２は、アレイ基板層１２に設けられてもよい。第１の回路２１０、第２の回路２２０及び第３の回路２３０は、いずれも薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）を含んでもよい。アレイ基板層１２は、コンデンサなどの構造を更に含んでもよい。画素定義層１３は、第１の表示領域ＡＡ１に位置する第１の画素開口Ｋ１と、第２の表示領域ＡＡ２に位置する第２の画素開口Ｋ２と、第３の表示領域ＡＡ３に位置する第３の画素開口Ｋ３とを含む画素開口を備える。第１のサブ画素１１０は、第１の電極１１１と、第２の電極１１２と、第１の電極１１１と第２の電極１１２との間に位置する第１の発光構造１１３とを含み、第１の発光構造１１３は、第１の画素開口Ｋ１に位置する。第１の電極１１１は、第１の接続線３１０を介して第１の回路２１０のＴＦＴに接続されている。第２のサブ画素１２０は、第３の電極１２１と、第４の電極１２２と、第３の電極１２１と第４の電極１２２との間に位置する第２の発光構造１２３とを含み、第２の発光構造１２３は、第２の画素開口Ｋ２に位置する。第３のサブ画素１３０は、第５の電極１３１と、第６の電極１３２と、第５の電極１３１と第６の電極１３２との間に位置する第３の発光構造１３３とを含み、第３の発光構造１３３は、第３の画素開口Ｋ３に位置する。第５の電極１３１は、第３の接続線３３０を介して第３の回路２３０のＴＦＴに接続されている。画素定義層１３には支持柱１４が更に設けられてもよい。第１の電極１１１及び第３の電極１２１及び第５の電極１３１は画素電極であってもよく、第２の電極１１２及び第４の電極１２２及び第６の電極１３２は全面電極として相互接続されてもよい。
【0074】
【0075】
図６及び図８に示すように、いくつかの選択可能な実施例において、第１の接続線３１０は、第１の表示領域ＡＡ１に位置する第１のセグメント３１１と、第２の表示領域ＡＡ２に位置する第２のセグメント３１２とを含み、第２のセグメント３１２は、信号線層１０４に位置するため、第１の接続線３１０と信号線とを同期的に製造することができ、一部の第１の接続線３１０を製造するための製造プロセス工程を増加させることなく、マスク板の数量及び製造プロセスを増加させることもなく、表示パネル１００の製造工程を簡略化し、表示パネル１００の製造効率を向上させ、表示パネル１００の厚さを薄くすることもできる。
【0076】
選択可能に、異なる第１の接続線３１０の短絡接続リスクを改善するために、第１のセグメント３１１及び第２のセグメント３１２は異なるフィルム層に位置する。図７及び図９に示すように、いくつかの選択可能な実施例において、第３の接続線３３０は、第３の表示領域ＡＡ３に位置する第３のセグメント３３１と、第２の表示領域ＡＡ２に位置する第４のセグメント３３２とを含み、第４のセグメント３３２は、信号線層１０４に位置するため、第４のセグメント３３２と信号線４１０とを同期的に製造することができ、一部の第４のセグメント３３２を製造するための製造プロセス工程を増加させることなく、マスク板の数量及び製造プロセスを増加させることもなく、表示パネル１００の製造工程を簡略化し、表示パネル１００の製造効率を向上させ、表示パネル１００の厚さを薄くすることができる。選択可能に、異なる第３の接続線３３０の短絡接続リスクを改善するために、第４のセグメント３３２と第３のセグメント３３１とは異なるフィルム層に位置している。
【0077】
選択可能に、第３のセグメント３３１は、透光材料を選択して製造し成形することができ、例えば、第３のセグメント３３１の材料は、酸化インジウムスズなどの透光材料を含むので、第１の表示領域ＡＡ１の光透過率を高めることができる。
【0078】
選択可能に、第１のセグメント３１１と第３のセグメント３３１とは同一のフィルム層に位置するため、第１のセグメント３１１と第３のセグメント３３１とを同期的に製造することができ、表示パネル１００の製造プロセスを簡略化し、表示パネル１００の製造効率を向上させ、表示パネル１００の厚さを薄くすることができる。
【0079】
いくつかの選択可能な実施例において、同色のサブ画素１０１に接続される接続線１０３は、同じ材料を用いて製造して成形される。
【0080】
これらの選択可能な実施例において、同色のサブ画素１０１が同じ種類の材料の接続線１０３を採用することにより、接続線１０３の抵抗が異なることによる画素の輝度の差異を低減することができ、第２の表示領域ＡＡ２の表示の均一性を更に改善することができる。
【0081】
選択可能に、第２の表示領域ＡＡ２は、主表示領域と、第１の遷移領域と、第２の遷移領域とを含み、第１の遷移領域は、主表示領域と第１の表示領域ＡＡ１との間に位置し、第２の遷移領域は、主表示領域と第３の表示領域ＡＡ３との間に位置し、第１の回路２１０は、第１の遷移領域に位置することで、第１の回路２１０と第１の表示領域ＡＡ１との間の間隔が小さくなり、第１の回路２１０と第１のサブ画素１１０との間の配線長を短くすることができ、第３の回路２３０は、第２の遷移領域に位置することで、第３の回路２３０と第３の表示領域ＡＡ３との間の間隔が小さくなり、第３の回路２３０と第３のサブ画素１３０との間の配線長を短くすることができ、仮想領域２４０は、主表示領域に位置することで、第２の表示領域ＡＡ２の表示の均一性を更に改善することができる。
【0082】
いくつかの選択可能な実施例において、第１のサブ画素１１０、第２のサブ画素１２０及び第３のサブ画素１３０は、行単位及び列単位で配列され、第１の回路２１０、第２の回路２２０及び第３の回路２３０は、行単位及び列単位で配列され、ここで、少なくとも一部の第１の回路２１０及び第２の回路２２０は、同じ行に設けられ、且つ同じ行に設けられた第１の回路２１０及び第２の回路２２０は、同じ行にある第１のサブ画素１１０及び第２のサブ画素１２０を駆動するために用いられ、及び／又は、少なくとも一部の第３の回路２３０及び第２の回路２２０は、同じ行に設けられ、且つ同じ行に設けられた第３の回路２３０及び第２の回路２２０は、同じ行にある第３のサブ画素１３０及び第２のサブ画素１２０を駆動するために用いられる。
【0083】
これらの選択可能な実施例において、第１の回路２１０は第１の接続線３１０を介して第１のサブ画素１１０に接続され、第２の回路２２０は第２の接続線３２０を介して第２のサブ画素１２０に接続され、第３の回路２３０は第３の接続線３３０を介して第３のサブ画素１３０に接続され、同じ行にある第１の回路２１０及び第２の回路２２０並びに第３の回路２３０及びそれにより駆動される第１のサブ画素１１０及び第２のサブ画素１２０並びに第３のサブ画素１３０が同じ行に設けられる場合、走査線の形状を簡素化し、走査線が同じ行にある第１のサブ画素１１０、第２のサブ画素１２０及び第３のサブ画素１３０を駆動しやすく、信号伝送の安定性を向上させることができる。
【0084】
いくつかの選択可能な実施例において、第３の表示領域ＡＡ３は第１の対称軸線Ｍに対して対称に設けられ、第１の対称軸線Ｍは第２の方向Ｙに沿って延在し、且つ第１の対称軸線Ｍは第３の表示領域ＡＡ３の中心を通過し、複数の第１の回路２１０は第１の対称軸線Ｍに対して対称に分布し、且つ第１の回路２１０とそれにより駆動される第１のサブ画素１１０とは第１の対称軸線Ｍの同じ側に位置するため、第１の回路２１０とそれにより駆動される第１のサブ画素１１０との間の距離を更に減少させ、配線距離を減少させる。複数の第３の回路２３０は第１の対称軸線Ｍに対して対称的に分布され、且つ第３の回路２３０とそれにより駆動される第３のサブ画素１３０とは第１の対称軸線Ｍの同じ側に位置するため、第３の回路２３０とそれにより駆動される第３のサブ画素１３０との間の距離を更に減少させ、配線距離を減少させる。
【0085】
【0086】
本願の第２の態様の実施例に係る表示装置は、上記のいずれかの実施形態の表示パネル１００を含んでもよい。本実施例の表示装置において、表示パネル１００は、上記のいずれかの実施例の表示パネル１００であってもよく、表示パネル１００は、第１の表示領域ＡＡ１と、第２の表示領域ＡＡ２と、第３の表示領域ＡＡ３とを有し、第３の表示領域ＡＡ３の光透過率は、第２の表示領域ＡＡ２の光透過率よりも大きい。
【0087】
これらの表示装置の表示パネル１００において、図２、図３及び図１１を合わせて参照すると、第１の表示領域ＡＡ１の第１のサブ画素１１０を駆動するための第１の回路２１０が第２の表示領域ＡＡ２に設けられるため、シフトレジスタ１０５の設置に対して十分なスペースを確保することができ、元々非表示領域に位置するシフトレジスタ１０５を、表示可能な第１の表示領域ＡＡ１に設置することができ、表示装置の額縁幅を小さくすることができる。
【0088】
選択可能に、図１１に示すように、表示パネル１００は、対向する第１の表面Ｓ１及び第２の表面Ｓ２を含み、第１の表面Ｓ１は表示面である。表示装置は、表示パネル１００の第２表面Ｓ２側に位置する感光アセンブリ２００を更に含み、感光アセンブリ２００は、第３の表示領域ＡＡ３の位置に対応する。
【0089】
感光アセンブリ２００は、外部画像情報を収集するための画像収集装置であってもよい。本実施例において、感光アセンブリ２００は、相補型金属酸化物半導体（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＣＭＯＳ）画像収集装置であり、他のいくつかの実施例において、感光アセンブリ２００は、電荷結合素子（Ｃｈａｒｇｅ－ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ、ＣＣＤ）画像収集装置などの他の形式の画像収集装置であってもよい。感光アセンブリ２００は、画像収集装置に限定されず、例えば、いくつかの実施例において、感光アセンブリ２００は、赤外線センサ、近接センサ、赤外線レンズ、投光感知素子、環境光センサ及びドットマトリックス投影器などの光センサであってもよい。また、表示装置は、表示パネル１００の第２の表面Ｓ２に例えば受話器、スピーカなどの他の部材を集積してもよい。
【0090】
本願の実施例に係る表示装置によれば、第３の表示領域ＡＡ３の光透過率は、第２の表示領域ＡＡ２の光透過率よりも大きいため、表示パネル１００は、第３の表示領域ＡＡ３の背面に感光アセンブリ２００を集積し、例えば、画像収集装置の感光アセンブリ２００のアンダースクリーン集積を実現することができ、同時に、第３の表示領域ＡＡ３は、画面を表示することができるため、表示パネル１００の表示面積を向上させ、表示装置のフルスクリーン設計を実現することができる。第１のサブ画素１１０は、第１の表示領域ＡＡ１に位置し、表示パネル１００の額縁領域が発光して表示することができるため、表示パネル１００の額縁を小さくし、表示装置の狭額縁設計を実現することができる。
【0091】
本願は、以上のような実施例を参照し、これらの実施例は、全ての細部について詳細に説明しておらず、この出願が具体的な実施例に限定されない。以上のことから明らかなように、多くの修正及び変更が可能である。本明細書において、本願の原理及び実際の応用をより良く解釈するために、これらの実施例を選択して具体的に説明し、これにより、当業者が本願及び本願を基づいた修正をうまく利用することができる。本開示は、特許請求の範囲とその均等物のみにより限定される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】