特許7556257情報処理装置、情報処理プログラム、及びプログラマブル論理回路
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-17
(45)【発行日】2024-09-26
(54)【発明の名称】情報処理装置、情報処理プログラム、及びプログラマブル論理回路
(51)【国際特許分類】
G06F 8/656 20180101AFI20240918BHJP
H03K 19/17752 20200101ALI20240918BHJP
G06F 15/78 20060101ALI20240918BHJP
【ＦＩ】
G06F8/656
H03K19/17752
G06F15/78 560
【請求項の数】
12
(21)【出願番号】P 2020167339
(22)【出願日】2020-10-01
(65)【公開番号】P2022059522
(43)【公開日】2022-04-13
【審査請求日】2023-09-19
(73)【特許権者】
【識別番号】000005496
【氏名又は名称】富士フイルムビジネスイノベーション株式会社
(74)【代理人】
【識別番号】110001519
【氏名又は名称】弁理士法人太陽国際特許事務所
(72)【発明者】
【氏名】内山 順一
【審査官】松平 英
(56)【参考文献】
【文献】特開２０１１－１９９６４０（ＪＰ，Ａ）
【文献】特開２０１１－２０３９２０（ＪＰ，Ａ）
【文献】特開平１０－２８５０１４（ＪＰ，Ａ）
【文献】特開２０１４－１８６６６７（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｆ ８／００－８／３８
８／６０－８／７７
９／４４－９／４４５
９／４５１
１５／７８
３０／００－３０／３９８
Ｈ０１Ｌ２１／８２－２１／８２２
２７／０４
Ｈ０３Ｋ１９／０９８－１９／２３
(57)【特許請求の範囲】
【請求項1】
プロセッサを備え、前記プロセッサは、
１の処理機能を実行する処理回路を構成する複数の分割回路に対応した複数の回路構成情報を取得し、
複数の部分再構成領域を、取得した前記複数の回路構成情報に対応する複数の分割回路に再構成する再構成処理を並行して実行させ、
前記処理回路が実行する処理の次に実行すべき第１の次処理を実行する第１の次処理回路を、前記複数の部分再構成領域の一部の第１の部分再構成領域に再構成可能な場合、前記第１の部分再構成領域を、前記第１の次処理回路に再構成する再構成処理と、前記第１の部分再構成領域以外の第２の部分再構成領域を、前記第１の次処理の次に実行すべき第２の次処理を実行する第２の次処理回路を構成する複数の分割回路の一部の分割回路に再構成する再構成処理と、を並行して実行させる
情報処理装置。
【請求項2】
前記プロセッサは、前記第１の次処理を実行した後、前記第１の部分再構成領域を、前記第２の次処理回路を構成する複数の分割回路の一部の分割回路以外の分割回路に再構成する
請求項１記載の情報処理装置。
【請求項3】
前記複数の部分再構成領域は、直列に接続されており、前記プロセッサは、
前記第１の次処理を実行する場合に、前記第２の部分再構成領域に再構成された前記一部の分割回路の処理の全てを実行しないように設定する
請求項１又は請求項２記載の情報処理装置。
【請求項4】
プロセッサを備え、
前記プロセッサは、
１の処理機能を実行する処理回路を構成する複数の分割回路に対応した複数の回路構成情報であって、対応する処理回路を識別するための識別符号を含む複数の回路構成情報を取得し、
複数の部分再構成領域を、取得した前記複数の回路構成情報に対応する複数の分割回路に再構成する再構成処理を並行して実行させ、
前記複数の回路構成情報の各々に含まれる前記識別符号が示す処理回路が同一の場合に、前記再構成処理を実行させる
情報処理装置。
【請求項5】
前記識別符号は、前記部分再構成領域を指定する符号を含み、前記プロセッサは、
前記部分再構成領域を指定する符号に対応する部分再構成領域を、対応する分割回路に再構成する
請求項４記載の情報処理装置。
【請求項6】
コンピュータに、少なくとも１つの処理回路を構成する複数の分割回路のうち少なくとも２つ以上の複数の回路構成情報を取得し、
取得した前記複数の回路構成情報に基づいて、複数の部分再構成領域を、前記複数の回路構成情報に対応する複数の分割回路に再構成する再構成処理を並行して実行させ、
前記処理回路が実行する処理の次に実行すべき第１の次処理を実行する第１の次処理回路を、前記複数の部分再構成領域の一部の第１の部分再構成領域に再構成可能な場合、前記第１の部分再構成領域を、前記第１の次処理回路に再構成する再構成処理と、前記第１の部分再構成領域以外の第２の部分再構成領域を、前記第１の次処理の次に実行すべき第２の次処理を実行する第２の次処理回路を構成する複数の分割回路の一部の分割回路に再構成する再構成処理と、を並行して実行させる
処理を実行させるための情報処理プログラム。
【請求項7】
コンピュータに、
少なくとも１つの処理回路を構成する複数の分割回路のうち少なくとも２つ以上の複数の回路構成情報であって、対応する処理回路を識別するための識別符号を含む複数の回路構成情報を取得し、
取得した前記複数の回路構成情報に基づいて、複数の部分再構成領域を、前記複数の回路構成情報に対応する複数の分割回路に再構成する再構成処理を並行して実行させ、
前記複数の回路構成情報の各々に含まれる前記識別符号が示す処理回路が同一の場合に、前記再構成処理を実行させる
処理を実行させるための情報処理プログラム。
【請求項8】
請求項１～５の何れか１項に記載の情報処理装置と、前記情報処理装置により再構成される複数の部分再構成領域を含む再構成領域と、
を含むプログラマブル論理回路。
【請求項9】
前記複数の部分再構成領域の各々は、前記複数の部分再構成領域に再構成される可能性がある複数の回路に含まれるリソース回路の種類毎に最大数のリソース回路を含む請求項８記載のプログラマブル論理回路。
【請求項10】
前記複数の部分再構成領域の各々に含まれるリソース回路の数が同一である請求項９記載のプログラマブル論理回路。
【請求項11】
前記複数の部分再構成領域は、バスを介して直列に接続されており、前記バスのバス幅は、前記複数の部分再構成領域に再構成される可能性がある複数の分割回路が必要とするバス幅のうち最大のバス幅である請求項８～１０の何れか１項に記載のプログラマブル論理回路。
【請求項12】
前記複数の再構成領域は、並列に接続されており、前記複数の分割回路は、同一の処理を実行する回路である
請求項８～１０の何れか１項に記載のプログラマブル論理回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、情報処理装置、情報処理プログラム、及びプログラマブル論理回路に関する。
【背景技術】
【0002】
特許文献１には、画像処理装置であって、 内部の回路構成を動的かつ部分的に再構成可能な動的部分再構成部と、 前記動的部分再構成部の回路構成の再構成を制御する再構成制御手段と、を備え、 前記動的部分再構成部に構成される１または複数の処理回路はそれぞれ、データ処理部と、前記データ処理部による処理に用いられるパラメータを保持するパラメータ保持部とを含んで構成され、 前記パラメータ保持部は、前記データ処理部による処理における設定に応じたパラメータに対応する回路構成が定義され、 前記再構成制御手段は、前記データ処理部による処理における設定の変更に応じて前記パラメータ保持部の回路構成のみを再構成することを特徴とする画像処理装置が開示されている。
【0003】
特許文献２には、プログラマブル論理回路に、複数個の回路を順次に再構成しながら、再構成した回路による処理を並行して順次に実行させるようにする場合における前記複数個の回路の再構成方法であって、次に回路を再構成しようとする領域の少なくとも一部に、前に再構成されていて、その処理が実行されている前回路が存在するような回路については、前記前回路の領域と重なる部分と、重ならない部分とに、再構成のためのデータを分割しておき、前記重ならない部分を前記前回路の処理と並行して再構成し、前記前回路の処理が終了した後に、前記重なる部分を再構成することを特徴とするプログラマブル論理回路への回路の再構成方法が開示されている。
【0004】
特許文献３には、構成メモリに記憶した回路構成データを書き換えることにより、所定の再構成単位で再構成可能な再構成可能回路を有する画像処理装置であって、 再構成対象である再構成領域ごとに、前記再構成領域の中に構成される回路に応じた回路構成データを格納する格納手段と、 前記再構成単位の中に複数の再構成領域が含まれる場合、それぞれの再構成領域の中に構成される回路に応じた前記回路構成データを含む書き換え用データを合成する合成手段と、 前記合成手段による合成後の書き換え用データにより前記構成メモリの回路構成データを前記再構成単位で書き換える書き換え手段とを有することを特徴とする画像処理装置が開示されている。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２０１５－１４９０２５号公報
【文献】特開２００１－３２０２７１号公報
【文献】特開２０１６－１７０６２９号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
再構成領域の回路を再構成することで処理機能を切り換えることが可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等の半導体装置では、第１の処理機能から第２の処理機能へ切り換えるとき、前記第２の処理機能を実行できるように再構成領域の回路を再構成する。
【0007】
このため、前記半導体装置は、前記第２の処理機能のための回路を再構成領域に再構成している間は、前記第２の処理機能に係る処理を実行することができない。
【0008】
本発明の目的は、１つの処理機能を実行する回路を１つの再構成領域のみに再構成する場合と比較して、 前記処理機能に係る再構成に要する所要時間を短くすることができる情報処理装置、情報処理プログラム、及びプログラマブル論理回路を提供することにある。
【課題を解決するための手段】
【0009】
第１態様に係る情報処理装置は、プロセッサを備え、前記プロセッサは、１の処理機能を実行する処理回路を構成する複数の分割回路に対応した複数の回路構成情報を取得し、複数の部分再構成領域を、取得した前記複数の回路構成情報に対応する複数の分割回路に再構成する再構成処理を並行して実行させる。
【0010】
第２態様に係る情報処理装置は、第１態様に係る情報処理装置において、前記プロセッサは、前記処理回路が実行する処理の次に実行すべき第１の次処理を実行する第１の次処理回路を、前記複数の部分再構成領域の一部の第１の部分再構成領域に再構成可能な場合、前記第１の部分再構成領域を、前記第１の次処理回路に再構成する再構成処理と、前記第１の部分再構成領域以外の第２の部分再構成領域を、前記第１の次処理の次に実行すべき第２の次処理を実行する第２の次処理回路を構成する複数の分割回路の一部の分割回路に再構成する再構成処理と、を並行して実行させる。
【0011】
第３態様に係る情報処理装置は、第２態様に係る情報処理装置において、前記プロセッサは、前記第１の次処理を実行した後、前記第１の部分再構成領域を、前記第２の次処理回路を構成する複数の分割回路の一部の分割回路以外の分割回路に再構成する。
【0012】
第４態様に係る情報処理装置は、第２態様又は第３態様に係る情報処理装置において、前記複数の部分再構成領域は、直列に接続されており、前記プロセッサは、前記第１の次処理を実行する場合に、前記第２の部分再構成領域に再構成された前記一部の分割回路の処理の全てを実行しないように設定する。
【0013】
第５態様に係る情報処理装置は、第１～第４態様の何れかの態様に係る情報処理装置において、前記複数の回路構成情報は、対応する処理回路を識別するための識別符号を含み、前記プロセッサは、前記複数の回路構成情報の各々に含まれる前記識別符号が示す処理回路が同一の場合に、前記再構成処理を実行させる。
【0014】
第６態様に係る情報処理装置は、第５態様に係る情報処理装置において、前記識別符号は、前記部分再構成領域を指定する符号を含み、前記プロセッサは、前記部分再構成領域を指定する符号に対応する部分再構成領域を、対応する分割回路に再構成する。
【0015】
第７態様に係る情報処理プログラムは、コンピュータに、少なくとも１つの処理回路を構成する複数の分割回路のうち少なくとも２つ以上の複数の回路構成情報を取得し、取得した前記複数の回路構成情報に基づいて、複数の部分再構成領域を、前記複数の回路構成情報に対応する複数の分割回路に再構成する処理を並行して実行させる。
【0016】
第８態様に係るプログラマブル論理回路は、第１～第６態様の何れかの態様に係る情報処理装置と、前記情報処理装置により再構成される複数の部分再構成領域を含む再構成領域と、を含む。
【0017】
第９態様に係るプログラマブル論理回路は、第８態様に係るプログラマブル論理回路において、前記複数の部分再構成領域の各々は、前記複数の部分再構成領域に再構成される可能性がある複数の回路に含まれるリソース回路の種類毎に最大数のリソース回路を含む。
【0018】
第１０態様に係るプログラマブル論理回路は、第９態様に係るプログラマブル論理回路において、前記複数の部分再構成領域の各々に含まれるリソース回路の数が同等である。
【0019】
第１１態様に係るプログラマブル論理回路は、第８～第１０態様の何れかの態様に係るプログラマブル論理回路において、前記複数の部分再構成領域は、バスを介して直列に接続されており、前記バスのバス幅は、前記複数の部分再構成領域に再構成される可能性がある複数の分割回路が必要とするバス幅のうち最大のバス幅である。
【0020】
第１２態様に係るプログラマブル論理回路は、第８～第１０態様の何れかの態様に係るプログラマブル論理回路において、前記複数の再構成領域は、並列に接続されており、前記複数の分割回路は、同一の処理を実行する回路である。
【発明の効果】
【0021】
第１態様、第７態様、及び第８態様によれば、１つの処理機能を実行する回路を１つの再構成領域のみに再構成する場合と比較して、 前記処理機能に係る再構成に要する所要時間を短くすることができる。
【0022】
第２態様によれば、第２の次処理を実行する第２の次処理回路を構成する複数の分割回路の一部の分割回路を先行して再構成しない場合と比較して、第２の次処理の再構成の所要時間を短くすることができる。
【0023】
第３態様によれば、全ての部分再構成領域で第１の次処理が完了してから、第２の次処理の再構成を実行する場合と比較して、第１の次処理の開始から第２の次処理の完了までの時間を短くすることができる。
【0024】
第４態様によれば、第２の次処理回路を構成する複数の分割回路の一部の分割回路を先行して再構成することができる。
【0025】
第５態様によれば、不適切な画像処理が実行されてしまうのを防止することができる。
【0026】
第６態様によれば、再構成する部分再構成領域を指定することができる。
【0027】
第９態様によれば、再構成される可能性がある複数の回路の何れについても、複数の部分再構成領域の全てに再構成することができる。
【0028】
第１０態様によれば、複数の部分再構成領域の各々に含まれるリソース回路の数が同等でない場合と比較して、再構成の所要時間を同等にすることができる。
【0029】
第１１態様によれば、バス幅が異なる分割回路の組み合わせが存在する場合でも、バスを再構成する必要がない。
【0030】
第１２態様によれば、並列に接続される分割回路について、再構成の所要時間を短くすることができる。
【図面の簡単な説明】
【0031】
【図1】画像処理装置の構成図である。
【図2】画像処理部の構成図である。
【図3】再構成領域の構成図である。
【図4】第１実施形態に係る再構成処理のフローチャートである。
【図5】再構成領域に回路が再構成された状態を示す図である。
【図6】再構成領域に回路が再構成された状態を示す図である。
【図7】再構成領域に回路が再構成された状態を示す図である。
【図8】再構成の所要時間について説明するためのタイミングチャートである。
【図9】変形例に係る再構成領域の構成図である。
【図10】第２実施形態に係る再構成処理のフローチャートである。
【発明を実施するための形態】
【0032】
以下、図面を参照して、本発明を実施するための形態例を詳細に説明する。
【0033】
（第１実施形態）
【0034】
図１は、本実施形態に係る画像処理装置１０の構成図である。画像処理装置１０は、例えばスキャナ機能、コピー機能、プリント機能、及びファクシミリ機能等を備え、各種の画像処理を必要とする複合機等に適用されるが、これに限られるものではない。なお、画像処理装置１０は、情報処理装置の一例である。
【0035】
図１に示すように、画像処理装置１０は、コントローラ１１を備える。コントローラ１１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１１Ａ、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）１１Ｂ、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１Ｃ、及び入出力インターフェース（Ｉ／Ｏ）１１Ｄを備える。そして、ＣＰＵ１１Ａ、ＲＯＭ１１Ｂ、ＲＡＭ１１Ｃ、及びＩ／Ｏ１１Ｄがシステムバス１１Ｅを介して各々接続されている。システムバス１１Ｅは、コントロールバス、アドレスバス、及びデータバスを含む。なお、ＣＰＵ１１Ａは、プロセッサの一例である。
【0036】
また、Ｉ／Ｏ１１Ｄには、通信部１２、記憶部１３、及び画像処理部１４が接続されている。
【0037】
通信部１２は、図示しない上位装置とデータ通信を行うためのインターフェースである。
【0038】
記憶部１３は、ハードディスク等の不揮発性の外部記憶装置で構成され、後述する再構成処理プログラム２０及び回路構成情報２１等を記憶する。ＣＰＵ１１Ａは、記憶部１３に記憶された再構成処理プログラム２０をＲＡＭ１１３Ｃに読み込んで実行する。なお、再構成処理プログラム２０は、情報処理プログラムの一例である。
【0039】
画像処理部１４は、回路を再構成することにより、複数種類の画像処理を切り替えて実行するプログラマブル論理回路で構成され、本実施形態では、一例としてＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）で構成される。
【0040】
図２に示すように、画像処理部１４は、再構成領域ＳＲを備える。再構成領域ＳＲは、部分再構成領域ＢＲ１、ＢＲ２に予め分割されている。部分再構成領域ＢＲ１、ＢＲ２は、バスＢＳを介して直列に接続されている。なお、本実施形態では、一例として再構成領域ＳＲが２つの部分再構成領域ＢＲ１、ＢＲ２に予め分割されている場合について説明するが、３つ以上の部分再構成領域に分割されていてもよい。以下では、部分再構成領域ＢＲ１、ＢＲ２を特に区別しない場合には、部分再構成領域ＢＲと称する場合がある。なお、部分再構成領域ＢＲ１は第１の部分再構成領域の一例であり、部分再構成領域ＢＲ２は第２の部分再構成領域の一例である。
【0041】
部分再構成領域ＢＲ１には、コンフィグレーションポートＣＰ１が接続されている。コンフィグレーションポートＣＰ１に回路構成情報が入力されることにより、部分再構成領域ＢＲ１が、入力された回路構成情報に対応する回路に再構成される。同様に、部分再構成領域ＢＲ２には、コンフィグレーションポートＣＰ２が接続されている。コンフィグレーションポートＣＰ２に回路構成情報が入力されることにより、部分再構成領域ＢＲ２が、入力された回路構成情報に対応する回路に再構成される。なお、以下では、コンフィグレーションポートＣＰ１、ＣＰ２を特に区別しない場合は、コンフィグレーションポートＣＰと称する場合がある。
【0042】
なお、部分再構成領域ＢＲ１、ＢＲ２に再構成された回路の一方の回路の処理の全てを実行しないようにする場合には、例えば処理の全てを実行させたくない回路に対応する設定値をレジスタＲＧに設定する。これにより、部分再構成領域ＢＲ１、ＢＲ２の両方に回路が再構成されている場合であっても、例えば部分再構成領域ＢＲ２に再構成された回路の処理の全てを実行させたくない場合には、レジスタＲＧに部分再構成領域ＢＲ２に対応する設定値を設定することで部分再構成領域ＢＲ１に再構成された回路の処理のみ実行させる。このため、部分再構成領域ＢＲ２に再構成された回路は、例えば部分再構成領域ＢＲ１に再構成された回路で処理されたデータに対して何も処理をせずにそのまま出力する。
【0043】
ここで、回路構成情報は、部分再構成領域ＢＲに含まれる複数の論理ブロックの接続等に関する接続情報、及び、画像処理の設定に関するパラメータ情報を含む。
【0044】
部分再構成領域ＢＲの再構成に要する所要時間は、回路構成情報の接続情報に基づいて論理ブロックを接続することで回路を再構成する再構成時間と、パラメータ情報に基づいて再構成後の回路の各種設定を行う設定時間と、により定まる。また、部分再構成領域ＢＲの再構成に要する所要時間は、回路規模にほぼ比例する。ここで、回路規模は、例えば部分再構成領域ＢＲに含まれるリソース回路の数等により定まる。また、リソース回路とは、再構成される回路の処理機能を実現するために必要な基本機能を実現する回路である。リソース回路としては、例えば汎用ロジック回路、メモリ、及び信号処理回路（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ：ＤＳＰ）等が挙げられるが、これらに限られるものではない。
【0045】
本実施形態では、一例として、画像処理部１４が、異なる種類の画像処理Ａ、画像処理Ｂ、及び画像処理Ｃを順次切り替えて実行する場合について説明する。
【0046】
また、１の処理機能の一例としての画像処理Ａを実行する処理回路Ａは、２つの分割回路Ａ１、Ａ２で構成され、記憶部１３には、分割回路Ａ１に対応した回路構成情報２１Ａ１、分割回路Ａ２に対応した回路構成情報２１Ａ２が記憶されているものとする。
【0047】
また、処理回路Ａが実行する画像処理Ａの次に実行すべき画像処理Ｂを実行する処理回路Ｂは、回路規模が処理回路Ａ、Ｃの約１／２である回路で構成され、記憶部１３には、処理回路Ｂに対応した回路構成情報２１Ｂが記憶されているものとする。なお、画像処理Ｂは、第１の次処理の一例であり、処理回路Ｂは、第１の次処理回路の一例である。
【0048】
また、画像処理Ｂの次に処理すべき画像処理Ｃを実行する処理回路Ｃは、２つの分割回路Ｃ１、Ｃ２で構成され、記憶部１３には、分割回路Ｃ１に対応した回路構成情報２１Ｃ１、分割回路Ｃ２に対応した回路構成情報２１Ｃ２が記憶されているものとする。なお、画像処理Ｃは、第２の次処理の一例であり、処理回路Ｃは、第２の次処理回路の一例である。なお、以下では、回路構成情報２１Ａ１、２１Ａ２、２１Ｂ、２１Ｃ１、２１Ｃ２を特に区別しない場合は、回路構成情報２１と称する場合がある。
【0049】
ここで、ＦＰＧＡには、例えば図３に示すように、汎用ロジック回路ＬＧ、メモリＭＲ、及び信号処理回路ＳＰ等のリソース回路がマトリックス上に配置されるのが通常であるが、必ずしも均等に配置されているわけではない。このため、例えば図３に示すように部分再構成領域ＢＲ１、ＢＲ２の大きさ（面積）が同じであっても、含まれるリソース回路の種類及び数は場所によって異なる。
【0050】
また、画像処理Ａ～Ｃは、必要とするリソース回路の種類及び数は異なるため、部分再構成領域ＢＲ１、ＢＲ２の各々は、部分再構成領域ＢＲ１、ＢＲ２に再構成される可能性がある複数の回路に含まれるリソース回路の種類毎に最大数のリソース回路を含む。また、部分再構成領域ＢＲ１、ＢＲ２の各々に含まれるリソース回路の数が同等であることが好ましい。ここで、リソース回路の数が同等であるとは、リソース回路の数が同一である場合に限らず、リソース回路の数の差が閾値（例えば数個）以下である場合も含む。
【0051】
本実施形態では、部分再構成領域ＢＲ１、ＢＲ２に再構成される可能性がある回路は、分割回路Ａ１、Ａ２、処理回路Ｂ、分割回路Ｃ１、Ｃ２であるため、これらの回路に含まれるリソース回路の種類毎に最大数のリソース回路を含むように、部分再構成領域ＢＲ１、ＢＲ２を設定する。
【0052】
例えば分割回路Ａ１が必要とするリソース回路が、汎用ロジック回路１０個、メモリ２個、ＤＳＰ３個であり、分割回路Ａ２が必要とするリソース回路が、汎用ロジック回路１１個、メモリ２個、ＤＳＰ２個であったとする。
【0053】
また、処理回路Ｂが必要とするリソース回路が、汎用ロジック回路５個、メモリ１個、ＤＳＰ２個であったとする。
【0054】
また、分割回路Ｃ１が必要とするリソース回路が、汎用ロジック回路９個、メモリ３個、ＤＳＰ２個であり、分割回路Ｃ２が必要とするリソース回路が、汎用ロジック回路９個、メモリ４個、ＤＳＰ１個であったとする。
【0055】
さらに、部分再構成領域ＢＲ１に再構成される可能性がある回路が分割回路Ａ１、処理回路Ｂ、分割回路Ｃ１であり、部分再構成領域ＢＲ２に再構成される可能性がある回路が分割回路Ａ２、分割回路Ｃ２であったとする。
【0056】
この場合、部分再構成領域ＢＲ１に必要な汎用ロジック回路ＬＧの数は、分割回路Ａ１、処理回路Ｂ、分割回路Ｃ１のうち、必要とする汎用ロジック回路ＬＧの数が最大である１０個となる。
【0057】
また、部分再構成領域ＢＲ１に必要なメモリＭＲの数は、分割回路Ａ１、処理回路Ｂ、分割回路Ｃ１のうち、必要とするメモリＭＲの数が最大である３個となる。
【0058】
また、部分再構成領域ＢＲ１に必要な信号処理回路ＳＰの数は、分割回路Ａ１、処理回路Ｂ、分割回路Ｃ１のうち、必要とする信号処理回路ＳＰの数が最大である３個となる。
【0059】
同様に、部分再構成領域ＢＲ２に必要な汎用ロジック回路ＬＧの数は、分割回路Ａ２、分割回路Ｃ２のうち、必要とする汎用ロジック回路ＬＧの数が最大である１１個となる。
【0060】
また、部分再構成領域ＢＲ２に必要なメモリＭＲの数は、分割回路Ａ２、分割回路Ｃ２のうち、必要とするメモリの数が最大である４個となる。
【0061】
また、部分再構成領域ＢＲ２に必要な信号処理回路ＳＰの数は、分割回路Ａ２、分割回路Ｃ２のうち、必要とする信号処理回路ＳＰの数が最大である２個となる。
【0062】
このように、部分再構成領域ＢＲ１に含まれるリソース回路の数は１６個、部分再構成領域ＢＲ２に含まれるリソース回路の数は１７個であり、その差は１個である。このため、部分再構成領域ＢＲ１、ＢＲ２の再構成時間は、ほぼ同じとなる。
【0063】
また、部分再構成領域ＢＲ１、ＢＲ２を接続するバスＢＳのバス幅は、部分再構成領域ＢＲ１、ＢＲ２に再構成される可能性がある複数の回路が必要とするバス幅のうち最大のバス幅である。
【0064】
例えば従来のように、分割されていない１つの再構成領域ＳＲに処理回路を再構成する場合は、処理回路内における複数の分割回路を接続するバスも再構成されるため、バス幅は自由に設定すればよい。例えば処理回路Ａを構成する分割回路Ａ１、Ａ２を接続するバスのバス幅が１６ビットであった場合において、処理回路Ｃを構成する分割回路Ｃ１、Ｃ２を接続するバスのバス幅は、処理回路Ａと同じ１６ビットにする必要はなく、例えば６４ビットとしてもよい。
【0065】
しかしながら、部分再構成領域ＢＲ１、ＢＲ２を接続するバスＢＳは再構成できないため、部分再構成領域ＢＲ１、ＢＲ２に再構成される可能性がある複数の回路が必要とするバス幅のうち最大のバス幅とする必要がある。
【0066】
このため、例えば分割回路Ａ１、Ａ２を接続するバスＢＳに必要なバス幅が１６ビットであり、分割回路Ｃ１、Ｃ２を接続するバスＢＳに必要なバス幅が６４ビットであった場合には、バスＢＳのバス幅は６４ビットとする。
【0067】
次に、図４を参照して、本実施の形態に係る画像処理装置１０の作用を説明する。ＣＰＵ１１Ａにより再構成処理プログラム２０を実行させることで、図４に示す再構成処理が実行される。なお、図４に示す再構成処理は、予め定めた時間毎に繰り返し実行される。
【0068】
ステップＳ１００では、ＣＰＵ１１Ａが、図示しない上位装置から画像データを受信すると共に画像処理Ａ～Ｃの何れかの画像処理を実行するよう指示があったか否かを判定する。そして、画像処理の指示があった場合はステップＳ１０２へ移行し、画像処理の指示がない場合には本ルーチンを終了する。
【0069】
ステップＳ１０２では、ＣＰＵ１１Ａが、部分再構成領域ＢＲ１、ＢＲ２の少なくとも一方について回路の再構成が必要か否かを判定する。そして、再構成が必要な場合はステップＳ１０４へ移行する。一方、再構成が必要でない場合、すなわち、上位装置から指示された画像処理に対応する回路が既に部分再構成領域ＢＲ１、ＢＲ２の少なくとも一方に存在する場合には、ステップＳ１０６へ移行する。
【0070】
ステップＳ１０４では、ＣＰＵ１１Ａが、再構成が必要な回路の回路構成情報２１を記憶部１３から読み出すことにより取得する。
【0071】
ステップＳ１０６では、ＣＰＵ１１Ａが、ステップＳ１００で受信した画像データを画像処理部１４に出力すると共に、ステップＳ１０４で取得した回路構成情報２１をコンフィグレーションポートＣＰに出力する。これにより、回路構成情報２１に応じた回路が部分再構成領域ＢＲに再構成され、画像処理が実行される。また、ＣＰＵ１１Ａは、必要な場合には、部分再構成領域ＢＲ１、ＢＲ２に再構成された回路を実行させないための設定値をレジスタＲＧに設定する。
【0072】
ステップＳ１０８では、ＣＰＵ１１Ａが、画像処理部１４から画像処理後の画像データを受信し、上位装置に出力する。
【0073】
以下、再構成領域ＳＲにおける再構成の具体例について説明する。
【0074】
まず上位装置から画像データを受信すると共に画像処理Ａの実行が指示された場合（ステップＳ１００）は、ＣＰＵ１１Ａは、記憶部１３から処理回路Ａを構成する分割回路Ａ１、Ａ２に対応した回路構成情報２１Ａ１、２１Ａ２を取得する（ステップＳ１０４）。
【0075】
そして、取得した画像データを部分再構成領域ＢＲ１に出力すると共に、回路構成情報２１Ａ１、２１Ａ２をコンフィグレーションポートＣＰ１、ＣＰ２に並行して出力する（ステップＳ１０６）。画像処理部１４では、部分再構成領域ＢＲ１、ＢＲ２を分割回路Ａ１、Ａ２に再構成する再構成処理が並行して実行される。
【0076】
これにより、図５に示すように、画像処理部１４は、分割回路Ａ１、Ａ２により構成された処理回路Ａとして機能し、入力された画像データに対して画像処理Ａを実行する。
【0077】
次に、上位装置から画像データを受信すると共に画像処理Ｂの実行が指示された場合（ステップＳ１００）は、ＣＰＵ１１Ａは、記憶部１３から処理回路Ｂに対応した回路構成情報２１Ｂと、処理回路Ｃを構成する分割回路Ｃ２に対応した回路構成情報２１Ｃ２を取得する（ステップＳ１０４）。
【0078】
そして、取得した回路構成情報２１Ｂ、２１Ｃ２をコンフィグレーションポートＣＰ１、ＣＰ２に並行して出力する（ステップＳ１０６）。画像処理部１４では、部分再構成領域ＢＲ１、ＢＲ２を処理回路Ｂ、分割回路Ｃ２に再構成する再構成処理が並行して実行される。また、ＣＰＵ１１Ａは、分割回路Ｃ２の全ての処理を実行させないための設定値をレジスタＲＧに設定する。
【0079】
これにより、図６に示すように、画像処理部１４は、処理回路Ｂとして機能し、分割回路Ｃ２は実行されず、入力された画像データに対して画像処理Ｂを実行する。分割回路Ｃ２では、処理回路Ｂから出力されたデータに対して、分割回路Ｃ２の機能に関する全ての処理を実行せずに、そのまま出力する。
【0080】
次に、上位装置から画像データを受信すると共に画像処理Ｃの実行が指示された場合（ステップＳ１００）は、ＣＰＵ１１Ａは、記憶部１３から処理回路Ｃを構成する分割回路Ｃ１に対応した回路構成情報２１Ｃ１を取得する（ステップＳ１０４）。そして、取得した回路構成情報２１Ｃ１をコンフィグレーションポートＣＰ１に出力する（ステップＳ１０６）。画像処理部１４では、部分再構成領域ＢＲ１を分割回路Ｃ１に再構成する再構成処理が実行される。
【0081】
これにより、図７に示すように、画像処理部１４は、分割回路Ｃ１、Ｃ２により構成された処理回路Ｃとして機能し、入力された画像データに対して画像処理Ｃを実行する。
【0082】
このように、本実施形態では、再構成領域ＳＲを予め部分再構成領域ＢＲ１、ＢＲ２に回路規模が同等となるように分割しておき、部分再構成領域ＢＲ１、ＢＲ２に対する回路の再構成を並行して実行する。これにより、回路を１つの再構成領域ＳＲのみに再構成する場合と比較して、 再構成に要する所要時間が短くなる。
【0083】
図８には、従来のように１つの再構成領域ＳＲのみに回路を再構成する場合、本実施形態のように、部分再構成領域ＢＲ１、ＢＲ２に並行して回路を再構成する場合における再構成及び画像処理の切り替えに関するタイミングチャートを示した。なお、括弧内の数値は時間を表している。
【0084】
ここでは、説明を簡単にするため、従来のように１つの再構成領域ＳＲのみに回路を再構成する場合の所要時間Ｔが１０（ｍｓｅｃ）かかるとする。なお、所要時間Ｔの内訳は、例えば回路の再構成時間Ｔ１が５（ｍｓｅｃ）、パラメータの設定時間Ｔ２が５（ｍｓｅｃ）である。
【0085】
また、部分再構成領域ＢＲ１に回路を再構成する所要時間Ｔが４（ｍｓｅｃ）かかるとする。なお、所要時間の内訳は、例えば回路の再構成時間Ｔ１が２（ｍｓｅｃ）、パラメータの設定時間Ｔ２が２（ｍｓｅｃ）である。
【0086】
また、部分再構成領域ＢＲ２に回路を再構成する所要時間Ｔが６（ｍｓｅｃ）かかるとする。なお、所要時間の内訳は、例えば回路の再構成時間Ｔ１が３（ｍｓｅｃ）、パラメータの設定時間Ｔ２が３（ｍｓｅｃ）である。
【0087】
このような場合において、従来のように１つの再構成領域ＳＲのみに回路を再構成する場合において、再構成領域ＳＲに処理回路Ａが再構成されている状態で画像処理Ａを実行した後に再構成領域ＳＲを処理回路Ｂに再構成する際の所要時間Ｔは１０（ｍｓｅｃ）である。また、画像処理Ｂの実行後に再構成領域ＳＲを処理回路Ｃに再構成する際の所要時間Ｔも１０（ｍｓｅｃ）である。
【0088】
これに対し、本実施形態のように部分再構成領域ＢＲ１、ＢＲ２に対して回路の再構成を並行して実行する場合、処理回路Ａを構成する分割回路Ａ１が部分再構成領域ＢＲ１に再構成されており、分割回路Ａ２が部分再構成領域ＢＲ２に再構成されている状態から画像処理Ａを実行した後に、部分再構成領域ＢＲ１に処理回路Ｂを再構成する所要時間Ｔは４（ｍｓｅｃ）である。ここで、部分再構成領域ＢＲ２については、処理回路Ｃを構成する分割回路Ｃ２を先行して再構成するが、再構成の所要時間Ｔは６（ｍｓｅｃ）である。このため、パラメータの設定については、１（ｍｓｅｃ）分しか実行できない。このため、残り２（ｍｓｅｃ）分のパラメータの設定については、次の再構成処理に持ち越す。
【0089】
従って、画像処理Ａから画像処理Ｂに切り替える際の再構成の所要時間Ｔは４（ｍｓｅｃ）となり、従来と比較して６（ｍｓｅｃ）短くなる。
【0090】
次に、処理回路Ｂが部分再構成領域ＢＲ１に再構成されており、分割回路Ｃ２が部分再構成領域ＢＲ２に再構成されている状態で画像処理Ｂを実行した後に、部分再構成領域ＢＲ１に処理回路Ｃ１を再構成する所要時間Ｔは４（ｍｓｅｃ）である。また、部分再構成領域ＢＲ２については、画像処理Ｃに先行して分割回路Ｃ２が部分再構成領域ＢＲ２に再構成されているが、残り２（ｍｓｅｃ）分のパラメータの設定が終わっていない。このため、残り２（ｍｓｅｃ）分のパラメータの設定を実行する。
【0091】
従って、画像処理Ｂから画像処理Ｃに切り替える際の再構成の所要時間Ｔは４（ｍｓｅｃ）となる。ここで、部分再構成領域ＢＲ２について、先行して分割回路Ｃ２の再構成を行わない場合には、部分再構成領域ＢＲ２についての再構成の所要時間Ｔは６（ｍｓｅｃ）である。これにより、先行して分割回路Ｃ２の再構成を行わない場合と比較すると、画像処理Ｂから画像処理Ｃに切り替える際の再構成の所要時間Ｔは２（ｍｓｅｃ）短くなる。
【0092】
このように、本実施形態では、部分再構成領域ＢＲ１、ＢＲ２に対する回路の再構成を並行して実行するので、画像処理を切り替える際の再構成の所要時間が短くなる。その結果、画像処理Ａ～Ｃが終了するまでの時間も短くなる。
【0093】
（第２実施形態）
【0094】
次に、第２実施形態について説明する。画像処理装置１０の構成は第１実施形態と同一なので説明は省略する。
【0095】
第２実施形態では、画像処理Ａを実行する処理回路Ａの具体例について説明する。
【0096】
なお、本実施形態では、処理回路Ａは、一例として画像処理Ａとしてフィルター処理、具体的には画像を平滑化する平滑化フィルターである場合について説明するが、フィルター処理はこれに限られるものではない。
【0097】
平滑化フィルターでは、処理対象となる入力画像をＮ×Ｎ画素（Ｎは自然数）のウィンドウを設定し、各画素に係数を設定する。そして、注目画素の画素値を、ウィンドウに設定された係数に基づいて算出し、出力する。図９には、一例として３×３画素のウィンドウＷ及び３×３のフィルタマトリクスＦを示した。フィルタマトリクスＦの各マトリクスにはフィルター係数「１／９」が設定されている。この場合、注目画素Ｇ１及び周辺画素Ｇ２～Ｇ９の各画素の画素値とフィルタマトリクスＦの各マトリクスに設定されたフィルター係数との積和演算により得られた値が注目画素Ｇ１の画素値となる。
【0098】
ソフトウェアによるフィルター処理では、単純に周辺画素が格納されているメモリのアドレスにアクセスして処理すればよいが、ＦＰＧＡ等のハードウェアデバイスで高速処理する場合は、メモリアクセスがボトルネックとなる場合がある。このため、入力画像をデバイス内部のローカルメモリに一時的にバッファする方法がとられる。
【0099】
従って、平滑化処理を実行する処理回路Ａは、入力画像を３×３のウィンドウにバッファリングする分割回路Ａ１と、バッファリングされた３×３画素を参照し、平滑化処理をする分割回路Ａ２と、の２つの分割回路に分けられる。
【0100】
平滑化処理を実行する回路は、通常は１つの回路にまとめられるが、本実施形態では、あえて分割回路Ａ１、Ａ２に分割し、再構成を並列で実行する。これにより、再構成の所要時間が短くなる。
【0101】
なお、上記では部分再構成領域ＢＲ１、ＢＲ２が直接に接続された例について説明したが、図９に示すように部分再構成領域ＢＲ１、ＢＲ２を並列に接続してもよい。なお、図９ではコンフィグレーションポートＣＰ１、ＣＰ２の図示は省略している。
【0102】
図９の構成の場合、画像処理Ａを実行する処理回路Ａを構成する分割回路Ａ１、Ａ２は、同じ処理を実行する回路である。すなわち、画像処理Ａは、複数の画素に対して並行して同じ処理を実行する処理である。
【0103】
このような場合も、通常は処理回路Ａを分割せず１つの回路にまとめられるが、本実施形態では、あえて分割回路Ａ１、Ａ２に分割し、再構成を並列で実行する。これにより、再構成の所要時間が短くなる。
【0104】
（第３実施形態）
【0105】
次に、第３実施形態について説明する。画像処理装置１０の構成は第１実施形態と同一なので説明は省略する。
【0106】
第３実施形態では、回路構成情報に、対応する処理回路を識別するための識別符号が含まれている場合について説明する。
【0107】
例えば処理回路Ａを構成する分割回路Ａ１、Ａ２の回路構成情報には、識別符号「ＩＤ－Ａ」が各々含まれる。この場合、部分再構成領域ＢＲ１、ＢＲ２を分割回路Ａ１、Ａ２に再構成する際には、部分再構成領域ＢＲ１、ＢＲ２の各々の内部メモリに識別符号「ＩＤ－Ａ」が各々記憶される。ＣＰＵ１１Ａは、処理回路Ａによる画像処理Ａ又は処理回路Ｃによる画像処理Ｃを実行する際には、その実行前に、部分再構成領域ＢＲ１、ＢＲ２の各々の内部メモリに記憶された識別符号が示す処理回路が同一の場合に処理回路による処理を許可する。
【0108】
図１０には、第３実施形態にかかる再構成処理のフローチャートを示した。図１０に示す再構成処理は、第１実施形態で説明した図４に示す再構成処理と比較して、ステップＳ１０５Ａ、Ｓ１０５Ｂの処理が追加されている点が異なる。その他の処理は図４に示す再構成処理と同一であるので説明は省略する。
【0109】
なお、ステップＳ１０５Ａ、Ｓ１０５Ｂの処理は、実行が指示された画像処理が、複数の分割回路に分割された処理回路で実行される場合に必要な処理であり、処理回路が複数の分割回路に分割されていない画像処理を実行する場合は必要ない。従って、第１実施形態で説明した例の場合、画像処理Ａ、Ｃを実行する際にはステップＳ１０５Ａ、Ｓ１０５Ｂの処理は実行されるが、画像処理Ｂを実行する際にはステップＳ１０５Ａ、Ｓ１０５Ｂの処理は実行されない。
【0110】
ステップＳ１０５Ａでは、ＣＰＵ１１Ａが、ステップＳ１０４で取得した部分再構成領域ＢＲ１、ＢＲ２に対応する各々の回路構成情報に含まれる各々の識別符号が同一か否かを判定する。識別符号が同一の場合はステップＳ１０６へ移行し、識別符号が同一でない場合はステップＳ１０５Ｂへ移行する。
【0111】
ステップＳ１０５Ｂでは、ＣＰＵ１１Ａが、エラーを上位装置へ通知する。すなわち、画像処理は実行されない。このように、部分再構成領域ＢＲ１、ＢＲ２に記憶された識別符号が同一でない場合は画像処理が実行されないので、不適切な画像処理が実行されてしまうことがない。
【0112】
なお、識別符号は、部分再構成領域を指定する符号を含んでもよい。この場合、ＣＰＵ１１Ａは、部分再構成領域を指定する符号に対応する部分再構成領域を、対応する分割回路に再構成する。
【0113】
例えば、処理回路Ａを構成する分割回路Ａ１の回路構成情報には、識別符号「ＩＤ－Ａ」に、部分再構成領域ＢＲ１を指定する符号「１」が付加された識別符号「ＩＤ－Ａ１」が含まれる。同様に、処理回路Ａを構成する分割回路Ａ２の回路構成情報には、識別符号「ＩＤ－Ａ」に、部分再構成領域ＢＲ２を指定する符号「２」が付加された識別符号「ＩＤ－Ａ２」が含まれる。
【0114】
これにより、ＣＰＵ１１Ａは、部分再構成領域ＢＲ１が分割回路Ａ１に再構成され、部分再構成領域ＢＲ２が分割回路Ａ２に再構成されるように制御する。
【0115】
上記実施形態では、再構成処理プログラム２０が記憶部１３にインストールされている形態を説明したが、これに限定されるものではない。本実施形態に係る再構成処理プログラム２０を、コンピュータ読取可能な記憶媒体に記録した形態で提供してもよい。例えば、本実施形態に係る再構成処理プログラム２０を、ＣＤ(Compact Disc)－ＲＯＭ及びＤＶＤ(Digital Versatile Disc)－ＲＯＭ等の光ディスクに記録した形態、若しくはＵＳＢ(Universal Serial Bus)メモリ及びメモリカード等の半導体メモリに記録した形態で提供してもよい。また、本実施形態に係る再構成処理プログラム２０を、通信部１２に接続された通信回線を介して外部装置から取得するようにしてもよい。
【0116】
上記実施形態において、プロセッサとは広義的なプロセッサを指し、汎用的なプロセッサ（例えばＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、等）や、専用のプロセッサ（例えばＧＰＵ：Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、ＦＰＧＡ：Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ、プログラマブル論理デバイス、等）を含むものである。
【0117】
また上記実施形態におけるプロセッサの動作は、１つのプロセッサによって成すのみでなく、物理的に離れた位置に存在する複数のプロセッサが協働して成すものであってもよい。また、プロセッサの各動作の順序は上記各実施形態において記載した順序のみに限定されるものではなく、適宜変更してもよい
【符号の説明】
【0118】
１０ 画像処理装置
１４ 画像処理部
ＳＲ 再構成領域
ＢＲ１、ＢＲ２ 部分再構成領域
１４ 画像処理部
ＳＲ 再構成領域
ＢＲ１、ＢＲ２ 部分再構成領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
