特許 7556504 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-17

(45)【発行日】2024-09-26

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 25/07 20060101AFI20240918BHJP

   H01L 25/065 20230101ALI20240918BHJP

   H01L 25/18 20230101ALI20240918BHJP

   H01L 21/60 20060101ALI20240918BHJP

   H01L 23/12 20060101ALI20240918BHJP

   H01L 23/52 20060101ALI20240918BHJP

   H05K 3/46 20060101ALI20240918BHJP

【ＦＩ】

H01L25/08 C

H01L21/60 311Z

H01L23/12 501P

H01L23/52 C

H01L23/52 D

H01L25/08 Z

H05K3/46 B

H05K3/46 Q

【請求項の数】 15

(21)【出願番号】P 2020217060

(22)【出願日】2020-12-25

(65)【公開番号】P2022102370

(43)【公開日】2022-07-07

【審査請求日】2023-09-07

(73)【特許権者】

【識別番号】304021417

【氏名又は名称】国立大学法人東京工業大学

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】大場 隆之

【審査官】鈴木 駿平

(56)【参考文献】

【文献】特開２０１５－１１９１１０（ＪＰ，Ａ）

【文献】国際公開第２０１９／０８７７６４（ＷＯ，Ａ１）

【文献】国際公開第２０１２／１２０６５９（ＷＯ，Ａ１）

【文献】国際公開第２０１７／０２９７６７（ＷＯ，Ａ１）

【文献】特開２０１７－２１２４１６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／４４７－２１／４４９

Ｈ０１Ｌ ２１／６０－２１／６０７

Ｈ０１Ｌ ２３／１２

Ｈ０１Ｌ ２３／５２

Ｈ０１Ｌ ２５／００－２５／１８

Ｈ０５Ｋ ３／４６

Ｈ１０Ｂ ８０／００

(57)【特許請求の範囲】

【請求項1】

第１半導体チップとなる複数の製品領域が画定された複数の第１基板を準備し、電極パッド形成側を互いに同一方向に向けて各々の前記第１基板を積層し、貫通電極を介して異なる層の前記第１基板同士を直接電気的に接続する工程と、
複数の製品領域が画定された第２基板を準備し、前記第２基板の一方の面の各々の前記製品領域に、複数の第２半導体チップを、各々の電極パッド形成側を前記第２基板側に向けて固着する工程と、
電極パッド形成側を互いに同一方向に向けて、最上層の前記第１基板の電極パッド形成側に、前記第２基板に固着された複数の前記第２半導体チップを積層し、前記第２基板を除去する工程と、
複数の前記第２半導体チップの電極パッドと最上層の前記第１基板の電極パッドとを貫通電極を介して直接電気的に接続する工程と、
複数の前記第２半導体チップを並列に接続する工程と、
各々の製品領域を個片化し、最上層に、他の層よりも多くの半導体チップが配置された半導体チップ積層体を作製する工程と、を有する、半導体装置の製造方法。

【請求項2】

複数の製品領域が画定された第２基板を準備し、前記第２基板の一方の面の各々の前記製品領域に、複数の第２半導体チップを、各々の背面側を前記第２基板側に向けて固着する工程と、
複数の前記第２半導体チップを並列に接続する工程と、
第１半導体チップとなる複数の製品領域が画定された複数の第１基板を準備し、複数の前記第２半導体チップ上に、電極パッド形成側を互いに同一方向に向けて各々の前記第１基板を積層し、貫通電極を介して最下層の前記第１基板と複数の前記第２半導体チップ、及び異なる層の前記第１基板同士を直接電気的に接続する工程と、
各々の製品領域を個片化し、最下層に、他の層よりも多くの半導体チップが配置された半導体チップ積層体を作製する工程と、を有する、半導体装置の製造方法。

【請求項3】

各々の前記第１基板を積層する前に、前記第１基板の背面側を薄化する工程を有する、請求項１又は２に記載の半導体装置の製造方法。

【請求項4】

複数の前記第２半導体チップの背面側を薄化する工程を有する、請求項１乃至３の何れか一項に記載の半導体装置の製造方法。

【請求項5】

複数の前記第２半導体チップの側面を被覆する第１樹脂層を形成する工程を有する、請求項１乃至４の何れか一項に記載の半導体装置の製造方法。

【請求項6】

第３基板を準備し、前記第３基板の一方の面に、前記半導体チップ積層体を、電極パッド形成側を前記第３基板側に向けて固着する工程を有する、請求項１乃至５の何れか一項に記載の半導体装置の製造方法。

【請求項7】

前記第３基板の一方の面に、前記半導体チップ積層体の側面を被覆する第２樹脂層を形成する工程を有する、請求項６に記載の半導体装置の製造方法。

【請求項8】

複数の前記第１半導体チップは、メモリーチップ及びコントローラーチップを含み、
複数の前記第２半導体チップは、ロジックチップである、請求項１乃至７の何れか一項に記載の半導体装置の製造方法。

【請求項9】

複数の第１半導体チップが電極パッド形成側を互いに同一方向に向けて積層され、貫通電極を介して異なる層の前記第１半導体チップ同士が直接電気的に接続され、
電極パッド形成側を互いに同一方向に向けて、最上層の前記第１半導体チップの電極パッド形成側に複数の第２半導体チップが配置され、
複数の前記第２半導体チップの電極パッドと最上層の前記第１半導体チップの電極パッドが貫通電極を介して直接電気的に接続され、
複数の前記第２半導体チップが互いに並列に接続された、半導体装置。

【請求項10】

複数の第１半導体チップが電極パッド形成側を互いに同一方向に向けて積層され、貫通電極を介して異なる層の前記第１半導体チップ同士が直接電気的に接続され、
電極パッド形成側を互いに同一方向に向けて、最下層の前記第１半導体チップの背面側に複数の第２半導体チップが配置され、
複数の前記第２半導体チップの電極パッドと最下層の前記第１半導体チップの電極パッドが貫通電極を介して直接電気的に接続され、
複数の前記第２半導体チップが互いに並列に接続された、半導体装置。

【請求項11】

最下層の前記第１半導体チップの背面が放熱面となる、請求項９に記載の半導体装置。

【請求項12】

複数の前記第２半導体チップの背面が放熱面となる、請求項１０に記載の半導体装置。

【請求項13】

複数の前記第２半導体チップの側面を被覆する第１樹脂層を有する、請求項９乃至１２の何れか一項に記載の半導体装置。

【請求項14】

複数の前記第１半導体チップの側面及び前記第１樹脂層の側面を被覆する第２樹脂層を有する、請求項１３に記載の半導体装置。

【請求項15】

複数の前記第１半導体チップは、メモリーチップ及びコントローラーチップを含み、
複数の前記第２半導体チップは、ロジックチップである、請求項９乃至１４の何れか一項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置及びその製造方法に関する。

【背景技術】

【0002】

近年、半導体応用製品はスマートフォン等の各種モバイル機器用途等として小型化、薄化、軽量化が急激に進んでいる。また、それに伴い、半導体応用製品に搭載される半導体装置にも小型化、高密度化が要求されている。さらに近年は、高帯域の性能で消費電力が小さいマイクロプロセッサーとメモリの組み合わせが必要になっている。そこで、複数の半導体チップを積層した半導体チップ積層体が提案されている。積層される半導体チップは、例えば、メモリーチップやロジックチップである（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００５－２０９８１４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

上記のような半導体チップ積層体は、例えば、インターポーザ上に実装され、同じインターポーザ上に実装された他の半導体チップと、インターポーザに設けられた配線を介して電気的に接続される。しかし、半導体チップ積層体及び半導体チップとインターポーザとの接続にはバンプ（はんだバンプなど）を利用するため、半導体チップ積層体と半導体チップとは、バンプとインターポーザの配線を経由して接続される。そのため、半導体チップ積層体と半導体チップとを接続する部分のインピーダンスが高いことが問題であった。またウェハから個片化されたチップを積層する手法では、積層サイクルタイムが長いため、高コスト、また機械的接合に基づくチップとチップの接続不良が起きやすい課題があった。

【0005】

本発明は上記の点に鑑みてなされたもので、相互に接続される半導体チップ間のインピーダンスの低減と高信頼化及び低コスト化を課題とする。

【課題を解決するための手段】

【0006】

本半導体装置の製造方法は、第１半導体チップとなる複数の製品領域が画定された複数の第１基板を準備し、電極パッド形成側を互いに同一方向に向けて各々の前記第１基板を積層し、貫通電極を介して異なる層の前記第１基板同士を直接電気的に接続する工程と、複数の製品領域が画定された第２基板を準備し、前記第２基板の一方の面の各々の前記製品領域に、複数の第２半導体チップを、各々の電極パッド形成側を前記第２基板側に向けて固着する工程と、電極パッド形成側を互いに同一方向に向けて、最上層の前記第１基板の電極パッド形成側に、前記第２基板に固着された複数の前記第２半導体チップを積層し、前記第２基板を除去する工程と、複数の前記第２半導体チップの電極パッドと最上層の前記第１基板の電極パッドとを貫通電極を介して直接電気的に接続する工程と、複数の前記第２半導体チップを並列に接続する工程と、各々の製品領域を個片化し、最上層に、他の層よりも多くの半導体チップが配置された半導体チップ積層体を作製する工程と、を有する。

【発明の効果】

【0007】

開示の技術によれば、相互に接続される半導体チップ間のインピーダンスの低減と高信頼化及び低コスト化が可能となる。

【図面の簡単な説明】

【0008】

【図1】第１実施形態に係る半導体装置を例示する断面図である。

【図2】第１実施形態に係る半導体装置の製造工程を例示する図（その１）である。

【図3】第１実施形態に係る半導体装置の製造工程を例示する図（その２）である。

【図4】第１実施形態に係る半導体装置の製造工程を例示する図（その３）である。

【図5】第１実施形態に係る半導体装置の製造工程を例示する図（その４）である。

【図6】第１実施形態に係る半導体装置の製造工程を例示する図（その５）である。

【図7】第１実施形態に係る半導体装置の製造工程を例示する図（その６）である。

【図8】第１実施形態に係る半導体装置の製造工程を例示する図（その７）である。

【図9】第１実施形態に係る半導体装置の製造工程を例示する図（その８）である。

【図10】第１実施形態に係る半導体装置の製造工程を例示する図（その９）である。

【図11】第１実施形態に係る半導体装置の製造工程を例示する図（その１０）である。

【図12】第１実施形態に係る半導体装置の製造工程を例示する図（その１１）である。

【図13】第１実施形態に係る半導体装置の製造工程を例示する図（その１２）である。

【図14】第１実施形態に係る半導体装置の製造工程を例示する図（その１３）である。

【図15】第１実施形態に係る半導体装置の製造工程を例示する図（その１４）である。

【図16】第１実施形態に係る半導体装置の製造工程を例示する図（その１５）である。

【図17】第１実施形態に係る半導体装置の製造工程を例示する図（その１６）である。

【図18】第１実施形態に係る半導体装置の製造工程を例示する図（その１７）である。

【図19】第１実施形態に係る半導体装置の製造工程を例示する図（その１８）である。

【図20】第１実施形態に係る半導体装置の製造工程を例示する図（その１９）である。

【図21】第１実施形態に係る半導体装置の製造工程を例示する図（その２０）である。

【図22】第１実施形態に係る半導体装置のシミュレーション結果を示す図（その１）である。

【図23】第１実施形態に係る半導体装置のシミュレーション結果を示す図（その２）である。

【図24】第１実施形態の変形例１に係る半導体装置を例示する断面図である。

【図25】第１実施形態の変形例１に係る半導体装置の製造工程を例示する図（その１）である。

【図26】第１実施形態の変形例１に係る半導体装置の製造工程を例示する図（その２）である。

【図27】第１実施形態の変形例１に係る半導体装置の製造工程を例示する図（その３）である。

【図28】第１実施形態の変形例１に係る半導体装置の製造工程を例示する図（その４）である。

【図29】第１実施形態の変形例１に係る半導体装置の製造工程を例示する図（その５）である。

【図30】第１実施形態の変形例１に係る半導体装置の製造工程を例示する図（その６）である。

【図31】第１実施形態の変形例１に係る半導体装置の製造工程を例示する図（その７）である。

【図32】第１実施形態の変形例１に係る半導体装置の製造工程を例示する図（その８）である。

【図33】第１実施形態の変形例２に係る半導体装置を例示する断面図である。

【図34】第１実施形態の変形例２に係る半導体装置の製造工程を例示する図（その１）である。

【図35】第１実施形態の変形例２に係る半導体装置の製造工程を例示する図（その２）である。

【図36】第１実施形態の変形例２に係る半導体装置の製造工程を例示する図（その３）である。

【図37】第１実施形態の変形例２に係る半導体装置の製造工程を例示する図（その４）である。

【発明を実施するための形態】

【0009】

以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。

【0010】

〈第１実施形態〉
［半導体装置の構造］
図１は、第１実施形態に係る半導体装置を例示する断面図である。図１を参照すると、第１実施形態に係る半導体装置１は、半導体チップ３０_１、３０_２、３０_３、３０_４、及び３０_５と、半導体チップ４０_１及び４０_２と、樹脂層５０と、基板６１と、樹脂層５５とを有する。なお、半導体装置１において、半導体チップ３０_１、３０_２、３０_３、３０_４、及び３０_５と、半導体チップ４０_１及び４０_２とが積層された部分を半導体チップ積層体と称する場合がある。半導体装置１では、最下層の半導体チップ３０_５の背面が放熱面となる。

【0011】

なお、本願において、平面視とは対象物を基板６１の一方の面の法線方向から視ることを指し、平面形状とは対象物を基板６１の一方の面の法線方向から視た形状を指すものとする。

【0012】

半導体チップ３０_１、３０_２、３０_３、３０_４、及び３０_５は、電極パッド形成側を互いに同一方向に向けて順次積層され、貫通電極を介して異なる層の半導体チップ同士が直接電気的に接続された構造を有する。

【0013】

半導体チップ３０_１は、本体３１と、半導体集積回路３２と、電極パッド３３とを有する。また、半導体チップ３０_２、３０_３、３０_４、及び３０_５の各々は、本体３１と、半導体集積回路３２と、電極パッド３３と、絶縁層３６と、貫通電極３７とを有する。半導体チップ３０_２、３０_３、３０_４、及び３０_５の各々の厚さは、例えば、５μｍ～１５μｍ程度とすることができる。半導体チップ３０_１の厚さは、適宜決定できる。

【0014】

半導体チップ３０_１～３０_５において、本体３１は、例えばシリコン、窒化ガリウム、炭化ケイ素等から構成されている。半導体集積回路３２は、例えばシリコン、窒化ガリウム、炭化ケイ素等に拡散層（図示せず）、絶縁層（図示せず）、ビアホール（図示せず）、及び配線層（図示せず）等が形成されたものであり、本体３１の一方の面側に設けられている。

【0015】

電極パッド３３は、図示しない絶縁膜（シリコン酸化膜など）を介して、半導体集積回路３２の上面側に設けられている。電極パッド３３は、半導体集積回路３２に設けられた配線層（図示せず）と電気的に接続されている。電極パッド３３の平面形状は、例えば、矩形や円形等とすることができる。電極パッド３３の平面形状が円形である場合、電極パッド３３の直径は、例えば、５μｍ～１０μｍ程度とすることができる。電極パッド３３のピッチは、例えば、１μｍ～１２μｍ程度とすることができる。

【0016】

電極パッド３３としては、例えば、Ｔｉ層やＴｉＮ層上にＡｕ層、Ａｌ層、Ｃｕ層等を積層した積層体等を用いることができる。電極パッド３３として、Ｎｉ層上にＡｕ層を積層した積層体、Ｎｉ層上にＰｄ層及びＡｕ層を順次積層した積層体、Ｎｉの代わりにＣｏ、Ｔａ、Ｔｉ、ＴｉＮ等の高融点金属からなる層を用い、同層上にＣｕ層あるいはＡｌ層を積層した積層体あるいはダマシン構造状の配線等を用いてもかまわない。

【0017】

半導体チップ３０_２～３０_５において、本体３１の背面にバリア層となる絶縁層が設けられてもよい。この場合、絶縁層の材料としては、例えば、ＳｉＯ_２、ＳｉＯＮ、Ｓｉ_３Ｎ_４等を用いることができる。絶縁層の厚さは、例えば、０．０５μｍ～０．５μｍ程度とすることができる。半導体チップ３０_１～３０_５において、本体３１の背面側に絶縁層（バリア層）を形成することにより、半導体チップが背面側から金属不純物により汚染されるおそれを低減できると共に、下層に半導体チップが配置される場合には、下層の半導体チップと絶縁できる。

【0018】

上下に隣接する半導体チップは、例えば接着層等を介さずに直接接合されるが、必要な場合（例えば、半導体集積回路３２の表面が平坦でない場合等）には接着層等を介してもよい。最下層を除く各半導体チップには、最下層を除く各半導体チップを貫通して土台となる半導体チップ３０_１の電極パッド３３の上面を露出するビアホールが形成されており、ビアホールの内壁（側壁）には絶縁層３６が設けられている。絶縁層３６の材料としては、例えば、ＳｉＯ_２、ＳｉＯＮ、Ｓｉ_３Ｎ_４等を用いることができる。絶縁層３６の厚さは、例えば、０．０５μｍ～０．５μｍ程度とすることができる。ビアホール内には、絶縁層３６に接するように貫通電極３７が充填されている。また、本体３１にあらかじめ絶縁層を埋設し、この絶縁層が貫通電極３７の直径より大きい場合は、絶縁層３６を用いなくともよい。

【0019】

絶縁層３６内に位置する貫通電極３７の平面形状は、例えば、円形あるいは多角形である。絶縁層３６内に位置する貫通電極３７の平面形状が円形である場合、その直径は、例えば、０．５μｍ～５μｍ程度とすることができる。電極パッド３３上に位置する貫通電極３７の平面形状は、例えば、円形あるいは多角形である。電極パッド３３上に位置する貫通電極３７の平面形状が円形である場合、その直径は、例えば、絶縁層３６内に位置する貫通電極３７の直径と同じか、又は、例えば、絶縁層３６内に位置する貫通電極３７の直径よりも０．５μｍ～２μｍ程度大きくすることができる。貫通電極３７のピッチは、例えば、１μｍ～１２μｍ程度とすることができる。

【0020】

貫通電極３７の材料は、例えば、銅である。貫通電極３７は、複数の金属が積層された構造であってもよい。具体的には、例えば、貫通電極３７として、Ｔｉ層やＴｉＮ層上にＡｕ層、Ａｌ層、Ｃｕ層等を積層した積層体等を用いることができる。貫通電極３７として、Ｎｉ層上にＡｕ層を積層した積層体、Ｎｉ層上にＰｄ層及びＡｕ層を順次積層した積層体、Ｎｉの代わりにＣｏ、Ｔａ、Ｔｉ、ＴｉＮ等の高融点金属からなる層を用い、同層上にＣｕ層あるいはＡｌ層を積層した積層体あるいはダマシン構造状の配線等を用いてもかまわない。

【0021】

このように、各々の半導体チップの電極パッド３３同士は、電極パッド３３の上面に形成され、さらにビアホール内に絶縁層３６を介して形成された貫通電極３７を介して電気的に接続されている。なお、電極パッド３３と、貫通電極３７の電極パッド３３の上面に形成された部分とを合わせて、単に電極パッドと称する場合がある。また、電極パッド３３は、半導体集積回路３２に含まれるトランジスタと接続されるものであり、貫通電極３７の加工上、貫通電極３７の密度が一様であった方が良い場合は、特にトランジスタおよび上下基板の導通がなくとも設置できるものとすることができる。すなわち、電気接続がなされていない孤立した電極パッド３３や貫通電極３７が存在してもよい。孤立した電極パッド３３や貫通電極３７の存在により、放熱性を向上することができる。

【0022】

半導体チップ３０_１～３０_５において、トランジスタと接続された電極パッド３３を形成するか否かは、仕様に合わせて任意に決定できる。これにより、積層した半導体チップ中の所望の半導体チップのみに貫通電極３７を接続できる。例えば、同じ信号を３層目の半導体チップを素通りして４層目の半導体チップや２層目の半導体チップに供給したり、異なる信号あるいは電力を各層の半導体チップに供給したりできる。

【0023】

半導体チップ４０_１及び４０_２は、電極パッド形成側を、半導体チップ３０_１、３０_２、３０_３、３０_４、及び３０_５の電極パッド形成側と同一方向に向けて、半導体チップ３０_５上に並置されている。各半導体チップの電極パッド形成側を上側に向けたときに、半導体チップ４０_１及び４０_２は半導体チップ積層体の最上層に配置されている。半導体チップ４０_１及び４０_２の電極パッド４３と半導体チップ３０_５の電極パッド３３が貫通電極４７を介して直接電気的に接続されている。

【0024】

半導体チップ４０_１と半導体チップ４０_２とは、並列に接続されている。例えば、半導体チップ４０_１及び４０_２の半導体集積回路４２上に絶縁膜を介して図示しない再配線を形成し、半導体チップ４０_１と半導体チップ４０_２とを並列に接続することができる。なお、半導体チップ３０_５の半導体集積回路３２上に絶縁膜を介して再配線を形成し、再配線により半導体チップ４０_１と半導体チップ４０_２とを並列に接続してもよい。その場合には、半導体チップ４０_１及び４０_２の電極パッド４３は、貫通電極４７を介して、半導体チップ３０_５の半導体集積回路３２上に絶縁膜を介して形成された再配線と直接電気的に接続される。

【0025】

図１では、半導体チップ４０_１と半導体チップ４０_２とが並列に接続されているが、半導体チップ３０_５上に配置されて互いに並列に接続される半導体チップは２個には限定されず、３個以上であってもよい。

【0026】

半導体チップ４０_１及び４０_２は、本体４１と、半導体集積回路４２と、電極パッド４３と絶縁層４６と、貫通電極４７とを有する。本体４１、半導体集積回路４２、電極パッド４３、絶縁層４６、及び貫通電極４７の材料や厚さ等は、例えば、本体３１、半導体集積回路３２、電極パッド３３、絶縁層３６、及び貫通電極３７と同様とすることができる。半導体チップ４０_１及び４０_２の各々の厚さは、例えば、１０μｍ～１５μｍ程度とすることができる。

【0027】

半導体チップ４０_１及び４０_２と半導体チップ３０_５は、例えば接着層等を介さずに直接接合されるが、接着層等を介してもよい。半導体チップ４０_１及び４０_２には、半導体チップ３０_５の電極パッドの上面を露出するビアホールが形成されており、ビアホールの内壁（側壁）には絶縁層４６が設けられている。絶縁層４６の材料としては、例えば、ＳｉＯ_２、ＳｉＯＮ、Ｓｉ_３Ｎ_４等を用いることができる。絶縁層４６の厚さは、例えば、０．０５μｍ～０．５μｍ程度とすることができる。ビアホール内には、絶縁層４６に接するように貫通電極４７が充填されている。半導体チップ４０_１及び４０_２と半導体チップ３０_５は、貫通電極４７を介して直接電気的に接続されている。また、本体４１にあらかじめ絶縁層を埋設し、この絶縁層が貫通電極４７の直径より大きい場合は、絶縁層４６を用いなくともよい。

【0028】

絶縁層４６内に位置する貫通電極４７の平面形状は、例えば、円形あるいは多角形である。絶縁層４６内に位置する貫通電極４７の平面形状が円形である場合、その直径は、例えば、０．５μｍ～５μｍ程度とすることができる。電極パッド４３上に位置する貫通電極４７の平面形状は、例えば、円形あるいは多角形である。電極パッド４３上に位置する貫通電極４７の平面形状が円形である場合、その直径は、例えば、絶縁層４６内に位置する貫通電極４７の直径と同じか、又は、例えば、絶縁層４６内に位置する貫通電極４７の直径よりも１μｍ～５μｍ程度大きくすることができる。貫通電極４７のピッチは、例えば、５μｍ～１２μｍ程度とすることができる。貫通電極４７の材料は、例えば、貫通電極３７と同様とすることができる。

【0029】

半導体チップ３０_１～３０_４は、例えば、メモリーチップである。半導体チップ３０_５は、例えば、コントローラーチップである。半導体チップ４０_１及び４０_２は、例えば、ロジックチップである。なお、ロジックチップとは、例えば、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）などである。また、半導体チップ４０_１及び４０_２は、電源ノイズ防止のコンデンサーなどと接続されてもよい。半導体装置１では、５個の半導体チップ３０_１～３０_５を積層しているが、これには限定されず、任意の個数の半導体チップを積層することができる。また、半導体装置１では、半導体チップ３０_５上に２個の半導体チップ４０_１及び４０_２を並置しているが、これには限定されず、３個以上の半導体チップを並置してもよい。

【0030】

半導体チップ３０_５上には、半導体チップ４０_１及び４０_２の側面を被覆する樹脂層５０が設けられている。樹脂層５０の材料としては、例えば主たる組成がベンゾシクロブテン（ＢＣＢ）である熱硬化性の絶縁性樹脂を用いることができる。また、樹脂層５０の材料として、主たる組成がエポキシ系樹脂、アクリル系樹脂、ポリイミド系樹脂である熱硬化性の絶縁性樹脂、およびシリカなどの固形微粉末を添加した絶縁性複合材料等を用いてもかまわない。

【0031】

また、半導体チップ３０_１～３０_５の側面及び樹脂層５０の側面を被覆する樹脂層５５が設けられている。樹脂層５５の材料としては、例えば、樹脂層５０と同様とすることができる。

【0032】

半導体チップ４０_１及び４０_２、樹脂層５０、及び樹脂層５５の上面には、基板６１が固着されている。基板６１は、例えば、シリコンであるが、ゲルマニウムやサファイアやガラス等を用いてもかまわない。基板６１の厚さは、任意とすることができる。基板６１は、例えば、図示しない接着層を介して、半導体チップ４０_１及び４０_２、樹脂層５０、及び樹脂層５５の上面に固着できる。接着層の材料としては、例えば主たる組成がベンゾシクロブテンである熱硬化性の絶縁性樹脂（例えば、ジビニルシロキサンベンゾシクロブテン：ＤＶＳ－ＢＣＢ）を用いることができる。また、接着層の材料として、主たる組成がエポキシ系樹脂、アクリル系樹脂、ポリイミド系樹脂である熱硬化性の絶縁性樹脂、及びシリカ等の固形微粉末を添加した絶縁性複合材料等を用いてもかまわない。また、接着層の材料として、シロキサン等のシリコンを含有する材料を用いてもかまわない。接着層の厚さは、例えば、１μｍ程度とすることができる。

【0033】

［半導体装置の製造工程］
次に、第１実施形態に係る半導体装置の製造工程について説明をする。図２～図２１は、第１実施形態に係る半導体装置の製造工程を例示する図である。

【0034】

まず、図２及び図３に示す工程では、薄化されていない基板３０Ａを準備する。なお、図２は平面図、図３は断面図である。基板３０Ａには、複数の製品領域Ａと、各々の製品領域Ａを分離するスクライブ領域Ｂとが画定されている。製品領域Ａは、例えば、縦横に配列されている。スクライブ領域ＢにあるＣは、ダイシングブレード等が基板３０Ａを切断する位置（以下、「切断位置Ｃ」とする）を示している。基板３０Ａの各々の製品領域Ａは、個片化されると半導体チップ３０_１となる。基板３０Ａは、図１を参照して説明した本体３１と、半導体集積回路３２と、電極パッド３３とを有しているが（図８参照）、ここでは、電極パッド３３の図示は省略されている。

【0035】

ここでは、一例として、基板３０Ａの材料をシリコンウェハとする。基板３０Ａは、例えば円形であり、直径φ１は、例えば６インチ（約１５０ｍｍ）、８インチ（約２００ｍｍ）、１２インチ（約３００ｍｍ）等である。基板３０Ａの厚さは、例えば０．６２５ｍｍ（φ１＝６インチの場合）、０．７２５ｍｍ（φ１＝８インチの場合）、０．７７５ｍｍ（φ１＝１２インチの場合）等である。なお、以降の図８～図１８では、図２及び図３に示す製品領域Ａの１つの断面を参照しながら説明を行う。

【0036】

次に、図４に示す工程では、基板３０Ａと同一構造の基板３０Ｂを準備し、基板３０Ｂの電極パッド形成側に接着層５２０を介して基板５１０を接合する。基板５１０としては、アライメント時に光が透過する基板を用いることが好ましく、例えば、石英ガラスの基板等を用いることができる。接着層５２０としては、例えば後述する図７に示す工程において加熱する温度で軟化する接着剤（２００℃程度又はそれ以下で軟化する接着剤）を用いることができる。接着層５２０は、例えばスピンコート法により基板５１０の一方の面に形成できる。接着層５２０は、スピンコート法の代わりに、フィルム状の接着剤を貼り付ける方法等を用いて基板５１０の一方の面に形成しても構わない。

【0037】

次に、図５に示す工程では、基板３０Ｂの背面側の一部をグラインダー等で研削し、基板３０Ｂの背面側を薄化する。そして、薄化された基板３０Ｂの背面側に、プラズマＣＶＤ法等により絶縁層を形成してもよい。薄化後の基板３０Ｂの厚さは、例えば、５μｍ～１５μｍ程度とすることができる。基板３０Ｂの厚さを５μｍ～１５μｍ程度とすることで、ビアホールの加工時間が大幅に短縮され、薄化でアスペクト比が緩和され埋め込み性やカバレッジが改善される。

【0038】

次に、図６に示す工程では、基板３０Ａの電極パッド形成側に基板３０Ｂの背面側を対向させ、基板５１０と接合された基板３０Ｂを、基板３０Ａ上に積層する。基板３０Ａと基板３０Ｂとは、例えば、基板３０Ａが平坦であれば表面活性化接合（ＳＡＢ：Surface Activated Bonding）、基板３０Ａの表面が凹凸状であれば熱硬化樹脂を用いて接合できる。熱硬化樹脂は凹凸（段差）に合わせて厚さを変えることができ、例えば１μｍの段差に対しては、２～５μｍの熱硬化樹脂を用いることができる。

【0039】

次に、図７に示す工程では、図６に示す基板５１０及び接着層５２０を除去する。前述のように、接着層５２０として、図４に示す工程において加熱する温度で軟化する接着剤（２００℃程度又はそれ以下で軟化する接着剤）を用いると好適である。これにより、図８に拡大して示す基板３０Ｂと基板３０Ａの積層体が形成される。

【0040】

次に、図９に示す工程では、ビアホール３０ｘを形成する。ビアホール３０ｘは、基板３０Ｂの電極パッド３３、半導体集積回路３２、及び本体３１を貫通し、基板３０Ａの電極パッド３３の表面が露出するように形成する。ビアホール３０ｘは、例えばドライエッチング等により形成できる。ビアホール３０ｘは、例えば平面視円形であり、その直径は、例えば、０．５μｍ～５μｍ程度とすることができる。

【0041】

次に、図１０に示す工程では、ビアホール３０ｘの内壁面を被覆する絶縁層３６を形する。絶縁層３６は、例えば、プラズマＣＶＤ法等により、ビアホール３０ｘの内壁面、並びにビアホール３０ｘ内に露出する電極パッド３３の上面を連続的に被覆する絶縁層を形成し、ビアホール３０ｘの内壁面を被覆する部分以外をＲＩＥ（Reactive Ion Etching）等により除去することで形成できる。また、本体３１にあらかじめ絶縁層を埋設し、この絶縁層が貫通電極３７の直径より大きい場合は、絶縁層３６を用いなくともよい。

【0042】

次に、図１１に示す工程では、ビアホール３０ｘ内に貫通電極３７を形成する。貫通電極３７は、例えば、スパッタ法やめっき法を組み合わせてビアホール３０ｘ内に形成できる。具体的には、例えば、ビアホール３０ｘの内壁面及びビアホール３０ｘ内に露出する電極パッド３３の上面を連続的に被覆するように、Ｃｕ等の金属を２００ｎｍ～５００ｎｍ程度スパッタ法により成膜して給電層を形成する。そして、給電層を経由して給電する電解めっき法により、ビアホール３０ｘ内をＣｕ等の金属で充填し、本体３１の上面から突出する電解めっき層を形成する。そして、本体３１の上面から突出する電解めっき層をＣＭＰ等により除去する。ビアホール３０ｘ内に充填された電解めっき層の上面と、本体３１の上面とは、例えば、面一とすることができる。これにより、給電層上に電解めっき層が積層された貫通電極３７を形成できる。

【0043】

次に、図１２に示す工程では、図２～図８と同様の工程により、基板３０Ｂ上に基板３０Ｃを積層する。そして、図９～図１１と同様の工程により、基板３０Ｃに、ビアホール３０ｘ及び貫通電極３７を形成する。基板３０Ｃの電極パッド３３は、基板３０Ｃの貫通電極３７を介して、基板３０Ｂの貫通電極３７と電気的に接続される。

【0044】

次に、図１３に示す工程では、図１２と同様にして、基板３０Ｃ上に基板３０Ｄを積層し、基板３０Ｄに、ビアホール３０ｘ及び貫通電極３７を形成する。そして、基板３０Ｄの電極パッド３３を、基板３０Ｄの貫通電極３７を介して、基板３０Ｃの貫通電極３７と電気的に接続する。さらに、基板３０Ｄ上に基板３０Ｅを積層し、基板３０Ｅに、ビアホール３０ｘ及び貫通電極３７を形成する。そして、基板３０Ｅの電極パッド３３を、基板３０Ｅの貫通電極３７を介して、基板３０Ｄの貫通電極３７と電気的に接続する。これにより、半導体チップとなる複数の製品領域が画定された基板３０Ａ～３０Ｅが電極パッド形成側を互いに同一方向に向けて積層され、貫通電極３７を介して異なる層の基板同士が直接電気的に接続された構造体が作製される。

【0045】

次に、図１４に示す工程では、個片化された半導体チップ４０_１及び４０_２、並びに基板５５０を準備する。基板５５０は、例えば、基板３０Ａと同じ大きさである。基板５５０は、例えば、シリコンであるが、ゲルマニウムやサファイアやガラス等を用いてもかまわない。基板５５０には、基板３０Ａと同様に、複数の製品領域Ａと、各々の製品領域Ａを分離するスクライブ領域Ｂとが画定されている。そして、基板５５０の一方の面の各々の製品領域Ａに、半導体チップ４０_１及び４０_２を、各々の電極パッド形成側を基板５５０側に向けて（すなわちフェイスダウン状態）で固着する。基板５５０と半導体チップ４０_１及び４０_２とは、例えば、接着層を介して固着できる。接着層の材料等については、図４を参照して説明したものと同様である。

【0046】

次に、図１５に示す工程では、基板５５０の一方の面に、各々の製品領域Ａに固着された半導体チップ４０_１及び４０_２の少なくとも側面を被覆する樹脂層５０を形成する。なお、この工程では、後述する図１６に示す工程で半導体チップ４０_１及び４０_２を薄化した後に、半導体チップ４０_１及び４０_２の側面が樹脂層５０で完全に封止される位置まで、半導体チップ４０_１及び４０_２の側面を封止すれば十分である。ただし、半導体チップ４０_１及び４０_２の側面及び背面を被覆するように樹脂層５０を形成してもよい。

【0047】

樹脂層５０の材料等については、前述のとおりである。樹脂層５０は、例えば、スピンコート法により基板５５０上に、例えば、熱硬化性の絶縁性樹脂を塗布した後、あるいは塗布後スキージ処理後、所定の硬化温度上に加熱して硬化させることにより形成できる。なお、樹脂層５０は、スピンコート法の代わりに気相成長法を用いて形成してもかまわないし、フィルム状の樹脂を貼り付ける方法を用いて形成してもかまわない。

【0048】

次に、図１６に示す工程では、樹脂層５０の不要部分、及び各々の製品領域Ａに固着された半導体チップ４０_１及び４０_２の背面側をグラインダー等で研削し、各々の製品領域Ａに固着された半導体チップ４０_１及び４０_２の背面側を薄化する。これにより、半導体チップ４０_１及び４０_２は薄化されると共に、薄化後の半導体チップ４０_１及び４０_２の側面は樹脂層５０で封止される。この際、ドライポリッシングやウェットエッチング等を併用してもかまわない。薄化後の半導体チップ４０_１及び４０_２の厚さは、例えば、５μｍ～１５μｍ程度とすることができる。薄化された半導体チップ４０_１及び４０_２の背面側に、プラズマＣＶＤ法等により絶縁層を形成することが好ましい。

【0049】

次に、図１７に示す工程では、電極パッド形成側を互いに同一方向に向けて、最上層の基板３０Ｅの電極パッド形成側に、基板５５０に固着された半導体チップ４０_１及び４０_２を積層する。基板３０Ｅと半導体チップ４０_１及び４０_２とは、例えば、前述の接合方法を用いて接合できる。半導体チップ４０_１及び４０_２を基板３０Ｅ上に積層後、基板５５０を除去する。

【0050】

次に、図１８に示す工程では、半導体チップ４０_１及び４０_２に貫通電極４７を形成する。具体的には、図９に示す工程と同様にして、半導体チップ４０_１及び４０_２の電極パッド４３、半導体集積回路４２、及び本体４１を貫通し、基板３０Ｅの貫通電極３７の表面が露出するようにビアホールを形成する。ビアホールは、例えば平面視円形であり、その直径は、例えば、０．５μｍ～５μｍ程度とすることができる。続いて、図１０に示す工程と同様にして、ビアホールの内壁面を被覆する絶縁層４６を形成後、図１１に示す工程と同様にして、ビアホール内に貫通電極４７を形成する。これにより、半導体チップ４０_１及び４０_２の電極パッド４３と基板３０Ｅの電極パッド３３とが貫通電極４７を介して直接電気的に接続される。

【0051】

また、半導体チップ４０_１及び４０_２の半導体集積回路４２上に図示しない再配線を形成し、半導体チップ４０_１と半導体チップ４０_２とを並列に接続する。再配線は、貫通電極４７と同様に、例えば、スパッタ法やめっき法を組み合わせて銅等により形成できる。なお、図１３の工程で、基板３０Ｅの半導体集積回路３２上に再配線を形成してもよい。その場合には、半導体チップ４０_１及び４０_２の電極パッド４３は、貫通電極４７を介して、基板３０Ｅの半導体集積回路３２上に形成された再配線と直接電気的に接続される。

【0052】

次に、図１９に示す工程では、図１８に示す構造体を切断位置Ｃで切断して、各々の製品領域を個片化し、最上層に他の層よりも多くの半導体チップが配置された半導体チップ積層体を複数個作製する。そして、複数の半導体チップ積層体を、電極パッド形成側を基板６１側に向けて、基板６１の一方の面に固着する。ここでは、一例として、基板６１をシリコンウェハとする。基板６１の厚さは、例えば、０．５ｍｍ～１．０ｍｍ程度とすることができる。基板６１と半導体チップ積層体とは、例えば、接着層を介して固着できる。接着層の材料等については、前述のとおりである。

【0053】

そして、基板６１の一方の面に、半導体チップ積層体の少なくとも側面を被覆する樹脂層５５を形成する。なお、この工程では、後述する図２０に示す工程で半導体チップ積層体を薄化した後に、半導体チップ積層体の側面が樹脂層５５で完全に封止される位置まで、半導体チップ積層体の側面を封止すれば十分である。ただし、半導体チップ積層体の側面及び背面を被覆するように樹脂層５５を形成してもよい。樹脂層５５の材料や形成方法は、例えば、樹脂層５０の材料や形成方法と同様である。

【0054】

次に、図２０に示す工程では、樹脂層５５の不要部分、及び半導体チップ積層体の背面側をグラインダー等で研削し、半導体チップ積層体の背面側を薄化する。これにより、半導体チップ積層体は薄化されると共に、薄化後の半導体チップ積層体の側面は樹脂層５５で封止される。この際、ドライポリッシングやウェットエッチング等を併用してもかまわない。

【0055】

次に、図２１に示す工程では、図２０に示す構造体を半導体チップ積層体ごとに個片化する。切断は、隣接する半導体チップ積層体の側面を被覆する樹脂層５５の位置で行う。これにより、複数の半導体装置１が作製される。

【0056】

図２２は、第１実施形態に係る半導体装置のシミュレーション結果を示す図（その１）である。図２２において、比較例１は、半導体装置１の上下に隣接する半導体チップの貫通電極間を、マイクロバンプを介して接続した半導体装置である。なお、半導体装置１において、電極パッド部分を除く貫通電極（ＴＳＶ）の直径は４μｍ、電極パッド部分を含む１層当たりの貫通電極の長さは１０μｍとした。また、比較例１に係る半導体装置において、電極パッド部分を除く貫通電極（ＴＳＶ）の直径は８μｍ、電極パッド部分を含む１８層当たりの貫通電極の長さは５５μｍとし、貫通電極間を接続するマイクロバンプの長さは２６μｍとした。

【0057】

図２２より、半導体装置１では、比較例１に係る半導体装置と比べて、１０ＭＨｚ以下の低周波ではインピーダンスが約１／２５になり、１ＧＨｚ以上の高周波ではインピーダンスが約１／１００になる。このように、従来はマイクロバンプを用いて電気的に接続していた半導体チップ間において、マイクロバンプを用いることなく貫通電極同士を直接接続することで、インピーダンスを大幅に下げることが可能となる。半導体装置１では、インピーダンスが下がることで高速動作が可能となり、データバスのビット幅を広げられるため、広帯域化（バンド幅の拡大）が可能となる。

【0058】

図２３は、第１実施形態に係る半導体装置のシミュレーション結果を示す図（その２）である。図２３において、比較例２は、半導体チップ３０_１～３０_５に相当する半導体チップ積層体と、半導体チップ４０_１及び４０_２に相当する半導体チップをシリコンインターポーザ上に並置し、マイクロバンプとシリコンインターポーザの配線を介して両者を電気的に接続した半導体装置である。貫通電極の直径や長さ、マイクロバンプの大きさは、図２２の場合と同様である。

【0059】

図２３より、半導体装置１では、比較例２に係る半導体層と比べて、貫通電極での消費エネルギーは約１／６０になり、内部バスでの消費エネルギーは約１／４になる。このように、従来はマイクロバンプを用いて電気的に接続していた半導体チップ間において、マイクロバンプを用いることなく貫通電極同士を直接接続することで、特に貫通電極での消費エネルギーを大幅に下げることが可能となる。

【0060】

なお、半導体装置１では、半導体チップ３０_１～３０_５と半導体チップ４０_１及び４０_２とを直接接続してるのでインターポーザは不要である。内部バスとは、半導体チップ３０_１～３０_５と半導体チップ４０_１及び４０_２との接続にかかる消費電力を指しており垂直配線で接続されている。比較例２では、すなわち半導体チップ３０_１～３０_５と半導体チップ４０_１及び４０_２との信号のやり取りはインターポーザを介して行う。

【0061】

ところで、ロジックチップ（例えば半導体チップ４０_１及び４０_２）は微細化により内部トランジスタの個数が年々増加し、近年では１０^１０／ｃｍ^２個に達している。しかしながら、微細化による内部トランジスタの個数の増加に伴い欠陥も増加するため、微細化による内部トランジスタの個数の増加は、ロジックチップの歩留まり低下の一因となっている。

【0062】

半導体装置１では、従来は１つロジックチップであったものを、内部トランジスタの個数を減らして複数のロジックチップに分割し、互いに並列に接続することが可能である。例えば、従来は１つのロジックチップであったものを、内部トランジスタの個数を減らして２つのロジックチップである半導体チップ４０_１及び４０_２に分割し、互いに並列に接続することが可能である。あるいは、従来は１つのロジックチップであったものを、内部トランジスタの個数を更に減らして３つ以上に分割し、互いに並列に接続することが可能である。

【0063】

個々のロジックチップにおける内部トランジスタの個数を減らすことで、チップサイズが小型化され微細化に伴なう歩留まり低下を抑制できるため、個々のロジックチップの歩留まりを改善できる。また、仮に個々のロジックチップにある程度の不良品が発生したとしても、半導体装置１の製造方法では、個々のロジックチップの良否を検査し、良品のみを他の半導体チップと積層できるので、半導体装置１の歩留まりを向上できる。すなわち、半導体装置の高信頼化及び低コスト化が可能となる。

【0064】

なお、半導体チップ３０_１～３０_５内、および半導体チップ３０_１～３０_５と半導体チップ４０_１及び４０_２とを垂直配線で高密度接続できることから、例えば、並列配線を行うことで並列度に比例して周波数を小さくしても、同じバンド幅を得ることができる。一般に半導体の消費電力は、周波数×（電圧）^２×電気容量で表すことができるので、周波数を小さく、または電圧を小さくすると消費電力を小さくすることができる。

【0065】

半導体装置１では、さらに高密度ＴＳＶ（貫通配線）をチップ面内に最適配置できることから電力供給を装置内において最短の距離で行うことができ、供給電圧を低くしても電力損失が起きにくくなる。このため、前述したように周波数を小さくすることができ、電圧を小さくすることで、従来の装置に比べ周波数低下比は一乗で、電圧低下比に関しては二乗で消費電力の低減を行うことができる。

【0066】

〈第１実施形態の変形例１〉
第１実施形態の変形例１では、第１実施形態とは半導体チップ４０_１及び４０_２の積層位置が異なる半導体装置の例を示す。なお、第１実施形態の変形例１において、既に説明した実施形態と同一構成部品についての説明は省略する場合がある。

【0067】

図２４は、第１実施形態の変形例１に係る半導体装置を例示する断面図である。図２４を参照すると、第１実施形態の変形例１に係る半導体装置１Ａは、各半導体チップの電極パッド形成側を上側に向けたときに、半導体チップ４０_１及び４０_２が半導体チップ積層体の最下層に配置されている点が、半導体装置１（図１等参照）と相違する。半導体装置１Ａでは、半導体チップ４０_１及び４０_２の背面が放熱面となる。

【0068】

すなわち、半導体チップ３０_１等と電極パッド形成側を互いに同一方向に向けて、半導体チップ３０_５の背面側に、互いに並列に接続された半導体チップ４０_１及び４０_２が配置されている。半導体チップ４０_１及び４０_２の電極パッド４３と半導体チップ３０_５の電極パッド３３は、貫通電極３７を介して直接電気的に接続されている。

【0069】

半導体装置１Ａでは、半導体チップ４０_１及び４０_２の側面が樹脂層５０で被覆され、半導体チップ４０_１及び４０_２並びに樹脂層５０の上に、半導体チップ３０_５、３０_４、３０_３、３０_２、及び３０_１が順次積層されている。また、半導体チップ３０_１～３０_５の側面及び樹脂層５０の側面を被覆する樹脂層５５が設けられている。そして、半導体チップ３０_１及び樹脂層５５の上面には、基板６１が固着されている。

【0070】

半導体装置１Ａを作製するには、まず、図２５に示す工程で、個片化された半導体チップ４０_１及び４０_２、並びに基板５５０を準備する。基板５５０は、例えば、基板３０Ａと同じ大きさである。基板５５０は、例えば、シリコンであるが、ゲルマニウムやサファイアやガラス等を用いてもかまわない。基板５５０には、基板３０Ａと同様に、複数の製品領域Ａと、各々の製品領域Ａを分離するスクライブ領域Ｂとが画定されている。そして、基板５５０の一方の面の各々の製品領域Ａに、半導体チップ４０_１及び４０_２を、各々の背面側を基板５５０側に向けて（すなわちフェイスアップ状態）で固着する。基板５５０と半導体チップ４０_１及び４０_２とは、例えば、接着層を介して固着できる。接着層の材料等については、図４を参照して説明したものと同様である。

【0071】

次に、図２６に示す工程では、基板５５０の一方の面に、各々の製品領域Ａに固着された半導体チップ４０_１及び４０_２の側面を被覆する樹脂層５０を形成する。また、半導体チップ４０_１及び４０_２の半導体集積回路４２上に図示しない再配線を形成し、半導体チップ４０_１と半導体チップ４０_２とを並列に接続する。再配線は、例えば、スパッタ法やめっき法を組み合わせて銅等により形成できる。

【0072】

次に、図２７に示す工程では、図２～図５と同様にして、基板３０Ｅ及び基板５１０を準備し、基板５１０を基板３０Ｅの電極パッド形成側に接合し、基板３０Ｅの背面側を薄化する。薄化後の基板３０Ｅの厚さは、例えば、５μｍ～１５μｍ程度とすることができる。薄化された基板３０Ｅの背面側に、プラズマＣＶＤ法等により絶縁層を形成することが好ましい。

【0073】

次に、図２８に示す工程では、半導体チップ４０_１及び４０_２の電極パッド形成側に基板３０Ｅの背面側を対向させ、図２７に示す構造体を図２６に示す構造体の上に積層する。半導体チップ４０_１及び４０_２と基板３０Ｅとは、例えば、表面活性化接合を用いて直接接合できる。続いて、基板５１０を除去し、図９～図１１に示す工程と同様にして、絶縁層３６及び貫通電極３７を形成する。貫通電極３７は、半導体チップ４０_１及び４０_２の電極パッド４３と直接電気的に接続される。なお、図２６に示す工程で、半導体チップ４０_１及び４０_２の半導体集積回路４２上に再配線を形成した場合には、基板３０Ｅの電極パッド３３は、貫通電極３７を介して、半導体チップ４０_１及び４０_２の半導体集積回路４２上に形成された再配線と直接電気的に接続される。

【0074】

次に、図２９に示す工程では、図１２及び図１３に示す工程と同様にして、基板３０Ｅ上に、基板３０Ｄ、基板３０Ｃ、基板３０Ｂ、及び基板３０Ａを順次積層する。また、各基板を積層するたびに、絶縁層３６及び貫通電極３７を形成する。これにより、半導体チップとなる複数の製品領域が画定された基板３０Ａ～３０Ｅが電極パッド形成側を互いに同一方向に向けて積層され、貫通電極３７を介して異なる層の基板同士が直接電気的に接続された構造体が作製される。

【0075】

次に、図３０に示す工程では、図２９に示す構造体を切断位置Ｃで切断して、各々の製品領域を個片化し、最下層に他の層よりも多くの半導体チップが配置された半導体チップ積層体を複数個作製する。そして、複数の半導体チップ積層体を基板６１の一方の面に固着する。ここでは、一例として、基板６１をシリコンウェハとする。基板６１の厚さは、例えば、０．５ｍｍ～１．０ｍｍ程度とすることができる。基板６１と半導体チップ積層体とは、例えば、接着層を介して固着できる。接着層の材料等については、前述のとおりである。

【0076】

そして、基板６１の一方の面に、半導体チップ積層体の少なくとも側面を被覆する樹脂層５５を形成する。なお、この工程では、後述する図３１に示す工程で半導体チップ積層体を薄化した後に、半導体チップ積層体の側面が樹脂層５５で完全に封止される位置まで、半導体チップ積層体の側面を封止すれば十分である。ただし、半導体チップ積層体の側面及び背面を被覆するように樹脂層５５を形成してもよい。樹脂層５５の材料や形成方法は、例えば、樹脂層５０の材料や形成方法と同様である。

【0077】

次に、図３１に示す工程では、樹脂層５５の不要部分、及び半導体チップ積層体の背面側をグラインダー等で研削し、半導体チップ積層体の背面側を薄化する。これにより、半導体チップ積層体は薄化されると共に、薄化後の半導体チップ積層体の側面は樹脂層５５で封止される。この際、ドライポリッシングやウェットエッチング等を併用してもかまわない。

【0078】

次に、図３２に示す工程では、図３１に示す構造体を半導体チップ積層体ごとに個片化する。切断は、隣接する半導体チップ積層体の側面を被覆する樹脂層５５の位置で行う。これにより、複数の半導体装置１Ａが作製される。

【0079】

このように、各半導体チップの電極パッド形成側を上側に向けたときに、半導体チップ４０_１及び４０_２の積層位置は半導体装置１のように半導体チップ積層体の最上層であってもよく、半導体装置１Ａのように半導体チップ積層体の最下層であってもよい。半導体装置１Ａは、半導体チップ４０_１及び４０_２の裏面側が外部に露出しているため、放熱に有利である。半導体チップ４０_１及び４０_２の裏面側にヒートスプレッダを配置してもよい。

【0080】

〈第１実施形態の変形例２〉
第１実施形態の変形例２では、複数の半導体チップ積層体を基板上に並置し、両者を電気的に接続する例を示す。なお、第１実施形態の変形例２において、既に説明した実施形態と同一構成部品についての説明は省略する場合がある。

【0081】

図３３は、第１実施形態の変形例２に係る半導体装置を例示する断面図である。図３３を参照すると、第１実施形態の変形例２に係る半導体装置１Ｂは、図３１に示す２つの半導体チップ積層体を水平配線及び垂直配線で接続したものである。なお、図３３は、図３１とは上下を反転して描かれている。

【0082】

半導体装置１Ｂにおいて、基板６１の一方の面の反対側である他方の面（図３３では上面）には、無機絶縁層７１が設けられている。無機絶縁層７１の材料としては、例えば、ＳｉＯ_２、ＳｉＯＮ、Ｓｉ_３Ｎ_４、および多孔質を含む材料等を用いることができる。無機絶縁層７１の厚さは、例えば、０．１μｍ～０．５μｍ程度とすることができる。無機絶縁層７１は、絶縁性を確保できれば薄くしてかまわない。半導体装置１の反りが無機絶縁層７１等の成膜温度や厚さに比例するので、半導体装置１の反りを低減する観点から、無機絶縁層７１の厚さは、絶縁耐性が得られる最小厚さ、具体的には１００ｎｍ程度とすることが好ましい。無機絶縁層７２～７４についても同様である。無機絶縁層７１～７４を１００ｎｍ程度に薄くすることで、半導体装置１の全体の薄化にも寄与できる。

【0083】

無機絶縁層７１及び基板６１を貫通し、一方の半導体チップ積層体の半導体チップ３０_１の貫通電極３７と直接電気的に接続する垂直配線８１ａが設けられている。また、無機絶縁層７１及び基板６１を貫通し、他方の半導体チップ積層体の半導体チップ３０_１の貫通電極３７と直接電気的に接続する垂直配線８１ｂが設けられている。垂直配線８１ａ及び８１ｂと無機絶縁層７１及び基板６１との間には、絶縁層６２が設けられている。絶縁層６２の材料としては、例えば、ＳｉＯ_２、ＳｉＯＮ、Ｓｉ_３Ｎ_４等を用いることができる。絶縁層６２の厚さは、例えば、０．０５μｍ～０．５μｍ程度とすることができる。基板６１が電気的に絶縁性を有する場合は絶縁層６２を用いなくともよい。

【0084】

平面視において、垂直配線８１ａ及び８１ｂの平面形状は、例えば、円形あるいは多角形である。垂直配線８１ａ及び８１ｂの平面形状が円形である場合、垂直配線８１ａ及び８１ｂの直径は、例えば、０．５μｍ～５μｍ程度とすることができる。なお、垂直配線とは、無機絶縁層や基板の内部に、無機絶縁層や基板の表面に対しておおよそ垂直に設けられる配線を意味するが、無機絶縁層や基板の表面に対して厳密に垂直であることを意味するものではない。

【0085】

無機絶縁層７１の基板６１とは反対側の面（図３３では上面）には、垂直配線８１ａの一部と垂直配線８１ｂの一部とを直接電気的に接続する水平配線層９１が設けられている。水平配線層９１は、垂直配線８１ａと垂直配線８１ｂとを直接電気的に接続する水平配線と、垂直配線８１ａ又は垂直配線８１ｂのみと直接電気的に接続する電極パッドとを含んでいる。垂直配線８１ａと垂直配線８１ｂと水平配線層９１とは、後述のように、同一工程で一体に形成してもよいし、別体に形成することも可能である。

【0086】

垂直配線８１ａ及び８１ｂ並びに水平配線層９１の材料は、例えば、銅である。垂直配線８１ａ及び８１ｂ並びに水平配線層９１は、複数の金属が積層された構造であってもよい。具体的には、例えば、垂直配線８１ａ及び８１ｂ並びに水平配線層９１として、Ｔｉ層やＴｉＮ層上にＡｕ層、Ａｌ層、Ｃｕ層等を積層した積層体等を用いることができる。垂直配線８１ａ及び８１ｂ並びに水平配線層９１として、Ｎｉ層上にＡｕ層を積層した積層体、Ｎｉ層上にＰｄ層及びＡｕ層を順次積層した積層体、Ｎｉの代わりにＣｏ、Ｔａ、Ｔｉ、ＴｉＮ等の高融点金属からなる層を用い、同層上にＣｕ層あるいはＡｌ層を積層した積層体あるいはダマシン構造状の配線等を用いてもかまわない。

【0087】

水平配線層９１において、水平配線及び電極パッドの厚さは、例えば、０．５μｍ～５μｍ程度とすることができる。水平配線層９１において、水平配線のライン／スペースは、例えば、５μｍ／１μｍ、３μｍ／０．５μｍ、１μｍ／０．５μｍ程度とすることができる。水平配線層９１において、電極パッドの直径は、例えば、垂直配線８１ａ及び８１ｂの直径と同じか、又は、例えば、垂直配線８１ａ及び８１ｂの直径よりも０．５μｍ～５μｍ程度大きくすることができる。電極パッドのピッチは、例えば、水平配線のピッチと同じくすることができる。水平配線のライン幅が３μｍ以下の場合、電極パッドサイズは水平配線のライン幅と同じにすることができる。

【0088】

なお、水平配線とは、無機絶縁層や基板の表面や内部に、無機絶縁層や基板の表面に対しておおよそ平行に設けられる配線を意味するが、無機絶縁層や基板の表面に対して厳密に平行であることを意味するものではない。

【0089】

無機絶縁層７１の基板６１とは反対側の面には、水平配線層９１を被覆する無機絶縁層７２が設けられている。無機絶縁層７２の材料や厚さは、例えば、無機絶縁層７１と同様とすることができる。また、無機絶縁層７２を貫通し、水平配線層９１の電極パッドと直接電気的に接続する垂直配線８２ａが設けられている。また、無機絶縁層７２を貫通し、水平配線層９１の電極パッドと直接電気的に接続する垂直配線８２ｂが設けられている。さらに、無機絶縁層７２の無機絶縁層７１とは反対側の面（図１では上面）には、水平配線層９２が設けられている。水平配線層９２は、垂直配線８２ａと垂直配線８２ｂとを直接電気的に接続する水平配線と、垂直配線８２ａ又は垂直配線８２ｂのみと直接電気的に接続する電極パッドとを含んでいる。

【0090】

垂直配線８２ａと垂直配線８２ｂと水平配線層９２とは、後述のように、同一工程で一体に形成してもよいし、別体に形成することも可能である。垂直配線８２ａ及び８２ｂ並びに水平配線層９２の材料、水平配線層９２における水平配線及び電極パッドの厚さや水平配線のライン／スペース、水平配線層９２における電極パッドの直径やピッチは、例えば、垂直配線８１ａと垂直配線８１ｂと水平配線層９１の場合と同様とすることができる。

【0091】

無機絶縁層７２の無機絶縁層７１とは反対側の面には、水平配線層９２を被覆する無機絶縁層７３が設けられている。無機絶縁層７３の材料や厚さは、例えば、無機絶縁層７１と同様とすることができる。また、無機絶縁層７３を貫通し、水平配線層９２の電極パッドと直接電気的に接続する垂直配線８３ａが設けられている。また、無機絶縁層７３を貫通し、水平配線層９２の電極パッドと直接電気的に接続する垂直配線８３ｂが設けられている。さらに、無機絶縁層７３の無機絶縁層７２とは反対側の面（図１では上面）には、水平配線層９３が設けられている。水平配線層９３は、垂直配線８３ａと垂直配線８３ｂとを直接電気的に接続する水平配線と、垂直配線８３ｂのみと直接電気的に接続する電極パッドとを含んでいる。

【0092】

垂直配線８３ａと垂直配線８３ｂと水平配線層９３とは、後述のように、同一工程で一体に形成してもよいし、別体に形成することも可能である。垂直配線８３ａ及び８３ｂ並びに水平配線層９３の材料、水平配線層９３における水平配線及び電極パッドの厚さや水平配線のライン／スペース、水平配線層９３における電極パッドの直径やピッチは、例えば、垂直配線８１ａと垂直配線８１ｂと水平配線層９１の場合と同様とすることができる。

【0093】

無機絶縁層７３の無機絶縁層７２とは反対側の面には、水平配線層９３を被覆する無機絶縁層７４が設けられている。無機絶縁層７４の材料や厚さは、例えば、無機絶縁層７１と同様とすることができる。また、無機絶縁層７４を貫通し、水平配線層９３の電極パッドと直接電気的に接続する垂直配線８４ａが設けられている。また、無機絶縁層７４を貫通し、水平配線層９３の電極パッドと直接電気的に接続する垂直配線８４ｂが設けられている。さらに、無機絶縁層７４の無機絶縁層７３とは反対側の面（図１では上面）には、垂直配線８４ａ及び８４ｂとを直接電気的に接続する電極パッド９４が設けられている。電極パッド９４は、半導体装置１を他の基板や他の半導体装置等と電気的に接続するために使用する外部接続端子となる。無機絶縁層７４の無機絶縁層７３とは反対側の面）に、水平配線が設けられてもよい。

【0094】

垂直配線８４ａと垂直配線８４ｂと電極パッド９４とは、後述のように、同一工程で一体に形成してもよいし、別体に形成することも可能である。垂直配線８４ａ及び８４ｂ並びに電極パッド９４の材料、電極パッド９４の直径やピッチは、例えば、垂直配線８１ａと垂直配線８１ｂと水平配線層９１の電極パッドの場合と同様とすることができる。

【0095】

半導体装置１Ｂを作製するには、図３１に示す工程の後、図３４に示す工程で、基板６１の他方の面に無機絶縁層７１を形成する。無機絶縁層７１の材料や厚さについては、前述のとおりである。無機絶縁層７１は、例えば、プラズマＣＶＤ法等により形成できる。無機絶縁層７１は、例えば、ＤＨＦ（Dilute Hydrogen Fluoride）洗浄やアルゴンスパッタで基板６１の表面を露出させた後に形成することが好ましい。これにより、膜密度が大きく、かつ耐湿性及び電気的絶縁耐性に優れた無機絶縁層７１を形成できる。なお、でスピンコートができるのはウェハ形状に対してのみであるが、有機絶縁層は、膜密度が小さく、耐湿性や電気的絶縁耐性が十分でなく、微細加工性もない。また、スピンコートで塗布した有機絶縁層は、塗布後に熱処理で緻密化を行う必要がある。これに対して、無機絶縁層７１は、微細加工性がある点で有機絶縁層より優れており、また、膜密度が大きいため熱処理で緻密化を行う必要がない点でも有機絶縁層より優れている。

【0096】

次に、図３５に示す工程では、ビアホール７１ｘ及び７１ｙを形成する。ビアホール７１ｘは、無機絶縁層７１及び基板６１を貫通し、一方の半導体チップ積層体の半導体チップ３０_１の貫通電極３７の表面が露出するように形成する。ビアホール７１ｙは、無機絶縁層７１及び基板６１を貫通し、他方の半導体チップ積層体の半導体チップ３０_１の貫通電極３７の表面が露出するように形成する。ビアホール７１ｘ及び７１ｙは、例えばドライエッチング等により形成できる。ビアホール７１ｘ及び７１ｙは、例えば平面視円形であり、その直径は、例えば、０．５μｍ～５μｍ程度とすることができる。

【0097】

次に、図３６に示す工程では、垂直配線８１ａ及び８１ｂ並びに水平配線層９１を形成する。垂直配線８１ａ及び８１ｂ並びに水平配線層９１は、例えば、ダマシン配線で一体に形成できる。この場合には、まず、無機絶縁層７１の上面に無機絶縁層７１に比べエッチング耐性が高い絶縁膜（例えば、膜厚１０ｎｍ～５０ｎｍ程度のＳｉＮ膜等）を形成し、さらに絶縁膜上に水平配線層９１と同一厚さのマスク層（例えば、ＳｉＯ_２膜等）を形成する。そして、マスク層にエッチング加工を施し、垂直配線８１ａ及び８１ｂ並びに水平配線層９１の形成領域を開口する開口部を形成する。

【0098】

次に、ビアホール７１ｘ及び７１ｙの内壁面を被覆する絶縁層６２を形成する。絶縁層６２は、例えば、プラズマＣＶＤ法等により、ビアホール７１ｘ及び７１ｙの内壁面、並びにビアホール７１ｘ及び７１ｙ内に露出する貫通電極３７及び電極パッド４３の上面を連続的に被覆する絶縁層を形成し、ビアホール７１ｘ及び７１ｙの内壁面を被覆する部分以外をＲＩＥ（Reactive Ion Etching）等により除去することで形成できる。

【0099】

次に、例えば、マスク層の開口部から露出する部分を連続的に被覆するバリア層（例えば、Ｔａ／ＴａＮ層やＴｉ／ＴｉＮ層等）をスパッタ法等により形成し、更にバリア層上に給電層（例えば、Ｃｕ層等）をスパッタ法等により形成する。次に、給電層を経由して給電する電解めっき法により、マスク層の開口部内に露出する給電層上に電解めっき層（例えば、Ｃｕ層等）を形成する。電解めっき層は、ビアホール７１ｘ及び７１ｙ内を埋めると共にマスク層の上面から突出する。そして、マスク層の上面から突出する電解めっき層の上面側をＣＭＰ等で平坦化する。その後、マスク層を除去する。マスク層を除去する際に、マスク層の下層に形成された絶縁膜がエッチングストッパ層となる。以上により、給電層上に電解めっき層が積層された垂直配線８１ａ及び８１ｂ並びに水平配線層９１を一体で形成できる。

【0100】

なお、垂直配線８１ａ及び８１ｂと水平配線層９１とを別々に形成することも可能である。この場合には、例えば、上記と同様にして絶縁層６２を形成後、上記と同様な電解めっき法により、ビアホール７１ｘ及び７１ｙ内に垂直配線８１ａ及び８１ｂを形成する。なお、垂直配線８１ａ及び８１ｂにおいて、無機絶縁層７１の上面から突出した部分は、ＣＭＰ等により平坦化する。次に、無機絶縁層７１の上面、垂直配線８１ａ及び８１ｂの上端面を連続的に被覆するバリア層（例えば、Ｔａ／ＴａＮやＴｉ／ＴｉＮ等）をスパッタ法等により形成し、更にバリア層上に金属層（例えば、Ａｌ等）をスパッタ法等により形成する。そして、金属層及びバリア層をフォトリソグラフィー法によりパターニングして水平配線層９１を形成する。

【0101】

次に、図３７に示す工程では、図３４～図３６の工程を必要数繰り返す。ただし、絶縁層６２は形成しない。すなわち、図３４と同様の方法により、無機絶縁層７１の基板６１とは反対側の面（図３７では上面）に、水平配線層９１を被覆する無機絶縁層７２を形成する。そして、無機絶縁層７２を貫通するビアホールを形成後、垂直配線８２ａ及び８２ｂ並びに水平配線層９２を、例えば、ダマシン配線で一体に形成する。続いて、無機絶縁層７２の無機絶縁層７１とは反対側の面（図３７では上面）に、水平配線層９２を被覆する無機絶縁層７３を形成する。そして、無機絶縁層７３を貫通するビアホールを形成後、垂直配線８３ａ及び８３ｂ並びに水平配線層９３を、例えば、ダマシン配線で一体に形成する。続いて、無機絶縁層７３の無機絶縁層７２とは反対側の面（図３７では上面）に、水平配線層９３を被覆する無機絶縁層７４を形成する。そして、無機絶縁層７４を貫通するビアホールを形成後、垂直配線８４ａ及び８４ｂ並びに電極パッド９４を、例えば、ダマシン配線で一体に形成する。この工程により、一方の半導体チップ積層体の半導体チップ３０_１の貫通電極３７と、他方の半導体チップ積層体の半導体チップ３０_１の貫通電極３７の必要な部分同士が、垂直配線８１ａ～８３ａ、垂直配線８１ｂ～８３ｂ、及び水平配線層９１～９３の水平配線を介して電気的に接続される。以上の工程により、図３３に示す半導体装置１Ｂが製造される。

【0102】

なお、図３６の工程で説明したように、垂直配線８２ａ及び８２ｂと水平配線層９２とを別々に形成することも可能である。また、垂直配線８３ａ及び８３ｂと水平配線層９３とを別々に形成することも可能である。また、垂直配線８４ｂと電極パッド９４とを別々に形成することも可能である。また、これらは、ダマシン配線と適宜組み合わせることができる。例えば、垂直配線８１ａ及び８１ｂと水平配線層９１とを別々に形成し、２層目以降の配線、すなわち垂直配線８２ａ及び８２ｂと水平配線層９２、垂直配線８３ａ及び８３ｂと水平配線層９３、垂直配線８４ｂと電極パッド９４はダマシン配線としてもよい。

【0103】

なお、図２０に示す２つの半導体チップ積層体を、半導体装置１Ｂの同様に無機絶縁層に形成された水平配線及び垂直配線を介して電気的に接続してもよい。

【0104】

このように、半導体装置１Ｂでは、一方の半導体チップ積層体と他方の半導体チップ積層体とを電気的に接続する配線を設ける絶縁層として、有機材料を用いた絶縁層ではなく、無機絶縁層７１～７４を用いている。そして、無機絶縁層７１～７４を用いて、ウェハレベルで垂直配線及び水平配線を含む多層配線を行っている。これにより、多層配線間のリーク電流を減らして高密度化を行うことが可能となる。

【0105】

半導体装置１Ｂでは、ウェハレベルで多層配線を行い、従来は接続に利用されたバンプを介さないで電気的に接続することで、バンプの抵抗とバンプの寄生電気的容量を無くすことができる。例えば、従来の配線とバンプのシリーズ抵抗が１００ｍΩ程度であるのに対し、半導体装置１Ｂでは７０ｍΩ程度とすることができる。すなわち、半導体装置１Ｂでは、水平配線の抵抗を従来よりも３０％程度削減できる。

【0106】

また、半導体装置１Ｂでは、ウェハレベルで多層配線を行うことで、水平配線のライン／スペースを５μｍ／１μｍ、３μｍ／０．５μｍ、１μｍ／０．５μｍ程度とすることができる。従来は、水平配線のライン／スペースは２μｍ／２μｍ程度であったため、半導体装置１Ｂでは、水平配線の集積度を最大で従来の４倍程度に高めることができ、水平配線の密度は多層化の数に比例増加し、一方の半導体チップ積層体と他方の半導体チップ積層体とを接続する配線の高密度化が可能となる。

【0107】

これにより、半導体装置１Ｂでは、データバスのビット幅を広げられるため、広帯域化（バンド幅の拡大）が可能となる。例えば、無機絶縁層１層当たりの配線密度を４倍にして４層化を行うことで、バンド幅を１６倍に拡大できる。言い換えれば、同じバンド幅であれば、１／１６の周波数でデータ転送が可能となり、消費電力を１／１６に削減できる。

【0108】

また、半導体装置１Ｂでは、無機絶縁層７１～７４に形成された垂直配線と、各々の半導体チップ積層体の各々の電極パッドとを、バンプを用いずに直接電気的に接続している。これにより、配線抵抗が減少し、低消費電力で広帯域の半導体装置１Ｂを実現できる。また、バンプを用いた機械的接続をなくすことで、一方の半導体チップ積層体と他方の半導体チップとを接続する配線に関して、温度ストレス等に対する高信頼化を実現できる。

【0109】

また、垂直配線の長さが従来は５０μｍ程度であったのに対し、半導体装置１では１０μｍ程度とすることが可能である。その結果、半導体装置１では、垂直配線の断面積を一定とすると、垂直配線１層当たりの抵抗を従来の１／５とすることができる。

【0110】

以上、好ましい実施形態等について詳説したが、上述した実施形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施形態等に種々の変形及び置換を加えることができる。

【0111】

例えば、上記実施形態では、平面視円形の半導体基板（シリコンウェハ）を用いた場合を例にとり説明を行ったが、半導体基板は平面視円形に限定されず、例えば平面視長方形等のパネル状のものを用いてもかまわない。

【0112】

また、半導体基板の材料はシリコンに限定されず、例えばゲルマニウムやサファイア等を用いてもかまわない。

【符号の説明】

【0113】

１、１Ａ、１Ｂ 半導体装置
３０_１、３０_２、３０_３、３０_４、３０_５、４０_１、４０_２ 半導体チップ
３１、４１ 本体
３２、４２ 半導体集積回路
３３、４３、９４ 電極パッド
３６、４６、６２ 絶縁層
３７、４７ 貫通電極
５０、５５ 樹脂層
６１、５１０、５５０ 基板
７１、７２、７３、７４ 無機絶縁層
７１ｘ、７１ｙ、７４ｘ、７４ｙ ビアホール
８１ａ、８１ｂ、８２ａ、８２ｂ、８３ａ、８３ｂ、８４ａ、８４ｂ 垂直配線
９１、９２、９３ 水平配線層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】