特許 7556606 回路、チップ、および電子デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-17

(45)【発行日】2024-09-26

(54)【発明の名称】回路、チップ、および電子デバイス

(51)【国際特許分類】

   G06F 15/173 20060101AFI20240918BHJP

【ＦＩ】

G06F15/173 682

【請求項の数】 16

(21)【出願番号】P 2023519636

(86)(22)【出願日】2021-08-31

(65)【公表番号】

(43)【公表日】2023-10-16

(86)【国際出願番号】 CN2021115618

(87)【国際公開番号】W WO2022068503

(87)【国際公開日】2022-04-07

【審査請求日】2023-05-09

(31)【優先権主張番号】202011060780.0

(32)【優先日】2020-09-30

(33)【優先権主張国・地域又は機関】CN

(31)【優先権主張番号】202011176149.7

(32)【優先日】2020-10-28

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】504161984

【氏名又は名称】ホアウェイ・テクノロジーズ・カンパニー・リミテッド

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】ティアン、タイシュ

(72)【発明者】

【氏名】ハン、ビン

【審査官】三坂 敏夫

(56)【参考文献】

【文献】中国特許出願公開第１０７２９１３９２（ＣＮ，Ａ）

【文献】特開２００５－１２２７５９（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１９／０１４０９７９（ＵＳ，Ａ１）

【文献】特開２０００－２６７８１６（ＪＰ，Ａ）

【文献】国際公開第２０１８／１８８０８４（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １５／１６－１５／１７７

(57)【特許請求の範囲】

【請求項1】

第１プロセッサおよび前記第１プロセッサに接続された第１処理モジュールを備える回路であって、前記第１処理モジュールは、第１メモリに接続された第２プロセッサを有し、前記第２プロセッサが前記第１メモリに対して読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシは、前記第１プロセッサが前記第１処理モジュールと通信する場合に生成される伝送レイテンシより小さく、
前記第１処理モジュールは、前記第１メモリに接続された第３プロセッサをさらに有し、前記第３プロセッサが前記第１メモリに対して読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシは、前記第１プロセッサが前記第１処理モジュールと通信する場合に生成される前記伝送レイテンシより小さい、回路。

【請求項2】

前記第２プロセッサはマルチコアプロセッサであり、前記第２プロセッサが前記第１メモリに対して前記読み出しおよび書き込みオペレーションを実行する場合に生成される前記伝送レイテンシは、前記第２プロセッサが有する前記マルチコアプロセッサのいずれかのコアプロセッサが前記第１メモリに対して読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシである、請求項１に記載の回路。

【請求項3】

第１プロセッサおよび前記第１プロセッサに接続された第１処理モジュールを備える回路であって、前記第１処理モジュールは、第１メモリに接続された第２プロセッサを有し、前記第２プロセッサが前記第１メモリに対して読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシは、前記第１プロセッサが前記第１処理モジュールと通信する場合に生成される伝送レイテンシより小さく、
前記回路は、第４プロセッサおよび前記第４プロセッサに接続された第３メモリをさらに備える；または、
前記回路は、第４プロセッサおよび前記第４プロセッサに接続された第２処理モジュールをさらに備え；前記第２処理モジュールは、Ｍ個のメモリに接続されたＮ個の第５プロセッサを有し、ＮおよびＭの両方は、１より大きいまたはこれと等しい整数であり；いずれかの第５プロセッサが前記第５プロセッサに接続された前記メモリに対して読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシは、前記第４プロセッサが前記第２処理モジュールと通信する場合に生成される伝送レイテンシより小さい、回路。

【請求項4】

前記第２プロセッサはマルチコアプロセッサであり、前記第２プロセッサが前記第１メモリに対して前記読み出しおよび書き込みオペレーションを実行する場合に生成される前記伝送レイテンシは、前記第２プロセッサが有する前記マルチコアプロセッサのいずれかのコアプロセッサが前記第１メモリに対して読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシである、請求項３に記載の回路。

【請求項5】

前記第１プロセッサは、第１バスにより前記第１処理モジュールに接続され、前記第２プロセッサは、第２バスにより前記第１メモリに接続され、前記第２バスのバスビット幅は前記第１バスのバスビット幅より大きい、および／または、前記第２バスの長さは前記第１バスの長さより小さい、請求項１から４のいずれか一項に記載の回路。

【請求項6】

前記第１処理モジュールは、第２メモリに接続された第３プロセッサをさらに有し、前記第３プロセッサが前記第２メモリに対して読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシは、前記第１プロセッサが前記第１処理モジュールと通信する場合に生成される前記伝送レイテンシより小さい、請求項３または４に記載の回路。

【請求項7】

前記第１プロセッサは、第１バスにより前記第１処理モジュールに接続され、前記第２プロセッサは、第２バスにより前記第１メモリに接続され、前記第３プロセッサは、第３バスにより前記第２メモリに接続され、前記第２バスのバスビット幅および前記第３バスのバスビット幅の和は、前記第１バスのバスビット幅より大きい、請求項６に記載の回路。

【請求項8】

前記第１処理モジュールは、前記第１メモリに接続された第３プロセッサをさらに有し、前記第３プロセッサが前記第１メモリに対して読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシは、前記第１プロセッサが前記第１処理モジュールと通信する場合に生成される前記伝送レイテンシより小さい、請求項３または４に記載の回路。

【請求項9】

前記第１プロセッサは、第１バスにより前記第１処理モジュールに接続され、前記第２プロセッサは、第２バスにより前記第１メモリに接続され、前記第３プロセッサは、第３バスにより前記第１メモリに接続され、前記第２バスのバスビット幅および前記第３バスのバスビット幅の和は、前記第１バスのバスビット幅より大きい、請求項１または２に記載の回路。

【請求項10】

前記第２プロセッサおよび前記第３プロセッサはパイプラインプロセッサである、請求項６に記載の回路。

【請求項11】

前記第２プロセッサは、第４バスにより前記第３プロセッサに接続され、前記第４プロセッサは、第５バスにより前記第１プロセッサに接続され、前記第４バスのバスビット幅は、前記第５バスのバスビット幅より小さい、請求項６に記載の回路。

【請求項12】

前記第４プロセッサが有するプロセッサコアの数は、前記第１プロセッサが有するプロセッサコアの数より大きいまたはこれと等しい、請求項３または４に記載の回路。

【請求項13】

前記第４プロセッサおよび前記第１プロセッサはパイプラインプロセッサである、請求項３または４に記載の回路。

【請求項14】

前記第１処理モジュールは前記第１メモリをさらに有する、請求項３または４に記載の回路。

【請求項15】

チップであって、請求項１から４のいずれか一項に記載の回路を備えるチップ。

【請求項16】

請求項１５に記載のチップを備える電子デバイスであって、前記電子デバイスは、受信機および送信機をさらに備え、前記受信機は、パケットを受信し、前記パケットを前記チップに送信するように構成され；
前記チップは、前記パケットを処理するように構成され；
前記送信機は、前記チップによって処理されたパケットを取得し、前記処理されたパケットを別の電子デバイスに送信するように構成される、電子デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、２０２０年９月３０日に中国国家知識産権局に出願された、発明の名称を「プロセッサアーキテクチャ、デバイス、および方法」とする中国特許出願第２０２０１１０６０７８０．０号、および２０２０年１０月２８日に中国国家知識産権局に出願された、発明の名称を「回路、チップ、および電子デバイス」とする中国特許出願第２０２０１１１７６１４９．７号に対する優先権を主張し、これらの全体は参照により本明細書に組み込まれる。

【0002】

本願は、チップ技術分野に関し、より具体的には、回路、チップ、および電子デバイスに関する。

【背景技術】

【0003】

現在の高速ネットワークチップにおけるプロセッサは、一般に、パイプライン方式で配置される。パケットがチップに入った後、パケット転送中にパケットがコンテキスト情報を格納するために、プログラム状態（ｐｒｏｇｒａｍ ｓｔａｔｅ、ＰＳ）が生成される。パイプライン上のプロセッサは、パケットを処理し、処理結果をＰＳに保存し、次に、処理結果を次のプロセッサに送信する。現在、チップにおけるプロセッサおよびＰＳを格納するメモリの間の設計は、不適切である。結果的に、ＰＳが読み出される場合および書き込まれる場合に、高レイテンシが生成される。

【発明の概要】

【0004】

本願は、伝送レイテンシを低減する回路、チップ、および電子デバイスを提供する。

【0005】

第１態様によれば、本願の実施形態は、回路を提供する。回路は、第１プロセッサおよび第１プロセッサに接続された第１処理モジュールを含む。第１処理モジュールは、第１メモリに接続された第２プロセッサを含む。第２プロセッサが第１メモリに対して読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシは、第１プロセッサが第１処理モジュールと通信する場合に生成される伝送レイテンシより小さい。第２プロセッサが第１メモリに対して読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシは、第１プロセッサが第１処理モジュールと通信する場合に生成される伝送レイテンシより小さいので、バスにおけるデータの伝送レイテンシのコストを低減することができる。

【0006】

第１態様を参照して、可能な実装において、第２プロセッサが第１メモリに対して読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシは、第１プロセッサが第１処理モジュールと通信する場合に生成される伝送レイテンシよりの１／１０より小さいまたはこれと等しい。

【0007】

第１態様を参照して、可能な実装において、第２プロセッサはマルチコアプロセッサであり、第２プロセッサが第１メモリに対して読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシは、第２プロセッサに含まれるマルチコアプロセッサのいずれかのコアプロセッサが第１メモリに対して読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシである。

【0008】

第１態様を参照して、可能な実装において、第１プロセッサは、第１バスにより第１処理モジュールに接続され、第２プロセッサは、第２バスにより第１メモリに接続され、第２バスのバスビット幅は第１バスのバスビット幅より大きい、および／または、第２バスの長さは第１バスの長さより小さい。第２バスの長さは第１バスの長さより小さいので、回路の面積を低減することができる。

【0009】

第１態様を参照して、可能な実装において、第２バスの長さは、第１バスの長さの１／１０より小さいまたはこれと等しくてよい。前述の技術的解決手段において、回路の面積は、さらに低減することができる。

【0010】

第１態様を参照して、可能な実装において、第１処理モジュールは、第２メモリに接続された第３プロセッサをさらに含み、第３プロセッサが第２メモリに対して読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシは、第１プロセッサが第１処理モジュールと通信する場合に生成される伝送レイテンシより小さい。

【0011】

第１態様を参照して、可能な実装において、第１プロセッサは、第１バスにより第１処理モジュールに接続され、第２プロセッサは、第２バスにより第１メモリに接続され、第３プロセッサは、第３バスにより第２メモリに接続され、第２バスのバスビット幅および第３バスのバスビット幅の和は、第１バスのバスビット幅より大きい。

【0012】

第１態様を参照して、可能な実装において、第１処理モジュールは、第１メモリに接続された第３プロセッサをさらに含み、第３プロセッサが第１メモリに対して読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシは、第１プロセッサが第１処理モジュールと通信する場合に生成される伝送レイテンシより小さい。

【0013】

第１態様を参照して、可能な実装において、第１プロセッサは、第１バスにより第１処理モジュールに接続され、第２プロセッサは、第２バスにより第１メモリに接続され、第３プロセッサは、第３バスにより第１メモリに接続され、第２バスのバスビット幅および第３バスのバスビット幅の和は、第１バスのバスビット幅より大きい。

【0014】

第１態様を参照して、可能な実装において、第２プロセッサおよび第３プロセッサはパイプラインプロセッサである。

【0015】

第１態様を参照して、可能な実装において、回路は、第４プロセッサおよび第４プロセッサに接続された第２処理モジュールをさらに含む。第２処理モジュールは、Ｍ個のメモリに接続されたＮ個の第５プロセッサを含み、ＮおよびＭの両方は、１より大きいまたはこれと等しい整数である。いずれかの第５プロセッサが第５プロセッサに接続されたメモリに対して読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシは、第４プロセッサが第２処理モジュールと通信する場合に生成される伝送レイテンシより小さい。

【0016】

第１態様を参照して、可能な実装において、第２プロセッサは、第４バスにより第３プロセッサに接続され、第４プロセッサは、第５バスにより第１プロセッサに接続され、第４バスのバスビット幅は、第５バスのバスビット幅より小さい。

【0017】

第１態様を参照して、可能な実装において、第４プロセッサに含まれるプロセッサコアの数は、第１プロセッサに含まれるプロセッサコアの数より大きいまたはこれと等しい。

【0018】

第１態様を参照して、可能な実装において、第４プロセッサおよび第１プロセッサはパイプラインプロセッサである。

【0019】

第１態様を参照して、可能な実装において、第１処理モジュールは、第１メモリをさらに含む。

【0020】

第２態様によれば、本願の実施形態は、チップをさらに提供する。チップは、第１態様または第１態様の可能な実装のいずれか一項に記載の回路を含む。

【0021】

第３態様によれば、本願の実施形態は、電子デバイスをさらに提供する。電子デバイスは、本願の実施形態に係るチップを含み、電子デバイスは、受信機および送信機をさらに含む。受信機は、パケットを受信し、パケットをチップに送信するように構成される。チップは、パケットを処理するように構成される。送信機は、チップによって処理されたパケットを取得し、処理されたパケットを別の電子デバイスに送信するように構成される。電子デバイスは、スイッチ、ルータ、または前述のチップを配置可能な任意の他の電子デバイスであってよい。

【0022】

第４態様によれば、本願の実施形態は、処理方法をさらに提供する。方法は、第１プロセッサが第１パケットを受信する段階、ここで、第１パケットはフロー識別子情報を含む；第１プロセッサが、フロー識別子情報に基づいて第１処理モジュールを決定する段階、ここで、第１処理モジュールはフロー識別子情報に対応する；第１プロセッサが、第１パケットを第１処理モジュールに送信する段階を含む。

【0023】

前述の方法において、第１プロセッサは、パケットに保持されたフロー識別子情報に基づいて、第１処理モジュールに、第１処理モジュールによって処理される必要があるパケットを送信し、第１処理モジュールのプロセッサは、対応する処理を実行する。第１処理モジュールは、第１プロセッサよりメモリに近いので、伝送レイテンシを低減することができる。

【0024】

任意選択的に、方法は、第１プロセッサが第１処理モジュールから第２パケットを受信する段階をさらに含み、ここで、第２パケットは、第１処理モジュールによってフロー識別子情報に基づいて実行される処理により取得されるパケットであり、第２パケットは、フロー識別子情報を含む。

【0025】

任意選択的に、方法は、第１プロセッサが、第２パケットを次のプロセッサに送信する段階をさらに含み、ここで、次のプロセッサは、第１プロセッサが属するパイプライン上の第１プロセッサのネクストホップである。

【0026】

第５態様によれば、本願の実施形態は、処理方法をさらに提供する。方法は、第１処理モジュール内の第２プロセッサが、第１プロセッサから第１パケットを受信する段階、ここで、第１パケットは、フロー識別子情報を含む；第２プロセッサが、フロー識別子情報に基づいて、第２プロセッサに対応するメモリから、第１パケットの処理に用いられるパラメータを取得する段階；第２プロセッサが、パラメータに基づいて、第１パケットを処理し、処理された第１パケットを、第１処理モジュール内の第３プロセッサに送信する段階、ここで、処理された第１パケットは、フロー識別子情報を含む；第１処理モジュール内の第３プロセッサが、フロー識別子情報に基づいて、第３プロセッサに対応するメモリから、処理された第１パケットの処理に用いられるパラメータを取得する段階；および第３プロセッサが、パラメータに基づいて、処理された第１パケットを処理して第２パケットを取得し、第２パケットを第１プロセッサに送信する段階を含む。

【0027】

前述の方法において、第１処理モジュール内のプロセッサは、第１パケット内のフロー識別子に基づいて、メモリ上で読み出しオペレーションを実行し、対応する処理を実行する。第１処理モジュールは、第１プロセッサよりメモリに近いので、伝送レイテンシを低減することができる。

【0028】

任意選択的に、処理は、転送のためのテーブルルックアップを含んでよく、パラメータは、転送エントリのインデックス、ベースアドレス、およびハッシュ値のうち１または複数を含み、パラメータは、フロー識別子に対応する。

【図面の簡単な説明】

【0029】

【図1】本願の実施形態に係るチップの概略図である；

【0030】

【図2】本願の実施形態に係る別のチップの概略図である；

【0031】

【図3】回路の概略図である；

【0032】

【図4】別の回路の概略図である；

【0033】

【図5】図４に示す回路を用いることによってネクストホップポートを決定する概略フローチャートである；

【0034】

【図6A】図３に示す回路を用いることによってネクストホップポートを決定する概略フローチャートである；

【図6B】図３に示す回路を用いることによってネクストホップポートを決定する概略フローチャートである。

【発明を実施するための形態】

【0035】

以下では、添付図面を参照して、本願の技術的解決手段を説明する。

【0036】

全ての態様、実施形態、または特徴は、本願において、複数のデバイス、コンポーネント、モジュール等を含んでよいシステムを説明することによって提示される。各システムは、別のデバイス、コンポーネント、モジュール等を含んでよい、および／または、添付図面を参照して説明される全てのデバイス、コンポーネント、モジュール等を含まなくてよいことが明白に理解されよう。これらの解決手段の組み合わせも用いられてよい。

【0037】

さらに、本願の実施形態において、「例」および「例えば」のような用語は、例、図、または説明の提供を表すために用いられる。本願において「例」として説明されたどの実施形態または設計方式も、別の実施形態または設計方式より好ましい、またはより多くの利点を有していると説明されるべきではない。具体的には、用語「例」は、具体的な方式で概念を提示するために用いられる。

【0038】

本願の実施形態において、「対応する（ｃｏｒｒｅｓｐｏｎｄｉｎｇ、ｒｅｌｅｖａｎｔ）」および「一致する（ｃｏｒｒｅｓｐｏｎｄｉｎｇ）」は、場合によっては交換可能に用いられてよい。用語によって表現される意味は、差が強調されない場合は一貫することに留意されたい。

【0039】

本願の実施形態において、場合によっては、Ｗ_１のような添え字が、Ｗ１のような不正確な形で書き込まれることがある。差が強調されない場合、表現される意味は一貫している。

【0040】

本願の実施形態において説明されるネットワークアーキテクチャおよびサービスシナリオは、本願の実施形態における技術的解決手段をより明確に説明することを意図しており、本願の実施形態に係る技術的解決手段に何ら限定を構成することを意図するものではない。

【0041】

当業者であれば、ネットワークアーキテクチャが進化し、新たなサービスシナリオが出現すれば、本願の実施形態に係る技術的解決手段が同様の技術的問題にも適用可能であることを認識しよう。

【0042】

本明細書において説明される「実施形態」または「いくつかの実施形態」等についての言及は、本願の１または複数の実施形態が、当該実施形態を参照して説明される特定の機能、構造または特徴を含むことを示す。したがって、本明細書の異なる箇所に現れる「実施形態において」、「いくつかの実施形態において」、「いくつかの他の実施形態において」、および「他の実施形態において」のような記述は、必ずしも同じ実施形態への言及を意味しているわけではない。その代わりに、そのような記述は、別の方式で別段特に強調されない限り、「実施形態の１または複数であって、その全てではない」ことを意味している。用語「含む」、「有する」、およびこれらの派生語は全て、別の方式で別段特に強調されない限り、「限定されるものではないが、含む」ことを意味する。

【0043】

本願において、「少なくとも１つ」とは、１または複数を意味し、「複数」とは、２またはそれより多くを意味する。「および／または」という用語は、関連付けられる対象物間の対応関係を説明するものであり、３つの関係が存在し得ることを表す。例えば、Ａおよび／またはＢは、以下の３つの場合、すなわち、Ａのみが存在する、ＡおよびＢの両方が存在する、および、Ｂのみが存在するという場合を表し得る。ＡおよびＢは各々、単数または複数であり得る。「／」という文字は概して、関連付けられる対象物間の「または」の関係を表す。「以下の項目（個）の少なくとも１つ」またはその同様の表現は、単数の項目（個）または複数の項目（個）の任意の組み合わせを含む、これらの項目の任意の組み合わせを指す。例えば、ａ、ｂ、またはｃの少なくとも１つの項目（要素）は、ａ、ｂ、ｃか、ａおよびｂか、ａおよびｃか、ｂおよびｃか、またはａ、ｂ、およびｃを示してよい。ここで、ａ、ｂ、およびｃは単数形または複数形であってよい。

【0044】

図１は、本願の実施形態に係るチップの概略図である。図１に示すように、チップ１００は、入力／出力インタフェース１０１、プロセッサ１１１、プロセッサ１１２、プロセッサ１１３、およびプロセッサ１１４を含む。チップ１００は、処理モジュール１２１および処理モジュール１２２をさらに含む。処理モジュール１２１は、プロセッサ１２１１、プロセッサ１２１２、メモリ１２２１、およびメモリ１２２２を含む。処理モジュール１２２は、プロセッサ１２１３、プロセッサ１２１４、プロセッサ１２１５、メモリ１２２３、メモリ１２２４、およびメモリ１２２５を含む。チップ１００は、メモリ１３１およびメモリ１３２をさらに含む。プロセッサ１１１は、バス６１により入力／出力インタフェース１０１に接続され、バス４１によりプロセッサ１１２に接続され、バス５１によりメモリ１３１に接続されている。プロセッサ１１２は、バス４２によりプロセッサ１１３に接続され、バス１１により処理モジュール１２１に接続されている。プロセッサ１１３は、バス４３によりプロセッサ１１４に接続され、バス５２によりメモリ１３２に接続されている。プロセッサ１１４は、バス６２により入力／出力インタフェース１０１に接続され、バス１２により処理モジュール１２２に接続されている。プロセッサ１２１１は、バス３１によりメモリ１２２１に接続され、バス２１によりプロセッサ１２１２に接続されている。プロセッサ１２１２は、バス３２によりメモリ１２２２に接続されている。プロセッサ１２１３は、バス３３によりメモリ１２２３に接続され、バス２２によりプロセッサ１２１４に接続されている。プロセッサ１２１４は、バス３４によりメモリ１２２４に接続され、バス２３によりプロセッサ１２１５に接続されている。プロセッサ１２１５は、バス３５によりメモリ１２２５に接続されている。

【0045】

チップ１００は、パイプライン（ｐｉｐｅｌｉｎｅ）方式で、受信されたパケットを処理する。図１に示すように、プロセッサ１１１、プロセッサ１１２、プロセッサ１１３、およびプロセッサ１１４は、同じパイプラインに属し、プロセッサ１１１、プロセッサ１１２、プロセッサ１１３、およびプロセッサ１１４は、パイプラインプロセッサとも称されてよい。任意選択的に、プロセッサ１２１１およびプロセッサ１２１２は、同じパイプラインに属し、プロセッサ１２１３、プロセッサ１２１４、およびプロセッサ１２１５は、同じパイプラインに属する。説明を容易ならしめるために、当該パイプラインは、第１パイプラインと称されてよい。図１に示すように、第１パイプライン内のいくつかのプロセッサが、バスによりメモリに直接アクセスしてよい。例えば、プロセッサ１１１は、バス１１によりメモリ１３１に直接アクセスしてよく、プロセッサ１１３は、バス１３によりメモリ１３２に直接アクセスしてよい。説明を容易ならしめるために、メモリに直接アクセス可能な第１パイプライン内のプロセッサは、タイプ１プロセッサと称されてよい。図１に示すように、第１パイプライン内の他のプロセッサは、処理モジュールと通信してよい。例えば、プロセッサ１１２は、バス５１により処理モジュール１２１と通信し、プロセッサ１１４は、バス５２により処理モジュール１２２と通信する。説明を容易ならしめるために、処理モジュールを通信可能な第１パイプライン内のプロセッサは、タイプ２プロセッサと称されてよい。各処理モジュールに含まれる複数のプロセッサは、単一のパイプラインに属してもよい。例えば、プロセッサ１２１１およびプロセッサ１２１２は、同じパイプラインに属し、プロセッサ１２１３、プロセッサ１２１４、およびプロセッサ１２１５は、同じパイプラインに属する。説明を容易ならしめるために、処理モジュール内のパイプラインは、第２パイプラインと称されてよい。処理モジュール内のプロセッサは、タイプ３プロセッサと称されてよい。具体的には、図１に示すプロセッサ１２１１、プロセッサ１２１２、プロセッサ１２１３、プロセッサ１２１４、およびプロセッサ１２１５は全て、タイプ３プロセッサと称されてよい。

【0046】

図１に示すように、任意のタイプ１プロセッサは１つのメモリに対応し、任意のタイプ３プロセッサは１つのメモリに対応する。任意のタイプ１プロセッサまたは任意のタイプ３プロセッサは、バスにより対応するメモリに接続されて、メモリ上で読み出しおよび書き込みオペレーションを実行する。例えば、メモリ１３１はプロセッサ１１１に対応し、メモリ１２２１はプロセッサ１２１１に対応する。メモリおよびプロセッサの間の１対１対応は、１対多または多対１対応に置き換えられてもよい。例えば、任意のタイプ１プロセッサまたはタイプ３プロセッサは、複数のメモリに対応して、複数のメモリ上で読み出しおよび書き込みオペレーションを実行してよい。代替的に、複数のタイプ１プロセッサは１つのメモリに対応し、複数のタイプ３プロセッサは１つのメモリに対応して、当該メモリ上で読み出しおよび書き込みオペレーションを実行してよい。例えば、図１におけるメモリ１３１およびメモリ１３２は、１つのメモリに置き換えられてよく、プロセッサ１１１およびプロセッサ１１３は、同じメモリに対応する。図１におけるメモリ１３１は、代替的に、複数のメモリに置き換えられてよく、プロセッサ１１１は、複数のメモリに対応する。図１におけるメモリ１２２１およびメモリ１２２２は、１つのメモリに置き換えられてよく、プロセッサ１２１１およびプロセッサ１２１２は、同じメモリに対応する。

【0047】

異なる接続された対象物に基づいて、チップ１００内のバスは、タイプ１バス、タイプ２バス、タイプ３バス、タイプ４バス、タイプ５バス、およびタイプ６バスを含む。タイプ１バスは、タイプ２プロセッサおよびタイプ２プロセッサに対応する処理モジュールを接続するように構成される。例えば、プロセッサ１１２および処理モジュール１２１を接続するように構成されるバス１１、およびプロセッサ１１４および処理モジュール１２２を接続するように構成されるバス１２は、両方ともタイプ１バスである。タイプ２バスは、２つのタイプ３プロセッサを接続するように構成される。例えば、プロセッサ１２１１およびプロセッサ１２１２を接続するように構成されるバス２１、プロセッサ１２１３およびプロセッサ１２１４を接続するように構成されるバス２２、およびプロセッサ１２１４およびプロセッサ１２１５を接続するように構成されるバス２３は、全てタイプ２バスである。タイプ３バスは、タイプ３プロセッサおよびタイプ３プロセッサに対応するメモリを接続するように構成される。例えば、プロセッサ１２１１およびメモリ１２２１を接続するように構成されるバス３１、プロセッサ１２１３およびメモリ１２２３を接続するように構成されるバス３３等は、全てタイプ３バスである。タイプ４バスは、第１パイプライン内の２つのプロセッサを接続するように構成される。例えば、プロセッサ１１１およびプロセッサ１１２を接続するように構成されるバス４１、プロセッサ１１２およびプロセッサ１１３を接続するように構成されるバス４２、およびプロセッサ１１３およびプロセッサ１１４を接続するように構成されるバス４３は、全てタイプ４バスである。タイプ５バスは、タイプ１プロセッサおよびタイプ１プロセッサに対応するメモリを接続するように構成される。例えば、プロセッサ１１１およびメモリ１３１を接続するように構成されるバス５１、およびプロセッサ１１３およびメモリ１３２を接続するように構成されるバス５２は、両方ともタイプ５バスである。タイプ６バスは、入力／出力インタフェース１０１およびプロセッサを接続するように構成される。例えば、入力／出力インタフェース１０１およびプロセッサ１１１を接続するように構成されるバス６１、およびプロセッサ１１４および入力／出力インタフェース１０１を接続するように構成されるバス６２は、両方ともタイプ６バスである。

【0048】

いくつかの実施形態において、第１パイプライン内の各プロセッサは、マルチコアプロセッサである。第１パイプライン内の各プロセッサは、複数のプロセッサコア（コア（ｃｏｒｅｓ）とも称されてよい）を含んでよい。いくつかの実施形態において、第１パイプライン内の異なるプロセッサは、同数のプロセッサコアを含んでよい。換言すると、第１パイプライン内のいずれか２つのプロセッサは、同数のプロセッサコアを含む。図１が例としてさらに用いられる。プロセッサ１１１に含まれるプロセッサコアの数は、プロセッサ１１２に含まれるプロセッサコアの数と等しく、プロセッサ１１２に含まれるプロセッサコアの数は、プロセッサ１１３に含まれるプロセッサコアの数と等しく、プロセッサ１１３に含まれるプロセッサコアの数は、プロセッサ１１４に含まれるプロセッサコアの数と等しい。他の実施形態において、第１パイプライン内の異なるプロセッサは、異なる数のプロセッサコアを含んでよい。換言すると、第１パイプライン内のいずれか２つのプロセッサは、異なる数のプロセッサコアを含んでよい。例えば、プロセッサ１１１に含まれるプロセッサコアの数は、プロセッサ１１２に含まれるプロセッサコアの数より大きい。プロセッサ１１３に含まれるプロセッサコアの数は、プロセッサ１１４に含まれるプロセッサコアの数より大きい。プロセッサ１１１に含まれるプロセッサコアの数は、プロセッサ１１３に含まれるプロセッサコアの数より大きく、プロセッサ１１２に含まれるプロセッサコアの数は、プロセッサ１１４に含まれるプロセッサコアの数より大きい。

【0049】

他の実施形態において、第１パイプライン内のいくつかのプロセッサは、同数のプロセッサコアを含む。例えば、プロセッサ１１１に含まれるプロセッサコアの数は、プロセッサ１１３に含まれるプロセッサコアの数と等しく、プロセッサ１１２に含まれるプロセッサコアの数は、プロセッサ１１４に含まれるプロセッサコアの数と等しいが、プロセッサ１１１に含まれるプロセッサコアの数は、プロセッサ１１２に含まれるプロセッサコアの数と異なる。上述したように、異なる接続された対象物に基づいて、第１パイプライン内のプロセッサは、タイプ１プロセッサ（例えば、プロセッサ１１１およびプロセッサ１１３）およびタイプ２プロセッサ（例えば、プロセッサ１１２およびプロセッサ１１４）という２つのタイプに分類されてよい。いくつかの実施形態において、同じタイプのプロセッサは、同数のプロセッサコアを含み、異なるタイプのプロセッサは、異なる数のプロセッサコアを含んでよい。いくつかの実施形態において、タイプ１プロセッサに含まれるプロセッサコアの数は、タイプ２プロセッサ内のプロセッサコアの数より大きくてよい。タイプ２プロセッサは、処理モジュールと通信し、処理モジュールに含まれるプロセッサは、いくつかの処理オペレーションを実行可能である。このように、タイプ２プロセッサは、シングルコアプロセッサ、または少数のコアを有するプロセッサであってよく、これにより、ハードウェアコストをさらに低減することができる。例えば、タイプ２プロセッサに含まれるプロセッサコアの数は、タイプ１プロセッサに含まれるプロセッサコアの数の１／２、１／３、１／５、または１／８であってよい。

【0050】

他の実施形態において、タイプ１プロセッサは、マルチコアプロセッサであってよく、タイプ２プロセッサは、シングルコアプロセッサであってよい。いくつかの実施形態において、タイプ３プロセッサも、マルチコアプロセッサであってよい。換言すると、タイプ３プロセッサも、複数のプロセッサコアを含んでよい。いくつかの実施形態において、タイプ３プロセッサに含まれるプロセッサコアの数は、タイプ１プロセッサに含まれるプロセッサコアの数またはタイプ２プロセッサに含まれるプロセッサコアの数より小さい。換言すると、タイプ１プロセッサに含まれるプロセッサコアの数、およびタイプ２プロセッサに含まれるプロセッサコアの数は両方とも、タイプ３プロセッサに含まれるプロセッサコアの数より大きい。例えば、プロセッサ１２１１に含まれるプロセッサコアの数は、プロセッサ１１１に含まれるプロセッサコアの数より小さくてよく、プロセッサ１２１１に含まれるプロセッサコアの数も、プロセッサ１１２に含まれるプロセッサコアの数より小さくてよい。他の実施形態において、タイプ３プロセッサに含まれるプロセッサコアの数は、タイプ１プロセッサに含まれるプロセッサコアの数より小さくてよく、タイプ３プロセッサに含まれるプロセッサコアの数は、タイプ２プロセッサに含まれるプロセッサコアの数と等しいまたはこれより大きくてよい。例えば、プロセッサ１２１３に含まれるプロセッサコアの数は、プロセッサ１１１に含まれるプロセッサコアの数より小さくてよく、プロセッサ１２１３に含まれるプロセッサコアの数は、プロセッサ１１４に含まれるプロセッサコアの数と等しいまたはこれより大きくてよい。例えば、いくつかの実施形態において、タイプ３プロセッサに含まれるプロセッサコアの数は、タイプ１プロセッサに含まれるプロセッサコアの数の１／１０より小さいまたはこれと等しくてよい。別の例では、他の実施形態において、タイプ３プロセッサに含まれるプロセッサコアの数は、タイプ１プロセッサに含まれるプロセッサコアの数の１／２、１／３、１／５、１／８等より小さいまたはこれと等しくてよい。

【0051】

他の実施形態において、タイプ２プロセッサに含まれるプロセッサコアの数およびプロセッサに対応する処理モジュール内の１つのタイプ３プロセッサに含まれるプロセッサコアの数の和は、タイプ１プロセッサに含まれるプロセッサコアの数と等しい。例えば、プロセッサ１１２に含まれるプロセッサコアの数およびプロセッサ１２１２に含まれるプロセッサコアの数の和は、プロセッサ１１１に含まれるプロセッサコアの数と等しい。別の例では、プロセッサ１１４に含まれるプロセッサコアの数は、プロセッサ１２１４に含まれるプロセッサコアの数の和は、プロセッサ１１３に含まれるプロセッサコアの数と等しい。いくつかの実施形態において、異なるタイプ３プロセッサは、同数のプロセッサコアを含んでよい。例えば、プロセッサ１２１１に含まれるプロセッサコアの数は、プロセッサ１２１２に含まれるプロセッサコアの数と等しく、プロセッサ１２１２に含まれるプロセッサコアの数は、プロセッサ１２１５に含まれるプロセッサコアの数と等しい。

【0052】

他の実施形態において、異なるタイプ３プロセッサは、異なる数のプロセッサコアを含んでよい。

【0053】

他の実施形態において、同じ処理モジュールに属するいずれか２つのプロセッサは、同数のプロセッサコアを含み、異なる処理モジュールに属する２つのプロセッサは、異なる数のプロセッサコアを含む。例えば、プロセッサ１２１１に含まれるプロセッサコアの数は、プロセッサ１２１２に含まれるプロセッサコアの数と等しく、プロセッサ１２１２に含まれるプロセッサコアの数は、プロセッサ１２１３に含まれるプロセッサコアの数と等しくない。図１に示すチップにおいて、各処理モジュールは、少なくとも２つのプロセッサを含む。他の実施形態において、処理モジュールは、代替的に、１つのマルチコアプロセッサを含む。例えば、処理モジュール１２１は、プロセッサ１２１１およびメモリ１２２１のみを含んでよく、プロセッサ１２１１はマルチコアプロセッサである。

【0054】

いくつかの実施形態において、タイプ２プロセッサもシングルコアプロセッサであってよい。タイプ２プロセッサがシングルコアプロセッサである場合、プロセッサを含む処理モジュールは、少なくとも２つのプロセッサを含んでよい。換言すると、処理モジュールが複数のプロセッサを含む場合、複数のプロセッサは、少なくとも１つのシングルコアプロセッサを含んでよい。処理モジュール１２１は、例として用いられる。処理モジュール１２１内のプロセッサ１２１１は、シングルコアプロセッサであってよく、プロセッサ１２１２は、シングルコアプロセッサまたはマルチコアプロセッサであってよい。

【0055】

いくつかの実施形態において、タイプ１バスの長さは、タイプ３バスの長さより大きい。例えば、タイプ３バスの長さは、タイプ１バスの長さの１／５、１／８、１／１０等と等しくてよい。別の例では、タイプ３バスの長さは、タイプ１バスの長さの１／１０、１／１５、１／２０等より小さくてよい。いくつかの実施形態において、タイプ１バスの長さおよびタイプ３バスの長さの和は、タイプ５バスの長さと等しい。

【0056】

いくつかの実施形態において、いずれか２つのタイプ１バスは、同じ長さを有してよい。いくつかの実施形態において、いずれか２つのタイプ２バスは、同じ長さを有してよい。いくつかの実施形態において、いずれか２つのタイプ３バスは、同じ長さを有してよい。いくつかの実施形態において、いずれか２つのタイプ４バスは、同じ長さを有してよい。いくつかの実施形態において、いずれか２つのタイプ５バスは、同じ長さを有してよい。製造工程の制限に起因して、完全に同じ長さのバスを取得することは難しい場合がある。したがって、本願の本実施形態において、長さが同じであることは、長さが完全に同じであることとして理解されてよく、または、長さの差が許容誤差範囲内であることとして理解されてよい。例えば、タイプ１バスの長さおよびタイプ３バスの長さの和がタイプ５バスの長さと等しいことは、タイプ１バスの長さおよびタイプ３バスの長さの和、およびタイプ５バスの長さの間の差が０である、または予め設定された許容誤差値より小さいまたはこれと等しいこととして理解されてよい。別の例では、バス５１の長さおよびバス５２の長さ（すなわち、２つのタイプ５バスの長さ）の間の差は０である、または予め設定された許容誤差値より小さいまたはこれと等しい。

【0057】

いくつかの実施形態において、同じ処理モジュール内の全ての第３バスの幅の和は、１つの第１バスの幅より大きい。例えば、バス３１の幅およびバス３２の幅の和は、バス１１の幅より大きい。別の例では、バス３３の幅、バス３４の幅、およびバス３５の幅の和は、バス１２の幅より大きい。バスにより同時送信可能なバイナリデータのビット数は、幅（ｗｉｄｔｈ）と称され（ビット幅とも称されてよい）、幅はビット単位で測定される。バス幅がより大きいことは、伝送性能がより良く、同じ期間内に送信可能なデータ量がより大きいことを示す。バス帯域幅（単位時間当たりに送信可能な合計データ量）を計算するための式は、以下の通りである：バス帯域幅＝周波数×幅（ｂｙｔｅｓ／ｓｅｃ）。

【0058】

いくつかの実施形態において、タイプ２バスの幅は、タイプ４バスの幅より小さくてよい。図２は、本願の実施形態に係る別のチップの概略図である。図２に示すように、チップ２００は、入力／出力インタフェース２０１、プロセッサ２１１、プロセッサ２１２、プロセッサ２１３、およびプロセッサ２１４を含む。チップ２００は、処理モジュール２２１および処理モジュール２２２をさらに含む。処理モジュール２２１は、プロセッサ２２１１およびプロセッサ２２１２を含む。処理モジュール２２２は、プロセッサ２２１３、プロセッサ２２１４、およびプロセッサ２２１５を含む。

【0059】

プロセッサ２１１は、バス２４６１により入力／出力インタフェース２０１に接続される。プロセッサ２１１は、バス２４４１によりプロセッサ２１２に接続される。プロセッサ２１２は、バス２４１１により処理モジュール２２１に接続される。プロセッサ２１２は、バス２４４２によりプロセッサ２１３に接続される。プロセッサ２１３は、バス２４６２により入力／出力インタフェース２０１に接続される。プロセッサ２１３は、バス２４４３によりプロセッサ２１４に接続される。プロセッサ２１４は、バス２４１２により処理モジュール２２２に接続される。処理モジュール２２１は、バス２４３１により入力／出力インタフェース２０１に接続される。処理モジュール２２２は、バス２４３３により入力／出力インタフェース２０１に接続される。プロセッサ２２２１は、バス２４２１によりプロセッサ２２１２に接続される。プロセッサ２２１３は、バス２４２２によりプロセッサ２２１４に接続される。プロセッサ２２１４は、バス２４２３によりプロセッサ２２１５に接続される。メモリ２３１からメモリ２３７は、チップ２００外に位置するメモリである。チップ２００は、入力／出力インタフェース２０１および対応するバスにより、メモリ２３１からメモリ２３７にアクセスしてよい。具体的には、メモリ２３１は、バス２４７１によりチップ２００に接続され、メモリ２３２は、バス２４７２によりチップ２００に接続され、メモリ２３３は、バス２４７３によりチップ２００に接続され、メモリ２３４は、バス２４７４によりチップ２００に接続され、メモリ２３５は、バス２４７５によりチップ２００に接続され、メモリ２３６は、バス２４７６によりチップ２００に接続され、メモリ２３７は、バス２４７７によりチップ２００に接続される。

【0060】

チップ２００は、パイプライン（ｐｉｐｅｌｉｎｅ）方式で、受信されたパケットを処理する。図２に示すように、チップ２００内のプロセッサ２１１、プロセッサ２１２、プロセッサ２１３、およびプロセッサ２１４は、単一のパイプラインに属し、パイプラインは、第１パイプラインと称されてよい。図２に示すように、第１パイプライン内のいくつかプロセッサは、バスにより入力／出力インタフェースと直接通信可能であり、第１パイプライン内の他のプロセッサは、バスにより処理モジュールに接続される。説明を容易ならしめるために、入力／出力インタフェースと直接通信可能なプロセッサ（すなわち、処理モジュールに接続されないプロセッサ）は、タイプ１プロセッサと称されてよく、処理モジュールに接続されるプロセッサは、タイプ２プロセッサと称されてよい。例えば、図２において、タイプ１プロセッサは、プロセッサ２１１およびプロセッサ２１３を含んでよく、タイプ２プロセッサは、プロセッサ２１２およびプロセッサ２１４を含んでよい。

【0061】

各処理モジュールに含まれる複数のプロセッサは、単一のパイプラインに属してもよい。例えば、プロセッサ２２１１およびプロセッサ２２１２は、同じパイプラインに属し、プロセッサ２２１３、プロセッサ２２１４、およびプロセッサ２２１５は、同じパイプラインに属する。説明を容易ならしめるために、処理モジュール内のパイプラインは、第２パイプラインと称されてよい。処理モジュール内のプロセッサは、タイプ３プロセッサと称されてよい。具体的には、図２に示すプロセッサ２２１１、プロセッサ２２１２、プロセッサ２２１３、プロセッサ２２１４、およびプロセッサ２２１５は全て、タイプ３プロセッサと称されてよい。

【0062】

各タイプ１プロセッサおよび各プロセッサは、１つの対応するメモリを有する。プロセッサは、対応するメモリに格納されたデータを読み出してよい。プロセッサは、対応するメモリにデータを書き込んでもよい。図２において、プロセッサ２１１に対応するメモリはメモリ２３１であり、プロセッサ２２１１に対応するメモリはメモリ２３２であり、プロセッサ２２１２に対応するメモリはメモリ２３３であり、プロセッサ２１３に対応するメモリはメモリ２３４であり、プロセッサ２２１３に対応するメモリはメモリ２３５であり、プロセッサ２２１４に対応するメモリはメモリ２３６であり、プロセッサ２２１５に対応するメモリはメモリ２３７である。例えば、プロセッサ２１１は、メモリ２３１に格納されたデータを読み出し、および／または、メモリ２３１にデータを書き込んでよい。別の例では、プロセッサ２２１３は、メモリ２３５に格納されたデータを読み出し、および／または、メモリ２３５にデータを書き込んでよい。

【0063】

バスによりプロセッサに接続される処理モジュールは、プロセッサに対応する処理モジュールと称されてよい。例えば、処理モジュール１２１は、プロセッサ１１２に対応する処理モジュールである。

【0064】

異なる接続された対象物に基づいて、チップ２００内のバスは、タイプ１バス、タイプ２バス、タイプ３バス、タイプ４バス、タイプ５バス、およびタイプ６バスを含んでよい。タイプ１バスは、タイプ２プロセッサおよびタイプ２プロセッサに対応する処理モジュールを接続するように構成される。例えば、プロセッサ２１２および処理モジュール２２１を接続するように構成されるバス２４１１、およびプロセッサ２１４および処理モジュール２２２を接続するように構成されるバス２４１２は、両方ともタイプ１バスである。タイプ２バスは、２つのタイプ３プロセッサを接続するように構成される。例えば、プロセッサ２２２１およびプロセッサ２２１２を接続するように構成されるバス２４２１、プロセッサ２２１３およびプロセッサ２２１４を接続するように構成されるバス２４２２、およびプロセッサ２２１４およびプロセッサ２２１５を接続するように構成されるバス２４２３は全て、タイプ２バスである。タイプ３バスは、処理モジュール内のプロセッサおよび入力／出力インタフェースを接続するように構成される。例えば、バス２４３１、バス２４３２、バス２４３３、バス２４３４、およびバス２４３５は全て、タイプ３バスである。バス２４３１は、プロセッサ２２１１および入力／出力インタフェース２０１を接続するように構成されるタイプ３バスである。バス２４３２は、プロセッサ２２１２および入力／出力インタフェース２０１を接続するように構成されるタイプ３バスである。バス２４３３は、プロセッサ２２１３および入力／出力インタフェース２０１を接続するように構成されるタイプ３バスである。バス２４３４は、プロセッサ２２１４および入力／出力インタフェース２０１を接続するように構成されるタイプ３バスである。バス２４３５は、プロセッサ２２１５および入力／出力インタフェース２０１を接続するように構成されるタイプ３バスである。タイプ４バスは、第１パイプライン内の２つのプロセッサを接続するように構成される。例えば、プロセッサ２１１およびプロセッサ２１２を接続するように構成されるバス２４４１、プロセッサ２１２およびプロセッサ２１３を接続するように構成されるバス２４４２、およびプロセッサ２１３およびプロセッサ２１４を接続するように構成されるバス２４４３は全て、タイプ４バスである。タイプ６バスは、タイプ１プロセッサおよび入力／出力インタフェースを接続するように構成される。例えば、バス２４６１およびバス２４６２は、両方ともタイプ６バスである。

【0065】

チップ２００内のバスに加えて、チップ２００は、バスによりメモリにさらに接続される。バス２４７１からバス２４７７は、チップ２００およびメモリを接続するように構成されるバスであり、当該バスは、タイプ７バスと称されてよい。タイプ１プロセッサは、対応するバスおよび入力／出力インタフェースにより、対応するメモリにアクセスしてよい。例えば、プロセッサ２１１は、バス２４６１、入力／出力インタフェース２０１、およびバス２４７１により、メモリ２３１にアクセスしてよい。別の例では、プロセッサ２１３は、バス２４６２、入力／出力インタフェース２０１、およびバス２４７４により、メモリ２３４にアクセスしてよい。タイプ３プロセッサは、対応するバスおよび入力／出力インタフェースにより、対応するメモリにアクセスしてよい。例えば、プロセッサ２２１１は、バス２４３１、入力／出力インタフェース２０１、およびバス２４７２により、メモリ２３２にアクセスしてよい。別の例では、プロセッサ２２１５は、バス２４３５、入力／出力インタフェース２０１、およびバス２４７７により、メモリ２３７にアクセスしてよい。

【0066】

図１に示すチップと同様に、いくつかの実施形態において、図２に示すプロセッサは全て、マルチコアプロセッサであってよい。他の実施形態において、タイプ１プロセッサおよびタイプ２プロセッサは、マルチコアプロセッサであってよく、タイプ３プロセッサは、シングルコアプロセッサであってよい。タイプ３プロセッサの構造は、タイプ１プロセッサの構造より単純であってよい。例えば、タイプ３プロセッサに含まれるプロセッサコアの数は、タイプ１プロセッサに含まれるプロセッサコアの数より小さくてよい。別の例では、タイプ３プロセッサに含まれるトランジスタの数は、タイプ１プロセッサに含まれるトランジスタの数より小さくてよい。タイプ１プロセッサ、タイプ２プロセッサ、およびタイプ３プロセッサの具体的な事例については、図１に示すチップ１００の説明を参照されたい。簡潔にするために、本明細書においては、詳細について改めて説明しない。

【0067】

いくつかの実施形態において、タイプ１バスの長さは、タイプ３バスの長さより大きい。例えば、タイプ１バスの長さは、タイプ３バスの長さの１／５、１／８、１／１０等と等しくてよい。別の例では、タイプ３バスの長さは、タイプ１バスの長さの１／１０、１／１５、１／２０等より小さくてよい。いくつかの実施形態において、タイプ１バスの長さおよびタイプ３バスの長さの和は、タイプ６バスの長さと等しい。いくつかの実施形態において、いずれか２つのタイプ１バスは、同じ長さを有してよい。いくつかの実施形態において、いずれか２つのタイプ２バスは、同じ長さを有してよい。いくつかの実施形態において、いずれか２つのタイプ３バスは、同じ長さを有してよい。いくつかの実施形態において、いずれか２つのタイプ４バスは、同じ長さを有してよい。いくつかの実施形態において、いずれか２つのタイプ６バスは、同じ長さを有してよい。

【0068】

いくつかの実施形態において、入力／出力インタフェースおよび同じ処理モジュールに対応するプロセッサの間のバスの幅和は、１つの第１バスの幅より大きい。例えば、バス２４３１の幅およびバス２４３２の幅の和であり、バス２４１１の幅より大きい。別の例では、バス２４３３の幅の和、バス２４３４の幅、およびバス２４３５の幅は、バス２４１２の幅より大きい。いくつかの実施形態において、タイプ２バスの幅は、タイプ４バスの幅より小さくてよい。図１に示す実施形態において、対応するメモリを有する各プロセッサ（タイプ３プロセッサおよびタイプ１プロセッサ）および当該対応するメモリは、チップ内に位置する。

【0069】

図２に示す実施形態において、プロセッサに対応するメモリは、チップ外に位置する。他の実施形態において、プロセッサに対応するメモリの一部は、チップ内に位置してよく、プロセッサに対応するメモリの他の一部は、チップ外に位置してよい。本実施形態は、図１に示す実施形態および図２に示す実施形態の組み合わせとみなされてよい。図１または図２に示すチップは、図３に示す２つの構造を含むことが認識できる。図３は、ハイブリッドプロセッサ回路の概略図である。図３に示すように、プロセッサ３０１は、バス３３１により処理モジュール３１０に接続される。処理モジュール３１０は、３つのプロセッサを含み、これらはそれぞれ、プロセッサ３１１、プロセッサ３１２、およびプロセッサ３１３である。処理モジュール３１０内のプロセッサは、バス３３２により接続される。プロセッサ３０１は、タイプ１プロセッサであり、プロセッサ３１１、プロセッサ３１２、およびプロセッサ３１３は、タイプ３プロセッサである。より具体的には、プロセッサ３１１は、タイプ２プロセッサである。処理モジュール３１０内の各プロセッサは、１つの対応するメモリを有する。プロセッサ３１１に対応するメモリはメモリ３２１であり、プロセッサ３１２に対応するメモリはメモリ３２２であり、プロセッサ３１３に対応するメモリはメモリ３２３である。処理モジュール３１０内の各プロセッサは、バスにより対応するメモリに接続される。プロセッサ３１１は、バス３３３によりメモリ３２１に接続され、プロセッサ３１２は、バス３３４によりメモリ３２２に接続され、プロセッサ３１３は、バス３３５によりメモリ３２３に接続される。プロセッサ３０１、プロセッサ３１１、プロセッサ３１２、およびプロセッサ３１３は、同じチップ内に位置する。処理モジュール３１０内の各プロセッサの対応するメモリは、処理モジュール３１０と同じチップ内に位置してよい、または、処理モジュール３１０が位置するチップの外に位置してよい。メモリが、処理モジュール３１０が位置するチップの外に位置する場合、処理モジュール内のプロセッサおよび対応するメモリを接続するように構成されるバスは、プロセッサからチップの入力／出力インタフェースへのバス、およびチップから対応するメモリへのバスを含んでよい。例えば、バス３３３は、プロセッサ３１１からチップの入力／出力インタフェースへのバス、およびチップの入力／出力インタフェースからメモリ３２１へのバスを含んでよい。

【0070】

説明を容易ならしめるために、図３に示す構造は、ハイブリッドプロセッサ回路またはハイブリッドプロセッサ構造と称されてよい。図３に示すハイブリッドプロセッサ構造内の処理モジュールは、３つのプロセッサを含む。他の実施形態において、処理モジュール内のプロセッサの数は、１より大きいまたはこれと等しい正の整数であってよい。例えば、当該数は、１、２、４、５等であってよい。上述したように、処理モジュールが１つのプロセッサを含む場合、プロセッサは、マルチコアプロセッサであってよい。処理モジュールが少なくとも２つのプロセッサを含む場合、少なくとも２つのプロセッサは、１または複数のシングルコアプロセッサを含んでよい。

【0071】

説明を容易ならしめるために、バス３３３の長さ、バス３３４の長さ、およびバス３３５の長さは同じであると仮定する。文字Ｌは、バス３３３の長さを表すために用いられ、文字Ｒは、バス３３１の長さを表すために用いられる。前述の実施形態で説明したように、いくつかの実施形態において、ＬはＲより小さい。他の実施形態において、ＬはＲよりはるかに小さくてよい。例えば、Ｌは、Ｒの１０分の１と等しくてよい、または、Ｌは、Ｒの１０分の１より小さい。文字Ａは、バス３３３の幅を表すために用いられ、文字Ｂは、バス３３４の幅を表すために用いられ、文字Ｃは、バス３３５の幅を表すために用いられ、文字Ｄは、バス３３１の幅を表すために用いられると仮定する。この場合、Ａ、Ｂ、Ｃ、およびＤは、以下の関係：Ｄ＜Ａ＋Ｂ＋Ｃを満たす。このように、図３に示すハイブリッドプロセッサ構造のデータ転送コストを、式３．１に示してよい。
Ｃｏｓｔ＿ＴＸ＝Ｌ×（Ａ＋Ｂ＋Ｃ）＋Ｒ×Ｄ（式３．１）

【0072】

Ｃｏｓｔ＿ＴＸは、データ転送コストを表し、Ｌは、バス３３３の長さ（バス３３３の長さ、バス３３４の長さ、およびバス３３５の長さは等しい）を表し、Ｒは、バス３３１の長さを表し、Ａは、バス３３３の幅を表し、Ｂは、バス３３４の幅を表し、Ｃは、バス３３５の幅を表し、Ｄは、バス３３１の幅を表す。

【0073】

パケットを受信した後、パイプライン構造を用いるチップ（例えば、図１に示すチップ１００または図２に示すチップ２００）は、パケットのためのプログラム状態（ｐｒｏｇｒａｍ ｓｔａｔｅ、ＰＳ）を生成してよい。ＰＳは、パケット転送中に、コンテキスト情報を格納するために用いられる。ＰＳは、第１パイプライン内の各プロセッサを通過し、第１パイプライン内のプロセッサは、処理を担う。説明を容易ならしめるために、第１パイプライン内のプロセッサによって処理されるＰＳは、第１ＰＳと称されてよい。ＰＳ＿Ｆｕｌｌ＿Ｓｉｚｅは、第１ＰＳのサイズを表すと仮定する。処理モジュール３１０も、パケットを処理するプロセスにおいて、ＰＳを生成する。ＰＳは、第２パイプライン内の各プロセッサを順に通過し、第２パイプライン内のプロセッサは、処理を担う。説明を容易ならしめるために、第２パイプライン内のプロセッサによって処理されるＰＳは、第２ＰＳと称されてよい。ＰＳ＿Ｌｉｔｔｌｅ＿Ｓｉｚｅは、第２ＰＳのサイズを表すと仮定する。第１ＰＳは、パケット転送中に、コンテキスト情報を格納する。第２ＰＳは、第２パイプラインにおいて処理される情報のみを格納する。したがって、第１ＰＳのサイズは、第２ＰＳのサイズより大きい（すなわち、ＰＳ＿Ｆｕｌｌ＿Ｓｉｚｅ＞ＰＳ＿Ｌｉｔｔｌｅ＿Ｓｉｚｅ）。いくつかの実施形態において、第２ＰＳのサイズは、第１ＰＳのサイズの１／５、１／８、１／１０、１／１５、１／２０等と等しいまたはこれより小さくてよい。

【0074】

第２ＰＳのサイズは第１ＰＳのサイズより小さいので、より単純なプロセッサが、第２ＰＳを処理するために用いられてよい。したがって、処理モジュール内のプロセッサ（すなわちタイプ３プロセッサ）の構造は、第１パイプライン内のプロセッサの構造より単純であってよい。具体的には、タイプ３プロセッサに含まれるプロセッサコアの数は、タイプ１プロセッサに含まれるプロセッサコアの数および／または、タイプ２プロセッサに含まれるプロセッサコアの数より小さくてよい、および／または、タイプ３プロセッサに含まれるトランジスタの数は、タイプ１プロセッサに含まれるトランジスタの数および／またはタイプ２プロセッサに含まれるトランジスタの数より小さくてよい。第１ＰＳのサイズおよび第２ＰＳのサイズの間のより大きい差は、タイプ３プロセッサのより単純な構造を示す。

【0075】

いくつかの実施形態において、タイプ３プロセッサに含まれるプロセッサコアの数は、タイプ１プロセッサに含まれるプロセッサコアの数より小さくてよい、および／または、タイプ３プロセッサに含まれるトランジスタの数は、タイプ１プロセッサに含まれるトランジスタの数より小さくてよい。他の実施形態において、タイプ３プロセッサに含まれるプロセッサコアの数は、タイプ２プロセッサに含まれるプロセッサコアの数より小さくてよい、および／または、タイプ３プロセッサに含まれるトランジスタの数は、タイプ２プロセッサに含まれるトランジスタの数より小さくてよい。

【0076】

プロセッサコアの数が、例として用いられる。Ｎ＿Ｌｉｔｔｌｅは、タイプ３プロセッサに含まれるプロセッサコアの数を表すために用いられてよく、Ｎ＿Ｂｉｇ２は、タイプ２プロセッサに含まれるプロセッサコアの数を表すために用いられてよく、Ｎ＿Ｂｉｇ１は、タイプ１プロセッサに含まれるプロセッサコアの数を表すために用いられてよい。

【0077】

このように、図３に示すハイブリッドプロセッサ構造のプロセッサコストを、式３．２に示してよい。
Ｃｏｓｔ＿Ｐｒｏｃ＝ＰＳ＿Ｌｉｔｔｌｅ＿Ｓｉｚｅ×Ｎ＿Ｌｉｔｔｌｅ＋ＰＳ＿Ｆｕｌｌ＿Ｓｉｚｅ×Ｎ＿Ｂｉｇ２（式３．２）

【0078】

Ｃｏｓｔ＿Ｐｒｏｃは、プロセッサコストを表し、ＰＳ＿Ｌｉｔｔｌｅ＿Ｓｉｚｅ、Ｎ＿Ｌｉｔｔｌｅ、ＰＳ＿Ｆｕｌｌ＿Ｓｉｚｅ、およびＮ＿Ｂｉｇ２の意味は、上述されている。簡潔にするために、本明細書においては、詳細について改めて説明しない。

【0079】

いくつかの実施形態において、Ｎ＿Ｌｉｔｔｌｅ、Ｎ＿Ｂｉｇ２、およびＮ＿Ｂｉｇ１は、以下の関係を満たす：Ｎ＿Ｂｉｇ１＝Ｎ＿Ｌｉｔｔｌｅ＋Ｎ＿Ｂｉｇ２。

【0080】

Ｌａｔｅｎｃｙ＿Ｌが、長さＬのバスの入力／出力（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ、Ｉ／Ｏ）レイテンシを表すために用いられ、Ｌａｔｅｎｃｙ＿Ｒが、長さＲのバスのＩ／Ｏレイテンシを表すために用いられる場合、図３に示すハイブリッドプロセッサ構造を用いる場合に生成されるレイテンシコストを、式３．３に示してよい。
Ｃｏｓｔ＿ＬＡＴ＝Ｌａｔｅｎｃｙ＿Ｌ×３＋Ｌａｔｅｎｃｙ＿Ｒ×１（式３．３）

【0081】

Ｃｏｓｔ＿ＬＡＴは、レイテンシコストを表し、Ｌａｔｅｎｃｙ＿Ｌは、長さＬのバスのＩ／Ｏレイテンシを表し、Ｌａｔｅｎｃｙ＿Ｒは、長さＲのバスのＩ／Ｏレイテンシを表す。

【0082】

１つのパイプライン内のプロセッサが、図３に示すハイブリッド処理構造によって実装される機能を実装する場合、図４に示す構造が必要とされる。

【0083】

図４は、プロセッサを含む別の回路の概略図である。図４に示す回路は、プロセッサ４０１、プロセッサ４０２、およびプロセッサ４０３という３つのプロセッサを含む。さらに、プロセッサ４０１、プロセッサ４０２、およびプロセッサ４０３は、タイプ１プロセッサである。（プロセッサ４０１からプロセッサ４０３は全て、同じパイプライン内のプロセッサであり、プロセッサ４０１からプロセッサ４０３は、バスにより、処理モジュールではなくメモリに接続される。）３つのプロセッサの各々は、対応するメモリを有する。プロセッサ４０１に対応するメモリはメモリ４１１であり、プロセッサ４０２に対応するメモリはメモリ４１２であり、プロセッサ４０３に対応するメモリはメモリ４１３である。プロセッサ４０１は、バス４２１によりメモリ４１１に接続され、プロセッサ４０２は、バス４２２によりメモリ４１２に接続され、プロセッサ４０３は、バス４２３によりメモリ４１３に接続される。プロセッサ４０１は、バス４２４によりプロセッサ４０２に接続され、プロセッサ４０２は、バス４２４によりプロセッサ４０３に接続される。

【0084】

バス４２１、バス４２２、およびバス４２３は、同じ長さを有する。バス４２１の長さは、Ｌ＋Ｒ、すなわち、図３に示すバス３３３の長さおよびバス３３１の長さの和と等しくてよい。バス４２１の幅は、バス３３３の幅と等しくてよく、バス４２２の幅は、バス３３４の幅と等しくてよく、バス４２３の幅は、バス３３５の幅と等しくてよい。この場合、図４に示す構造を用いる場合に生成されるデータ転送コストを、式４．１に示してよい。
Ｃｏｓｔ＿ＴＸ＝（Ｌ＋Ｒ）×（Ａ＋Ｂ＋Ｃ）（式４．１）

【0085】

Ｃｏｓｔ＿ＴＸは、データ転送コストを表し、Ｌ＋Ｒは、バス４２１の長さ（バス４２２の長さはバス４２１の長さと等しく、バス４２３の長さはバス４２１の長さと等しい）であり、Ａは、バス４２１の幅を表し、Ｂは、バス４２２の幅を表し、Ｃは、バス４２３の幅を表す。

【0086】

式４．１および式３．１の間の比較により、ＬがＲより小さく、ＤがＡ＋Ｂ＋Ｃより小さい場合には、図３に示す構造を用いる場合に生成されるデータ転送コストが、図４に示す構造を用いる場合に生成されるデータ転送コストより小さいことを見出すことができる。

【0087】

いくつかの実施形態において、ＲおよびＬの間のより大きい差は、図３に示す構造のより低いデータ転送コストを示す。

【0088】

上述したように、プロセッサ４０１からプロセッサ４０３は全てタイプ１プロセッサなので、プロセッサ４０１からプロセッサ４０３を通過するＰＳは、ＰＳ＿Ｆｕｌｌである。これに対応して、ＰＳ＿Ｆｕｌｌのサイズは、ＰＳ＿Ｆｕｌｌ＿Ｓｉｚｅであり、タイプ１プロセッサに含まれるプロセッサコアの数は、Ｎ＿Ｂｉｇ１である。この場合、図４に示す構造を用いる場合に生成されるプロセッサコストを、式４．２に示してよい。
Ｃｏｓｔ＿Ｐｒｏｃ＝ＰＳ＿Ｆｕｌｌ＿Ｓｉｚｅ×Ｎ＿Ｂｉｇ１（式４．２）

【0089】

Ｃｏｓｔ＿Ｐｒｏｃは、プロセッサコストを表し、ＰＳ＿Ｆｕｌｌ＿Ｓｉｚｅは、プロセッサ４０１を通過するＰＳのサイズであり、Ｎ＿Ｂｉｇ１は、プロセッサ４０１に含まれるプロセッサコアの数である。

【0090】

Ｎ＿Ｂｉｇ１＝Ｎ＿Ｌｉｔｔｌｅ＋Ｎ＿Ｂｉｇ２の場合、図４に示す構造と比較すると、図３に示す構造を用いる場合に生成されるプロセッサコストは、（ＰＳ＿Ｆｕｌｌ＿Ｓｉｚｅ－ＰＳ＿Ｌｉｔｔｌｅ＿Ｓｉｚｅ）×Ｎ＿Ｌｉｔｔｌｅだけ低減されてよい。ＰＳ＿Ｆｕｌｌ＿ＳｉｚｅおよびＰＳ＿Ｌｉｔｔｌｅ＿Ｓｉｚｅの間のより大きい差は、より低減されたプロセッサコスト（すなわち、より低いプロセッサコスト）を示す。Ｎ＿Ｂｉｇ１およびＮ＿Ｌｉｔｔｌｅ１の間のより大きい差は、より低減されたプロセッサコスト（すなわち、より低いプロセッサコスト）を示す。

【0091】

Ｌａｔｅｎｃｙ＿Ｌが、長さＬのバスのＩ／Ｏレイテンシを表すために用いられ、Ｌａｔｅｎｃｙ＿Ｒが、長さＲのバスのＩ／Ｏレイテンシを表すために用いられる場合、図４に示す構造を用いる場合に生成されるレイテンシコストを、式４．３に示してよい。
Ｃｏｓｔ＿ＬＡＴ＝（Ｌａｔｅｎｃｙ＿Ｌ＋Ｌａｔｅｎｃｙ＿Ｒ）×３（式４．３）

【0092】

Ｃｏｓｔ＿ＬＡＴは、レイテンシコストを表し、Ｌａｔｅｎｃｙ＿Ｌは、長さＬのバスのＩ／Ｏレイテンシを表し、Ｌａｔｅｎｃｙ＿Ｒは、長さＲのバスのＩ／Ｏレイテンシを表す。

【0093】

図４に示す構造と比較して、図３に示す構造は、Ｌａｔｅｎｃｙ＿Ｒ×２のＩ／Ｏレイテンシを低減可能であることを認識することができる。ＲおよびＬの間のより大きい差は、より低減されたＩ／Ｏレイテンシを示す。

【0094】

結果として、本願の実施形態に係る技術的解決手段において、対応する機能が、より低いコスト（より低いデータ転送コスト、より低いプロセッサコスト、およびより低いレイテンシコスト）を用いて実装可能である。さらに、処理モジュール内で必要とされるバスの長さは短く、タイプ２プロセッサおよび処理モジュールの間のバスの幅は小さいので、同じ機能を実装するチップと比較して、本願の技術的解決手段を用いるチップの面積は小さい。

【0095】

以下、等コストマルチパス（ｅｑｕａｌ－ｃｏｓｔ ｍｕｌｔｉ－ｐａｔｈ ｒｏｕｔｉｎｇ、ＥＣＭＰ）を例として用いることによって、図３および図４における２つの構造を説明する。

【0096】

ＥＣＭＰによってネクストホップポートを決定する基本的なプロセスは、以下の通りである：パケットのフロー識別子情報（例えば、クインタプルまたはフローラベル（ｆｌｏｗ ｌａｂｅｌ））に基づいて、ハッシュ値が決定され、次に、ＥＣＭＰルーティングテーブルおよびハッシュ値に基づいて、エントリが決定され、エントリに含まれるポートは、パケットを送信するためのネクストホップポートである。

【0097】

いくつかの場合、ＥＣＭＰルーティングテーブルに格納されるエントリを低減し、ルックアップ効率を改善するために、ＥＣＭＰルーティングテーブルは、複数のテーブルに分割されてよく、例えば、３つのテーブルに分割されてよく、これらはそれぞれ、ルーティングエントリテーブル１、ルーティングエントリテーブル２、およびルーティングエントリテーブル３と称される。最初に、パケットのフロー識別子情報に基づいて、フロー識別子情報に対応するエントリがルーティングエントリテーブル１から決定され、エントリは、１つのベースアドレスおよび１つのルーティングエントリテーブルのインデックスを含む。次に、ルーティングエントリテーブル２が、ルーティングエントリテーブルのインデックスに基づいて決定され、ベースアドレスおよびパケットのフロー識別子情報に基づいて決定されたハッシュ値に対応するエントリがルーティングエントリテーブル２から問い合わせされ、エントリは、１つのポートインデックスおよび１つのルーティングエントリテーブルのインデックスを含む。最後に、ルーティングエントリテーブル３が、ルーティングエントリテーブルのインデックスに基づいて決定され、ポートインデックスに対応するエントリがルーティングエントリテーブル３から問い合わせされ、エントリは、パケットのネクストホップポートを含む。

【0098】

図５は、図４に示す回路を用いることによってネクストホップポートを決定する概略フローチャートである。

【0099】

５０１：プロセッサ４０１は、受信されたＰＳから、１つのルーティングエントリテーブルのインデックス（以下、ルーティングテーブルインデックス１と称される）を取得する。

【0100】

５０２：プロセッサ４０１は、ルーティングテーブルインデックス１をメモリ４１１に送信する。

【0101】

５０３：プロセッサ４０１は、メモリ４１１から、ルーティングテーブルインデックス１に対応するルーティングエントリテーブル１を受信する。

【0102】

５０４：プロセッサ４０１は、ルーティングエントリテーブル１から、パケットのフロー識別子情報に対応するエントリを決定する。エントリは、１つのルーティングエントリテーブルのインデックス（以下、ルーティングテーブルインデックス２と称される）および１つのベースアドレスを含み、ルーティングテーブルインデックス２およびベースアドレスは、ＰＳに書き込まれる。

【0103】

５０５：プロセッサ４０１は、ＰＳ（すなわち、ルーティングテーブルインデックス２およびベースアドレスが書き込まれたＰＳ）をプロセッサ４０２に送信する。

【0104】

５０６：プロセッサ４０２は、ルーティングテーブルインデックス２、ベースアドレス、および１つのハッシュ値を、受信されたＰＳから取得する。ハッシュ値は、パケットのフロー識別子情報に基づいて決定される。ハッシュ値は、プロセッサ４０１の上流ノードによって決定され、ＰＳに書き込まれてよい。

【0105】

５０７：プロセッサ４０２は、ルーティングテーブルインデックス２をメモリ４１２に送信する。

【0106】

５０８：プロセッサ４０２は、メモリ４１２から、ルーティングテーブルインデックス２に対応するルーティングエントリテーブル２を受信する。

【0107】

５０９：プロセッサ４０２は、ルーティングエントリテーブル２から、ベースアドレスおよびハッシュ値に対応するエントリを問い合わせ、エントリは、１つのポートインデックスおよび１つのルーティングエントリテーブルのインデックス（以下、ルーティングテーブルインデックス３と称される）を含む。プロセッサ４０２は、ポートインデックスおよびルーティングテーブルインデックス３をＰＳに書き込む。

【0108】

５１０：プロセッサ４０２は、ＰＳ（すなわち、ポートインデックスおよびルーティングテーブルインデックス３が書き込まれたＰＳ）をプロセッサ４０３に送信する。

【0109】

５１１：プロセッサ４０３は、ルーティングテーブルインデックス３およびポートインデックスを、受信されたＰＳから取得する。

【0110】

５１２：プロセッサ４０３は、ルーティングテーブルインデックス３をメモリ４１３に送信する。

【0111】

５１３：プロセッサ４０３は、メモリ４１２から、ルーティングテーブルインデックス３に対応するルーティングエントリテーブル３を受信する。

【0112】

５１４：プロセッサ４０３は、ルーティングエントリテーブル３から、ポートインデックスに対応するエントリを問い合わせ、エントリに含まれる内容は、パケットのネクストホップポートである。

【0113】

５１５：プロセッサ４０３は、パケットのネクストホップポートをＰＳに書き込み、ＰＳをパイプライン内のネクストノードに送信し、これにより、ネクストノードは、パケットを処理し続ける。

【0114】

図６Ａおよび図６Ｂは、図３に示す回路用いることによって、ネクストホップポートを決定する概略フローチャートである。

【0115】

６０１：プロセッサ３０１は、受信されたＰＳから、１つのルーティングエントリテーブルのインデックス（以下、ルーティングテーブルインデックス１と称される）、パケットのフロー識別子情報、およびパケットのフロー識別子情報に基づいて決定されたハッシュ値を取得する。

【0116】

６０２：プロセッサ３０１は、プロセッサ３１１に、ルーティングテーブルインデックス１、パケットのフロー識別子情報、およびパケットのフロー識別子情報に基づいて決定されたハッシュ値を送信する。

【0117】

６０３：プロセッサ３１１は、ルーティングテーブルインデックス１をメモリ３２１に送信する。

【0118】

６０４：プロセッサ３１１は、メモリ３２１から、ルーティングテーブルインデックス１に対応するルーティングエントリテーブル１を受信する。

【0119】

６０５：プロセッサ３１１は、ルーティングエントリテーブル１から、パケットのフロー識別子情報に対応するエントリを決定する。エントリは、１つのルーティングエントリテーブルのインデックス（以下、ルーティングテーブルインデックス２と称される）および１つのベースアドレスを含み、ルーティングテーブルインデックス２およびベースアドレスは、ＰＳに書き込まれる。ＰＳは、パケットのフロー識別子情報に基づいて決定されたハッシュ値をさらに含んでよい。

【0120】

６０６：プロセッサ３１１は、ＰＳ（すなわち、ルーティングテーブルインデックス２およびベースアドレスが書き込まれたＰＳ）をプロセッサ３１２に送信する。

【0121】

６０７：プロセッサ３１２は、ルーティングテーブルインデックス２、ベースアドレス、およびハッシュ値を、受信されたＰＳから取得する。

【0122】

６０８：プロセッサ３１２は、ルーティングテーブルインデックス２をメモリ３２２に送信する。

【0123】

６０９：プロセッサ３１２は、メモリ３２２から、ルーティングテーブルインデックス２に対応するルーティングエントリテーブル２を受信する。

【0124】

６１０：プロセッサ３１２は、ルーティングエントリテーブル２から、ベースアドレスおよびハッシュ値に対応するエントリを問い合わせ、エントリは、１つのポートインデックスおよび１つのルーティングエントリテーブルのインデックス（以下、ルーティングテーブルインデックス３と称される）を含む。プロセッサ３１２は、ポートインデックスおよびルーティングテーブルインデックス３をＰＳに書き込む。

【0125】

６１１：プロセッサ３１２は、ＰＳ（すなわち、ポートインデックスおよびルーティングテーブルインデックス３が書き込まれたＰＳ）をプロセッサ３１３に送信する。

【0126】

６１２：プロセッサ３１３は、ルーティングテーブルインデックス３およびポートインデックスを、受信されたＰＳから取得する。

【0127】

６１３：プロセッサ３１３は、ルーティングテーブルインデックス３をメモリ３２３に送信する。

【0128】

６１４：プロセッサ３１３は、メモリ３２３から、ルーティングテーブルインデックス３に対応するルーティングエントリテーブル３を受信する。

【0129】

６１５：プロセッサ３１３は、ルーティングエントリテーブル３から、ポートインデックスに対応するエントリを問い合わせ、エントリに含まれる内容は、パケットのネクストホップポートである。

【0130】

６１６：プロセッサ３１３は、パケットのネクストホップポートをプロセッサ３０１に送信する。

【0131】

６１７：プロセッサ３０１は、パケットのネクストホップポートをＰＳに書き込み、ＰＳをパイプライン内のネクストノードに送信し、これにより、ネクストノードは、パケットを処理し続ける。

【0132】

図５に示す手順において、プロセッサ４０１からプロセッサ４０３およびチップ内の他のプロセッサは全て、同じパイプラインに属する。パイプライン内のプロセッサによって処理されたＰＳは、パケット転送中に、コンテキスト情報を格納するために用いられる。したがって、プロセッサ４０１によってプロセッサ４０２に送信されるＰＳおよびプロセッサ４０２によってプロセッサ４０３に送信されるＰＳは、ネクストホップポートを問い合わせるために必要とされる情報に加えて、後続のノードによって必要とされる情報を含む必要がある。したがって、ＰＳのサイズは大きい。例えば、ＰＳのサイズは、５１２バイトであってよい。これに対応して、プロセッサ間のバスの幅も大きい。

【0133】

しかしながら、図６Ａおよび図６Ｂに示す手順では、プロセッサ３１１からプロセッサ３１３は、ルーティング機能のみをケアし、転送されたＰＳは、ルーティングに必要とされる情報を含むことのみを必要とする。したがって、小さいサイズのＰＳを設定することは、プロセッサ３１１からプロセッサ３１３の要件を満たしてよい。例えば、６４バイトのＰＳは、ルーティング要件を満たしてよい。これに対応して、小さい幅のバスが、プロセッサ間に設定されてよい。さらに、プロセッサ３１２によって必要とされる情報およびプロセッサ３１３によって必要とされる情報は、両方とも前のノードからのものであり、情報をプロセッサ３０１から取得する必要はない。さらに、プロセッサ３０１では、プロセッサ３０１は、決定されたネクストホップポートのみをケアし、プロセッサ３０１は、ネクストホップポートを決定するためにルーティングエントリテーブル３を取得する必要はなくてよく、プロセッサ３０１は、ネクストホップポートの決定に無関係な情報を、処理モジュール３１０に送信する必要はない。したがって、小さい幅のバスが、プロセッサ３０１および処理モジュール３１０の間に設定されてよい。例えば、バス３３１の幅は、１２８ビット（ｂｉｔｓ）であってよい。比較すると、大量の情報（例えば、ルーティングエントリテーブル）は、バスにより、プロセッサおよびメモリの間で送信される必要があるので、大きい幅が必要とされる。例えば、バス３３３からバス３３５の幅は２５６ビットであってよく、バス４２１からバス４２３の幅は、２５６ビットであってよい。

【0134】

本願の実施形態は、回路をさらに提供する。回路は、第１プロセッサおよび第１プロセッサに接続された第１処理モジュールを含む。第１処理モジュールは、第１メモリに接続された第２プロセッサを含む。第２プロセッサが第１メモリに対して読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシは、第１プロセッサが第１処理モジュールと通信する場合に生成される伝送レイテンシより小さい。

【0135】

例えば、図１に示すプロセッサモジュール１２１が、プロセッサ１２１１およびメモリ１２２１のみを含むと仮定する。この場合、第１プロセッサは、プロセッサ１１２と等価であってよく、第１処理モジュールは、処理モジュール１２１と等価であってよく、第２プロセッサは、プロセッサ１２１１と等価であってよく、第１メモリは、メモリ１２２１と等価であってよい。プロセッサ１２１１がメモリ１２２１上で読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシは、プロセッサ１１２が処理モジュール１２１と通信する場合に生成される伝送レイテンシより小さい。

【0136】

別の例では、図２に示す処理モジュール２２１が、プロセッサ２２１１のみを含むと仮定する。この場合、第１プロセッサは、プロセッサ２１２と等価であってよく、第１処理モジュールは、処理モジュール２２１と等価であってよく、第２プロセッサは、プロセッサ２２１１と等価であってよく、第１メモリは、メモリ２３２と等価であってよい。

【0137】

任意選択的に、いくつかの実施形態において、第２プロセッサはマルチコアプロセッサであり、第２プロセッサが第１メモリに対して読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシは、第２プロセッサに含まれるマルチコアプロセッサのいずれかのコアプロセッサが第１メモリに対して読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシである。

【0138】

任意選択的に、いくつかの実施形態において、第１プロセッサは、第１バスにより第１処理モジュールに接続され、第２プロセッサは、第２バスにより第１メモリに接続され、第２バスのバスビット幅は第１バスのバスビット幅より大きい、および／または、第２バスの長さは第１バスの長さより小さい。

【0139】

例えば、図１に示す処理モジュール１２１が、プロセッサ１２１１およびメモリ１２２１のみを含むとさらに仮定する。第１バスは、プロセッサ１１２および処理モジュール１２１を接続するように構成されるバス１１と等価であり、第２バスは、プロセッサ１２１１およびメモリ１２２１を接続するように構成されるバス３１と等価である。

【0140】

別の例では、図２に示す処理モジュール２２１が、プロセッサ２２１１のみを含むとさらに仮定する。第１バスは、プロセッサ２１２および処理モジュール２２１を接続するように構成されるバス２４１１と等価であり、第２バスは、プロセッサ２２１１およびメモリ２３２を接続するように構成されるバスと等価であってよく、バス２４３１およびバス２４７２を含む。第２バスは、プロセッサ２２１１および入力／出力インタフェース２０１を接続するように構成されるバス２４３１とも等価であってよい。

【0141】

任意選択的に、いくつかの実施形態において、第１処理モジュールは、第２メモリに接続された第３プロセッサをさらに含み、第３プロセッサが第２メモリに対して読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシは、第１プロセッサが第１処理モジュールと通信する場合に生成される伝送レイテンシより小さい。

【0142】

図１が例として使用される。第１プロセッサは、プロセッサ１１２と等価であってよく、第１処理モジュールは、処理モジュール１２１と等価であってよく、第２プロセッサは、プロセッサ１２１１と等価であってよく、第３プロセッサは、プロセッサ１２１２と等価であってよく、第１メモリは、メモリ１２２１と等価であってよく、第２メモリは、メモリ１２２２と等価であってよい。プロセッサ１２１１がメモリ１２２１上で読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシは、プロセッサ１１２が処理モジュール１２１と通信する場合に生成される伝送レイテンシより小さく、プロセッサ１２１２がメモリ１２２２上で読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシは、プロセッサ１１２が処理モジュール１２１と通信する場合に生成される伝送レイテンシより小さい。

【0143】

図２は、例として用いられる。第１プロセッサは、プロセッサ２１２と等価であってよく、第１処理モジュールは、処理モジュール２２１と等価であってよく、第２プロセッサは、プロセッサ２２１１と等価であってよく、第３プロセッサは、プロセッサ２２１２と等価であってよく、第１メモリは、メモリ２３２と等価であってよく、第２メモリは、メモリ２３３と等価であってよい。

【0144】

任意選択的に、いくつかの実施形態において、第１プロセッサは、第１バスにより第１処理モジュールに接続され、第２プロセッサは、第２バスにより第１メモリに接続され、第３プロセッサは、第３バスにより第２メモリに接続され、第２バスのバスビット幅および第３バスのバスビット幅の和は、第１バスのバスビット幅より大きい。

【0145】

図１が例としてさらに用いられる。第１バスは、バス１１と等価であってよく、第２バスは、バス３１と等価であってよく、第３バスは、バス３２と等価であってよい。

【0146】

図２が例としてさらに用いられる。第１バスは、バス２４１１と等価であってよく、第２バスは、バス２４３１およびバス２４７２と等価であってよく、第３バスは、バス２４３２およびバス２４７３と等価であってよい。第２バスは、バス２４３１とも等価であってよく、第３バスは、バス２４３２とも等価であってよい。

【0147】

任意選択的に、いくつかの実施形態において、第１処理モジュールは、第１メモリに接続された第３プロセッサをさらに含み、第３プロセッサが第１メモリに対して読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシは、第１プロセッサが第１処理モジュールと通信する場合に生成される伝送レイテンシより小さい。

【0148】

任意選択的に、いくつかの実施形態において、第１プロセッサは、第１バスにより第１処理モジュールに接続され、第２プロセッサは、第２バスにより第１メモリに接続され、第３プロセッサは、第３バスにより第１メモリに接続され、第２バスのバスビット幅および第３バスのバスビット幅の和は、第１バスのバスビット幅より大きい。

【0149】

任意選択的に、いくつかの実施形態において、第２プロセッサおよび第３プロセッサはパイプラインプロセッサである。

【0150】

任意選択的に、いくつかの実施形態において、回路は、第４プロセッサおよび第４プロセッサに接続された第３メモリをさらに含む。

【0151】

図１が例としてさらに用いられる。プロセッサ１１１は、第４プロセッサと等価であってよく、メモリ１３１は、第３メモリと等価であってよい。

【0152】

図２が例としてさらに用いられる。プロセッサ２１１は、第４プロセッサと等価であってよく、メモリ２３１は、第３メモリと等価であってよい。

【0153】

任意選択的に、いくつかの実施形態において、回路は、第４プロセッサおよび第４プロセッサに接続された第２処理モジュールをさらに含む。第２処理モジュールは、Ｍ個のメモリに接続されたＮ個の第５プロセッサを含み、ＮおよびＭの両方は、１より大きいまたはこれと等しい整数である。いずれかの第５プロセッサが第５プロセッサに接続されたメモリに対して読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシは、第４プロセッサが第２処理モジュールと通信する場合に生成される伝送レイテンシより小さい。

【0154】

図１が例としてさらに用いられる。プロセッサ１１４は、第４プロセッサと等価であってよく、処理モジュール１２２は、第２処理モジュールと等価であってよい。

【0155】

図２が例としてさらに用いられる。プロセッサ２１４は、第４プロセッサと等価であってよく、処理モジュール２２２は、第２処理モジュールと等価であってよい。

【0156】

任意選択的に、いくつかの実施形態において、第２プロセッサは、第４バスにより第３プロセッサに接続され、第４プロセッサは、第５バスにより第１プロセッサに接続され、第４バスのバスビット幅は、第５バスのバスビット幅より小さい。

【0157】

図１が例としてさらに用いられる。バス２１は、第４バスと等価であってよく、バス４１は、第５バスと等価であってよい。

【0158】

図２が例としてさらに用いられる。バス２４２１は、第４バスと等価であってよく、バス２４４１は、第５バスと等価であってよい。

【0159】

任意選択的に、いくつかの実施形態において、第４プロセッサに含まれるプロセッサコアの数は、第１プロセッサに含まれるプロセッサコアの数より大きいまたはこれと等しい。

【0160】

任意選択的に、いくつかの実施形態において、第４プロセッサおよび第１プロセッサはパイプラインプロセッサである。

【0161】

任意選択的に、いくつかの実施形態において、第１処理モジュールは、第１メモリをさらに含む。

【0162】

本願の実施形態は、電子デバイスをさらに提供する。電子デバイスは、本願の実施形態に係るチップを含み、電子デバイスは、受信機および送信機をさらに含む。受信機は、パケットを受信し、パケットをチップに送信するように構成される。チップは、パケットを処理するように構成される。送信機は、チップによって処理されたパケットを取得し、処理されたパケットを別の電子デバイスに送信するように構成される。電子デバイスは、スイッチ、ルータ、または前述のチップを配置可能な任意の他の電子デバイスであってよい。

【0163】

本願の実施形態におけるチップは、システムオンチップ（ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ、ＳｏＣ）、ネットワークプロセッサ（ｎｅｔｗｏｒｋ ｐｒｏｃｅｓｓｏｒ、ＮＰ）等であってよい。

【0164】

本願の実施形態におけるメモリは、揮発性メモリまたは不揮発性メモリであってよい、または、揮発性メモリおよび不揮発性メモリの両方を含んでよい。不揮発性メモリは、リードオンリメモリ（ｒｅａｄ－ｏｎｌｙ ｍｅｍｏｒｙ、ＲＯＭ）、プログラマブルリードオンリメモリ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ、ＰＲＯＭ）、消去可能プログラマブルリードオンリメモリ（Ｅｒａｓａｂｌｅ ＰＲＯＭ、ＥＰＲＯＭ）、電気的消去可能プログラマブルリードオンリメモリ（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ、ＥＥＰＲＯＭ）、またはフラッシュメモリであってよい。揮発性メモリは、外部キャッシュとして用いられるランダムアクセスメモリ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ、ＲＡＭ）であってよい。限定ではない例示により、ＲＡＭの多くの形式、例えば、スタティックランダムアクセスメモリ（ｓｔａｔｉｃ ＲＡＭ、ＳＲＡＭ）、ダイナミックランダムアクセスメモリ（ｄｙｎａｍｉｃ ＲＡＭ、ＤＲＡＭ）、シンクロナスダイナミックランダムアクセスメモリ（ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ、ＳＤＲＡＭ）、ダブルデータレートシンクロナスダイナミックランダムアクセスメモリ（ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ）、エンハンスドシンクロナスダイナミックランダムアクセスメモリ（ｅｎｈａｎｃｅｄ ＳＤＲＡＭ、ＥＳＤＲＡＭ）、シンクリンクダイナミックランダムアクセスメモリ（ｓｙｎｃｈｌｉｎｋ ＤＲＡＭ、ＳＬＤＲＡＭ）、およびダイレクトランバスダイナミックランダムアクセスメモリ（ｄｉｒｅｃｔ ｒａｍｂｕｓ ＲＡＭ、ＤＲ ＲＡＭ）が用いられてよい。本明細書で説明されたシステムおよび方法のメモリは、これらに限定されるものではないが、別の適切なタイプの任意のメモリを含むことに留意されたい。

【0165】

本願の実施形態におけるプロセッサは、集積回路チップであってよく、信号処理能力を有することに留意されたい。実装プロセスにおいて、前述した方法の実施形態の各段階は、プロセッサにおけるハードウェア統合論理回路を用いることによって、またはソフトウェアの形式の命令を用いることによって、実装されてよい。プロセッサは、マイクロプロセッサであってよい、または、プロセッサは、任意の従来のプロセッサ等であってよい。

【0166】

実装プロセスにおいて、前述の方法の各段階は、プロセッサのハードウェア統合論理回路を用いることによって、またはソフトウェアの形式の命令を用いることによって実装されてよい。本願の実施形態を参照して開示された方法の各段階は、ハードウェアプロセッサによって直接的実行されてよい、または、プロセッサのハードウェアおよびソフトウェアモジュールの組み合わせを用いることによって実行されてよい。ソフトウェアモジュールは、ランダムアクセスメモリ、フラッシュメモリ、リードオンリメモリ、プログラマブルリードオンリメモリ、電気的消去可能プログラマブルメモリ、またはレジスタのような、当技術分野において成熟した記憶媒体に位置し得る。記憶媒体はメモリ内に位置し、プロセッサがメモリ内の情報を読み出して、プロセッサのハードウェアと組み合わせて、前述の方法の各段階を遂行する。繰り返しを避けるために、詳細は再度本明細書において説明しない。

【0167】

当業者であれば、本明細書において開示された実施形態の中で説明された例との組み合わせにおいて、ユニットおよびアルゴリズム段階が、電子ハードウェアまたはコンピュータソフトウェアおよび電子ハードウェアの組み合わせを用いることによって実装され得ることを認識しよう。機能がハードウェアを用いて実行されるか、またはソフトウェアを用いることによって実行されるかは、技術的解決手段の具体的な用途および設計上の制約条件に依存する。当業者は、具体的な用途毎に説明された機能を実装すべく異なる方法を用い得るが、当該実装が本願の範囲を超えるとみなされるべきではない。

【0168】

簡便かつ簡単な説明を目的として、前述のシステム、装置およびユニットの詳細な動作プロセスについては、前述した方法の実施形態における対応するプロセスを参照することが、当業者には明確に理解され得る。詳細は本明細書において再度説明しない。

【0169】

本願に係るいくつかの実施形態において、開示されたシステム、装置、および方法は、他の方式で実装されてよいことを理解されたい。例えば、説明される装置の実施形態は単に例である。例えば、ユニットへの分割は、単に論理的な機能の分割であり、実際の実装中に他の分割が存在してよい。例えば、複数のユニットまたはコンポーネントが、組み合わせられ、または別のシステムに統合されてよく、または、いくつかの機能が無視され、または実行されなくてよい。さらに、表示または説明されている相互連結または直接連結または通信接続は、いくつかのインタフェースを用いることによって実装され得る。装置間またはユニット間の間接的連結または通信接続は、電子的、機械的、または他の形式で実装されてよい。

【0170】

別個の部品として説明されるユニットは、物理的に別個であってよく、またはそうでなくてよく、ユニットとして表示される部品は、物理的なユニットであってよく、またはそうでなくてよく、１つの位置に位置していてよく、または複数のネットワークユニットに分散していてよい。これらのユニットの一部または全部は、実施形態の解決手段の目的を実現するために、実際の要件に従って選択されてよい。

【0171】

さらに、本願の実施形態における機能ユニットは、１つの処理ユニットに統合され得る、ユニットの各々が物理的に単独で存在し得る、または、２またはそれより多くのユニットが１つのユニットに統合され得る。

【0172】

これらの機能がソフトウェア機能ユニットの形式で実装され、且つ、独立した製品として販売または用いられる場合は、当該機能がコンピュータ可読記憶媒体に格納されてよい。そのような理解に基づいて、本願の技術的解決手段は本質的に、または従来技術に寄与する部分が、またはこれらの技術的解決手段のうちのいくつかが、ソフトウェア製品の形式で実装され得る。コンピュータソフトウェア製品は、記憶媒体に格納され、コンピュータデバイス（パーソナルコンピュータ、サーバ、またはネットワークデバイスであってよい）に、本願の実施形態において説明する方法の段階の全てまたはいくつかを実行するように命令するためのいくつかの命令を含む。前述の記憶媒体は、ＵＳＢフラッシュドライブ、リムーバブルハードディスク、リードオンリメモリ（ｒｅａｄ－ｏｎｌｙ ｍｅｍｏｒｙ、ＲＯＭ）、ランダムアクセスメモリ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ、ＲＡＭ）、磁気ディスク、または光ディスクのような、プログラムコードを格納できる任意の媒体を含む。

【0173】

前述の説明は、本願の具体的な実装例に過ぎず、本願の保護範囲を限定することを意図するものではない。本願で開示された技術的範囲内で当業者が容易に想到する任意の変形または置換は、本願の保護範囲に含まれるものとする。したがって、本願の保護範囲は、特許請求の範囲の保護範囲に従うものとする。
他の可能な項目
１． 第１プロセッサおよび前記第１プロセッサに接続された第１処理モジュールを備える回路であって、前記第１処理モジュールは、第１メモリに接続された第２プロセッサを有し、前記第２プロセッサが前記第１メモリに対して読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシは、前記第１プロセッサが前記第１処理モジュールと通信する場合に生成される伝送レイテンシより小さい、回路。
２． 前記第２プロセッサはマルチコアプロセッサであり、前記第２プロセッサが前記第１メモリに対して前記読み出しおよび書き込みオペレーションを実行する場合に生成される前記伝送レイテンシは、前記第２プロセッサが有する前記マルチコアプロセッサのいずれかのコアプロセッサが前記第１メモリに対して読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシである、項目１に記載の回路。
３． 前記第１プロセッサは、第１バスにより前記第１処理モジュールに接続され、前記第２プロセッサは、第２バスにより前記第１メモリに接続され、前記第２バスのバスビット幅は前記第１バスのバスビット幅より大きい、および／または、前記第２バスの長さは前記第１バスの長さより小さい、項目１または２に記載の回路。
４． 前記第１処理モジュールは、第２メモリに接続された第３プロセッサをさらに有し、前記第３プロセッサが前記第２メモリに対して読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシは、前記第１プロセッサが前記第１処理モジュールと通信する場合に生成される前記伝送レイテンシより小さい、項目１または２に記載の回路。
５． 前記第１プロセッサは、第１バスにより前記第１処理モジュールに接続され、前記第２プロセッサは、第２バスにより前記第１メモリに接続され、前記第３プロセッサは、第３バスにより前記第２メモリに接続され、前記第２バスのバスビット幅および前記第３バスのバスビット幅の和は、前記第１バスのバスビット幅より大きい、項目４に記載の回路。
６． 前記第１処理モジュールは、前記第１メモリに接続された第３プロセッサをさらに有し、前記第３プロセッサが前記第１メモリに対して読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシは、前記第１プロセッサが前記第１処理モジュールと通信する場合に生成される前記伝送レイテンシより小さい、項目１または２に記載の回路。
７． 前記第１プロセッサは、第１バスにより前記第１処理モジュールに接続され、前記第２プロセッサは、第２バスにより前記第１メモリに接続され、前記第３プロセッサは、第３バスにより前記第１メモリに接続され、前記第２バスのバスビット幅および前記第３バスのバスビット幅の和は、前記第１バスのバスビット幅より大きい、項目６に記載の回路。
８． 前記第２プロセッサおよび前記第３プロセッサはパイプラインプロセッサである、項目４から７のいずれか一項に記載の回路。
９． 前記回路は、第４プロセッサおよび前記第４プロセッサに接続された第３メモリをさらに備える；または、
前記回路は、第４プロセッサおよび前記第４プロセッサに接続された第２処理モジュールをさらに備え；前記第２処理モジュールは、Ｍ個のメモリに接続されたＮ個の第５プロセッサを有し、ＮおよびＭの両方は、１より大きいまたはこれと等しい整数であり；いずれかの第５プロセッサが前記第５プロセッサに接続された前記メモリに対して読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシは、前記第４プロセッサが前記第２処理モジュールと通信する場合に生成される伝送レイテンシより小さい、項目１から３のいずれか一項に記載の回路。
１０． 前記回路は、第４プロセッサおよび前記第４プロセッサに接続された第３メモリをさらに備える；または、
前記回路は、第４プロセッサおよび前記第４プロセッサに接続された第２処理モジュールをさらに備え；前記第２処理モジュールは、Ｍ個のメモリに接続されたＮ個の第５プロセッサを有し、ＮおよびＭの両方は、１より大きいまたはこれと等しい整数であり；いずれかの第５プロセッサが前記第５プロセッサに接続された前記メモリに対して読み出しおよび書き込みオペレーションを実行する場合に生成される伝送レイテンシは、前記第４プロセッサが前記第２処理モジュールと通信する場合に生成される伝送レイテンシより小さい、項目４から８のいずれか一項に記載の回路。
１１． 前記第２プロセッサは、第４バスにより前記第３プロセッサに接続され、前記第４プロセッサは、第５バスにより前記第１プロセッサに接続され、前記第４バスのバスビット幅は、前記第５バスのバスビット幅より小さい、項目１０に記載の回路。
１２． 前記第４プロセッサが有するプロセッサコアの数は、前記第１プロセッサが有するプロセッサコアの数より大きいまたはこれと等しい、項目９から１１のいずれか一項に記載の回路。
１３． 前記第４プロセッサおよび前記第１プロセッサはパイプラインプロセッサである、項目９から１２のいずれか一項に記載の回路。
１４． 前記第１処理モジュールは前記第１メモリをさらに有する、項目１から１３のいずれか一項に記載の回路。
１５．チップであって、項目１から１４のいずれか一項に記載の回路を備えるチップ。
１６． 項目１５に記載のチップを備える電子デバイスであって、前記電子デバイスは、受信機および送信機をさらに備え、前記受信機は、パケットを受信し、前記パケットを前記チップに送信するように構成され；
前記チップは、前記パケットを処理するように構成され；
前記送信機は、前記チップによって処理されたパケットを取得し、前記処理されたパケットを別の電子デバイスに送信するように構成される、電子デバイス。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6A】

【図6B】