特許 7556655 ニューロモーフィック用途のためのＰＣＭドリフトの補償

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-17

(45)【発行日】2024-09-26

(54)【発明の名称】ニューロモーフィック用途のためのＰＣＭドリフトの補償

(51)【国際特許分類】

   G11C 13/00 20060101AFI20240918BHJP

   G11C 11/56 20060101ALI20240918BHJP

【ＦＩ】

G11C13/00 360

G11C13/00 210

G11C11/56 450

G11C13/00 270J

G11C13/00 480A

G11C13/00 480K

【請求項の数】 17

(21)【出願番号】P 2022549081

(86)(22)【出願日】2021-02-17

(65)【公表番号】

(43)【公表日】2023-04-05

(86)【国際出願番号】 IB2021051313

(87)【国際公開番号】W WO2021165836

(87)【国際公開日】2021-08-26

【審査請求日】2023-07-21

(31)【優先権主張番号】16/797,626

(32)【優先日】2020-02-21

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(72)【発明者】

【氏名】リー、ニン

(72)【発明者】

【氏名】キム、ワンキ

(72)【発明者】

【氏名】ベデル、ステファン

(72)【発明者】

【氏名】サダナ、デヴェンドラ

【審査官】豊田 真弓

(56)【参考文献】

【文献】米国特許第０９５５８８２３（ＵＳ，Ｂ１）

【文献】特許第５０６５４０１（ＪＰ，Ｂ２）

【文献】特開２００８－２７６９２８（ＪＰ，Ａ）

【文献】特表２００５－５３７５９８（ＪＰ，Ａ）

【文献】特開２０１４－１５４２００（ＪＰ，Ａ）

【文献】特開２００５－１６６２１０（ＪＰ，Ａ）

【文献】米国特許出願公開第２００８／０２６６９４２（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １３／００

Ｇ１１Ｃ １１／５６

(57)【特許請求の範囲】

【請求項1】

第１の線と第２の線とを介してアドレス可能且つアクセス可能なセルのアレイを含み、前記セルが複数の状態に設定可能な値を有する相変化メモリ抵抗器を有する、アナログ相変化メモリ・アレイと、
前記第１の線のうちの１つ以上に結合された少なくとも１つのデバイスであって、前記１つ以上の第１の線に結合されたり、そこから分離されたりすることにより、前記１つ以上の第１の線におけるセルのうちの少なくとも１つのセルの抵抗の相変化メモリ抵抗ドリフトを補償することができる、前記少なくとも１つのデバイスと、
個別の相変化メモリ抵抗器に同じセット・パルスを送信することによって前記相変化メモリ抵抗器の相変化メモリ抵抗ドリフトを低減するように構成されている制御回路とを含む、装置であって、
前記セット・パルス電圧が前記少なくとも１つのデバイスと前記相変化メモリ抵抗器との間で自動的に分圧されることにより、前記相変化メモリ抵抗器に印加される実際のパルス電圧が前記相変化メモリ抵抗器の抵抗値に合わせて調整される、装置。

【請求項2】

前記少なくとも１つのデバイスのうちの１つ以上のデバイスが抵抗器を含む、請求項１に記載の装置。

【請求項3】

前記装置が１つ以上のスイッチを含み、前記少なくとも１つのデバイスが前記１つ以上のスイッチの全部のスイッチに対する単一の抵抗器を含み、前記単一の抵抗器は、前記１つ以上のスイッチのうちの対応する１つのスイッチを介して前記１つ以上の第１の線のそれぞれに結合されたり、そこから分離されたりする、請求項２に記載の装置。

【請求項4】

前記少なくとも１つのデバイスが、前記１つ以上の第１の線のうちの対応するものごとの抵抗器を含む、請求項２または３に記載の装置。

【請求項5】

前記抵抗器のうちの１つの抵抗器の値が３．８Ｋオームである、請求項２乃至４のいずれかに記載の装置。

【請求項6】

前記装置が１つ以上のスイッチを含み、前記少なくとも１つのデバイスが前記１つ以上のスイッチの全部のスイッチに対する単一のトランジスタを含み、前記単一のトランジスタが前記１つ以上のスイッチのうちの対応する１つのスイッチを介して前記１つ以上の第１の線のそれぞれに結合されたり、そこから分離されたりする、請求項１乃至５のいずれかに記載の装置。

【請求項7】

前記制御回路が、前記トランジスタのゲート電圧を少なくとも調節することにより前記トランジスタの抵抗を調節することによって、前記トランジスタを調節可能抵抗器として使用するように構成されている、請求項６に記載の装置。

【請求項8】

前記値が１０Ｋオーム乃至１００Ｋオームの範囲で可変である、請求項１に記載の装置。

【請求項9】

前記制御回路は、１周期に１回、前記個別の相変化メモリ抵抗器に順次に前記同じセット・パルスを送信するように構成されている、請求項１に記載の装置。

【請求項10】

前記周期は数分おきである、請求項９に記載の装置。

【請求項11】

前記周期は数十分おきである、請求項９に記載の装置。

【請求項12】

前記セット・パルスが、前記相変化メモリ抵抗器を結晶化し、前記抵抗を低下させることにより、高抵抗値に向かう抵抗ドリフトを補償する電圧パルスである、請求項１に記載の装置。

【請求項13】

前記電圧パルスのパルス波高が２．１ボルトである、請求項１２に記載の装置。

【請求項14】

前記第１の線がワード線であり、且つ前記第２の線がビット線であるか、または前記第１の線がビット線であり、且つ前記第２の線がワード線である、請求項１乃至１３のいずれかに記載の装置。

【請求項15】

前記第１の線と前記第２の線とを使用して、前記少なくとも１つのデバイスを介して前記相変化メモリ・アレイ内の複数の個別の相変化メモリ抵抗器に前記同じセット・パルスを送信するように構成されている、請求項１乃至１４のいずれかに記載の装置。

【請求項16】

前記制御回路が、１つ以上のプロセッサと、コンピュータ可読コードを含む１つ以上のメモリとを含み、前記１つ以上のプロセッサは、前記コンピュータ可読コードのロードと実行とに応答して、前記同じパルスを送信させる、請求項１５に記載の装置。

【請求項17】

請求項１乃至１６のいずれかに記載の装置を動作させる方法であって、
前記アナログ相変化メモリ・アレイのセルのアレイを、前記第１の線と第２の線とを介してアドレス且つアクセスすることと、
前記第１の線のうちの１つ以上の第１の線に結合可能な少なくとも１つのデバイスを、前記１つ以上の第１の線に結合したり、そこから分離したりすることによって、前記１つ以上の第１の線におけるセルのうちの少なくとも１つのセルの抵抗の相変化メモリ抵抗ドリフトを補償することとを含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般には、ニューロモーフィック・コンピューティングに関し、より詳細には、ニューロモーフィック・コンピューティングにおける相変化メモリ（ＰＣＭ）に関する。

【背景技術】

【0002】

相変化メモリ（ＰＣＭ）は、電源が遮断されている間、情報を記憶することができるメモリである。このメモリは、不規則な（またはアモルファス）状態から規則的（または結晶）状態にきわめて迅速に切り替わることができるためにそのように呼ばれる。ＰＣＭは、ユニバーサル・メモリ技術の望ましい特性の大部分に関して優れている。具体的には、ＰＣＭは百万サイクル以上のオーダーのきわめて良好な持続性と、適度の保持力と、２０ｎｍ以下のノードまでの優れた微細化特性とを示す。さらに、そのセット状態とリセット状態との間の大きな抵抗差のためにマルチレベルセル記憶に適する。しかし、ＰＣＭがユニバーサル・メモリになるにはいくつかの技術的課題に対処する必要がある。ＰＣＭ技術の重要な課題は、抵抗ドリフトとして知られる現象である。すなわち、セルの抵抗は、時間が経過すると上方にドリフトするのが観察され、その際、結晶状態よりもアモルファス状態でのドリフトが大きい。ドリフトは、隣接する密な抵抗レベル間の感知マージンが狭くなるため、ＰＣＭのマルチレベルセル（ＭＬＣ）記憶の信頼性に重大な影響を与える。

【0003】

より詳細には、ニューロモーフィック・コンピューティングは複数（約１，０００）の抵抗レベルを必要とする。状態間の抵抗差は、２つの抵抗状態しか必要としないストレージ・クラス・メモリよりよりもはるかに小さい。

【0004】

また、ニューラル・ネットワークのトレーニング時間は一般には長く、たとえば数時間、数日、またはさらに数週間のオーダーである。一方、ＰＣＭのドリフトにより、１時間で２つの隣接抵抗状態が混合する可能性がある。抵抗ドリフトは、アモルファス材料またはアモルファス領域と多結晶領域とが混在する材料など、不規則物質において本質的なものである。

【0005】

抵抗ドリフトはゼロである必要はないが、ドリフト係数は、ニューロモーフィック用途の場合、たとえば＜０．００５に低減する必要がある。ＰＣＭ抵抗ドリフトを低減するために投影セルなどの従来技術が提案されているが、結果は０．００５未満という目標ドリフト係数を満たすことができない。したがって、当技術分野では前述の問題に対処する必要がある。

【発明の概要】

【0006】

第１の観点から見ると、本発明は、第１の線と第２の線とを介してアドレス可能且つアクセス可能なセルのアレイを含むアナログ相変化メモリ・アレイと、第１の線のうちの１つ以上に結合され、１つ以上の第１の線に結合されたり、そこから分離されたりすることにより、１つ以上の第１の線におけるセルのうちの少なくとも１つのセルの抵抗の相変化メモリ抵抗ドリフトを補償することができる、少なくとも１つのデバイスとを含む装置を提供する。

【0007】

さらなる観点から見ると、本発明は、本発明の装置を動作させる方法であって、アナログ相変化メモリ・アレイのセルのアレイを、アレイの第１の線と第２の線とを介してアドレス且つアクセスすることと、第１の線のうちの１つ以上に結合可能な少なくとも１つのデバイスを、１つ以上の第１の線に結合したり、そこから分離したりすることによって、１つ以上の第１の線におけるセルのうちの少なくとも１つのセルの抵抗の相変化メモリ抵抗ドリフトを補償することとを含む方法を提供する。

【0008】

例示の一実施形態は装置である。この装置は、アナログ相変化メモリ・アレイを含む。この相変化メモリ・アレイは、第１の線と第２の線とを介してアドレス可能且つアクセス可能なセルのアレイを含む。この装置は、第１の線のうちの１つ以上の線に結合された少なくとも１つのデバイスを含み、この少なくとも１つのデバイスは、１つ以上の第１の線に結合されたり、そこから分離されたりすることにより、１つ以上の第１の線におけるセルのうちの少なくとも１つのセルの抵抗の相変化メモリ抵抗ドリフトを補償することができる。

【0009】

別の例示の一実施形態は装置である。この装置は、アナログ相変化メモリ・アレイを含み、アナログ相変化メモリは第１の線と第２の線とを介してアドレス可能且つアクセス可能なセルのアレイを含む。この装置は、第１の線のうちの１つ以上の第１の線に結合された少なくとも１つのデバイスも含む。この少なくとも１つのデバイスが、１つ以上の第１の線に結合されたり、そこから分離可能されたりすることにより、１つ以上の第１の線におけるセルのうちの少なくとも１つのセルの抵抗の相変化メモリ抵抗ドリフトを補償することができる。この装置はまた、第１の線および第２の線を使用して、少なくとも１つのデバイスを介して相変化メモリ・アレイ内の複数の個別の相変化メモリ抵抗器に同じセット・パルスを１周期に１回、順次に送信するように構成された制御回路を含む。

【0010】

以下、本発明について、例示のみを目的として以下の添付図面に示すような好ましい実施形態を参照しながら説明する。

【図面の簡単な説明】

【0011】

【図1】抵抗と時間との関係を示すグラフであり、高抵抗状態と低抵抗状態とにおけるドリフトを説明するために使用されるグラフである。

【図2】ニューロモーフィック用途のためのＰＣＭドリフトを補償する例示の方法を示す図である。

【図3】ニューロモーフィック用途のための例示の回路と、図２の方法に基づくパルス波高とを示す図である。

【図3A】ニューロモーフィック用途のための例示の回路の別の実施例と、図２の方法に基づくパルス波高とを示す図である。

【図4】例示の一実施形態における、所要パルス電圧とＰＣＭ抵抗器Ｒとの関係を示すグラフである。

【図5】異なるＰＣＭ抵抗器の所要入力電圧を生じさせるために使用される分圧器回路を示す図である。

【図6】ニューロモーフィック用途のための例示の回路と、図２の方法に基づくパルス波高とを示す図である。

【発明を実施するための形態】

【0012】

本明細書または図面あるいはその両方に記載されている場合がある以下の略語を、以下のように定義する。
Ｉ／Ｆ インターフェース
Ｉ／Ｏ 入力／出力
ＰＣＭ 相変化メモリ
Ｒ 抵抗
Ｖ ボルト

【0013】

「例示の」という用語は、本明細書では、「例、事例または例示となる」という意味で使用される。本明細書において「例示の」として説明されているいずれの実施形態も、他の実施形態よりも好ましいかまたは有利であるものと必ずしも解釈されるべきではない。この「発明を実施するための形態」に記載されている実施形態はすべて、当業者が本発明を製作または使用することができるようにするために示し、特許請求の範囲によって定義されている本発明の範囲を限定するためではない例示の実施形態である。

【0014】

上述のように、ＰＣＭの抵抗ドリフトはゼロである必要はないが、ドリフト係数はニューロモーフィック用途の場合、＜０．００５に低減される必要がある。ＰＣＭ抵抗ドリフトを低減するために投影セルなどの従来技術が提案されているが、結果は０．００５未満という目標ドリフト係数を満たすことができない。

【0015】

ニューロモーフィック用途用にＰＣＭドリフトを補償するために回路を使用することができる。しかし、これに関しては課題がある。たとえば、ドリフトの速度が異なる。すなわち、高Ｒ（抵抗）状態はより高速にドリフトし、一方、低Ｒ状態はより低速にドリフトする。さらに、ニューロモーフィック・ネットワーク構造体を構成するアレイには未知の抵抗器値がある。

【0016】

図１は、抵抗（Ｒ、単位：オームΩ）と時間（単位：秒）との関係を示すグラフであり、高抵抗状態と低抵抗状態におけるドリフトを説明するために使用される。リセット状態１１０は、Ｒ＝Ｒ_０（ｔ／ｔ_０）^ｖで説明され、ここでドリフト係数ｖ＝０．１１である。グラフからわかるように、リセット状態１１０は時間１０^０秒において約５×１０^６オームで開始し、時間１０^４秒において約１×１０^７オームになるまで上昇する。ｖ＜０．０１であるセット状態１２０の場合、セット状態は時間１０^０秒と１０^４秒の間で約８×１０^３オーム付近の低抵抗を有する。

【0017】

上記のような問題に対処するために、本明細書に記載の例示の手法は以下を含む。
１）ドリフトは、常に抵抗上昇の方向にある。
２）例示の実施形態では数分ごとに１回、すべてのＰＣＭ抵抗器に個別にセット・パルスが送信される。
３）セット・パルスがＰＣＭを結晶化し、高抵抗に向かうドリフトを補償する速度で抵抗を低下させる。

【0018】

上記およびその他の手法を実施するいくつかの例示の実施形態について以下に説明する。

【0019】

以下、ニューロモーフィック用途のためにＰＣＭドリフトを補償する第１の例示の実施形態について説明する。図２を参照すると、この図はニューロモーフィック用途のためにＰＣＭドリフトを補償する例示の方法である。図２に関連して説明する図３も参照する。図３は、ニューロモーフィック用途のための例示の回路と、図２の方法に基づくパルス波高とを示す。

【0020】

図３において、ニューロモーフィック・ネットワーク構造体３００が制御回路３０５とＰＣＭアレイ３７０とを含む。ニューロモーフィック・ネットワーク構造体３００は、たとえば集積回路の一部または全部としてのメモリ回路（一般にメモリ・チップと呼ばれる）であってもよい。制御回路は、一実施例では１つ以上のプロセッサ３１０と、１つ以上のメモリ３１５と、入力／出力（Ｉ／Ｏ）インターフェース（Ｉ／Ｆ）３２５とを含む。１つ以上のメモリは、一実施例ではＰＣＭドリフト補償プログラム３２０として具現化されたプログラム命令を含む。この実施例では、ＰＣＭドリフト補償プログラム３２０は、１つ以上のプロセッサ３１０によって実行されているときに、ニューロモーフィック・ネットワーク構造体３００に（たとえば制御回路３０５を介して）本明細書に記載の（図２のブロックにおけるような）動作を行わせる。この実施例では、ＰＣＭドリフト補償プログラム３２０は、更新可能であり、コンピュータ可読プログラム命令を含み、メモリ３１５がコンピュータ可読記憶媒体である。別の可能性として、ＰＣＭドリフト補償プログラム３２０は、特定用途向け集積回路の一部として実装されるなど、完全に回路３０５の形で実装可能である。さらに別の可能性として、ハードウェアとソフトウェアの何らかの組合せが使用されてもよい。Ｉ／Ｏ Ｉ／Ｆ３２５は、ワード線３４０とビット線３４５にパルスを印加するためなど、様々な機能のために使用される。図の黒丸は、対応するワード線３４０／ビット線３４５に接触するために使用される要素であるとみなすともできる。

【0021】

ＰＣＭアレイ３７０は、ＰＣＭセル３６０のｍ（行）×ｎ（列）行列を含む。ＰＣＭアレイ３７０は例示の一実施形態ではアナログ相変化メモリ・アレイである。ＰＣＭは、アナログ（多状態）またはデジタル（２状態）であってもよい。ドリフトはアナログ・メモリの場合により重要である。デジタルＰＣＭにもドリフト問題があるが、メモリ・ウィンドウが一般に大きい。しかし、本明細書に記載の実施例は、その場合にも適用可能であり、またはＰＣＭを使用する任意の他の技術にも適用可能である。この実施例では、各行がワード線３４０であり、各列がビット線３４５である。ｍ本のワード線３４０とｎ本のビット線３４５がある。ＰＣＭセル３６０はワード線３４０－（ｍ－１）およびビット線３２４－２に示されているので、ＰＣＭセル３６０－（ｍ－１）（２）と称する。このＰＣＭセル３６０は、選択トランジスタ３９０と、抵抗器記号で示されている対応するＰＣＭ３９５とを含む。ＰＣＭ３９５は抵抗変化型メモリ（resistive memory）により動作するため、これをＰＣＭ抵抗器３９５とも呼ぶ。

【0022】

また、図２を参照すると、ブロック２１０で、１分おきまたは数十分おきなどの１周期に１回、同じパルス３３１がＰＣＭアレイの個々のＰＣＭ抵抗器３９５に順次に送信される。「順次に」とは、セット・パルス３３１が個別のＰＣＭ抵抗器３９５のうちの１つに送信され、次に個別のＰＣＭ抵抗器３９５のうちの別の１つに送信され、そしてこのプロセスが、重なり合わないセット・パルス３３１が特定数の個別ＰＣＭ抵抗器３９５に送信されるまで続くことを意味する。この動作は、制御回路３０５によって、たとえばＰＣＭドリフト補償プログラム３２０の制御下で行われる。ＰＣＭ抵抗器３９５をアドレスするために、対応する行の対応するスイッチ３３５が有効にされ（たとえば「閉じられる」）、対応する選択トランジスタ３９０が有効にされることになる。これにより、（ワード線３４０としての）行における各ＰＣＭ抵抗器３９５を個別にアドレスすることができる。「同じ」パルスとは、発生源からのパルスを変化させる必要がないことを意味する。「同じ」パルスの使用は、例示の実施形態の大きな利点である。通常であれば、異なるＰＣＭセルのドリフトを補正するために異なるパルスが必要になる。この場合、制御回路は大規模なアレイの場合にきわめて複雑になる。例示の実施形態の利点の一例は、すべてのＰＣＭセルに同じパルスを送信し、それらのすべてを補正することができることである。なお、類似のパルスを生成する際の正常範囲の変動（normal variances）により、パルスにはわずかな相違がある場合があり、したがって同じセット・パルスは実質的に同じであるが厳密には同じではない可能性があることに留意されたい。パルスを生成するために使用される回路の観点からは、セット・パルスは同じであるが実際のパルス・エンベロープはわずかに異なる場合があることが想定されるべきである。

【0023】

ブロック２２０に示すように、ワード線３４０に外部抵抗器３３０を付加して分圧器を形成することにより、ＰＣＭ抵抗器３９５に印加される実際のパルス波高を自動的に調整することができる。外部抵抗器３３０は、関連付けられたワード線のセルにおける相変化メモリ抵抗ドリフトを補償するデバイスである。外部抵抗器３３０は、この抵抗器がＰＣＭアレイ３７０の外部にあるために（この実施例において）「外部」と呼ばれる。この実施例では、ＰＣＭアレイ３７０のための単一の抵抗器３３０が示されている。抵抗器３３０をワード線３４０－１に接続したり、ワード線３４０－１から分離したりすることができるようにする、対応するスイッチ３３５－１も示されている。ｍ本のワード線３４０のそれぞれについて１つずつ、ｍ個のスイッチ３３５がある。各スイッチ３３５は線３３１に接続される。各ワード線３４０をこの抵抗器に異なる時点で接続するためのスイッチ３３５がある場合、このように１つのＰＣＭアレイに対して１つの抵抗器とすることは適切である。この抵抗器が（たとえば図６に示すようなトランジスタを使用して）調節可能であれば、これによってたとえば個別ワード線ごとにさらに調整を行うことができる。

【0024】

図３では１つの抵抗器３３０と、対応するスイッチ３３５－１のみが示されているが、ワード線３４０－１乃至３４０－ｍのそれぞれが対応する抵抗器３３０とスイッチ３３５を有し得る。図３Ａに、対応するワード線３４０－１乃至３４０－ｍのそれぞれに１つずつの抵抗器３３０、抵抗器３３０－１乃至３３０－ｍがある、この可能な形態を示す。各抵抗器３３０は線２２９に結合され、対応する出力線３３１－１乃至３３１－ｍを有し、この出力線３３１－１乃至３３１－ｍは対応するスイッチ３３５－１乃至３３５－ｍに結合されている。図３Ａに示す回路は１つの可能性に過ぎず、他の回路も使用可能であることに留意されたい。一例として、スイッチ３３５は線２２９（抵抗器３３０の前）に配置してもよく、または他の変更が加えられてもよい。

【0025】

周期については、本明細書の例示の実施形態では、クロック・サイクルごとに、または毎秒、パルスを送信する必要はない。パルスを送信する頻度は、ＰＣＭのドリフト係数とその他のパラメータによって決まり、それにしたがって調整可能である。一例は、数分（たとえば３分乃至５分）おきである。数十分（たとえば１０分または１５分または２０分）おきを採用してもよい。１時間（またはそれより長い時間）おきも採用可能である。当業者は、適切な周期を容易に決定することができるはずである。

【0026】

ブロック２３０に示すように、パルス波高はＰＣＭセル３６０における各ＰＣＭ抵抗器３９５のＲ値によって決まる。すなわち、Ｒが大きい場合には高速ドリフトを補償するように高いパルスを受け取り、またはＲが小さい場合には低速ドリフトを補償するように低いパルスを受け取る。抵抗器値を読み出す必要はない。すなわち、電圧がＰＣＭ抵抗器３９５と外部抵抗器３３０とで分圧される。ＰＣＭ抵抗器値が読み出されなくても、外部抵抗器３３０を分圧器として使用してＰＣＭ抵抗器３９５に異なる電圧を印加することができる。

【0027】

図３（または図３Ａ）の例では、Ｒ値が大きいセル３６０－（１）（ｎ）がある。たとえばＰＣＭドリフト補償プログラム３２０の制御下でＩ／Ｏ Ｉ／Ｆ３２５によって対応するワード線３４０－１に印加される印加パルス３３１が、高さＨのエンベロープ３３２（たとえば立ち上がり時間＋存続時間＋立ち下がり時間）を有することが示されている。これは、分圧器（後述）によって高さＨに近い実際のパルス波高Ｈ_１となるように変換される。これは、Ｒが大きい場合の例である。アレイには常に大きいＲと小さいＲとがある。本例示の技術はそれらのすべてに適用され、そして任意の対応する抵抗器値に自動的に適用される。Ｒ値が小さいセル３６０－（ｘ）（ｎ）もあり、印加パルス３３１は、分圧器によって高さＨの約半分の実際のパルス波高Ｈ_２となるように変換される。

【0028】

パルス３３１の（エンベロープ３３２によって示されている）形状に関して述べると、パルス形状は最適化などにより修正可能な別のパラメータである。立ち上がりは鋭くてもよい。立ち下がりは、結晶化を生じさせるように十分に長い必要がある。これは、使用されるＰＣＭセル３６０によって決まり、当業者は使用されるＰＣＭセル３６０に基づいてエンベロープ３３２のパラメータを決定することができる。

【0029】

次に図４を参照すると、この図は例示の一実施形態における所要パルス電圧とＰＣＭ抵抗Ｒとの関係を示すグラフである。このグラフは、ＰＣＭセル３６０におけるＰＣＭ抵抗器３９５の抵抗Ｒに基づく、１回の更新のための（たとえば印加パルス３３１を生成するために使用される）パルス電圧の電圧Ｖを示す。ＰＣＭ抵抗器の典型的な抵抗は、典型的には約（～）１０Ｋオーム乃至約１００Ｋオームであるが、これらは限定的ではない。パルス幅に関しては、典型的な段階的セット・プログラミングは５ｎｓ（ナノ秒）乃至１０ｎｓを使用する。なお、このグラフを用いて一般的な場合を例示していることに留意されたい。電圧は抵抗値に基づいて計算されている。実際には、パルス波高と存続期間は、ＰＣＭデバイス（たとえばＰＣＭ抵抗器３９５）に合わせて調整される必要がある。１０Ｋオーム乃至１００Ｋオームの値は例に過ぎず、実際のＰＣＭセルによって決まることに留意されたい。

【0030】

図５を参照すると、この図は異なるＰＣＭ抵抗器の所要入力電圧を生じさせるために使用される分圧器回路である。Ｒ_ｅｘは外部抵抗器であり、抵抗器３３０に相当する。２つの変数（Ｖ_ａｐおよびＲ_ｅｘ）を使用して、異なるＰＣＭ抵抗器の所要入力電圧を決定することができる。分圧器式は以下の通りである。

【0031】

【数1】

ここでＲはＰＣＭ抵抗器３９５であり、Ｒ_ｅｘは外部抵抗器３３０であり、Ｖ_ａｐは印加パルス３３１の電圧（たとえば高さＨ）であり、Ｖはパルスが対応するＲに達するときのパルスの電圧（たとえばＨ_１またはＨ_２である）。

【0032】

これを使用する一例は以下の通りである。外部抵抗器Ｒ_ｅｘと印加パルス電圧Ｖ_ａｐの値を求めると、この例示の場合はＲ_ｅｘ＝３．８Ｋオーム、Ｖ_ａｐ＝２．１Ｖと決定することができる。図４は、２つの端点、すなわち（１０Ｋオーム、１．５Ｖ）と（１００Ｋオーム、２Ｖ）とを示すことに留意されたい。これらの端点のそれぞれを上記の式で用いることにより、１つの部分的に満たされた（partially completed）式を得ることができる。これによって、２つの未知数（Ｒ_ｅｘおよびＶ_ａｐ）を有する部分的に満たされた２つの式が得られるので、２つの未知数の値を求めることができる。

【0033】

Ｒ_ｅｘおよびＶ_ａｐの設計のすべては、（たとえばニューロモーフィック・ネットワーク構造体３００を含む）チップが製作される前に行うことができることに留意されたい。これは、ＰＣＭ抵抗値がこの技術によって決定され、特定の範囲を有するためである。ＰＣＭドリフト補償アプリケーション３２０をトレーニングするために、特定の抵抗範囲がこのために使用されることになる。ＰＣＭ抵抗がこの範囲外にある場合、これはこの使用可能範囲の値にプログラムされることになる。推測のみの実装形態の場合、すべてのＰＣＭ抵抗器値が固定される（事前にＰＣＭ抵抗器を所望の値にプログラムする必要がある）。したがって、抵抗値を予め知ることができる。（たとえばＰＣＭ抵抗を推定することに代えて、または推定することに加えて）ＰＣＭ抵抗を測定する、実測値実装形態とすることも可能である。たとえば、ＰＣＭアレイのために可変抵抗器（図６を参照しながら説明したトランジスタなど）を使用することによって、実測値実装形態は実現可能である。

【0034】

図６は、ニューロモーフィック用途のためにＰＣＭドリフトを補償する別の実施例を示す図である。この実施例は、図３の単一の入力抵抗器３３０を置き換えるためにトランジスタ４３０を使用するニューロモーフィック・ネットワーク構造体３００－１を有する。トランジスタ４３０は、たとえば関連付けられたワード線におけるセルの相変化メモリ抵抗ドリフトを補償するデバイスであり、図２のブロック２２０におけるように抵抗器として動作する。トランジスタ４３０（４３０－１など）の抵抗は、たとえばＰＣＭドリフト補償プログラム３２０の制御下で制御回路３０５によって（ソース／ドレイン電圧Ｖ_ｓｄとともに）供給されるゲート電圧Ｖ_ｇによって調整可能である。このトランジスタ４３０は、非線形抵抗器として使用可能であり、たとえばワード線ごとに適用可能である。すなわち、トランジスタ４３０の抵抗は図２のブロック２３０のようにワード線ごとに変化させることができる。

【0035】

抵抗器３３０の図３Ａに示すものと同様に、ワード線１本につき１つのトランジスタを有することが可能であることに留意されたい。また、一適用例ではトランジスタと抵抗器の両方を使用することも可能である。また、抵抗器３３０をＰＣＭセル３６０に結合するためにワード線３４０が使用されているが、抵抗器３３０をＰＣＭセル３６０に接続するためにワード線３４０の代わりにビット線３４５を使用することも可能である。

【0036】

本発明は、システム、方法、またはコンピュータ・プログラム製品あるいはこれらの組合せとすることができる。コンピュータ・プログラム製品は、プロセッサに本発明の態様を実施させるためのコンピュータ可読プログラム命令が記憶されたコンピュータ可読記憶媒体（または複数の媒体）を含み得る。

【0037】

コンピュータ可読記憶媒体は、命令実行デバイスによって使用される命令を保持し、記憶することができる有形デバイスとすることができる。コンピュータ可読記憶媒体は、たとえば、電子ストレージ・デバイス、磁気ストレージ・デバイス、光学式ストレージ・デバイス、電磁ストレージ・デバイス、半導体ストレージ・デバイス、またはこれらの任意の適切な組合せであってよいが、これらには限定されない。コンピュータ可読記憶媒体のより具体的な例の非網羅的なリストには、可搬コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、消去可能プログラマブル読み取り専用メモリ（ＥＰＲＯＭまたはフラッシュ・メモリ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、可搬コンパクト・ディスク読み取り専用メモリ（ＣＤ－ＲＯＭ）、デジタル・バーサタイル・ディスク（ＤＶＤ）、メモリ・スティック、フロッピィ・ディスク、パンチカードまたは命令が記録された溝内の隆起構造などの機械的に符号化されたデバイス、およびこれらの任意の適切な組合せが含まれる。本明細書で使用されるコンピュータ可読記憶媒体とは、電波またはその他の自由に伝播する電磁波、導波路またはその他の伝送媒体を伝播する電磁波（たとえば光ファイバ・ケーブルを通る光パルス）、またはワイヤを介して伝送される電気信号などの、一過性の信号自体であると解釈すべきではない。

【0038】

本明細書に記載のコンピュータ可読プログラム命令は、コンピュータ可読記憶媒体からそれぞれのコンピューティング／処理デバイスに、または、ネットワーク、たとえばインターネット、ローカル・エリア・ネットワーク、ワイド・エリア・ネットワーク、または無線ネットワークあるいはこれらの組合せを介して外部コンピュータまたは外部記憶デバイスにダウンロードすることができる。ネットワークは、銅伝送ケーブル、光伝送ファイバ、無線伝送、ルータ、ファイアウォール、スイッチ、ゲートウェイ・コンピュータ、またはエッジ・サーバあるいはこれらの組合せを含んでもよい。各コンピューティング／処理デバイスにおけるネットワーク・アダプタ・カードまたはネットワーク・インターフェースが、ネットワークからコンピュータ可読プログラム命令を受信し、それらのコンピュータ可読プログラム命令を、それぞれのコンピューティング／処理デバイス内のコンピュータ可読記憶媒体への記憶のために転送する。

【0039】

本発明の動作を実行するためのコンピュータ可読プログラム命令は、アセンブラ命令、インストラクション・セット・アーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ、または、Ｓｍａｌｌｔａｌｋ（Ｒ）、Ｃ＋＋などのオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語、または同様のプログラム言語などの従来の手続き型プログラミング言語を含む、１つ以上のプログラミング言語の任意の組合せで書かれたソース・コードまたはオブジェクト・コードとすることができる。コンピュータ可読プログラム命令は、スタンドアロン・ソフトウェア・パッケージとして全体がユーザのコンピュータ上でまたは一部がユーザのコンピュータ上で、または一部がユーザのコンピュータ上で一部がリモート・コンピュータ上で、または全体がリモート・コンピュータまたはサーバ上で実行されてもよい。後者の場合、リモート・コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）またはワイド・エリア・ネットワーク（ＷＡＮ）を含む、任意の種類のネットワークを介してユーザのコンピュータに接続することができ、または接続は（たとえば、インターネット・サービス・プロバイダを使用してインターネットを介して）外部コンピュータに対して行ってもよい。実施形態によっては、本発明の態様を実行するために、たとえばプログラマブル論理回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、またはプログラマブル・ロジック・アレイ（ＰＬＡ）を含む電子回路が、コンピュータ可読プログラム命令の状態情報を使用して電子回路をパーソナライズすることにより、コンピュータ可読プログラム命令を実行することができる。

【0040】

本発明の態様について、本明細書では、本発明の実施形態による方法、装置（システム）、およびコンピュータ・プログラム製品を示すフローチャート図またはブロック図あるいはその両方を参照しながら説明している。フローチャート図またはブロック図あるいはその両方の図の各ブロックおよび、フローチャート図またはブロック図あるいはその両方の図のブロックの組合せは、コンピュータ可読プログラム命令によって実装可能であることを理解されたい。

【0041】

これらのコンピュータ可読プログラム命令は、コンピュータまたはその他のプログラマブル・データ処理装置のプロセッサにより実行される命令が、フローチャートまたはブロック図あるいはその両方の１つ以上のブロックで指定されている機能／動作を実装する手段を形成するように、汎用コンピュータ、専用コンピュータまたはその他のプログラマブル・データ処理装置のプロセッサに提供されて、マシンを作り出すものであってよい。また、これらのコンピュータ可読プログラム命令は、命令が記憶されたコンピュータ可読記憶媒体が、フローチャートまたはブロック図あるいはその両方の１つ以上のブロックで指定されている機能／動作の態様を実装する命令を含む製造品を含むように、コンピュータ可読記憶媒体に記憶され、コンピュータ、プログラマブル・データ処理装置、またはその他のデバイスあるいはこれらの組合せに対して特定の方式で機能するように指示することができるものであってもよい。

【0042】

また、コンピュータ可読プログラム命令は、コンピュータ、その他のプログラマブル装置またはその他のデバイス上で実行される命令がフローチャートまたはブロック図あるいはその両方の１つ以上のブロックで指定されている機能／動作を実装するように、コンピュータ実装プロセスを作り出すべく、コンピュータ、その他のプログラマブル・データ処理装置、またはその他のデバイスにロードされ、コンピュータ、その他のプログラマブル装置、またはその他のデバイス上で一連の動作ステップを実行されるものであってもよい。

【0043】

図面中のフローチャートおよびブロック図は、本発明の様々な実施形態によるシステム、方法およびコンピュータ・プログラム製品の可能な実装形態のアーキテクチャ、機能および動作を示す。これに関連して、フローチャートまたはブロック図の各ブロックは、指定されている論理機能を実装するための１つ以上の実行可能命令を含む、命令のモジュール、セグメント、または部分を表すことがある。一部の別の実装形態では、ブロックに記載されている機能は、図に記載されている順序とは異なる順序で行われてもよい。たとえば、連続して示されている２つのブロックは、関与する機能に応じて、実際には、実質的に並行して実行されてもよく、またはそれらのブロックは場合によっては逆の順序で実行されてもよい。また、ブロック図またはフローチャート図あるいはその両方の図の各ブロック、およびブロック図またはフローチャート図あるいはその両方の図のブロックの組合せは、指定されている機能または動作を実行する専用ハードウェア・ベースのシステムによって実装可能であるか、または専用ハードウェアとコンピュータ命令との組合せを実施することができることも理解されたい。

【図1】

【図2】

【図3】

【図3A】

【図4】

【図5】

【図6】