特許 7557285 バススイッチ、シミュレーション装置及び信号中継方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-18

(45)【発行日】2024-09-27

(54)【発明の名称】バススイッチ、シミュレーション装置及び信号中継方法

(51)【国際特許分類】

   G06F 13/42 20060101AFI20240919BHJP

   G06F 13/38 20060101ALI20240919BHJP

【ＦＩ】

G06F13/42 350C

G06F13/38 350

【請求項の数】 10

(21)【出願番号】P 2020097830

(22)【出願日】2020-06-04

(65)【公開番号】P2021190021

(43)【公開日】2021-12-13

【審査請求日】2023-06-02

(73)【特許権者】

【識別番号】000001007

【氏名又は名称】キヤノン株式会社

(74)【代理人】

【識別番号】110003281

【氏名又は名称】弁理士法人大塚国際特許事務所

(72)【発明者】

【氏名】城所 隆弘

【審査官】田名網 忠雄

(56)【参考文献】

【文献】特開２００８－０６６９５１（ＪＰ，Ａ）

【文献】特開２０１６－１８４２８０（ＪＰ，Ａ）

【文献】特開２００５－１３０３５８（ＪＰ，Ａ）

【文献】特開２００８－１０７９３７（ＪＰ，Ａ）

【文献】特開２０１５－０１８３１５（ＪＰ，Ａ）

【文献】国際公開第２０１６／１０４３６９（ＷＯ，Ａ１）

【文献】特開２００８－３０５１５２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １３／１０－１３／１４

Ｇ０６Ｆ １３／３８－１３／４２

(57)【特許請求の範囲】

【請求項1】

マスタデバイスである第１デバイスとクロックストレッチを行うことが可能なスレーブデバイスである第２デバイスとの間で、クロックバス上のクロック信号及びデータバス上のデータ信号を中継するバススイッチであって、
前記第１デバイスと接続される第１データバス上のデータ信号、及び前記第２デバイスと接続される第２データバス上のデータ信号を監視し、前記第１データバス上のデータ信号及び前記第２データバス上のデータ信号のうち先に論理値が変化した一方のデータバス上のデータ信号の論理値を、他方のデータバス上のデータ信号に反映させる第１信号処理手段と、
前記第１デバイスと接続される第１クロックバス上へ前記第１デバイスから出力されるクロック信号の論理値を、前記第２デバイスと接続される第２クロックバス上のクロック信号に反映させる第２信号処理手段と、
を備え、
前記第２信号処理手段は、少なくとも前記第２デバイスが前記クロックストレッチを行うタイミングで、前記第１クロックバス上のクロック信号の論理値が第１の値から第２の値へ変化した場合に、前記第１クロックバス上のクロック信号及び前記第２クロックバス上のクロック信号の双方の論理値をある時間長Ｔにわたり前記第２の値に維持し、
前記時間長Ｔは、前記第１デバイスから出力されるクロック信号の周期の半分及び前記第２デバイスによる前記クロックストレッチのあり得る最大時間長のいずれよりも長い時間長として予め設定される、
バススイッチ。

【請求項2】

請求項１に記載のバススイッチであって、
前記第２デバイスは、前記第２クロックバスから入力されるクロック信号に従って、前記第２データバスから入力されるデータ信号を取得し又は前記第２データバスへデータ信号を出力する、
バススイッチ。

【請求項3】

請求項２に記載のバススイッチであって、前記第２デバイスは、クロックの進行を遅延させてデータ信号を処理する時間を確保するために、前記第２クロックバス上のクロック信号の論理値を前記第２の値に維持する、バススイッチ。

【請求項4】

請求項３に記載のバススイッチであって、
前記第１データバス及び前記第２データバスは、Ｉ２Ｃ通信方式におけるシリアルデータバスであり、
前記第１クロックバス及び前記第２クロックバスは、Ｉ２Ｃ通信方式におけるシリアルクロックバスである、
バススイッチ。

【請求項5】

請求項３又は４に記載のバススイッチであって、前記第２信号処理手段は、前記第１クロックバス上のクロック数を計測し、計測した前記クロック数が所定の値に達した場合に、前記第１クロックバス上のクロック信号及び前記第２クロックバス上のクロック信号の双方の論理値を前記時間長Ｔにわたり前記第２の値に維持し、前記所定の値は、前記第２デバイスが前記クロックストレッチを行うタイミングに基づいて決定される基準値である、バススイッチ。

【請求項6】

請求項１乃至５のいずれか１項に記載のバススイッチであって、
前記第１デバイス及び前記第２デバイスは、データ通信機会ごとの通信時間に制約を有し、
前記時間長Ｔは、データ通信機会ごとの前記通信時間が前記制約を超えない程度に短い時間長として予め設定される、
バススイッチ。

【請求項7】

請求項１乃至６のいずれか１項に記載のバススイッチであって、再プログラム可能な論理デバイスとして実装される、バススイッチ。

【請求項8】

請求項７に記載のバススイッチであって、前記再プログラム可能な論理デバイスは、フィールドプログラマブルゲートアレイである、バススイッチ。

【請求項9】

搬送路に沿って用紙を搬送する第１搬送手段の制御をシミュレートする第１プロセッサと、
前記第１搬送手段の下流に位置する第２搬送手段であって、前記搬送路に沿って前記用紙を搬送する当該第２搬送手段、の制御をシミュレートする第２プロセッサと、
前記第１プロセッサと前記第２プロセッサとの間で信号を中継する、請求項１乃至８のいずれか１項に記載のバススイッチと、
を含むシミュレーション装置。

【請求項10】

マスタデバイスである第１デバイスとクロックストレッチを行うことが可能なスレーブデバイスである第２デバイスとの間でクロックバス上のクロック信号及びデータバス上のデータ信号を中継するための、バススイッチにより行われる信号中継方法であって、
前記バススイッチの第１の信号処理手段により、前記第１デバイスと接続される第１クロックバス上へ前記第１デバイスから出力されるクロック信号の論理値を、前記第２デバイスと接続される第２クロックバス上のクロック信号に反映させることと、
前記バススイッチの第２の信号処理手段により、前記第１デバイスと接続される第１データバス上のデータ信号、及び前記第２デバイスと接続される第２データバス上のデータ信号を監視することと、
前記第２の信号処理手段により、前記第１データバス上のデータ信号及び前記第２データバス上のデータ信号のうち先に論理値が変化した一方のデータバス上のデータ信号の論理値を、他方のデータバス上のデータ信号に反映させることと、
を含み、
前記第１の信号処理手段が前記第１デバイスから出力されるクロック信号の論理値を前記第２クロックバス上のクロック信号に反映させることは、少なくとも前記第２デバイスが前記クロックストレッチを行うタイミングで、前記第１クロックバス上のクロック信号の論理値が第１の値から第２の値へ変化した場合に、前記第１クロックバス上のクロック信号及び前記第２クロックバス上のクロック信号の双方の論理値をある時間長Ｔにわたり前記第２の値に維持すること、を含み、
前記時間長Ｔは、前記第１デバイスから出力されるクロック信号の周期の半分及び前記第２デバイスによる前記クロックストレッチのあり得る最大時間長のいずれよりも長い時間長として予め設定される、
信号中継方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、バススイッチ、シミュレーション装置及び信号中継方法に関する。

【背景技術】

【0002】

基盤上で集積回路（ＩＣ）と他の回路要素とを接続するバススイッチを再プログラム可能な論理デバイスとして実装する利点の１つは、ＩＣの端子の割当てを基盤の製造後に変更できることである。フィールドプログラマブルゲートアレイ（ＦＰＧＡ）は、広く利用されている再プログラム可能な論理デバイスの一例である。例えば、ＣＰＵ間を接続するバススイッチをＦＰＧＡとして実装しておくことで、ＣＰＵにより実行されるプログラムの仕様に合わせて、ＣＰＵの入出力端子の割当て及びバスの接続関係を、基盤の製造後であっても変更することができる。これは、ＣＰＵの仕様の決定に先立って基盤の製造を開始することを可能にし、製品開発の期間を短縮することにも寄与し得る。

【0003】

しかし、ＦＰＧＡのような論理デバイスは、いわゆるハイ・インピーダンス状態を当該論理デバイスの一方の側から他方の側へ伝播させることができない。ハイ・インピーダンス状態とは、電気信号に対して高抵抗を示す端子の状態をいう。ハイ・インピーダンス状態は、典型的には、１本のバスに接続した複数の装置から当該バスへ出力され得る信号の衝突を回避する目的で用いられる。双方向通信用のバスにＦＰＧＡを組込む場合、ハイ・インピーダンス状態を伝播させられないことから、信号の衝突を他の手法で回避することを要する。例えば、特許文献１は、バス上の制御信号を解析することにより通信方向を判定し、その判定の結果に基づいて信号の流れを規制することで、通信方向を適切に切替える手法を提案している。特許文献２は、特許文献１により提案された手法と同様に双方向バスを実質的に単方向バスに変換する手法を提案しているが、通信方向の選択がバスの一端の論理値の変化（HighからLowへの引き下げ）に基づいてなされる。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１３－１０５２８４号公報

【文献】特開昭５６－４２２５１号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、これまでに提案されてきた手法は、例えばＩ２Ｃ通信方式のような同期的な通信方式におけるクロックストレッチの仕組みに支障を生じさせる。クロックストレッチとは、マスタデバイスから供給されるクロック信号に従ってデータ信号を処理するスレーブデバイスが、クロックバス上の信号の状態を特定の論理値に維持することによりクロックの進行を遅延させる仕組みである。クロックストレッチは、多くの場合、マスタデバイスと比較して信号処理性能の劣るスレーブデバイスが十分な信号処理時間を確保するために用いられる。しかし、特許文献２により提案された手法では、マスタデバイスが論理値をHighからLowへ引き下げた際に通信方向が確定してしまい、スレーブデバイスがクロックバス上の論理値を維持しようとしてもマスタデバイスはそれを感知しない。特許文献１により提案された手法では、クロック信号の通信方向は、マスタデバイスからスレーブデバイスへの方向であることが前提とされており、やはりマスタデバイスはスレーブ側のクロックバスの論理値を感知しない。

【0006】

そこで、本開示は、双方向通信用のバスにＦＰＧＡのような論理デバイスを組込む場合に、クロックストレッチと同様にデバイスの十分な信号処理時間を確保することを可能にする仕組みを実現することを目的とする。

【課題を解決するための手段】

【0007】

ある観点によれば、マスタデバイスである第１デバイスとクロックストレッチを行うことが可能なスレーブデバイスである第２デバイスとの間で、クロックバス上のクロック信号及びデータバス上のデータ信号を中継するバススイッチであって、上記第１デバイスと接続される第１データバス上のデータ信号、及び上記第２デバイスと接続される第２データバス上のデータ信号を監視し、上記第１データバス上のデータ信号及び上記第２データバス上のデータ信号のうち先に論理値が変化した一方のデータバス上のデータ信号の論理値を、他方のデータバス上のデータ信号に反映させる第１信号処理手段と、上記第１デバイスと接続される第１クロックバス上へ上記第１デバイスから出力されるクロック信号の論理値を、上記第２デバイスと接続される第２クロックバス上のクロック信号に反映させる第２信号処理手段と、を備え、上記第２信号処理手段は、少なくとも上記第２デバイスが上記クロックストレッチを行うタイミングで、上記第１クロックバス上のクロック信号の論理値が第１の値から第２の値へ変化した場合に、上記第１クロックバス上のクロック信号及び上記第２クロックバス上のクロック信号の双方の論理値をある時間長Ｔにわたり上記第２の値に維持し、上記時間長Ｔは、上記第１デバイスから出力されるクロック信号の周期の半分及び上記第２デバイスによる上記クロックストレッチのあり得る最大時間長のいずれよりも長い時間長として予め設定される、バススイッチが提供される。

【発明の効果】

【0008】

本開示によれば、２つのデバイス間の双方向通信用のバスにＦＰＧＡのような論理デバイスを組込む場合に、デバイスの十分な信号処理時間を確保することが可能となる。

【図面の簡単な説明】

【0009】

【図1】第１の実施形態に係るバススイッチの構成の一例を示すブロック図。

【図2】第１の実施形態に係るデータ信号中継処理の流れの一例を示すフローチャート。

【図3】第１の実施形態におけるデータ信号の論理値の変化を時系列で示すタイミングチャート。

【図4】第１の実施形態に係るクロック信号中継処理の流れの一例を示すフローチャート。

【図5】第１の実施形態におけるクロック信号の論理値の変化を時系列で示すタイミングチャート。

【図6】第２の実施形態に係るクロック信号中継処理の流れの一例を示すフローチャート。

【図7】第２の実施形態におけるクロック信号の論理値の変化を時系列で示すタイミングチャート。

【図8】一応用例に係るシミュレーション装置の構成の一例を示すブロック図。

【図9】図８の応用例においてシミュレートされる用紙搬送路について説明するための説明図。

【発明を実施するための形態】

【0010】

以下、添付図面を参照して実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。

【0011】

＜＜１．第１の実施形態＞＞
＜１－１．概要＞
本開示に係る技術の第１の実施形態では、１つの基盤上で双方向通信を行う２つのデバイスの間に、シリアルバススイッチがＦＰＧＡとして実装される。一例として、双方向通信は、Ｉ２Ｃ（Inter-Integrated Circuit）通信方式に従って行われるものとする。Ｉ２Ｃ通信方式では、１つのマスタデバイスに１つ以上のスレーブデバイスを接続することができるが、説明の簡明さのために、本実施形態ではスレーブデバイスは１つであるものとする。マスタデバイスとスレーブデバイスとの間の接続は２本のバスにより構成される。それらバスのうちの１本は、シリアルクロックバスであり、以下ではＳＣＬとも表記する。他の１本は、シリアルデータバスであり、以下ではＳＤＡとも表記する。マスタデバイスは、スレーブデバイスに向けてＳＣＬ上にクロック信号を供給する。ＳＤＡ上を流れるデータ信号は、クロック信号の立ち上がり（LowからHighへの変化）の際に読み取られる。スレーブデバイスは、自身に割当てられたアドレスをＳＤＡから読取った場合に通信を開始し、アドレスに続く制御ビットの値に応じて、ライトモードではマスタデバイスからデータ信号を受信し、リードモードではマスタデバイスへデータ信号を送信する。スレーブデバイスは、データ信号を処理する時間を確保するために、ＳＣＬ上のクロック信号の論理値を強制的にLowに維持してクロックの進行を遅延させることができ、これをクロックストレッチという。

【0012】

なお、以下の説明において、データ信号とは、データバス（ＳＤＡ）上を流れる信号全般を指すものとする。例えば、Ｉ２Ｃ通信においてＳＤＡ上を流れる次の信号は、いずれも「データ信号」の範囲に含まれる：
・スタートコンディション
・スレーブアドレス
・リード／ライト（Ｒ／Ｗ）要求
・情報ビット
・確認応答（ＡＣＫ）
・ストップコンディション
・リピーテッドスタートコンディション

【0013】

＜１－２．バススイッチの構成例＞
図１は、本実施形態に係るバススイッチの構成の一例を示すブロック図である。図１には、ＦＰＧＡ１０１、マスタデバイス１０２及びスレーブデバイス１０３が示されている。ＦＰＧＡ１０１は、再プログラム可能な論理デバイスとしてのバススイッチである。ＦＰＧＡ１０１は、マスタデバイス１０２とスレーブデバイス１０３との間で、クロックバス（ＳＣＬ）上のクロック信号及びデータバス（ＳＤＡ）上のデータ信号を中継する。マスタデバイス１０２は、Ｉ２Ｃ通信のマスタとして動作するデバイスである。マスタデバイス１０２は、スレーブデバイス１０３との通信のためにクロック信号をクロックバスへ出力する。スレーブデバイス１０３は、Ｉ２Ｃ通信のスレーブとして動作するデバイスである。スレーブデバイス１０３は、クロックバスから入力されるクロック信号に従って、データバスから入力されるデータ信号を取得し又はデータバスへデータ信号を出力する。マスタデバイス１０２及びスレーブデバイス１０３は、例えば、ＣＰＵ（Central Processing Unit）又はその他のＩＣ（Integrated Circuit）であってよい。マスタデバイス１０２及びスレーブデバイス１０３は、同じ種類のデバイスであってもよく、又は異なる種類のデバイスであってもよい。

【0014】

図１に示したように、ＦＰＧＡ１０１は、ＳＣＬバススイッチ１２１及びＳＤＡバススイッチ１２２を備える。ＳＣＬバススイッチ１２１は、マスタ側ＳＣＬ１０６を介してマスタデバイス１０２と接続され、及びスレーブ側ＳＣＬ１０７を介してスレーブデバイス１０３と接続される。ＳＤＡバススイッチ１２２は、マスタ側ＳＤＡ１１０を介してマスタデバイス１０２と接続され、及びスレーブ側ＳＤＡ１１１を介してスレーブデバイス１０３と接続される。マスタ側ＳＣＬ１０６、スレーブ側ＳＣＬ１０７、マスタ側ＳＤＡ１１０及びスレーブ側ＳＤＡ１１１は、それぞれプルアップ抵抗１０４、１０５、１０８及び１０９を介して電源に接続される。これらプルアップ抵抗の存在に起因して、マスタ側ＳＣＬ１０６、スレーブ側ＳＣＬ１０７、マスタ側ＳＤＡ１１０及びスレーブ側ＳＤＡ１１１の信号レベルは、通信が行われていない期間中にはHighに維持される。

【0015】

ＦＰＧＡ１０１は、さらに、予備的なバス１５１を介してマスタデバイス１０２と接続され、予備的なバス１５２を介してスレーブデバイス１０３と接続される。基盤上にＦＰＧＡ１０１が実装された後、開発者は、マスタデバイス１０２の端子の割当ての変更を望む場合に、ＦＰＧＡ１０１を再プログラムすることにより、例えば予備的なバス１５１をマスタ側のＳＣＬ又はＳＤＡとして使用することができる。同様に、開発者は、スレーブデバイス１０３の端子の割当ての変更を望む場合に、ＦＰＧＡ１０１を再プログラムすることにより、例えば予備的なバス１５２をスレーブ側のＳＣＬ又はＳＤＡとして使用することができる。

【0016】

ＳＣＬバススイッチ１２１は、ＩＯバッファ１３１、ＩＯバッファ１３２及びＳＣＬ処理部１３３を含む。

【0017】

ＩＯバッファ１３１は、マスタ側のクロック信号のためのバスバッファである。ＩＯバッファ１３１の信号入出力の一端はマスタ側ＳＣＬ１０６を介してマスタデバイス１０２へ、他端は内部ＳＣＬ１３６を介してＳＣＬ処理部１３３へ接続される。ＩＯバッファ１３１の制御入力は、制御入力ライン１３４を介してＳＣＬ処理部１３３へ接続される。ＩＯバッファ１３１は、制御入力ライン１３４からの制御信号がLowを示している間、マスタ側ＳＣＬ１０６から内部ＳＣＬ１３６への信号の入力を有効化し、即ちマスタデバイス１０２からＳＣＬ処理部１３３へ信号が流れることを可能にする。一方、ＩＯバッファ１３１は、制御入力ライン１３４からの制御信号がHighを示している間、マスタデバイス１０２からＳＣＬ処理部１３３へクロック信号を流さず、マスタ側ＳＣＬ１０６及び内部ＳＣＬ１３６の信号レベルをLowに固定する。

【0018】

ＩＯバッファ１３２は、スレーブ側のクロック信号のためのバスバッファである。ＩＯバッファ１３２の信号入出力の一端はスレーブ側ＳＣＬ１０７を介してスレーブデバイス１０３へ、他端は内部ＳＣＬ１３７を介してＳＣＬ処理部１３３へ接続される。ＩＯバッファ１３２の制御入力は、制御入力ライン１３５を介してＳＣＬ処理部１３３へ接続される。ＩＯバッファ１３２は、制御入力ライン１３５からの制御信号がLowを示している間、スレーブ側ＳＣＬ１０７から内部ＳＣＬ１３７への信号の入力を有効化し、即ちスレーブデバイス１０３からＳＣＬ処理部１３３へ信号が流れることを可能にする。一方、ＩＯバッファ１３２は、制御入力ライン１３５からの制御信号がHighを示している間、スレーブデバイス１０３からＳＣＬ処理部１３３へ信号を流さず、スレーブ側ＳＣＬ１０７及び内部ＳＣＬ１３７の信号レベルをLowに固定する。

【0019】

ＳＣＬ処理部１３３は、マスタデバイス１０２とスレーブデバイス１０３との間のクロック信号の中継を制御する信号処理手段である。本実施形態において、ＳＣＬ処理部１３３は、マスタ側ＳＣＬ１０６上のクロック信号の論理値を、スレーブ側ＳＣＬ１０７上のクロック信号に反映させる。但し、ＳＣＬ処理部１３３は、内部ＳＣＬ１３６を介して入力されるクロック信号の論理値がHighからLowへ変化した場合に、マスタ側ＳＣＬ１０６上及びスレーブ側ＳＣＬ１０７上のクロック信号の双方の論理値をある時間長ＴにわたりLowに維持する。ＳＣＬ処理部１３３により行われるこうした制御について、後により詳しく説明する。

【0020】

ＳＤＡバススイッチ１２２は、ＩＯバッファ１４１、ＩＯバッファ１４２及びＳＤＡ処理部１４３を含む。

【0021】

ＩＯバッファ１４１は、マスタ側のデータ信号のためのバスバッファである。ＩＯバッファ１４１の信号入出力の一端はマスタ側ＳＤＡ１１０を介してマスタデバイス１０２へ、他端は内部ＳＤＡ１４６を介してＳＤＡ処理部１４３へ接続される。ＩＯバッファ１４１の制御入力は、制御入力ライン１４４を介してＳＤＡ処理部１４３へ接続される。ＩＯバッファ１４１は、制御入力ライン１４４からの制御信号がLowを示している間、マスタ側ＳＤＡ１１０から内部ＳＤＡ１４６への信号の入力を有効化し、即ちマスタデバイス１０２からＳＤＡ処理部１４３へ信号が流れることを可能にする。一方、ＩＯバッファ１４１は、制御入力ライン１４４の制御信号がHighを示している間、マスタデバイス１０２からＳＤＡ処理部１４３へデータ信号を流さず、マスタ側ＳＤＡ１１０及び内部ＳＤＡ１４６の信号レベルをLowに固定する。

【0022】

ＩＯバッファ１４２は、スレーブ側のデータ信号のためのバスバッファである。ＩＯバッファ１４２の信号入出力の一端はスレーブ側ＳＤＡ１１１を介してスレーブデバイス１０３へ、他端は内部ＳＤＡ１４７を介してＳＤＡ処理部１４３へ接続される。ＩＯバッファ１４２の制御入力は、制御入力ライン１４５を介してＳＤＡ処理部１４３へ接続される。ＩＯバッファ１４２は、制御入力ライン１４５の制御信号がLowを示している間、スレーブ側ＳＤＡ１１１から内部ＳＤＡ１４７への信号の入力を有効化し、即ちスレーブデバイス１０３からＳＤＡ処理部１４３へ信号が流れることを可能にする。一方、ＩＯバッファ１４２は、制御入力ライン１４５の制御信号がHighを示している間、スレーブデバイス１０３からＳＤＡ処理部１４３へ信号を流さず、スレーブ側ＳＤＡ１１１及び内部ＳＤＡ１４７の信号レベルをLowに固定する。

【0023】

ＳＤＡ処理部１４３は、マスタデバイス１０２とスレーブデバイス１０３との間のデータ信号の中継を制御する信号処理手段である。本実施形態において、ＳＤＡ処理部１４３は、内部ＳＤＡ１４６から入力されるデータ信号、及び内部ＳＤＡ１４７から入力されるデータ信号を監視する。そして、ＳＤＡ処理部１４３は、それらデータ信号のうち先に論理値が変化した一方のデータバス上のデータ信号の論理値を、他方のデータバス上のデータ信号に反映させる。ＳＤＡ処理部１４３により行われるこうした制御について、後により詳しく説明する。

【0024】

＜１－３．データバスの中継制御＞
図２は、本実施形態に係るＳＤＡ処理部１４３により行われるデータ信号中継処理の流れの一例を示すフローチャートである。このデータ信号中継処理は、例えば、何らかのハードウェア記述言語（ＨＤＬ）を用いて記述され、ＦＰＧＡ１０１の論理的な機能として構成され得る。図３は、図２に示したデータ信号中継処理に従って生じ得るデータ信号の論理値の変化を時系列で示すタイミングチャートである。なお、以下の説明では、処理ステップをＳ（ステップ）と略記する。

【0025】

既に説明したように、デバイスへの電源投入の直後又は前回の通信の終了から次回の通信の開始までの間など、通信が行われていない期間中、マスタ側ＳＤＡ１１０及びスレーブ側ＳＤＡ１１１の論理値は、プルアップ抵抗の寄与によってHighとなっている。Ｓ２０１で、ＳＤＡ処理部１４３は、ＩＯバッファ１４１及び１４２へLowを示す制御信号を出力することにより、マスタ側及びスレーブ側の双方のデータ信号の入出力を有効化する。ＩＯバッファ１４１からの信号入力の論理値は、マスタ側ＳＤＡ１１０の論理値と同一となり、よってHighとなる。同様に、ＩＯバッファ１４２からの信号入力の論理値は、スレーブ側ＳＤＡ１１１の論理値と同一となり、よってHighとなる（図３の時刻Ｔ_０からＴ_１１まで）。

【0026】

Ｓ２０３ａ及びＳ２０３ｂで、ＳＤＡ処理部１４３は、マスタデバイス１０２からのデータ信号、即ちＩＯバッファ１４１からの入力の論理値、及びスレーブデバイス１０３からのデータ信号、即ちＩＯバッファ１４２からの入力の論理値を監視する。ここで、マスタ側のデータ信号の論理値が先にHighからLowへ変化した場合には、処理はＳ２０５へ進む。一方、スレーブ側のデータ信号の論理値が先にHighからLowへ変化した場合には、処理はＳ２１１へ進む。

【0027】

マスタデバイス１０２からスレーブデバイス１０３へデータ信号が送信される場合、マスタ側のデータ信号の論理値が先にHighからLowへ変化する（図３の時刻Ｔ_１１）。この場合、Ｓ２０５で、ＳＤＡ処理部１４３は、ＩＯバッファ１４２へHighを示す制御信号を出力することにより、スレーブ側ＳＤＡ１１１をLowに駆動する。このようにして、マスタ側のデータ信号の論理値が、スレーブ側のデータ信号に反映される（図３の時刻Ｔ_１２）。

【0028】

次いで、Ｓ２０７で、ＳＤＡ処理部１４３は、マスタデバイス１０２からのデータ信号、即ちＩＯバッファ１４１からの入力の論理値を監視する。マスタ側のデータ信号の論理値がLowからHighへ復帰すると（図３の時刻Ｔ_１３）、Ｓ２０９で、ＳＤＡ処理部１４３は、ＩＯバッファ１４２へLowを示す制御信号を出力することにより、スレーブ側ＳＤＡ１１１をHighに駆動する。このようにして、マスタ側のデータ信号の論理値が、スレーブ側のデータ信号に再び反映される（図３の時刻Ｔ_１４）。

【0029】

その後、図２の処理は、Ｓ２０３ａ及びＳ２０３ｂにおける、マスタ側及びスレーブ側の双方のデータ信号の監視に戻る。

【0030】

スレーブデバイス１０３からマスタデバイス１０２へデータ信号が送信される場合、スレーブ側のデータ信号の論理値が先にHighからLowへ変化する（図３の時刻Ｔ_２１）。この場合、Ｓ２１１で、ＳＤＡ処理部１４３は、ＩＯバッファ１４１へHighを示す制御信号を出力することにより、マスタ側ＳＤＡ１１０をLowに駆動する。このようにして、スレーブ側のデータ信号の論理値が、マスタ側のデータ信号に反映される（図３の時刻Ｔ_２２）。

【0031】

次いで、Ｓ２１３で、ＳＤＡ処理部１４３は、スレーブデバイス１０３からのデータ信号、即ちＩＯバッファ１４２からの入力の論理値を監視する。スレーブ側のデータ信号の論理値がLowからHighへ復帰すると（図３の時刻Ｔ_２３）、Ｓ２１５で、ＳＤＡ処理部１４３は、ＩＯバッファ１４１へLowを示す制御信号を出力することにより、マスタ側ＳＤＡ１１０をHighに駆動する。このようにして、スレーブ側のデータ信号の論理値が、マスタ側のデータ信号に再び反映される（図３の時刻Ｔ_２４）。

【0032】

その後、図２の処理は、Ｓ２０３ａ及びＳ２０３ｂにおける、マスタ側及びスレーブ側の双方のデータ信号の監視に戻る。

【0033】

ここで説明したようにＳＤＡバススイッチ１２２がマスタデバイス１０２とスレーブデバイス１０３との間でデータ信号を中継することにより、マスタデバイス１０２及びスレーブデバイス１０３は双方向でデータ信号を送受信することができる。

【0034】

＜１－４．クロックバスの中継制御＞
図４は、本実施形態に係るＳＣＬ処理部１３３により行われるクロック信号中継処理の流れの一例を示すフローチャートである。このクロック信号中継処理は、例えば、何らかのハードウェア記述言語（ＨＤＬ）を用いて記述され、ＦＰＧＡ１０１の論理的な機能として構成され得る。図５は、図４に示したクロック信号中継処理に従って生じ得るクロック信号の論理値の変化を時系列で示すタイミングチャートである。

【0035】

上述したＳＤＡと同様、通信が行われていない期間中、マスタ側ＳＣＬ１０６及びスレーブ側ＳＣＬ１０７の論理値は、プルアップ抵抗の寄与によってHighとなっている。Ｓ４０１で、ＳＣＬ処理部１３３は、ＩＯバッファ１３１及び１３２へLowを示す制御信号を出力することにより、マスタ側及びスレーブ側の双方のクロック信号の入出力を有効化する。ＩＯバッファ１３１からの信号入力の論理値は、マスタ側ＳＣＬ１０６の論理値と同一となり、よってHighとなる。同様に、ＩＯバッファ１３２からの信号入力の論理値は、スレーブ側ＳＣＬ１０７の論理値と同一となり、よってHighとなる（図５の時刻Ｔ_３１まで）。

【0036】

Ｓ４０３で、ＳＣＬ処理部１３３は、マスタデバイス１０２からのクロック信号、即ちＩＯバッファ１３１からの入力の論理値を監視する。マスタ側のクロック信号の論理値がHighからLowへ変化した場合には、処理はＳ４０５へ進む（図５の時刻Ｔ_３１）。

【0037】

マスタ側のクロック信号の論理値がHighからLowへ変化した場合、Ｓ４０５で、ＳＣＬ処理部１３３は、ＩＯバッファ１３１及びＩＯバッファ１３２へ、Highを示す制御信号を並列して出力する。それにより、マスタ側ＳＣＬ１０６及びスレーブ側ＳＣＬ１０７は共にLowに駆動される。このようにして、マスタ側のクロック信号の論理値が、スレーブ側のクロック信号に反映される（図５の時刻Ｔ_３２）。

【0038】

その後、Ｓ４０７で、ＳＣＬ処理部１３３は、ある時間長Ｔにわたり、ＩＯバッファ１３１及びＩＯバッファ１３２への制御信号をHighのままとすることで、マスタ側ＳＣＬ１０６及びスレーブ側ＳＣＬ１０７上のクロック信号の論理値をLowに維持する。時間長Ｔは、例えば、次の式（１）の条件を満たす時間長として予め設定され得る：

Ｔ ＞ ｍａｘ（Ｔｍ，Ｔｓ） （１）

【0039】

式（１）において、Ｔｍは、マスタデバイス１０２がマスタ側ＳＣＬ１０６上のクロック信号の論理値をLowに維持する最大時間長を表す。Ｔｓは、スレーブデバイス１０３がスレーブ側ＳＣＬ１０７上のクロック信号の論理値をLowに維持する最大時間長を表す。式（１）は、上記時間長Ｔが時間長Ｔｍ及びＴｓのいずれよりも長い、という条件を表現している。

【0040】

時間長Ｔｍは、マスタデバイス１０２に設定されるクロック周期の半分に相当し得る。時間長Ｔｓは、スレーブデバイス１０３によるクロックストレッチのあり得る最大の時間長に相当し得る。Ｔｍ及びＴｓの値は、マスタデバイス１０２及びスレーブデバイス１０３の仕様並びにこれらデバイス上で稼働するソフトウェアの仕様に基づいて予め計算され、ＳＣＬ処理部１３３の内部メモリにより記憶され得る。

【0041】

Ｓ４０７の結果、マスタ側ＳＣＬ１０６及びスレーブ側ＳＣＬ１０７は、時間長ＴにわたってLowに駆動される。図５には、時刻Ｔ_３２からＴ_３５までマスタ側及びスレーブ側のクロック信号の論理値がLowに維持される様子が示されている。時刻Ｔ_３２から時間長Ｔｍが経過した時刻Ｔ_３３において、マスタデバイス１０２はマスタ側ＳＣＬ１０６の開放を試みるものの、マスタ側ＳＣＬ１０６の論理値がＩＯバッファ１３１によりLowに固定されている。そのため、マスタデバイス１０２は、スレーブデバイス１０３によりクロックストレッチが行われていると判断し、クロックを進行させない。その間、スレーブデバイス１０３は、データ信号の処理を継続しており、クロックストレッチを行っている可能性がある。しかし、スレーブデバイス１０３によるデータ信号の処理は遅くとも時刻Ｔ_３２から時間長Ｔｓが経過した時刻Ｔ_３４において終了する。

【0042】

そして、時間長Ｔが経過すると、図４の処理はＳ４０１へ戻る。ＳＣＬ処理部１３３は、ＩＯバッファ１３１及び１３２へLowを示す制御信号を出力し、マスタ側ＳＣＬ１０６及びスレーブ側ＳＣＬ１０７上のクロック信号の論理値はHighへ戻る（図５の時刻Ｔ_３５）。この時点で、マスタ側及びスレーブ側のクロック信号の入出力は再び有効化される。

【0043】

図５のマスタ側ＳＣＬ１０６の波形とスレーブ側ＳＣＬ１０７の波形とを比較すると、これら波形は略同一となっており、時間長Ｔｓを上回る期間にわたってクロック信号がLowを示している。そのため、スレーブデバイス１０３の十分な信号処理時間が確保されており、スレーブデバイス１０３がクロックストレッチを行うケースに類似するクロックの進行が実現されていることが理解され得る。

【0044】

本実施形態のように、再プログラム可能な論理デバイスとして基盤上のデバイス間のバススイッチを実装することで、基盤を製造した後でさえも、デバイスにおける端子の割当て及びデバイス間の接続関係を柔軟に変更することが可能である。このことは、製品開発の期間の短縮や、設計、開発及び試験に伴うコストの低減といった利点をももたらす。

【0045】

なお、本実施形態では、マスタデバイス１０２とスレーブデバイス１０３とがＩ２Ｃ通信方式に従って双方向通信を行う例を主に説明したが、本実施形態は、クロックストレッチの仕組みを有する任意の通信方式に適用可能である。マスタデバイス１０２及びスレーブデバイス１０３は、ＣＰＵに限定されず、クロックストレッチの仕組みを有する通信方式に従って通信可能な任意の種類のデバイスであってよい。バススイッチは、ＦＰＧＡの代わりに、ＰＡＬ（Programmable Array Logic）又はＣＰＬＤ（Complex Programmable Logic Device）といった他の種類の論理デバイスとして実装されてもよい。クロックストレッチは、スレーブ側ではなくマスタ側の信号処理時間を確保するために、マスタデバイスにより行われてもよい。

【0046】

＜＜２．第２の実施形態＞＞
第１の実施形態では、マスタデバイス１０２から出力されるクロック信号の論理値がLowに変化する都度、即ち全てのビットで、ＦＰＧＡ１０１が時間長Ｔにわたってクロックバス上の論理値をLowに維持する。この場合、本来は例えば１０ビットの信号が送受信された後に１回だけクロックストレッチを行うことで十分だと仮定すると、｛Ｔ－ｍａｘ（Ｔｍ，Ｔｓ）｝の９倍に達する通信時間の遅延が生じることになる。概して、Ｉ２Ｃ通信を行うデバイスのほとんどは、確認応答が送信されるタイミングでのみクロックストレッチを行う。そして、Ｉ２Ｃ通信では、確認応答（ＡＣＫ）ビットは、スタートコンディション１ビットの後、情報ビット（又は、スレーブアドレス＋Ｒ／Ｗ要求）８ビットが送受信されるごとに１度送信される。そこで、本節で説明する第２の実施形態では、全てのクロックではなく、計測されるクロック数が所定の値に達した場合にのみ、クロックバス上の論理値をLowに維持するものとする。それにより、通信時間の遅延を短縮することが可能である。

【0047】

第２の実施形態に係るバススイッチの構成は、図１を用いて説明したＦＰＧＡ１０１の構成と同様であってよい。また、ＦＰＧＡ１０１における信号処理は、ＳＣＬ処理部１３３により行われるクロック信号中継処理の内容を除いて、第１の実施形態と同様であってよい。そこで、ここではクロック信号中継処理の内容に焦点を当てて説明する。

【0048】

本実施形態において、ＦＰＧＡ１０１のＳＣＬバススイッチ１２１のＳＣＬ処理部１３３は、マスタデバイス１０２からＩＯバッファ１３１を介して入力されるクロック信号のクロック数を計測する。そして、ＳＣＬ処理部１３３は、計測したクロック数が所定の基準値Ｎに達した場合に、マスタ側ＳＣＬ１０６上のクロック信号及びスレーブ側ＳＣＬ１０７上のクロック信号の双方の論理値を時間長ＴにわたりLowに維持する。ここでの所定の値は、例えば、スタートコンディション１ビットを除いてＮ＝９（スタートコンディションを含める場合には、初回のみＮ＝１０）であってよい。

【0049】

図６は、本実施形態に係るＳＣＬ処理部１３３により行われるクロック信号中継処理の流れの一例を示すフローチャートである。このクロック信号中継処理は、例えば、何らかのハードウェア記述言語（ＨＤＬ）を用いて記述され、ＦＰＧＡ１０１の論理的な機能として構成され得る。図７は、図６に示したクロック信号中継処理に従って生じ得るクロック信号の論理値の変化を時系列で示すタイミングチャートである。

【0050】

まず、Ｓ６００で、ＳＣＬ処理部１３３は、内部変数であるクロック信号のカウンタ値をゼロに初期化する。次いで、Ｓ６０１で、ＳＣＬ処理部１３３は、ＩＯバッファ１３１及び１３２へLowを示す制御信号を出力することにより、マスタ側及びスレーブ側の双方のクロック信号の入出力を有効化する。ＩＯバッファ１３１からの信号入力の論理値は、マスタ側ＳＣＬ１０６の論理値と同一のHighとなる。同様に、ＩＯバッファ１３２からの信号入力の論理値は、スレーブ側ＳＣＬ１０７の論理値と同一のHighとなる（図７の時刻Ｔ_４１まで）。

【0051】

次いで、Ｓ６０３で、ＳＣＬ処理部１３３は、マスタデバイス１０２からのクロック信号、即ちＩＯバッファ１３１からの入力の論理値を監視する。マスタ側のクロック信号の論理値がHighからLowへ変化した場合には、処理はＳ６０５へ進む（図７の時刻Ｔ_４１）。

【0052】

マスタ側のクロック信号の論理値がHighからLowへ変化した場合、Ｓ６０５で、ＳＣＬ処理部１３３は、カウンタ値をインクリメントする。その後の処理は、Ｓ６０７で、カウンタ値が上述した所定の値Ｎに到達したか否かに依存して分岐する。カウンタ値がＮに到達していない場合、処理はＳ６０９へ進む。一方、カウンタ値がＮに到達した場合、処理はＳ６１３へ進む。

【0053】

カウンタ値がＮに到達していない場合、Ｓ６０９で、ＳＣＬ処理部１３３は、ＩＯバッファ１３２へHighを示す制御信号を出力することにより、スレーブ側ＳＣＬ１０７をLowに駆動する。次いで、Ｓ６１１で、ＳＣＬ処理部１３３は、マスタデバイス１０２からのクロック信号、即ちＩＯバッファ１３１からの入力の論理値を監視する。マスタ側のクロック信号の論理値がLowからHighへ変化した場合には（図７の時刻Ｔ_４２）、処理はＳ６０１へ戻る。ＳＣＬ処理部１３３は、ＩＯバッファ１３２へLowを示す制御信号を出力することにより、スレーブ側ＳＣＬ１０７の論理値をHighへ戻す。このようなマスタ側からスレーブ側へのクロック信号の中継は、カウンタ値がＮに到達する直前まで反復され得る（図７の時刻Ｔ_４１からＴ_４３）。

【0054】

Ｓ６０７で、クロック信号のＮ回目の立ち下がり（図７の時刻Ｔ_４４）に応じてカウンタ値がＮに到達した場合、Ｓ６１３で、ＳＣＬ処理部１３３は、ＩＯバッファ１３１及びＩＯバッファ１３２へ、Highを示す制御信号を並列して出力する。それにより、マスタ側ＳＣＬ１０６及びスレーブ側ＳＣＬ１０７は共にLowに駆動される（図７の時刻Ｔ_４５）。

【0055】

その後、Ｓ６１５で、ＳＣＬ処理部１３３は、時間長Ｔにわたり、ＩＯバッファ１３１及びＩＯバッファ１３２への制御信号をHighのままとすることにより、マスタ側ＳＣＬ１０６及びスレーブ側ＳＣＬ１０７上のクロック信号の論理値をLowに維持する。時間長Ｔは、第１の実施形態と同様、時間長Ｔｍ及び時間長Ｔｓのいずれよりも長いという式（１）の条件を満たす、予め決定される長さである。

【0056】

Ｓ６１５の結果、マスタ側ＳＣＬ１０６及びスレーブ側ＳＣＬ１０７は、時間長ＴにわたってLowに駆動される。図７には、時刻Ｔ_４５からＴ_４６までマスタ側及びスレーブ側のクロック信号の論理値がLowに維持される様子が示されている。この間、マスタデバイス１０２は、スレーブデバイス１０３によりクロックストレッチが行われていると判断し、クロックを進行させない。スレーブデバイス１０３によるデータ信号の処理は遅くともこの間に終了する。

【0057】

そして、時間長Ｔが経過すると、図６の処理はＳ６００へ戻る。ＳＣＬ処理部１３３は、カウンタ値を初期化した後に、マスタ側及びスレーブ側のクロック信号の入出力を再び有効化する。

【0058】

図７のマスタ側ＳＣＬ１０６の波形とスレーブ側ＳＣＬ１０７の波形とを比較すると、これら波形は略同一となっている。クロック信号は、通常のＩ２Ｃ通信において確認応答が送信されるタイミングでのみ、時間長Ｔｓを上回る期間にわたってLowを示している。即ち、スレーブデバイス１０３の十分な信号処理時間は依然として確保されており、それと共に、通信時間の遅延が第１の実施形態と比較して短縮されていることが理解され得る。

【0059】

＜＜３．応用例＞＞
上述した制約条件の式（１）は、時間長Ｔの下限を規定する一方で、時間長Ｔの上限を規定しない。しかし、時間長Ｔが長ければ通信時間の遅延が増大することから、時間長Ｔが長過ぎることも実用面で不利である。そこで、本節では、上述したバススイッチの１つの応用例として、通信時間に制約を有する用途を扱う。そうした用途の一例は、画像形成装置（例えば、複合機、コピー機又はプリンタ）における用紙の搬送である。一般的な画像形成装置は、搬送路に沿って用紙を搬送するための複数のモータ（搬送手段）を有し、それらモータを適切なタイミングで駆動することで複数の用紙を順に搬送しながら、各用紙に画像を形成する。モータの制御が適切なタイミングから遅れると、用紙の搬送が滞り、いわゆるジャムが発生する。モータの制御タイミングを適切に設計するためには、用紙搬送シミュレータによって用紙の搬送をシミュレートして制御タイミングの妥当性を検証することが効果的である。そこで、本開示に係る技術の一応用例として、用紙搬送シミュレータを上述したバススイッチを用いて構成することとする。

【0060】

図８は、一応用例に係るシミュレーション装置８００の構成の一例を示すブロック図である。図９は、図８の応用例においてシミュレートされる用紙搬送路９０１について説明するための説明図である。図８に示したシミュレーション装置８００は、ＦＰＧＡ８０１、第１プロセッサ８０２及び第２プロセッサ８０３を備える。用紙搬送路９０１は、上流から下流に向けて、第１モータ９０５、第１センサ９０９、第２モータ９１５及び第２センサ９１９と共に構成される。第１モータ９０５は、搬送路９０１に沿って用紙を搬送する搬送手段である。第１センサ９０９は、第１モータ９０５と第２モータ９１５との間に位置し、そのセンサ位置に用紙が到達したことを検知する検知手段である。第２モータ９１５は、第１モータ９０５の下流で、搬送路９０１に沿って用紙を搬送する搬送手段である。第２センサ９１９は、第２モータ９１５の下流に位置し、そのセンサ位置に用紙が到達したことを検知する検知手段である。

【0061】

シミュレーション装置８００の第１プロセッサ８０２は、第１モータ９０５の制御をシミュレートするプロセッサ（例えば、ＣＰＵ）である。第２プロセッサ８０３は、第２モータ９１５の制御をシミュレートするプロセッサ（例えば、ＣＰＵ）である。第１プロセッサ８０２及び第２プロセッサ８０３は、実際にモータを制御するコントローラと同様に構成されてよい。第１プロセッサ８０２は、Ｉ２Ｃ通信のマスタとして動作し得る。第１プロセッサ８０２は、第２プロセッサ８０３との通信のためにクロック信号をクロックバスへ出力する。第２プロセッサ８０３は、Ｉ２Ｃ通信のスレーブとして動作し得る。第２プロセッサ８０３は、クロックバスから入力されるクロック信号に従って、データバスから入力されるデータ信号を取得し又はデータバスへデータ信号を出力する。

【0062】

ＦＰＧＡ８０１は、モータモデル８０５、用紙モデル８０７、センサモデル８０９、モータモデル８１５、センサモデル８１９、ＳＣＬバススイッチ８２１及びＳＤＡバススイッチ１２２を含む。モータモデル８０５は、第１プロセッサ８０２による制御に従って、第１モータ９０５の動作をシミュレートする仮想的なモデルである。用紙モデル８０７は、モータモデル８０５及びモータモデル８１５により算出される搬送量に従って搬送方向に沿った用紙の動きをシミュレートする仮想的なモデルである。センサモデル８０９は、第１センサ９０９の動作をシミュレートする仮想的なモデルである。モータモデル８１５は、第２プロセッサ８０３による制御に従って、第２モータ９１５の動作をシミュレートする仮想的なモデルである。センサモデル８１９は、第２センサ９１９の動作をシミュレートする仮想的なモデルである。ＳＣＬバススイッチ８２１は、時間長Ｔが追加的な制約条件を満たすように設定されることを除いて、第１又は第２の実施形態に係るＦＰＧＡ１０１のＳＣＬバススイッチ１２１と同様の構成を有する。ＳＤＡバススイッチ１２２は、第１又は第２の実施形態に係るＦＰＧＡ１０１のＳＤＡバススイッチ１２２と同様の構成を有する。

【0063】

用紙搬送のシミュレーションにおいて、第１プロセッサ８０２は、ＦＰＧＡ８０１へモータ駆動信号８０４を出力してモータモデル８０５を仮想的に回転させる。モータモデル８０５は、モータ駆動信号８０４に基づいて用紙搬送量を算出し、算出した用紙搬送量を用紙モデル８０７へ出力する。用紙モデル８０７は、モータモデル８０５から入力された用紙搬送量に基づいて、搬送路９０１上の用紙の仮想的な位置を表す用紙位置を算出し、算出した用紙位置をセンサモデル８０９へ出力する。センサモデル８０９は、用紙が所定の位置に到達したか否かを判定し、その判定結果を示す用紙有無信号８１０を第１プロセッサ８０２へ出力する。第１プロセッサ８０２は、センサモデル８０９により用紙が所定の位置に到達したことが検知されると、Ｉ２Ｃ通信で第２プロセッサ８０３へ後続のモータの駆動を指示する。第２プロセッサ８０３は、ＦＰＧＡ８０１へモータ駆動信号８１４を出力してモータモデル８１５を仮想的に回転させる。モータモデル８１５は、モータ駆動信号８１４に基づいて用紙搬送量を算出し、算出した用紙搬送量を用紙モデル８０７へ出力する。用紙モデル８０７は、モータモデル８１５から入力された用紙搬送量に基づいて、搬送路９０１上の用紙の仮想的な位置を表す用紙位置を算出し、算出した用紙位置をセンサモデル８１９へ出力する。センサモデル８１９は、用紙が所定の位置に到達したか否かを判定し、その判定結果を示す用紙有無信号８２０を第２プロセッサ８０３へ出力する。第２プロセッサ８０３は、用紙の後端が第２モータ９１５を通過するまで第２モータ９１５の仮想的な回転駆動を継続し、その後回転駆動を停止する。それにより、用紙搬送のシミュレーションは終了する。

【0064】

上述した搬送制御において、モータモデル８１５によりモデル化された第２モータ９１５に用紙が到達する時点よりも早くモータモデル８１５を仮想的に回転させることにより、搬送路９０１上でジャムを発生させることなく用紙を円滑に搬送することができる。本応用例では、第１プロセッサ８０２及び第２プロセッサ８０３の間のデータ通信機会ごとに通信時間に制約を設けるものとする。一例として、Ｉ２Ｃ通信に１回失敗するだけではジャムは発生しないが、２回連続して失敗するとジャムが発生するものと仮定する。この仮定の下で、ＳＣＬバススイッチ８２１がクロックバス上の信号の状態を特定の論理値に維持する時間長Ｔは、上述した式（１）に加えて、次の式（２）を満たすものとする：

Ｔ_{ｄｅｌａｙ}＞｛Ｔ－ｍａｘ（Ｔｍ，Ｔｓ）｝×Ｃ_ｎｕｍ （２）

【0065】

式（２）において、Ｃ_ｎｕｍは、１回のデータ通信機会における疑似的なクロックストレッチの回数を表す。第１の実施形態のように、各クロックについて時間長Ｔにわたってクロックバス上の信号の状態がLowに維持される（即ち、疑似的なクロックストレッチが行われる）場合には、Ｃ_ｎｕｍは、１回のデータ通信機会に費やされるクロックの総数に相当し得る。Ｔ_{ｄｅｌａｙ}は、１回のＩ２Ｃ通信の再試行に要する遅延時間を表す。時間長Ｔを式（２）により表される制約を超えない程度に短い時間長として予め設定しておくことで、Ｉ２Ｃ通信に２回連続して失敗しない限り、搬送路９０１上にジャムを発生させることなく用紙を円滑に搬送することが可能である。なお、上述した例に限定されず、Ｉ２Ｃ通信の２回以上の再試行を許容するような制約条件が時間長Ｔに課されてもよい。

【0066】

＜＜４．まとめ＞＞
ここまで、図１～図９を用いて、本開示のいくつかの実施形態及び応用例について詳細に説明した。上述した実施形態では、２つのデバイス間でクロック信号及びデータ信号を中継するバススイッチにおいて、第１デバイスと接続される第１クロックバス上のクロック信号の論理値が第２デバイスと接続される第２クロックバス上のクロック信号に反映される。また、上記第１デバイスと接続される第１データバス上のデータ信号及び上記第２デバイスと接続される第２データバス上のデータ信号のうち先に論理値が変化した一方のデータバス上のデータ信号の論理値が他方のデータバス上のデータ信号に反映される。そして、上記第１クロックバス上のクロック信号の論理値が第１の値から第２の値へ変化した場合に、上記第１クロックバス上のクロック信号及び上記第２クロックバス上のクロック信号の双方の論理値が、ある時間長Ｔにわたり上記第２の値に維持される。したがって、これら２つのデバイスの間で双方向でデータ信号を通信することを可能にしつつ、クロックの進行を遅延させて各デバイスにおける十分な信号処理時間を確保することができる。また、２つのデバイス間に介在する上記バススイッチが信号処理によってクロック信号及びデータ信号を中継するため、上記バススイッチを例えばＦＰＧＡのような再プログラム可能な論理デバイスとして実装することができる。したがって、上記第１デバイスおよび上記第２デバイスを搭載した基盤を製造した後でさえも、各デバイスにおける端子の割当て及びデバイス間の接続関係を柔軟に変更することが可能となる。このことは、製品開発の期間の短縮や、設計、開発及び試験に伴うコストの低減といった利点をももたらす。また、上記時間長Ｔは、上記第１デバイスがクロック信号の論理値を上記第２の値に維持する最大時間長Ｔｍ及び上記第２デバイスがクロック信号の論理値を上記第２の値に維持する最大時間長Ｔｓのいずれよりも長い時間長として予め設定され得る。この場合、上記第１デバイス及び上記第２デバイスが信号処理に費やす時間の経過よりも早くクロックが進行することが確実に防止され得る。

【0067】

一例として、上記第１デバイスは、上記第２デバイスとの通信のためにクロック信号を上記第１クロックバスへ出力するマスタデバイスである。上記第２デバイスは、上記第２クロックバスから入力されるクロック信号に従って、上記第２データバスから入力されるデータ信号を取得し又は上記第２データバスへデータ信号を出力するスレーブデバイスである。この場合、基本的にはマスタデバイスから供給されるクロックに従って双方向でデータを通信しながら、マスタデバイス及びスレーブデバイスにとって必要な信号処理時間を確保することができる。

【0068】

スレーブデバイスである上記第２デバイスは、クロックの進行を遅延させてデータ信号を処理する時間を確保するために、上記第２クロックバス上のクロック信号の論理値を上記第２の値に維持し得る。即ち、上記第２デバイスは、マスタデバイスにより管理されるクロックの進行をクロックストレッチにより遅延させようとするスレーブデバイスであり得る。このクロックストレッチによる上記第２デバイス側のクロックバスの論理値は、実際には上記第１デバイスにより感知されないものの、上述した実施形態によれば、クロックストレッチが持続している期間中はクロックは進行しない。よって、同期的な通信方式におけるクロックストレッチの仕組みに支障を生じさせることなく、双方向通信を円滑に遂行することが可能である。例えば、上記第１データバス及び上記第２データバスは、Ｉ２Ｃ通信方式におけるシリアルデータバスであり、上記第１クロックバス及び上記第２クロックバスは、Ｉ２Ｃ通信方式におけるシリアルクロックバスであり得る。即ち、本開示に係る技術は、Ｉ２Ｃ通信方式で相互に通信する２つ以上のデバイスの間のバスを、Ｉ２Ｃ通信方式のクロックストレッチの仕組みを阻害しない形で、例えばＦＰＧＡのような再プログラム可能な論理デバイスとして実装することを可能にする。

【0069】

ある実施形態では、上記第１クロックバス上のクロック数が所定の値に達した場合に、記第１クロックバス上のクロック信号及び上記第２クロックバス上のクロック信号の双方の論理値が上記時間長Ｔにわたり上記第２の値に維持され得る。この場合、通信時間の遅延を必要十分な程度に抑制しながら、各デバイスにおける十分な信号処理時間を確保することができる。

【0070】

一例として、上記時間長Ｔは、上記第１デバイスと上記第２デバイスとの間のデータ通信機会ごとの通信時間の制約を超えない程度に短い時間長として予め設定され得る。この場合、上記バススイッチを、上記第１デバイスと上記第２デバイスとの間の通信に依拠して駆動される装置（例えば、画像形成装置）に取り入れつつ、時間の制約の下で装置を適切な速度で駆動することが可能である。

【0071】

＜＜５．その他の実施形態＞＞
発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。

【符号の説明】

【0072】

１０１：ＦＰＧＡ（バススイッチ）、１０２：マスタデバイス（第１デバイス）、１０３：スレーブデバイス（第２デバイス）、１０６：マスタ側ＳＣＬ（第１クロックバス）、１０７：スレーブ側ＳＣＬ（第２クロックバス）、１１０：マスタ側ＳＤＡ（第１データバス）、１１１：スレーブ側ＳＤＡ（第２データバス）、１３３：ＳＣＬ処理部（第２信号処理手段）、１４３：ＳＤＡ処理部（第１信号処理手段）、８００：シミュレーション装置、８０１：第１プロセッサ、８０２：第２プロセッサ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】