特許 7557446 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-18

(45)【発行日】2024-09-27

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/739 20060101AFI20240919BHJP

   H01L 29/78 20060101ALI20240919BHJP

   H01L 29/06 20060101ALI20240919BHJP

   H01L 29/861 20060101ALI20240919BHJP

   H01L 29/868 20060101ALI20240919BHJP

【ＦＩ】

H01L29/78 655F

H01L29/78 653A

H01L29/78 652P

H01L29/06 301F

H01L29/06 301V

H01L29/06 301G

H01L29/78 652Q

H01L29/78 652K

H01L29/06 301R

H01L29/78 652M

H01L29/91 L

H01L29/91 D

H01L29/78 657D

H01L29/78 652N

H01L29/78 655D

【請求項の数】 8

(21)【出願番号】P 2021153420

(22)【出願日】2021-09-21

(65)【公開番号】P2023045165

(43)【公開日】2023-04-03

【審査請求日】2023-09-13

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110004026

【氏名又は名称】弁理士法人ｉＸ

(72)【発明者】

【氏名】松下 憲一

【審査官】杉山 芳弘

(56)【参考文献】

【文献】米国特許出願公開第２０１１／０１９８６０５（ＵＳ，Ａ１）

【文献】特開２０１７－１４７４３１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第２導電形の第３半導体層と、を含む半導体部と、
前記半導体部の裏面上に設けられる第１電極と、
前記半導体部の表面上に設けられる第２電極と、
前記第１電極と前記第２電極との間に設けられ、前記第２電極に電気的に接続され、前記半導体部の前記表面側から前記半導体部中に延在した第３電極と、
前記第３電極と前記半導体部との間に設けられ、前記第３電極を前記半導体部から電気的に絶縁する第１絶縁膜と、
前記半導体部の前記表面上に設けられ、前記第２電極から離間した第４電極と、
を備え、
前記半導体部は、活性領域と、前記裏面に平行な平面内において前記活性領域を囲む終端領域と、を含み、前記第２電極は、前記活性領域上に設けられ、
前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第２電極に電気的に接続され、前記第３半導体層は、前記半導体部の前記表面側に設けられ、前記活性領域と前記終端領域との境界に沿って前記第２半導体層を囲み、前記第２半導体層から離間するように設けられ、
前記第３電極は、前記半導体部の前記表面側から前記第１半導体層中に延在し、前記第１絶縁膜を介して、前記第２半導体層に向き合い、前記半導体部の表面に沿って、前記第３半導体層中に延在するように設けられ、
前記第４電極は、前記第３半導体層上に設けられ、前記第３半導体層に電気的に接続され、前記第３電極の前記第３半導体層中に延在した部分に電気的に接続され、
前記第３半導体層は、前記第３電極および前記第４電極を介して、前記第２電極に電気的に接続された半導体装置。

【請求項2】

前記第２電極と前記第３電極との間に設けられた第２絶縁膜をさらに備え、
前記第３電極は、前記第２絶縁膜に設けられたコンタクトホールを介して、前記第２電極に電気的に絶縁される請求項１記載の半導体装置。

【請求項3】

前記第２絶縁膜は、前記半導体部と前記第４電極との間に延在し、
前記第３半導体層および前記第３電極は、前記第２絶縁膜に設けられた別のコンタクトホールを介して、それぞれ、前記第４電極に電気的に絶縁される請求項２記載の半導体装置。

【請求項4】

前記第１電極と前記第２電極との間に設けられ、前記半導体部の前記表面側の別のトレンチの内部に配置された制御電極と、
前記制御電極と前記半導体部との間に設けられる第３絶縁膜と、
をさらに備え、
前記第２半導体層は、前記第３絶縁膜を介して、前記制御電極と向き合い、
前記第２絶縁膜は、前記第２電極と前記制御電極との間に延在し、前記制御電極を前記第２電極から電気的に絶縁し、
前記半導体部は、前記第１導電形の第４半導体層をさらに含み、
前記第４半導体層は、前記第２半導体層と前記第２電極との間に部分的に設けられ、前記第３絶縁膜に接し、前記第２電極に電気的に接続される請求項２または３に記載の半導体装置。

【請求項5】

前記半導体部のトレンチの内部に設けられ、前記第３電極と前記第２電極との間に配置された制御電極と、
前記制御電極と前記半導体部との間に設けられる第３絶縁膜と、
前記制御電極と前記第３電極との間に設けられる第４絶縁膜と、
をさらに備え、
前記第２半導体層は、前記第３絶縁膜を介して、前記制御電極と向き合い、
前記第２絶縁膜は、前記第２電極と前記制御電極との間に延在し、前記制御電極を前記第２電極から電気的に絶縁し、
前記半導体部は、前記第１導電形の第４半導体層をさらに含み、
前記第４半導体層は、前記第２半導体層と前記第２電極との間に部分的に設けられ、前記第３絶縁膜に接し、前記第２電極に電気的に接続される請求項２または３に記載の半導体装置。

【請求項6】

前記半導体部は、前記第１半導体層と前記第１電極との間に設けられる前記第２導電形の第５半導体層をさらに含む、請求項２乃至５のいずれか１つに記載の半導体装置。

【請求項7】

前記第３半導体層は、前記活性領域と前記終端領域との前記境界に沿って並ぶ複数の第１部分と、隣り合う２つの第１部分との間に設けられた第２部分とを有し、
前記第２部分は、前記第１部分における第２導電形不純物の濃度よりも低濃度の第２導電形不純物を含む請求項１乃至６のいずれか１つに記載の半導体装置。

【請求項8】

前記第２半導体層は、前記半導体部の前記表面に平行な平面視において、四角形の外縁を有し、
前記第２半導体層の前記外縁の角から前記第３半導体層に至る第１距離は、前記第２半導体層の前記外縁の辺から前記第３半導体層に至る第２距離よりも短い請求項１乃至７のいずれか１つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体装置に関する。

【背景技術】

【0002】

電力変換器等に用いられる半導体装置には、高い信頼性が要求される。例えば、高電圧、高電流に対する破壊耐量が大きいことが重要である。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０２０－４７６８２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態は、信頼性を向上させた半導体装置を提供する。

【課題を解決するための手段】

【0005】

実施形態に係る半導体装置は、半導体部と、第１電極と、第２電極と、第３電極と、第１絶縁膜と、第４電極と、を備える。前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第２導電形の第３半導体層と、を含む。前記第１電極は、前記半導体部の裏面上に設けられ、前記第２電極は、前記半導体部の表面上に設けられる。前記第３電極は、前記第１電極と前記第２電極との間に設けられ、前記第２電極に電気的に接続され、前記半導体部の前記表面側から前記半導体部中に延在する。前記第１絶縁膜は、前記第３電極と前記半導体部との間に設けられ、前記第３電極を前記半導体部から電気的に絶縁する。前記第４電極は、前記半導体部の前記表面上に設けられ、前記第２電極から離間する。前記半導体部は、活性領域と、前記裏面に平行な平面内において前記活性領域を囲む終端領域と、を含み、前記第２電極は、前記活性領域上に設けられる。前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第２電極に電気的に接続される。前記第３半導体層は、前記半導体部の前記表面側に設けられ、前記活性領域と前記終端領域との境界に沿って前記第２半導体層を囲み、前記第２半導体層から離間するように設けられる。前記第３電極は、前記半導体部の前記表面側から前記第１半導体層中に延在し、前記第１絶縁膜を介して、前記第２半導体層に向き合い、前記半導体部の表面に沿って、前記第３半導体層中に延在するように設けられる。前記第４電極は、前記第３半導体層上に設けられ、前記第３半導体層に電気的に接続され、前記第３電極の前記第３半導体中に延在した部分に電気的に接続される。前記第３半導体層は、前記第３電極および前記第４電極を介して、前記第２電極に電気的に接続される。

【図面の簡単な説明】

【0006】

【図1】実施形態に係る半導体装置を示す模式断面図である。

【図2】実施形態に係る半導体装置を示す別の模式断面図である。

【図3】実施形態に係る半導体装置を示す模式平面図である。

【図4】実施形態に係る半導体装置の第１の特性を示す模式図である。

【図5】実施形態に係る半導体装置の第２の特性を示すグラフである。

【図6】実施形態に係る半導体装置の第３の特性を示す模式図である。

【図7】実施形態に係る半導体装置の第４の特性を示す模式図である。

【図8】実施形態に係る半導体装置の第５の特性を示す模式図である。

【図9】実施形態の第１変形例に係る半導体装置を示す模式図である。

【図10】実施形態の第２変形例に係る半導体装置を示す模式平面図である。

【図11】実施形態の第３変形例に係る半導体装置を示す模式断面図である。

【図12】実施形態の第４変形例に係る半導体装置を示す模式断面図である。

【図13】実施形態の第５変形例に係る半導体装置を示す模式断面図である。

【図14】実施形態の第６変形例に係る半導体装置を示す模式断面図である。

【発明を実施するための形態】

【0007】

以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。

【0008】

さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。

【0009】

図１は、実施形態に係る半導体装置１を示す模式断面図である。
図２（ａ）～（ｃ）は、実施形態に係る半導体装置１を示す別の模式断面図である。図２（ａ）は、図１中に示すＡ－Ａ線に沿った断面図である。図２（ｂ）は、図１中に示すＢ－Ｂ線に沿った断面図である。図２（ｃ）は、図１中に示すＣ－Ｃ線に沿った断面図である。

【0010】

半導体装置１は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。半導体装置１は、活性領域ＡＲと、終端領域ＴＲと、を含む。図１は、活性領域ＡＲを示す断面図である。図２（ａ）～（ｃ）は、終端領域ＴＲを示す断面図である。

【0011】

図１に示すように、半導体装置１は、半導体部１０と、第１電極２０と、第２電極３０と、第３電極４０、制御電極５０と、を含む。半導体部１０は、表面１０Ｆと、その反対側の裏面１０Ｂを有する。半導体部１０は、例えば、シリコンである。第１電極２０は、半導体部１０の裏面上に設けられる。第２電極３０は、半導体部１０の表面上に設けられる。第１電極２０は、例えば、コレクタ電極である。第２電極３０は、例えば、エミッタ電極である。

【0012】

第３電極４０は、第１電極２０と第２電極３０との間に設けられる。第３電極４０は、半導体部１０の表面側に設けられたトレンチＴＧ１の内部に配置される。第３電極４０は、第１絶縁膜４３により半導体部１０から電気的に絶縁される。また、第２電極３０と第３電極４０との間には、第２絶縁膜４５が設けられる。第２絶縁膜４５は、例えば、層間絶縁膜である。第１絶縁膜４３および第２絶縁膜４５は、例えば、シリコン酸化膜である。

【0013】

制御電極５０は、第１電極２０と第２電極３０との間に設けられる。制御電極５０は、半導体部１０の表面側に設けられたトレンチＴＧ２の内部に配置される。制御電極５０は、第３絶縁膜５３により半導体部１０から電気的に絶縁される。また、制御電極５０は、第２絶縁膜４５により第２電極３０から電気的に絶縁される。第３絶縁膜５３は、例えば、ゲート絶縁膜である。第３絶縁膜５３は、例えば、シリコン酸化膜である。

【0014】

図１および図２（ａ）～（ｃ）に示すように、半導体部１０は、例えば、第１導電形の第１半導体層１１と、第２導電形の第２半導体層１３と、第２導電形の第３半導体層１５と、第１導電形の第４半導体層１７と、第２導電形の第５半導体層１９と、第１導電形の第６半導体層２１と、を含む。以下、第１導電形をｎ形、第２導電形をｐ形として説明する。

【0015】

第１半導体層１１は、第１電極２０と第２電極３０との間に延在する。第１半導体層１１は、例えば、ｎ形ベース層である。第３電極４０および制御電極５０は、半導体部１０の表面側から第１半導体層１１中に延在する。

【0016】

第２半導体層１３は、第１半導体層１１と第２電極３０との間に設けられる。第２半導体層１３は、例えば、ｐ形ベース層である。第２半導体層１３は、第１絶縁膜４３を介して、第３電極４０に向き合うように設けられる。また、第２半導体層１３は、第３絶縁膜５３を介して、制御電極５０に向き合うように設けられる。

【0017】

第３半導体層１５は、半導体部１０の表面側において、活性領域ＡＲと終端領域ＴＲとの境界に設けられる。第３半導体層１５は、例えば、ｐ形ガードリングである。第３半導体層１５は、第２半導体層１３から離間するように設けられる。

【0018】

第４半導体層１７は、第２半導体層１３と第２電極３０との間に部分的に設けられる。第４半導体層１７は、例えば、ｎ形エミッタ層である。第４半導体層１７は、第３絶縁膜５３に接するように設けられる。第２電極３０は、第２半導体層１３および第４半導体層１７に電気的に接続される。

【0019】

第５半導体層１９は、第１半導体層１１と第１電極２０との間に設けられる。第５半導体層１９は、例えば、ｐ形コレクタ層である。第１電極２０は、第５半導体層１９に電気的に接続される。

【0020】

第６半導体層２１は、第１半導体層１１と第５半導体層１９との間に設けられる。第６半導体層２１は、第１半導体層１１の第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含む。第６半導体層２１は、例えば、ｎ形バッファ層である。

【0021】

図２（ａ）～（ｃ）に示すように、半導体部１０は、終端領域ＴＲにおいて、第１導電形の第７半導体層２３と、第２導電形の第８半導体層２５と、をさらに含む。

【0022】

第７半導体層２３は、半導体部１０の表面側において、第３半導体層１５から離間した位置に設けられる。第７半導体層２３は、第１半導体層１１の第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含む。第７半導体層２３は、例えば、ｎ形ＥＱＰＲ（Equivalent Potential Ring）である。

【0023】

第８半導体層２５は、半導体部１０の表面側において、第３半導体層１５と第７半導体層２３との間に設けられる。第８半導体層２５は、第３半導体層１５および第７半導体層２３から離間した位置に設けられる。第８半導体層２５は、例えば、ｐ形ガードリングである。例えば、複数の第８半導体層２５を第３半導体層１５と第７半導体層２３との間に設けても良い。

【0024】

半導体装置１は、第４電極６０と、第５電極６５と、制御配線７０と、をさらに備える。第４電極６０および第５電極６５は、半導体部１０の終端領域ＴＲ上に設けられる。制御配線７０は、例えば、活性領域ＡＲ上に設けられる。

【0025】

第２絶縁膜４５は、活性領域ＡＲから終端領域ＴＲに延在し、半導体部１０の終端領域ＴＲの表面を覆う。第４電極６０および第５電極６５は、第２絶縁膜４５上に設けられる。制御配線７０は、第２絶縁膜４５により半導体部１０および第３電極４０から電気的に絶縁される。

【0026】

第４電極６０は、第３半導体層１５の上方に設けられる。すなわち、第３半導体層１５は、例えば、Ｚ方向において、第１半導体層１１と第４電極６０との間に設けられる。第４電極６０は、第２絶縁膜４５に設けられたコンタクトホールを介して、第３半導体層１５に電気的に接続される。第４電極６０は、例えば、フィールドプレート電極である。

【0027】

図２（ａ）に示すように、第４電極６０は、第３電極４０の端部の上方にも設けられる。第４電極６０は、第２絶縁膜４５に設けられた別のコンタクトホールを介して、第３電極４０に電気的に接続される。また、第３半導体層１５は、活性領域ＡＲにおいて、第２絶縁膜４５に設けられたコンタクトホールを介して、第２電極３０に電気的に接続される。すなわち、第３半導体層１５は、第４電極６０および第３電極４０を介して、第２電極３０に電気的に接続される。

【0028】

第５電極６５は、第２絶縁膜４５を介して、第８半導体層２５の上に設けられる。第５電極６５は、第２絶縁膜４５に設けられたコンタクトホールを介して、第８半導体層２５に電気的に接続される。第５電極６５は、複数の第８半導体層２５の上にそれぞれ設けられる。第５電極６５は、例えば、フィールドプレート電極である。

【0029】

図２（ｂ）に示すように、第３半導体層１５は、第２半導体層１３から離間して設けられる。第２半導体層１３は、第２電極３０に電気的に接続され、第２電極３０と同電位になる。一方、第３半導体層１５は、第４電極６０および第３電極４０を介して、第２電極３０に電気的に接続される。第３電極４０は、例えば、導電性のポリシリコンを用いて形成される。例えば、ポリシリコン中の不純物のドーピングレベルにより、第３電極４０の電気抵抗を制御することができる。第３半導体層１５は、所定の電気抵抗を介して、第２電極３０に電気的に接続される。

【0030】

図２（ｃ）に示すように、制御配線７０は、例えば、半導体部１０の表面側において、第２電極３０と第４電極６０との間に設けられる。制御配線７０は、第２電極３０および第４電極６０から離間して設けられる。制御配線７０は、第２絶縁膜４５に設けられたコンタクトホールを介して、制御電極５０に電気的に接続される。

【0031】

なお、上記の例において、第５半導体層１９（ｐ形コレクタ層）は、活性領域ＡＲから終端領域ＴＲに延在するように設けられるが、実施形態はこれに限定される訳ではない。例えば、第５半導体層１９が終端領域ＴＲ中に延在しない構造であっても良い。その場合、第６半導体層２１は、終端領域ＴＲにおいて第１電極２０に接続される。

【0032】

図３は、実施形態に係る半導体装置１を示す模式平面図である。図３は、半導体部１０の表面１０Ｆを表す平面図である。なお、図３では、第４半導体層１７、第１絶縁膜４３および第３絶縁膜５３を省略している。

【0033】

図３に示すように、第３半導体層１５は、第２半導体層１３を囲むように設けられる。また、第３半導体層１５と同じように、第８半導体層２５（図示しない）も第２半導体層１３を囲む。

【0034】

第３電極４０および制御電極５０は、例えば、Ｙ方向に延在する。第３電極４０および制御電極５０は、第２半導体層１３および第３半導体層１５に跨って延在する。第３電極４０および制御電極５０の両端は、それぞれ、第３半導体層１５中に位置する。

【0035】

第３半導体層１５は、第２半導体層１３から離間して設けられる。第２半導体層１３と第３半導体層１５との間には、第１半導体層１１の一部が露出される。第２半導体層１３から第３半導体層１５までの第１距離Ｌｃは、好適に設定される。

【0036】

図４（ａ）および（ｂ）は、実施形態に係る半導体装置１の第１の特性を示す模式図である。図４（ａ）は、半導体装置１の部分断面図である。図４（ｂ）は、半導体装置１のオフ時における電圧電流特性を示す。横軸は、第１電極２０と第２電極３０との間に印加される電圧Ｖｃｅである。縦軸は、第１電極２０と第２電極３０との間に流れる電流Ｉｃである。

【0037】

図４（ａ）に示すように、第４電極６０は、電気抵抗Ｒｐを介して、第２電極３０に電気的に接続される。第４電極６０は、第３電極４０を介して、第２電極３０に電気的に接続される（図２（ａ）参照）。すなわち、電気抵抗Ｒｐは、第３電極４０の電気抵抗である。また、第３半導体層１５は、第４電極６０に電気的に接続されている。言い換えれば、第３半導体層１５は、電気抵抗Ｒｐを介して、第２電極３０に電気的に接続されている。

【0038】

第２半導体層１３と第３半導体層１５との間には、第１半導体層１１の一部が延在する。第１半導体層１１は、例えば、第２半導体層１３と第３半導体層１５との間において、第２絶縁膜４５に接するように設けられる。このため、第２半導体層１３と第３半導体層１５は、半導体装置１のオフ時において、第１半導体層１１と第２絶縁膜４５との間に誘起されるｐ形反転層を介して電気的に接続される。ここでは、ｐ形反転層のチャネル抵抗をＲｃとする。

【0039】

半導体装置１のオフ時における電圧電流特性は、電気抵抗Ｒｐとチャネル抵抗Ｒｃのバランスで決まる。電気抵抗Ｒｐは、例えば、第３電極４０に用いられるポリシリコンの不純物濃度により制御される。また、チャネル抵抗Ｒｃは、第２半導体層１３から第３半導体層１５までの第１距離Ｌｃ（図３参照）により決まる。第１距離Ｌｃが長くなれば、チャネル抵抗Ｒｃは大きくなる。

【0040】

図４（ｂ）は、第１距離Ｌｃ１～Ｌｃ４をパラメータとして、半導体装置１の電流電圧特性を示している。ここで、電気抵抗Ｒｐは、１×１０^１２Ωμｍである。Ｌｃ１～Ｌｃ４は、Ｌｃ１＜Ｌｃ２＜Ｌｃ３＜Ｌｃ４の関係にある。

【0041】

図４（ｂ）に示すように、第１距離ＬｃをＬｃ１からＬｃ２に長くすると、降伏電圧ＶＢは、ＶＢ１からＶＢ２へ上昇する。さらに、第１距離ＬｃをＬｃ３、Ｌｃ４と長くすると、降伏線圧ＶＢは、ＶＢ１よりも低いＶＢ３、ＶＢ４と低下する。すなわち、第１距離Ｌｃを変化させると、終端領域ＴＲにおける電界分布が変化し、アバランシェ降伏が生じるポイントが、第３半導体層１５の外縁１５ｅから第２半導体層１３の外縁１３ｅに移ることを反映している。

【0042】

また、第１距離ＬｃをＬｃ２、Ｌｃ３およびＬｃ４とした場合、電圧Ｖｃｅが降伏電圧ＶＢ２、ＶＢ３およびＶＢ３に達した後、電流Ｉｃが増えると共に、電圧Ｖｃｅが低下する、所謂、スナップバックが生じている。このようなスナップバックが生じると、電流Ｉｃが加速的に増加し、過電流による素子破壊に至る場合がある。

【0043】

図５は、実施形態に係る半導体装置１の第２の特性を示すグラフである。図５の横軸は、第１距離Ｌｃである。縦軸は、降伏電圧ＶＢである。

【0044】

図５に示すように、電気抵抗Ｒｐが１×１０^１２Ωμｍの場合、降伏電圧ＶＢは、第１距離Ｌｃが１０μｍまで一定である。一方、Ｌｃ＝１０μｍ～１５μｍの間では、降伏電圧ＶＢは上昇する。さらに、第１距離Ｌｃが１５μｍを超えて長くなると、降伏電圧ＶＢは低下する。

【0045】

第１距離Ｌｃが１０μｍ以下では、チャネル抵抗Ｒｃが小さく、第２半導体層１３と第３半導体層１５との間の電位差が小さい。このため、第３半導体層１５の外縁１５ｅ（図４（ａ）参照）の電界が高くなり、外縁１５ｅにおいてアバランシェ降伏が生じる。第１距離Ｌｃが１５μｍを超えると、チャネル抵抗Ｒｃが大きくなり、第２半導体層１３と第３半導体層１５との間の電位差が大きくなる。このため、第２半導体層１３の外縁１３ｅにおいてアバランシェ降伏が生じるようになる。

【0046】

このように、Ｒｐ＝１×１０^１２Ωμｍとすると、アバランシェ降伏の降伏点が第３半導体層１５の外縁１５ｅから第２半導体層１３の外縁１３ｅに移る間の中間状態において、降伏電圧ＶＢが上昇する。

【0047】

一方、Ｒｐ＝１×１０^６Ωμｍの場合、降伏電圧ＶＢは、第１距離Ｌｃが２０μｍになるまで一定であり、第１距離Ｌｃが２０μｍを超えると、降伏線圧ＶＢは低下する。電気抵抗Ｒｐが小さくなると、第３半導体層１５と第２電極３０との間の電圧降下が小さくなる。このため、第１距離Ｌｃを長くしても、第３半導体層１５の外縁１５ｅ（図４（ａ）参照）の電界が高く維持される。すなわち、第３半導体層１５の外縁１５ｅにおけるアバランシェ降伏が支配的に維持される。第１距離Ｌｃが２０μｍを超えると、第２半導体層１３の外縁１３ｅ（図４（ａ）参照）において、アバランシェ降伏が生じるようになり、降伏線圧ＶＢが低下する。

【0048】

図６は、実施形態に係る半導体装置１の第３の特性を示す模式図である。図６は、Ｒｐ＝１×１０^９Ωμｍ、１×１０^６Ωμｍ、Ｌｃ＝２０μｍとした時の電圧電流特性を表している。横軸は、電圧Ｖｃｅであり、縦軸は、電流Ｉｃである。

【0049】

電気抵抗Ｒｐを１×１０^９Ωμｍとした場合、降伏電圧ＶＢ１においてアバランシェ降伏した後、電流Ｉｃの上昇と共に電圧Ｖｃｅが上昇する特性を示す。最終的に、降伏電圧ＶＢは、ＶＢ１よりも高い耐圧ＶＢｆに至る。すなわち、電気抵抗Ｒｐを１×１０^６Ωμｍと１×１０^１２Ωμｍとの間の中間の値に設定することにより、Ｒｐ＝１×１０^６Ωμｍとした時の降伏電圧ＶＢ１よりも高い降伏電圧ＶＢｆを得ることが可能となる。

【0050】

さらに、最初のアバランシェ降伏の後において、電流Ｉｃの増加と共に、電圧Ｖｃｅが上昇する特性を得ることができる。これにより、所謂、ブレイクオーバー耐量を向上させることが可能となり、例えば、スナップバックによる素子破壊を防ぐことができる。

【0051】

図７（ａ）～（ｅ）は、実施形態に係る半導体装置１の第４の特性を示す模式断面図である。図７（ａ）～（ｅ）は、Ｒｐを１×１０^９Ωμｍとして、第１距離Ｌｃを変化させた場合の電圧電流特性を表している。横軸は、電圧Ｖｃｅであり、縦軸は、電流Ｉｃである。

【0052】

図７（ａ）は、Ｌｃ＝１０μｍとした場合の電圧電流特性を表している。図７（ａ）に示すように、Ｖｃｅ＝ＶＢ１において、アバランシェ降伏する。

【0053】

図７（ｂ）に示すように、Ｌｃ＝１２．５μｍの場合、Ｖｃｅ＝ＶＢ１にてアバランシェ降伏した後、電流Ｉｃの増加と共に電圧Ｖｃｅが高くなる。降伏電圧ＶＢは、最終的にＶＢｆに至る。

【0054】

図７（ｃ）および（ｄ）に示すように、Ｌｃ＝１５μｍおよびＬｃ＝１７．５μｍの場合、Ｖｃｅ＝ＶＢｆに達した後、スナップバックが生じている。この場合、スナップバックが生じる電流Ｉｓｎｐは、図４（ｂ）に示す例よりも大きくなり、ブレイクオーバー耐量が改善される。

【0055】

図７（ｅ）に示すように、Ｌｃ＝２０μｍでも、Ｖｃｅ＝ＶＢ１にてアバランシェ降伏した後、電流Ｉｃの増加と共に電圧Ｖｃｅが高くなる特性を示す。降伏電圧ＶＢは、最終的にＶＢｆに至る。

【0056】

このように、第１距離Ｌｃは、例えば、１０μｍよりも長く、２０μｍ以下（図５参照）であることが好ましい。また、第１距離Ｌｃは、１２．５μｍ以上、２０μｍ以下であることがより好ましい。

【0057】

図８は、実施形態に係る半導体装置１の第５の特性を示す模式図である。図８は、第１距離Ｌｃを１５μｍとし、電気抵抗Ｒｐを変化させた場合の電圧電流特性を表している。横軸は、電圧Ｖｃｅであり、縦軸は、電流Ｉｃである。

【0058】

図８に示すように、Ｒｐ＝７×１０^６Ωμｍ～１×１０^１０Ωμｍの範囲において、Ｖｃｅ＝ＶＢ１でアバランシェ降伏した後、電流Ｉｃの上昇と共に電圧Ｖｃｅが上昇する特性が得られる。すなわち、電気抵抗Ｒｐは、７×１０^６Ωμｍ以上、１×１０^１０Ωμｍ以下であることが好ましい。

【0059】

図９（ａ）および（ｂ）は、実施形態の第１変形例に係る半導体装置２を示す模式図である。図９（ａ）は、半導体部１０の表面１０Ｆを表す平面図である。図９（ｂ）は、半導体装置２のオフ時における電圧電流特性を示している。なお、図９（ａ）では、第３電極４０、制御電極５０、第４半導体層１７、第１絶縁膜４３および第３絶縁膜５３を省略している。

【0060】

図９（ａ）に示すように、半導体装置２は、第２半導体層１３と第３半導体層１５との間において、第１距離Ｌｃｓおよび第２距離Ｌｃｃを有する。第２半導体層１３は、例えば、半導体部１０の表面１０Ｆ（図１参照）に平行な平面視において、四角形の形状に設けられる。第２半導体層１３を囲む第３半導体層１５も、四角形の外縁を有する。

【0061】

第１距離Ｌｃｓは、第２半導体層１３の辺から第３半導体層１５の内縁に至る距離である。第２距離Ｌｃｃは、第２半導体層１３のコーナー部から第３半導体層１５のコーナー部の内縁に至る距離である。

【0062】

第３半導体層１５のコーナー部の外縁では、例えば、オフ時に電界が集中し、終端領域ＴＲの降伏電圧ＶＢを低下させる。このため、第２距離Ｌｃｃを第１距離Ｌｃｓよりも長くすることにより、第３半導体層１５のコーナー部における降伏電圧ＶＢを大きくすることが好ましい。これにより、第３半導体層１５の外側の辺に沿って、アバランシェ降伏を生じさせることができる。

【0063】

図９（ｂ）に示す電圧電流特性では、横軸を電圧Ｖｃｅ、縦軸を電流Ｉｃとしている。図９（ｂ）に示すように、アバランシェ降伏が生じる前の電流Ｉｃは、電界集中が生じ易い第３半導体層１５のコーナー部において大きくなる。

【0064】

第３半導体層１５において、第２距離Ｌｃｃを第１距離Ｌｃｓよりも長くしたことにより、アバランシェ降伏は、第２半導体層１３がら第３半導体層１５に至る距離が第１距離Ｌｃｓとなる領域の外縁に沿って生じる。これにより、第３半導体層１５のコーナー部における電流集中を緩和し、ブレイクオーバー耐量を向上させることができる。

【0065】

図１０は、実施形態の第２変形例に係る半導体装置３を示す模式平面図である。図１０は、半導体部１０の表面１０Ｆを表す平面図である。なお、図１０では、第３電極４０、制御電極５０、第４半導体層１７、第１絶縁膜４３および第３絶縁膜５３を省略している。

【0066】

この例でも、第２半導体層１３と第３半導体層１５との間に、第１距離Ｌｃｓおよび第２距離Ｌｃｃが設けられる。また、第２半導体層１３は、半導体部１０の表面１０Ｆ（図１参照）に平行な平面視において、四角形の形状に設けられる。第２半導体層１３を囲む第３半導体層１５も、四角形の外縁を有する。

【0067】

図１０に示すように、第３半導体層１５は、複数の部分１５ａに分割される。第３半導体層１３の隣合う２つの部分１５ａの間には、接続部１５ｂが設けられる。接続部１５ｂは、複数の部分１５ａにおける第２導電形不純物の濃度よりも低濃度の第２導電形不純物を含む。

【0068】

第１距離Ｌｃｓは、第２距離Ｌｃｃよりも短い。また、第１距離Ｌｃｓは、第２半導体層１３の辺と、第３半導体層１５の複数の部分１５ａのうちの第２半導体層１３の辺に向き合う部分１５ａの内縁と、の間に設けられる。第２距離Ｌｃｃは、第２半導体層１３のコーナー部と、第３半導体層１５のコーナー部に位置する部分１５ａの内縁との間に設けられる。また、第２距離Ｌｃｃは、第２半導体層１３と、第３半導体層１５の接続部１５ｂと、の間にも設けられる。

【0069】

このように、第３半導体層１５を接続部１５ｂを介して分割することにより、オフ時における各部分１５ａの電位が相互に異なるように構成することができる。また、アバランシェ降伏は、例えば、第３半導体層１５の第１距離Ｌｃｓを有する部分１５ａの外縁において生じる。この例でも、アバランシェ降伏の降伏点を分散させることにより、電流集中を緩和し、ブレイクオーバー耐量を向上させることができる。

【0070】

図１１（ａ）～（ｃ）は、実施形態の第３変形例に係る半導体装置４を示す模式断面図である。図１１（ａ）は、図１中に示すＡ－Ａ線に沿った活性領域ＡＲの断面図である。図１１（ｂ）は、図１中に示すＢ－Ｂ線に沿った活性領域ＡＲの断面図である。図１１（ｃ）は、図１中に示すＣ－Ｃ線に沿った活性領域ＡＲの断面図である。

【0071】

図１１（ａ）に示すように、半導体装置４は、例えば、Ｙ方向に並ぶ２つの第３電極４０を含む。第３電極４０は、それぞれ、半導体部１０と第２電極３０との間に設けられる。第２電極３０と第３電極４０との間には、第２絶縁膜４５が設けられる。第３電極４０は、第２絶縁膜４５に設けられたコンタクトホールを介して、第２電極３０に電気的に接続される。また、第３電極４０は、第２絶縁膜４５に設けられた別のコンタクトホールを介して、第４電極６０に電気的に接続される。

【0072】

半導体装置４は、例えば、制御配線７０ａと、制御配線７０ｂと、制御配線７０ｃと、を含む。制御配線７０ａ、７０ｂおよび７０ｃは、例えば、半導体部１０の表面側に設けられる制御パッド（図示しない）に電気的に接続される。制御配線７０ａ、７０ｂおよび７０ｃは、半導体部１０の表面側に設けられ、第２絶縁膜４５により半導体部１０から電気的に絶縁される。制御配線７０ａおよび７０ｂは、例えば、活性領域ＡＲ（図２（ａ）参照）におけるＹ方向の両端に設けられる。制御配線７０ｃは、制御配線７０ａと制御配線７０ｂとの間に設けられる。

【0073】

半導体装置４は、所謂、フィンガー部ＦＰを有する。フィンガー部ＦＰは、第２導電形の第９半導体層２７と、制御配線７０ｃと、を含む。第９半導体層２７は、２つの第３電極４０の間に設けられる。制御配線７０ｃは、第２絶縁膜４５を介して、第９半導体層２７の上に設けられる。

【0074】

２つの第３電極４０は、それぞれ、第９半導体層２７中に位置する端部を含む。第３電極４０は、例えば、第２半導体層１３の第９半導体層２７中に位置する端部に接続される。また、第３電極４０は、第９半導体層２７中に位置する端部とは反対側の端部において、第４電極６０に接続される。

【0075】

図１１（ｂ）に示すように、第９半導体層２７は、第２半導体層１３から離間して設けられる。第２半導体層１３と第９半導体層２７との間には、第１半導体層１１の一部が延在し、第２絶縁膜４５に接する。この場合、第９半導体層２７は、例えば、Ｘ方向の端（図示しない）において、第３半導体層１５につながるように設けられる。

【0076】

図１１（ｃ）に示すように、制御電極５０は、Ｙ方向に延在し、第２絶縁膜４５に設けられたコンタクトホールを介して制御配線７０ａ、７０ｂおよび７０ｃに接続される。制御電極５０は、例えば、Ｙ方向の両端において、制御配線７０ａおよび７０ｂにそれぞれ接続される。制御電極５０は、フィンガー部ＦＰにおいて、第９半導体層２７の一部と、制御配線７０ｃと、の間に位置する部分を有する。制御電極５０は、フィンガー部ＦＰにおいて、制御配線７０ｃに接続される。

【0077】

図１２（ａ）～（ｃ）は、実施形態の第４変形例に係る半導体装置５を示す模式断面図である。図１２（ａ）は、図１中に示すＡ－Ａ線に沿った活性領域ＡＲの断面図である。図１２（ｂ）は、図１中に示すＢ－Ｂ線に沿った活性領域ＡＲの断面図である。図１２（ｃ）は、図１中に示すＣ－Ｃ線に沿った活性領域ＡＲの断面図である。半導体装置５は、第２半導体層１３と、第３半導体層１５と、第９半導体層２７と、の関係において、半導体装置４と相違する。

【0078】

図１２（ａ）に示すように、半導体装置４は、例えば、Ｙ方向に並ぶ２つの第３電極４０を含む。第３電極４０は、第２電極３０に電気的に接続される。また、第３電極４０は、第４電極６０に電気的に接続される。

【0079】

フィンガー部ＦＰは、第９半導体層２７と、制御配線７０ｃと、を含む。第９半導体層２７は、２つの第３電極４０の間に設けられる。制御配線７０ｃは、第２絶縁膜４５を介して、第９半導体層２７の上に設けられる。

【0080】

図１２（ｂ）に示すように、第９半導体層２７は、第２半導体層１３につながるように設けられる。この場合、第９半導体層２７は、例えば、Ｘ方向の端（図示しない）において、第３半導体層１５から離間するように設けられる。

【0081】

図１２（ｃ）に示すように、制御電極５０は、Ｙ方向に延在し、制御配線７０ａ、７０ｂおよび７０ｃに接続される。制御電極５０は、例えば、Ｙ方向の両端において、制御配線７０ａおよび７０ｂにそれぞれ接続される。また、制御電極５０は、フィンガー部ＦＰにおいて、制御配線７０ｃに接続される。

【0082】

図１３（ａ）および（ｂ）は、実施形態の第５変形例に係る半導体装置６を示す模式断面図である。図１３（ｂ）は、図１３（ａ）中に示すＤ－Ｄ線に沿った断面図である。半導体装置６は、例えば、ＭＯＳＦＥＴである。

【0083】

図１３（ａ）に示すように、第３電極４０および制御電極５０は、１つのトレンチＴＧ１の内部に設けられる。第３電極４０は、第１電極２０と制御電極５０との間に設けられる。制御電極５０は、第２電極３０と第３電極４０との間に設けられる。

【0084】

第３電極４０は、トレンチＴＧ１の底面側に設けられ、第１絶縁膜４３を介して、第１半導体層１１に向き合う。また、制御電極５０は、第３絶縁膜５３を介して、第２半導体層１３に向き合う。第３電極４０と制御電極５０との間には、第４絶縁膜５５が設けられる。第４絶縁膜５５は、第３電極４０を制御電極５０から電気的に絶縁する。第４絶縁膜５５は、例えば、シリコン酸化膜である。

【0085】

図１３（ｂ）に示すように、第３電極４０および制御電極５０は、例えば、Ｙ方向に延在する。また、２つの制御電極５０がＹ方向に並ぶ。第３電極４０は、トレンチＴＧ１のＹ方向の両端において、上方に延びるコンタクト部４０ａおよび４０ｂを有する。また、第３電極４０は、２つの制御電極５０の間において、上方に延びるコンタクト部４０ｃを有する。

【0086】

第２電極３０は、第２絶縁膜４５に設けられたコンタクトホールを介して、第３電極４０のコンタクト部４０ｃに接続される。第４電極６０は、第２絶縁膜４５に設けられた別のコンタクトホールを介して、第３電極４０のコンタクト部４０ａおよび４０ｃに接続される。

【0087】

図１３（ｂ）に示すように、第２電極３０と第４電極６０との間に、制御配線７０が設けられる。制御配線７０は、第２絶縁膜４５により半導体部１０から電気的に絶縁される。制御配線７０は、例えば、制御電極５０の端部の上に設けられ、第２絶縁膜４５に設けられたコンタクトホールを介して、制御電極５０に接続される。

【0088】

この例でも、第２電極３０は、第３電極４０を介して、第４電極６０に電気的に接続される。第４電極６０は、第２絶縁膜４５に設けられたコンタクトホールを介して、第３半導体層１５に電気的に接続される。すなわち、第３半導体層１５は、第３電極４０を介して、第２電極３０に電気的に接続される。また、第３半導体層１５は、第２半導体層１３から離間して設けられる（図２（ｂ）参照）。したがって、この例でも、第３電極３０の電気抵抗Ｒｐと、第２半導体層１３と第３半導体層１５との間の第１距離Ｌｃとを好適に設けることにより、ブレイクオーバー耐量を向上させることができる。

【0089】

図１４は、実施形態の第６変形例に係る半導体装置７を示す模式断面図である。半導体装置７は、例えば、ダイオードである。半導体装置７は、例えば、ＩＧＢＴと共に集積化される還流ダイオードとして用いることができる。

【0090】

図１４に示すように、半導体装置７は、トレンチＴＧ１の内部に設けられる複数の第３電極４０を備える。第３電極４０は、半導体部１０の表面側から第１半導体層１１中に延在する。隣り合う第３電極４０の間には、第２半導体層１３および第２導電形の第９半導体層２７が設けられる。

【0091】

第２半導体層１３は、第１半導体層１１と第２電極３０との間に設けられる。第９半導体層２７は、第２半導体層１３と第２電極３０との間に設けられる。第９半導体層２７は、第２半導体層１３の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含み、第２電極３０に電気的に接続される。第９半導体層２７は、例えば、ｐ形コンタクト層である。

【0092】

この例でも、第２電極３０は、第３電極４０を介して第４電極６０に電気的に接続される（図２（ａ）参照）。すなわち、第２電極３０は、第３電極４０を介して、第３半導体層１５（図示しない）に電気的に接続される。また、第２半導体層１３は、第３半導体層１５から離間するように設けられる（図２（ｂ）参照）。したがって、第３電極３０の電気抵抗Ｒｐと、第２半導体層１３と第３半導体層１５との間の第１距離Ｌｃとを好適に設けることにより、ブレイクオーバー耐量を向上させることができる。

【0093】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0094】

１、２、３、４、５、６、７…半導体装置、 １０…半導体部、 １０Ｂ…裏面、 １０Ｆ…表面、 １１…第１半導体層、 １３…第２半導体層、 １３ｅ、１５ｅ…外縁、 １５…第３半導体層、 １５ｂ…接続部、 １７…第４半導体層、 １９…第５半導体層、 ２０…第１電極、 ２１…第６半導体層、 ２３…第７半導体層、 ２５…第８半導体層、 ２７…第９半導体層、 ３０…第２電極、 ４０…第３電極、 ４０ａ、４０ｂ、４０ｃ…コンタクト部、 ４３…第１絶縁膜、 ４５…第２絶縁膜、 ５０…制御電極、 ５３…第３絶縁膜、 ５５…第４絶縁膜、 ６０…第４電極、 ６５…第５電極、 ７０、７０ａ、７０ｂ、７０ｃ…制御配線、 ＡＲ…活性領域、 ＦＰ…フィンガー部、 Ｌｃ、Ｌｃ１～Ｌｃ４、Ｌｃｓ…第１距離、 Ｌｃｃ…第２距離、 ＴＧ１、ＴＧ２…トレンチ、 ＴＲ…終端領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】