特許7557586光学的に接合された積層メモリ、並びに関連する方法及びシステム
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-18
(45)【発行日】2024-09-27
(54)【発明の名称】光学的に接合された積層メモリ、並びに関連する方法及びシステム
(51)【国際特許分類】
H01L 25/00 20060101AFI20240919BHJP
G06F 12/00 20060101ALI20240919BHJP
H01L 31/0232 20140101ALI20240919BHJP
G02B 6/42 20060101ALI20240919BHJP
G02B 6/12 20060101ALI20240919BHJP
G02B 6/124 20060101ALI20240919BHJP
G11C 5/04 20060101ALI20240919BHJP
G11C 7/10 20060101ALI20240919BHJP
H10B 80/00 20230101ALI20240919BHJP
【ＦＩ】
H01L25/00 A
G06F12/00 550K
H01L31/02 C
G02B6/42
G02B6/12 301
G02B6/124
G11C5/04 220
G11C7/10 400
G11C7/10 500
H10B80/00
【請求項の数】
15
(21)【出願番号】P 2023144166
(22)【出願日】2023-09-06
(62)【分割の表示】P 2021514285の分割
【原出願日】2019-04-30
(65)【公開番号】P2023168350
(43)【公開日】2023-11-24
【審査請求日】2023-09-06
(31)【優先権主張番号】62/680,195
(32)【優先日】2018-06-04
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】62/673,046
(32)【優先日】2018-05-17
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】520447204
【氏名又は名称】ライトマター インコーポレイテッド
【氏名又は名称原語表記】ＬＩＧＨＴＭＡＴＴＥＲ，ＩＮＣ．
(74)【代理人】
【識別番号】100105957
【弁理士】
【氏名又は名称】恩田 誠
(74)【代理人】
【識別番号】100068755
【弁理士】
【氏名又は名称】恩田 博宣
(74)【代理人】
【識別番号】100142907
【弁理士】
【氏名又は名称】本田 淳
(72)【発明者】
【氏名】ハリス、ニコラス シー．
(72)【発明者】
【氏名】レイミー、カール
【審査官】秋山 直人
(56)【参考文献】
【文献】特表２０１１－５０３７６０（ＪＰ，Ａ）
【文献】特表２００５－５０２１２７（ＪＰ，Ａ）
【文献】特開２０１５－０６２０２７（ＪＰ，Ａ）
【文献】特表２０１８－５０６０７２（ＪＰ，Ａ）
【文献】国際公開第２０１１／１３２３１０（ＷＯ，Ａ１）
【文献】特表２０１１－５０１２３８（ＪＰ，Ａ）
【文献】国際公開第２００９／１０７７４２（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２５／００
Ｇ０６Ｆ １２／００
Ｈ０１Ｌ ３１／０２３２
Ｇ０２Ｂ ６／４２
Ｇ０２Ｂ ６／１２
Ｇ０２Ｂ ６／１２４
Ｇ１１Ｃ ５／０４
Ｇ１１Ｃ ７／１０
Ｈ１０Ｂ ８０／００
(57)【特許請求の範囲】
【請求項1】
コンピューティングシステムであって、光入力／出力（Ｉ／Ｏ）インターフェースを有する論理ユニットと、
前記論理ユニットの前記Ｉ／Ｏインターフェースに光学的に連結された光チャネルと、
メモリ装置と、を備え、前記メモリ装置は、
それぞれが複数のメモリセルを含む複数の積層メモリ層と、
前記複数の積層メモリ層に結合され、１つ以上のインターコネクトを介して前記複数の積層メモリ層の少なくとも１つと電気的に接続される光ダイであって、基板上に形成される光ダイと、を備え、前記光ダイは、
前記基板上に一体化された光導波路を備える光トランシーバであって、前記光チャネルに光学的に連結された光トランシーバと、
前記複数の積層メモリ層のうちの少なくとも１つの読み取り及び書き込み動作の少なくとも一方を制御するように構成されるメモリコントローラと、を備え、前記メモリコントローラは、前記基板上に前記光導波路と共に一体化されたトランジスタを備える、コンピューティングシステム。
【請求項2】
前記１つ以上のインターコネクトは、１つ以上のシリコン貫通ビア（ＴＳＶ）を含む、請求項１に記載のコンピューティングシステム。
【請求項3】
前記光ダイは、前記複数の積層メモリ層に３Ｄ結合される、請求項１に記載のコンピューティングシステム。
【請求項4】
前記光チャネルは、前記Ｉ／Ｏインターフェースに連結された第１の端部と、前記光ダイに連結された第２の端部とを有する光ファイバを備える、請求項１に記載のコンピューティングシステム。
【請求項5】
前記光チャネルは、自由空間の光チャネルを備える、請求項１に記載のコンピューティングシステム。
【請求項6】
前記メモリ装置は、平面を規定する前記論理ユニットの表面上に配置され、前記メモリ装置は、第１の面外カプラを備え、
前記論理ユニットは、第２の面外カプラを備え、
前記第１の面外カプラは、前記光チャネルを介して前記第２の面外カプラに光学的に連結される、請求項５に記載のコンピューティングシステム。
【請求項7】
前記第１の面外カプラと前記第２の面外カプラとの間の少なくとも１つは、格子カプラを備える、請求項６に記載のコンピューティングシステム。
【請求項8】
前記論理ユニットは、光ドメインでデータを処理するための光学回路を備える、請求項１に記載のコンピューティングシステム。
【請求項9】
前記論理ユニット及び前記メモリ装置は、共通のプリント回路基板（ＰＣＢ）上に配置され、前記コンピューティングシステムは、前記ＰＣＢと前記メモリ装置との間のインターポーザを備えない、請求項１に記載のコンピューティングシステム。
【請求項10】
前記光導波路及び前記トランジスタは、前記基板の共通のシリコン層に形成される、請求項１に記載のコンピューティングシステム。
【請求項11】
コンピューティングシステムであって、少なくとも第１、第２、及び第３のコンピューティングノードを含む複数のコンピューティングノードを備え、前記複数のコンピューティングノードのそれぞれは、
論理ユニットと、
前記論理ユニットに光学的に連結されたメモリ装置と、を備え、前記メモリ装置は、
複数の積層メモリ層と、
前記複数の積層メモリ層に結合され、１つ以上のインターコネクトを介して前記複数の積層メモリ層の少なくとも１つと電気的に接続される光ダイであって、基板上に形成される光ダイと、を備え、前記光ダイは、
前記基板上に一体化された光導波路を備える光トランシーバと、
前記複数の積層メモリ層のうちの少なくとも１つの読み取り及び書き込み動作の少なくとも一方を制御するように構成されるメモリコントローラと、を備え、前記メモリコントローラは、前記基板上に前記光導波路と共に一体化されたトランジスタを備え、
前記第１のコンピューティングノードは、前記第２のコンピューティングノード及び前記第３のコンピューティングノードに光学的に連結される、コンピューティングシステム。
【請求項12】
前記第１のコンピューティングノードの前記論理ユニットは、前記第２のコンピューティングノードの前記メモリ装置及び前記第３のコンピューティングノードの前記メモリ装置に光学的に連結される、請求項１１に記載のコンピューティングシステム。
【請求項13】
前記複数のコンピューティングノードは、網羅的アーキテクチャ、一地点対多地点アーキテクチャ、又はリングアーキテクチャを形成する、請求項１１に記載のコンピューティングシステム。
【請求項14】
前記第１のコンピューティングノードは、１０ｃｍより長い光ファイバを介して前記第２のコンピューティングノードに光学的に連結される、請求項１１に記載のコンピューティングシステム。
【請求項15】
前記光導波路及び前記トランジスタは、前記基板の共通のシリコン層に形成される、請求項１１に記載のコンピューティングシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、光学的に接合された積層メモリ、並びに関連する方法及びシステムに関する。
【背景技術】
【0002】
コンピュータシステムは、データ及びマシンコードを記憶するためのランダムアクセスメモリ（ＲＡＭ）を含む。ＲＡＭは通常、揮発性メモリであるため、電源を切ると、記憶されている情報は失われる。現在の実装では、ＲＡＭは集積回路の形を取る。各集積回路は、いくつかのＲＡＭセルを含む。
【0003】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、集積回路のコンデンサ（キャパシタ）内に電荷の形でデータのビットを記憶する特定のタイプのＲＡＭである。例えば、放電したコンデンサは０を表し、充電されたコンデンサは１を表し得る。他のタイプのＲＡＭに対するＤＲＡＭの利点は、スタティックランダムアクセスメモリ（ＳＲＡＭ）が４つ又は６つのトランジスタを使用するのに対し、各セルが単一のトランジスタ及びコンデンサを使用して実装されることである。不都合な点は、コンデンサの電荷が時間の経過とともに漏れることである。したがって、ＤＲＡＭはそのコンデンサの状態を定期的にリフレッシュする回路を必要とする。
【0004】
記憶されたデータとマシンコードへのアクセスを可能にするために、ＲＡＭはプロセッサと電気的なつながりを持って配置される。通常、これらの電気的なつながりは、ＲＡＭ及びプロセッサが配置されている基板上に形成された金属配線として実装される。
【発明の概要】
【0005】
いくつかの実施形態は、それぞれが複数のメモリセルを含む複数の積層メモリ層と、複数の積層メモリ層に結合され、１つ以上のインターコネクトを介して複数の積層メモリ層の少なくとも１つと電気的に接続される光ダイ（optical die）と、を備えるメモリ装置に関する。光ダイは、光トランシーバ（optical transceiver）と、複数の積層メモリ層のうちの少なくとも１つの読み取り及び／又は書き込み動作を制御するように構成されたメモリコントローラと、を備える。
【0006】
１つ以上のインターコネクトは、１つ以上のシリコン貫通ビア（ＴＳＶ（through silicon via））を含み得る。
光ダイはさらに、１つ以上のＴＳＶと電気的に接続される１つ以上のパッドを備えてもよい。
光ダイはさらに、１つ以上のＴＳＶと電気的に接続される１つ以上のパッドを備えてもよい。
【0007】
メモリコントローラは、少なくとも１つの論理要素を備えてもよい。
複数のメモリセルは、複数のソリッドステートのメモリセルを含み得る。
光ダイは、複数の積層メモリ層の一端に配置され得る。
複数のメモリセルは、複数のソリッドステートのメモリセルを含み得る。
光ダイは、複数の積層メモリ層の一端に配置され得る。
【0008】
光ダイはさらに、光ファイバを光トランシーバにエッジ連結するように配置された光カプラ（optical coupler）を備えてもよい。
光カプラは、Ｖ字溝又は格子カプラ（grating coupler）を備えてもよい。
光カプラは、Ｖ字溝又は格子カプラ（grating coupler）を備えてもよい。
【0009】
光トランシーバは、波長分割多重（ＷＤＭ（wavelength division multiplexing））を実行するように構成され得る。
複数の積層メモリ層は、３次元（３Ｄ）構造で互いに積み重ねられ得る。
複数の積層メモリ層は、３次元（３Ｄ）構造で互いに積み重ねられ得る。
【0010】
光トランシーバは、少なくとも１つの光検出器及び少なくとも１つの光変調器を備えてもよい。
光ダイは、複数の積層メモリ層に３Ｄ結合され得る。
光ダイは、複数の積層メモリ層に３Ｄ結合され得る。
【0011】
光ダイは、シリコンオンインシュレータ（ＳＯＩ（silicon on insulator））基板により形成され得る。
光ダイは、平面を規定する表面を有してもよく、光ダイはさらに、面外光学モードに連結されるように構成された格子カプラを備えてもよい。
光ダイは、平面を規定する表面を有してもよく、光ダイはさらに、面外光学モードに連結されるように構成された格子カプラを備えてもよい。
【0012】
いくつかの実施形態は、メモリ装置にアクセスするための方法に関する。この方法は、メモリコントローラと同一のダイ上に配置された光トランシーバを用いて、光信号を受信すること、及び光信号を電気信号に変換することと、メモリコントローラを用いて、電気信号に基づいて複数の制御信号を生成すること、及びダイに結合された複数の積層メモリ層に複数の制御信号を送信することと、を含む。
【0013】
この方法はさらに、複数の積層メモリ層のうちの少なくとも１つを用いて、複数の制御信号の受信に応答して書き込み及び／又は読み取り動作の少なくとも１つを実行することを含んでもよい。
【0014】
この方法はさらに、光ファイバを介してダイに光学的に結合された論理ユニットを用いて、光信号を光トランシーバに送信することを含んでもよい。
この方法はさらに、メモリコントローラを用いて、複数の積層メモリ層のうちの少なくとも１つから１つ以上のビットを受信することと、光トランシーバを用いて、１つ以上のビットで光伝送信号を符号化することと、を含んでもよい。
この方法はさらに、メモリコントローラを用いて、複数の積層メモリ層のうちの少なくとも１つから１つ以上のビットを受信することと、光トランシーバを用いて、１つ以上のビットで光伝送信号を符号化することと、を含んでもよい。
【0015】
いくつかの実施形態は、光入力／出力（Ｉ／Ｏ）インターフェースを有する論理ユニット、論理ユニットのＩ／Ｏインターフェースに光学的に連結された光チャネル、及びメモリ装置を備えるコンピューティングシステムに関する。メモリ装置は、それぞれが複数のメモリセルを含む複数の積層メモリ層と、複数の積層メモリ層に結合され、１つ以上のインターコネクトを介して複数の積層メモリ層の少なくとも１つと電気的に接続される光ダイと、を備える。光ダイは、光チャネルに光学的に連結された光トランシーバと、複数の積層メモリ層のうちの少なくとも１つの読み取り及び／又は書き込み動作を制御するように構成されたメモリコントローラと、を備える。
【0016】
１つ以上のインターコネクトは、１つ以上のシリコン貫通ビア（ＴＳＶ（through silicon via））を含み得る。
メモリコントローラは、少なくとも１つの論理要素を備えてもよい。
メモリコントローラは、少なくとも１つの論理要素を備えてもよい。
【0017】
複数の積層メモリ層は、３次元（３Ｄ）構造で互いに積み重ねられ得る。
光ダイは、複数の積層メモリ層に３Ｄ結合され得る。
光チャネルは、Ｉ／Ｏインターフェースに連結された第１の端部と、光ダイに連結された第２の端部とを有する光ファイバを備えてもよい。
光ダイは、複数の積層メモリ層に３Ｄ結合され得る。
光チャネルは、Ｉ／Ｏインターフェースに連結された第１の端部と、光ダイに連結された第２の端部とを有する光ファイバを備えてもよい。
【0018】
光チャネルは、自由空間の光チャネルを備えてもよい。
メモリ装置は、平面を規定する論理ユニットの表面上に配置されてもよい。メモリ装置は第１の面外カプラを備えてもよく、論理ユニットは第２の面外カプラを備え、第１の面外カプラは光チャネルを介して第２の面外カプラに光学的に連結される。
メモリ装置は、平面を規定する論理ユニットの表面上に配置されてもよい。メモリ装置は第１の面外カプラを備えてもよく、論理ユニットは第２の面外カプラを備え、第１の面外カプラは光チャネルを介して第２の面外カプラに光学的に連結される。
【0019】
第１の面外カプラと第２の面外カプラとの間の少なくとも１つは、格子カプラを含み得る。
論理ユニットは、光ドメインでデータを処理するための光学回路を備えてもよい。
論理ユニットは、光ドメインでデータを処理するための光学回路を備えてもよい。
【0020】
論理ユニット及びメモリ装置は、共通のプリント回路基板（ＰＣＢ）上に配置されてもよい。コンピューティングシステムは、ＰＣＢとメモリ装置との間にインターポーザを有していないことがある。
【0021】
いくつかの実施形態は、少なくとも第１、第２、及び第３のコンピューティングノード（computing node）を含む複数のコンピューティングノードを備えるコンピューティングシステムに関する。複数のコンピューティングノードのそれぞれは、論理ユニット、及び論理ユニットに光学的に連結されたメモリ装置を備える。メモリ装置は、複数の積層メモリ層を備えてもよい。第１のコンピューティングノードは、第２のコンピューティングノード及び第３のコンピューティングノードに光学的に連結される。
【0022】
第１のコンピューティングノードの論理ユニットは、第２のコンピューティングノードのメモリ装置及び第３のコンピューティングノードのメモリ装置に光学的に連結されてもよい。
【0023】
複数のコンピューティングノードは、網羅的（all-to-all）アーキテクチャ、一地点対多地点（point-to-multipoint）アーキテクチャ、又はリングアーキテクチャを形成し得る。
【0024】
第１のコンピューティングノードは、１０ｃｍより長い光ファイバを介して第２のコンピューティングノードに光学的に連結され得る。
第１のコンピューティングノードは、１ｍより長い光ファイバを介して第２のコンピューティングノードに光学的に連結され得る。
第１のコンピューティングノードは、１ｍより長い光ファイバを介して第２のコンピューティングノードに光学的に連結され得る。
【0025】
いくつかの実施形態は、メモリを製造するための方法に関する。この方法は、複数のメモリ層を製造し、複数のメモリ層を互いに積み重ねることと、メモリコントローラ及び光トランシーバを含む光ダイを製造し、メモリコントローラが少なくとも１つのメモリ層と電気的に接続されるように光ダイを積層メモリ層に結合することと、を含む。
【0026】
この方法はさらに、光ファイバを光ダイに接続することを含んでもよい。
光ファイバを光ダイに接続することは、光ファイバを光トランシーバと光学的に接続するように配置することを含み得る。
光ファイバを光ダイに接続することは、光ファイバを光トランシーバと光学的に接続するように配置することを含み得る。
【0027】
光ファイバを光ダイに接続することは、光ファイバの一部をＶ字溝に配置することを含み得る。
この方法はさらに、光ダイをプリント回路基板に実装することを含んでもよい。
この方法はさらに、光ダイをプリント回路基板に実装することを含んでもよい。
【0028】
複数のメモリ層を製造することは、第１の製造ノード（fabrication node）で複数のメモリ層を製造することを含み得、光ダイを製造することは、第１の製造ノードよりも小さい第２の製造ノードで光ダイを製造することを含み得る。
【0029】
以下の図面を参照して、本願の様々な態様及び実施形態について説明する。図面は必ずしも一定の縮尺で描かれているわけではないことを理解されたい。複数の図面に表示される項目は、それらが表示されるすべての図面において同一の参照番号によって示される。
【図面の簡単な説明】
【0030】
【図1】マイクロプロセッサと複数のメモリユニットを含む従来のシステムの概略図である。
【図2】いくつかの非限定的な実施形態に係る、論理ユニット及び複数の光学的に接合された積層メモリ（ＯＩＳＭ）ユニットを含むシステムの概略図である。
【図3】いくつかの非限定的な実施形態に係る、代表的なＯＩＳＭの側面図である。
【図5A】いくつかの非限定的な実施形態に係る、同一のシリコン層に製造された導波路及びトランジスタを含むシリコンダイの概略図である。
【図6】いくつかの非限定的な実施形態に係る、光ダイを複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ）層に接続する複数のインターコネクトを含む代表的なＯＩＳＭの側面図である。
【図7】いくつかの非限定的な実施形態に係る、波長分割多重（ＷＤＭ）通信機能を備えた光ダイの概略図である。
【図9】いくつかの非限定的な実施形態に係る、Ｖ字溝を含む光ダイの側面図である。
【図10A】いくつかの非限定的な実施形態に係る、ＯＩＳＭが論理ユニットに直接結合されているシステムの側面図である。
【図11A】リングバスを介して互いに接続された複数のマイクロプロセッサを含む従来のシステムアーキテクチャの概略図である。
【図11B】いくつかの非限定的な実施形態に係る、複数の論理ユニット及び複数のＯＩＳＭが互いに接続されているシステムアーキテクチャの概略図である。
【図12】いくつかの非限定的な実施形態に係る、光学的に接合された積層メモリを製造するための方法の一例を示すフローチャートである。
【発明を実施するための形態】
【0031】
Ｉ．メモリバンド幅のボトルネック
本発明者らは、データ集約型コンピューティングの普及を制限する主要なボトルネックの１つが、メモリバンド幅（memory bandwidth）及び全体的なメモリ容量の観点から現在のコンピューティングシステムを拡張できないことであることを認識及び理解している。データ集約型コンピューティングでは、膨大な量のデータにアクセスする必要があるだけでなく、広いバンド幅でアクセスする必要もある。メモリバンド幅は、プロセッサが半導体メモリからデータを読み取ったり、半導体メモリに記憶させたりできる速度である。現在のコンピューティングシステムは、汎用プロセッサに基づく実装と比較してメモリバンド幅を増やすためにグラフィックプロセッシングユニット（ＧＰＵ（graphical processing unit））に依存している。例えば、いくつかのＮＶＩＤＩＡ（登録商標）のＧＰＵは、最大２５６ＧＢ／ｓのバンド幅でメモリからデータを転送する機能を有している。このようなメモリバンド幅は、ほとんどのグラフィックベースアプリケーションにとって十分で有り得るが、例えばディープニューラルネットワーク及び他のタイプの機械学習ネットワーク、並びに高頻度取引用に設計されたコンピューティングシステムなど、特定のデータ集約型アプリケーションにとっては十分ではない。
本発明者らは、データ集約型コンピューティングの普及を制限する主要なボトルネックの１つが、メモリバンド幅（memory bandwidth）及び全体的なメモリ容量の観点から現在のコンピューティングシステムを拡張できないことであることを認識及び理解している。データ集約型コンピューティングでは、膨大な量のデータにアクセスする必要があるだけでなく、広いバンド幅でアクセスする必要もある。メモリバンド幅は、プロセッサが半導体メモリからデータを読み取ったり、半導体メモリに記憶させたりできる速度である。現在のコンピューティングシステムは、汎用プロセッサに基づく実装と比較してメモリバンド幅を増やすためにグラフィックプロセッシングユニット（ＧＰＵ（graphical processing unit））に依存している。例えば、いくつかのＮＶＩＤＩＡ（登録商標）のＧＰＵは、最大２５６ＧＢ／ｓのバンド幅でメモリからデータを転送する機能を有している。このようなメモリバンド幅は、ほとんどのグラフィックベースアプリケーションにとって十分で有り得るが、例えばディープニューラルネットワーク及び他のタイプの機械学習ネットワーク、並びに高頻度取引用に設計されたコンピューティングシステムなど、特定のデータ集約型アプリケーションにとっては十分ではない。
【0032】
例えば、ディープニューラルネットワークは、重みパラメータ及びアクティベーションパラメータなどの膨大な量のデータに依存している。例えば、２６００万の重みパラメータを持つ典型的な５０層ネットワークは、フォワードパス（forward pass）で最大１６００万のアクティベーションを計算できる。重みとアクティベーションが３２ビット浮動小数点値を用いて記憶されている場合、合計の必要メモリは１６８ＭＢである。さらに、データが密ベクトル（dense vector）として配列されている場合、必要メモリは数ギガバイトに増加する可能性がある。トレーニング中は、これらの大きなデータセットに頻繁にアクセスするため、トレーニングデータセットの局所性が重要である。これらの量のデータはＧＰＵの内部メモリに記憶するには大きすぎるため、外部ＤＲＡＭを使用する必要がある。もう１つの例は、ＤＤＲ（ＤＲＡＭ）バンド幅に制限されたメモリ負荷の高いデータセンタの作業負荷である。これらの作業負荷には、ビデオストリーミング及びネットワークキャッシング（network caching）などのサービスプロバイダのアプリケーションが含まれ得る。
【0033】
図１は、複数の外部ＤＲＡＭユニットに接続されるマイクロプロセッサ（ＧＰＵなど）を含む従来のアーキテクチャを示す概略図である。動作中、マイクロプロセッサは、１つ以上のＤＲＡＭユニットにアクセスして、データの読み取り、データの書き込み、キャッシング、バッファリング等を含むさまざまな動作を実行し得る。図示されるように、マイクロプロセッサ（μＰ）１０４及びＤＲＡＭユニット１０６は、インターポーザ１０２上に設けられ、そしてインターポーザ１０２は、プリント回路基板（ＰＣＢ）１００上に設けられる。各ＤＲＡＭユニットは、データをやり取りするためにインターポーザ上に形成された複数の導電性配線（多くの場合数百の配線）を介してマイクロプロセッサに接続されている。インターポーザがマイクロプロセッサ／ＤＲＡＭ通信に必要な多数の導電性配線を設けるのにより適しているため、マイクロプロセッサ及びＤＲＡＭユニットは、ＰＣＢ上に直接ではなく、インターポーザ上に配置されることに留意されたい。実際、インターポーザ１０２のタイプのインターポーザは、通常、集積回路に用いられるのと同じ微細加工技術などの微細加工技術を用いて製造されるため、ＰＣＢと比較してはるかに高い密度の導電性配線の密度を可能にする。
【0034】
各導電性配線は、必然的に、マイクロプロセッサとそれぞれのＤＲＡＭユニットとの間の電気経路を非ゼロインピーダンス（例えば、非ゼロ抵抗及び非ゼロ静電容量）とすることになる。インピーダンスの値が大きいことは、例えば、（１）無視できる程度のビットエラーレートで配線を介して転送できる最大データ速度を制限すること、及び（２）配線を介したデータ転送に大量の電力消費を招くことを含む、さまざまな理由から望ましくない。そのために、各配線は、電気バンド幅が１／ＲＣに比例し、消費電力がＣＶ２（Ｖは配線が駆動される電圧）に比例するＲＣ回路と見なすことができる。
【0035】
インピーダンスの値は、他のパラメータの中でも、配線の長さに依存する。特に、配線が長いほど、インピーダンスの値は大きくなる。このため、ＤＲＡＭユニットがマイクロプロセッサに近いほど、配線がサポートできるデータ速度が高くなり、全体的な消費電力が低くなる。その結果、ＤＲＡＭユニットはすべてマイクロプロセッサの周囲に隣接して配置されている。残念ながら、マイクロプロセッサのサイズは有限であるため、マイクロプロセッサの周囲近くに配置できるＤＲＡＭユニットの数は限られている。例えば、図１のシステムでは、マイクロプロセッサの周囲の特定の距離内に物理的に配置できるのは８つのＤＲＡＭユニット１０６のみである（この例は例示目的としてのみ提供され、現実的であることを意図しないことを理解されたい。）。マイクロプロセッサの近くのスペースが不足しているため、追加のＤＲＡＭユニットはＤＲＡＭユニット１０６よりも遠くに配置しなければならなくなる。その結果、マイクロプロセッサと追加のＤＲＡＭユニットとの間の配線の長さは、図１に示される配線よりも大幅に長くなる。したがって、追加のメモリ容量は、消費電力の大幅な増加を伴ってもたらされる。プロセッサから１ｃｍのところに数十のＤＲＡＭユニットを追加した場合の配線の長さによる通常のＧＰＵベースのシステムで消費される追加の電力は、数十ワットのオーダであると推定される。残念ながら、特にデータ集約型アプリケーションをサポートするために大量のメモリが必要な場合、追加の電力消費は許容できない。したがって、現在のＧＰＵベースのシステムにメモリ容量を単に追加することが拡張性のある解決策ではないことは容易に理解される。
【0036】
現在のコンピューティングシステムが不十分な拡張性を有することになる、インターポーザの使用が原因で生じるさらなるボトルネックがある。上述したように、インターポーザがＰＣＢと比較してはるかに高密度の導電性配線を収容できるため、図１のシステムは、ＤＲＡＭユニットとマイクロプロセッサとの間でデータを転送するためにインターポーザの使用に依存している。しかし、微細加工技術を使用して形成されることに起因してこれらのインターポーザの実装面積が小さくなるため、インターポーザに収容できるＤＲＡＭユニットの数が制限される。典型的なインターポーザは、５００ｍｍ２のオーダの面積を有している。したがって、インターポーザを用いるシステムに含めることができるＤＲＡＭユニットの最大数には上限があり、その結果、最大メモリ容量に上限がある。
【0037】
ＩＩ．光学的に接合された積層メモリ（optically interfaced stacked memory）に基づくコンピューティングシステム
従来のアーキテクチャの前述した欠点を認識して、本発明者らは、システムの全体的な電力消費に大きな影響を与えることなく、メモリバンド幅及び全体的なメモリ容量を増大できるシステムを開発した。本開示のいくつかの実施形態は、メモリセルの複数の層が互いに積み重ねられた、光学的に接合された積層メモリに向けられ、これにより単位面積あたりのメモリ密度を増加させ、データストリームがメモリユニットとマイクロプロセッサとの間で光キャリアを用いて転送される。導電性配線とは異なり、光チャネル（例えば光ファイバや自由空間光通信（free space optics）等）は、チャネルの長さが長くなっても、メモリとマイクロプロセッサとの間のパスにインピーダンスをもたらさない。そのため、データ転送に消費される電力、及び無視できる程度のビットエラーレートで光チャネルを介して転送できる最大データ速度は、光チャネルの長さの影響を受けない。その結果、ＧＰＵベースのシステムのように、メモリユニットをマイクロプロセッサの周囲近くに配置する必要がない。これにより、コンピューティングシステムのアーキテクチャ全体の自由度を向上させることができる。
従来のアーキテクチャの前述した欠点を認識して、本発明者らは、システムの全体的な電力消費に大きな影響を与えることなく、メモリバンド幅及び全体的なメモリ容量を増大できるシステムを開発した。本開示のいくつかの実施形態は、メモリセルの複数の層が互いに積み重ねられた、光学的に接合された積層メモリに向けられ、これにより単位面積あたりのメモリ密度を増加させ、データストリームがメモリユニットとマイクロプロセッサとの間で光キャリアを用いて転送される。導電性配線とは異なり、光チャネル（例えば光ファイバや自由空間光通信（free space optics）等）は、チャネルの長さが長くなっても、メモリとマイクロプロセッサとの間のパスにインピーダンスをもたらさない。そのため、データ転送に消費される電力、及び無視できる程度のビットエラーレートで光チャネルを介して転送できる最大データ速度は、光チャネルの長さの影響を受けない。その結果、ＧＰＵベースのシステムのように、メモリユニットをマイクロプロセッサの周囲近くに配置する必要がない。これにより、コンピューティングシステムのアーキテクチャ全体の自由度を向上させることができる。
【0038】
光チャネルを長くすることの影響の１つは、減衰損失の増加である。光検出器がエラーのない方法で動作するために最小限の光パワーを必要とするため、減衰損失は光リンクの全体的なパワーバジェットに影響を与え得る。しかし、減衰損失は無視できる程度である。例えば、Ｃバンドで動作するいくつかのシングルモード光ファイバは、０．２ｄＢ／Ｋｍという低い減衰損失をもたらす。
【0039】
いくつかの非限定的な実施形態に係る、光学的に接合された積層メモリを含むシステムの一例が図２に示されている。図２のシステムは、複数の光学的に接合された積層メモリ（ＯＩＳＭ）ユニット２０６（明確化のため、図２において１つのＯＩＳＭのみに符号が付されている。）、及び論理ユニット２０４を含む。この例では、各ＯＩＳＭは、光ファイバ２０８（ここでも、明確化のため、図２において１つの光ファイバのみが示されている。）を介して論理ユニット２０４と通信するが、他のタイプの光チャネルを代替的又は追加的に用いてもよい。例えば、各ＯＩＳＭを論理ユニット２０４に接続する光チャネルは、導波路及び／又は自由空間光チャネルを含み得る。追加的に、ＯＩＳＭ間でのデータの直接通信のために、１以上のＯＩＳＭを他の１つ以上のＯＩＳＭに直接接続してもよい。
【0040】
図１のシステムとは異なり、この場合、メモリユニットは、インターポーザに依存する必要なしに、プリント回路基板（ＰＣＢ）２００上に直接配置され得る（ただし、状況によってはインターポーザが使用され得る）。インターポーザが高価であり、複雑で時間のかかる製造技術（例えば、リソグラフィ）を必要とし、電子装置を収容するための領域が限られていることから、インターポーザを用いる必要がないことの１つの利点は、システムのコスト及び複雑さの大幅な削減である。実際、メモリと論理ユニットとの間でデータを転送するための光チャネルの使用は、少なくともいくつかの実施形態においては、導電性配線の必要性を排除し得る。インターポーザがない場合、追加のＯＩＳＭを収容するために使用できるスペースは事実上無制限である。複数のＯＩＳＭが同一のＰＣＢ上に配置される実施形態において、追加のＯＩＳＭを収容するために使用できるスペースは、ＰＣＢの面積によってのみ制限され、いくつかの実施形態において、ＰＣＢの面積は５００ｃｍ２又はそれ以上であり得る。しかし、すべてのＯＩＳＭを同一のＰＣＢに配置する必要はないことに留意されたい。例えば、ＯＩＳＭは、装置内の１つ以上の別個のＰＣＢ上に配置され、光ファイバを介して論理ユニット２０４に接続され得る。いくつかの実施形態では、ＯＩＳＭと結合される論理ユニット２０４との間の距離に対する制約が、電気的な接続ではなく光学的な接続を用いることによって大幅に低減されるため、そのような独自のアーキテクチャが可能である。
【0041】
ＰＣＢ２００は、マザーボードの対応するソケットに挿入するように配置され得る導電性の接点２１０を含み得る。ＰＣＩ Ｅｘｐｒｅｓｓを含むがこれに限定されない、任意の適切なタイプのプロトコルがＰＣＢ／マザーボードインターフェースに使用され得る。
【0042】
光ファイバの長さは全体的な消費電力又はシステムのバンド幅に対して実質的に影響を及ぼさないため、ＯＩＳＭ２０６は、論理ユニット２０４から必要なだけ（例えば、１０ｃｍを超え、１ｍを超え、１０ｍを超えて）離れて配置できることに留意されたい。そのため、追加のＯＩＳＭを同一のＰＣＢ２００又は図２に示されていない他のＰＣＢに含めることができ、これによりシステムの全体的なメモリバンド幅と容量が増加する。図２のシステムでは、論理ユニット２０４を取り囲むＯＩＳＭが２列だけ示されている。しかし、任意の適切な数のＯＩＳＭ、及び／又は任意の適切なトポロジ配置が他の実施形態において採用され得ることを理解されたい。
【0043】
各ＯＩＳＭは、論理ユニット２０４又は他のＯＩＳＭとの間で光信号を送受信するための回路を備え得る。同様に、論理ユニット２０４は、ＯＩＳＭとの間で光信号を送受信するための回路を備え得る。いくつかの実施形態では、各ＯＩＳＭは、専用の光ファイバを介して論理ユニット２０４に光学的に連結され得る。他の実施形態では、光ファイバは、例えば、波長分割多重（ＷＤＭ）、時分割多重（ＴＤＭ）、又は他のタイプの多重技術を利用することによって、複数のＯＩＳＭ間で共有され得る。この例では１つの論理ユニットのみが示されているが、いくつかの実施形態において、ＯＩＳＭは複数の論理ユニット間で共有され得る。
【0044】
論理ユニット２０４は、データを処理するための任意の適切なタイプの回路を含み得る。例えば、論理ユニット２０４は、とりわけ、汎用マイクロプロセッサ、グラフィックスプロセッシングユニット（ＧＰＵ）、特定用途向け集積回路（ＡＳＩＣ）、及び／又はフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を含み得る。いくつかの実施形態では、以下でさらに説明するように、論理ユニット２０４は、光ドメインでデータを処理するための光学回路を含み得る。
【0045】
本願で説明する手法を用いると、容量の増加により、わずかな追加の電力消費（例えば、５００ＧＢ／ｓのメモリバンド幅を追加するごとに１Ｗ未満）で１ＴＢ／ｓを超えるメモリバンド幅を達成することができる。
【0046】
ＩＩＩ．光学的に接合された積層メモリの例
いくつかの非限定的な実施形態に係る、ＯＩＳＭの一例が図３に示されている。この例では、ＯＩＳＭ２０６は、互いに積み重ねられた複数のＤＲＡＭ層１，２…Ｎを含む。各ＤＲＡＭ層はシリコンダイにより形成してもよく、ビットを記憶するための複数のＤＲＡＭセルを含んでもよい。ＤＲＡＭセルは特定の実装に限定されない。ＤＲＡＭ層１，２…Ｎは、フリップチップボンディング又は他の３次元（３Ｄ）統合技術を含むがこれらに限定されない、任意の適切なボンディング技術を使用して互いに結合し得る。以下でさらに説明するように、メモリ層１，２…Ｎは、シリコン貫通ビア（ＴＳＶ）を用いて互いに電気的に接続され得る。本願で説明するように複数のＤＲＡＭ層を互いに積み重ねることにより、ＰＣＢ上の単位面積あたりのメモリ密度を大幅に増加させ得る。
いくつかの非限定的な実施形態に係る、ＯＩＳＭの一例が図３に示されている。この例では、ＯＩＳＭ２０６は、互いに積み重ねられた複数のＤＲＡＭ層１，２…Ｎを含む。各ＤＲＡＭ層はシリコンダイにより形成してもよく、ビットを記憶するための複数のＤＲＡＭセルを含んでもよい。ＤＲＡＭセルは特定の実装に限定されない。ＤＲＡＭ層１，２…Ｎは、フリップチップボンディング又は他の３次元（３Ｄ）統合技術を含むがこれらに限定されない、任意の適切なボンディング技術を使用して互いに結合し得る。以下でさらに説明するように、メモリ層１，２…Ｎは、シリコン貫通ビア（ＴＳＶ）を用いて互いに電気的に接続され得る。本願で説明するように複数のＤＲＡＭ層を互いに積み重ねることにより、ＰＣＢ上の単位面積あたりのメモリ密度を大幅に増加させ得る。
【0047】
ＯＩＳＭ２０６はさらに、メモリユニットと他の構成要素との間の光学的なインターフェースとしての役割を果たし得る光ダイ３０４を含む。例えば、光ファイバ２０８は、光ダイ３０４に取り付けられた端部を有し得るが、光ファイバ以外の他のタイプの光チャネルを使用してもよい。光ファイバ２０８の反対側の端部は、論理ユニット２０４又は別のＯＩＳＭなどの別の構成要素に接続され得る。光ダイ３０４は、メモリの積み重ねの一端に配置されるように示されているが、すべての実施形態がこの点に関して限定されているわけではない。例えば、他の実装において、光ダイ３０４は、１つのメモリ層と別のメモリ層との間に配置され得る。上記のように、ＯＩＳＭはＰＣＢ２００上に直接配置してもよく、これにより複雑で費用のかかるインターポーザの必要性が排除される。
【0048】
ＤＲＡＭ層は、図３に関連して説明されてきたが、本開示は特定のタイプのメモリに限定されないことに留意されたい。他の実施形態では、例えば、ＮＡＮＤメモリ層、ＳＲＡＭ（スタティックＲＡＭ）層、メモリ層、又はフラッシュメモリ層を積み重ねてもよく、本願に記載の方法で他の構成要素に光学的に接合されてもよい。
【0049】
光ダイ３０４は、電子回路及び光学回路を含み得る。いくつかの非限定的な実施形態に係る、光ダイの一例が図４に示されている。この場合、光ダイ３０４は、他に可能性のある構成要素の中でも、メモリコントローラ４０４、光トランシーバ４０６、及び導電性のパッド４０８を含む。パッド４０８は、以下でさらに説明するように、光ダイ３０４の上方に垂直に（ｚ方向に）配列されたＤＲＡＭ層１，２…Ｎとの間で電気信号を分配するために使用され得る。
【0050】
メモリコントローラ４０４は、読み取り／書き込み動作の実行を含む、メモリ層１，２…Ｎに出入りするデータの流れを管理するように構成され得る。例えば、メモリコントローラ４０４は、記憶されるべきデータをメモリ層１，２…Ｎに転送し得、メモリ層からのデータの要求を送信し得、どの層かつどの特定のＤＲＡＭセルを書き換えることができるかを決定し得、メモリ層のＤＲＡＭセルから特定のビットを消去し得る。メモリコントローラ４０４は、パッド４０８、及びパッドに接続されたインターコネクト（図４において図示略）を介してＤＲＡＭ層と通信し得る。
【0051】
光トランシーバ４０６は、光ファイバ２０８を介して受信された光信号を電気ドメインに、又はその逆に変換し得る。例えば、光トランシーバ４０６は、ビットストリームを光キャリアに符号化するための１つ以上の変調器を含み得る。例えば、とりわけ、オンオフキーイング（ＯＯＫ（on-off keying））、又は二位相偏移変調（ＢＰＳＫ（binary phase shift keying））、４－ＰＳＫ、８－ＰＳＫ、１６－ＰＳＫなどのより複雑なマルチレベルスキームを含む、任意の適切な変調フォーマットを用いてもよい。マッハツェンダー型変調器、電界吸収型光変調器、及び／又は共鳴型変調器を含むがこれらに限定されない、異なるタイプの変調器をこの目的のために用いてもよい。光トランシーバ４０６はさらに、受信した光信号からデータを抽出するための１つ以上の光検出器を含んでもよい。ゲルマニウムベースのフォトダイオードを含む、任意の適切なタイプの光検出器を用いてもよい。いくつかの実施形態では、複数のＯＩＳＭ間で共通の光ファイバを共有するためにＷＤＭ技術が用いられ得る。
【0052】
図４の実施形態において、メモリコントローラ４０４及び光トランシーバ４０６は、同一のダイ上に配置されている（ただし、他の実施形態において、メモリコントローラ４０４及び光トランシーバ４０６は別々のダイ上に配置され得る。）。したがって、メモリコントローラ４０４及び光トランシーバ４０６は、同じ微細加工プロセスを用いて共に製造され、少なくともいくつかの実施形態では、共通のフォトマスクを用いて製造され得る。図５Ａの光ダイは、例えば、光導波路４２０及びトランジスタ４２２が同一のシリコン基板４１４上に共に製造され得る場合を示している。図示されるように、光導波路４２０及びトランジスタ４２２は、誘電体層４１６に埋め込まれ得る同一のシリコン層４１８をパターン化することによって製造される。光導波路４２０は光トランシーバ４０６の一部であり得、トランジスタ４２２はメモリコントローラ４０４の一部であり得る。もちろん、光トランシーバ４０６は、シリコン層４１８にパターン化された追加の光導波路及び他の光デバイスを含み得、メモリコントローラ４０４は、同一の層にパターン化された追加のトランジスタを含み得る。とりわけ、バルクシリコン基板又はシリコンオンインシュレータ（ＳＯＩ）基板が光ダイ３０４として使用され得ることに留意されたい。
【0053】
メモリコントローラ４０４と光トランシーバ４０６が同一のダイ上で共に製造されるという事実から生じる１つの課題は、設計のトレードオフが必要となり得ることである。そのようなトレードオフの１つは、ほとんどの半導体製造工場（foundry）内で、小さな製造ノード（４５ｎｍ未満、３２ｎｍ未満、又は２２ｎｍ未満など）で光学デバイスを製造するプロセスが利用できないことに起因する。同一の基板上にパターン化されているということは、コストを制限するために、メモリコントローラと光トランシーバの形成に同一の製造ノードを使用する必要があることを意味する。その結果、メモリコントローラに小さな製造ノードを（製造コストを大幅に増加させることなく）用いることはできない。製造ノードが小さいと、データ速度の増加及び消費電力の削減を含むパフォーマンスが向上するため、この制限は望ましくない。例えば、従来のＤＲＡＭにおけるメモリコントローラは、２２ｎｍ以下の製造ノードを用いて製造される。したがって、本願で説明するような共通のシリコンダイ上で光トランシーバ及びメモリコントローラを共に製造することは、理想よりも大きい製造ノードで製造されたメモリコントローラの犠牲を伴ってもたらされ得る。図５Ｂのトランジスタは、例えば、４５ｎｍの製造ノードで製造されている。したがって、ソースウェル４３２とドレインウェル４３４との間の間隔Ｌ（すなわち、トランジスタのチャネルの長さ）は、４５ｎｍ以下である。なお、２５０ｎｍ、１３０ｎｍ、６５ｎｍ、３２ｎｍ、２２ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ及びそのような値の間の任意の値を含む、４５ｎｍ以外の製造ノードがシリコンダイ３０４の製造に使用され得ることを理解されたい。
【0054】
図６は、少なくともいくつかの実施形態において、ＤＲＡＭ層１，２…Ｎ及び光ダイ３０４がどのように互いに電気的に接続され得るかを示している。図示されるように、インターコネクト５１０（例えば、シリコン貫通ビア又は酸化物貫通ビア）は、ＤＲＡＭ層１，２…Ｎを通り抜け得、パッド４０８に接続され得る。マイクロバンプ又は他のタイプのバンプは、ＤＲＡＭ層とシリコンダイ３０４との間の適切な電気的接続を確実にするために、パッド４０８上に形成され得る。
【0055】
上記のように、いくつかの実施形態では、単一の光ファイバで複数のデータストリームを送信するためにＷＤＭ技術が用いられ得る。ＷＤＭ技術は、必要な光ファイバの数が少なくなり得るため、本願に記載のタイプのコンピューティングシステムの設計に追加の自由度をもたらし得る。マルチプレクサとデマルチプレクサは、ＷＤＭアーキテクチャをサポートするために用いられ得る。マルチプレクサ及びデマルチプレクサは、光トランシーバ４０６及び論理ユニット２０４に統合されてもよく、又は論理ユニット及びＯＩＳＭの外部に設けられた別個の構成要素として配備されてもよい。いくつかの非限定的な実施形態に係る、ＷＤＭ通信をサポートするように構成されたシリコンダイ３０４の一例が図７に示されている。この例では、光トランシーバ４０６は、変調器（ＭＯＤ）７０２のバンク（集まり）、マルチプレクサ（ＭＵＸ）７０４、デマルチプレクサ（ＤＥＭＵＸ）７０６、及び光検出器（ＰＤ）７０８のバンク（集まり）を含む。レーザ４０２は、複数の波長（例えば、光のＣバンド又はＯバンド）を放射するように構成され得、複数の波長のそれぞれは、適切な光学部品（図７において図示略）を用いて対応する変調器７０２に転送され得る。これらの波長に関連するキャリアは、メモリコントローラ４０４によって提供されるデータストリームで変調され得る。データストリームは、ＭＵＸ７０４を用いて一緒に組み合わせされ得、光ファイバ２０８の他端に送信され得る。この例では、データの送信及び受信のための単一の光ファイバを示しているが、他の実施形態では、複数の別個の光ファイバを用いてもよい。異なる波長のデータストリームは、光ファイバ２０８を介して受信され得、ＤＥＭＵＸ７０６を用いて空間的に分離され得る。対応する各波長のキャリアは、光検出器７０８を用いて電気ドメインに変換され得る。直接の及び／又はコヒーレントな検出スキームを用いてもよい。このようにしてキャリアから抽出されたデータは、メモリコントローラ４０４に提供され得、メモリコントローラ４０４は、例えばＤＲＡＭ層１，２…Ｎに書き込み動作を実行し得る。
【0056】
本願に図示されていない他の実施形態において、別個の外部ＷＤＭ部品（例えば、マルチプレクサ及びデマルチプレクサ）を使用して、異なるＯＩＳＭからのデータストリームを共通の光ファイバに組み合わせ得る。例えば、各ＯＩＳＭが特定の波長に一意に割り当てられ得る。
【0057】
同様に、論理ユニット２０４は、光キャリアを介してデータを送受信するための光学回路を含み得る。いくつかの非限定的な実施形態に係る、そのような論理ユニットの例が図８に示されている。この場合、論理ユニット２０４は、光ファイバ２０８に連結された光入力－出力（Ｉ／Ｏ）ユニット８０２を含む（この例では１つの光ファイバのみが示されているが、複数の光ファイバが光Ｉ／Ｏユニット８０２を介して接続され得る。）。光Ｉ／Ｏユニット８０２は、例えば、レーザ、変調器、光検出器、マルチプレクサ、及びデマルチプレクサを含む、光トランシーバ４０６と類似の光学装置を含み得る。光Ｉ／Ｏユニット８０２は、論理ユニット２０４のコア、すなわち電気／光学コア８０４に連結され得る。コア８０４は、電気ドメインでデータを処理するための回路及び／又は光学ドメインでデータを処理するための回路を含み得る。コア８０４は、実行されると、例えばディープラーニングアルゴリズムを含む、異なる動作を実行し得る命令でプログラムしてもよい。
【0058】
光ファイバ２０８は、例えば、チップの側縁を介したエッジ連結を介すること、又は代替的に、チップの頂面又は底面を介した表面連結を介することを含む任意の適切な方法で、チップ（例えば、ＯＩＳＭ２０６又は論理ユニット２０４）に連結されてもよい。エッジ連結が用いられるいくつかの実施形態では、光ファイバをチップに物理的に連結するためにＶ字溝が採用され得る。いくつかの非限定的な実施形態に係る、光ダイ３０４に関連して用いられ得るＶ字溝の一例が図９に示されている。光ダイ３０４の側縁を示している図９の例では、基板９０２上にＶ字溝が形成されている。Ｖ字溝は、例えば、結晶方向に沿って基板をエッチングすることによって得てもよい。Ｖ字溝は、光ファイバ（例えば、ＳＭＦ－２８）がその中に配置されるときに、光ファイバのコア２０９が光ダイに形成された対応する導波路９０６と一列に並ぶようなサイズにされ得る。このようにして、導波路９０６及びコア２０９は、低い挿入損失で互いに光学的に結合され得る。
【0059】
他の実施形態では、格子カプラを用いて導波路と光ファイバとの間の表面結合を可能にし得る。格子カプラは、面外モードを導波路のモードに連結するように構成し得る。これらの実施形態では、光ファイバの端部がダイの表面に対して実質的に垂直となるように、光ファイバを光ダイの頂面（又は底面）に取り付け得る。
【0060】
さらに他の実施形態では、光ファイバを使用する必要なしに、異なるダイを互いに光学的に連結し得る。いくつかの非限定的な実施形態に係る、そのような一例が図１０Ａに示されている。図示されるように、１つ以上のＯＩＳＭが論理ユニット２０４に直接取り付けられ得る。この例では、一対のＯＩＳＭが論理ユニット２０４の頂面に取り付けられ、一対のＯＩＳＭが論理ユニット２０４の底面に取り付けられている。図１０Ａの構造は、ＰＣＢ（図１０Ａにおいて図示略）上に配置し得る。他の実施形態では、ＯＩＳＭは、論理ユニット２０４の１つの表面のみに連結されてもよい。図１０Ａに示すように、例えば、５を超える、１０を超える、２０を超える、３０を超える、５０を超える、又は１００を超えるといった任意の適切な数のＯＩＳＭを論理ユニット２０４に取り付け得る。
【0061】
ＯＩＳＭは、自由空間光通信を介して論理ユニットと通信し得る。つまり、光モードは、自由空間光ビームとしてＯＩＳＭと論理ユニットとの間を伝搬する。一例では、格子カプラを用いて、光モードがチップの平面の外側に連結されている。１つの格子カプラは光ダイ３０４に配置され得、別の格子カプラは光Ｉ／Ｏユニット８０２に配置され得る。この場合、論理ユニット２０４は、それが連結されている各光ダイに対して少なくとも１つの光Ｉ／Ｏユニット８０２を含む。代表的な光ダイ／光Ｉ／Ｏユニットのペアが図１０Ｂに示されている。この例では、光ダイ３０４は格子カプラ１００２を含み、光Ｉ／Ｏユニット８０２は格子カプラ１００４を含む。格子カプラは、チップ内で光信号を転送するためのそれぞれの導波路に、光学的に連結され得る。格子カプラは、それらが形成されるそれぞれの平面の外側で互いに光学的に連結され得る。この状態では、光信号は、それぞれの導波路を介して格子カプラ１００２に提供される。それに応答して、格子カプラ１００２は、光ダイ３０４の平面の外側で、格子カプラ１００４に向かって光ビームを放射する。格子カプラ１００４は、このビームの少なくとも一部を集めることで光信号を受信し得る。次に、この信号はそれぞれの導波路に提供され得る。格子カプラに加えて、又は格子カプラに代えて、垂直共振器面発光レーザ（ＶＣＳＥＬ）を含む他の手段が用いられ得る。ＶＣＳＥＬによって放射された光は、別の面外カプラを用いて、又は光検出器を用いて直接的に集められ得る。
【0062】
ＩＶ．光学的に接合された積層メモリを含むコンピュータアーキテクチャの例
いくつかの従来のコンピュータアーキテクチャは、共通バスがネットワークの異なるポイント間の通信を可能にするように配置されている。例えば、リングバスは、複数のプロセッサが相互に通信できるようにするために、コンピュータシステムでよく用いられている。従来のリングベースのアーキテクチャの一例が図１１Ａに示されており、図１１Ａにおいて、リングは複数のマイクロプロセッサを互いに通信させて配置している。データバッファリングを可能にするために、リングパスに沿って複数のＤＲＡＭが用いられ得る。
いくつかの従来のコンピュータアーキテクチャは、共通バスがネットワークの異なるポイント間の通信を可能にするように配置されている。例えば、リングバスは、複数のプロセッサが相互に通信できるようにするために、コンピュータシステムでよく用いられている。従来のリングベースのアーキテクチャの一例が図１１Ａに示されており、図１１Ａにおいて、リングは複数のマイクロプロセッサを互いに通信させて配置している。データバッファリングを可能にするために、リングパスに沿って複数のＤＲＡＭが用いられ得る。
【0063】
リングアーキテクチャは、比較的短いインターコネクトで実装できるため、従来から用いられている。図１１Ａに示されるように、各ＤＲＡＭは、隣接するＤＲＡＭにのみ接続されている。したがって、このアーキテクチャは、ＤＲＡＭを互いに非常に近くに物理的に配置することによって実装でき、これにより長い導電性配線を用いる場合に発生する欠点を回避できる。このアーキテクチャの欠点は、拡張性がないことである。ＤＲＡＭを互いに近くに配置しなければならないという事実は、他のＤＲＡＭの追加に制限をもたらす。これは、最終的には、ＤＲＡＭを設けるインターポーザ上にスペースがなくなるからである。
【0064】
高いデータ速度及び低い消費電力を提供しながら、ＤＲＡＭを相互に配置できる距離を長くすることで、本願で説明するタイプの光学的に接合された積層メモリは、任意のネットワークトポロジを可能にする。光チャネルを使用することで、インターコネクトのボトルネックが解消され、メモリへのアクセスが実質的に無制限となるコンピュータシステムを設計する機会が開かれる。いくつかの非限定的な実施形態に係る、光学的に接合された積層メモリを利用する任意のコンピューティングシステムの一例が図１１Ｂに示されている。図示されるように、システムは、本願で説明されたタイプの複数のＯＩＳＭ及び複数の論理ユニット（ＬＵ）を含む。各ＯＩＳＭは、他のＯＩＳＭのいずれか及び／又は論理ユニットのいずれかに（光ファイバ又は自由空間光通信を介して）光学的に連結され得る。相互に光学的に結合されたＯＩＳＭ間の離間距離は、必要に応じて大きくても小さくてもよい。各論理ユニット／ＯＩＭＳのペアは、本願では「コンピューティングノード」と呼称される。例えば、２つの相互に光学的に連結されたＯＩＳＭは、１ｃｍ以上、１０ｃｍ以上、５０ｃｍ以上、１ｍ以上、２ｍ以上、５ｍ以上、１０ｍ以上、５０ｍ以上、又は１００ｍ以上離れていてもよい。いくつかの実施形態ではあるが、ＯＩＳＭは、共通のＰＣＢ上に配置される必要はない。
【0065】
ネットワークのトポロジは、ネットワーク上で実行されるアプリケーションの必要性に基づいて動的に構成され得る。必要であれば、例えば、網羅的アーキテクチャ、一地点対多地点アーキテクチャ、さらにはリングアーキテクチャが実装され得る。いくつかの実施形態では、ＷＤＭ技術を用いることで、システム内の光ファイバの数が削減され得る。
【0066】
Ｖ．光学的に接合された積層メモリの製造
いくつかの実施形態は、本願に記載のタイプの光学的に接合された積層メモリを製造するための方法に関する。図１２は、いくつかの非限定的な実施形態に係る、そのような方法の一例を示している。方法１２００は、複数のメモリ層が製造される動作１２０２から始まる。各層は、別々のシリコンダイ上に形成され得る。動作１２０２で製造することができるメモリ層のタイプは、ＤＲＡＭ、ＳＲＡＭ、ＮＡＮＤ、フラッシュメモリなどを含み、その一例が図３に関連して説明されている。メモリ層は、４５ｎｍ以下、３２ｎｍ以下、又は２２ｎｍ以下、１４ｎｍ以下、１０ｎｍ以下、７ｎｍ以下、又は５ｎｍ以下といった任意の適切な製造ノードを用いて製造され得る。メモリ層は、例えば３Ｄスタッキング技術及びフリップチップボンディングを含む任意の適切な技術を用いて積み重ねられ得る。積み重ねられると、メモリ層は、シリコン貫通ビア及び／又は酸化物貫通ビアのようなインターコネクトを用いて相互に通信するように配置され得る。
いくつかの実施形態は、本願に記載のタイプの光学的に接合された積層メモリを製造するための方法に関する。図１２は、いくつかの非限定的な実施形態に係る、そのような方法の一例を示している。方法１２００は、複数のメモリ層が製造される動作１２０２から始まる。各層は、別々のシリコンダイ上に形成され得る。動作１２０２で製造することができるメモリ層のタイプは、ＤＲＡＭ、ＳＲＡＭ、ＮＡＮＤ、フラッシュメモリなどを含み、その一例が図３に関連して説明されている。メモリ層は、４５ｎｍ以下、３２ｎｍ以下、又は２２ｎｍ以下、１４ｎｍ以下、１０ｎｍ以下、７ｎｍ以下、又は５ｎｍ以下といった任意の適切な製造ノードを用いて製造され得る。メモリ層は、例えば３Ｄスタッキング技術及びフリップチップボンディングを含む任意の適切な技術を用いて積み重ねられ得る。積み重ねられると、メモリ層は、シリコン貫通ビア及び／又は酸化物貫通ビアのようなインターコネクトを用いて相互に通信するように配置され得る。
【0067】
動作１２０４において、光ダイは、光トランシーバ及びメモリコントローラを含むように製造され得る。動作１２０４において製造され得る光ダイの一例は、図４に関連して説明されている。光ダイは、動作１２０２のメモリ層と同じ製造工場で、又は別の製造工場で製造され得る。いくつかの実施形態において、光ダイは、メモリ層に用いられる製造ノードよりも小さい製造ノードを用いて製造される（ただし、他の実施形態において同じ製造ノードが用いられてもよい。）。例えば、いくつかの実施形態では、４５ｎｍの製造ノードが用いられ得る。いくつかの実施形態において、光ダイは、例えば、図９に関連して説明されたタイプのＶ字溝を含む、光ファイバの光学的位置合わせを可能にするための構造を含むように製造され得る。
【0068】
動作１２０６において、動作１２０２のメモリ層は、動作１２０４の光ダイに結合され得る。いくつかの実施形態において、光ダイは、メモリ層が互いに結合される製造設備と同じ製造設備においてメモリ層に結合される。他の実施形態において、これらのステップは、異なる製造設備において行われる。フリップチップボンディング又は他の三次元（３Ｄ）統合技術を含む多くの結合技術のいずれを用いてもよい。シリコン貫通ビア、酸化物貫通ビア、又は他のタイプのインターコネクトによって、メモリコントローラとメモリ層との間の通信が可能になる。いくつかの実施形態において、光学的に接合された積層メモリは、ハウジング内にパッケージ化され得る。パッケージには、ヒートスプレッダ、ヒートシンク、ヒートパイプ、熱電冷却器、ファン、熱伝導材料などの冷却装置及び冷却システムが含まれ得る。
【0069】
動作１２０８において、１つ以上の光ファイバは、光ファイバが光トランシーバと光学的に接続されるように、光ダイに接続され得る。いくつかの実施形態において、光ファイバは、光学的な位置合わせの改善のためにＶ字溝内に配置される。動作１２１０において、光学的に接合された積層メモリは、プリント回路基板又は他の基板に実装され得る。
【0070】
動作１２０２～１２１０は、図１２に示される順序を含むがこれに限定されない、任意の適切な順序で実行され得ることを理解されたい。
ＶＩ．結論
本願の態様は、１つ以上の利点を提供し得、そのいくつかは既に説明されている。これより、そのような利点のいくつかの非限定的な例について説明する。すべての態様及び実施形態が、ここで説明されるすべての利点を必ずしも提供するわけではないことを理解されたい。さらに、本願の態様は、ここで説明されているものに対して付加的な利点を提供し得ることを理解されたい。
ＶＩ．結論
本願の態様は、１つ以上の利点を提供し得、そのいくつかは既に説明されている。これより、そのような利点のいくつかの非限定的な例について説明する。すべての態様及び実施形態が、ここで説明されるすべての利点を必ずしも提供するわけではないことを理解されたい。さらに、本願の態様は、ここで説明されているものに対して付加的な利点を提供し得ることを理解されたい。
【0071】
本願の態様は、従来のメモリユニットと比較して、コンピュータシステムで使用できるメモリバンド幅及び全体のメモリ容量の点でより高度な拡張性を付与する、光学的に接合された積層メモリを提供する。実際、本願に記載のタイプの光学的に接合された積層メモリは、消費電力のわずかな増加で追加のメモリバンド幅を提供することができる。
【0072】
結果として、本願に記載の光学的に接合された積層メモリは、メモリユニットを所望の距離、数キロメートルでも離れた場所に配置できるので、コンピュータアーキテクチャの設計においてより高い自由度を提供する。
【0073】
本願に記載のタイプのメモリは、三次元的に積み重ねられているため、従来のメモリと比較して、単位面積あたりのメモリ密度の量が大幅に増加する。
このように本願の技術のいくつかの態様及び実施形態が説明されているため、様々な代替、変更、及び改善が当業者によって容易になされることを理解されたい。このような代替、変更、及び改善は、本願において説明されている技術の精神と範囲内のものであることが意図される。したがって、前述の実施形態は単なる例として提示されており、添付の特許請求の範囲及びその均等の範囲内で、本発明の実施形態は、具体的に記載されている以外の方法で実施され得ることを理解されたい。加えて、本願に記載の２つ以上の特徴、システム、物品、材料、及び／又は方法の任意の組み合わせは、そのような特徴、システム、物品、材料、及び／又は方法が相互に矛盾しない限り、本開示の範囲内に含まれる。
このように本願の技術のいくつかの態様及び実施形態が説明されているため、様々な代替、変更、及び改善が当業者によって容易になされることを理解されたい。このような代替、変更、及び改善は、本願において説明されている技術の精神と範囲内のものであることが意図される。したがって、前述の実施形態は単なる例として提示されており、添付の特許請求の範囲及びその均等の範囲内で、本発明の実施形態は、具体的に記載されている以外の方法で実施され得ることを理解されたい。加えて、本願に記載の２つ以上の特徴、システム、物品、材料、及び／又は方法の任意の組み合わせは、そのような特徴、システム、物品、材料、及び／又は方法が相互に矛盾しない限り、本開示の範囲内に含まれる。
【0074】
また、説明したように、いくつかの態様は、１つ以上の方法として具体化され得る。方法の一部として実行される動作は、任意の適切な方法でその順序が並び替えられ得る。したがって、例示的な実施形態では連続的な動作として示されていても、いくつかの動作を同時に実行することを含む、図示とは異なる順序で動作が実行される実施形態を構築してもよい。
【0075】
すべての定義は、本願で定義され使用される通りであり、辞書の定義、援用する文書内の定義、及び／又は定義された用語の通常の意味を統制するように理解すべきである。
不定冠詞「ａ」及び「ａｎ」は、本願の明細書及び特許請求の範囲において使用する場合、明確に反示されない限り、「少なくとも１つ」を意味するものと理解すべきである。
不定冠詞「ａ」及び「ａｎ」は、本願の明細書及び特許請求の範囲において使用する場合、明確に反示されない限り、「少なくとも１つ」を意味するものと理解すべきである。
【0076】
慣用句「及び／又は」は、本願明細書及び特許請求の範囲において使用する場合、そのように結びつけられた複数の要素の「いずれか又は両方」、すなわち、ある場合には結合的に存在し、またその他の場合には非結合的に存在する要素を意味するものと理解されるべきである。
【0077】
本願明細書及び特許請求の範囲において使用する場合、１つ以上の要素のリストを参照する際の慣用句「少なくとも１つ」とは、要素のリスト内の任意の１つ以上の要素から選択される少なくとも１つの要素を意味するものと理解すべきであるが、しかし要素のリスト内に特にリスト化されているあらゆる要素それぞれの少なくとも１つを必ずしも含む必要はなく、また要素のリスト内の要素の任意の組み合わせを排除するものでもない。この定義は、慣用句「少なくとも１つ」が指す要素のリスト内で特に識別された要素以外の要素が、そのような特に識別された要素に関連する、しないに関わらず任意選択で存在し得ることも可能にする。
【0078】
「おおよそ」及び「約」という用語は、いくつかの実施形態では目標値の±２０％以内、いくつかの実施形態では目標値の±１０％以内、いくつかの実施形態では目標値の±５％以内、さらにいくつかの実施形態では目標値の±２％以内であることを意味するために使用され得る。なお、「おおよそ」及び「約」という用語は、目標値を含み得る。
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図11A】
【図11B】
【図12】
