特許 7558029 バッファ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-19

(45)【発行日】2024-09-30

(54)【発明の名称】バッファ回路

(51)【国際特許分類】

   H03F 1/56 20060101AFI20240920BHJP

【ＦＩ】

H03F1/56

【請求項の数】 5

(21)【出願番号】P 2020177011

(22)【出願日】2020-10-21

(65)【公開番号】P2022068065

(43)【公開日】2022-05-09

【審査請求日】2023-09-27

(73)【特許権者】

【識別番号】000006666

【氏名又は名称】アズビル株式会社

(74)【代理人】

【識別番号】110003166

【氏名又は名称】弁理士法人山王内外特許事務所

(72)【発明者】

【氏名】手島 紘明

【審査官】福田 正悟

(56)【参考文献】

【文献】特開２０１５－１２６４８４（ＪＰ，Ａ）

【文献】特開２００９－０７０２１１（ＪＰ，Ａ）

【文献】特開２００２－２５８８２１（ＪＰ，Ａ）

【文献】特開平０７－２４５５３４（ＪＰ，Ａ）

【文献】特開平０５－２６７９４３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｆ １／５６

(57)【特許請求の範囲】

【請求項1】

反転入力端子に入力された電圧と非反転入力端子に入力された電圧との差を増幅する入力段と、
外付けＡ／Ｄ変換器に接続された電源からの電源電圧により動作し、前記入力段による増幅後の電圧を増幅して当該外付けＡ／Ｄ変換器に出力する出力段と
を備えたバッファ回路。

【請求項2】

前記入力段及び前記出力段は、
オペアンプと、
前記オペアンプの出力端子に接続され、前記外付けＡ／Ｄ変換器に接続された電源からの電源電圧により動作するソースフォロア回路とを有する
ことを特徴とする請求項１記載のバッファ回路。

【請求項3】

前記ソースフォロア回路は、
ゲート端子が前記オペアンプの出力端子に接続され、ソース端子が前記オペアンプの反転入力端子に接続され、ドレイン端子に前記外付けＡ／Ｄ変換器に接続された電源からの電源電圧が印加されるトランジスタと、
入力端が前記トランジスタのソース端子に接続され、出力端が接地された電流源回路とを有する
ことを特徴とする請求項２記載のバッファ回路。

【請求項4】

前記ソースフォロア回路は、
ゲート端子が前記オペアンプの出力端子に接続され、ソース端子が前記オペアンプの反転入力端子に接続され、ドレイン端子に前記外付けＡ／Ｄ変換器に接続された電源からの電源電圧が印加されるトランジスタと、
一端が前記トランジスタのソース端子に接続され、他端が接地された抵抗とを有する
ことを特徴とする請求項２記載のバッファ回路。

【請求項5】

前記入力段及び前記出力段は、
前記外付けＡ／Ｄ変換器に接続された電源からの電源電圧により動作するソース接地回路を含むオペアンプを有する
ことを特徴とする請求項１記載のバッファ回路。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、外部機器に対して電圧を出力するバッファ回路に関する。

【背景技術】

【0002】

従来、バッファ回路から外部機器（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に対して電圧を出力する場合がある。例えば図６に示すように、ＩＣがＡ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器を内蔵しておらず、ＩＣ内部のアナログ回路の電圧がバッファ回路１０１を介して外付けＡ／Ｄ変換器（外部機器）１０２に出力される場合がある。

【0003】

このような場合において、バッファ回路は、電圧の出力先である外部機器によっては、出力する電圧を制限する必要がある場合がある。すなわち、使用条件によっては、バッファ回路側の電源電圧が、外部機器側の電源電圧よりも高い場合がある。この場合、バッファ回路からの出力電圧を、外部機器側の電源電圧以下に制限する必要がある。

【0004】

図６では、バッファ回路１０１からの出力電圧を、外付けＡ／Ｄ変換器１０２によりＡ／Ｄ変換する場合を示している。なお、バッファ回路１０１には電源１０３が接続され、バッファ回路１０１は電源１０３からの電源電圧により動作する。また、外付けＡ／Ｄ変換器１０２には電源１０４が接続され、外付けＡ／Ｄ変換器１０２は電源１０４からの電源電圧により動作する。また、外付けＡ／Ｄ変換器１０２には、バッファ回路１０１との間に、保護用ダイオードＤ１’～Ｄ４’が接続されている。また図６において、ＶＲＥＧ１はバッファ回路１０１側の電源電圧を示し、ＶＲＥＧ２は外付けＡ／Ｄ変換器１０２側の電源電圧を示し、ＶＯ１はバッファ回路１０１からの出力電圧を示している。また図６では、ＶＲＥＧ１＞ＶＲＥＧ２であるとする。

【0005】

この場合、バッファ回路１０１からの出力電圧を、外付けＡ／Ｄ変換器１０２側の電源電圧以下に制限する必要がある（ＶＯ１≦ＶＲＥＧ２）。一方、バッファ回路１０１からの出力電圧が外付けＡ／Ｄ変換器１０２側の電源電圧を上回ると（ＶＯ１＞ＶＲＥＧ２）、図６に矢印で示すように、保護用ダイオードＤ１’～Ｄ４’に過剰な電流が流れ、故障に繋がる可能性がある。

【0006】

これに対し、ソースフォロア回路を用いて、オペアンプの出力電圧に制限をかけることを可能とした半導体集積回路が知られている（例えば特許文献１参照）。この半導体集積回路では、差動増幅回路へ帰還させる電圧は制限することなく、高電圧駆動する回路の出力電圧を制限可能とするため、高電圧と低電圧の出力段が搭載され、動作フェーズに応じて出力段を切替えるように構成されている。動作フェーズとしては、入力をサンプリングして帰還させる第１フェーズと、入力を増幅して出力する第２フェーズとが挙げられる。これにより、高電圧駆動する回路の出力が低電圧駆動する外部回路に接続された場合でも故障を回避可能となる。なお、第１フェーズにおいて、低電圧を出力してしまうと、所望の出力が得られなくなってしまうため、高電圧の出力は必須である。

【先行技術文献】

【特許文献】

【0007】

【文献】特開２０１９－２２０８３号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

一方、バッファ回路では、通常動作時だけではなく、電源起動時等のようにバッファ回路が正常に動作していない状態でも、確実に出力電圧を制限できる必要がある。しかしながら、特許文献１に開示された半導体集積回路では、第１フェーズでは高電圧が出力される。そのため、この半導体集積回路の構成をバッファ回路に適用した場合、電源起動時等のようにバッファ回路が正常に動作していない状態に、確実に出力電圧を制限できない可能性がある。

【0009】

この発明は、上記のような課題を解決するためになされたもので、バッファ回路が正常に動作していない状態でも、出力電圧を出力先である外部機器側の電源電圧以下に制限可能なバッファ回路を提供することを目的としている。

【課題を解決するための手段】

【0010】

この発明に係るバッファ回路は、反転入力端子に入力された電圧と非反転入力端子に入力された電圧との差を増幅する入力段と、外付けＡ／Ｄ変換器に接続された電源からの電源電圧により動作し、入力段による増幅後の電圧を増幅して当該外付けＡ／Ｄ変換器に出力する出力段とを備えたことを特徴とする。

【発明の効果】

【0011】

この発明によれば、上記のように構成したので、バッファ回路が正常に動作していない状態でも、出力電圧を出力先である外部機器側の電源電圧以下に制限可能となる。

【図面の簡単な説明】

【0012】

【図1】実施の形態１に係るバッファ回路の構成例を示す図である

【図2】実施の形態１に係るバッファ回路が有する電流源回路の構成例を示す図である

【図3】実施の形態１に係るバッファ回路が有する電流源回路の別の構成例を示す図である

【図4】実施の形態１に係るバッファ回路の内部電圧と出力電圧との関係の一例を示す図である。

【図5】実施の形態１に係るバッファ回路の別の構成例を示す図である。

【図6】従来のバッファ回路において、出力電圧が外部機器側の電源電圧より大きい場合に生じる過剰電流を説明する図である。

【発明を実施するための形態】

【0013】

以下、この発明の実施の形態について図面を参照しながら詳細に説明する。
実施の形態１．
図１は実施の形態１に係るバッファ回路１の構成例を示す図である。
図１では、バッファ回路１に、外部機器として外付けＡ／Ｄ変換器２が接続された場合を示している。外付けＡ／Ｄ変換器２は、入力端に入力されたアナログ電圧をデジタル電圧に変換する。

【0014】

外付けＡ／Ｄ変換器２には、電源４が接続されている。電源４は、マイナス端子が接地されている。外付けＡ／Ｄ変換器２は、電源４からの電源電圧により動作する。図１において、ＶＲＥＧ２は電源４からの電源電圧を示している。

【0015】

また、外付けＡ／Ｄ変換器２には、バッファ回路１との間に、静電保護素子として例えば保護用ダイオードＤ１～Ｄ４が接続されている。この静電保護素子は、ＩＣ内部における外部に接続される部分（Ｉ／Ｏ等と呼ばれる部分）に形成され、静電気等によって自身の電源以上の過剰な電圧がかかった場合に電流の経路となってＩＣ内部の破壊を防ぐものである。ここで、保護用ダイオードＤ１，Ｄ２は、バッファ回路１が内蔵されたＩＣに内蔵された静電保護素子を想定している。また、保護用ダイオードＤ３，Ｄ４は、外付けＡ／Ｄ変換器２に内蔵された静電保護素子を想定している。

【0016】

保護用ダイオードＤ１は、カソードが電源４のプラス端子に接続されている。また、保護用ダイオードＤ２は、カソードが保護用ダイオードＤ１のアノードに接続され、アノードが電源４のマイナス端子に接続されている。また、保護用ダイオードＤ３は、カソードが電源４のプラス端子に接続されている。また、保護用ダイオードＤ４は、カソードが保護用ダイオードＤ１のアノード、保護用ダイオードＤ３のアノード及び外付けＡ／Ｄ変換器２の入力端に接続され、アノードが電源４のマイナス端子に接続されている。

【0017】

バッファ回路１は、アナログ回路系のＩＣに内蔵されたアナログのバッファ回路である。バッファ回路１は、図１に示すように、オペアンプＯＰ１、トランジスタＴｒ１及び電流源回路Ｉｃ１を備えている。トランジスタＴｒ１及び電流源回路Ｉｃ１は、ソースフォロア回路を構成する。また、バッファ回路１には、電源３及び電源４が接続されている。電源３は、マイナス端子が接地されている。バッファ回路１が有するオペアンプＯＰ１（入力段）は、電源３からの電源電圧により動作する。一方、バッファ回路１が有するソースフォロア回路（出力段）は、電源４からの電源電圧により動作する。図１において、ＶＲＥＧ１は電源３からの電源電圧を示している。

【0018】

また図１において、測定点はバッファ回路１を内蔵したＩＣ内の別のアナログ回路においてアナログ電圧を外部に出力したい箇所を示し、その箇所での電圧（内部電圧）をＶＯ１で示している。

【0019】

オペアンプＯＰ１は、非反転入力端子に入力された電圧と反転入力端子に入力された電圧との差を増幅し、増幅後の電圧を出力端子から出力する。このオペアンプＯＰ１は、非反転入力端子に内部電圧（ＶＯ１）が入力され、反転入力端子がトランジスタＴｒ１のソース端子に接続されている。

【0020】

トランジスタＴｒ１は、ゲート端子がオペアンプＯＰ１の出力端子に接続され、ドレイン端子が電源４のプラス端子に接続され、ソース端子が電流源回路Ｉｃ１の入力端及びバッファ回路１の出力端に接続されている。

【0021】

なお、バッファ回路１の出力端は、保護用ダイオードＤ１～Ｄ４を介して外付けＡ／Ｄ変換器２の入力端に接続されている。図１において、ＶＯ２はバッファ回路１からの出力電圧を示している。

【0022】

電流源回路Ｉｃ１は、出力端が接地されている。電流源回路Ｉｃ１は、例えば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いたＮｃｈ型のカレントミラー回路により構成される。図２に、電流源回路Ｉｃ１が、ＣＭＯＳトランジスタを用いたＮｃｈ型のカレントミラー回路により構成された場合の接続例を示す。

【0023】

図２に示す電流源回路Ｉｃ１は、電流源回路Ｉｃ２及びトランジスタＴｒ２，Ｔｒ３を有している。
電流源回路Ｉｃ２は、バイアス電流を出力する。電流源回路Ｉｃ２は、入力端が電源３のプラス端子に接続されている。
トランジスタＴｒ２は、ゲート端子が電流源回路Ｉｃ２の出力端に接続され、ドレイン端子が電流源回路Ｉｃ２の出力端に接続され、ソース端子が接地されている。
トランジスタＴｒ３は、ゲート端子がトランジスタＴｒ２のゲート端子に接続され、ドレイン端子がトランジスタＴｒ１のソース端子に接続され、ソース端子が接地されている。

【0024】

図２に示すトランジスタＴｒ１及び電流源回路Ｉｃ１は、Ｎｃｈ型のソースフォロア回路を構成する。

【0025】

なお図２では、電流源回路Ｉｃ１が、ＣＭＯＳトランジスタを用いたＮｃｈ型のカレントミラー回路により構成された場合を示した。しかしながら、電流源回路Ｉｃ１の構成はこれに限らず、電流源回路Ｉｃ１は、例えば、ＮＰＮトランジスタを用いたカレントミラー回路により構成されていてもよい。

【0026】

なお図１，２では、ソースフォロア回路が、トランジスタＴｒ１及び電流源回路Ｉｃ１により構成された場合を示した。しかしながら、これに限らず、ソースフォロア回路は、外付けＡ／Ｄ変換器２側の電源電圧により動作し、オペアンプＯＰ１による増幅後の電圧を増幅して外付けＡ／Ｄ変換器２に出力するように構成されていればよい。例えば図３に示すように、ソースフォロア回路は、トランジスタＴｒ１及び抵抗Ｒ１から構成されてもよい。この場合、抵抗Ｒ１は、一端がトランジスタＴｒ１のソース端子に接続され、他端が接地される。

【0027】

なお上記では、オペアンプＯＰ１が、バッファ回路１のうち、反転入力端子に入力された電圧と非反転入力端子に入力された電圧との差を増幅する入力段を構成する。また、ソースフォロア回路が、バッファ回路１のうち、外部機器（外付けＡ／Ｄ変換器２）側の電源電圧により動作し、上記入力段による増幅後の電圧を増幅して当該外部機器に出力する出力段を構成する。

【0028】

次に、図１～３に示す実施の形態１に係るバッファ回路１による効果について説明する。
実施の形態１に係るバッファ回路１では、外部機器（外付けＡ／Ｄ変換器２）に接続される出力段側の電源電圧を制限電圧（外部機器側の電源電圧）とすることで、出力電圧に制限をかけている。具体的には、図１～３に示す実施の形態１に係るバッファ回路１では、オペアンプＯＰ１とソースフォロア回路とが組合わせられてボルテージフォロア回路が構成され、ソースフォロア回路のドレイン端子が外付けＡ／Ｄ変換器２の電源４に接続されている。これにより、図１～３に示す実施の形態１に係るバッファ回路１では、ソースフォロア回路側の電源電圧として外付けＡ／Ｄ変換器２側の電源電圧が用いられるため、出力電圧（ＶＯ２）の上限は外付けＡ／Ｄ変換器２側の電源電圧（ＶＲＥＧ２）に制限される。

【0029】

図４に、バッファ回路１の内部電圧（ＶＯ１）と、バッファ回路１の出力電圧（ＶＯ２）との関係の一例を示す。
この場合、図４に示すように、バッファ回路１の内部電圧（ＶＯ１）が出力電圧（ＶＲＥＧ２）以下の領域では、バッファ回路１はボルテージフォロア回路として動作して、出力電圧（ＶＯ２）として内部電圧（ＶＯ１）がそのまま出力される。一方、バッファ回路１の内部電圧（ＶＯ１）が出力電圧（ＶＲＥＧ２）より大きい領域では、出力電圧（ＶＯ２）が外部機器側の電源電圧（ＶＲＥＧ２）に制限される。

【0030】

また、図１～３に示す実施の形態１に係るバッファ回路１では、通常動作時だけではなく、電源起動時等のようにバッファ回路１が正常に動作していない状態でも、確実に出力電圧を制限できる。
すなわち、電源３と電源４は別の電源であるため、電源起動時に起動するタイミングが異なる場合が想定される。一方、図１～３に示す実施の形態１に係るバッファ回路１では、電源４が起動するよりも前に電源３が起動した場合でも、バッファ回路１の出力段は電源４の電源電圧により動作するため、出力電圧が電源４の電源電圧（ＶＲＥＧ２）より大きな電圧になることはない。よって、外付けＡ／Ｄ変換器２に取付けられた保護用ダイオードＤ１～Ｄ４に過剰電流が流れることはない。

【0031】

なお上記では、バッファ回路１が有する入力段がオペアンプＯＰ１により構成され、バッファ回路１が有する出力段がソースフォロア回路により構成された場合を示した。しかしながら、これに限らず、バッファ回路１は、反転入力端子に入力された電圧と非反転入力端子に入力された電圧との差を増幅する入力段と、外部機器側の電源電圧により動作し、入力段による増幅後の電圧を増幅して当該外部機器に出力する出力段とを備えるように構成されていればよい。例えば図５に示すように、バッファ回路１の入力段及び出力段が、出力側がソース接地回路１１により構成されたオペアンプＯＰ２により構成されてもよい。この場合、ソース接地回路１１の電源として外部機器の電源４が用いられる。

【0032】

図５に示すバッファ回路１は、トランジスタＴｒ４～Ｔｒ１０、抵抗Ｒ２及びコンデンサＣ１から構成されている。トランジスタＴｒ４～Ｔｒ８は、オペアンプＯＰ２の入力側を構成する。トランジスタＴｒ９，Ｔｒ１０、抵抗Ｒ２及びコンデンサＣ１は、オペアンプＯＰ２の出力側（ソース接地回路１１）を構成する。

【0033】

トランジスタＴｒ４は、ゲート端子にバイアス電圧が印加され、ソース端子が電源３のプラス端子に接続される。図５おいて、ＶＢｉａｓ１はトランジスタＴｒ４のゲート端子に印加されるバイアス電圧を示している。

【0034】

トランジスタＴｒ５は、ゲート端子がバッファ回路１の出力端に接続され、ソース端子がトランジスタＴｒ４のドレイン端子に接続されている。トランジスタＴｒ５のゲート端子は、オペアンプＯＰ２の反転入力端子に相当する。
トランジスタＴｒ６は、ゲート端子に内部電圧（ＶＯ１）が入力され、ソース端子がトランジスタＴｒ４のドレイン端子に接続されている。トランジスタＴｒ６のゲート端子は、オペアンプＯＰ２の非反転入力端子に相当する。

【0035】

トランジスタＴｒ７は、ゲート端子がトランジスタＴｒ５のドレイン端子に接続され、ドレイン端子がトランジスタＴｒ５のドレイン端子に接続され、ソース端子が接地されている。
トランジスタＴｒ８は、ゲート端子がトランジスタＴｒ７のゲート端子に接続され、ドレイン端子がトランジスタＴｒ６のドレイン端子に接続され、ソース端子が接地されている。

【0036】

抵抗Ｒ２は、一端がトランジスタＴｒ６のドレイン端子に接続されている。
コンデンサＣ１は、一端が抵抗Ｒ２の他端に接続されている。

【0037】

トランジスタＴｒ９は、ゲート端子がトランジスタＴｒ６のドレイン端子に接続され、ドレイン端子がコンデンサＣ１の他端及びバッファ回路１の出力端に接続され、ソース端子が接地されている。
トランジスタＴｒ１０は、ゲート端子にバイアス電圧が印加され、ソース端子が電源４のプラス端子に接続され、ドレイン端子がバッファ回路１の出力端に接続されている。図５において、ＶＢｉａｓ２はトランジスタＴｒ１０のゲート端子に印加されるバイアス電圧を示している。

【0038】

なお、バッファ回路１の出力端は、保護用ダイオードＤ１～Ｄ４を介して外付けＡ／Ｄ変換器２の入力端に接続される。

【0039】

図５のように構成されたバッファ回路１についても、図１～３のように構成されたバッファ回路１と同様の効果が得られる。

【0040】

なお上記では、バッファ回路１に対し、外部機器として外付けＡ／Ｄ変換器２が接続された場合を示した。しかしながら、外部機器としてはこれに限らず、外部機器は、バッファ回路１から電圧が出力される機器であればよい。

【0041】

以上のように、この実施の形態１によれば、バッファ回路１は、反転入力端子に入力された電圧と非反転入力端子に入力された電圧との差を増幅する入力段と、外部機器側の電源電圧により動作し、入力段による増幅後の電圧を増幅して当該外部機器に出力する出力段とを備えた。これにより、実施の形態１に係るバッファ回路１は、バッファ回路１が正常に動作していない状態でも、出力電圧を出力先である外部機器側の電源電圧以下に制限可能となる。

【0042】

なお、本願発明はその発明の範囲内において、実施の形態の任意の構成要素の変形、若しくは実施の形態の任意の構成要素の省略が可能である。

【符号の説明】

【0043】

１ バッファ回路
２ 外付けＡ／Ｄ変換器
３ 電源
４ 電源
１１ ソース接地回路
Ｄ１～Ｄ４ 保護用ダイオード
ＯＰ１，ＯＰ２ オペアンプ
Ｔｒ１～Ｔｒ１０ トランジスタ
Ｉｃ１，Ｉｃ２ 電流源回路
Ｒ１，Ｒ２ 抵抗
Ｃ１ コンデンサ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】