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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-19
(45)【発行日】2024-09-30
(54)【発明の名称】電源装置
(51)【国際特許分類】
H02M 3/155 20060101AFI20240920BHJP
【ＦＩ】
H02M3/155 C
【請求項の数】
9
(21)【出願番号】P 2021546554
(86)(22)【出願日】2020-08-19
(86)【国際出願番号】 JP2020031286
(87)【国際公開番号】W WO2021054027
(87)【国際公開日】2021-03-25
【審査請求日】2023-05-24
(31)【優先権主張番号】P 2019170257
(32)【優先日】2019-09-19
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】福島 瞬
【審査官】清水 康
(56)【参考文献】
【文献】特開２０１０－２２６８１９（ＪＰ，Ａ）
【文献】特開２０１８－１６４３９４（ＪＰ，Ａ）
【文献】特開２０１１－１６７０１３（ＪＰ，Ａ）
【文献】特開２０１０－２１３５５９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｍ ３／００ － ３／４４
(57)【特許請求の範囲】
【請求項1】
入力電圧を受ける入力端子と出力電圧が加わる出力端子との間に直列に介在する出力トランジスタを備え、前記出力トランジスタの状態の制御を通じて前記入力電圧を降圧することにより前記出力電圧を生成する電源装置において、前記出力電圧に基づき前記出力トランジスタをオフに維持する短絡保護動作を行うことが可能な短絡保護部と、
前記入力電圧及び前記出力電圧に基づき前記短絡保護動作をマスクすることが可能なマスク部と、を備え、
前記マスク部は、前記入力電圧及び前記出力電圧間の差に基づき前記短絡保護動作をマスクするか否かを決定し、
前記入力電圧及び前記出力電圧間の差が所定値より大きい状態において、前記出力電圧に比例する電圧が所定の基準電圧を下回ることに応答して前記短絡保護部により前記短絡保護動作が行われる
、電源装置。
【請求項2】
前記マスク部は、前記入力電圧及び前記出力電圧間の差が前記所定値より小さいとき、所定のマスク信号を出力し、前記短絡保護部は、前記マスク信号が出力されているとき、前記出力電圧に依らず前記短絡保護動作を非実行とする
、請求項１に記載の電源装置。
【請求項3】
入力電圧を受ける入力端子と出力電圧が加わる出力端子との間に直列に介在する出力トランジスタを備え、前記出力トランジスタの状態の制御を通じて前記入力電圧を降圧することにより前記出力電圧を生成する電源装置において、前記出力電圧に基づき前記出力トランジスタをオフに維持する短絡保護動作を行うことが可能な短絡保護部と、
前記入力電圧及び前記出力電圧に基づき前記短絡保護動作をマスクすることが可能なマスク部と、を備え、
前記マスク部は、前記入力電圧及び前記出力電圧間の比に基づき前記短絡保護動作をマスクするか否かを決定し、
前記入力電圧及び前記出力電圧間の比が所定値より小さい状態において、前記出力電圧に比例する電圧が所定の基準電圧を下回ることに応答して前記短絡保護部により前記短絡保護動作が行われる
、電源装置。
【請求項4】
前記マスク部は、前記入力電圧に対する前記出力電圧の比が前記所定値より大きいとき、所定のマスク信号を出力し、前記短絡保護部は、前記マスク信号が出力されているとき、前記出力電圧に依らず前記短絡保護動作を非実行とする
、請求項３に記載の電源装置。
【請求項5】
前記短絡保護部は、前記出力電圧に比例する電圧と前記所定の基準電圧とを比較して前記出力電圧に比例する電圧が前記基準電圧よりも低いときに所定の短絡検出信号を出力する短絡検出コンパレータを有し、前記短絡保護動作がマスクされていない状態において前記短絡検出信号が出力されているときに、前記短絡保護動作を行う、請求項１～４の何れかに記載の電源装置。
【請求項6】
当該電源装置は、前記出力トランジスタをスイッチング動作させることで前記入力電圧から前記出力電圧を生成するスイッチング電源装置であり、前記短絡保護動作では、前記スイッチング動作を停止させる
、請求項１～５の何れかに記載の電源装置。
【請求項7】
前記出力電圧に応じた帰還電圧に基づき前記出力トランジスタをスイッチング動作させる制御回路を備える、請求項６に記載の電源装置。
【請求項8】
当該電源装置は、リニア電源装置である、請求項１～５の何れかに記載の電源装置。
【請求項9】
前記出力電圧に応じた帰還電圧に基づき前記出力トランジスタの制御電極の電位を制御する制御回路を備える、請求項８に記載の電源装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電源装置に関する。
【背景技術】
【0002】
入力電圧を降圧することで出力電圧を生成するスイッチング電源装置（ＤＣ／ＤＣコンバータ）では、出力電圧に応じた帰還電圧に基づき出力トランジスタをスイッチングさせることで出力電圧を所定の目標電圧に安定化させる。
【0003】
スイッチング電源装置に短絡保護機能が設けられることがある。短絡保護機能付きのスイッチング電源装置においては、出力電圧が異常に低下しているときに出力短絡が発生しているものとして、回路保護のためにスイッチング動作を停止させる。
【先行技術文献】
【特許文献】
【0004】
【文献】特開平１－２９５６７１号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、上記の短絡保護機能においては、入力電圧の変動が大きい用途にて出力短絡が誤検出されることがある。即ち、基本的に上記目標電圧よりも高い入力電圧がスイッチング電源装置に供給されるのであるが、一時的に入力電圧が目標電圧より低くなることもあり、このとき、入力電圧の低下に連動した出力電圧の低下に応答して、出力短絡が発生していると誤検出されることがある（この現象については後にも詳説される）。誤検出による保護動作（スイッチング動作を停止させる保護動作）の実行は防止されるべきである。
【0006】
スイッチング電源装置に関連して出力短絡に関わる事情を説明したが、リニア電源装置においても同様の事情がある。
【0007】
本発明は、保護動作の望ましくない実行をマスクしうる電源装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明に係る電源装置は、入力電圧を受ける入力端子と出力電圧が加わる出力端子との間に直列に介在する出力トランジスタを備え、前記出力トランジスタの状態の制御を通じて前記入力電圧を降圧することにより前記出力電圧を生成する電源装置において、前記出力電圧に基づき前記出力トランジスタをオフに維持する短絡保護動作を行う短絡保護部と、前記入力電圧及び前記出力電圧に基づき前記短絡保護動作をマスクすることが可能なマスク部と、を備えた構成（第１の構成）である。
【0009】
上記第１の構成に係る電源装置において、前記マスク部は、前記入力電圧及び前記出力電圧間の差に基づき、前記短絡保護動作をマスクするか否かを決定する構成（第２の構成）であっても良い。
【0010】
上記第２の構成に係る電源装置において、前記マスク部は、前記入力電圧及び前記出力電圧間の差が所定値より小さいとき、所定のマスク信号を出力し、前記短絡保護部は、前記マスク信号が出力されているとき、前記出力電圧に依らず前記短絡保護動作を非実行とする構成（第３の構成）であっても良い。
【0011】
上記第１の構成に係る電源装置において、前記マスク部は、前記入力電圧及び前記出力電圧間の比に基づき、前記短絡保護動作をマスクするか否かを決定する構成（第４の構成）であっても良い。
【0012】
上記第４の構成に係る電源装置において、前記マスク部は、前記入力電圧に対する前記出力電圧の比が所定値より大きいとき、所定のマスク信号を出力し、前記短絡保護部は、前記マスク信号が出力されているとき、前記出力電圧に依らず前記短絡保護動作を非実行とする構成（第５の構成）であっても良い。
【0013】
上記第１～第５の構成の何れかに係る電源装置において、前記短絡保護部は、前記出力電圧に比例する電圧と所定の基準電圧とを比較して前記出力電圧に比例する電圧が前記基準電圧よりも低いときに所定の短絡検出信号を出力する短絡検出コンパレータを有し、前記短絡保護動作がマスクされていない状態において前記短絡検出信号が出力されているときに、前記短絡保護動作を行う構成（第６の構成）であっても良い。
【0014】
上記第１～第６の構成の何れかに係る電源装置において、当該電源装置は、前記出力トランジスタをスイッチング動作させることで前記入力電圧から前記出力電圧を生成するスイッチング電源装置であり、前記短絡保護動作では、前記スイッチング動作を停止させる構成（第７の構成）であっても良い。
【0015】
上記第７の構成に係る電源装置において、前記出力電圧に応じた帰還電圧に基づき前記出力トランジスタをスイッチング動作させる制御回路を備える構成（第８の構成）であっても良い。
【0016】
上記第１～第６の構成の何れかに係る電源装置において、当該電源装置は、リニア電源装置である構成（第９の構成）であっても良い。
【0017】
上記第９の構成に係る電源装置において、前記出力電圧に応じた帰還電圧に基づき前記出力トランジスタの制御電極の電位を制御する制御回路を備える構成（第１０の構成）であっても良い。
【発明の効果】
【0018】
本発明によれば、保護動作の望ましくない実行をマスクしうる電源装置を提供することが可能となる。
【図面の簡単な説明】
【0019】
【図1】は、本発明の第１実施形態に係るスイッチング電源装置の全体構成図である。
【図2】は、本発明の第１実施形態に係り、スイッチング電源ＩＣの外観斜視図である。
【図3】は、本発明の第１実施形態に係り、複数の信号のレベルとＩＣの動作との関係を示す図である。
【図4】は、参考スイッチング電源装置の全体構成図である。
【図5】は、第１参考動作のタイミングチャートである。
【図6】は、第２参考動作のタイミングチャートである。
【図7】は、本発明の第１実施形態に属する実施例ＥＸ１＿１に係り、マスク判定部の構成図である。
【図8】は、本発明の第１実施形態に属する実施例ＥＸ１＿１に係り、第１動作例のタイミングチャートである。
【図9】は、本発明の第１実施形態に属する実施例ＥＸ１＿１に係り、第２動作例のタイミングチャートである。
【図10】は、本発明の第１実施形態に属する実施例ＥＸ１＿１に係り、第３動作例のタイミングチャートである。
【図11】は、本発明の第１実施形態に属する実施例ＥＸ１＿２に係り、マスク判定部の構成図である。
【図12】は、本発明の第２実施形態に係るリニア電源装置の全体構成図である。
【図13】は、本発明の第２実施形態に係り、複数の信号のレベルとＩＣの動作との関係を示す図である。
【図14】（ａ）及び（ｂ）は、本発明の第３実施形態に係るカーナビゲーション装置の外観図及び概略構成ブロック図である。
【発明を実施するための形態】
【0020】
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“１００”によって参照されるスイッチング電源ＩＣは（図１参照）、スイッチング電源ＩＣ１００と表記されることもあるし、電源ＩＣ１００又はＩＣ１００と略記されることもあり得るが、それらは全て同じものを指す。
【0021】
まず、本発明の実施形態の記述にて用いられる幾つかの用語について説明を設ける。ＩＣとは集積回路（Integrated Circuit）の略称である。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する導電部を指す又は０Ｖの電位そのものを指す。０Ｖの電位をグランド電位と称することもある。本発明の実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。
【0022】
レベルとは電位のレベルを指し、任意の信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の信号又は電圧について、信号又は電圧がハイレベルにあるとは信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは信号又は電圧のレベルがローレベルにあることを意味する。信号についてのレベルは信号レベルと表現されることがあり、電圧についてのレベルは電圧レベルと表現されることがある。
ハイレベル又はローレベルの信号レベルをとる任意の信号について、当該信号のレベルがハイレベルとなる期間をハイレベル期間と称し、当該信号のレベルがローレベルとなる期間をローレベル期間と称する。ハイレベル又はローレベルの電圧レベルをとる任意の電圧についても同様である。
ハイレベル又はローレベルの信号レベルをとる任意の信号について、当該信号のレベルがハイレベルとなる期間をハイレベル期間と称し、当該信号のレベルがローレベルとなる期間をローレベル期間と称する。ハイレベル又はローレベルの電圧レベルをとる任意の電圧についても同様である。
【0023】
ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通状態となっていることを指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通状態（遮断状態）となっていることを指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解して良い。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。任意のトランジスタについて、オフ状態からオン状態への切り替わりをターンオンと表現し、オン状態からオフ状態への切り替わりをターンオフと表現する。以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。
【0024】
＜＜第１実施形態＞＞
本発明の第１実施形態を説明する。図１は、本発明の第１実施形態に係るスイッチング電源装置１の全体構成図である。図１のスイッチング電源装置１は、スイッチング電源用回路（スイッチング電源用半導体装置）であるスイッチング電源ＩＣ１００と、スイッチング電源ＩＣ１００に対して外付け接続される複数のディスクリート部品と、を備え、当該複数のディスクリート部品には、コンデンサＣ１、コイルＬ１並びに抵抗Ｒ１及びＲ２が含まれる。スイッチング電源装置１は、所望の入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成する降圧型のスイッチング電源装置（ＤＣ／ＤＣコンバータ）として構成されている。出力電圧Ｖｏｕｔは出力端子ＯＵＴに接続された負荷ＬＤに供給される。入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔは正の直流電圧であり、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎよりも低い。スイッチング電源装置１の出力端子ＯＵＴに出力電圧Ｖｏｕｔが現れる。例えば入力電圧Ｖｉｎは１２Ｖであり、抵抗Ｒ１及びＲ２の抵抗値を調整することで１２Ｖ未満の所望の正の電圧値（例えば３．３Ｖや５Ｖ）にて出力電圧Ｖｏｕｔを安定化させることができる。
本発明の第１実施形態を説明する。図１は、本発明の第１実施形態に係るスイッチング電源装置１の全体構成図である。図１のスイッチング電源装置１は、スイッチング電源用回路（スイッチング電源用半導体装置）であるスイッチング電源ＩＣ１００と、スイッチング電源ＩＣ１００に対して外付け接続される複数のディスクリート部品と、を備え、当該複数のディスクリート部品には、コンデンサＣ１、コイルＬ１並びに抵抗Ｒ１及びＲ２が含まれる。スイッチング電源装置１は、所望の入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成する降圧型のスイッチング電源装置（ＤＣ／ＤＣコンバータ）として構成されている。出力電圧Ｖｏｕｔは出力端子ＯＵＴに接続された負荷ＬＤに供給される。入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔは正の直流電圧であり、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎよりも低い。スイッチング電源装置１の出力端子ＯＵＴに出力電圧Ｖｏｕｔが現れる。例えば入力電圧Ｖｉｎは１２Ｖであり、抵抗Ｒ１及びＲ２の抵抗値を調整することで１２Ｖ未満の所望の正の電圧値（例えば３．３Ｖや５Ｖ）にて出力電圧Ｖｏｕｔを安定化させることができる。
【0025】
スイッチング電源ＩＣ１００は、図２に示すような、半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで形成された電子部品である（後述のＩＣ２００についても同様；図１２参照）。ＩＣ１００の筐体に複数の外部端子が露出して設けられており、その複数の外部端子には、図１に示される入力端子ＩＮ、スイッチ端子ＳＷ、帰還端子ＦＢ、出力監視端子ＯＳ及びグランド端子ＧＮＤが含まれる。これら以外の端子も、上記複数の外部端子に含まれうる。尚、図２に示されるＩＣ１００の外部端子の数及びＩＣ１００の外観は例示に過ぎない（後述のＩＣ２００についても同様）。
【0026】
まず、スイッチング電源ＩＣ１００の外部構成について説明する。ＩＣ１００の外部より入力電圧Ｖｉｎが入力端子ＩＮに供給される。スイッチ端子ＳＷと出力端子ＯＵＴとの間にコイルＬ１が直列に介在している。即ち、コイルＬ１の一端はスイッチ端子ＳＷに接続され、コイルＬ１の他端は出力端子ＯＵＴに接続される。また、出力端子ＯＵＴはコンデンサＣ１を介してグランドに接続される。更に、出力端子ＯＵＴは抵抗Ｒ１の一端に接続され、抵抗Ｒ１の他端は抵抗Ｒ２を介してグランドに接続される。抵抗Ｒ１及びＲ２間の接続ノードが帰還端子ＦＢに接続される。また、出力監視端子ＯＳには出力電圧Ｖｏｕｔが加えられ、グランド端子ＧＮＤはグランドに接続される。
【0027】
次に、スイッチング電源ＩＣ１００の内部構成について説明する。スイッチング電源ＩＣ１００は、出力段回路ＭＭと、出力段回路ＭＭの状態を制御するための主制御回路１１０と、を備える。
【0028】
出力段回路ＭＭは、Ｎチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field effect transistor)として構成されたトランジスタＭ１及びＭ２を備える。トランジスタＭ１及びＭ２は、入力端子ＩＮとグランド端子ＧＮＤ（換言すればグランド）との間に直列接続された一対のスイッチング素子であり、それらがスイッチング駆動されることで入力電圧Ｖｉｎがスイッチングされてスイッチ端子ＳＷに矩形波状のスイッチ電圧Ｖｓｗが現れる。トランジスタＭ１がハイサイド側に設けられ、トランジスタＭ２がローサイド側に設けられる。具体的には、トランジスタＭ１のドレインは入力端子ＩＮに接続され、トランジスタＭ１のソース及びトランジスタＭ２のドレインはスイッチ端子ＳＷに共通接続される。トランジスタＭ２のソースはグランドに直接接続されうるが、ここでは、トランジスタＭ２のソースはセンス抵抗１３ａを介してグランドに接続されているものとする。
【0029】
トランジスタＭ１は出力トランジスタとして機能し、トランジスタＭ２は同期整流トランジスタとして機能する。コイルＬ１及びコンデンサＣ１は、スイッチ端子ＳＷに現れる矩形波状のスイッチ電圧Ｖｓｗを整流及び平滑化して出力電圧Ｖｏｕｔを生成する整流平滑回路を構成する。抵抗Ｒ１及びＲ２は出力電圧Ｖｏｕｔを分圧する分圧回路を構成する。抵抗Ｒ１及びＲ２間の接続ノードが帰還端子ＦＢに接続されることで、その接続ノードに現れる分圧された電圧が帰還電圧Ｖｆｂとして帰還端子ＦＢに入力される。
【0030】
トランジスタＭ１、Ｍ２のゲートには、駆動信号として夫々ゲート信号Ｇ１、Ｇ２が供給され、トランジスタＭ１及びＭ２はゲート信号Ｇ１及びＧ２に応じてオン、オフされる。基本的には、トランジスタＭ１及びＭ２が交互にオン、オフされるが、トランジスタＭ１及びＭ２が共にオフ状態に維持されることもある（詳細は後述）。
【0031】
主制御回路１１０は、符号１１～１９によって参照される各部位を備える。
【0032】
エラーアンプ１１は、電流出力型のトランスコンダクタンスアンプである。エラーアンプ１１の反転入力端子には帰還端子ＦＢに加わる電圧（即ち帰還電圧Ｖｆｂ）が供給され、エラーアンプ１１の非反転入力端子には所定の基準電圧Ｖｒｅｆ１が供給される。基準電圧Ｖｒｅｆ１及び後述の基準電圧Ｖｒｅｆ２は、互いに異なる正の電圧値を有する直流電圧であり、ＩＣ１００内の図示されない基準電圧生成回路にて生成される。エラーアンプ１１は、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆ１との差分に応じた電流信号Ｉａを自身の出力端子から出力する。電流信号Ｉａによる電荷は配線ＷＲ１に対して入出力される。具体的にはエラーアンプ１１は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ１よりも低いときには配線ＷＲ１の電位が上がるようエラーアンプ１１から配線ＷＲ１に向けて電流信号Ｉａによる電流を出力し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ１よりも高いときには配線ＷＲ１の電位が下がるよう配線ＷＲ１からエラーアンプ１１に向けて電流信号Ｉａによる電流を引き込む。上記差分の絶対値が増大するにつれて、電流信号Ｉａによる電流の大きさも増大する。
【0033】
位相補償部１２は、配線ＷＲ１とグランドとの間に設けられ、電流信号Ｉａの入力を受けて配線ＷＲ１上に誤差電圧Ｖｃｍｐを生成する。誤差電圧Ｖｃｍｐは配線ＷＲ１の電位を表す。位相補償部１２は抵抗１２ａ及びコンデンサ１２ｂの直列回路を含み、具体的には抵抗１２ａの一端が配線ＷＲ１に接続され、抵抗１２ａの他端がコンデンサ１２ｂを介してグランドに接続される。抵抗１２の抵抗値及びコンデンサ１２ｂの静電容量値を適切に設定することにより誤差電圧Ｖｃｍｐの位相を補償して出力帰還ループの発振を防ぐことができる。
【0034】
電流検出部１３は、コイルＬ１に流れるコイル電流ＩＬを所定のタイミングでサンプリングし、サンプリングしたコイル電流ＩＬの値を示す電流検出信号Ｉｓｎｓを出力する。電流検出信号Ｉｓｎｓは電圧信号であるため、電流検出信号Ｉｓｎｓが表す電圧を、電圧Ｉｓｎｓと称することがある。ここで、スイッチ端子ＳＷから出力端子ＯＵＴに向かう向きのコイル電流ＩＬの極性は正であり、出力端子ＯＵＴからスイッチ端子ＳＷに向かう向きのコイル電流ＩＬの極性は負であるとする。コイル電流ＩＬの極性が正であるとき電圧Ｉｓｎｓは正の電圧値を有し、且つ、コイル電流ＩＬの極性が負であるとき電圧Ｉｓｎｓは負の電圧値を有するものとする。電圧Ｉｓｎｓの絶対値は、コイル電流ＩＬの絶対値に比例し、コイル電流ＩＬの絶対値が増大するにつれて増大する。図１のスイッチング電源装置１において、電流検出部１３は、トランジスタＭ２のソースとグランドとの間に設けられたセンス抵抗１３ａを有し、トランジスタＭ２がオンとされている期間においてセンス抵抗１３ａの電圧降下をサンプリングすることで電圧Ｉｓｎｓを生成している。
【0035】
差動アンプ１４の非反転入力端子には配線ＷＲ１に加わる誤差電圧Ｖｃｍｐが供給され、差動アンプ１４の反転入力端子には電圧Ｉｓｎｓが供給される。差動アンプ１４は、誤差電圧Ｖｃｍｐと電圧Ｉｓｎｓとの差分に応じた電流信号Ｉｂを自身の出力端子から出力する。差動アンプ１４も電流出力型のトランスコンダクタンスアンプとして構成されている。電流信号Ｉｂによる電荷は配線ＷＲ２に対して入出力される。具体的には差動アンプ１４は、誤差電圧Ｖｃｍｐの電圧が電圧Ｉｓｎｓよりも高いときには配線ＷＲ２の電位が上がるよう差動アンプ１４から配線ＷＲ２に向けて電流信号Ｉｂによる電流を出力し、誤差電圧Ｖｃｍｐの電圧が電圧Ｉｓｎｓよりも低いときには配線ＷＲ２の電位が下がるよう配線ＷＲ２から差動アンプ１４に向けて電流信号Ｉｂによる電流を引き込む。電圧Ｖｃｍｐ及びＩｓｎｓ間の差分の絶対値が増大するにつれて、電流信号Ｉｂによる電流の大きさも増大する。
【0036】
位相補償部１５は、配線ＷＲ２とグランドとの間に設けられ、電流信号Ｉｂの入力を受けて、後述のランプ電圧と対比されるべき対比電圧Ｖｃを配線ＷＲ２上に生成する。対比電圧Ｖｃは配線ＷＲ２の電位を表す。位相補償部１５は抵抗１５ａ及びコンデンサ１５ｂの直列回路を含み、具体的には抵抗１５ａの一端が配線ＷＲ２に接続され、抵抗１５ａの他端がコンデンサ１５ｂを介してグランドに接続される。抵抗１５の抵抗値及びコンデンサ１５ｂの静電容量値を適切に設定することにより対比電圧Ｖｃの位相を補償して出力帰還ループの発振を防ぐことができる。
【0037】
ＰＷＭコンパレータ１６の非反転入力端子には対比電圧Ｖｃが供給され、ＰＷＭコンパレータ１６の反転入力端子には、所定のスイッチング周期にて周期的に電圧値が変化するランプ電圧が供給される。ランプ電圧は、ＩＣ１００に設けられた図示されないランプ電圧生成回路により生成される周期信号であり、例えば三角波又はのこぎり波の電圧波形を持つ。ＰＷＭコンパレータ１６は、対比電圧Ｖｃをランプ電圧と比較して比較結果を示すパルス幅変調信号Ｓｐｗｍを出力する。パルス幅変調信号Ｓｐｗｍは、対比電圧Ｖｃがランプ電圧よりも高い期間においてハイレベルとなり、対比電圧Ｖｃがランプ電圧よりも低い期間においてローレベルとなる。出力段回路ＭＭのオンデューティ（即ち、上記スイッチング周期を占める、トランジスタＭ１がオン状態となる期間の割合）は、対比電圧Ｖｃが高いほど大きくなる。尚、ＰＷＭは“pulse width modulation”の略称である。
【0038】
ロジック回路１７は、パルス幅変調信号Ｓｐｗｍに基づいてトランジスタＭ１及びＭ２に対しスイッチング動作を行うことができる。尚、スイッチング動作の主体はトランジスタＭ１及びＭ２であると考えても良い（即ち、トランジスタＭ１及びＭ２がロジック回路１７からの信号に基づいてスイッチング動作を行うと考えても良い）。スイッチング動作では、信号Ｓｐｗｍに基づきトランジスタＭ１及びＭ２が交互にオン、オフされる。エラーアンプ１１は、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆ１とが等しくなるように電流信号Ｉａを生成するため、スイッチング動作の実行を通じ、出力電圧Ｖｏｕｔが、基準電圧Ｖｒｅｆ１と抵抗Ｒ１及びＲ２による分圧比とに応じた所定の目標電圧Ｖｔｇにて安定化される。
【0039】
より具体的にはスイッチング動作において、信号Ｓｐｗｍがハイレベルである期間では、ハイレベルのゲート信号Ｇ１、ローレベルのゲート信号Ｇ２が、夫々、トランジスタＭ１、Ｍ２のゲートに供給されることで、トランジスタＭ１、Ｍ２が、夫々、オン状態、オフ状態となる。逆に、スイッチング動作において、信号Ｓｐｗｍがローレベルである期間では、ローレベルのゲート信号Ｇ１、ハイレベルのゲート信号Ｇ２が、夫々、トランジスタＭ１、Ｍ２のゲートに供給されることで、トランジスタＭ１、Ｍ２が、夫々、オフ状態、オン状態となる。但し、貫通電流の発生を確実に防止するべく、トランジスタＭ１がオン状態とされる期間とトランジスタＭ２がオン状態とされる期間との間に、トランジスタＭ１及びＭ２が共にオフ状態されるデッドタイムが挿入されて良い。
【0040】
上述の如く、スイッチング電源装置１では、出力電圧Ｖｏｕｔとコイル電流ＩＬの双方に基づき出力帰還制御を行う電流モード制御方式が採用されている。コイル電流ＩＬに応じた電圧Ｉｓｎｓが差動アンプ１４に帰還入力されており、差動アンプ１４の作用により、誤差電圧Ｖｃｍｐが上昇するとコイル電流ＩＬが増大し、誤差電圧Ｖｃｍｐが低下するとコイル電流ＩＬが減少する。このように、コイル電流ＩＬの大きさを誤差電圧Ｖｃｍｐに応じて制御することができる。
【0041】
短絡検出コンパレータ１８は、出力短絡状態を検出するための比較器であって、自身の反転入力端子に入力される帰還電圧Ｖｆｂと自身の非反転入力端子に入力される基準電圧Ｖｒｅｆ２とを比較して、その比較結果を示す信号ＳＣ＿ＤＥＴを出力する。この比較においてはヒステリシスが設定されている。ここでは、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ２よりも高く信号ＳＣ＿ＤＥＴがローレベルである状態を起点として、コンパレータ１８は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ２よりも低くなるとハイレベルの信号ＳＣ＿ＤＥＴを出力し、その後、帰還電圧Ｖｆｂが電圧（Ｖｒｅｆ２＋ΔＨＹＳ２）よりも高くなると信号ＳＣ＿ＤＥＴのレベルをハイレベルからローレベルに切り替えるものとする。電圧（Ｖｒｅｆ２＋ΔＨＹＳ２）は基準電圧Ｖｒｅｆ２よりも正のヒステリシス電圧ΔＨＹＳ２だけ高い電圧である。
【0042】
ハイレベルの信号ＳＣ＿ＤＥＴは、出力短絡状態が検出されたことを示す短絡検出信号（所定の短絡検出信号）として機能し、ローレベルの信号ＳＣ＿ＤＥＴは短絡検出信号として機能しない。出力短絡状態とは、出力端子ＯＵＴが、目標電圧Ｖｔｇよりも低い電位を有する所定電位点に短絡（これを出力短絡と称する）されている状態を指す。所定電位点として基本的にはグランドが想定されるが、所定電位点はグランド以外でありうる。
【0043】
出力短絡判定用の基準電圧Ｖｒｅｆ２は、上述の基準電圧Ｖｒｅｆ１よりも低い。帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ１と一致するときに出力電圧Ｖｏｕｔが目標電圧Ｖｔｇに一致するので、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇ（例えば５Ｖ）よりも低い所定の短絡検出電圧（例えば２Ｖ）を下回るときに、信号ＳＣ＿ＤＥＴがハイレベルとなる。帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ２と一致するとき、出力電圧Ｖｏｕｔが短絡検出電圧と一致することになる。
【0044】
マスク判定部１９は、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔに基づいて信号ＳＣＰ＿ＭＡＳＫを生成する。信号ＳＣＰ＿ＭＡＳＫの意義は後述の説明から明らかとなる。
【0045】
信号ＳＣ＿ＤＥＴ及びＳＣＰ＿ＭＡＳＫはロジック回路１７に入力される。パルス幅変調信号Ｓｐｗｍに基づく上述のスイッチング動作は、信号ＳＣ＿ＤＥＴ及びＳＣＰ＿ＭＡＳＫのレベルに依存して、実行又は非実行とされる。
【0046】
図３に、信号ＳＣ＿ＤＥＴ及びＳＣＰ＿ＭＡＳＫとＩＣ１００の動作との対応関係を示す。
【0047】
信号ＳＣ＿ＤＥＴ及びＳＣＰ＿ＭＡＳＫが共にローレベルであるとき、ＩＣ１００において通常動作が実行される。通常動作では、上述の如く、パルス幅変調信号Ｓｐｗｍに基づきスイッチング動作が行われる、即ちロジック回路１７がパルス幅変調信号Ｓｐｗｍに基づきゲート信号Ｇ１及びＧ２の夫々をハイレベル及びローレベル間で切り替えることによりトランジスタＭ１及びＭ２のスイッチング動作が行われる。
【0048】
信号ＳＣ＿ＤＥＴがハイレベルであって且つ信号ＳＣＰ＿ＭＡＳＫがローレベルであるとき、ＩＣ１００において短絡保護動作が実行される。短絡保護動作ではスイッチング動作が停止される。スイッチング動作が停止されるとは、ロジック回路１７が、パルス幅変調信号Ｓｐｗｍに関係なくゲート信号Ｇ１及びＧ２をローレベルに固定することでトランジスタＭ１及びＭ２をオフ状態に維持することを指す。但し、実際には、信号ＳＣＰ＿ＭＡＳＫがローレベルに保たれている状態で、信号ＳＣ＿ＤＥＴがローレベルからハイレベルに切り替わった後、信号ＳＣ＿ＤＥＴのハイレベルが所定時間継続して維持された場合に限り、短絡保護動作が実行されるようにして良い。
【0049】
ハイレベルの信号ＳＣＰ＿ＭＡＳＫは、短絡保護動作をマスクすべきことを示すマスク信号（所定のマスク信号）として機能し、ローレベルの信号ＳＣＰ＿ＭＡＳＫはマスク信号として機能しない。故に、信号ＳＣＰ＿ＭＡＳＫのハイレベル期間では、短絡保護動作がマスクされる。つまり、信号ＳＣＰ＿ＭＡＳＫのハイレベル期間では、信号ＳＣ＿ＤＥＴに依らず（従って出力電圧Ｖｏｕｔに依らず）短絡保護動作がマスクされ、信号ＳＣ＿ＤＥＴ及びＳＣＰ＿ＭＡＳＫが共にローレベルであるときと同様に、通常動作が実行される。短絡保護動作のマスクとは、短絡保護動作の実行を禁止することを意味する。
【0050】
［参考構成及び参考動作］
ここで、マスク判定部１９の意義を明らかにするための参考構成及び参考動作について説明する。図４に、参考構成に係る参考スイッチング電源装置１’を示す。参考スイッチング電源装置１’は、ＩＣ１００の代わりにＩＣ１００’を備える。図４のＩＣ１００’は図１のＩＣ１００からマスク判定部１９を削除したものであり、図４のＩＣ１００’において短絡保護動作のマスク機能は無い。
ここで、マスク判定部１９の意義を明らかにするための参考構成及び参考動作について説明する。図４に、参考構成に係る参考スイッチング電源装置１’を示す。参考スイッチング電源装置１’は、ＩＣ１００の代わりにＩＣ１００’を備える。図４のＩＣ１００’は図１のＩＣ１００からマスク判定部１９を削除したものであり、図４のＩＣ１００’において短絡保護動作のマスク機能は無い。
【0051】
図５は、参考スイッチング電源装置１’の第１参考動作を示す波形図である。第１参考動作では、入力電圧Ｖｉｎが目標電圧Ｖｔｇよりも十分に高い電圧に維持されている。第１参考動作では、当初、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇにて安定化されていたが、或るタイミングで出力短絡が発生し、出力電圧Ｖｏｕｔが急速に０Ｖに向けて低下した後、０Ｖ近辺で維持される。出力電圧Ｖｏｕｔの低下により帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ２を下回ると信号ＳＣ＿ＤＥＴがハイレベルとなり、信号ＳＣ＿ＤＥＴのハイレベルが一定時間継続すると、スイッチング動作の停止を伴う短絡保護動作が実行される。
【0052】
図６は、参考スイッチング電源装置１’の第２参考動作を示す波形図である。第２参考動作では出力短絡は発生しないが、代わりに、当初、目標電圧Ｖｔｇよりも十分に高かった入力電圧Ｖｉｎが或るタイミングから目標電圧Ｖｔｇよりも低い電圧に向けて低下した後、目標電圧Ｖｔｇよりも低い電圧にて維持される。入力電圧Ｖｉｎの低下に伴い出力電圧Ｖｏｕｔも低下し、それに伴って帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ２を下回ると信号ＳＣ＿ＤＥＴがハイレベルとなる。信号ＳＣ＿ＤＥＴのハイレベルが一定時間継続すると、スイッチング動作の停止を伴う短絡保護動作が実行される。
【0053】
つまり、第２参考動作では、実際には出力短絡が発生していないのにも関わらず、出力短絡が発生したと誤検出されている。基準電圧Ｖｒｅｆ２を十分に低く設定することで、このような誤検出を防ぐことはできるが、基準電圧Ｖｒｅｆ２を低く設定しすぎると、幾分かの抵抗成分を介して出力端子ＯＵＴがグランドと短絡するような状態（ハーフ短絡状態）で帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ２を下回らなくなる。そのような状態も、出力短絡状態として保護対象に含めることが望まれる。
【0054】
また、第２参考動作による誤検出は、スイッチング電源装置を含むシステム全体に致命的な誤動作を招く可能性がある。このような誤検出は、入力電圧Ｖｉｎの変動が比較的大きい用途（例えば、自動車のバッテリの出力電圧を入力電圧Ｖｉｎとして用いる用途）において特に問題となる。
【0055】
このような誤検出を適正に防止できるマスク判定部１９の構成等を以下の複数の実施例の中で説明する。第１実施形態は、以下の実施例ＥＸ１＿１～ＥＸ１＿４を含む。第１実施形態にて上述した事項（但し、参考構成並びに第１及び第２参考動作を除く）は、特に記述無き限り且つ矛盾無き限り、以下の実施例ＥＸ１＿１～ＥＸ１＿４に適用され、各実施例において、第１実施形態で上述した事項と矛盾する事項については各実施例での記載が優先されて良い。また矛盾無き限り、実施例ＥＸ１＿１～ＥＸ１＿４の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
【0056】
［実施例ＥＸ１＿１］
実施例ＥＸ１＿１を説明する。実施例ＥＸ１＿１に係るマスク判定部１９は、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔ間の差に基づき信号ＳＣＰ＿ＭＡＳＫを生成する。図７に実施例ＥＸ１＿１に係るマスク判定部１９Ａを示す。マスク判定部１９Ａを図１のマスク判定部１９として用いることができる。
実施例ＥＸ１＿１を説明する。実施例ＥＸ１＿１に係るマスク判定部１９は、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔ間の差に基づき信号ＳＣＰ＿ＭＡＳＫを生成する。図７に実施例ＥＸ１＿１に係るマスク判定部１９Ａを示す。マスク判定部１９Ａを図１のマスク判定部１９として用いることができる。
【0057】
マスク判定部１９Ａは、所定の正の直流電圧である閾値電圧Ｖｔｈを生成する電圧源５１と、コンパレータ５２と、を備える。入力電圧Ｖｉｎの印加端（即ち入力電圧Ｖｉｎが加わる端子）とコンパレータ５２の反転入力端子との間に電圧源５１が挿入されることで、コンパレータ５２の反転入力端子には電圧（Ｖｉｎ－Ｖｔｈ）が加わる。電圧（Ｖｉｎ－Ｖｔｈ）は、入力電圧Ｖｉｎよりも閾値電圧Ｖｔｈ分だけ低い電圧を指す。コンパレータ５２の非反転入力端子には出力電圧Ｖｏｕｔが供給される。
【0058】
このため、コンパレータ５２は、電圧（Ｖｉｎ－Ｖｔｈ）が出力電圧Ｖｏｕｔよりも高いときにはローレベルの信号ＳＣＰ＿ＭＡＳＫを出力し、電圧（Ｖｉｎ－Ｖｔｈ）が出力電圧Ｖｏｕｔよりも低いときにはハイレベルの信号ＳＣＰ＿ＭＡＳＫを出力する。つまり、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔ間の差電圧（Ｖｉｎ－Ｖｏｕｔ）が閾値電圧Ｖｔｈよりも小さい状態において、信号ＳＣＰ＿ＭＡＳＫがハイレベルとなる。電圧（Ｖｉｎ－Ｖｔｈ）が出力電圧Ｖｏｕｔと一致するとき、信号ＳＣＰ＿ＭＡＳＫはローレベル又はハイレベルとなる。
【0059】
図７に示した回路構成は例に過ぎず、差電圧（Ｖｉｎ－Ｖｏｕｔ）が閾値電圧Ｖｔｈよりも小さい状態において信号ＳＣＰ＿ＭＡＳＫをハイレベルにできる限り、マスク判定部１９Ａの具体的な構成は任意である。例えば、コンパレータ５２の非反転入力端子側に電圧源５１が挿入されても良い（但し、電圧源５１の挿入の向きは上述したものの逆となる）。尚、コンパレータ５２にヒステリシス特性を付与してしても良い。
【0060】
図８を参照し、通常の短絡保護動作が実行される第１動作例を説明する。第１動作例では、入力電圧Ｖｉｎが目標電圧Ｖｔｇよりも十分に高い電圧に維持されている。第１動作例では、当初、出力電圧Ｖｏｕｔが目標電圧Ｖｔｇにて安定化されていたが、或るタイミングで出力短絡が発生し、出力電圧Ｖｏｕｔが急速に０Ｖに向けて低下した後、０Ｖ近辺で維持される。出力電圧Ｖｏｕｔの低下によりタイミングＴＡ１にて帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ２を下回ると信号ＳＣ＿ＤＥＴがローレベルからハイレベルに切り替わる。
【0061】
ロジック回路１７は、信号ＳＣ＿ＤＥＴがローレベルからハイレベルに切り替わった後、信号ＳＣ＿ＤＥＴが所定時間ｔＬ継続してハイレベルに維持されていると、スイッチング動作の停止を伴う短絡保護動作を実行する。第１動作例では、タイミングＴＡ１から、タイミングＴＡ１より所定時間ｔＬだけ後のタイミングＴＡ２に亘って且つタイミングＴＡ２以降も継続して、信号ＳＣ＿ＤＥＴがハイレベルに維持されている。このため、タイミングＴＡ２まで継続実行されていたスイッチング動作が、タイミングＴＡ２から短絡保護動作により停止される。尚、仮に、タイミングＴＡ１の後、タイミングＴＡ２に至る前に信号ＳＣ＿ＤＥＴがローレベルに戻ったのであれば短絡保護動作は実行されない。
【0062】
図９を参照し、入力電圧Ｖｉｎが低下したときの動作例であって且つ出力短絡の発生の無い動作例である第２動作例を説明する。第２動作例では、当初、目標電圧Ｖｔｇよりも高かった入力電圧Ｖｉｎが或るタイミングから目標電圧Ｖｔｇよりも低い電圧に向けて低下した後、入力電圧Ｖｉｎが目標電圧Ｖｔｇよりも低い電圧に保たれる期間を経て、入力電圧Ｖｉｎが目標電圧Ｖｔｇよりも高い電圧に向けて上昇し、目標電圧Ｖｔｇよりも高い電圧に戻る。
【0063】
第２動作例では、入力電圧Ｖｉｎの低下の過程において、目標電圧Ｖｔｇにて安定化されていた出力電圧Ｖｏｕｔと入力電圧Ｖｉｎが接近することでタイミングＴＢ１にて信号ＳＣＰ＿ＭＡＳＫがローレベルからハイレベルに切り替わり、その後のタイミングＴＢ２にて帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ２を下回ることで信号ＳＣ＿ＤＥＴがローレベルからハイレベルに切り替わる。
【0064】
その後、入力電圧Ｖｉｎが目標電圧Ｖｔｇよりも低い電圧から上昇に転じると、出力電圧Ｖｏｕｔ及び帰還電圧Ｖｆｂも上昇に転じ、タイミングＴＢ３にて帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ２を上回ることで信号ＳＣ＿ＤＥＴがハイレベルからローレベルに切り替わる。更にその後、入力電圧Ｖｉｎの上昇の過程において、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔ間の差の拡大に伴いタイミングＴＢ４にて信号ＳＣＰ＿ＭＡＳＫがハイレベルからローレベルに切り替わる。
【0065】
このように、第２動作例では、入力電圧Ｖｉｎが定常状態から低下している期間に属するタイミングＴＢ１及びＴＢ４間において信号ＳＣＰ＿ＭＡＳＫがハイレベルとなり、信号ＳＣＰ＿ＭＡＳＫのハイレベル期間（ＴＢ１及びＴＢ４間の期間）において短絡保護動作がマスクされる。このため、タイミングＴＢ２及びＴＢ３間において信号ＳＣ＿ＤＥＴがハイレベルとなるものの、短絡保護動作は実行されない。第２動作例では、スイッチング動作が停止されることなく継続的に実行される。
【0066】
図１０を参照し、第３動作例を説明する。第３動作例では、当初、目標電圧Ｖｔｇよりも高かった入力電圧Ｖｉｎが或るタイミングから目標電圧Ｖｔｇよりも低い電圧に向けて低下した後、入力電圧Ｖｉｎが目標電圧Ｖｔｇよりも低い電圧に保たれている期間中に出力短絡が発生している。
【0067】
第３動作例では、入力電圧Ｖｉｎの低下の過程において、目標電圧Ｖｔｇにて安定化されていた出力電圧Ｖｏｕｔと入力電圧Ｖｉｎが接近することでタイミングＴＣ１にて信号ＳＣＰ＿ＭＡＳＫがローレベルからハイレベルに切り替わり、その後のタイミングＴＣ２にて帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ２を下回ることで信号ＳＣ＿ＤＥＴがローレベルからハイレベルに切り替わる。その後、入力電圧Ｖｉｎが目標電圧Ｖｔｇよりも低い電圧に保たれている期間中に出力短絡が発生し、出力電圧Ｖｏｕｔが急速に０Ｖに向けて低下した後、０Ｖ近辺で維持される。出力短絡に起因する出力電圧Ｖｏｕｔの低下により入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔ間の差が拡大し、この拡大に基づきタイミングＴＣ３にて信号ＳＣＰ＿ＭＡＳＫがハイレベルからローレベルに切り替わる。
【0068】
第３動作例において、信号ＳＣＰ＿ＭＡＳＫのハイレベル期間（ＴＣ１及びＴＣ３間の期間）において短絡保護動作がマスクされる。このため、タイミングＴＣ２及びＴＣ３間において信号ＳＣ＿ＤＥＴがハイレベルとなるものの、短絡保護動作は実行されず、スイッチング動作は停止されずに継続実行される。
【0069】
ロジック回路１７は、信号ＳＣＰ＿ＭＡＳＫがハイレベルからローレベルに切り替わったタイミングＴＣ３の後、信号ＳＣ＿ＤＥＴが所定時間ｔＬ継続してハイレベルに維持されていると、スイッチング動作の停止を伴う短絡保護動作を実行する。第３動作例では、タイミングＴＣ２以降、継続的に、信号ＳＣ＿ＤＥＴがハイレベルに維持されている。このため、タイミングＴＣ４まで継続実行されていたスイッチング動作が、タイミングＴＣ４から短絡保護動作により停止される。タイミングＴＣ４は、タイミングＴＣ３よりも所定時間ｔＬだけ後のタイミングである。
【0070】
【0071】
尚、入力電圧Ｖｉｎだけを監視し、入力電圧Ｖｉｎが低いときに（例えば入力電圧Ｖｉｎが目標電圧Ｖｔｇよりも低い判定電圧を下回っているときに）短絡保護動作をマスクするといった参考方法も検討される。しかしながら、その参考方法では、入力電圧Ｖｉｎの低下に伴い短絡保護動作がマスクされていると、実際の出力短絡が発生したとしても、スイッチング動作を停止することができない。即ち、図１０の動作例の状況に対して参考方法を適用したとき、タイミングＴＣ３近辺で出力短絡が発生したとしても、低い入力電圧Ｖｉｎによって短絡保護動作がマスクされ続けるので、必要な短絡保護が働かない。入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔの双方に基づき短絡保護動作のマスクの是非を判断する本実施形態の方法によれば、そのような不都合は生じず、図１０のようなケースでも有効な短絡保護が可能となる。
【0072】
［実施例ＥＸ１＿２］
実施例ＥＸ１＿２を説明する。実施例ＥＸ１＿２に係るマスク判定部１９は、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔ間の比に基づき信号ＳＣＰ＿ＭＡＳＫを生成する。図１１に実施例ＥＸ１＿２に係るマスク判定部１９Ｂを示す。マスク判定部１９Ｂを図１のマスク判定部１９として用いることができる。
実施例ＥＸ１＿２を説明する。実施例ＥＸ１＿２に係るマスク判定部１９は、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔ間の比に基づき信号ＳＣＰ＿ＭＡＳＫを生成する。図１１に実施例ＥＸ１＿２に係るマスク判定部１９Ｂを示す。マスク判定部１９Ｂを図１のマスク判定部１９として用いることができる。
【0073】
マスク判定部１９Ｂは、抵抗６１～６４とコンパレータ６５を備える。抵抗６１の一端は入力電圧Ｖｉｎの印加端（即ち入力電圧Ｖｉｎが加わる端子）に接続され、抵抗６１の他端は抵抗６２を介してグランドに接続される。抵抗６３の一端は出力電圧Ｖｏｕｔの印加端（即ち出力電圧Ｖｏｕｔが加わる端子）に接続され、抵抗６３の他端は抵抗６４を介してグランドに接続される。コンパレータ６５の反転入力端子は抵抗６１及び６２間の接続ノードＮＤ１に接続され、コンパレータ６５の非反転入力端子は抵抗６３及び６４間の接続ノードＮＤ２に接続される。
【0074】
抵抗６１及び６２間の接続ノードＮＤ１に生じる電圧を記号“Ｖ１”によって参照すると共に、抵抗６３及び６４間の接続ノードＮＤ２に生じる電圧を記号“Ｖ２”によって参照する。そうすると、コンパレータ６５は、“Ｖ１＞Ｖ２”のときに信号ＳＣＰ＿ＭＡＳＫをローレベルとし、“Ｖ２＞Ｖ１”のときに信号ＳＣＰ＿ＭＡＳＫをハイレベルとすることになる。“Ｖ１＝Ｖ２”のとき信号ＳＣＰ＿ＭＡＳＫはローレベル又はハイレベルとなる。
【0075】
ここで、抵抗６１、６２、６３、６４の抵抗値を、夫々、Ｒａ、Ｒｂ、Ｒｃ、Ｒｄで表すと、電圧Ｖ１及びＶ２は、以下のように表される。
Ｖ１＝Ｖｉｎ×Ｒｂ／（Ｒａ＋Ｒｂ）
Ｖ２＝Ｖｏｕｔ×Ｒｄ／（Ｒｃ＋Ｒｄ）
Ｖ１＝Ｖｉｎ×Ｒｂ／（Ｒａ＋Ｒｂ）
Ｖ２＝Ｖｏｕｔ×Ｒｄ／（Ｒｃ＋Ｒｄ）
【0076】
故に、“Ｖ２＞Ｖ１”の成立は“Ｖｏｕｔ／Ｖｉｎ＞ＶＡＬｔｈ”の成立と等価であり、ここにおける閾値ＶＡＬｔｈは、“ＶＡＬｔｈ＝Ｒｂ（Ｒｃ＋Ｒｄ）／Ｒｄ（Ｒａ＋Ｒｂ）”で表される。つまり、マスク判定部１９Ｂは、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの比（Ｖｏｕｔ／Ｖｉｎ）が、所定の閾値ＶＡＬｔｈよりも大きいときに、信号ＳＣＰ＿ＭＡＳＫをハイレベルとする。閾値ＶＡＬｔｈは、１未満であって且つ１に近い正の所定値（例えば０．９）を有する。
【0077】
“Ｖｏｕｔ／Ｖｉｎ＞ＶＡＬｔｈ”が成立する状態は、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔ間の差が小さい状態に相当するため、実施例ＥＸ１＿２によっても実施例ＥＸ１＿１と同様の作用及び効果が得られる。
【0078】
［実施例ＥＸ１＿３］
実施例ＥＸ１＿３を説明する。短絡保護動作はスイッチング電源装置１の起動時にもマスクされる。即ち、スイッチング電源装置１において、ＩＣ１００に対する入力電圧Ｖｉｎの供給開始に伴ってＩＣ１００が起動すると出力段回路ＭＭのスイッチング動作が開始されることとなるが、このスイッチング動作の開始後、所定の起動マスク時間が経過するまでは、マスク判定部１９の出力に関係なく短絡保護動作がマスクされる。マスク判定部１９を用いて実現される短絡保護動作のマスクは、起動マスク時間の経過後のマスクである。
実施例ＥＸ１＿３を説明する。短絡保護動作はスイッチング電源装置１の起動時にもマスクされる。即ち、スイッチング電源装置１において、ＩＣ１００に対する入力電圧Ｖｉｎの供給開始に伴ってＩＣ１００が起動すると出力段回路ＭＭのスイッチング動作が開始されることとなるが、このスイッチング動作の開始後、所定の起動マスク時間が経過するまでは、マスク判定部１９の出力に関係なく短絡保護動作がマスクされる。マスク判定部１９を用いて実現される短絡保護動作のマスクは、起動マスク時間の経過後のマスクである。
【0079】
［実施例ＥＸ１＿４］
実施例ＥＸ１＿４を説明する。図１を参照し、電流モードにてトランジスタＭ１及びＭ２のスイッチング動作を制御するスイッチング電源装置１を説明したが、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂに基づくスイッチング動作により入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成できる限り、本発明に係るスイッチング電源装置の制御方式及び構成は任意である。
実施例ＥＸ１＿４を説明する。図１を参照し、電流モードにてトランジスタＭ１及びＭ２のスイッチング動作を制御するスイッチング電源装置１を説明したが、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂに基づくスイッチング動作により入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成できる限り、本発明に係るスイッチング電源装置の制御方式及び構成は任意である。
【0080】
例えば電圧モードにてトランジスタＭ１及びＭ２のスイッチング動作を制御するスイッチング電源装置を形成しても良い。電圧モードに係るスイッチング電源装置では、コイル電流ＩＬに基づくことなく、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ１と一致するように対比電圧Ｖｃを生成することになる（対比電圧Ｖｃの生成後の動作は上述した通りである）。また、スイッチング電源装置においてダイオード整流方式が採用されても良い（この場合、トランジスタＭ２がダイオードに置き換えられる）。
【0081】
ここで、上述のスイッチング電源装置にて具体化された本発明の一側面に係るスイッチング電源装置ＷＡについて考察する。
【0082】
スイッチング電源装置ＷＡは、入力電圧（Ｖｉｎ）を受ける入力端子（ＩＮ）と出力電圧（Ｖｏｕｔ）が加わる出力端子（ＯＵＴ）との間に直列に介在する出力トランジスタ（Ｍ１）を備え、出力トランジスタの状態の制御を通じ（出力トランジスタのスイッチング制御を通じ）入力電圧を降圧させることで出力電圧を生成する。スイッチング電源装置ＷＡは、出力電圧に基づき出力トランジスタをオフに維持する短絡保護動作を行う短絡保護部と、入力電圧及び出力電圧に基づき短絡保護動作をマスクする（即ち短絡保護動作の実行を禁止する）ことが可能なマスク部と、を備えている。
【0083】
スイッチング電源装置ＷＡにおいて、マスク部は、入力電圧及び出力電圧間の差に基づき、又は、入力電圧及び出力電圧間の比に基づき、短絡保護動作をマスクするか否かを決定し、上記差又は比が所定条件を満たすときに所定のマスク信号（上述の例においてハイレベルの信号ＳＣＰ＿ＭＡＳＫ）を出力する。短絡保護部は、マスク信号が出力されているときには、出力電圧に依らず（上述の例においては信号ＳＣ＿ＤＥＴのレベルに依らず）短絡保護動作を非実行とする。
【0084】
スイッチング電源装置ＷＡの具体例である図１のスイッチング電源装置１において、短絡保護部は短絡検出コンパレータ１８を構成要素として含み、マスク部はマスク判定部１９を構成要素として含む。但し、短絡保護動作は短絡検出コンパレータ１８とロジック回路１７との協働により実現されるので、短絡保護部はロジック回路１７も含んでいると解して良い。同様に、短絡保護動作のマスクはマスク判定部１９とロジック回路１７との協働により実現されるので、マスク部はロジック回路１７も含んでいると解して良い。
【0085】
また、スイッチング電源装置ＷＡは、出力電圧に応じた帰還電圧（Ｖｆｂ）に基づき出力トランジスタをスイッチング動作させる制御回路を備える。
【0086】
この制御回路は、図１の構成においては、主制御回路１１０に相当する（但し符号１１～１７によって参照される各部位にて構成されると考えても良い）。
【0087】
スイッチング電源装置ＷＡにおいて、短絡保護部は、出力電圧に比例する電圧と所定の基準電圧（Ｖｒｅｆ２）とを比較して、出力電圧に比例する電圧が基準電圧よりも低いときに所定の短絡検出信号（上述の例においてはハイレベルの信号ＳＣ＿ＤＥＴ）を出力する短絡検出コンパレータ（１８）を有し、短絡保護動作がマスクされていない状態において短絡検出信号が出力されているときに、短絡保護動作を行う。
【0088】
短絡保護部にて所定の基準電圧（Ｖｒｅｆ２）と比較される電圧は、図１の構成では帰還電圧（Ｖｆｂ）であるが、出力電圧に比例する電圧であれば任意であり、出力電圧そのものであっても良い。
【0089】
＜＜第２実施形態＞＞
本発明の第２実施形態を説明する。第２実施形態及び後述の第３実施形態は第１実施形態を基礎とする実施形態であり、第２及び第３実施形態において特に述べない事項に関しては、矛盾の無い限り、第１実施形態の記載が第２及び第３実施形態にも適用される。第２実施形態の記載を解釈するにあたり、第１及び第２実施形態間で矛盾する事項については第２実施形態の記載が優先されて良い（後述の第３実施形態についても同様）。矛盾の無い限り、第１～第３実施形態の内、任意の複数の実施形態を組み合わせても良い。
本発明の第２実施形態を説明する。第２実施形態及び後述の第３実施形態は第１実施形態を基礎とする実施形態であり、第２及び第３実施形態において特に述べない事項に関しては、矛盾の無い限り、第１実施形態の記載が第２及び第３実施形態にも適用される。第２実施形態の記載を解釈するにあたり、第１及び第２実施形態間で矛盾する事項については第２実施形態の記載が優先されて良い（後述の第３実施形態についても同様）。矛盾の無い限り、第１～第３実施形態の内、任意の複数の実施形態を組み合わせても良い。
【0090】
本発明はリニア電源装置（シリーズ電源装置）にも適用でき、第２実施形態では本発明を適用したリニア電源装置の構成例を説明する。
【0091】
図１２は、本発明の第２実施形態に係るリニア電源装置２の全体構成図である。図１２のリニア電源装置２は、リニア電源用回路（リニア電源用半導体装置）であるリニア電源ＩＣ２００と、リニア電源ＩＣ２００に対して外付け接続される複数のディスクリート部品と、を備え、当該複数のディスクリート部品には、コンデンサＣ１並びに抵抗Ｒ１及びＲ２が含まれる。リニア電源装置２は入力電圧Ｖｉｎを降圧することで出力電圧Ｖｏｕｔを生成する。出力電圧Ｖｏｕｔは出力端子ＯＵＴに接続された負荷ＬＤに供給される。入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔは正の直流電圧であり、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎよりも低い。リニア電源装置２の出力端子ＯＵＴに出力電圧Ｖｏｕｔが現れる。例えば入力電圧Ｖｉｎは１２Ｖであり、抵抗Ｒ１及びＲ２の抵抗値を調整することで１２Ｖ未満の所望の正の電圧値（例えば３．３Ｖや５Ｖ）にて出力電圧Ｖｏｕｔを安定化させることができる。
【0092】
リニア電源ＩＣ２００は、図１のスイッチング電源ＩＣ１００と同様に、入力端子ＩＮ、帰還端子ＦＢ及びグランド端子ＧＮＤを外部端子として備え、且つ、出力端子ＯＵＴを外部端子として備える。
【0093】
ＩＣ２００の外部より入力電圧Ｖｉｎが入力端子ＩＮに供給される。グランド端子ＧＮＤはグランドに接続される。出力端子ＯＵＴはコンデンサＣ１を介してグランドに接続される。更に、出力端子ＯＵＴは抵抗Ｒ１の一端に接続され、抵抗Ｒ１の他端は抵抗Ｒ２を介してグランドに接続される。抵抗Ｒ１及びＲ２間の接続ノードが帰還端子ＦＢに接続される。
【0094】
リニア電源ＩＣ２００は、出力トランジスタＭ０と、出力トランジスタＭ０の状態を制御するための主制御回路２１０と、を備える。図１２の構成例において、出力トランジスタＭ０はＰチャネル型のＭＯＳＦＥＴとして構成され、出力トランジスタＭ０のソースは入力端子ＩＮに接続され、出力トランジスタＭ０のドレインは出力端子ＯＵＴに接続される。抵抗Ｒ１及びＲ２は出力電圧Ｖｏｕｔを分圧する分圧回路を構成する。抵抗Ｒ１及びＲ２間の接続ノードが帰還端子ＦＢに接続されることで、その接続ノードに現れる分圧された電圧が帰還電圧Ｖｆｂとして帰還端子ＦＢに入力される。
【0095】
主制御回路２１０は、ゲート制御部２２０、短絡検出コンパレータ１８及びマスク判定部１９を備える。ゲート制御部２２０は、帰還端子ＦＢに接続され、帰還電圧Ｖｆｂが所定の基準電圧Ｖｒｅｆ１と一致するようにトランジスタＭ０のゲート電位を連続的に制御する。この際、出力トランジスタＭ０は飽和領域にて動作し、出力トランジスタＭ０に流れる電流が連続的に制御される。これにより、基準電圧Ｖｒｅｆ１と抵抗Ｒ１及びＲ２の抵抗値の比とで定まる所定の目標電圧Ｖｔｇにて出力電圧Ｖｏｕｔが安定化される。
【0096】
ＩＣ２００における短絡検出コンパレータ１８は、ＩＣ１００におけるそれと同じものである。基準電圧Ｖｒｅｆ１及び短絡検出コンパレータ１８にて参照される基準電圧Ｖｒｅｆ２は、互いに異なる正の電圧値を有する直流電圧であり、ＩＣ２００内の図示されない基準電圧生成回路にて生成される。基準電圧Ｖｒｅｆ１及びＶｒｅｆ２について第１実施形態で述べた内容は第２実施形態にも適用される。
【0097】
【0098】
ＩＣ２００において、短絡検出コンパレータ１８からの信号ＳＣ＿ＤＥＴ及びマスク判定部１９からの信号ＳＣＰ＿ＭＡＳＫはゲート制御部２２０に入力される。
【0099】
図１３に、信号ＳＣ＿ＤＥＴ及びＳＣＰ＿ＭＡＳＫとＩＣ２００の動作との対応関係を示す。
【0100】
信号ＳＣ＿ＤＥＴ及びＳＣＰ＿ＭＡＳＫが共にローレベルであるとき、ＩＣ２００において通常動作が実行される。通常動作では、上述の如く、帰還電圧Ｖｆｂが所定の基準電圧Ｖｒｅｆ１と一致するように出力トランジスタＭ０のゲート電位を連続的に制御する。つまり、“Ｖｆｂ＜Ｖｒｅｆ１”であれば出力トランジスタＭ０のゲート電位を低下させ、“Ｖｆｂ＞Ｖｒｅｆ１”であれば出力トランジスタＭ０のゲート電位を上昇させる帰還制御を通常動作にて行う。
【0101】
信号ＳＣ＿ＤＥＴがハイレベルであって且つ信号ＳＣＰ＿ＭＡＳＫがローレベルであるとき、ＩＣ２００において短絡保護動作が実行される。短絡保護動作では、帰還電圧Ｖｆｂに関係なく出力トランジスタＭ０がオフ状態に維持される。但し、実際には、信号ＳＣＰ＿ＭＡＳＫがローレベルに保たれている状態で、信号ＳＣ＿ＤＥＴがローレベルからハイレベルに切り替わった後、信号ＳＣ＿ＤＥＴのハイレベルが所定時間継続して維持された場合に限り、短絡保護動作が実行されるようにして良い。
【0102】
ハイレベルの信号ＳＣＰ＿ＭＡＳＫは、短絡保護動作をマスクすべきことを示すマスク信号（所定のマスク信号）として機能し、ローレベルの信号ＳＣＰ＿ＭＡＳＫはマスク信号として機能しない。故に、信号ＳＣＰ＿ＭＡＳＫのハイレベル期間では、短絡保護動作がマスクされる。つまり、信号ＳＣＰ＿ＭＡＳＫのハイレベル期間では、信号ＳＣ＿ＤＥＴに依らず（従って出力電圧Ｖｏｕｔに依らず）短絡保護動作がマスクされ、信号ＳＣ＿ＤＥＴ及びＳＣＰ＿ＭＡＳＫが共にローレベルであるときと同様に、通常動作が実行される。短絡保護動作のマスクとは、短絡保護動作の実行を禁止することを意味する。
【0103】
尚、短絡保護動作はリニア電源装置２の起動時にもマスクされる。即ち、リニア電源装置２において、ＩＣ２００に対する入力電圧Ｖｉｎの供給開始に伴ってＩＣ２００が起動すると帰還電圧Ｖｆｂに基づく出力トランジスタＭ０のゲート電位制御が開始されることとなるが、このゲート電位制御の開始後、所定の起動マスク時間が経過するまでは、マスク判定部１９の出力に関係なく短絡保護動作がマスクされる。マスク判定部１９を用いて実現される短絡保護動作のマスクは、起動マスク時間の経過後のマスクである。
【0104】
ここで、上述のリニア電源装置にて具体化された本発明の一側面に係るリニア電源装置ＷＢについて考察する。
【0105】
リニア電源装置ＷＢは、入力電圧（Ｖｉｎ）を受ける入力端子（ＩＮ）と出力電圧（Ｖｏｕｔ）が加わる出力端子（ＯＵＴ）との間に直列に介在する出力トランジスタ（Ｍ０）を備え、出力トランジスタの状態の制御を通じ入力電圧を降圧させることで出力電圧を生成する。リニア電源装置ＷＢは、出力電圧に基づき出力トランジスタをオフに維持する短絡保護動作を行う短絡保護部と、入力電圧及び出力電圧に基づき短絡保護動作をマスクする（即ち短絡保護動作の実行を禁止する）ことが可能なマスク部と、を備えている。
【0106】
リニア電源装置ＷＢにおいて、マスク部は、入力電圧及び出力電圧間の差に基づき、又は、入力電圧及び出力電圧間の比に基づき、短絡保護動作をマスクするか否かを決定し、上記差又は比が所定条件を満たすときに所定のマスク信号（上述の例においてハイレベルの信号ＳＣＰ＿ＭＡＳＫ）を出力する。短絡保護部は、マスク信号が出力されているときには、出力電圧に依らず（上述の例においては信号ＳＣ＿ＤＥＴのレベルに依らず）短絡保護動作を非実行とする。
【0107】
リニア電源装置ＷＢの具体例である図１２のリニア電源装置２において、短絡保護部は短絡検出コンパレータ１８を構成要素として含み、マスク部はマスク判定部１９を構成要素として含む。但し、短絡保護動作は短絡検出コンパレータ１８とゲート制御部２２０との協働により実現されるので、短絡保護部はゲート制御部２２０も含んでいると解して良い。同様に、短絡保護動作のマスクはマスク判定部１９とゲート制御部２２０との協働により実現されるので、短絡保護部はゲート制御部２２０も含んでいると解して良い。
【0108】
また、リニア電源装置ＷＢは、出力電圧に応じた帰還電圧（Ｖｆｂ）に基づき出力トランジスタのゲート電位を制御する制御回路を備える。
【0109】
この制御回路は、図１２の構成においては、主制御回路２１０に相当する（但しゲート制御部２２０のみにて構成されると考えても良い）。
【0110】
リニア電源装置ＷＢにおいて、短絡保護部は、出力電圧に比例する電圧と所定の基準電圧（Ｖｒｅｆ２）とを比較して、出力電圧に比例する電圧が基準電圧よりも低いときに所定の短絡検出信号（上述の例においてはハイレベルの信号ＳＣ＿ＤＥＴ）を出力する短絡検出コンパレータ（１８）を有し、短絡保護動作がマスクされていない状態において短絡検出信号が出力されているときに、短絡保護動作を行う。
【0111】
短絡保護部にて所定の基準電圧（Ｖｒｅｆ２）と比較される電圧は、図１２の構成では帰還電圧（Ｖｆｂ）であるが、出力電圧に比例する電圧であれば任意であり、出力電圧そのものであっても良い。
【0112】
＜＜第３実施形態＞＞
本発明の第３実施形態を説明する。第３実施形態では、第１又は第２実施形態と組み合わせて実施可能な技術、又は、第１及び第２実施形態に適用可能な変形技術を説明する。第３実施形態は、互いに組み合わせ可能な以下の実施例ＥＸ３＿１～ＥＸ３＿３を含む。
本発明の第３実施形態を説明する。第３実施形態では、第１又は第２実施形態と組み合わせて実施可能な技術、又は、第１及び第２実施形態に適用可能な変形技術を説明する。第３実施形態は、互いに組み合わせ可能な以下の実施例ＥＸ３＿１～ＥＸ３＿３を含む。
【0113】
［実施例ＥＸ３＿１］
実施例ＥＸ３＿１を説明する。図１４（ａ）は、実施例ＥＸ３＿１に係るカーナビゲーション装置３００の外観図であり、図１４（ｂ）は、カーナビゲーション装置３００の概略構成ブロック図である。カーナビゲーション装置３００は、電源装置３０１と、ＤＣ／ＤＣコンバータ３０２と、機能ブロック３０３と、を備える。電源装置３０１として上述の電源装置１又は２が用いられる。電源装置３０１の入力電圧Ｖｉｎは、カーナビゲーション装置３００が搭載される車両に設置されたバッテリから供給されて良い。ＤＣ／ＤＣコンバータ３０２は、電源装置３０１の出力電圧Ｖｏｕｔを所望の電圧値を有する１以上の直流電圧に変換し、得られた直流電圧を機能ブロック３０３に供給する。機能ブロック３０３は、ＤＣ／ＤＣコンバータ３０２から供給される直流電圧に基づいて動作する。機能ブロック３０３は、カーナビゲーション装置３００の各機能を実現する複数の構成要素を含み、表示装置、スピーカ、マイクロプロセッサ等を含む。尚、電源装置３０１の出力電圧が、直接、機能ブロック３０３に供給されることもあり得る。
実施例ＥＸ３＿１を説明する。図１４（ａ）は、実施例ＥＸ３＿１に係るカーナビゲーション装置３００の外観図であり、図１４（ｂ）は、カーナビゲーション装置３００の概略構成ブロック図である。カーナビゲーション装置３００は、電源装置３０１と、ＤＣ／ＤＣコンバータ３０２と、機能ブロック３０３と、を備える。電源装置３０１として上述の電源装置１又は２が用いられる。電源装置３０１の入力電圧Ｖｉｎは、カーナビゲーション装置３００が搭載される車両に設置されたバッテリから供給されて良い。ＤＣ／ＤＣコンバータ３０２は、電源装置３０１の出力電圧Ｖｏｕｔを所望の電圧値を有する１以上の直流電圧に変換し、得られた直流電圧を機能ブロック３０３に供給する。機能ブロック３０３は、ＤＣ／ＤＣコンバータ３０２から供給される直流電圧に基づいて動作する。機能ブロック３０３は、カーナビゲーション装置３００の各機能を実現する複数の構成要素を含み、表示装置、スピーカ、マイクロプロセッサ等を含む。尚、電源装置３０１の出力電圧が、直接、機能ブロック３０３に供給されることもあり得る。
【0114】
カーナビゲーション装置３００においては、ＤＣ／ＤＣコンバータ３０２と機能ブロック３０３とが、電源装置３０１の負荷ＬＤであると考えることができる。勿論、電源装置１又は２は、カーナビゲーション装置に限らず、任意の負荷ＬＤを内包する任意の機器に搭載されて良い。
【0115】
［実施例ＥＸ３＿２］
実施例ＥＸ３＿２を説明する。ＩＣ１００及びＩＣ２００において、帰還端子ＦＢに出力電圧Ｖｏｕｔを直接入力することも可能であり、この場合、帰還電圧Ｖｆｂは出力電圧Ｖｏｕｔそのものとなる。帰還電圧Ｖｆｂが出力電圧Ｖｏｕｔそのものであっても、帰還電圧Ｖｆｂが出力電圧Ｖｏｕｔに応じた帰還電圧であることに変わりは無い。
実施例ＥＸ３＿２を説明する。ＩＣ１００及びＩＣ２００において、帰還端子ＦＢに出力電圧Ｖｏｕｔを直接入力することも可能であり、この場合、帰還電圧Ｖｆｂは出力電圧Ｖｏｕｔそのものとなる。帰還電圧Ｖｆｂが出力電圧Ｖｏｕｔそのものであっても、帰還電圧Ｖｆｂが出力電圧Ｖｏｕｔに応じた帰還電圧であることに変わりは無い。
【0116】
［実施例ＥＸ３＿３］
実施例ＥＸ３＿３を説明する。
実施例ＥＸ３＿３を説明する。
【0117】
ＩＣ１００及びＩＣ２００の各回路素子は半導体集積回路の形態で形成され、当該半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置が構成される。但し、複数のディスクリート部品を用いてＩＣ１００及びＩＣ２００内の回路と同等の回路を構成するようにしても良い。ＩＣ１００又はＩＣ２００内に含まれるものとして上述した幾つかの回路素子（例えば図１の構成におけるトランジスタＭ１及びＭ２、又は、図１２の構成におけるトランジスタＭ０）は、ＩＣ１００又はＩＣ２００外に設けられてＩＣ１００又はＩＣ２００に外付け接続されても良い。
【0118】
任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係を逆にしても良い。
【0119】
図１のトランジスタＭ１をＰチャネル型のＭＯＳＦＥＴにて構成するようにしても良く、この場合には、上述のスイッチング動作が実現されるように、トランジスタＭ１のゲートに供給される電圧レベルが上述のものから変形される。同様に、図１２のトランジスタＭ０をＮチャネル型のＭＯＳＦＥＴにて構成するようにしても良い。この他、ＦＥＴのチャネル型は任意に変更可能である。
【0120】
上述の各トランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述されたトランジスタを、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
【0121】
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【符号の説明】
【0122】
１ スイッチング電源装置
１８ 短絡検出コンパレータ
１９ マスク判定部
１００ スイッチング電源ＩＣ
１１０ 主制御回路
Ｍ１ 出力トランジスタ
２ リニア電源装置
２００ リニア電源ＩＣ
２１０ 主制御回路
Ｍ０ 出力トランジスタ
１８ 短絡検出コンパレータ
１９ マスク判定部
１００ スイッチング電源ＩＣ
１１０ 主制御回路
Ｍ１ 出力トランジスタ
２ リニア電源装置
２００ リニア電源ＩＣ
２１０ 主制御回路
Ｍ０ 出力トランジスタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】