知財求人 - 知財ポータルサイト「IP Force」
特許7558452デルタシグマ変調回路、ディジタル送信回路、及び、ディジタル送信機
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-19
(45)【発行日】2024-09-30
(54)【発明の名称】デルタシグマ変調回路、ディジタル送信回路、及び、ディジタル送信機
(51)【国際特許分類】
H03M 3/02 20060101AFI20240920BHJP
H04B 1/04 20060101ALI20240920BHJP
H03M 1/08 20060101ALI20240920BHJP
H03M 1/66 20060101ALI20240920BHJP
【ＦＩ】
H03M3/02
H04B1/04 A
H03M1/08 B
H03M1/66 C
【請求項の数】
9
(21)【出願番号】P 2024513696
(86)(22)【出願日】2022-05-20
(86)【国際出願番号】 JP2022020903
(87)【国際公開番号】W WO2023223523
(87)【国際公開日】2023-11-23
【審査請求日】2024-02-29
【早期審査対象出願】
(73)【特許権者】
【識別番号】000006013
【氏名又は名称】三菱電機株式会社
(74)【代理人】
【識別番号】110003166
【氏名又は名称】弁理士法人山王内外特許事務所
(72)【発明者】
【氏名】水谷 浩之
(72)【発明者】
【氏名】萩原 達也
(72)【発明者】
【氏名】早馬 道也
【審査官】北村 智彦
(56)【参考文献】
【文献】特開２０１４－２２０６４７（ＪＰ，Ａ）
【文献】特開２００６－２６２４８８（ＪＰ，Ａ）
【文献】国際公開第２０１７／０８５７８９（ＷＯ，Ａ１）
【文献】国際公開第２００８／１２９９７５（ＷＯ，Ａ１）
【文献】米国特許出願公開第２０１９／０２３８１５１（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０２１／０１２６６４８（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｍ ３／００－９／００
Ｈ０４Ｂ １／０４
Ｈ０３Ｍ １／０８
Ｈ０３Ｍ １／６６
ＩＥＥＥ Ｘｐｌｏｒｅ
(57)【特許請求の範囲】
【請求項1】
外部から入力された信号に対してディジタル処理を行うループフィルタと、前記ループフィルタによるディジタル処理後の信号に基づいて、閾値との大小関係に応じた１ビットの信号を出力する複数の量子化器と、
前記量子化器によりそれぞれ出力された信号の平均値を算出し、前記ループフィルタにフィードバックする平均化回路とを備え、
前記量子化器が用いる閾値は、値が互いに異なる
ことを特徴とするデルタシグマ変調回路。
【請求項2】
外部から入力された信号に対してディジタル処理を行うループフィルタと、前記ループフィルタによるディジタル処理後の信号に基づいて、閾値との大小関係に応じた１ビットの信号を出力する複数の量子化器と、
前記量子化器によりそれぞれ出力された信号の平均値を算出し、前記ループフィルタにフィードバックする平均化回路と、
前記量子化器により出力された信号の振幅を合成する合成回路とを備え、
前記量子化器が用いる閾値は、値が互いに異なる
ことを特徴とするディジタル送信回路。
【請求項3】
送信対象である信号を生成するモデムと、前記モデムにより生成された信号に対してディジタル処理を行うループフィルタと、
前記ループフィルタによるディジタル処理後の信号に基づいて、閾値との大小関係に応じた１ビットの信号を出力する複数の量子化器と、
前記量子化器によりそれぞれ出力された信号の平均値を算出し、前記ループフィルタにフィードバックする平均化回路と、
前記量子化器により出力された信号の振幅を合成する合成回路と、
前記合成回路による合成後の信号の電力を増幅する増幅器と、
前記増幅器による増幅後の信号を電波として空間に放射するアンテナとを備え、
前記量子化器が用いる閾値は、値が互いに異なる
ことを特徴とするディジタル送信機。
【請求項4】
送信対象である信号を生成するモデムと、前記モデムにより生成された信号に対してディジタル処理を行うループフィルタと、
前記ループフィルタによるディジタル処理後の信号に基づいて、閾値との大小関係に応じた１ビットの信号を出力する複数の量子化器と、
前記量子化器によりそれぞれ出力された信号の平均値を算出し、前記ループフィルタにフィードバックする平均化回路と、
前記量子化器を複数のグループに分けた量子化器群毎に接続され、当該量子化器群に含まれる量子化器より出力された信号の振幅を合成する複数の合成回路と、
前記合成回路毎に接続され、当該合成回路による合成後の信号の位相を変化させる複数の移相器と、
前記移相器毎に接続され、当該移相器による位相の変化後の信号の電力を増幅する複数の増幅器と、
前記増幅器毎に接続され、当該増幅器による増幅後の信号を電波として空間に放射する複数のアンテナとを備え、
前記量子化器群が用いる閾値は、値が互いに異なる
ことを特徴とするディジタル送信機。
【請求項5】
送信対象である信号を生成するモデムと、前記モデムにより生成された信号に対してディジタル処理を行うループフィルタと、
前記ループフィルタによるディジタル処理後の信号に基づいて、閾値との大小関係に応じた１ビットの信号を出力する複数の量子化器と、
前記量子化器によりそれぞれ出力された信号の平均値を算出し、前記ループフィルタにフィードバックする平均化回路と、
前記量子化器毎に接続され、当該量子化器により出力された信号の電力を増幅する複数の増幅器と、
前記増幅器毎に接続され、当該増幅器による増幅後の信号を電波として空間に放射する複数のアンテナとを備え、
前記量子化器が用いる閾値は、値が互いに異なり、
前記アンテナにより放射された信号は空間で振幅が合成される
ことを特徴とするディジタル送信機。
【請求項6】
前記合成回路は、アナログ受動回路で構成されたことを特徴とする請求項３又は請求項４記載のディジタル送信機。
【請求項7】
前記量子化器が用いる閾値は、等間隔に設定されたことを特徴とする請求項１記載のデルタシグマ変調回路。
【請求項8】
前記量子化器が用いる閾値は、等間隔に設定されたことを特徴とする請求項２記載のディジタル送信回路。
【請求項9】
前記量子化器が用いる閾値は、等間隔に設定されたことを特徴とする請求項３から請求項５のうちの何れか１項記載のディジタル送信機。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、ディジタル回路に実装されるデルタシグマ変調回路、ディジタル送信回路、及び、ディジタル送信機に関する。
【背景技術】
【0002】
従来の送信機では、モデム等のディジタル回路で送信対象である信号を生成し、アナログ回路で当該送信対象である信号を高周波帯の信号に変換し、送信を行っている。なお、ディジタル回路で生成される信号は、ベースバンド周波数帯の信号である。
一方、近年、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）の高速化が進んでいる。そのため、送信対象である信号をＦＰＧＡから直接高周波帯で出力するディジタル送信機の開発がなされている。
一方、近年、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）の高速化が進んでいる。そのため、送信対象である信号をＦＰＧＡから直接高周波帯で出力するディジタル送信機の開発がなされている。
【0003】
ディジタル送信機では、ベースバンド周波数帯の信号を高周波帯の信号に変換するためのアナログ回路が不要となる。そのため、このディジタル送信機では、従来の送信機に対して、回路構成を簡素化することができる。
また、今後、更なるＦＰＧＡの高速化が進むことにより、ミリ波帯のような高い周波数のディジタル送信機についても簡素な回路構成で実現することが期待される。
また、今後、更なるＦＰＧＡの高速化が進むことにより、ミリ波帯のような高い周波数のディジタル送信機についても簡素な回路構成で実現することが期待される。
【0004】
【0005】
図１１に示すディジタル送信機では、送信対象である信号をＦＰＧＡ１１から直接高周波帯で出力するために、ＦＰＧＡ１１にデルタシグマ変調回路１１０２が実装されている。
このデルタシグマ変調回路１１０２は、モデム１１０１により生成された信号を、ＦＰＧＡ１１から出力可能なＨｉｇｈとＬｏｗで表される１ビットの信号に変換して出力する。
このデルタシグマ変調回路１１０２は、モデム１１０１により生成された信号を、ＦＰＧＡ１１から出力可能なＨｉｇｈとＬｏｗで表される１ビットの信号に変換して出力する。
【0006】
ＦＰＧＡ１１から出力される１ビットの信号は、増幅器１２によりその電力が増幅され、増幅器１２で発生する高調波がフィルタ１３により除去された後、アンテナ１４から電波として送信される。
【0007】
ＦＰＧＡ１１に実装されたデルタシグマ変調回路１１０２では、送信対象である信号を１ビットの信号に変換するために、量子化器１１０３により量子化が施されている。
一方、この量子化により送信対象である信号と１ビットの信号との間に誤差（量子化誤差）が生じる。そのため、デルタシグマ変調後の１ビットの信号のスペクトラムをみると、量子化誤差が量子化雑音となって主信号の周辺の帯域に現れる。
一方、この量子化により送信対象である信号と１ビットの信号との間に誤差（量子化誤差）が生じる。そのため、デルタシグマ変調後の１ビットの信号のスペクトラムをみると、量子化誤差が量子化雑音となって主信号の周辺の帯域に現れる。
【0008】
この量子化雑音は、ディジタル送信機から送信される信号の信号対雑音比（以下ＳＮＲと称す）を低下させ、通信品質を低下させる要因となる。そのため、ディジタル送信機においては送信信号のＳＮＲの向上が課題となっている。
【0009】
これに対し、特許文献１では、ＳＮＲの向上を図ったディジタル送信機の構成が示されている。
【0010】
この特許文献１では、ＦＰＧＡ等で構成されるディジタル回路の内部に複数のデルタシグマ変調回路が並列化され、この複数のデルタシグマ変調回路により出力された信号を合成回路で合成する構成が示されている。
そして、この構成では、各々のデルタシグマ変調回路に予め設定される初期値を異なる値にすることにより、各々のデルタシグマ変調回路により出力される信号のうち主信号を変えずに量子化雑音が異なるように生成することができる。このため、この構成では、複数のデルタシグマ変調回路により出力された信号が合成回路で合成されると、主信号に対する量子化雑音のレベルが相対的に低減し、その結果、ＳＮＲを向上できる。
そして、この構成では、各々のデルタシグマ変調回路に予め設定される初期値を異なる値にすることにより、各々のデルタシグマ変調回路により出力される信号のうち主信号を変えずに量子化雑音が異なるように生成することができる。このため、この構成では、複数のデルタシグマ変調回路により出力された信号が合成回路で合成されると、主信号に対する量子化雑音のレベルが相対的に低減し、その結果、ＳＮＲを向上できる。
【先行技術文献】
【特許文献】
【0011】
【文献】国際公開第２０１７／０８５７８９号
【発明の概要】
【発明が解決しようとする課題】
【0012】
図１１に示すように、デルタシグマ変調回路１１０２は、大別すると、量子化器１１０３及びループフィルタ１１０４から構成される。
図１１に示す量子化器１１０３は、ループフィルタ１１０４により出力された信号が示す値と量子化器１１０３に予め設定された閾値とを比較し、２つの値の大小に応じた１ビットの信号を出力する。
なお、ループフィルタ１１０４は、デルタシグマ変調回路１１０２の安定性又は量子化雑音の現れ方等に影響を与えるディジタル処理を行うディジタルフィルタである。
図１１に示す量子化器１１０３は、ループフィルタ１１０４により出力された信号が示す値と量子化器１１０３に予め設定された閾値とを比較し、２つの値の大小に応じた１ビットの信号を出力する。
なお、ループフィルタ１１０４は、デルタシグマ変調回路１１０２の安定性又は量子化雑音の現れ方等に影響を与えるディジタル処理を行うディジタルフィルタである。
【0013】
先に説明したデルタシグマ変調回路１１０２の初期値は、ループフィルタ１１０４に設定される。そのため、特許文献１では、このデルタシグマ変調回路を並列化することによって、ＳＮＲが改善することになる。
しかしながら、ＦＰＧＡ等のディジタル回路に実装されたデルタシグマ変調回路では、量子化器よりもループフィルタのほうがディジタル回路の回路規模が大きくなる。そのため、デルタシグマ変調回路を並列化するに従い、ディジタル回路の回路規模が大幅に増大する。
しかしながら、ＦＰＧＡ等のディジタル回路に実装されたデルタシグマ変調回路では、量子化器よりもループフィルタのほうがディジタル回路の回路規模が大きくなる。そのため、デルタシグマ変調回路を並列化するに従い、ディジタル回路の回路規模が大幅に増大する。
【0014】
本開示は、上記のような課題を解決するためになされたもので、単一構成で、主信号に対して量子化雑音の相対的に低減することを可能とする複数の信号を生成可能となるデルタシグマ変調回路を提供することを目的としている。
【課題を解決するための手段】
【0015】
本開示に係るデルタシグマ変調回路は、外部から入力された信号に対してディジタル処理を行うループフィルタと、ループフィルタによるディジタル処理後の信号に基づいて、閾値との大小関係に応じた１ビットの信号を出力する複数の量子化器と、量子化器によりそれぞれ出力された信号の平均値を算出し、ループフィルタにフィードバックする平均化回路とを備え、量子化器が用いる閾値は、値が互いに異なることを特徴とする。
【発明の効果】
【0016】
本開示によれば、上記のように構成したので、単一構成で、主信号に対して量子化雑音の相対的に低減することを可能とする複数の信号を生成可能となる。
【図面の簡単な説明】
【0017】
【図1】実施の形態１に係るディジタル送信機の構成例を示す図である。
【図2】実施の形態１における合成回路の構成例を示す図である。
【図3】実施の形態１におけるループフィルタの構成例を示す図である。
【図5】実施の形態１に係るディジタル送信機の別の構成例を示す図である。
【図6】実施の形態１に係るディジタル送信機の別の構成例を示す図である。
【図7】実施の形態１における合成回路の別の構成例を示す図である。
【図8】実施の形態１に係るディジタル送信機の別の構成例を示す図である。
【図9】実施の形態２に係るディジタル送信機の構成例を示す図である。
【図10】実施の形態３に係るディジタル送信機の構成例を示す図である。
【図11】従来のディジタル送信機の構成例を示す図である。
【発明を実施するための形態】
【0018】
以下、実施の形態について図面を参照しながら詳細に説明する。
実施の形態１．
図１は実施の形態１に係るディジタル送信機の構成例を示す図である。
実施の形態１に係るディジタル送信機は、図１に示すように、ＦＰＧＡ（ディジタル回路）１、合成回路２、増幅器３、フィルタ４、及び、アンテナ５を備えている。なお、ＦＰＧＡ１及び合成回路２は、ディジタル送信回路を構成する。
実施の形態１．
図１は実施の形態１に係るディジタル送信機の構成例を示す図である。
実施の形態１に係るディジタル送信機は、図１に示すように、ＦＰＧＡ（ディジタル回路）１、合成回路２、増幅器３、フィルタ４、及び、アンテナ５を備えている。なお、ＦＰＧＡ１及び合成回路２は、ディジタル送信回路を構成する。
【0019】
ＦＰＧＡ１は、送信対象である信号に基づく複数の１ビットの信号を合成回路２に対して出力する。
このＦＰＧＡ１の構成例については後述する。
このＦＰＧＡ１の構成例については後述する。
【0020】
合成回路２は、ＦＰＧＡ１により出力された複数の１ビットの信号の振幅を合成する。この合成回路２による合成後の信号は、増幅器３に出力される。
この合成回路２としては、アナログ受動回路で構成された合成回路が用いられる。アナログ受動回路で構成された合成回路は、例えば、抵抗、コンデンサ、インダクタ、又は、伝送線路等を用いて構成された合成回路である。
この合成回路２としては、アナログ受動回路で構成された合成回路が用いられる。アナログ受動回路で構成された合成回路は、例えば、抵抗、コンデンサ、インダクタ、又は、伝送線路等を用いて構成された合成回路である。
【0021】
図２に実施の形態１における合成回路２の構成例を示す。
図２では、合成回路２として、Ｗｉｌｋｉｎｓｏｎ型合成回路が用いられた場合の構成例を示している。この図２Ａに示すＷｉｌｋｉｎｓｏｎ型合成回路は、２つの伝送線路及び１つの抵抗から構成された合成回路であり、同相合成回路２ａである。
そして、図１に示すディジタル送信機では、合成回路２が同相合成回路２ａである場合を想定した構成となっている。
図２では、合成回路２として、Ｗｉｌｋｉｎｓｏｎ型合成回路が用いられた場合の構成例を示している。この図２Ａに示すＷｉｌｋｉｎｓｏｎ型合成回路は、２つの伝送線路及び１つの抵抗から構成された合成回路であり、同相合成回路２ａである。
そして、図１に示すディジタル送信機では、合成回路２が同相合成回路２ａである場合を想定した構成となっている。
【0022】
増幅器３は、合成回路２による合成後の信号の電力を増幅する。この増幅器３による増幅後の信号は、フィルタ４に出力される。
この増幅器３としては、例えば近年高周波化が進んでいるＣＭＯＳ等の半導体を用いた増幅器が用いられる。
この増幅器３としては、例えば近年高周波化が進んでいるＣＭＯＳ等の半導体を用いた増幅器が用いられる。
【0023】
フィルタ４は、増幅器３による増幅後の信号に含まれる高調波を除去する。このフィルタ４による高調波の除去後の信号は、アンテナ５に出力される。
このフィルタ４としては、例えばローパスフィルタが用いられる。
なお、このフィルタ４は、ディジタル送信機に必須の構成ではない。
このフィルタ４としては、例えばローパスフィルタが用いられる。
なお、このフィルタ４は、ディジタル送信機に必須の構成ではない。
【0024】
アンテナ５は、フィルタ４による高調波の除去後の信号を、電波として空間に放射する。
このアンテナ５として、例えばパッチアンテナが用いられる。
このアンテナ５として、例えばパッチアンテナが用いられる。
【0025】
次に、実施の形態１におけるＦＰＧＡ１の構成例について説明する。
実施の形態１におけるＦＰＧＡ１は、図１に示すように、モデム１０１、及び、デルタシグマ変調回路１０２を備えている。
実施の形態１におけるＦＰＧＡ１は、図１に示すように、モデム１０１、及び、デルタシグマ変調回路１０２を備えている。
【0026】
モデム１０１は、送信対象である信号を生成する。この際、モデム１０１は、例えば、通信データを変調してディジタル変調信号を生成することで、送信対象である信号を生成する。このモデム１０１により生成された信号は、デルタシグマ変調回路１０２に出力される。
【0027】
デルタシグマ変調回路１０２は、モデム１０１により生成された信号を、デルタシグマ変調によって、ＦＰＧＡ１から出力可能なＨｉｇｈとＬｏｗで表される複数の１ビットの信号に変換する。このデルタシグマ変調回路１０２による変換後の信号は、合成回路２に出力される。
【0028】
このデルタシグマ変調回路１０２は、図１に示すように、複数の量子化器１０３－１～１０３－Ｎ、平均化回路１０４、及び、ループフィルタ１０５を有している。
【0029】
量子化器１０３－１～１０３－Ｎは、それぞれ、ループフィルタ１０５によるディジタル処理後の信号を、１ビットの信号に変換する。この量子化器１０３－１～１０３－Ｎによる変換後の信号は、それぞれ、平均化回路１０４及び合成回路２に出力される。
【0030】
より具体的には、量子化器１０３－１～１０３－Ｎは、それぞれ、予め設定された閾値とループフィルタ１０５によるディジタル処理後の信号が示す値とを比較し、その大小関係に応じた１ビットの信号を出力する。
例えば、量子化器１０３－１～１０３－Ｎは、それぞれ、上記ディジタル処理後の信号が示す値が閾値以上である場合には１を示す信号を出力し、上記ディジタル処理後の信号が示す値が閾値未満である場合には０を示す信号を出力する。
例えば、量子化器１０３－１～１０３－Ｎは、それぞれ、上記ディジタル処理後の信号が示す値が閾値以上である場合には１を示す信号を出力し、上記ディジタル処理後の信号が示す値が閾値未満である場合には０を示す信号を出力する。
【0031】
なお、量子化器１０３－１～１０３－Ｎが用いる閾値は、値が互いに異なる。例えば、量子化器１０３－１～１０３－Ｎが用いる閾値は、等間隔に設定されていてもよい。
【0032】
平均化回路１０４は、量子化器１０３－１～１０３－Ｎにより出力された１ビットの信号に基づいて、当該信号が示す値の平均値を算出する。この平均化回路１０４により算出された平均値を示す信号は、ループフィルタ１０５にフィードバックされる。
【0033】
ループフィルタ１０５は、モデム１０１により生成された信号及び平均化回路１０４により算出された平均値を示す信号に基づいて、ディジタル処理を行う。このループフィルタ１０５は、デルタシグマ変調回路１０２の安定性又は量子化雑音の現れ方等に影響を与えるディジタル処理を行うディジタルフィルタである。このループフィルタ１０５によるディジタル処理後の信号は、量子化器１０３－１～１０３－Ｎに出力される。
【0034】
このループフィルタ１０５は、例えば図３に示すように、加算器１０５１、加算器１０５２、遅延器１０５３、及び、遅延器１０５４を有している。図３に示すループフィルタ１０５は、１次のループフィルタである。また、図３に示すループフィルタ１０５は、図１１に示すループフィルタ１１０４と同様である。
【0035】
加算器１０５１は、モデム１０１により生成された信号から、遅延器１０５３による遅延後の信号を減算する。この加算器１０５１による減算後の信号は、加算器１０５２に出力される。
【0036】
加算器１０５２は、加算器１０５１による減算後の信号に対し、遅延器１０５４による遅延後の信号を加算する。この加算器１０５２による加算後の信号は、量子化器１０３－１～１０３－Ｎ及び遅延器１０５４に出力される。
【0037】
遅延器１０５３は、平均化回路１０４により算出された平均値を示す信号を１クロックだけ遅延する。この遅延器１０５３による遅延後の信号は、加算器１０５１に出力される。
【0038】
遅延器１０５４は、加算器１０５２による加算後の信号を１クロックだけ遅延する。この遅延器１０５４による遅延後の信号は、加算器１０５２に出力される。
【0039】
このように、図３に示す１次のループフィルタでは、加算器１０５１で、モデム１０１により生成された信号と、平均化回路１０４の出力に対して遅延器１０５３で１クロックだけ遅延された信号との差をとり、その差を示す信号を加算器１０５２及び遅延器１０５４で積算する。
【0040】
次に、図１に示す実施の形態１に係るディジタル送信機の動作例について説明する。
ここで、図１に示す実施の形態１におけるＦＰＧＡ１と図１１に示す従来のＦＰＧＡ１１とを比べると、図１１で示される量子化器１１０３が、図１では複数の量子化器１０３－１～１０３－Ｎ及び平均化回路１０４に置き換わっているところが異なる。また、図１１ではデルタシグマ変調回路１１０２の出力は１つであるが、図１ではデルタシグマ変調回路１０２の出力が量子化器１０３－１～１０３－Ｎの数に相当するＮ個であるところが異なる。
ここで、図１に示す実施の形態１におけるＦＰＧＡ１と図１１に示す従来のＦＰＧＡ１１とを比べると、図１１で示される量子化器１１０３が、図１では複数の量子化器１０３－１～１０３－Ｎ及び平均化回路１０４に置き換わっているところが異なる。また、図１１ではデルタシグマ変調回路１１０２の出力は１つであるが、図１ではデルタシグマ変調回路１０２の出力が量子化器１０３－１～１０３－Ｎの数に相当するＮ個であるところが異なる。
【0041】
そして、図１に示す実施の形態１に係るディジタル送信機では、モデム１０１で生成された信号がループフィルタ１０５に入力されると、平均化回路１０４の出力との間でディジタル処理が施され、量子化器１０３－１～１０３－Ｎに出力される。なお、ループフィルタ１０５の内部では、加算器１０５１で、モデム１０１により生成された信号と、平均化回路１０４の出力に対して遅延器１０５３で１クロックだけ遅延された信号との差をとり、その差を示す信号を加算器１０５２及び遅延器１０５４で積算する。
【0042】
また、量子化器１０３－１～１０３－Ｎには、それぞれ異なる閾値（Ｔ１～ＴＮ）が設定されている。そして、この量子化器１０３－１～１０３－Ｎは、それぞれ、ループフィルタ１０５からの信号に対して、閾値（Ｔ１～ＴＮ）に基づいて得られた１ビットの信号を出力する。
【0043】
そして、量子化器１０３－１～１０３－Ｎからそれぞれ出力された１ビットの信号は平均化回路１０４に入力され、平均化回路１０４で各信号が示す値の平均値が算出された後、ループフィルタ１０５にフィードバックされる。
そして、デルタシグマ変調回路１０２は、上記の動作を、繰り返し実行する。
そして、デルタシグマ変調回路１０２は、上記の動作を、繰り返し実行する。
【0044】
この量子化器１０３－１～１０３－Ｎから出力される１ビットの信号は、Ｈｉｇｈ及びＬｏｗで表される１ビットの信号であり、合成回路２でその振幅が合成される。
【0045】
ここで、量子化器１０３－１～１０３－Ｎの共通の入力信号をＹとし、量子化器１０３－１～１０３－Ｎの出力信号をＶｋ（ｋは１からＮまでの整数）とし、合成回路２の出力信号をＳとした場合での、各関係について図４を用いて説明する。図４では、説明を簡単にするためＮ＝３の場合について説明する。
【0046】
例えば、量子化器１０３－１の閾値（Ｔ１）がＴ１＝－０．５であるとする。この場合、図４Ａに示すように、量子化器１０３－１からは、Ｙ＜－０．５の場合にはＶ１＝０を示す信号が出力され、Ｙ＞＝－０．５の場合にはＶ１＝１を示す信号が出力される。
【0047】
また、量子化器１０３－２の閾値（Ｔ２）及び量子化器１０３－３の閾値（Ｔ３）は、Ｔ１と異なる値に設定される。例えば、閾値の間隔が等間隔であり、Ｔ２＝０，Ｔ３＝０．５であるとする。この場合、量子化器１０３－２及び量子化器１０３－３からの出力信号であるＶ２及びＶ３は、それぞれ図４Ｂ及び図４Ｃのようになる。
【0048】
そして、量子化器１０３－１の出力信号であるＶ１が合成回路２に出力される際、Ｖ１＝１の場合にはＨｉｇｈに相当する電圧が出力される。一方、Ｖ１＝０の場合にはＬｏｗに相当する電圧が出力される。ここでは、説明の簡単化のため、Ｈｉｇｈ＝１，Ｌｏｗ＝０とする。量子化器１０３－２及び量子化器１０３－３についても、同様である。
【0049】
すると、ＦＰＧＡ１から出力される３つの１ビットの信号の振幅が合成回路２で合成された結果、図４Ｄに示すような階段状の出力信号（Ｓ）となる。
【0050】
ここで、ＦＰＧＡ１から出力される１ビットの信号に現れる量子化雑音は、送信対象である信号と各量子化器１０３－１～１０３－Ｎから出力される１ビットの信号との間に生じる量子化誤差が原因であり、１ビットの場合にはこの量子化誤差は大きくなる。
【0051】
ＦＰＧＡ１からは１ビットの信号しか出力できないため量子化器１０３－１～１０３－Ｎを１ビットの量子化器で構成しており、その結果、ＦＰＧＡ１から出力される１ビットの信号それぞれのスペクトラムをみると、主信号の周囲に高いレベルの量子化雑音が現れ、ＳＮＲが低い状態となる。そこで、実施の形態１に係るディジタル送信機では、これらの１ビットの信号を合成回路２で合成することにより、複数のステップで構成される出力が得られる。
Ｎ＝３の例では、ステップ数が３の出力が得られる。この場合、ステップ数が１に相当する図１１の構成と比べて、送信対象である信号との間に生じる量子化誤差が小さくなる。そのため、合成回路２から出力される信号のスペクトラムは、主信号に対して量子化雑音が相対的に低いレベルとなり、ＳＮＲが向上する。ここではＮ＝３の場合について説明したが、ステップ数、すなわち閾値の異なる量子化器１０３－１～１０３－Ｎの数であるＮが増加するにつれて送信信号のＳＮＲが向上する。
Ｎ＝３の例では、ステップ数が３の出力が得られる。この場合、ステップ数が１に相当する図１１の構成と比べて、送信対象である信号との間に生じる量子化誤差が小さくなる。そのため、合成回路２から出力される信号のスペクトラムは、主信号に対して量子化雑音が相対的に低いレベルとなり、ＳＮＲが向上する。ここではＮ＝３の場合について説明したが、ステップ数、すなわち閾値の異なる量子化器１０３－１～１０３－Ｎの数であるＮが増加するにつれて送信信号のＳＮＲが向上する。
【0052】
その後、合成回路２による合成後の信号は、増幅器３でその電力が増幅され、増幅器３で発生する高調波がフィルタ４で除去された後、アンテナ５から電波として送信される。
【0053】
以上のように、実施の形態１に係るディジタル送信機では、閾値の異なる複数の量子化器１０３－１～１０３－Ｎに対して１つのループフィルタ１０５を用いてデルタシグマ変調回路１０２を構成し、デルタシグマ変調回路１０２を実装したＦＰＧＡ１から出力される複数の１ビットの信号の振幅を合成回路２で合成する。これにより、実施の形態１に係るディジタル送信機では、特許文献１のようにデルタシグマ変調回路が並列化された構成と比べて、ディジタル回路の回路規模を削減しつつＳＮＲを高めることが可能となる。
【0054】
また、ディジタル送信機では、増幅器として利得の低い増幅器を用いるほうが、小型化及び低コスト化につながる。そして、利得の低い増幅器を用いつつアンテナから送信するために必要な送信信号の電力を得るためには、増幅器に入力する信号の電力を予め高めておく必要がある。
これに対し、実施の形態１に係るディジタル送信機では、合成回路２として、図２に示したＷｉｌｋｉｎｓｏｎ型合成回路のようなアナログ受動回路で構成される合成回路を使用している。これにより、実施の形態１に係るディジタル送信機では、高周波化に伴う半導体の低電圧動作の制約を受けずに信号の振幅を高めることが可能となる。その結果、実施の形態１に係るディジタル送信機では、合成回路２の後段の増幅器３の利得を高めることなくアンテナ５から送信するために必要な電力を得ることができ、ディジタル送信機の小型化及び低コスト化が可能となる。
これに対し、実施の形態１に係るディジタル送信機では、合成回路２として、図２に示したＷｉｌｋｉｎｓｏｎ型合成回路のようなアナログ受動回路で構成される合成回路を使用している。これにより、実施の形態１に係るディジタル送信機では、高周波化に伴う半導体の低電圧動作の制約を受けずに信号の振幅を高めることが可能となる。その結果、実施の形態１に係るディジタル送信機では、合成回路２の後段の増幅器３の利得を高めることなくアンテナ５から送信するために必要な電力を得ることができ、ディジタル送信機の小型化及び低コスト化が可能となる。
【0055】
なお、図１では、合成回路２の後段に増幅器３が接続された構成について示した。
これまで説明したように、実施の形態１に係るディジタル送信機では、図１に示すＦＰＧＡ１から出力された信号が合成回路２で合成されることにより、量子化雑音のレベルを主信号に対して相対的に低いレベルにすることができる。しかしながら、合成回路２から出力される信号には量子化雑音が残っている。
これまで説明したように、実施の形態１に係るディジタル送信機では、図１に示すＦＰＧＡ１から出力された信号が合成回路２で合成されることにより、量子化雑音のレベルを主信号に対して相対的に低いレベルにすることができる。しかしながら、合成回路２から出力される信号には量子化雑音が残っている。
【0056】
そこで、実施の形態１に係るディジタル送信機において、例えば図５に示すように、合成回路２と増幅器３との間にフィルタ６が接続されてもよい。
このフィルタ６は、合成回路２による合成後の信号に含まれる主信号を通過し、主信号の周辺の帯域に存在している量子化雑音を除去するフィルタである。このフィルタ６としては、バンドパスフィルタ又はローパスフィルタを用いることができる。
実施の形態１に係るディジタル送信機では、このフィルタ６を用いることで、合成回路２から出力される信号に残された量子化雑音を取り除くことができ、送信信号のＳＮＲを更に向上することができる。
このフィルタ６は、合成回路２による合成後の信号に含まれる主信号を通過し、主信号の周辺の帯域に存在している量子化雑音を除去するフィルタである。このフィルタ６としては、バンドパスフィルタ又はローパスフィルタを用いることができる。
実施の形態１に係るディジタル送信機では、このフィルタ６を用いることで、合成回路２から出力される信号に残された量子化雑音を取り除くことができ、送信信号のＳＮＲを更に向上することができる。
【0057】
なお、図５では、フィルタ６が合成回路２と増幅器３の間に接続された例を示した。しかしながら、これに限らず、フィルタ６は、増幅器３とフィルタ４の間、又は、フィルタ４とアンテナ５の間に接続されていてもよい。
【0058】
また、図１では、ＦＰＧＡ１の後段に合成回路２が直接接続された構成について示した。しかしながら、これに限らず、例えば図６に示すように、ＦＰＧＡ１と合成回路２との間にＤＣブロック７－１～７－Ｎが接続されていてもよい。
ＤＣブロック７－１～７－Ｎは、高周波信号を通過して直流の通過を阻止する。このＤＣブロック７－１～７－Ｎとしては、コンデンサ又はハイパスフィルタ等を用いることができる。図６では、ＤＣブロック７－１～７－Ｎとして、コンデンサが用いられた場合を示している。
ＤＣブロック７－１～７－Ｎは、高周波信号を通過して直流の通過を阻止する。このＤＣブロック７－１～７－Ｎとしては、コンデンサ又はハイパスフィルタ等を用いることができる。図６では、ＤＣブロック７－１～７－Ｎとして、コンデンサが用いられた場合を示している。
【0059】
ここで、ＦＰＧＡ１から出力される１ビットの信号は、Ｈｉｇｈ（正電圧）とＬｏｗ（ＧＮＤ）の２値で構成される時間変化する信号であり、この１ビットの信号にはＤＣ成分が含まれる。そこで、実施の形態１に係るディジタル送信機では、この１ビットの信号をＤＣブロック７－１～７－Ｎに入力することによって、ＤＣ成分を除去したうえで信号の合成を行うことができる。
【0060】
また、上記では、合成回路２として、図２Ａに示すＷｉｌｋｉｎｓｏｎ型合成回路に代表される同相合成回路２ａを用いた構成について示した。
しかしながら、これに限らず、合成回路２としては、図７に示すマーチャントバランに代表される逆相合成回路２ｂを用いることもできる。図７に示すマーチャントバランは、伝送線路で構成される。
しかしながら、これに限らず、合成回路２としては、図７に示すマーチャントバランに代表される逆相合成回路２ｂを用いることもできる。図７に示すマーチャントバランは、伝送線路で構成される。
【0061】
合成回路２として逆相合成回路２ｂを用いた場合でのディジタル送信機の構成例を図８に示す。図８では、説明を簡略化するため、量子化器１０３－１～１０３－Ｎとして２つの量子化器を用いた場合について示すが、この構成は偶数個の量子化器を用いて構成することができる。
【0062】
図８に示したディジタル送信機では、２つの量子化器のうち片方の量子化器１０３－２の出力にインバータ１０６が追加で接続されている。
インバータ１０６は、量子化器１０３－２により出力された１ビットの信号を反転する。このインバータ１０６による反転後の信号は、逆相合成回路２ｂに出力される。
インバータ１０６は、量子化器１０３－２により出力された１ビットの信号を反転する。このインバータ１０６による反転後の信号は、逆相合成回路２ｂに出力される。
【0063】
そして、逆相合成回路２ｂは、インバータ１０６による反転後の信号を再度反転して、量子化器１０３－１により出力された信号と振幅の合成を行う。よって、図５に示す構成では、結果として図１に示す構成と同様の効果が得られる。
【0064】
なお、図８では、量子化器１０３－２の後段にインバータ１０６が接続された構成について示した。しかしながら、これに限らず、対となる量子化器（量子化器１０３－１及び量子化器１０３－２）による出力信号が、互いにビット反転した値となるように構成されていればよい。
例えば、量子化器１０３－２の後段にではなく、量子化器１０３－１の後段にインバータ１０６が接続されていてもよい。
また、例えば、インバータ１０６は用いずに、量子化器１０３－２として、量子化器１０３－１に対してビット反転した値を出力する量子化器を用いてもよい。例えば、量子化器１０３－２として、予め設定された閾値とループフィルタ１０５によるディジタル処理後の信号が示す値とを比較し、当該ディジタル処理後の信号が示す値が閾値以上である場合は０を示す信号を出力し、当該ディジタル処理後の信号が示す値が閾値未満である場合は１を示す信号を出力する量子化器を用いてもよい。
例えば、量子化器１０３－２の後段にではなく、量子化器１０３－１の後段にインバータ１０６が接続されていてもよい。
また、例えば、インバータ１０６は用いずに、量子化器１０３－２として、量子化器１０３－１に対してビット反転した値を出力する量子化器を用いてもよい。例えば、量子化器１０３－２として、予め設定された閾値とループフィルタ１０５によるディジタル処理後の信号が示す値とを比較し、当該ディジタル処理後の信号が示す値が閾値以上である場合は０を示す信号を出力し、当該ディジタル処理後の信号が示す値が閾値未満である場合は１を示す信号を出力する量子化器を用いてもよい。
【0065】
以上のように、この実施の形態１によれば、デルタシグマ変調回路１０２は、外部から入力された信号に対してディジタル処理を行うループフィルタ１０５と、ループフィルタ１０５によるディジタル処理後の信号に基づいて、閾値との大小関係に応じた１ビットの信号を出力する複数の量子化器１０３－１～１０３－Ｎと、量子化器１０３－１～１０３－Ｎにより出力された信号が示す値の平均値を算出し、ループフィルタ１０５にフィードバックする平均化回路１０４とを備え、量子化器１０３－１～１０３－Ｎが用いる閾値は、値が互いに異なる。これにより、実施の形態１に係るデルタシグマ変調回路１０２は、単一構成で、主信号に対して量子化雑音の相対的に低減することを可能とする複数の信号を生成可能となる。
【0066】
また、この実施の形態１によれば、ディジタル送信機は、送信対象である信号を生成するモデム１０１と、モデム１０１により生成された信号に対してディジタル処理を行うループフィルタ１０５と、ループフィルタ１０５によるディジタル処理後の信号に基づいて、閾値との大小関係に応じた１ビットの信号を出力する複数の量子化器１０３－１～１０３－Ｎと、量子化器１０３－１～１０３－Ｎにより出力された信号が示す値の平均値を算出し、ループフィルタ１０５にフィードバックする平均化回路１０４と、量子化器１０３－１～１０３－Ｎにより出力された信号の振幅を合成する合成回路２と、合成回路２による合成後の信号の電力を増幅する増幅器３と、増幅器３による増幅後の信号を電波として空間に放射するアンテナ５とを備え、量子化器１０３－１～１０３－Ｎが用いる閾値は、値が互いに異なる。これにより、実施の形態１に係るディジタル送信機は、従来に対し、ＦＰＧＡ１の回路規模増大を抑制しつつ送信信号のＳＮＲを向上可能となり、且つ、ディジタル送信機の小型化及び低コスト化が実現可能となる。
【0067】
実施の形態２．
実施の形態２では、実施の形態１で示したディジタル送信機をアレーアンテナに適用した場合での構成例について示す。
実施の形態２では、実施の形態１で示したディジタル送信機をアレーアンテナに適用した場合での構成例について示す。
【0068】
図９に示す実施の形態２に係るディジタル送信機では、図１に示す実施の形態１に係るディジタル送信機に対し、量子化器１０３－１～１０３－Ｎが複数の量子化器群１０７－Ｋ（量子化器１０３－１－１～１０３－１－Ｌ及び量子化器１０３－２－１～１０３－２－Ｍ）に変更され、合成回路２が複数の合成回路２－Ｋ（合成回路２－１及び合成回路２－２）に変更され、増幅器３が複数の増幅器３－Ｋ（増幅器３－１及び増幅器３－２）に変更され、フィルタ４が複数のフィルタ４－Ｋ（フィルタ４－１及びフィルタ４－２）に変更され、アンテナ５が複数のアンテナ５－Ｋ（アンテナ５－１及びアンテナ５－２）に変更され、複数の移相器８－Ｋ（移相器８－１及び移相器８－２）が追加されている。図９に示す実施の形態２に係るディジタル送信機におけるその他の構成例については、図１に示す実施の形態１に係るディジタル送信機と同様であり、同一の符号を付してその説明を省略する。
【0069】
なお、図９では、説明の簡略化のため、Ｋ＝２の場合を示しているが、Ｋは３以上であってもよい。
【0070】
量子化器１０３－１－１～１０３－１－Ｌは、それぞれ、ループフィルタ１０５によるディジタル処理後の信号を、１ビットの信号に変換する。この量子化器１０３－１－１～１０３－１－Ｌによる変換後の信号は、それぞれ、平均化回路１０４及び合成回路２－１に出力される。
【0071】
より具体的には、量子化器１０３－１－１～１０３－１－Ｌは、それぞれ、予め設定された閾値とループフィルタ１０５によるディジタル処理後の信号が示す値とを比較し、その大小関係に応じた１ビットの信号を出力する。
例えば、量子化器１０３－１－１～１０３－１－Ｌは、それぞれ、上記ディジタル処理後の信号が示す値が閾値以上である場合には１を示す信号を出力し、上記ディジタル処理後の信号が示す値が閾値未満である場合には０を示す信号を出力する。
例えば、量子化器１０３－１－１～１０３－１－Ｌは、それぞれ、上記ディジタル処理後の信号が示す値が閾値以上である場合には１を示す信号を出力し、上記ディジタル処理後の信号が示す値が閾値未満である場合には０を示す信号を出力する。
【0072】
なお、量子化器１０３－１－１～１０３－１－Ｌが用いる閾値は、値が互いに異なる。例えば、量子化器１０３－１－１～１０３－１－Ｌが用いる閾値は、等間隔に設定されていてもよい。
【0073】
量子化器１０３－２－１～１０３－２－Ｍは、それぞれ、ループフィルタ１０５によるディジタル処理後の信号を、１ビットの信号に変換する。この量子化器１０３－２－１～１０３－２－Ｍによる変換後の信号は、それぞれ、平均化回路１０４及び合成回路２－２に出力される。
【0074】
より具体的には、量子化器１０３－２－１～１０３－２－Ｍは、それぞれ、予め設定された閾値とループフィルタ１０５によるディジタル処理後の信号が示す値とを比較し、その大小関係に応じた１ビットの信号を出力する。
例えば、量子化器１０３－２－１～１０３－２－Ｍは、それぞれ、上記ディジタル処理後の信号が示す値が閾値以上である場合には１を示す信号を出力し、上記ディジタル処理後の信号が示す値が閾値未満である場合には０を示す信号を出力する。
例えば、量子化器１０３－２－１～１０３－２－Ｍは、それぞれ、上記ディジタル処理後の信号が示す値が閾値以上である場合には１を示す信号を出力し、上記ディジタル処理後の信号が示す値が閾値未満である場合には０を示す信号を出力する。
【0075】
なお、量子化器１０３－２－１～１０３－２－Ｍが用いる閾値は、値が互いに異なる。例えば、量子化器１０３－２－１～１０３－２－Ｍが用いる閾値は、等間隔に設定されていてもよい。
【0076】
なお、量子化器１０３－１－１～１０３－１－Ｌと量子化器１０３－２－１～１０３－２－Ｍとの間では、同じ値の閾値が設定されていてもよいし、異なる値の閾値が設定されていてもよい。
また、Ｌ及びＭは同数であってもよいし、異なる数であってもよい。
また、Ｌ及びＭは同数であってもよいし、異なる数であってもよい。
【0077】
なお、実施の形態２における平均化回路１０４は、量子化器１０３－１－１～１０３－１－Ｌにより出力された１ビットの信号及び量子化器１０３－２－１～１０３－２－Ｍにより出力された１ビットの信号に基づいて、これらの信号が示す値の平均値を算出する。この平均化回路１０４により算出された平均値を示す信号は、ループフィルタ１０５にフィードバックされる。
【0078】
合成回路２－１は、ＦＰＧＡ１により出力された複数の１ビットの信号のうち、量子化器１０３－１－１～１０３－１－Ｌにより出力された１ビットの信号の振幅を合成する。この合成回路２－１による合成後の信号は、増幅器３－１に出力される。
この合成回路２－１としては、アナログ受動回路で構成された合成回路が用いられる。
この合成回路２－１としては、アナログ受動回路で構成された合成回路が用いられる。
【0079】
合成回路２－２は、ＦＰＧＡ１により出力された複数の１ビットの信号のうち、量子化器１０３－２－１～１０３－２－Ｍにより出力された１ビットの信号の振幅を合成する。この合成回路２－２による合成後の信号は、増幅器３－２に出力される。
この合成回路２－２としては、アナログ受動回路で構成された合成回路が用いられる。
この合成回路２－２としては、アナログ受動回路で構成された合成回路が用いられる。
【0080】
移相器８－１は、合成回路２－１による合成後の信号の位相を変化させる。すなわち、移相器８－１は、ディジタル送受信機に設けられた制御回路（不図示）による設定に基づいて、合成回路２－１による合成後の信号の位相を回転する。この移相器８－１による位相の変化後の信号は、増幅器３－１に出力される。
【0081】
移相器８－２は、合成回路２－２による合成後の信号の位相を変化させる。すなわち、移相器８－２は、ディジタル送受信機に設けられた制御回路（不図示）による設定に基づいて、合成回路２－２による合成後の信号の位相を回転する。この移相器８－２による位相の変化後の信号は、増幅器３－２に出力される。
【0082】
増幅器３－１は、合成回路２－１による合成後の信号の電力を増幅する。この増幅器３－１による増幅後の信号は、フィルタ４－１に出力される。
この増幅器３－１としては、例えばＣＭＯＳ等の半導体を用いた増幅器が用いられる。
この増幅器３－１としては、例えばＣＭＯＳ等の半導体を用いた増幅器が用いられる。
【0083】
増幅器３－２は、合成回路２－２による合成後の信号の電力を増幅する。この増幅器３－２による増幅後の信号は、フィルタ４－２に出力される。
この増幅器３－２としては、例えばＣＭＯＳ等の半導体を用いた増幅器が用いられる。
この増幅器３－２としては、例えばＣＭＯＳ等の半導体を用いた増幅器が用いられる。
【0084】
フィルタ４－１は、増幅器３－１による増幅後の信号に含まれる高調波を除去する。このフィルタ４－１による高調波の除去後の信号は、アンテナ５－１に出力される。
このフィルタ４－１としては、例えばローパスフィルタが用いられる。
なお、このフィルタ４－１は、ディジタル送信機に必須の構成ではない。
このフィルタ４－１としては、例えばローパスフィルタが用いられる。
なお、このフィルタ４－１は、ディジタル送信機に必須の構成ではない。
【0085】
フィルタ４－２は、増幅器３－２による増幅後の信号に含まれる高調波を除去する。このフィルタ４－２による高調波の除去後の信号は、アンテナ５－２に出力される。
このフィルタ４－２としては、例えばローパスフィルタが用いられる。
なお、このフィルタ４－２は、ディジタル送信機に必須の構成ではない。
このフィルタ４－２としては、例えばローパスフィルタが用いられる。
なお、このフィルタ４－２は、ディジタル送信機に必須の構成ではない。
【0086】
アンテナ５－１は、フィルタ４－１による高調波の除去後の信号を、電波として空間に放射する。
このアンテナ５－１として、例えばパッチアンテナが用いられる。
このアンテナ５－１として、例えばパッチアンテナが用いられる。
【0087】
アンテナ５－２は、フィルタ４－２による高調波の除去後の信号を、電波として空間に放射する。
このアンテナ５－２として、例えばパッチアンテナが用いられる。
このアンテナ５－２として、例えばパッチアンテナが用いられる。
【0088】
次に、図９に示す実施の形態２に係るディジタル送信機の動作例について説明する。
図９に示す実施の形態２に係るディジタル送信機では、モデム１０１で生成された信号がループフィルタ１０５に入力されると、平均化回路１０４の出力との間でディジタル処理が施され、量子化器１０３－１－１～１０３－１－Ｌ及び量子化器１０３－２－１～１０３－２－Ｍに出力される。なお、ループフィルタ１０５の内部では、加算器１０５１で、モデム１０１により生成された信号と、平均化回路１０４の出力に対して遅延器１０５３で１クロックだけ遅延された信号との差をとり、その差を示す信号を加算器１０５２及び遅延器１０５４で積算する。
図９に示す実施の形態２に係るディジタル送信機では、モデム１０１で生成された信号がループフィルタ１０５に入力されると、平均化回路１０４の出力との間でディジタル処理が施され、量子化器１０３－１－１～１０３－１－Ｌ及び量子化器１０３－２－１～１０３－２－Ｍに出力される。なお、ループフィルタ１０５の内部では、加算器１０５１で、モデム１０１により生成された信号と、平均化回路１０４の出力に対して遅延器１０５３で１クロックだけ遅延された信号との差をとり、その差を示す信号を加算器１０５２及び遅延器１０５４で積算する。
【0089】
また、量子化器１０３－１－１～１０３－１－Ｌには、それぞれ異なる閾値（Ｔ１～ＴＬ）が設定されている。そして、この量子化器１０３－１－１～１０３－１－Ｌは、それぞれ、ループフィルタ１０５からの信号に対して、閾値（Ｔ１～ＴＬ）に基づいて得られた１ビットの信号を出力する。
【0090】
同様に、量子化器１０３－２－１～１０３－２－Ｍには、それぞれ異なる閾値（ＴＬ＋１～ＴＬ＋Ｍ）が設定されている。そして、この量子化器１０３－２－１～１０３－２－Ｍは、それぞれ、ループフィルタ１０５からの信号に対して、閾値（ＴＬ＋１～ＴＬ＋Ｍ）に基づいて得られた１ビットの信号を出力する。
【0091】
そして、量子化器１０３－１－１～１０３－１－Ｌ及び量子化器１０３－２－１～１０３－２－Ｍからそれぞれ出力される１ビットの信号は平均化回路１０４に入力され、平均化回路１０４で平均値を算出したのち、ループフィルタ１０５にフィードバックされる。
そして、デルタシグマ変調回路１０２は、上記の動作を、繰り返し実行する。
そして、デルタシグマ変調回路１０２は、上記の動作を、繰り返し実行する。
【0092】
この量子化器１０３－１－１～１０３－１－Ｌから出力される１ビットの信号は、Ｈｉｇｈ及びＬｏｗで表される１ビットの信号であり、合成回路２－１でその振幅が合成される。
【0093】
同様に、量子化器１０３－２－１～１０３－２－Ｍから出力される１ビットの信号は、Ｈｉｇｈ及びＬｏｗで表される１ビットの信号であり、合成回路２－２でその振幅が合成される。
【0094】
そして、ＦＰＧＡ１から出力されたＬ個の１ビットの信号の振幅が合成回路２－１で合成された結果、ステップ数がＬの階段状の出力が得られる。この出力は、ステップ数が１に相当する図１１の構成と比べて、ステップ数がＬの分だけ送信対象である信号との間に生じる量子化誤差が小さくなる。そのため、合成回路２－１から出力される信号のスペクトラムは、主信号に対して量子化雑音が相対的に低いレベルとなり、ＳＮＲが向上する。
【0095】
同様に、ＦＰＧＡ１から出力されたＭ個の１ビットの信号の振幅が合成回路２－２で合成された結果、ステップ数がＭの階段状の出力が得られる。この出力は、ステップ数が１に相当する図１１の構成と比べて、ステップ数がＭの分だけ送信対象である信号との間に生じる量子化誤差が小さくなる。そのため、合成回路２－２から出力される信号のスペクトラムは、主信号に対して量子化雑音が相対的に低いレベルとなり、ＳＮＲが向上する。
【0096】
その後、合成回路２－１による合成後の信号は、移相器８－１で位相が回転され、増幅器３－１で電力が増幅され、増幅器３－１で発生する高調波がフィルタ４－１で除去された後、アンテナ５－１から電波として送信される。
【0097】
同様に、合成回路２－２による合成後の信号は、移相器８－２で位相が回転され、増幅器３－２で電力が増幅され、増幅器３－２で発生する高調波がフィルタ４－２で除去された後、アンテナ５－２から電波として送信される。
【0098】
なお、アンテナ５－１から送信される電波及びアンテナ５－２から送信される電波は、移相器８－１及び移相器８－２に設定した位相回転量の差だけ、主信号の位相が異なる。
【0099】
そして、アンテナ５－１から送信される電波及びアンテナ５－２から送信される電波が空間で合成されると、移相器８－１及び移相器８－２に設定した位相回転量の差に応じて、電波を送信する方向が変化される。
【0100】
以上のように、実施の形態２に係るディジタル送信機では、複数の量子化器を複数のグループである量子化器群１０７－Ｋに分け、その量子化器群１０７－Ｋ毎に合成回路２－Ｋ、増幅器３－Ｋ、フィルタ４－Ｋ及びアンテナ５－Ｋを接続し、更に合成回路２－Ｋと増幅器３－Ｋの間に移相器８－Ｋをそれぞれ接続し、各移相器８－Ｋに設定する位相回転量に差をつける。これにより、実施の形態２に係るディジタル送信機では、実施の形態１に示した効果に加えて、ディジタル送信機から送信する電波の方向を変化させることができる。
【0101】
なお、図９では、移相器８－Ｋが、合成回路２－Ｋと増幅器３－Ｋの間に接続された構成を示した。しかしながら、これに限らず、移相器８－Ｋは、増幅器３－Ｋとフィルタ４－Ｋとの間、又は、フィルタ４－Ｋとアンテナ５－Ｋとの間に接続されていてもよい。
【0102】
実施の形態３．
実施の形態１に係るディジタル送信機では、複数の量子化器１０３－１～１０３－Ｎから出力された信号を合成回路２で合成する場合を示した。これに対し、実施の形態３では、複数の量子化器１０３－１～１０３－Ｎから出力される信号を、実施の形態１に示す合成回路２ではなく、アンテナ５から放射される電波の形で空間合成する構成について示す。
実施の形態１に係るディジタル送信機では、複数の量子化器１０３－１～１０３－Ｎから出力された信号を合成回路２で合成する場合を示した。これに対し、実施の形態３では、複数の量子化器１０３－１～１０３－Ｎから出力される信号を、実施の形態１に示す合成回路２ではなく、アンテナ５から放射される電波の形で空間合成する構成について示す。
【0103】
この図１０に示す実施の形態２に係るディジタル送信機では、図１に示す実施の形態１に係るディジタル送信機に対し、合成回路２が取り除かれ、増幅器３が複数の増幅器３－１～３－Ｎに変更され、フィルタ４が複数のフィルタ４－１～４－Ｎに変更され、アンテナ５が複数のアンテナ５－１～５－Ｎに変更されている。図１０に示す実施の形態３に係るディジタル送信機におけるその他の構成例については、図１に示す実施の形態１に係るディジタル送信機と同様であり、同一の符号を付してその説明を省略する。
【0104】
増幅器３－１～３－Ｎは、量子化器１０３－１～１０３－Ｎ毎に接続されている。この増幅器３－１～３－Ｎは、それぞれ、接続された量子化器１０３－１～１０３－Ｎにより出力された複数の１ビットの信号の電力を増幅する。この増幅器３－１～３－Ｎによる増幅後の信号は、接続されたフィルタ４－１～４－Ｎに出力される。
この増幅器３－１～３－Ｎとしては、例えばＣＭＯＳ等の半導体を用いた増幅器が用いられる。
この増幅器３－１～３－Ｎとしては、例えばＣＭＯＳ等の半導体を用いた増幅器が用いられる。
【0105】
フィルタ４－１～４－Ｎは、増幅器３－１～３－Ｎ毎に接続されている。このフィルタ４－１～４－Ｎは、それぞれ、接続された増幅器３－１～３－Ｎによる増幅後の信号に含まれる高調波を除去する。このフィルタ４－１～４－Ｎによる高調波の除去後の信号は、接続されたアンテナ５－１～５－Ｎに出力される。
このフィルタ４－１～４－Ｎとしては、例えばローパスフィルタが用いられる。
なお、このフィルタ４－１～４－Ｎは、ディジタル送信機に必須の構成ではない。
このフィルタ４－１～４－Ｎとしては、例えばローパスフィルタが用いられる。
なお、このフィルタ４－１～４－Ｎは、ディジタル送信機に必須の構成ではない。
【0106】
アンテナ５－１～５－Ｎは、フィルタ４－１～４－Ｎ毎に接続されている。このアンテナ５－１～５－Ｎは、それぞれ、接続されたフィルタ４－１～４－Ｎによる高調波の除去後の信号を、電波として空間に放射する。
このアンテナ５－１～５－Ｎとして、例えばパッチアンテナが用いられる。
そして、アンテナ５－１～５－Ｎにより放射された信号は、空間で振幅が合成される。
このアンテナ５－１～５－Ｎとして、例えばパッチアンテナが用いられる。
そして、アンテナ５－１～５－Ｎにより放射された信号は、空間で振幅が合成される。
【0107】
次に、図１０に示す実施の形態３に係るディジタル送信機の動作例について説明する。
図１０に示す実施の形態３に係るディジタル送信機では、モデム１０１で生成された信号がループフィルタ１０５に入力されると、平均化回路１０４の出力との間でディジタル処理が施され、量子化器１０３－１～１０３－Ｎに出力される。なお、ループフィルタ１０５の内部では、加算器１０５１で、モデム１０１により生成された信号と、平均化回路１０４の出力に対して遅延器１０５３で１クロックだけ遅延された信号との差をとり、その差を示す信号を加算器１０５２及び遅延器１０５４で積算する。
図１０に示す実施の形態３に係るディジタル送信機では、モデム１０１で生成された信号がループフィルタ１０５に入力されると、平均化回路１０４の出力との間でディジタル処理が施され、量子化器１０３－１～１０３－Ｎに出力される。なお、ループフィルタ１０５の内部では、加算器１０５１で、モデム１０１により生成された信号と、平均化回路１０４の出力に対して遅延器１０５３で１クロックだけ遅延された信号との差をとり、その差を示す信号を加算器１０５２及び遅延器１０５４で積算する。
【0108】
また、量子化器１０３－１～１０３－Ｎには、それぞれ異なる閾値（Ｔ１～ＴＮ）が設定されている。そして、この量子化器１０３－１～１０３－Ｎは、それぞれ、ループフィルタ１０５からの信号に対して、閾値（Ｔ１～ＴＮ）に基づいて得られた１ビットの信号を出力する。
【0109】
そして、量子化器１０３－１～１０３－Ｎからそれぞれ出力される１ビットの信号は平均化回路１０４に入力され、平均化回路１０４で各信号が示す値の平均値が算出された後、ループフィルタ１０５にフィードバックされる。
そして、デルタシグマ変調回路１０２は、上記の動作を、繰り返し実行する。
そして、デルタシグマ変調回路１０２は、上記の動作を、繰り返し実行する。
【0110】
この量子化器１０３－１～１０３－Ｎから出力される１ビットの信号は、Ｈｉｇｈ及びＬｏｗで表される１ビット信号である。
【0111】
その後、ＦＰＧＡ１から出力された１ビットの信号は、それぞれ、増幅器３－１～３－Ｎで電力が増幅され、増幅器３－１～３－Ｎで発生する高調波がフィルタ４－１～４－Ｎで除去された後、アンテナ５－１～５－Ｎから電波として送信される。
【0112】
そして、アンテナ５－１～５－Ｎから送信された電波は、空間で合成される。
アンテナ５－１～５－Ｎから送信された電波が空間で合成された結果、合成回路２で合成する場合と同様にステップ数がＮの階段状の出力が得られる。この出力は、ステップ数が１に相当する図１１の構成と比べて、ステップ数がＮの分だけ送信対象である信号との間に生じる量子化誤差が小さくなる。そのため、空間で合成された信号のスペクトラムは、主信号に対して量子化雑音が相対的に低いレベルとなり、ＳＮＲが向上する。
アンテナ５－１～５－Ｎから送信された電波が空間で合成された結果、合成回路２で合成する場合と同様にステップ数がＮの階段状の出力が得られる。この出力は、ステップ数が１に相当する図１１の構成と比べて、ステップ数がＮの分だけ送信対象である信号との間に生じる量子化誤差が小さくなる。そのため、空間で合成された信号のスペクトラムは、主信号に対して量子化雑音が相対的に低いレベルとなり、ＳＮＲが向上する。
【0113】
以上のように、実施の形態３に係るディジタル送信機では、個々の量子化器１０３－１～１０３－Ｎに対して増幅器３－１～３－Ｎ、フィルタ４－１～４－Ｎ及びアンテナ５－１～５－Ｎをそれぞれ接続し、アンテナ５－１～５－Ｎから送信された電波を空間で合成する。これにより、実施の形態３に係るディジタル送信機では、実施の形態１に係るディジタル送信機に対し、合成回路２を不要とすることができる。
【0114】
なお、各実施の形態の自由な組合わせ、或いは各実施の形態の任意の構成要素の変形、若しくは各実施の形態において任意の構成要素の省略が可能である。
【産業上の利用可能性】
【0115】
本開示に係るデルタシグマ変調回路は、単一構成で、主信号に対して量子化雑音の相対的に低減することを可能とする複数の信号を生成可能となり、ディジタル回路に実装されるデルタシグマ変調回路等に用いるのに適している。
【符号の説明】
【0116】
１ ＦＰＧＡ（ディジタル回路）、２ 合成回路、２ａ 同相合成回路、２ｂ 逆相合成回路、３ 増幅器、４ フィルタ、５ アンテナ、６ フィルタ、７ ＤＣブロック、８ 移相器、１０１ モデム、１０２ デルタシグマ変調回路、１０３ 量子化器、１０４ 平均化回路、１０５ ループフィルタ、１０６ インバータ、１０７ 量子化器群、１０５１ 加算器、１０５２ 加算器、１０５３ 遅延器、１０５４ 遅延器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】