特許 7558739 リードなしペースメーカ及びリードなしペースメーカにイベント・データを記憶する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-20

(45)【発行日】2024-10-01

(54)【発明の名称】リードなしペースメーカ及びリードなしペースメーカにイベント・データを記憶する方法

(51)【国際特許分類】

   A61N 1/36 20060101AFI20240924BHJP

【ＦＩ】

A61N1/36

【請求項の数】 15

【外国語出願】

(21)【出願番号】P 2020165371

(22)【出願日】2020-09-30

(65)【公開番号】P2021087763

(43)【公開日】2021-06-10

【審査請求日】2023-09-22

(31)【優先権主張番号】62/943,282

(32)【優先日】2019-12-04

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】512158181

【氏名又は名称】バイオトロニック エスエー アンド カンパニー カーゲー

【氏名又は名称原語表記】ＢＩＯＴＲＯＮＩＫ ＳＥ ＆ Ｃｏ． ＫＧ

【住所又は居所原語表記】Ｗｏｅｒｍａｎｎｋｅｈｒｅ １ １２３５９ Ｂｅｒｌｉｎ Ｇｅｒｍａｎｙ

(74)【代理人】

【識別番号】110000855

【氏名又は名称】弁理士法人浅村特許事務所

(72)【発明者】

【氏名】カート スウェンソン

(72)【発明者】

【氏名】ブライアン エム．タフ

(72)【発明者】

【氏名】ブラッド マクミラン

(72)【発明者】

【氏名】カール － ハインツ フライベルク

(72)【発明者】

【氏名】デイビッド ミラー

【審査官】立花 啓

(56)【参考文献】

【文献】米国特許出願公開第２００８／００４６７００（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１７／０２８１０３３（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１６／０１２９２６１（ＵＳ，Ａ１）

【文献】特表昭５８－５００２７５（ＪＰ，Ａ）

【文献】特表２０１６－５００５４１（ＪＰ，Ａ）

【文献】特表平１１－５０３９３０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ａ６１Ｎ １／３６

(57)【特許請求の範囲】

【請求項1】

リードなしペースメーカ（１）であって、
前記リードなしペースメーカの動作を制御するよう構成された、中央処理装置（２）と、
前記リードなしペースメーカ（１）の動作中に発生する第１のイベント（Ｅ１）に基づいて、イベント・データを生成するよう構成された第１の論理回路（１１）と、
特定のイベント・データが、前記第１の論理回路（１１）によって生成された場合に増分されるよう構成された、第１のハードウェア・イベント・カウンタ（２１）と、
前記第１のハードウェア・イベント・カウンタ（２１）が第１の最大カウント数まで増分された場合に、セットされるよう構成された第１のビットを有する第１のメモリ装置（３０）と、
前記第１のメモリ装置（３０）と通信する第２のメモリ装置（４０）であって、前記中央処理装置（２）は、前記第１のビットを前記第２のメモリ装置（４０）に転送するよう構成される、第２のメモリ装置（４０）と、
前記リードなしペースメーカ（１）のランダム・アクセス・メモリ内の第１のＲＡＭイベント・カウンタ（５１）であって、前記中央処理装置（２）は、前記第１のビットが前記第２のメモリ装置（４０）に転送された場合、前記第１のＲＡＭイベント・カウンタ（５１）を増分するよう構成される、第１のＲＡＭイベント・カウンタ（５１）と
を備える、リードなしペースメーカ（１）。

【請求項2】

前記リードなしペースメーカ（１）は、前記リードなしペースメーカ（１）の動作中に発生する第２のイベント（Ｅ２）に基づいてイベント・データを生成するよう構成される第２の論理回路（１２）と、特定のイベント・データが前記第２の論理回路（１２）によって生成される場合に、増分されるよう構成される第２のハードウェア・イベント・カウンタ（２２）とをさらに備え、前記第１のメモリ装置（３０）は、前記第２のハードウェア・イベント・カウンタ（２２）が第２の最大カウント数まで増分される場合に、セットされるよう構成された第２のビットを有し、前記中央処理装置（２）は、前記第２のビットを、前記第２のメモリ装置（４０）に転送するよう構成され、前記リードなしペースメーカ（１）は、前記リードなしペースメーカ（１）の前記ランダム・アクセス・メモリ内に第２のＲＡＭイベント・カウンタ（５２）を備え、前記中央処理装置（２）は、前記第２のビットが、前記第１のメモリ装置（３０）から前記第２のメモリ装置（４０）に転送される場合、前記第２のＲＡＭイベント・カウンタ（５２）を増分するよう構成されることを特徴とする、請求項１に記載のリードなしペースメーカ（１）。

【請求項3】

前記第１のイベント（Ｅ１）はバイナリ変数によって記述可能であり、前記第１のイベント（Ｅ１）から生成される前記イベント・データは、前記バイナリ変数の値であることを特徴とする、請求項１に記載のリードなしペースメーカ（１）。

【請求項4】

前記第１のイベント（Ｅ１）は、第１のバイナリ変数及び第２のバイナリ変数によって記述可能であり、前記第１のイベント（Ｅ１）から生成される前記イベント・データは、前記第１のバイナリ変数及び前記第２のバイナリ変数の値の特定の組合せを表す、第３のバイナリ変数であることを特徴とする、請求項１に記載のリードなしペースメーカ（１）。

【請求項5】

前記第１のイベント（Ｅ１）は、バイナリ変数及びメトリック変数によって記述可能であり、前記第１のイベント（Ｅ１）から生成される前記イベント・データは、前記バイナリ変数の値と前記メトリック変数の範囲との組合せを表すことを特徴とする、請求項１に記載のリードなしペースメーカ（１）。

【請求項6】

前記リードなしペースメーカ（１）は、クロック・データ（Ｃ）を生成するよう構成されるクロック（７０）を備えることを特徴とする、請求項１に記載のリードなしペースメーカ（１）。

【請求項7】

前記第１のメモリ装置（３０）はダブル・バッファを備え、それにより、前記第１のメモリ装置（３０）を単一の動作でクリアする間に、前記第１のメモリ装置（３０）の内容を前記第２のメモリ装置（４０）に転送可能であり、前記動作は、前記クロック・データ（Ｃ）に基づいてクロック駆動されることを特徴とする、請求項６に記載のリードなしペースメーカ（１）。

【請求項8】

前記中央処理装置（２）は、前記第１のビット及び／又は前記第２のビットを、前記第２のメモリ装置（４０）に転送するよう構成されることを特徴とする、請求項２に記載のリードなしペースメーカ（１）。

【請求項9】

前記第１のハードウェア・イベント・カウンタ（２１）及び／又は第２のハードウェア・イベント・カウンタ（２２）がメモリマッピング又はＩ／Ｏマッピングされることを特徴とする、請求項１に記載のリードなしペースメーカ（１）。

【請求項10】

前記第１のメモリ装置（３０）及び／又は前記第２のメモリ装置（４０）はレジスタ又はラッチであり、具体的には、前記第２のメモリ装置（４０）はトライステートのラッチであることを特徴とする、請求項１に記載のリードなしペースメーカ（１）。

【請求項11】

リードなしペースメーカ（１）、具体的には請求項１に記載のリードなしペースメーカ（１）にイベント・データを記憶する方法であって、イベント・データは、前記リードなしペースメーカ（１）の動作中に発生する第１のイベント（Ｅ１）に基づいて生成され、特定のイベント・データが前記第１のイベント（Ｅ１）に基づいて生成される場合、第１のハードウェア・カウンタ（２１）が増分され、前記第１のハードウェア・イベント・カウンタ（２１）が第１の最大カウント数まで増分された場合、第１のメモリ装置（３０）の第１のビットがセットされ、前記第１のビットは前記第１のメモリ装置（３０）から第２のメモリ装置（４０）に転送され、前記第１のビットが前記第２のメモリ装置（４０）に転送された場合、前記リードなしペースメーカ（１）のランダム・アクセス・メモリ内の第１のＲＡＭイベント・カウンタ（５１）が増分される、方法。

【請求項12】

前記リードなしペースメーカ（１）の動作中に発生する第２のイベント（Ｅ２）に基づいてさらなるイベント・データが生成され、特定のイベント・データが前記第２のイベント（Ｅ２）に基づいて生成される場合、第２のハードウェア・カウンタ（２２）が増分され、前記第２のハードウェア・イベント・カウンタ（２２）が第２の最大カウント数まで増分された場合、前記第１のメモリ装置（３０）の第２のビットがセットされ、前記第２のビットは前記第１のメモリ装置（３０）から第２のメモリ装置（４０）に転送され、前記第２のビットが前記第２のメモリ装置（４０）に転送された場合、前記リードなしペースメーカ（１）の前記ランダム・アクセス・メモリ内の第２のＲＡＭイベント・カウンタ（５２）が増分される、請求項１１に記載の方法。

【請求項13】

前記第１のイベント（Ｅ１）はバイナリ変数によって記述可能であり、前記第１のイベント（Ｅ１）から生成された前記イベント・データは前記バイナリ変数の値であり、具体的には、前記第１のイベント（Ｅ１）は、前記リードなしペースメーカ（１）によって供給されたペース又は前記リードなしペースメーカ（１）によって検出された心室センシングである、請求項１１に記載の方法。

【請求項14】

前記第１のイベント（Ｅ１）は、第１のバイナリ変数及び第２のバイナリ変数によって記述可能であり、前記第１のイベント（Ｅ１）から生成される前記イベント・データは、前記第１のバイナリ変数及び前記第２のバイナリ変数の値の特定の組合せを表す、第３のバイナリ変数であり、具体的には、前記第１のイベント（Ｅ１）は、心房センシング及び心室のペースによる心周期である、請求項１１に記載の方法。

【請求項15】

前記第１のイベント（Ｅ１）は、バイナリ変数及びメトリック変数によって記述可能であり、前記第１のイベント（Ｅ１）から生成される前記イベント・データは、前記バイナリ変数の値と前記メトリック変数の範囲との組合せを表し、具体的には、前記第１のイベント（Ｅ１）は、心房センシング、及び心房センシング間の特定の範囲内にある時間間隔による心周期である、請求項１１に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、リードなし心臓ペースメーカ及びリードなし心臓ペースメーカにイベント・データを記憶する方法に関する。

【背景技術】

【0002】

ペースメーカは、心臓に電気パルスを供給し、心臓を刺激し、心臓疾患の患者の心調律を維持する、埋込型デバイスである。

【0003】

皮下位置に埋め込まれる従来のペースメーカとは対照的に、リードなしペースメーカは心臓内に直接埋め込まれるのに十分なほど小さく、それによって、ペースメーカから心臓に導かれる電気リードがない。

【0004】

性能を監視及び最適化し、患者の健康を監視するために、一部のペースメーカは、ペースメーカの動作中に発生するイベントを検出、カウント、及び記憶できる。記憶されたイベント・データから、イベント・カウンタ、ヒストグラム（一連の分類されたカウンタで構成される）などのペースメーカの統計及び傾向が導き出され得る。

【0005】

従来技術によるペースメーカでデータを収集して記憶する典型的な手段は、イベント駆動型中央処理装置（ＣＰＵ：ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）を使用してイベントを処理し、イベントを分析してカウント、傾向、及びヒストグラムに分類する（いわゆるＣＰＵ中心型の手法）。ここで、ＣＰＵは、典型的には、結果として得られたデータをランダム・アクセス・メモリ（ＲＡＭ：ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）に記憶し、該データは、臨床プログラマが問合せでき、ユーザへの表示のために処理され得る。

【0006】

ペースメーカのイベントは、すべての心周期で発生する。ＣＰＵを起動して各イベントを処理するには、コンテキストの切替えを管理するための、かなりのオーバヘッドが必要になる。イベントに関連するタイミング測定を行うには、より速いクロック速度に対応し、余分なタイミング周辺構成要素を備え、より長い時間ＣＰＵを活動状態で維持する複雑なソフトウェア・アルゴリズムを処理する必要があるなど、ＣＰＵのエネルギー消費量を所望の消費量より大きくする可能性がある、ＣＰＵの性能レベルが必要になり得る。

【0007】

ＣＰＵ中心型の手法は、ペースメーカの稼働時間に大きな影響を与える。さらに、データを収集して記憶するために専用ロジックを使用する代替手法は、集積回路のサイズを大きくすることになり、ペースメーカの容積に影響を与える可能性がある。

【発明の概要】

【発明が解決しようとする課題】

【0008】

したがって、本発明の目的は、先行技術の記載した欠点に鑑みて改善された、リードなしペースメーカ及びリードなしペースメーカにイベント・データを記憶する方法、具体的には、ＣＰＵ演算を呼び出す必要がなく、またＣＰＵのタイミング能力に厳しい許容範囲を課すことなく、短期統計データを記憶できるペースメーカを提供することである。

【課題を解決するための手段】

【0009】

この目的は、独立請求項１（リードなしペースメーカ）及び１１（方法）の主題によって達成される。本発明の有利な実施例は、従属請求項２から１０及び１２から１５として請求され、これ以降で説明される。

【0010】

本発明の第１の態様は、少なくとも以下の構成要素を備えるリードなしペースメーカに関する。
－ リードなしペースメーカの動作を制御するよう構成された、中央処理装置
－ リードなしペースメーカの動作中に発生する第１のイベントに基づいて、イベント・データを生成するよう構成された第１の論理回路
－ 特定のイベント・データが、第１の論理回路によって生成された場合に増分されるよう構成された、第１のハードウェア・イベント・カウンタ
－ 第１のハードウェア・イベント・カウンタが第１の最大カウント数まで増分された場合、具体的には０から１にセットされるよう構成された、第１のビットを有する第１のメモリ装置
－ 第１のメモリ装置と通信する第２のメモリ装置であって、中央処理装置は、第１のビットを第１のメモリ装置から第２のメモリ装置に転送するよう構成される、第２のメモリ装置
－ リードなしペースメーカのランダム・アクセス・メモリ内の第１のＲＡＭイベント・カウンタであって、中央処理装置は、第１のビットが第２のメモリ装置に転送された場合、第１のＲＡＭイベント・カウンタを増分するよう構成される、第１のＲＡＭイベント・カウンタ

【0011】

本明細書の文脈の中で、用語「リードなしペースメーカ」は、心臓内に直接埋込み可能な人工心臓ペースメーカを指す。

【0012】

本明細書で使用される「ＣＰＵ」又は「中央処理装置」は、リードなしペースメーカのペーシング電極での電圧生成制御、及び心臓の電気信号の感知制御、並びにデータ処理の一般的な制御及び構築を含み得る、リードなしペースメーカの動作を制御するよう構成されたマイクロプロセッサである。

【0013】

本明細書の文脈における用語「論理回路」は、本発明によるリードなしペースメーカの組込システムにおいて、処理機能を実行するハードウェア構成要素を意味する。論理回路は、具体的には、２つのバイナリ入力を１つのバイナリ出力に処理するよう構成された、セレクタ・ロジックを組み込み得る。セレクタ・ロジックはハードウェア構成要素であるため、本明細書で説明する論理回路は、ＣＰＵとは無関係に機能し、ＣＰＵタスクをトリガしない。論理回路は、リードなしペースメーカの動作中に発生するイベントに関係する入力データを、具体的にはセンサから、又はリードなしペースメーカの組込システムの他の構成要素から受信できる。こうした入力データは、それぞれの論理回路によって処理され、その結果、以下に説明するようなイベント・データを生成する。

【0014】

本明細書で使用されるとき、用語「イベント・データ」は、リードなしペースメーカの動作中に発生するイベントに関連し、該イベントを示す、任意のデータを表す。

【0015】

本明細書の文脈において、用語「ハードウェア・イベント・カウンタ」は、ハードウェア・イベント・カウンタへの入力数をカウントするよう構成されたメモリを備える、ハードウェア構成要素を指す。たとえば、単純なイベント・データの場合、ハードウェア・イベント・カウンタは、リードなしペースメーカのペーシング電極によってペースが供給されるたびに、入力信号を受信できる。入力信号が発生するたびに、受信された入力信号数がカウントされる、言い換えれば、ハードウェア・イベント・カウンタが増分される形で、ハードウェア・イベント・カウンタのメモリ内のビットが、具体的には０から１にセットされる。ハードウェア・イベント・カウンタのビット・サイズ又は記憶空間には制限があり、その結果、ハードウェア・イベント・カウンタでカウントされ得るカウントの最大数が決まる。ここで、ハードウェア・イベント・カウンタのサイズは、具体的には、特定の期間に予測されるイベント数をカバーするのに十分なように決定され、この期間は、最長稼働時間を有するリードなしペースメーカの最小容積化に寄与するよう最適化される。重要なことに、ハードウェア・イベント・カウンタは、ＣＰＵとは無関係に、ＣＰＵタスクをトリガすることなく動作できるハードウェア構成要素である。

【0016】

本明細書の文脈における用語「メモリ装置」（たとえば、第１及び第２のメモリ装置など）は、コンピュータ・システムに情報を記憶する装置を意味する。たとえば、本明細書で使用されるメモリ装置は、レジスタ又はラッチであり得る。「レジスタ」又は「プロセッサ・レジスタ」は、リードなしペースメーカのＣＰＵが使用可能な記憶装置内の、迅速にアクセス可能な位置である。用語「ラッチ」は、２つの安定した状態を有し、情報を記憶するために使用され得る電子回路を表す。

【0017】

対応するビット、たとえば上述の第１のビットは、ＣＰＵによって第１のメモリ装置から第２のメモリ装置に転送される。言い換えれば、第２のメモリ装置のビットは、具体的には０から１にセットされ、それぞれのハードウェア・イベント・カウンタのオーバフロー時にセットされた第１のメモリ装置のビットは、クリアされ、具体的には１から０にセットされる。

【0018】

本明細書で使用されるとき、用語「ＲＡＭイベント・カウンタ」は、特定の入力をカウントするよう構成された、ＣＰＵによって画定されたシステムのランダム・アクセス・メモリ内の専用領域を表す。ＣＰＵは、第２のメモリ装置にセットされたビットに基づいて、こうした入力をそれぞれのＲＡＭイベント・カウンタ内に生成する。本発明によれば、特定のハードウェア・イベント・カウンタがオーバフローした回数をカウントして、ＲＡＭイベント・カウンタに記憶するために、この手順が使用される。それぞれのハードウェア・イベント・カウンタの最大カウント数が既知の場合、イベントの総数は、それぞれのＲＡＭイベント・カウンタのカウントの総数に、それぞれのＲＡＭイベント・カウンタの最大カウント数を掛けた積に、それぞれのハードウェア・イベント・カウンタのカウントを加えたものに等しい。

【0019】

それぞれのハードウェア・イベント・カウンタの最大カウント数に達したとき、言い換えれば、ハードウェア・イベント・カウンタのメモリがオーバフローしたとき、第１のメモリ装置の、具体的にはレジスタ又はラッチの対応する第１のビットが、具体的には０から１にセットされ、同時に又は直後に、ハードウェア・イベント・カウンタは具体的にはゼロに戻り、言い換えればリセットされ、ハードウェア・イベント・カウンタに記憶されているカウントはクリアされる。

【0020】

リードなしペースメーカの統計データをＲＡＭセルに記憶することで、集積回路内に占めるシリコン領域が、同等のレジスタよりもはるかに小さくなり、そのため、小型のペースメーカに大量のデータが記憶できる。加えて、記載する組込システムのアーキテクチャにより、先行技術のリードなしペースメーカで必要とされるよりもわずかなＣＰＵタスクしか使用せずに、統計データが記憶できる。これは、実際のイベントのカウントにハードウェア要素（ハードウェア・イベント・カウンタ）を使用することによって実現し、一方ＣＰＵタスクは、ハードウェア・イベント・カウンタのオーバフロー・イベントを表す対応するビットを、ランダム・アクセス・メモリに転送するだけで済む。

【0021】

特定の実施例では、リードなしペースメーカは、リードなしペースメーカの動作中に発生する第２のイベントに基づいてイベント・データを生成するよう構成される、第２の論理回路をさらに備え、リードなしペースメーカは、特定のイベント・データが第２の論理回路によって生成される場合に、増分されるよう構成される第２のハードウェア・イベント・カウンタを備え、第１のメモリ装置は、第２のハードウェア・イベント・カウンタが第２の最大カウント数まで増分される場合に、セットされるよう構成された第２のビットを有し、中央処理装置は、第２のビットを、第１のメモリ装置から第２のメモリ装置に転送するよう構成され、リードなしペースメーカは、リードなしペースメーカのランダム・アクセス・メモリ内に第２のＲＡＭイベント・カウンタを備え、中央処理装置は、第２ビットが、第１のメモリ装置から第２のメモリ装置に転送される場合に、第２のＲＡＭイベント・カウンタを増分するよう構成される。

【0022】

特定の実施例では、リードなしペースメーカは、リードなしペースメーカの動作中に発生するさらなるイベントに基づいてイベント・データを生成するよう構成される、少なくとも１つのさらなる論理回路を備え、リードなしペースメーカは、特定のイベント・データがさらなる論理回路によって生成される場合に、増分されるよう構成される、少なくとも１つのさらなるハードウェア・イベント・カウンタを備え、第１のメモリ装置は、さらなるハードウェア・イベント・カウンタがさらなる最大カウント数まで増分される場合に、セットされるよう構成されたさらなるビットを有し、中央処理装置は、さらなるビットを、第１のメモリ装置から第２のメモリ装置に転送するよう構成され、リードなしペースメーカは、リードなしペースメーカのランダム・アクセス・メモリ内に少なくとも１つのさらなるＲＡＭイベント・カウンタを備え、中央処理装置は、さらなるビットが、第１のメモリ装置から第２のメモリ装置に転送される場合、さらなるＲＡＭイベント・カウンタを増分するよう構成される。

【0023】

言い換えれば、リードなしペースメーカは、上記の第１及び第２の論理回路並びにハードウェア・イベント・カウンタの特性を有する、任意の数のさらなる論理回路及びさらなる関連するハードウェア・イベント・カウンタも備え得る。

【0024】

複数の論理回路及びハードウェア・イベント・カウンタを利用することで、リードなしペースメーカの動作中に発生する様々なイベントが検出、カウント、記憶され得る。

【0025】

特定の実施例では、第１のイベントはバイナリ変数によって記述可能であり、第１のイベントから生成されたイベント・データは、バイナリ変数の値又は特性である。

【0026】

特定の実施例では、第２のイベント又はさらなるイベントは、バイナリ変数によって記述可能であり、第２のイベント又はさらなるイベントから生成されたイベント・データは、バイナリ変数の値又は特性である。

【0027】

本明細書の文脈におけるバイナリ変数は、０及び１などの、２つの可能な値を有する変数である。かかる変数は一般的に、ビットで表される。具体的には、バイナリ変数の値は、特定のイベントが発生したかどうかを表す。たとえば、特定のバイナリ変数の値が１であれば、リードなしペースメーカのペーシング電極によってペースが供給されたという事実を表し得る。

【0028】

特定の実施例では、第１のイベントは、第１のバイナリ変数及び第２のバイナリ変数によって記述可能であり、第１のイベントから生成されるイベント・データは、第１のバイナリ変数及び第２のバイナリ変数の値の特定の組合せを表す、第３のバイナリ変数である。

【0029】

特定の実施例では、第２のイベント又はさらなるイベントは、第１のバイナリ変数及び第２のバイナリ変数によって記述可能であり、第１のイベントから生成されるイベント・データは、第１のバイナリ変数及び第２のバイナリ変数の値の特定の組合せを表す、第３のバイナリ変数である。

【0030】

たとえば、この実施例を使用して、ＯＲゲート又はＡＮＤゲートなどの論理ゲートを実装することもある。この場合、第１のバイナリ変数の値若しくは第２のバイナリ変数の値のいずれか一方が１の場合、第３のバイナリ変数の値は１にセットされ得る（ＯＲゲート）か、又は第１のバイナリ変数の値及び第２のバイナリ変数の値の両方が１の場合、第３のバイナリ変数の値は１にセットされ得る（ＡＮＤゲート）。

【0031】

このようにして、リードなしペースメーカの動作中に発生するイベントの組合せが、イベント・データの形で追跡され得る。たとえば、心房センシング（ａｔｒｉａｌ ｓｅｎｓｅ）及び心室のペースによって心周期の数がカウントされ得る（ＡＮＤゲートを実装する）。

【0032】

特定の実施例では、第１のイベントは、バイナリ変数及びメトリック変数によって記述可能であり、第１のイベントから生成されるイベント・データは、バイナリ変数の値とメトリック変数の範囲との組合せを表す。

【0033】

特定の実施例では、第２のイベント又はさらなるイベントは、バイナリ変数及びメトリック変数によって記述可能であり、第２のイベント又はさらなるイベントから生成されたイベント・データは、バイナリ変数の値とメトリック変数の範囲との組合せを表す。

【0034】

メトリック変数の値は、たとえば、整数又は浮動小数点データ（ｆｌｏａｔ）であり得る。具体的には、メトリック変数は、センサで検出された電圧、又は組込システムのクロックを使用して測定された時間など、測定されたパラメータを表す。

【0035】

具体的には、バイナリ変数及びメトリック変数の範囲で表されるイベントは、９００ｍｓから１０００ｍｓの間隔の心房センシング、又は１０００ｍｓから１１００ｍｓの間隔の心房センシングなど、ヒストグラムの特定の範囲に属するイベントであり得る。かかるイベント・データから、様々な範囲のイベントを検出してカウントすることにより、ヒストグラムを生成できる。

【0036】

特定の実施例では、リードなしペースメーカは、クロック・データを生成するよう構成されたクロックを備える。

【0037】

システム・クロックにより、イベントを検出して、ペースメーカのイベント・データをカウント及び記憶する際に、ステップのタイミングを最適化し、最長寿命を有するリードなしペースメーカの低容積化に寄与することが可能になるので、有利である。ＲＡＭイベント・カウンタをセットする最適なタイミングは、システム・クロックを使用して決定され得る。

【0038】

特定の実施例では、第１のメモリ装置はダブル・バッファを備え、それにより、第１のメモリ装置を単一の動作でクリアする間に、第１のメモリ装置の内容を第２のメモリ装置に転送可能であり、該動作は、クロック・データに基づいてクロック駆動される（ｃｌｏｃｋｅｄ）。

【0039】

これは、必要なＣＰＵタスクをさらに削減し、リードなしペースメーカの小型化及び長寿命化に寄与する。

【0040】

特定の実施例では、中央処理装置は、第１のビット及び／又は第２のビットを第２のメモリ装置に周期的に転送するよう構成される。

【0041】

このプロセスは、ペースメーカの最小容積化及び最長寿命化に寄与するように、最適なタイミングで行なわれ得る。

【0042】

特定の実施例では、第１のハードウェア・イベント・カウンタ及び／又は第２のハードウェア・イベント・カウンタは、メモリマッピング又はＩ／Ｏマッピングされる。

【0043】

ここで、用語「メモリマッピングされた」は、第１のハードウェア・イベント・カウンタ及び／又は第２のハードウェア・イベント・カウンタの内容（第１及び／又は第２のハードウェア・イベント・カウンタのカウントを表す）が、リードなしペースメーカのランダム・アクセス・メモリにマッピングされていることを意味する。

【0044】

用語「Ｉ／Ｏマッピングされた」は、第１のハードウェア・イベント・カウンタ及び／又は第２のハードウェア・イベント・カウンタの内容（第１及び／又は第２のハードウェア・イベント・カウンタのカウントを表す）がＩ／Ｏポート・アドレスに割り当てられ、それにより第１のハードウェア・イベント・カウンタ及び／又は第２のハードウェア・イベント・カウンタの内容が、リードなしペースメーカのそれぞれのＩ／Ｏポートに接続された外部デバイスにマッピングされ得ることを意味する。

【0045】

メモリマッピング又はＩ／Ｏマッピングにより、外部の臨床プログラマは、ペースメーカのハードウェア・イベント・カウンタの内容を簡単に読み出し得る。ＲＡＭイベント・カウンタを表すＲＡＭブロックの読出しと共に、イベントの総数を、それぞれのハードウェア・カウンタの最大カウント数と、それぞれのＲＡＭイベント・カウンタに記憶されているオーバフロー・イベントとの積を計算し、それぞれのハードウェア・イベント・カウンタ内のどの残りのカウントも加えることにより、いつでも正確に判定できる。

【0046】

特定の実施例では、第１のメモリ装置及び／又は第２のメモリ装置は、レジスタ又はラッチであり、第２のメモリ装置は、具体的にはトライステートのラッチである。ここで、用語「トライステートのラッチ」は、３種の状態（０、１、及び高インピーダンス）を取り得るラッチを表す。

【0047】

本発明の第２の態様は、リードなしペースメーカ、具体的には本発明の第１の態様によるリードなしペースメーカに、イベント・データを記憶する方法に関し、イベント・データは、リードなしペースメーカの動作中に発生する第１のイベントに基づいて生成され、特定のイベント・データが第１のイベントに基づいて生成される場合、第１のハードウェア・カウンタが増分され、第１のハードウェア・イベント・カウンタが第１の最大カウント数まで増分された場合、第１のメモリ装置の第１のビットがセットされ、第１のビットは第１のメモリ装置から第２のメモリ装置に転送され、第１のビットが第１のメモリ装置から第２のメモリ装置に転送された場合、リードなしペースメーカのランダム・アクセス・メモリ内の第１のＲＡＭイベント・カウンタが増分される。

【0048】

方法の特定の実施例では、リードなしペースメーカの動作中に発生する第２のイベントに基づいてさらなるイベント・データが生成され、特定のイベント・データが第２のイベントに基づいて生成される場合、第２のハードウェア・カウンタが増分され、第２のハードウェア・イベント・カウンタが第２の最大カウント数まで増分された場合、第１のメモリ装置内の第２のビットがセットされ、第２のビットは第１のメモリ装置から第２のメモリ装置に転送され、第２のビットが第１のメモリ装置から第２のメモリ装置に転送された場合、リードなしペースメーカのランダム・アクセス・メモリ内の第２のＲＡＭイベント・カウンタが増分される。

【0049】

方法の特定の実施例では、リードなしペースメーカの動作中に発生する少なくとも１つのさらなるイベントに基づいてさらなるイベント・データが生成され、特定のイベント・データがさらなるイベントに基づいて生成される場合、さらなるハードウェア・カウンタが増分され、さらなるハードウェア・イベント・カウンタがさらなる最大カウント数まで増分された場合、第１のメモリ装置内のさらなるビットがセットされ、さらなるビットは、第１のメモリ装置から第２のメモリ装置に転送され、さらなるビットが第１のメモリ装置から第２のメモリ装置に転送された場合、リードなしペースメーカのランダム・アクセス・メモリ内のさらなるＲＡＭイベント・カウンタが増分される。

【0050】

方法の特定の実施例では、第１のイベントはバイナリ変数によって記述可能であり、第１のイベントから生成されたイベント・データはバイナリ変数の値又は特性であり、具体的には、第１のイベントは、リードなしペースメーカによって供給されたペース又はリードなしペースメーカによって検出された心室センシングである。

【0051】

特定の実施例では、第１のイベントは、第１のバイナリ変数及び第２のバイナリ変数によって記述可能であり、第１のイベントから生成されるイベント・データは、第１のバイナリ変数及び第２のバイナリ変数の値の特定の組合せを表す、第３のバイナリ変数であり、具体的には、第１のイベントは、心房センシング及び心室のペースによる心周期である。

【0052】

特定の実施例では、第２のイベント又はさらなるイベントは、第１のバイナリ変数及び第２のバイナリ変数によって記述可能であり、第２のイベント又はさらなるイベントから生成されるイベント・データは、第１のバイナリ変数及び第２のバイナリ変数の値の特定の組合せを表す、第３のバイナリ変数であり、具体的には、第２のイベント又はさらなるイベントは、心房センシング及び心室のペースによる心周期である。

【0053】

特定の実施例では、第１のイベントは、バイナリ変数及びメトリック変数によって記述可能であり、第１のイベントから生成されるイベント・データは、バイナリ変数の値とメトリック変数の範囲との組合せを表し、具体的には、第１のイベントは、心房センシング、及び心房センシング間の特定の範囲内にある時間間隔による心周期である。

【0054】

特定の実施例では、第２のイベント又はさらなるイベントは、バイナリ変数及びメトリック変数によって記述可能であり、第２のイベント又はさらなるイベントから生成されるイベント・データは、バイナリ変数の値とメトリック変数の範囲との組合せを表し、具体的には、第２のイベント又はさらなるイベントは、心房センシング、及び心房センシング間の特定の範囲内にある時間間隔による心周期である。

【0055】

単一の分離可能な特徴の代替形態が、本明細書で「実施例」としてどこに記載されていても、かかる代替形態を自由に組み合わせて、本明細書に開示される本発明の個別の実施例を形成できることを理解されたい。

【0056】

本発明は、以下の実例及び図によってさらに説明され、そこから、さらなる実施例及び利点が引き出され得る。こうした実例は、本発明を説明することを意図しているが、本発明の範囲を限定することを意図していない。

【図面の簡単な説明】

【0057】

【図1】本発明によるリードなしペースメーカの実例の概略断面図である。

【図2】本発明によるリードなしペースメーカに備えられる、組込システムの概略図である。

【発明を実施するための形態】

【0058】

図１は、電子モジュール４、エネルギー貯蔵装置５、及びエネルギー貯蔵装置５を電子モジュール４と接続して電子モジュール４にエネルギーを供給する導電接続部６を備える、リードなしペースメーカ１の断面図を示す。ペースメーカ１は、ペースメーカ１が心臓内に埋め込まれたときに心臓組織と接触するよう構成された電極７をさらに備え、電極７は、電気パルスを生成して心臓を刺激するよう構成されている。加えて、ペースメーカ１は、ペースメーカ１を心臓組織に固定するための固定要素８（ここではフックとして表示されている）を備える。リードなしペースメーカ１の埋込み／外植ポート９もまた、図１に表示されている。

【0059】

ペースメーカ１の電子モジュール４は、中央処理装置（ＣＰＵ）２を具備する組込システム３を備える。組込システム３を、図２に詳細に示している。

【0060】

組込システム３は、リードなしペースメーカ１の動作中に発生する第１のイベントＥ１に基づいて入力信号を受信する第１の論理回路１１と、リードなしペースメーカ１の動作中に発生する第２のイベントＥ２に基づいて入力信号を受信する第２の論理回路１２とを備える。たとえば、入力信号は、リードなしペースメーカ１のセンサによって生成されてもよい。或いは、たとえばＣＰＵ２がパルス発生を開始するようリードなしペースメーカ１の電極７に制御信号を送るたびに、ＣＰＵ２が入力信号を供給してもよい。もちろん、第１の論理回路１１及び第２の論理回路１２はそれぞれ、複合したイベントＥ１、Ｅ２の場合に、２つ以上の信号を受信できる。第１の論理回路１１及び第２の論理回路１２はまた、組込システム３のクロック７０からクロック・データＣを受信し、それにより、イベントＥ１、Ｅ２に基づく入力信号のタイミングを合わせ得る。

【0061】

第１の論理回路１１及び第２の論理回路１２は、１つ又は複数の入力信号を処理し、入力信号に基づいてイベントＥ１、Ｅ２を表すイベント・データを生成するよう構成される。たとえば、第１の論理回路１１は、リードなしペースメーカの電極７によってペースが生成されるたびに、ペースを表すイベント・データを生成するよう構成され得る。次いでイベント・データが、ペースが生成されたことを示す場合、出力信号が、第１の論理回路から第１のハードウェア・イベント・カウンタ２１に送信され、それによって第１のハードウェア・イベント・カウンタ２１を増分する。

【0062】

同様に、第２の論理回路１２は、心房センシング及び心室のペースによって心周期が発生したかどうかを表すイベント・データを生成し、それぞれの出力信号を、それに応じて増分される第２のハードウェア・イベント・カウンタ２２に送信するよう適合され得る。

【0063】

重要なことに、第１の論理回路１１、第２の論理回路１２、第１のハードウェア・イベント・カウンタ２１及び第２のハードウェア・イベント・カウンタ２２は、ＣＰＵとは無関係に動作するハードウェア構成要素であり、それによって必要なＣＰＵタスクが削減される。第１及び第２の論理回路１１、１２は、収集されている統計を表すイベント条件を識別するために使用される。これには、イベント間の間隔を計るロジックが含まれ得る。ヒストグラム・データの場合、たとえば測定された間隔を含むロジックを使用して、どちらのハードウェア・イベント・カウンタ２１、２２が増分されることになるかを、セレクタ・ロジックを使って選択できる。

【0064】

話を簡単にするために、２つの論理回路１１、１２及び２つのハードウェア・イベント・カウンタ２１、２２を図２に示す。もちろん、組込システム３は、イベント・データを生成するよう構成された３つ以上の論理回路と、さらなるイベントを検出及び処理するための、イベントをカウントする３つ以上のハードウェア・イベント・カウンタとを備えてもよい。

【0065】

第１のハードウェア・イベント・カウンタ２１及び第２のハードウェア・イベント・カウンタ２２はそれぞれ、カウンタの割り当てられたメモリサイズに基づいて、それぞれの最大カウント数までカウントできる。この最大カウント数に達した場合、第１のハードウェア・イベント・カウンタ２１又は第２のハードウェア・イベント・カウンタ２２のオーバフローＯが発生する。ハードウェア・イベント・カウンタのオーバフローＯの際に、出力信号は、活動状態のレジスタ又はラッチであり得る、第１のメモリ装置３０に送信される。どちらのハードウェア・イベント・カウンタ２１、２２が出力信号を生成したかに基づいて、第１のメモリ装置３０の対応するビットが０から１にセットされ（セット操作Ｓ）、それぞれのハードウェア・イベント・カウンタ２１、２２はクリアされ、再度カウントを始め得る。

【0066】

第１のメモリ装置３０は、ダブル・バッファを備える。ペースメーカ１の最小容積化及び最長寿命化に寄与するよう最適化された期間に、ＣＰＵタスクが周期的にトリガされ、第１のメモリ装置３０のオーバフロー・ビットを、作業レジスタ又はトライステートのラッチであり得る第２のメモリ装置４０に転送する（転送操作Ｔ）。

【0067】

第１のハードウェア・イベント・カウンタ２１及び第２のハードウェア・イベント・カウンタ２２に関連するオーバフロー・ビットは、単一のクロック駆動された動作で第２のメモリ装置４０に転送され、それによって、ＣＰＵタスクはさらに削減される。

【0068】

具体的には、第１のメモリ装置３０及び第２のメモリ装置４０は、対応するビットを転送するために、データ・バス６０によって接続される。

【0069】

組込システム３のハードウェア・イベント・カウンタ２１、２２ごとに、ＣＰＵタスクは、それぞれのハードウェア・イベント・カウンタ２１、２２について発生したオーバフローの数をカウントするために、ランダム・アクセス・メモリ（ＲＡＭ）５０内に記憶空間を画定する。言い換えれば、第１のハードウェア・イベント・カウンタ２１のオーバフローをカウントする第１のＲＡＭイベント・カウンタ５１、及び第２のハードウェア・イベント・カウンタ２２のオーバフローをカウントする第２のＲＡＭイベント・カウンタ５２が、ＲＡＭ５０内に画定される。ＣＰＵタスクは、第２のメモリ装置４０のどのビットがセットされたかを順次見つけ、それに応じて、関連する第１又は第２のＲＡＭイベント・カウンタ５１、５２を増分する。ＲＡＭイベント・カウンタ５１、５２ごとに割り当てられるＲＡＭ５０内の空間は、リードなしペースメーカ１の寿命の内に、又はフォローアップ検査間で、統計をもたらすイベントのカウントが再開され得るときに、予測されるオーバフローの最大数までカウントできるサイズとなっている。

【0070】

具体的には、ハードウェア・イベント・カウンタ２１、２２は、電源投入時、及び統計を再開するためにコマンドを外部プログラマから受信したときにしかクリアされない。具体的には、このコマンドにより、関連するＲＡＭイベント・カウンタ５１、５２もクリアされることになる。

【0071】

ハードウェア・イベント・カウンタ２１、２２は、具体的には、メモリマッピング又はＩ／Ｏマッピングされており、それによって、リードなしペースメーカ１のメモリの内容を読み出すことが可能な外部の臨床プログラマは、ハードウェア・イベント・カウンタ２１、２２に問合せができる。ハードウェア・イベント・カウンタ２１、２２ごとのオーバフロー・カウントをカウントするために使用される、ＲＡＭイベント・カウンタ５１、５２に関連するそれぞれのＲＡＭブロックもまた、外部プログラマが読取り可能である。

【0072】

プログラマは、ＲＡＭイベント・カウンタ５１、５２のオーバフロー・カウントを合計カウントの上位の部分として使用し、ハードウェア・イベント・カウンタ２１、２２のカウントを合計カウントの下位の部分として使用する。具体的には、カウントの総数は、オーバフロー・カウントと、関連するハードウェア・イベント・カウンタ２１、２２の既知の最大カウント数との積に、関連するハードウェア・イベント・カウンタ２１、２２の現在のカウントを加えたものに等しい。

【0073】

組込システム３は、任意の数のイベントＥｎに基づく、任意の数ｎの入力信号に好適である。Ｅ１及びＥ２に基づく信号の信号処理構造と一致して、任意のさらなる信号が、論理装置１ｎ、続いてハードウェア・イベント・カウンタ２ｎ、メモリ装置３０内でのオーバフロー・ビットの記憶、ＣＰＵでのさらなる処理のための、オーバフロー・ビットのデータ・バス６０を介したメモリ装置４０への転送により、処理され得る。

【符号の説明】

【0074】

１ リードなしペースメーカ
２ 中央処理装置
３ 組込システム
４ 電子モジュール
５ エネルギー貯蔵装置
６ 電気接続部
７ 電極
８ 固定要素
９ 埋込み／外植ポート
１１ 第１の論理回路
１２ 第２の論理回路
２１ 第１のハードウェア・イベント・カウンタ
２２ 第２のハードウェア・イベント・カウンタ
３０ 第１のメモリ装置
４０ 第２のメモリ装置
５０ ランダム・アクセス・メモリ（ＲＡＭ）
５１ 第１のＲＡＭイベント・カウンタ
６０ データ・バス
７０ クロック
Ｃ クロック・データ
Ｅ１ 第１のイベント
Ｅ２ 第２のイベント
Ｏ オーバフロー
Ｓ セット操作
Ｔ 転送操作

【図1】

【図2】