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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-20
(45)【発行日】2024-10-01
(54)【発明の名称】光電変換装置、光電変換システム、および移動体
(51)【国際特許分類】
H01L 27/146 20060101AFI20240924BHJP
H04N 25/70 20230101ALI20240924BHJP
H04N 25/705 20230101ALI20240924BHJP
H04N 25/76 20230101ALI20240924BHJP
H04N 25/77 20230101ALI20240924BHJP
H04N 25/773 20230101ALI20240924BHJP
【ＦＩ】
H01L27/146 F
H04N25/70
H04N25/705
H04N25/76
H04N25/77
H04N25/773
【請求項の数】
20
(21)【出願番号】P 2021008440
(22)【出願日】2021-01-22
(65)【公開番号】P2022112592
(43)【公開日】2022-08-03
【審査請求日】2023-02-27
(73)【特許権者】
【識別番号】000001007
【氏名又は名称】キヤノン株式会社
(74)【代理人】
【識別番号】100126240
【弁理士】
【氏名又は名称】阿部 琢磨
(74)【代理人】
【識別番号】100223941
【弁理士】
【氏名又は名称】高橋 佳子
(74)【代理人】
【識別番号】100159695
【弁理士】
【氏名又は名称】中辻 七朗
(74)【代理人】
【識別番号】100172476
【弁理士】
【氏名又は名称】冨田 一史
(74)【代理人】
【識別番号】100126974
【弁理士】
【氏名又は名称】大朋 靖尚
(72)【発明者】
【氏名】大田 康晴
(72)【発明者】
【氏名】笹子 知弥
【審査官】小山 満
(56)【参考文献】
【文献】特開２０２０－１２３７６２（ＪＰ，Ａ）
【文献】特開２０２１－００５６５４（ＪＰ，Ａ）
【文献】特開２０１４－０８２４２０（ＪＰ，Ａ）
【文献】特開２０１９－００７８７７（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２０／０２４３５９４（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０２２／０３５９６２０（ＵＳ，Ａ１）
【文献】国際公開第２０２０／２６２１３２（ＷＯ，Ａ１）
【文献】米国特許出願公開第２０１４／０３０６３１４（ＵＳ，Ａ１）
【文献】国際公開第２０１４／０６１６１０（ＷＯ，Ａ１）
【文献】欧州特許出願公開第０２９０８３５１（ＥＰ，Ａ１）
【文献】米国特許出願公開第２０１８／０３７２５３９（ＵＳ，Ａ１）
【文献】特開２０１０－２７３０９５（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２０／０２７３８９５（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／１４６
Ｈ０４Ｎ ２５／７０
Ｈ０４Ｎ ２５／７０５
Ｈ０４Ｎ ２５／７６
Ｈ０４Ｎ ２５／７７
Ｈ０４Ｎ ２５／７７３
(57)【特許請求の範囲】
【請求項1】
複数の光電変換部を備えた第１半導体層と、少なくとも１つの配線層を備えた第１配線構造を有する第１基板と、前記複数の光電変換部のそれぞれに対応して、それぞれ設けられた複数の画素回路を備えた第２半導体層と、複数の配線層を備えた第２配線構造を有する第２基板と、を有し、
前記複数の光電変換部のそれぞれは、アバランシェフォトダイオードを有しており、
前記第１半導体層と前記第２半導体層との間に、前記第１配線構造と前記第２配線構造が設けられるように、前記第１基板と前記第２基板が積層されており、
前記第２配線構造の前記複数の配線層に、前記複数の画素回路に電源電圧を供給する第１配線が配されており、
前記第２配線構造の前記複数の配線層は、
前記複数の配線層の中の１つの配線層であって、前記複数の配線層の中で前記第１配線の占有面積が最も大きい配線層と、
それぞれに前記第１配線が配された第１配線層および第２配線層を含み、かつ、前記複数の配線層の中で前記第１配線の占有面積が最も大きい配線層と前記第２半導体層との間に設けられた、配線層群と、を有し、
平面視において、前記第１配線は、前記配線層群の組み合わせにより、前記複数の画素回路のそれぞれが設けられている領域の第１方向の両端と、前記第１方向と交差する第２方向の両端とが接続される形状を備えるように構成されており、
平面視において、前記第１配線層の前記第１配線は前記形状に含まれ、前記領域の前記第１方向の両端に接続されておらず、前記領域の前記第２方向の両端に接続されておらず、
平面視において、前記第２配線層の前記第１配線は前記形状に含まれ、前記領域の前記第２方向の両端に接続されていないことを特徴とする光電変換装置。
【請求項2】
平面視において、前記第２配線層の前記第１配線は前記形状に含まれ、前記領域の前記第１方向の両端に接続されていることを特徴とする請求項１に記載の光電変換装置。
【請求項3】
複数の光電変換部を備えた第１半導体層と、少なくとも１つの配線層を備えた第１配線構造を有する第１基板と、
前記複数の光電変換部のそれぞれに対応して、それぞれ設けられた複数の画素回路を備えた第２半導体層と、複数の配線層を備えた第２配線構造を有する第２基板と、を有し、
前記複数の光電変換部のそれぞれは、アバランシェフォトダイオードを有しており、
前記第１半導体層と前記第２半導体層との間に、前記第１配線構造と前記第２配線構造が設けられるように、前記第１基板と前記第２基板が積層されており、
前記第２配線構造の前記複数の配線層に、前記複数の画素回路に電源電圧を供給する第１配線が配されており、
前記第２配線構造の前記複数の配線層は、
前記複数の配線層の中の１つの配線層であって、前記複数の配線層の中で前記第１配線の占有面積が最も大きい配線層と、
それぞれに前記第１配線が配された第１配線層と第２配線層と第３配線層とを含み、かつ、前記複数の配線層の中で前記第１配線の占有面積が最も大きい配線層と前記第２半導体層との間に設けられた、配線層群と、を有し、
平面視において、前記第１配線は、前記配線層群の組み合わせにより、前記複数の画素回路のそれぞれが設けられている領域の第１方向の両端と、前記第１方向と交差する第２方向の両端とが接続される形状を備えるように構成されており、
平面視において、前記第１配線層の前記第１配線は、前記複数の画素回路のそれぞれが設けられている領域の前記第１方向の両端に接続されており、
平面視において、前記第２配線層の前記第１配線は、前記領域の前記第２方向の両端に接続されておらず、前記第３配線層の前記第１配線は、前記領域の前記第２方向の両端に接続されておらず、前記第２配線層と前記第３配線層の組み合わせにより、前記第１配線は、前記複数の画素回路のそれぞれが設けられている領域の前記第２方向の両端に接続されていることを特徴とする光電変換装置。
【請求項4】
複数の光電変換部を備えた第１半導体層と、少なくとも１つの配線層を備えた第１配線構造を有する第１基板と、
前記複数の光電変換部のそれぞれに対応して、それぞれ設けられた複数の画素回路を備えた第２半導体層と、複数の配線層を備えた第２配線構造を有する第２基板と、を有し、
前記複数の光電変換部のそれぞれは、アバランシェフォトダイオードを有しており、
前記第１半導体層と前記第２半導体層との間に、前記第１配線構造と前記第２配線構造が設けられるように、前記第１基板と前記第２基板が積層されており、
前記第２配線構造の前記複数の配線層に、前記複数の画素回路に電源電圧を供給する第１配線が配されており、
前記第２配線構造の前記複数の配線層は、
前記複数の配線層の中の１つの配線層であって、前記複数の配線層の中で前記第１配線の占有面積が最も大きい配線層と、
それぞれに前記第１配線が配された第１配線層と第２配線層と第３配線層とを含み、かつ、前記複数の配線層の中で前記第１配線の占有面積が最も大きい配線層と前記第２半導体層との間に設けられた、配線層群と、を有し、
平面視において、前記第１配線層の前記第１配線、前記第２配線層の前記第１配線、及び前記第３配線層の前記第１配線のそれぞれは、少なくとも前記複数の画素回路のそれぞれが設けられている領域の第１方向の両端に接続されておらず、
平面視において、前記第１配線層の前記第１配線、前記第２配線層の前記第１配線、及び前記第３配線層の前記第１配線の少なくとも２つを組み合わせることにより、少なくとも前記領域の第１方向の両端に接続されるように構成されていることを特徴とする光電変換装置。
【請求項5】
複数の光電変換部を備えた第１半導体層と、少なくとも１つの配線層を備えた第１配線構造を有する第１基板と、
前記複数の光電変換部のそれぞれに対応して、それぞれ設けられた複数の画素回路を備えた第２半導体層と、複数の配線層を備えた第２配線構造を有する第２基板と、を有し、
前記複数の光電変換部のそれぞれは、アバランシェフォトダイオードを有しており、
前記複数の画素回路のそれぞれは、カウンタを有しており、
前記第１半導体層と前記第２半導体層との間に、前記第１配線構造と前記第２配線構造が設けられるように、前記第１基板と前記第２基板が積層されており、
前記第２配線構造の前記複数の配線層に、前記複数の画素回路に電源電圧を供給する第１配線が配されており、
前記第２配線構造の前記複数の配線層は、
前記複数の配線層の中の１つの配線層であって、前記複数の配線層の中で前記第１配線の占有面積が最も大きい配線層と、
それぞれに前記第１配線が配された第１配線層および第２配線層を含み、かつ、前記複数の配線層の中で前記第１配線の占有面積が最も大きい配線層と前記第２半導体層との間に設けられた、配線層群と、を有し、
平面視において、前記第１配線は、前記配線層群の組み合わせにより、前記複数の画素回路のそれぞれが設けられている領域の第１方向の両端と、前記第１方向と交差する第２方向の両端とが接続される形状を備えるように構成されており、
平面視において、前記第１配線層の前記第１配線と、前記第２配線層の前記第１配線とのそれぞれは前記形状に含まれ、少なくとも前記領域の前記第１方向の両端に接続されておらず、
平面視において、前記第１配線層の前記第１配線及び前記第２配線層の前記第１配線との組み合わせにより、少なくとも前記領域の前記第１方向の両端に接続されており、
前記複数の画素回路は、隣り合って配置された第１の画素回路と第２の画素回路と、を有し、
前記第１の画素回路の前記第１配線と、前記第２の画素回路の前記第１配線とは、ミラー対称に配置されていることを特徴とする光電変換装置。
【請求項6】
複数の光電変換部を備えた第１半導体層と、少なくとも１つの配線層を備えた第１配線構造を有する第１基板と、
前記複数の光電変換部のそれぞれに対応して、それぞれ設けられた複数の画素回路を備えた第２半導体層と、複数の配線層を備えた第２配線構造を有する第２基板と、を有し、
前記複数の光電変換部のそれぞれは、アバランシェフォトダイオードを有しており、
前記複数の画素回路のそれぞれは、カウンタを有しており、
前記第１半導体層と前記第２半導体層との間に、前記第１配線構造と前記第２配線構造が設けられるように、前記第１基板と前記第２基板が積層されており、
前記第２配線構造の前記複数の配線層に、前記複数の画素回路に電源電圧を供給する第１配線が配されており、
前記第２配線構造の前記複数の配線層は、
前記複数の配線層の中の１つの配線層であって、かつ、前記複数の配線層の中で前記第１配線の占有面積が最も大きい配線層と、
それぞれに前記第１配線が配された第１配線層および第２配線層を含み、かつ、前記複数の配線層の中で前記第１配線の占有面積が最も大きい配線層と前記第２半導体層との間に設けられた、配線層群と、を有し、
平面視において、前記第１配線は、前記配線層群の組み合わせにより、前記複数の画素回路のそれぞれが設けられている領域において、第１方向における一方の端から他方の端まで繋がり、前記第１方向と交差する第２方向における一方の端から他方の端まで繋がる形状を備えるように構成されており、
平面視において、前記第１配線層の前記第１配線と、前記第２配線層の前記第１配線とのそれぞれは前記形状に含まれ、少なくとも前記領域の前記第１方向における一方の端から他方の端まで繋がっておらず、
平面視において、前記第１配線層の前記第１配線及び前記第２配線層の前記第１配線との組み合わせにより、少なくとも前記領域の前記第１方向における一方の端から他方の端まで繋がっており、
前記複数の画素回路は、隣り合って配置された第１の画素回路と第２の画素回路と、を有し、
前記第１の画素回路の前記第１配線と、前記第２の画素回路の前記第１配線とは、ミラー対称に配置されていることを特徴とする光電変換装置。
【請求項7】
前記第１配線が供給する電圧は、前記アバランシェフォトダイオードに印加されることを特徴とする請求項１から６のいずれか１項に記載の光電変換装置。
【請求項8】
前記第１配線が供給する電源電圧とは異なる値の電源電圧を供給する第２配線が配され、かつ、前記複数の配線層の中で前記第２配線の占有面積が最も大きい配線層と、前記第２配線が配され、かつ、前記複数の配線層の中で前記第２配線の占有面積が最も大きい配線層と前記第２半導体層との間に設けられた、前記配線層群と、を有し、
平面視において、前記第２配線は、前記配線層群の組み合わせにより、前記複数の画素回路のそれぞれが設けられている領域の第１方向の両端と、前記第１方向と交差する第２方向の両端とが接続されるように構成されていることを特徴とする請求項１から７のいずれか１項に記載の光電変換装置。
【請求項9】
前記第２配線が供給する電圧は、前記複数の画素回路に印加されることを特徴とする請求項８に記載の光電変換装置。
【請求項10】
前記複数の画素回路のそれぞれが、ミラー対称配置となっていることを特徴とする請求項１から９のいずれか１項に記載の光電変換装置。
【請求項11】
前記複数の画素回路は、第１画素の画素回路と第２画素の画素回路を有し、前記第１画素の画素回路は、第１カウンタ回路を有し、
前記第２画素の画素回路は、第２カウンタ回路を有し、
前記第１画素と前記第２画素は隣り合って配されており、
前記第１カウンタ回路と前記第２カウンタ回路は、隣り合うように配されていることを特徴とする請求項１から１０のいずれか１項に記載の光電変換装置。
【請求項12】
前記複数の画素回路は、第１画素の画素回路と第２画素の画素回路を有し、前記第１画素の画素回路は、第１クエンチ素子を有し、
前記第１画素と前記第２画素は隣り合って配されており、
前記第１クエンチ素子は、前記第１画素の画素回路が設けられている領域の角部に配されていることを特徴とする請求項１から１０のいずれか１項に記載の光電変換装置。
【請求項13】
前記複数の画素回路は、第１画素の画素回路と第２画素の画素回路を有し、前記第１画素の画素回路は、第１クエンチ素子を有し、
前記第２画素の画素回路は、第２クエンチ素子を有し、
前記第１画素と前記第２画素は隣り合って配されており、
前記第１クエンチ素子と前記第２クエンチ素子は、隣り合うように配されていることを特徴とする請求項１から１０のいずれか１項に記載の光電変換装置。
【請求項14】
前記複数の画素回路は、第１画素の画素回路と第２画素の画素回路を有し、前記第１画素の画素回路は、第１波形整形回路を有し、
前記第２画素の画素回路は、第２波形整形回路を有し、
前記第１画素と前記第２画素は隣り合って配されており、
前記第１波形整形回路と前記第２波形整形回路は、隣り合うように配されていることを特徴とする請求項１から１０のいずれか１項に記載の光電変換装置。
【請求項15】
前記第１画素の画素回路は、第１クエンチ素子を有し、前記第１波形整形回路と前記第１クエンチ素子は、隣り合うように配されていることを特徴とする請求項１４に記載の光電変換装置。
【請求項16】
前記第１画素の画素回路と前記第２画素の画素回路が、ミラー対称配置となっていることを特徴とする請求項１１から１５のいずれか１項に記載の光電変換装置。
【請求項17】
前記第１配線構造の接合面に配された第１接合部と、前記第２配線構造の接合面に配された第２接合部と、が接合された複数の金属接合部を有することを特徴とする請求項１から１６のいずれか１項に記載の光電変換装置。
【請求項18】
前記複数の金属接合部のうちの一部には、前記電源電圧が供給されることを特徴とする請求項１７に記載の光電変換装置。
【請求項19】
請求項１から１８のいずれか１項に記載の光電変換装置と、前記光電変換装置が出力する信号を処理する信号処理部と、を有することを特徴とする光電変換システム。
【請求項20】
請求項１から１８のいずれか１項に記載の光電変換装置と、前記光電変換装置からの信号に基づく測距情報から、対象物までの距離情報を取得する距離情報取得手段と、を有する移動体であって、
前記距離情報に基づいて前記移動体を制御する制御手段をさらに有することを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、光電変換装置、光電変換システム、および移動体に関する。
【背景技術】
【0002】
複数のアバランシェフォトダイオード（以下、ＡＰＤ：Ａｖａｌａｎｃｈｅ Ｐｈｏｔｏ Ｄｉｏｄｅ）を含む画素が平面的に２次元アレイ状に配置されるように構成された画素アレイを含む光電変換装置が知られている。各画素においては、ＰＮ接合ダイオードに対して、逆バイアスの電圧を印加することで、単一光子に起因した光電荷がアバランシェ増倍を起こす。ＡＰＤの動作には少なくとも２つのモードがある。逆バイアスの電圧が供給される場合において、アノードおよびカソードの電位差が降伏電圧より大きいな電位差で動作させるガイガーモードと、アノードおよびカソードの電位差が降伏電圧近傍、またはそれ以下の電圧差で動作させるリニアモードである。このうち、ガイガーモードで動作させるＡＰＤをＳＰＡＤ（Ｓｉｎｇｌｅ Ｐｈｏｔｏｎ Ａｖａｌａｎｃｈｅ Ｄｉｏｄｅ）と呼ぶ。
【0003】
特許文献１には、第１基板と第２基板を積層したＳＰＡＤセンサであって、第１基板にＡＰＤを有し、第２基板にＡＰＤからの信号を処理する信号処理回路が設けられた構成が開示されている。また、特許文献１には、光子の入射個数をカウントするカウンタ回路が設けられている。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２０１９－１５８８０６号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ＡＰＤセンサは、ＣＭＯＳセンサと比較して、画素の回路数が多く、回路への電源配線や、回路への入出力配線が多く、配線密度が高くなる。しかしながら、特許文献１では、ＡＰＤセンサで配線密度が高くなった場合に生じる課題を解決する配線の構成が提案されていない。
【0006】
そこで、本発明は、ＡＰＤセンサで配線密度が高くなった場合に生じる課題を解決する配線の構成を提案することを目的とする。
【課題を解決するための手段】
【0007】
本発明に係る光電変換装置は、複数の光電変換部を備えた第１半導体層と、少なくとも１つの配線層を備えた第１配線構造を有する第１基板と、前記複数の光電変換部のそれぞれに対応して、それぞれ設けられた複数の画素回路を備えた第２半導体層と、複数の配線層を備えた第２配線構造を有する第２基板と、を有し、前記複数の光電変換部のそれぞれは、アバランシェフォトダイオードを有しており、前記第１半導体層と前記第２半導体層との間に、前記第１配線構造と前記第２配線構造が設けられるように、前記第１基板と前記第２基板が積層されており、前記第２配線構造の前記複数の配線層は、前記複数の画素回路に電源電圧を供給する第１配線が配され、かつ、前記複数の配線層の中で前記第１配線の占有面積が最も大きい配線層と、前記第１配線が配され、かつ、前記複数の配線層の中で前記第１配線の占有面積が最も大きい配線層と前記第２半導体層との間に設けられた、配線層群と、を有し、平面視において、前記第１配線は、前記配線層群の組み合わせにより、前記複数の画素回路のそれぞれが設けられている領域の第１方向の両端と、前記第１方向と交差する第２方向の両端とが接続されるように構成されていることを特徴とする。
【発明の効果】
【0008】
本発明によれば、ＡＰＤセンサで配線密度が高くなった場合に生じる課題を解決する配線の構成を提案することができる。
【図面の簡単な説明】
【0009】
【図1】光電変換装置のブロック図
【図2】第１基板が有する機能ブロック図
【図3】第２基板が有する機能ブロック図
【図4】第１基板および第２基板が有する機能ブロック図
【図5】ＡＰＤの動作と出力信号との関係を模式的に示した図
【図6】光電変換装置の断面図
【図7】実施形態１の電源電圧の配線レイアウトを示した図
【図8】実施形態１の電源電圧の配線レイアウトを示した図
【図9】実施形態１の電源電圧の配線レイアウトを示した図
【図10】実施形態２の電源電圧の配線レイアウトを示した図
【図11】実施形態２の電源電圧の配線レイアウトを示した図
【図12】実施形態３の画素回路のレイアウトを示した図
【図13】実施形態３の画素回路のレイアウトを示した図
【図14】実施形態４の画素回路のレイアウトを示した図
【図15】実施形態４の画素回路のレイアウトを示した図
【図16】実施形態５の光電変換装置の構成と配線レイアウトを示した図
【図17】実施形態６の光電変換装置の構成と配線レイアウトを示した図
【図18】実施形態７の光電変換システムの機能ブロック図
【図19】実施形態８の距離センサの機能ブロック図
【図20】実施形態９の内視鏡手術の機能ブロック図
【図21】実施形態１０の光電変換システムおよび移動体の図
【図22】実施形態１１の内視鏡手術の機能ブロック図
【発明を実施するための形態】
【0010】
以下に示す形態は、本発明の技術思想を具体化するためのものであって、本発明を限定するものではない。各図面が示す部材の大きさや位置関係は、説明を明確にするために誇張していることがある。以下の説明において、同一の構成については同一の番号を付して説明を省略することがある。
【0011】
以下に示す形態は、特にアバランシェダイオードに入射するフォトンの数を数えるＳＰＡＤ（Ｓｉｎｇｌｅ Ｐｈｏｔｏｎ Ａｖａｌａｎｃｈｅ Ｄｉｏｄｅ）を備える光電変換装置に関する。光電変換装置は、少なくともアバランシェダイオードを備えていればよく、ガイガーモードだけでなく、リニアモードで動作させてもよい。
【0012】
以下の説明において、アバランシェダイオードのアノードを固定電位とし、カソード側から信号を取り出している。したがって、信号電荷と同じ導電型の電荷を多数キャリアとする第１導電型の半導体領域とはＮ型半導体領域であり、第２導電型の半導体領域とはＰ型半導体領域である。なお、アバランシェダイオードのカソードを固定電位とし、アノード側から信号を取り出す場合でも本発明は成立する。この場合は、信号電荷と同じ導電型の電荷を多数キャリアとする第１導電型の半導体領域はＰ型半導体領域であり、第２導電型の半導体領域とはＮ型半導体領域である。以下では、アバランシェダイオードの一方のノードを固定電位とする場合について説明するが、両方のノードの電位が変動してもよい。
【0013】
本明細書において、平面視とは、半導体層の光入射面に対して垂直な方向から視ることである。また、断面視とは、半導体層の光入射面と垂直な方向における面をいう。なお、微視的に見て半導体層の光入射面が粗面である場合は、巨視的に見たときの半導体層の光入射面を基準として平面視を定義する。
【0014】
また、本明細書において、便宜上、半導体層に最も近い配線層を第１配線層とし、半導体層から遠ざかる方向の順序で第２配線層、第３配線層等と説明することがある。しかし、特許請求の範囲においては、特許請求の範囲に記載の文言で特定されていない限り、「第１配線層」は半導体層に最も近い配線層ではないし、序数は配線層の順番を意味しない。
【0015】
（実施形態１）
（光電変換装置の全体ブロック図）
図１は、光電変換装置１００の全体像を示す図である。第１基板１１は、センサチップともいい、光電変換部を有する画素が二次元状に配列されている画素領域１２が設けられている。また、画素領域１２と光電変換装置１００のチップ端部の間には、周辺領域１３が設けられている。第２基板２１は、画素回路チップともいい、光電変換部からの信号を処理する信号処理回路領域２２が設けられている。第１基板１１と、第２基板２１が積層されることにより、光電変換装置１００が構成されている。なお、不図示であるが、第３基板を第１基板と第２基板の積層体にさらに積層することも可能である。この場合、第３基板には、第２基板２１から出力された信号を処理する信号処理回路を設けることが可能である。例えば、信号処理回路として、メモリに格納されているプログラムを実行することで、機械学習によって作成された学習済みモデルを用いて各種処理を実行する処理回路を設けてもよい。学習済みモデルは、ディープニューラルネットワーク（ＤＮＮ）を利用した機械学習によって作成される。この信号処理回路は、画素領域から出力した信号を用いて、学習済みモデルに基づいた演算処理を実行する。演算結果には、学習済みモデルを用いた演算処理を実行することで得られた画像データや、その画像データから得られる各種情報（メタデータ）が含まれる。
（光電変換装置の全体ブロック図）
図１は、光電変換装置１００の全体像を示す図である。第１基板１１は、センサチップともいい、光電変換部を有する画素が二次元状に配列されている画素領域１２が設けられている。また、画素領域１２と光電変換装置１００のチップ端部の間には、周辺領域１３が設けられている。第２基板２１は、画素回路チップともいい、光電変換部からの信号を処理する信号処理回路領域２２が設けられている。第１基板１１と、第２基板２１が積層されることにより、光電変換装置１００が構成されている。なお、不図示であるが、第３基板を第１基板と第２基板の積層体にさらに積層することも可能である。この場合、第３基板には、第２基板２１から出力された信号を処理する信号処理回路を設けることが可能である。例えば、信号処理回路として、メモリに格納されているプログラムを実行することで、機械学習によって作成された学習済みモデルを用いて各種処理を実行する処理回路を設けてもよい。学習済みモデルは、ディープニューラルネットワーク（ＤＮＮ）を利用した機械学習によって作成される。この信号処理回路は、画素領域から出力した信号を用いて、学習済みモデルに基づいた演算処理を実行する。演算結果には、学習済みモデルを用いた演算処理を実行することで得られた画像データや、その画像データから得られる各種情報（メタデータ）が含まれる。
【0016】
（第１基板の構成図）
図２は、第１基板１１の構成図である。第１基板には、アバランシェフォトダイオード（以下、ＡＰＤ）を含む光電変換部１０２を有する画素１０１が二次元状に配された画素領域１２が設けられている。画素領域１２における画素１０１の配列は１次元状に配されていてもよい。光電変換部１０２の詳細については、後述する。
図２は、第１基板１１の構成図である。第１基板には、アバランシェフォトダイオード（以下、ＡＰＤ）を含む光電変換部１０２を有する画素１０１が二次元状に配された画素領域１２が設けられている。画素領域１２における画素１０１の配列は１次元状に配されていてもよい。光電変換部１０２の詳細については、後述する。
【0017】
画素１０１は、典型的には、画像を形成するための画素であるが、ＴＯＦ（Ｔｉｍｅ ｏｆ Ｆｌｉｇｈｔ）に用いる場合には、必ずしも画像を形成しなくてもよい。すなわち、画素１０１は、光が到達した時刻と光量を測定するための素子であってもよい。
【0018】
（第２基板の構成図）
図３（Ａ）は、第２基板２１の構成図である。第２基板２１は、光電変換部１０２で光電変換された信号を処理する信号処理部１０３が複数設けられている。複数の信号処理部１０３は、２次元状に配された信号処理回路領域２２に設けられている。信号処理部１０３は各画素に対応して配される画素回路でもある。信号処理部１０３は、カウンタやメモリなどが設けられており、メモリにはデジタル値が保持される。信号処理部１０３から出力される信号は、垂直走査回路１１０と、水平走査回路１１１を用いて、信号線１１３に伝達される。
図３（Ａ）は、第２基板２１の構成図である。第２基板２１は、光電変換部１０２で光電変換された信号を処理する信号処理部１０３が複数設けられている。複数の信号処理部１０３は、２次元状に配された信号処理回路領域２２に設けられている。信号処理部１０３は各画素に対応して配される画素回路でもある。信号処理部１０３は、カウンタやメモリなどが設けられており、メモリにはデジタル値が保持される。信号処理部１０３から出力される信号は、垂直走査回路１１０と、水平走査回路１１１を用いて、信号線１１３に伝達される。
【0019】
垂直走査回路１１０は、制御パルス生成部１１５から供給された制御パルスを受け、各画素に制御パルスを供給する。垂直走査回路１１０にはシフトレジスタやアドレスデコーダといった論理回路が用いられる。
【0020】
水平走査回路１１１は、デジタル信号が保持された各画素のメモリから信号を読み出すために、各列を順次選択する制御パルスを信号処理部１０３に入力する。
【0021】
信号線１１３には、選択されている列について、垂直走査回路１１０により選択された画素の信号処理部１０３から信号が出力される。
【0022】
信号線１１３に伝達された信号は、読み出し回路１１２および出力回路１１４から外部に出力される。信号線１１３は上下方向に延在するように配されている。垂直走査回路１１０、水平走査回路１１１、読み出し回路１１２は、制御パルス生成部１１５からのパルスによって制御される。
【0023】
図３（Ｂ）は、第２基板２１の別形態である。図３（Ａ）では、信号線が上下方向（列方向）に延在するように配されていたが、図３（Ｂ）では、信号線が左右方向（水平方向）に延在するように配されている点が異なる。このため、図３（Ａ）では、信号処理回路領域２２の下部に読み出し回路１１２が設けられているのに対して、図３（Ｂ）では、信号処理回路領域２２の右に読み出し回路１１２が設けられている。
【0024】
図２および図３では、１つの画素１０１に対応して１つの信号処理部１０３が設けられていた。しかし、信号処理部１０３は、例えば、複数の画素１０１によって１つの信号処理部１０３が共有され、順次信号処理が行われてもよい。これにより、信号処理回路領域２２の省スペース化を図ることができる。
【0025】
【0026】
図４において、ＡＰＤ３１００は、第１基板１１に設けられており、その他の部材は、第２基板２１に設けられていることを示している。
【0027】
ＡＰＤ３１００は、光が入射すると、光電変換により電荷対が生成される。ＡＰＤ３１００のアノードには、電圧ＶＰＤＬ（第１電圧）が供給される。また、ＡＰＤ３１００のカソードには、アノードに供給される電圧ＶＰＤＬよりも高い電圧ＶＤＤ（第２電圧）が供給される。
【0028】
アノードとカソードには、ＡＰＤ３１００がアバランシェ増倍動作をするような逆バイアス電圧が供給される。このような電圧を供給した状態とすることで、入射光によって生じた電荷がアバランシェ増倍を起こし、アバランシェ電流が発生する。
【0029】
逆バイアスの電圧が供給される場合において、アノードおよびカソードの電位差が降伏電圧より大きい電位差で動作させるモードをガイガーモードという。また、アノードおよびカソードの電位差が降伏電圧近傍、もしくはそれ以下の電圧差で動作させるモードをリニアモードという。このうち、ガイガーモードで動作させるＡＰＤをＳＰＡＤと呼ぶ。例えば、電圧ＶＰＤＬ（第１電圧）は、－３０Ｖ、電圧ＶＤＤ（第２電圧）は、１Ｖである。この場合、例えば、電圧ＶＳＳ（第３電圧）である０Ｖと電圧ＶＰＤＬ（第１電圧）の電位差は、電圧ＶＳＳ（第３電圧）と電圧ＶＨ（第２電圧）の電位差よりも大きい。そのため、電圧ＶＰＤＬ（第１電圧）を高電圧と表現することもある。
【0030】
クエンチ素子３０１０は、電圧ＶＤＤを供給する電源とＡＰＤ３１００に接続される。クエンチ素子３０１０は、ＡＰＤ３１００で生じたアバランシェ電流の変化を電圧信号に置き換える機能を有する。クエンチ素子３０１０は、アバランシェ増倍による信号増倍時に負荷回路（クエンチ素子）として機能し、ＡＰＤ３１００に供給する電圧を抑制して、アバランシェ増倍を抑制する働きを持つ（クエンチ動作）。
【0031】
画素回路３０００は、クエンチ素子３０１０の他に、波形整形回路３０２０、処理回路３０３０、カウンタ回路３０４０、出力回路３０５０を有する。
【0032】
波形整形回路３０２０は、光子検出時に得られるＡＰＤ３１００のカソードの電位変化を整形して、パルス信号を出力する。波形整形回路３０２０としては、例えば、インバータ回路が用いられる。波形整形回路２１２は、１つのインバータを用いてもよいし、複数のインバータを直列接続した回路を用いてもよいし、波形整形効果があるその他の回路を用いてもよい。
【0033】
処理回路３０３０は、任意の信号処理を行う回路である。例えば、処理回路３０３０は、波形整形回路３０２０から出力する信号をカウンタ回路３０４０に入力するか否かを選択する回路である。より具体的には、露光期間では、処理回路３０３０は、波形整形回路３０２０から出力されたパルス信号をカウンタ回路３０４０に入力するように構成される。他方、非露光期間では、処理回路３０３０は、波形整形回路３０２０からパルス信号が出力したとしても、カウンタ回路３０４０には入力しないように構成される。ところで、露光期間と非露光期間を設定するためには、後述するように、クエンチ素子３０１０の制御により、これらの期間の切り替えが可能である。上記した処理回路３０３０を設ければ、クエンチ素子３０１０の制御によらず、露光期間と非露光期間の制御が可能である。
【0034】
カウンタ回路３０４０は、波形整形回路３０２０から出力されたパルス信号をカウントおよびカウント値を保持する。駆動線（不図示）を介して制御パルスｐＲＥＳが供給されたとき、カウンタ回路３０４０に保持された信号がリセットされる。画素毎に設けるカウンタ回路３０４０は、回路規模が大きくなる。そのため、第３基板を有する構成とし、カウンタ回路３０４０を第２基板２１に設けるだけでなく、カウンタ回路３０４０の一部を第３基板にも設けてもよい。
【0035】
図４では、クエンチ素子３０１０がＭＯＳトランジスタで構成されており、このＭＯＳトランジスタのゲートにクロック周期のパルスを与えるようにしてもよい。この場合、不図示のＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路から、所定のクロック周期を有するパルスがクエンチ素子３０１０のゲートに入力される。例えば、ＰＬＬ回路からのパルスがハイレベルの場合に、クエンチ素子３０１０はＰＭＯＳであるため、クエンチ素子３０１０はオフ状態となる。この場合、ＡＰＤ３１００はリチャージされず、非検出モードとなる。他方、ＰＬＬ回路からのパルスがローレベルの場合に、クエンチ素子３０１０はオン状態となり、ＡＰＤ３１００がリチャージされ、検出モード（待機モード）となる。このＰＬＬ回路からのクロックパルスが所定の周期を有することから、クロック周期ごとに出力信号が強制的にリセットされる。このため、１パルスに対して、光子のカウントは１つとなり、高輝度下でも、入射光子数に応じた数の信号生成が可能となる。ＰＬＬ回路は、第１基板１１あるいは第２基板２１のいずれかに設けられる。
【0036】
出力回路３０５０は、カウンタ回路３０４０から出力されるデジタル信号を外部に出力する。例えば、出力回路３０５０としては、オープンドレインバッファを用いる。上記のとおり、光電変換装置１００でさらに演算を行う場合には、出力回路３０５０は、外部への出力ではなく、光電変換装置１００内に設けられた信号処理回路への出力である。
【0037】
波形整形回路３０２０、処理回路３０３０、カウンタ回路３０４０、出力回路３０５０には、駆動電圧として、電圧ＶＤＤ（第２電圧）と電圧ＶＳＳ（第３電圧）が供給されている。
【0038】
なお、上記では、カウンタ回路３０４０を設ける例を説明した。しかし、カウンタ回路を設けずに、時間計測回路としての時間・デジタル変換回路（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：以下、ＴＤＣ回路）を設けるように構成してもよい。これにより、パルス検出タイミングを取得する光電変換装置１００が構成される。
【0039】
このとき、波形整形回路３０２０から出力されたパルス信号の発生タイミングは、ＴＤＣ回路によってデジタル信号に変換される。ＴＤＣ回路には、パルス信号のタイミングの測定に、図３の垂直走査回路１１０から駆動線を介して、制御パルスｐＲＥＦ（参照信号）が供給される。ＴＤＣ回路は、制御パルスｐＲＥＦを基準として、波形整形回路３０２０を介して各画素から出力された信号の入力タイミングを相対的な時間としたときの信号をデジタル信号として取得する。
【0040】
ＴＤＣ回路は、例えば、ＲＳフリップフロップと、コースカウンタと、ファインカウンタとを有する。駆動ｐＲＥＦは、発光部を駆動するとともに、ＲＳフリップフロップをセットし、各画素から入力された信号パルスにより、ＲＳフリップフロップはリセットされる。これにより、光の飛行時間に応じたパルス幅を持った信号が生成される。生成された信号は、所定の時間分解能をそれぞれ有するコースカウンタとファインカウンタによりカウントされる。これにより、デジタルコードが出力されることになる。
【0041】
ＴＤＣ回路の駆動ｐＲＥＦのパルスを生成するＰＬＬ回路は、第１基板１１もしくは第２基板２１、または、第１基板１１および第２基板２１の両方に設けられている。ただし、ＴＤＣ回路に入力される駆動ｐＲＥＦパルスが遅延すると、ＴＤＣ回路から出力される情報の精度に影響を与えることになる。そのため、ＰＬＬ回路は、ＴＤＣ回路が設けられている基板と同一基板に設ける方がよい。例えば、本実施形態では、第２基板２１に、ＴＤＣ回路とＰＬＬ回路とが設けられる。
【0042】
また、カウンタ回路３０４０に代えてＴＤＣ回路を設けるだけでなく、カウンタ回路３０４０およびＴＤＣ回路の両方を備える構成も可能である。
【0043】
（ＡＰＤの動作と出力信号の関係）
図５は、ＡＰＤの動作と出力信号との関係を模式的に示した図である。図４に戻り、波形整形回路３０２０の入力側であるＶｃａｔｈをｎｏｄｅＡ，出力側をｎｏｄｅＢとする。図５（Ａ）は、図４のｎｏｄｅＡの波形変化を示し、図５（Ｂ）は、図４のｎｏｄｅＢの波形変化をそれぞれ示す。
図５は、ＡＰＤの動作と出力信号との関係を模式的に示した図である。図４に戻り、波形整形回路３０２０の入力側であるＶｃａｔｈをｎｏｄｅＡ，出力側をｎｏｄｅＢとする。図５（Ａ）は、図４のｎｏｄｅＡの波形変化を示し、図５（Ｂ）は、図４のｎｏｄｅＢの波形変化をそれぞれ示す。
【0044】
時刻ｔ０からｔ１の間において、アバランシェ増倍可能な電位差が印加されている。時刻ｔ１においてフォトンが入射すると、クエンチ素子３０１０にアバランシェ増倍電流が流れ、ｎｏｄｅＡの電圧は降下する。電圧降下量がさらに大きくなり、ＡＰＤ３１００に印加される電位差が小さくなると、ＡＰＤ３１００のアバランシェ増倍が停止し、ｎｏｄｅＡの電圧レベルはある一定値以上降下しなくなる。その後、ｎｏｄｅＡには電圧ＶＰＤＬから電圧降下分を補う電流が流れ、時刻ｔ３においてｎｏｄｅＡは元の電位レベルに静定する。このとき、ｎｏｄｅＡにおいて出力波形がある閾値を越えた部分は、波形整形回路３０２０で波形整形され、ｎｏｄｅＢで信号として出力される。
【0045】
【0046】
第１基板１１は、第１基板の半導体層３０２（第１半導体層）と、第１基板の配線構造３０３（第１配線構造）とから構成されている。また、第２基板２１は、第２基板の半導体層４０２（第２半導体層）と、第２基板の配線構造４０３（第２配線構造）とから構成されている。
【0047】
第１基板１１と第２基板２１は、第１配線構造３０３と第２配線構造４０３とが対向して接するように接合される。
【0048】
第１半導体層３０２中に、第１導電型の第１半導体領域３１１と、第２導電型の第２半導体領域３１６が配されており、ＰＮ接合を形成し、図４に示すＡＰＤ３１００が構成されている。
【0049】
第２半導体領域３１６よりも光入射面側には、第２導電型の第３半導体領域３１２が構成されている。第３半導体領域３１２の不純物濃度は、第２半導体領域３１６の不純物濃度よりも低い。ここで「不純物濃度」とは、逆導電型の不純物によって補償された正味の不純物濃度を意味している。つまり、「不純物濃度」とは、ＮＥＴ濃度を指す。例えば、Ｐ型の添加不純物濃度がＮ型の添加不純物濃度より高い領域は、Ｐ型半導体領域である。反対に、Ｎ型の添加不純物濃度が、Ｐ型の添加不純物濃度より高い領域はＮ型半導体領域である。
【0050】
各画素は、第２導電型の第４半導体領域３１４により分離されている。また、第４半導体領域３１４よりも光入射面側には、第２導電型の第５半導体領域３１５が設けられている。第５半導体領域３１５は、各画素に共通に設けられている。
【0051】
第４半導体領域３１４には、図４に示す電圧ＶＰＤＬ（第１電圧）が供給され、第１半導体領域３１１には、図４に示す電圧ＶＤＤ（第２電圧）が供給される。第４半導体領域３１４に供給される電圧と、第１半導体領域３１１に供給される電圧とにより、第２半導体領域３１２と第１半導体領域３１１には逆バイアス電圧が供給される。これにより、ＡＰＤ３１００がアバランシェ増倍動作をするような逆バイアス電圧が供給されることになる。
【0052】
第５半導体領域３１５よりも光入射面側には、ピニング層３４１が設けられている。ピニング層３４１は暗電流抑制のために配される層である。ピニング層３４１は、例えば、酸化ハフニウム（ＨｆＯ２）を用いて形成される。二酸化ジルコニウム（ＺｒＯ２）、酸化タンタル（Ｔａ２Ｏ５）などを用いて、ピニング層３４１を形成してもよい。
【0053】
ピニング層３４１の上には、絶縁層３４２とカラーフィルタ３４３を介して、マイクロレンズ３４４が設けられている。絶縁層３４２やカラーフィルタ３４３は任意の構成である。マイクロレンズ３４４とピニング層３４１の間には、各画素を光学的に分離するためのグリッド形状の遮光膜などを設けてもよい。遮光膜の材料としては、光を遮光しうる材料であればよく、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）又は銅（Ｃｕ）などを用いることができる。
【0054】
第２半導体層は、半導体領域からなる活性領域４１１と分離領域４１２が設けられている。分離領域４１２は、絶縁体からなるフィールド領域である。
【0055】
第１配線構造３０３には、複数の絶縁体層と複数の金属層を積層することにより構成された複数の配線層３８０が設けられている。本明細書において、配線層とは、絶縁体層からなる層間膜の上または下に配されている金属層と当該金属層の間の絶縁体部材が設けられている層のことをいう。そのため、本明細書では、第１配線層の配線と第２配線層の配線とを接続するために、層間膜内に設けられている金属層（ビア配線やコンタクト配線）は配線層とは言わない。複数の配線層３８０は、第１半導体層３０２側から、第１配線層（Ｍ１）、第２配線層（Ｍ２）、第３配線層（Ｍ３）で構成されている。第１配線構造３０３の最上層には、第１接合部３８５が第１配線構造３０３から露出するように設けられている。また、第１配線構造３０３には、パッド開口３５３と３５５が形成されており、パッド開口３５３と３５５のそれぞれの底部には、パッド電極３５４と３５２がそれぞれ設けられている。パッド電極３５２は、第１基板の回路に電圧を供給するための電極である。例えば、パッド電極３５２からは、ビア配線（不図示）やコンタクト配線（不図示）を介して、第４半導体領域３１４に電圧ＶＰＤＬ（第１電圧）が供給される。
【0056】
第２配線構造４０３には、複数の絶縁体層と複数の金属層を積層することにより構成された複数の配線層３９０が設けられている。複数の配線層３９０は、第２半導体層４０２側から、第１配線層（Ｍ１）から第５配線層（Ｍ５）で構成されている。第２配線構造４０３の最上層には、第２接合部３９５が第２配線構造４０３から露出するように設けられている。第１基板の接合部３８５は、第２基板の接合部３９５と接触しており、電気的に接続している。このように、第１基板の接合面に露出された第１接合部３８５と、第２基板の接合面に露出させた第２接合部３９５による接合をメタルボンディング（ＭＢ）構造、あるいは、金属接合部ということもある。この接合は、銅（Ｃｕ）同士で行われることが多いため、Ｃｕ－Ｃｕ接合（Ｃｕ－Ｃｕボンディング）ということもある。
【0057】
第１配線構造３０３に設けられているパッド電極３５４は、第１接合部３８５、第２接合部３９５を介して、複数の配線層３９０に設けられている複数の配線のいずれかに電気的に接続されている。例えば、パッド電極３５４からは、画素回路３０００に設けられている回路に対して、電圧ＶＳＳ（第３電圧）が供給される。また、パッド電極３５４からは、画素回路３０００に設けられている回路に対して、電圧ＶＤＤ（第２電圧）が供給される。さらに、パッド電極３５４からは、第１接合部３８５と第２接合部３９５を介して、複数の配線層３９０の配線に電圧が供給され、第２接合部３９５と第１接合部３８５を介して、複数の配線層３８０の配線に電圧が供給される。例えば、このような経路では、クエンチ素子３０１０に電気的に接続される電圧ＶＤＤ（第２電圧）がパッド電極３５４から供給される。具体的には、パッド電極３５４からは、第１接合部３８５、第２接合部３９５、複数の配線層３９０の配線に、ＶＤＤ（第２電圧）が供給される。そして、複数の配線層３９０の配線から、第２基板に設けられているクエンチ素子３０１０、複数の配線層３９０の配線、第２接合部３９５、第１接合部３８５を介して、ＶＤＤ（第２電圧）が第１半導体領域３１１に供給される。
【0058】
図６では、パッド電極３５４として、１つのパッド電極のみを図示しているが、パッド電極３５４を複数設けて、異なる値を有する電圧を供給するように構成する。
【0059】
（複数配線層による配線構成例１－１）
図７は、図４に示した電圧ＶＤＤ（第２電圧）の配線配置を示す図である。図４を用いて説明したように、ＳＰＡＤを含むＡＰＤセンサは、画素毎に設けられている画素回路３０００を構成する回路数が多い。このため、各回路への電源配線、各回路への入出力用の配線が多く、回路間の配線密度が高くなる。配線密度が高くなると、各回路への電源となる電圧ＶＤＤ（第２電圧）や、電圧ＶＳＳ（第３電圧）の配線が、分断されやすくなり、安定的な電流供給を妨げる理由となる。ここで、分断とは、ある配線層において、２次元方向で電源の配線が配されていないことをいう。また、２次元方向に電源の配線を配されるとは、１画素分の画素回路が設けられている領域において、第１方向の両端と第２方向の両端に到達するように配線が配されていることである。このように配線が配されていないと、複数画素分の画素回路をレイアウトした際に、隣り合う画素の画素回路間の配線が電気的に接続されなくなるからである。
図７は、図４に示した電圧ＶＤＤ（第２電圧）の配線配置を示す図である。図４を用いて説明したように、ＳＰＡＤを含むＡＰＤセンサは、画素毎に設けられている画素回路３０００を構成する回路数が多い。このため、各回路への電源配線、各回路への入出力用の配線が多く、回路間の配線密度が高くなる。配線密度が高くなると、各回路への電源となる電圧ＶＤＤ（第２電圧）や、電圧ＶＳＳ（第３電圧）の配線が、分断されやすくなり、安定的な電流供給を妨げる理由となる。ここで、分断とは、ある配線層において、２次元方向で電源の配線が配されていないことをいう。また、２次元方向に電源の配線を配されるとは、１画素分の画素回路が設けられている領域において、第１方向の両端と第２方向の両端に到達するように配線が配されていることである。このように配線が配されていないと、複数画素分の画素回路をレイアウトした際に、隣り合う画素の画素回路間の配線が電気的に接続されなくなるからである。
【0060】
特に、ＳＰＡＤにおいては、高照度時に多くのフォトンをカウントすることになり、画素回路を構成する回路の電源配線に流れる電流量も大きくなる。このため、各画素回路への電源となる配線を分断せずに、各画素回路に対して配する必要がある。また、画素回路毎に、フォトンが入射する数やタイミングが異なることから、各画素回路に電流が流れる大きさやタイミングも異なる。このため、各画素回路への電源となる配線を分断せずに、各画素回路に対して配する必要がある。
【0061】
図７（Ａ）（Ｂ）は、第２基板２１が有する画素回路３０００のうち、１画素分の画素回路が設けられている領域をピックアップしたものである。このような領域を１ユニット分の画素回路が設けられている領域ともいう。
【0062】
図７（Ａ）は、平面視において、第１配線層（Ｍ１）に設けられている電圧ＶＤＤ（第２電圧）の配線１０１０の配置例を示している。また、図７（Ｂ）は、平面視において、第２配線層（Ｍ２）に設けられている電圧ＶＤＤ（第２電圧）の配線１０２０の配置を示している。
【0063】
図７（Ａ）において、配線１０１０は、第２方向４０に延在して配されている。具体的には、１画素分の画素回路が設けられている領域において、配線１０１０は、前記領域の両端である端４１から端４２に至るまで、第２方向４０に延在して配されている。他方、配線１０１０は、第２方向４０と交差する方向（ここでは直交する方向）である第１方向３０には延在して配されていない。第１配線層（Ｍ１）には、画素回路を構成する回路同士を接続する配線やゲート配線などが、高密度で配置されている。そのため、第１配線層（Ｍ１）において、他の配線が障害物となり、配線１０１０を第１方向３０に延在させることができない。
【0064】
そこで、図７（Ｂ）に示すように、第２配線層（Ｍ２）の配線１０２０を、上記領域において、第１方向３０の両端である端３１から端３２に至るまで、第１方向３０に延在して配し、配線１０２０と配線１０１０とをビア配線１０３０で電気的に接続する。これにより、２つの配線層の組み合わせによって、電圧ＶＤＤ（第２電圧）の配線が、第１方向３０と第２方向４０の両方向において延在することになる。
【0065】
このように、１画素分の画素回路が設けられている領域について、第１方向３０の両端を第２配線層の配線１０２０が接続し、第２方向４０の両端を第１配線層の配線１０１０が接続している。すなわち、２つの配線層の配線の組み合わせにより、１画素分の画素回路が設けられている領域について、第１方向の両端と第２方向の両端とが平面視で接続されるように構成されている。
【0066】
上記した構成によれば、配線密度が高くなり、１つの配線層を用いただけでは、電源電圧用の配線を２次元方向に配置できない場合においても、電源配線を２次元的に配することが可能となる。このため、電流消費が多い第１画素と電流消費が少ない第２画素が隣り合う場合において、第１画素の画素回路の電源配線からの電流消費が多くても、第２画素の画素回路の電源配線から第１画素の画素回路に電流供給することが可能である。これにより、画素回路に対して、安定した電流供給をすることができる。
【0067】
図７（Ｃ）は、１つの画素について、２つの配線層を用いて、第１方向３０と第２方向４０の両方向において延在させるように配線を配置させた例を示したものである。また、図７（Ｄ）は、４つの画素を図示したものである。各画素の配線レイアウトは、各画素の境界線に対して、線対称の配置となっている。このような配置をミラー対称配置ともいう。不図示であるが、図示している４つの画素と隣り合う他の画素も、このような線対称の配置となっている。
【0068】
図７（Ｄ）に示すように、１画素分の画素回路が設けられている領域は、所定の配線パターンが繰り返されている領域でもある。図７（Ｄ）ではミラー対称配置の例を示したが、このようなミラー対称配置であっても、１画素分の画素回路が設けられている領域は繰り返されている。また、図７（Ｄ）ではミラー対称配置の例を示したが、並進対称の配置であってもよい。この場合においても、１画素分の画素回路が設けられている領域は繰り返されることになる。
【0069】
なお、上記では、紙面に対して、横方向を第１方向とし、縦方向を第２方向としたが、縦方向を第１方向とし、横方向を第２方向としてもよい。
【0070】
（複数配線層による配線構成例１－２）
図８は、第１配線層（Ｍ１）と第２配線層（Ｍ２）よりも、上層の配線層である第３配線層（Ｍ３）に設けられている配線を示す図である。
図８は、第１配線層（Ｍ１）と第２配線層（Ｍ２）よりも、上層の配線層である第３配線層（Ｍ３）に設けられている配線を示す図である。
【0071】
【0072】
図８（Ｃ）は、第３配線層（Ｍ３）に設けられている電圧ＶＤＤ（第２電圧）を供給するための配線１０４０を示す図である。図８（Ｄ）に示すように、第３配線層（Ｍ３）に設けられている配線１０４０と第２配線層（Ｍ２）に設けられている配線１０２０は、ビア配線１０５０で電気的に接続されている。１画素分の画素回路が設けられている領域について、第３配線層（Ｍ３）の配線１０４０は、第３配線層（Ｍ３）のみで、第１方向の両端と第２方向の両端とが平面視で接続されている。他方、第１配線層（Ｍ１）と第２配線層（Ｍ２）は、２つの配線層の配線の組み合わせにより、１画素分の画素回路が設けられている領域について、第１方向の両端と第２方向の両端とが平面視で接続されるように構成されている。
【0073】
図８（Ｅ）は、ミラー対称配置されている４つの画素を示したものである。
【0074】
一般的に、半導体プロセスのルール上、半導体層から遠い側の配線層（上層の配線層）に配置される配線の配線幅は、半導体層から近い側の配線層（下層の配線層）に配置される配線の配線幅よりも広くすることが可能である。すなわち、第３配線層（Ｍ３）は、複数の配線層の中で、電圧ＶＤＤ（第２電圧）の配線の占有面積が最も大きい配線層である。これにより、図８（Ｃ）に示すように、第３配線層（Ｍ３）に設けられている電圧ＶＤＤ（第２電圧）を供給するための配線の配線幅を大きくして抵抗を下げている。
【0075】
また、第３配線層（Ｍ３）に設けられている電圧ＶＤＤ（第２電圧）を供給するための配線は、第１方向３０の両端と第２方向４０の両端とが接続するように延在して配されている。しかし、この第３配線層（Ｍ３）と、画素回路が設けられている第２半導体層４０２との距離は、第２配線層（Ｍ２）と第２半導体層４０２との距離や、第１配線層（Ｍ１）と第２半導体層４０２との距離よりも長い。そのため、第３配線層（Ｍ３）だけでは、電流消費が少ない画素の画素回路から、電流消費が多い画素の画素回路への電流供給が不十分となる可能性がある。そこで、このような場合においても、第１配線層（Ｍ１）と第２配線層（Ｍ２）を組み合わせることにより、電源配線を２次元的に配する。これにより、画素回路に対して、安定した電流供給をすることができる。
【0076】
上記例において、第１配線層（Ｍ１）と第２配線層（Ｍ２）は、配線の占有面積が最も大きい配線層と第２半導体層４０２との間に設けられている複数の配線層であることから、下層配線層群と言うこともある。あるいは、単に、配線層群と言うこともある。
【0077】
【0078】
図９（Ａ）は、第１配線層（Ｍ１）に設けられている電圧ＶＤＤ（第２電圧）を供給するための配線１０１０を示す図である。図８（Ａ）では、配線１０１０が、１画素分の画素回路が設けられている領域の第２方向４０の両端に到達するように、第２方向４０に延在していた。これに対して、図９（Ａ）では、前記領域において、第１方向３０の両端にも、第２方向４０の両端にも到達していない点が異なる。
【0079】
図９（Ｂ）は、第２配線層（Ｍ２）に設けられている電圧ＶＤＤ（第２電圧）を供給するための配線１０２０を示す図である。図８（Ｂ）と同様に、図９（Ｂ）でも、配線１０２０が、１画素分の画素回路が設けられている領域の第１方向３０の両端に到達するように、第１方向に延在する。これに加えて、図９（Ｂ）では、前記領域において、第２方向４０にも延在する配線１０２５が設けられている。
【0080】
すなわち、図９に示す例では、第１配線層（Ｍ１）および第２配線層（Ｍ２）のそれぞれにおいて、１画素分の画素回路が設けられている領域では、２次元方向において、前記領域の両端に接続するように配線が設けられていない。しかし、第１配線層（Ｍ１）および第２配線層（Ｍ２）の組み合わせにより、配線は、前記領域の第１方向の両端と、第２方向の両端とが接続されるように構成されている。
【0081】
図７および８に示した例では、第１配線層（Ｍ１）は、１画素分の画素回路が設けられている領域の両端に接続するように配線が設けられていた。また、第２配線層（Ｍ２）においても、１画素分の画素回路が設けられている領域の両端に接続するように配線が設けられていた。他方、図９に示すように、第１配線層（Ｍ１）に設けられている配線は、１画素分の画素回路が設けられている領域の一方の端に接続されており、他方の端に接続されていない構成であってもよい。
【0082】
【0083】
また、上記例では、第２基板２１が有する半導体層に最も近い配線層である第１配線層（Ｍ１）と、次に近い配線層である第２配線層（Ｍ２）に電圧ＶＤＤ（第２電圧）の配線を配置する例を示した。しかし、複数の配線層を用いて２次元的に電源配線を配すればよいため、第２配線層（Ｍ２）よりも第１基板１１に近い第３配線層（Ｍ３）と第４配線層（Ｍ４）を用いて電源配線を２次元的に配してもよい。あるいは、第１配線層（Ｍ１）から第３配線層（Ｍ３）の全てを用いて、２次元的に電源配線を配してもよい。
【0084】
さらに、上記例では、配線層群により組み合わされた配線は、２つの直線からなる２次元配線であった。しかし、１画素分の画素回路が設けられている領域の第１方向の両端と第２方向の両端に到達するように配線が配されていればよいため、この条件を満たす限り、組み合わせた後の配線は、より複雑な形状を有していてもよい。
【0085】
（実施形態２）
本実施形態では、電圧ＶＤＤ（第２電圧）の配線、および、電圧ＶＳＳ（第３電圧）の配線について、複数の配線層を組み合わせることにより、電源配線を２次元的に配する例を説明する。また、本実施形態では、３層の配線層（配線層群）を組み合わせることにより、電源配線を２次元的に配する例を説明する。
本実施形態では、電圧ＶＤＤ（第２電圧）の配線、および、電圧ＶＳＳ（第３電圧）の配線について、複数の配線層を組み合わせることにより、電源配線を２次元的に配する例を説明する。また、本実施形態では、３層の配線層（配線層群）を組み合わせることにより、電源配線を２次元的に配する例を説明する。
【0086】
（複数配線層による配線構成例２－１）
図１０は、図４に示した電圧ＶＤＤ（第２電圧）の配線の配置を示す図である。図４を用いて説明したように、ＳＰＡＤを含むＡＰＤセンサは、画素毎に設けられている画素回路３０００を構成する回路数が多い。このため、各回路への電源配線、各回路への入出力用の配線が多く、回路間の配線密度が高くなる。配線密度が高くなると、各回路への電源となる電圧ＶＤＤ（第２電圧）および電圧ＶＳＳ（第３電圧）の配線が、分断されやすくなり、安定的な電流供給を妨げる理由となる。
図１０は、図４に示した電圧ＶＤＤ（第２電圧）の配線の配置を示す図である。図４を用いて説明したように、ＳＰＡＤを含むＡＰＤセンサは、画素毎に設けられている画素回路３０００を構成する回路数が多い。このため、各回路への電源配線、各回路への入出力用の配線が多く、回路間の配線密度が高くなる。配線密度が高くなると、各回路への電源となる電圧ＶＤＤ（第２電圧）および電圧ＶＳＳ（第３電圧）の配線が、分断されやすくなり、安定的な電流供給を妨げる理由となる。
【0087】
図１０（Ａ）から（Ｃ）は、第２基板２１が有する画素回路３０００のうち、１画素分の画素回路が設けられている領域をピックアップしたものである。
【0088】
図１０（Ａ）は、平面視において、第１配線層（Ｍ１）に設けられている電圧ＶＤＤ（第２電圧）の配線１１１０と電圧ＶＳＳ（第３電圧）の配線１１１５の配置例を示している。１画素分の画素回路が設けられている領域において、配線１１１０と１１１５は、第２方向４０の前記領域の両端に至るまで、第２方向４０に延在して配されている。これは、画素回路を構成する回路同士を接続する配線やゲート配線などが、高密度で配置されているため、２次元方向に配線を延在して配置できないためである。
【0089】
図１０（Ｂ）は、平面視において、第２配線層（Ｍ２）に設けられている電圧ＶＤＤ（第２電圧）の配線１１２０と、電圧ＶＳＳ（第３電圧）の配線１０２５の配置を示している。配線１１２０と１１２５は、前記領域の一方の端から第１方向３０に延在して配されているが、前記領域の他方の端まで至っていない。これは、画素回路を構成する回路同士を接続する配線やゲート配線などが、高密度で配置されているため、１次元方向のみに配線を延在させる場合であっても、前記領域の両端に至るまで配線を配することができないためである。
【0090】
図１０（Ｃ）は、平面視において、第３配線層（Ｍ３）に設けられている電圧ＶＤＤ（第２電圧）の配線１１４０と、電圧ＶＳＳ（第３電圧）の配線１１４５の配置を示している。配線１１４０と１１４５は、前記領域の他方の端から第１方向３０に延在して配されているが、前記領域の一方の端まで至っていない。これは、画素回路を構成する回路同士を接続する配線やゲート配線などが、高密度で配置されているため、１次元方向のみに配線を延在させる場合であっても、前記領域の両端に至るまで配線を配することができないためである。
【0091】
このように、第１配線層（Ｍ１）、第２配線層（Ｍ２）、第３配線層（Ｍ３）のいずれも、１つの配線層だけでは、２次元状に電源配線を配置することができない。
【0092】
そこで、第２配線層（Ｍ２）と第３配線層（Ｍ３）を用いて、第１方向３０に延在し、かつ、前記領域の両端に至る配線を構成する。具体的には、第２配線層（Ｍ２）の電圧ＶＤＤ（第２電圧）の配線１１２０と、第３配線層（Ｍ３）の配線１１４０をビア配線１１５０で電気的に接続する。同様に、第２配線層（Ｍ２）の電圧ＶＳＳ（第３電圧）の配線１１２５と、第３配線層（Ｍ３）の配線１１４５をビア配線１１５５で電気的に接続する。
【0093】
また、第１配線層（Ｍ１）から第３配線層（Ｍ３）を用いて、第１方向３０および第２方向４０に延在し、かつ、前記領域の両端に至る配線を構成する。具体的には、第１配線層（Ｍ１）の電圧ＶＤＤ（第２電圧）の配線１１１０と、第２配線層（Ｍ２）の電圧ＶＤＤの配線１１２０とをビア配線１１３０で電気的に接続する。同様に、第１配線層（Ｍ１）の電圧ＶＳＳ（第３電圧）の配線１１１５と、第２配線層（Ｍ２）の電圧ＶＳＳの配線１１２５とをビア配線１１３５で電気的に接続する。
【0094】
以上のように構成すれば、第１配線層（Ｍ１）から第３配線層（Ｍ３）の組み合わせにより、電源配線を２次元的に配することが可能となる。このため、電流消費が多い第１画素と電流消費が少ない第２画素が隣り合う場合において、第１画素の画素回路の電源配線からの電流消費が多くても、第２画素の画素回路の電源配線から第１画素の画素回路に電流供給することが可能である。これにより、画素回路に対して、安定した電流供給をすることができる。
【0095】
（複数配線層による配線構成例２－２）
図１１は、第３配線層（Ｍ３）よりも、上層の配線層である第４配線層（Ｍ４）と第５配線層（Ｍ５）に設けられている配線を示す図である。
図１１は、第３配線層（Ｍ３）よりも、上層の配線層である第４配線層（Ｍ４）と第５配線層（Ｍ５）に設けられている配線を示す図である。
【0096】
【0097】
図１１（Ｄ）は、第４配線層（Ｍ４）に設けられている電圧ＶＳＳ（第３電圧）を供給するための配線１１６０と、電圧ＶＤＤ（第２電圧）を供給するための配線１１６５の配置を示す図である。第４配線層（Ｍ４）に設けられている配線１１６０と、第３配線層（Ｍ３）に設けられている配線１１４５は、ビア配線１１７０で電気的に接続されている。
【0098】
図１１（Ｆ）は図１１（Ｄ）と同じ図である。図１１（Ｇ）は、ミラー対称配置されている４つの画素を示したものである。第４配線層（Ｍ４）に設けられている配線１１６０は、第４配線層（Ｍ４）のみで、第１方向の両端と第２方向の両端とが平面視で接続されている。第４配線層（Ｍ４）は、複数の配線層の中で、電圧ＶＳＳ（第３電圧）の配線の占有面積が最も大きい配線層である。これにより、第４配線層（Ｍ４）に設けられている電圧ＶＳＳ（第３電圧）を供給するための配線の配線幅を大きくして抵抗を下げている。この第４配線層（Ｍ４）と画素回路が設けられている第２半導体層４０２の間の距離は、第１配線層（Ｍ１）から第３配線層（Ｍ３）までのいずれかの配線層と、第２半導体層４０２との間の距離よりも長い。そのため、第４配線層（Ｍ４）だけでは、電流消費が少ない画素の画素回路から、電流消費が多い画素の画素回路への電流供給が不十分となる可能性がある。そこで、本実施形態では、第１配線層（Ｍ１）から第３配線層（Ｍ３）を組み合わせることにより、電源配線を２次元的に配する。これにより、画素回路に対して、安定した電流供給をすることができる。
【0099】
図１１（Ｅ）は、第５配線層（Ｍ５）に設けられている電圧ＶＤＤ（第２電圧）を供給するための配線１１８０の配置を示す図である。第５配線層（Ｍ５）に設けられている配線１１８０と、第４配線層（Ｍ４）に設けられている配線１１６５とは、ビア配線１１９０で電気的に接続されている。また、第４配線層（Ｍ４）に設けられている配線１１６５と、第３配線層（Ｍ３）に設けられている配線１１４０は、ビア配線１１７５で電気的に接続されている。
【0100】
図１１（Ｈ）は図１１（Ｅ）と同じ図である。図１１（Ｉ）は、ミラー対称配置されている４つの画素を示したものである。第５配線層（Ｍ５）に設けられている配線１１８０は、第５配線層（Ｍ５）のみで、第１方向の両端と第２方向の両端とが平面視で接続されている。第５配線層（Ｍ５）は、複数の配線層の中で、電圧ＶＤＤ（第２電圧）の配線の占有面積が最も大きい配線層である。これにより、第５配線層（Ｍ５）に設けられている電圧ＶＤＤ（第２電圧）を供給するための配線の配線幅を大きくして抵抗を下げている。この第５配線層（Ｍ５）と画素回路が設けられている第２半導体層４０２の間の距離は、第１配線層（Ｍ１）から第４配線層（Ｍ４）までのいずれかの配線層と、第２半導体層４０２との間の距離よりも長い。そのため、第５配線層（Ｍ５）だけでは、電流消費が少ない画素の画素回路から、電流消費が多い画素の画素回路への電流供給が不十分となる可能性がある。そこで、本実施形態では、第１配線層（Ｍ１）から第３配線層（Ｍ３）を組み合わせることにより、電源配線を２次元的に配する。これにより、画素回路に対して、安定した電流供給をすることができる。
【0101】
上記の例では、２種類の電源電圧のそれぞれについて、配線の占有面積が最も大きい配線層として、第４配線層（Ｍ４）と第５配線層（Ｍ５）を割り振った。また、第１配線層（Ｍ１）から第３配線層（Ｍ３）を組み合わせて、電源配線を２次元的に配置した。他方、２種類の電源電圧のそれぞれについて、配線の占有面積が最も大きい配線層として、第３配線層（Ｍ３）と第５配線層（Ｍ５）を割り振ってもよい。この場合、第１配線層（Ｍ１）、第２配線層（Ｍ２）、第４配線層（Ｍ４）を組み合わせて、電源配線を２次元的に配置してもよい。
【0102】
（実施形態３）
本実施形態では、図４で説明した画素回路３０００のレイアウト例を説明する。
本実施形態では、図４で説明した画素回路３０００のレイアウト例を説明する。
【0103】
図１２（Ａ）は、１つの画素に対応した画素回路３０００が有するクエンチ素子３０１０、波形整形回路３０２０の配置例である。図１２（Ａ）には、処理回路３０３０、カウンタ回路３０４０、出力回路３０５０の配置例も示している。クエンチ素子３０１０（例えば、ＭＯＳトランジスタであるため、クエンチ回路ともいう）、カウンタ回路３０４０、出力回路３０５０のそれぞれは、画素の端と接するように設けられている。すなわち、第１画素と、第１画素に隣り合う第２画素との間の境界に、これらの画素回路が接するように配されている。ここで、接するとは、厳密に、画素の端と接していることや、画素間の境界に接していることではなく、他の機能を有する回路が隣り合う画素との間に配されていないことをいう。例えば、第１画素の画素回路のうち、第２画素の画素回路に最も近い回路が、第１画素のクエンチ素子３０１、カウンタ回路３０４０、出力回路３０５０のいずれかであることをいう。
【0104】
このような画素回路の配置によれば、第１画素の画素回路の素子・回路で多くの電流を消費したとしても、第２画素の画素回路に電圧を供給する配線から電流を供給することが容易となる。このため、画素回路に対して、安定した電流供給をすることができる。
【0105】
また、図１２（Ａ）において、クエンチ素子３０１０と波形整形回路３０２０は隣り合って配されている。図４に示すように、クエンチ素子３０１０であるＭＯＳトランジスタの一方のノードと、波形整形回路３０２０の入力ノードは電気的に接続している。そのため、配線容量の低減などのメリットを享受するために、クエンチ素子３０１０と波形整形回路３０２０は、レイアウトとしても近接して配置する。
【0106】
図１２（Ｂ）は、４つの画素に対応した画素回路３０００の配置例を示したものである。各画素の画素回路がミラーレイアウトの配置となっている。これにより、各画素の画素回路の同じ機能をもつ回路が隣り合って配されることになる。例えば、第１画素（右上の画素）と第２画素（不図示）が第１方向３０で隣り合って配されている場合、第１画素と第２画素のカウンタ回路３０４０が隣り合うことになる。また、第１画素（左上の画素）と第２画素（右上の画素）は、第１画素と第２画素のクエンチ素子３０１０および波形整形回路３０２０が隣り合うことになる。これにより、回路をレイアウトするに際して、省スペース化を図ることが可能である。
【0107】
具体的には、図１２（Ａ）では、クエンチ素子３０１０が、画素回路が設けられている領域の角部に配されている。ここで、角部とは、画素回路が設けられている領域の第１方向３０の第１辺と、第２方向４０の第２辺とにより成す角に配置されていることである。また、角部とは、１画素に対応する画素回路が設けられている領域が、第１方向３０の辺と第２方向４０の辺により画定されており、それぞれの辺の１／３の長さ以内に配されていることをいう。例えば、図１２（Ａ）では、クエンチ素子３０１０は、左右方向で左下の頂点から辺の長さの１／３以内、かつ、上下方向で左下の頂点から辺の長さの１／３以内に設けられている。
【0108】
例えば、図４に示すようにクエンチ素子３０１０をＰＭＯＳトランジスタとし、その他の回路を構成するトランジスタをＮＭＯＳトランジスタにする場合がある。この場合、ＰＭＯＳトランジスタとＮＭＯＳトランジスタで異なる導電型のウエル構造とする必要がある。しかし、図１２（Ｂ）の配置例によれば、４画素分のクエンチ素子３０１０をまとめて配置することが可能である。このため、クエンチ素子３０１０用のＮウエル構造を４画素で共有かすることが可能である。また、以下の図１４や図１５を用いて説明するように、拡散領域や、電源配線（例えば、コンタクト配線）を複数の画素で共有する配置も可能となる。
【0109】
（カウンタ回路のレイアウト例）
図１３（Ａ）は、１つの画素に対応した画素回路３０００を示している。カウンタ回路３０４０に注目しており、カウンタ回路３０４０以外の回路等については、非表示となっている。３０４１がカウンタの１ビット目の回路である。また、３０４２、３０４３、３０４４、３０４５、３０４６の順で、それぞれ、カウンタの２ビット目、３ビット目、４ビット目、５ビット目、６ビット目の回路である。ここでは、６ビットのカウンタを例示しているため、１ビット目がＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）となり、６ビット目がＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）となる。
図１３（Ａ）は、１つの画素に対応した画素回路３０００を示している。カウンタ回路３０４０に注目しており、カウンタ回路３０４０以外の回路等については、非表示となっている。３０４１がカウンタの１ビット目の回路である。また、３０４２、３０４３、３０４４、３０４５、３０４６の順で、それぞれ、カウンタの２ビット目、３ビット目、４ビット目、５ビット目、６ビット目の回路である。ここでは、６ビットのカウンタを例示しているため、１ビット目がＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）となり、６ビット目がＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）となる。
【0110】
図１２（Ａ）および１２（Ａ）に示すように、画素回路３０００の中で、カウンタ回路３０４０が占める面積は、他の回路が占める面積よりも大きい。他方で、カウンタ回路３０４０では、１ビット目の回路３０４１から６ビット目の回路３０１６まで信号処理のために、これらの回路は連続して配置する必要がある。そのため、図１２（Ａ）および１２（Ａ）に示すように、カウンタ回路３０４０を構成する回路は、途中で折り返すような配置となっており、画素回路３０００の省スペース化を図っている。具体的には、１ビット目の回路３０４１、２ビット目の回路３０４２、３ビット目の回路３０４３の回路は、この順で第２方向４０の方向に配されている。また、４ビット目の回路３０４４は、３ビット目の回路３０４３に対して、第１方向３０に隣り合って配されている。そして、第４ビット目の回路３０４４、第５ビット目の回路３０４５、第６ビット目の回路３０４６は、この順で第２方向４０と逆方向に配されている。
【0111】
仮に、上記のように、これらの回路のレイアウトを折り返さずに直線的に配するとすると、画素回路３０００が占める領域が縦長形状や横長形状となる。この結果、第１基板１１に配されている複数の光電変換部１０２と、これらの光電変換部１０２と対応して配されている画素回路３０００との配線レイアウトが複雑化する可能性がある。これに対して、図１３（Ａ）のようなレイアウトによれば、画素回路３０００の省スペース化が図られるとともに、複数の光電変換部１０２と、これらに対応する画素回路３０００との電気的な接続関係を行う配線レイアウトの複雑化を抑制することもできる。
【0112】
図１３（Ｂ）は、２行３列の合計６つの画素の画素回路３０００を配置した例を示している。換言すれば、図１３（Ｂ）は、図１２（Ｂ）に示した２行２列の計４つの画素の画素回路３０００に対して、３列目を追加したときの画素回路３０００の配置である。
【0113】
ここで、図１３（Ｂ）において、１行２列目の画素回路３０００（第１画素の画素回路）と、１行３列目の画素回路３０００（第２画素の画素回路）に着目する。第１画素のカウンタ回路３０４０は、第１画素の端と接するように設けられており、第２画素のカウンタ回路３０４０は、第２画素の端と接するように設けられている。すなわち、第１画素と第２画素との間の境界に、第１画素と第２画素のカウンタ回路３０４０が接するように配されている。ここで、接するとは、厳密に、画素の端と接していることや、画素間の境界に接していることではなく、他の機能を有する回路が隣り合う画素との間に配されていないことをいう。例えば、第１画素のカウンタ回路３０４０と、第２画素のカウンタ回路３０４０の間に、カウンタ回路以外の回路が配置されていないことをいう。
【0114】
また、図１３（Ｂ）において、第１画素の回路３０４１（ＬＳＢ）と第２画素の回路３０４１（ＬＳＢ）との間の最短距離は、第１画素の回路３０４６（ＭＳＢ）と第２画素の回路３０４１（ＬＳＢ）との間の最短距離よりも短い。カウンタ回路において、ＬＳＢの回路が駆動している時間は、ＭＳＢの回路が駆動している時間よりも多いため、ＬＳＢの回路の方がＭＳＢの回路よりも電流消費が大きい。そのため、第１画素のＬＳＢの回路での電流消費が多くても、第２画素の画素回路の電源配線から第１画素の画素回路に電流供給することが可能である。他方、第１画素のＭＳＢの回路での電流消費量は、ＬＳＢの回路での電流消費量よりも相対的に大きくないため、このような対策は必ずしも必要ではない。
【0115】
図１３（Ｂ）に示したレイアウトは以下のように記述できる。すなわち、第１画素のカウンタ回路３０４０と、第１画素と隣り合う第２画素のカウンタ回路３０４０が、ミラー対称（線対称）で配置されている。また、第１画素のＬＳＢの回路３０４１と、第２画素のＬＳＢの回路３０４１もミラー対称で配置されている。また、第１画素のＬＳＢの回路３０４１と第２画素のＬＳＢの回路３０４１との最短距離は、第１画素のＭＳＢの回路３０４６と第２画素のＭＳＢの回路３０４６との最短距離よりも短い。このような関係を満たすことにより、画素回路に対して、より安定した電流供給をすることができる。
【0116】
（実施形態４）
本実施形態では、図４で説明した画素回路３０００のうち、クエンチ素子３０１０をＭＯＳトランジスタで構成する場合のレイアウトと、波形整形回路３０２０をインバータで構成する場合のレイアウトを説明する。
本実施形態では、図４で説明した画素回路３０００のうち、クエンチ素子３０１０をＭＯＳトランジスタで構成する場合のレイアウトと、波形整形回路３０２０をインバータで構成する場合のレイアウトを説明する。
【0117】
（クエンチ素子のレイアウト例）
図１４（Ａ）は、平面視した場合の２画素分の画素回路３０００のレイアウト図を示したものである。クエンチ素子３０１０に注目しており、クエンチ素子３０１０以外の回路については、非表示となっている。１行１列目の回路を第１画素の画素回路３０００とし、２行１列目の回路を第２画素の画素回路３０００とする。第１画素の画素回路３０００と、第２画素の画素回路３０００とがミラー対称（線対称）に配されている。
図１４（Ａ）は、平面視した場合の２画素分の画素回路３０００のレイアウト図を示したものである。クエンチ素子３０１０に注目しており、クエンチ素子３０１０以外の回路については、非表示となっている。１行１列目の回路を第１画素の画素回路３０００とし、２行１列目の回路を第２画素の画素回路３０００とする。第１画素の画素回路３０００と、第２画素の画素回路３０００とがミラー対称（線対称）に配されている。
【0118】
図１４（Ｂ）は、上記第１画素のクエンチ素子３０１０と第２画素のクエンチ素子３０１０の回路図を示すものである。このように、２つの画素のクエンチ素子３０１０を構成するＰＭＯＳトランジスタのソース側には、共通の電圧である電圧ＶＤＤ（第２電圧）が供給される構成となっている。
【0119】
図１４（Ａ）に戻ると、第１画素のクエンチ素子３０１０のＭＯＳトランジスタと、第２画素のクエンチ素子３０１０のＭＯＳトランジスタとで、１つの活性領域が共有化されている。具体的には、クエンチ素子３０１０のＰＭＯＳトランジスタのソース側の拡散領域が共有化されており、拡散領域には２つのコンタクト配線３０１５が設けられている。コンタクト配線３０１５には、電圧ＶＤＤ（第２電圧）が供給されるため、クエンチ素子３０１０のＰＭＯＳトランジスタのソースにも電圧ＶＤＤ（第２電圧）が供給されることになる。
【0120】
上記の構成により、クエンチ素子３０１０となるＭＯＳトランジスタのソースまたはドレイン（ＮＭＯＳトランジスタの場合はドレイン）である拡散領域を２つの画素の画素回路で共有化することができる。これにより、画素回路の省スペース化を図ることができる。
【0121】
上記では、共有化した拡散領域に、２つのコンタクト配線を接続するように設けていたが、コンタクト配線は１つでも構わないし、あるいは３つ以上のコンタクト配線を設けてもよい。１つのコンタクト配線を２つの画素で共通化することにより、レイアウトの簡素化が図られる。
【0122】
（波形整形回路のレイアウト例）
図１５（Ａ）は、平面視した場合の２画素分の画素回路３０００のレイアウト図を示したものである。波形整形回路３０２０に注目しており、波形整形回路３０２０以外の回路については、非表示となっている。１行１列目の回路を第１画素の画素回路３０００とし、１行２列目の回路を第２画素の画素回路３０００とする。第１画素の画素回路３０００と、第２画素の画素回路３０００とがミラー対称（線対称）に配されている。
図１５（Ａ）は、平面視した場合の２画素分の画素回路３０００のレイアウト図を示したものである。波形整形回路３０２０に注目しており、波形整形回路３０２０以外の回路については、非表示となっている。１行１列目の回路を第１画素の画素回路３０００とし、１行２列目の回路を第２画素の画素回路３０００とする。第１画素の画素回路３０００と、第２画素の画素回路３０００とがミラー対称（線対称）に配されている。
【0123】
図１５（Ｂ）には、上記第１画素の波形整形回路３０２０と第２画素の波形整形回路３０２０の回路図が示されている。このように、２つの画素の波形整形回路３０２０の一方には、共通の電圧である電圧ＶＤＤ（第２電圧）が供給され、２つの画素の波形整形回路３０２０の他方には、共通の電圧である電圧ＶＳＳ（第３電圧）が供給される。
【0124】
図１５（Ｃ）には、図１５（Ｂ）をより詳細に記載した回路図が示されている。波形整形回路３０２０は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを有するインバータ回路で構成されている。入力はＶｃａｔｈであり、出力はＶｐで示している。
【0125】
図１５（Ａ）に戻り、１行２列目に配されている第２画素の画素回路に着目する。第２画素の画素回路３０００が有する波形整形回路３０２０は２つのトランジスタを有しており、一方のトランジスタと他方のトランジスタは共通のゲートを有する。ゲートには、コンタクト配線３０６５が接続されている。コンタクト配線３０６５には、波形整形回路の入力である電圧Ｖｃａｔｈが供給される。図１５（Ａ）に示されている一方のトランジスタ（例えば、ＮＭＯＳトランジスタのソースおよびドレインには、コンタクト配線３０３５とコンタクト配線３０５５がそれぞれ接続されている。また、同様に、他方のトランジスタ（例えば、ＰＭＯＳトランジスタ）のソースおよびドレインには、コンタクト配線３０２５とコンタクト配線３０５５がそれぞれ接続されている。コンタクト配線３０３５には、電圧ＶＳＳ（第３電圧）が供給される。他方、コンタクト配線３０１５には、電圧ＶＤＤ（第２電圧）が供給される。また、コンタクト配線３０５５からは、電圧Ｖｐが出力される。
【0126】
図１５（Ａ）に示されているように、第１画素の波形整形回路３０２０のコンタクト配線３０３５が接続する拡散領域と、第２画素の波形整形回路３０２０のコンタクト配線３０３５が接続する拡散領域は、共有化されている。
【0127】
また同様に、第１画素の波形整形回路３０２０のコンタクト配線３０２５が接続する拡散領域と、第２画素の波形整形回路３０２０のコンタクト配線３０２５が接続する拡散領域は、共有化されている。
【0128】
上記の構成により、波形整形回路を構成するトランジスタのソースまたはドレインである拡散領域を２つの画素の画素回路で共有化することができる。これにより、画素回路の省スペース化を図ることができる。
【0129】
また、上記の構成では、共有化された拡散領域に２つのコンタクト配線（例えば、２つのコンタクト配線３０２５、２つのコンタクト配線３０３５）が設けられた例を説明した。しかし、これらの２つのコンタクト配線を１つに共通化して、共有化された拡散領域に配してもよい。
【0130】
（実施形態５）
本実施形態では、パイルアップ対策のためのクロック駆動を行う光電変換装置の構成と配線レイアウトについて説明を行う。
本実施形態では、パイルアップ対策のためのクロック駆動を行う光電変換装置の構成と配線レイアウトについて説明を行う。
【0131】
図１６（Ａ）にクロック駆動を行う場合のＡＰＤ３１００と画素回路３０００を示す。画素回路３０００では、クエンチ素子３０１０、波形整形回路３０２０と、カウンタ回路３０４０と、信号生成回路４０００を図示しており、他の回路は省略している。
【0132】
ＡＰＤ３１００でのアバランシェ増倍に応じてクエンチ素子３０１０を用いたクエンチ動作とリチャージ動作とを行うことが可能であるが、光子の検出タイミングによっては出力信号として判定されない場合がある。例えば、ＡＰＤ３１００でアバランシェ増倍が生じてノードｎｏｄｅＡへの入力電位がローレベルとなり、リチャージ動作が行われているときを想定する。一般的に、波形整形回路３０２０の判定閾値はＡＰＤでアバランシェ増倍が生じる電位差よりも高い電位に設定される。リチャージ動作によりノードｎｏｄｅＡの電位が判定閾値よりも低い状態であり、ＡＰＤでのアバランシェ増倍可能な電位のときに光子が入射すると、ＡＰＤでアバランシェ増倍が生じてｎｏｄｅＡの電圧が下がる。つまり、判定閾値よりも低い電圧でｎｏｄｅＡの電位が下がるため、光子を検出しているにも関わらず、ノードｎｏｄｅＢからの出力電位が変化しない。したがって、アバランシェ増倍が生じているにも関わらず、信号として判定されなくなる。特に、高照度下においては、光子が短い期間で連続して入るため、信号として判定されにくくなる。これにより、高照度であるにも関わらず、実際の光子の入射数と出力された信号とが乖離しやすい。この事象をパイルアップ現象ということもある。
【0133】
そこで、図１６（Ａ）に示すように、ＰＭＯＳトランジスタで構成されているクエンチ素子３０１０のオンとオフを信号ＱＧで制御することにより、短時間に光子が連続してＡＰＤへと入る場合にも信号として判定することが可能となる。
【0134】
信号生成回路４０００は、論理回路で構成される。ここでは、信号生成回路４０００は、ＮＡＮＤ回路で構成されており、露光期間を制御する制御信号Ｐ＿ＥＸＰと、制御信号Ｐ＿ＣＬＫが入力される。２つの入力信号が「１」の場合に「０」が論理回路から出力される。この出力が制御信号ＱＧである。他方、２つの入力信号のいずれかが「０」である場合には、「１」が論理回路から出力される。制御信号ＱＧが「０」の場合に、ＰＭＯＳトランジスタのクエンチ素子３０１０がオン状態となり、制御信号ＱＧが「１」の場合にＰＭＯＳトランジスタのクエンチ素子３０１０がオフ状態になる。
【0135】
図１６（Ｂ）のパルス図を参照すると、制御信号Ｐ＿ＥＸＰがハイレベルの状態であって、制御信号Ｐ＿ＣＬＫがハイレベルの状態になった場合に、制御信号ＱＧはローレベルとなり、クエンチ素子３０１０であるＰＭＯＳトランジスタは、オンになる。クエンチ素子３０１０がオンになると、ＰＭＯＳトランジスタの抵抗値が低くなり、リチャージ動作が行われる。他方、制御信号Ｐ＿ＥＸＰおよび制御信号Ｐ＿ＣＬＫのいずれかがローレベルの場合に、制御信号ＱＧはハイレベルとなり、クエンチ素子３０１０であるＰＭＯＳトランジスタはオフになる。クエンチ素子３０１がオフになると、ＰＭＯＳトランジスタの抵抗値が高くなり、リチャージ動作が行われにくくなる。このため、ＡＰＤ３１００でアバランシェ増倍動作が停止する。
【0136】
時刻ｔ１において、制御信号ＱＧはハイレベルからローレベルへと遷移して、クエンチ素子３０１０がオンとなり、ＡＰＤのリチャージ動作が開始される。これにより、ＡＰＤのカソードの電位Ｖｃａｔｈ（ｎｏｄｅＡ）がハイレベルへと遷移する。そして、ＡＰＤのアノードとカソードへと印加される電位の電位差がアバランシェ増倍可能な状態となる。Ｖｃａｔｈがローレベルからハイレベルへと遷移するときに、時刻ｔ２でＶｃａｔｈは判定閾値以上となる。このとき、Ｖｐ（ノードｎｏｄｅＢ）から出力されるパルス信号は反転して、ハイレベルからローレベルとなる。その後、ＡＰＤには、アバランシェ増倍が可能となる電位差が印加される状態となる。また、制御信号ＱＧがローレベルからハイレベルに遷移し、スイッチはオフとなる。
【0137】
次に、時刻ｔ３において、光子がＡＰＤに入射すると、ＡＰＤでアバランシェ増倍が生じ、クエンチ素子３０１０にアバランシェ増倍電流が流れ、Ｖｃａｔｈは降下する。電圧降下量がさらに大きくなり、ＡＰＤに印加される電圧差が小さくなると、時刻ｔ２のようにＡＰＤのアバランシェ増倍が停止し、Ｖｃａｔｈの電圧レベルはある一定値以上降下しなくなる。Ｖｃａｔｈの電圧が降下する途中でＶｃａｔｈが判定閾値よりも低くなると、Ｖｐの電圧はローレベルからハイレベルとなる。つまり、Ｖｃａｔｈにおいて出力波形が判定閾値を越えた部分は、波形整形回路３０２０で波形整形され、ｎｏｄｅＢで信号として出力される。そして、カウンタ回路でカウントされ、カウンタ回路から出力されるカウンタ信号のカウント値が１ＬＳＢ分増加する。
【0138】
時刻ｔ３と時刻ｔ４の間にＡＰＤに光子が入射しているが、制御信号ＱＧがハイレベルでクエンチ素子３０１０がオフの状態であり、ＡＰＤへの印加電圧がアバランシェ増倍可能な電位差となっていない。そのため、Ｖｃａｔｈの電圧レベルは判定閾値を超えない。
【0139】
時刻ｔ４において、制御信号ＱＧがハイレベルからローレベルに変わり、クエンチ素子３０１０がオンとなる。これに伴い、Ｖｃａｔｈは、電圧降下分を補う電流が流れ、Ｖｃａｔｈの電圧は元の電圧レベルへと遷移する。このとき、時刻ｔ５でＶｃａｔｈの電圧が判定閾値以上となるため、Ｖｐのパルス信号は反転し、ハイレベルからローレベルになる。
【0140】
時刻ｔ６において、Ｖｃａｔｈは元の電圧レベルに静定し、制御信号ＱＧはローレベルからハイレベルになる。したがって、クエンチ素子３０１０はオフとなる。以降においても、時刻ｔ１から時刻ｔ６で説明したように制御信号ＱＧや光子の入射に応じて各ノードや信号線などの電位が変化する。
【0141】
以上説明したように、制御信号ＱＧによって、リチャージ動作が所定の周期でおこなわれ、リチャージされていない期間では、光子はカウントされない。このため、光子が短い期間で連続して入る場合においても、１つの光子が信号として判定され、それ以外の光子はカウントされないこととなる。例えば、図１６（Ｂ）の例では、時刻ｔ３に入射した光子はカウントされ、時刻ｔ３と時刻ｔ４の間に入射された光子はカウントされないように構成されている。図１６（Ｂ）に示すように、制御信号ＱＧをクロック駆動する場合には、所定の露光期間である信号Ｐ＿ＥＸＰがオン状態のときに制御信号ＱＧがオフになる回数がカウントできる光子の数が上限数となる。このため、上記の構成によれば、高照度であるにも関わらず、実際の光子の入射数と出力された信号とが乖離しやすいという現象を低減することが可能となる。
【0142】
図１６（Ｃ）は、制御信号Ｐ＿ＥＸＰを伝達する配線と制御信号Ｐ＿ＣＬＫを伝達する配線を含む信号配線群７０００のレイアウトを示す図である。図１６（Ｃ）は、１画素の画素回路用の配線層のうち、所定の配線層を抜き出して平面視で表示したものである。制御信号Ｐ＿ＥＸＰ用の配線７０１０と制御信号Ｐ＿ＣＬＫ用の配線７０２０は、第１方向３０に延在して配されている。また、符号を付していないが、その他の配線も、第１方向３０に延在して配されている。
【0143】
図１６（Ｂ）に示すように、制御信号Ｐ＿ＥＸＰがハイレベルになっている状態で、制御信号Ｐ＿ＣＬＫが複数回遷移するため、制御信号Ｐ＿ＥＸＰの周波数は、制御信号Ｐ＿ＣＬＫの周波数よりも大きい。配線同士の容量カップリングを考慮するのであれば、周波数が大きい配線と当該配線と隣り合う配線との間隔は、周波数が小さい配線と当該配線と隣り合う配線との間隔よりも、大きくした方がよい。すなわち、制御信号Ｐ＿ＣＬＫ用の配線と当該配線と隣り合う配線との間隔は、制御信号Ｐ＿ＥＸＰ用の配線と当該配線と隣り合う配線との間隔よりも大きくする方がよい。
【0144】
図１６（Ｃ）は、制御信号用の配線や他の信号配線のレイアウト図である。制御信号Ｐ＿ＣＬＫ用の配線７０２０と、配線７０２０と隣り合う配線との間隔はｓ１とｓ２である。また、制御信号Ｐ＿ＥＸＰ用の配線７０１０と、配線７０１０と隣り合う配線との間隔はｓ３とｓ４である。そして、ｓ１＞ｓ３、ｓ４を満たし、かつ、ｓ２＞ｓ３、ｓ４を満たしている。このように制御信号用配線を配線層に配置することで、配線同士の容量カップリングを抑制し、制御信号Ｐ＿ＣＬＫのオンオフによる他の配線への影響を低減することができる。
【0145】
（実施形態６）
本実施形態では、実施形態５と同様に、クロック駆動を行う光電変換装置の構成と配線レイアウトについて説明を行う。
本実施形態では、実施形態５と同様に、クロック駆動を行う光電変換装置の構成と配線レイアウトについて説明を行う。
【0146】
【0147】
図１７（Ａ）と図１６（Ａ）を比較すると、図１７（Ａ）では、信号生成回路４０００に入力される電源電圧が電圧ＶＳＳ（第３電圧）と電圧ＶＱＧ（第４電圧）とが選択可能になっている。電圧ＶＳＳ（第３電圧）と電圧ＶＱＧ（第４電圧）の切り替えは、制御信号Ｒ＿ＶＱＳＥＬにより行われる。このスイッチＲ＿ＶＱＳＥＬにより、制御信号ＱＧのローレベルの電圧を可変とすることが可能となる。
【0148】
図１７（Ｂ）のパルス図は、例えば、図１６（Ｂ）のパルス図で制御信号Ｐ＿ＥＸＰがハイレベルになっている状態の一部を切りだしたものである。図１７（Ｂ）において、制御信号Ｒ＿ＶＱＳＥＬがローレベルの場合、信号生成回路４０００は電圧ＶＳＳ（第３電圧）と接続する。制御信号Ｐ＿ＥＸＰがハイレベルなので、制御信号Ｐ＿ＣＬＫがローレベルの場合には、制御信号ＱＧがハイレベルとなり、クエンチ素子３０１０であるＰＭＯＳトランジスタはオフになる。制御信号ＱＧがハイレベルの場合の電圧はＶＤＤ（第２電圧）である。他方、制御信号Ｐ＿ＣＬＫがハイレベルの場合には、制御信号Ｐ＿ＥＸＰがハイレベルなので、制御信号ＱＧがローレベルとなり、クエンチ素子３０１０であるＰＭＯＳトランジスタはオンになる。制御信号ＱＧがローレベルの場合の電圧はＶＳＳ（第３電圧）である。
【0149】
この後、制御信号Ｒ＿ＶＱＳＥＬがローレベルからハイレベルに遷移する。この場合、制御信号ＱＧがハイレベルのときの電圧は、先ほどと同様にＶＤＤ（第２電圧）であるが、制御信号ＱＧがローレベルのときの電圧は、ＶＱＧ（第４電圧）となる。
【0150】
ＰＭＯＳトラジスタであるクエンチ素子３０１０のゲートに入力される電圧が可変となるため、クエンチ素子３０１０の抵抗値が変わることになる。具体的には、ＶＳＳ（第３電圧）をゲートに印加した場合のクエンチ素子３０１０の抵抗値は、ＶＱＧ（第４電圧）をゲートに印加した場合のクエンチ素子３０１０の抵抗値よりも低くなる。このため、ＶＳＳ（第３電圧）に設定した場合のリチャージ時間は、ＶＱＧ（第４電圧）に設定した場合のリチャージ時間よりも短くなる。例えば、図１６（Ｂ）に戻ると、ＱＧがローレベルからハイレベルに戻るタイミングで、Ｖｃａｔｈのリチャージが完了するようになっている。仮に、ＶＳＳ（第３電圧）の値がクエンチ素子のゲート電圧として低すぎる場合、クエンチ素子３０１０の抵抗値が低く、リチャージされるまでの時間が短くなる。このため、ＱＧがローレベルからハイレベルに戻るまでの間で、リチャージが完了してしまう。そして、このタイミングで光子が入射すると、アバランシェ増倍が生じる。さらに、ＱＧがローレベルからハイレベルに戻るまでの間に、再度リチャージが完了し、再度の光子入射により、２回目のアバランシェ増倍が生じうる。すなわち、このような場合、ＱＧがローレベルからハイレベルに戻るまでの間に２回のアバランシェ増倍が生じることとなる。つまり、制御信号Ｐ＿ＣＬＫの１個のパルスに対して、２回以上のアバランシェ増倍が生じることとなり、不必要な消費電力が発生することとなる。このような現象は、特に高照度時に生じうる。このように、リチャージ時間を可変とすることで、所定の露光期間において、消費電力を平均化することができ、結果的に消費電力を抑制することができるというメリットがある。
【0151】
なお、図１７（Ｂ）では、１つの露光期間中に、電圧ＶＳＳ（第３電圧）と電圧ＶＱＧ（第４電圧）を切り替えている。しかし、第１露光期間中は電圧ＶＳＳ（第３電圧）とし、第１露光期間とは異なる第２露光期間中は電圧ＶＱＧ（第４電圧）としてもよい。また、モード設定によって、電圧ＶＳＳ（第３電圧）のみで光検出を行うようにしてもよいし、電圧ＶＱＧ（第４電圧）のみで光検出を行うようにしてもよい。
【0152】
図１７（Ｃ）は、１画素分の画素回路が設けられている領域における電圧ＶＱＧを供給するための配線のレイアウト図である。上記のように、電圧ＶＱＧはリチャージ時間を決定する電圧となる。そのため、他の信号配線からの影響を低減するために、低抵抗となる配線レイアウトとすることが好ましい。具体的には、平面視において、２次元方向に配線を配置することや、配線幅を太くすることが考えられる。しかし、上記のように、ＳＰＡＤを含むＡＰＤセンサは、画素毎に設けられている画素回路を構成する回路数が多い。このため、各回路への電源配線、各回路への入出力用の配線が多く、回路間の配線密度が高くなる。配線密度が高くなると、低抵抗としたい配線が１つの配線層だけでは分断されて、２次元状に配置することが難しくなる。また、配線密度が高くなると、配線幅を太くするために必要なスペースを確保することが難しくなる。
【0153】
そこで、図１７（Ｃ）に示すように、第１配線層（Ｍ１）に、電圧ＶＱＧ（第４電圧）の配線８０１０を第２方向４０に延在させる。配線８０１０は、１画素分の画素回路が設けられている領域の両端に到達するように配されている。また、第２配線層（Ｍ２）に、電圧ＶＱＧ（第４電圧）の配線８０２０を第１方向３０に延在させる。配線８０２０も、前記領域の両端に到達するように配されている。そして、配線８０１０と配線８０２０は、ビア配線８０３０で電気的に接続させる。これにより、２次元的に電源配線を配置することができ、他の配線からの影響を低減することで、安定したリチャージ動作が可能となる。
【0154】
また、１画素分の画素回路が設けられている領域の配線層において、電圧ＶＱＧ（第４電圧）を供給する配線の面積が占める割合は、例えば、１／５以上である。このように配線幅を太くすることにより、低抵抗化を図ることができ、他の配線からの影響を低減することで、安定したリチャージ動作が可能となる。
【0155】
また、上記では、第１配線層（Ｍ１）と第２配線層（Ｍ２）に電圧ＶＱＧ（第４電圧）を供給する配線を設けたが、他の配線層に当該配線を設けてもよい。例えば、図１１に示すように、第１配線層（Ｍ１）から第３配線層（Ｍ３）の組み合わせで、電圧ＶＳＳと電圧ＶＤＤの配線の２次元配置化を達成する。そして、第４配線層（Ｍ４）と第５配線層（Ｍ５）の組み合わせで、電圧ＶＱＧの配線の二次元配置化を達成してもよい。
【0156】
（実施形態７）
図１８は、本実施形態に係る光電変換システム１１２００の構成を示すブロック図である。本実施形態の光電変換システム１１２００は、光電変換装置１１２０４を含む。ここで、光電変換装置１１２０４は、上述の実施形態で述べた光電変換装置のいずれかを適用することができる。光電変換システム１１２００は例えば、撮像システムとして用いることができる。撮像システムの具体例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラ等が挙げられる。図１８では、光電変換システム１１２００としてデジタルスチルカメラの例を示している。
図１８は、本実施形態に係る光電変換システム１１２００の構成を示すブロック図である。本実施形態の光電変換システム１１２００は、光電変換装置１１２０４を含む。ここで、光電変換装置１１２０４は、上述の実施形態で述べた光電変換装置のいずれかを適用することができる。光電変換システム１１２００は例えば、撮像システムとして用いることができる。撮像システムの具体例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラ等が挙げられる。図１８では、光電変換システム１１２００としてデジタルスチルカメラの例を示している。
【0157】
図１８に示す光電変換システム１１２００は、光電変換装置１１２０４、被写体の光学像を光電変換装置１１２０４に結像させるレンズ１１２０２を有する。また、レンズ１１２０２を通過する光量を可変にするための絞り１１２０３、レンズ１１２０２の保護のためのバリア１１２０１を有する。レンズ１１２０２および絞り１１２０３は、光電変換装置１１２０４に光を集光する光学系である。
【0158】
光電変換システム１１２００は、光電変換装置１１２０４から出力される出力信号の処理を行う信号処理部１１２０５を有する。信号処理部１１２０５は、必要に応じて入力信号に対して各種の補正、圧縮を行って出力する信号処理の動作を行う。光電変換システム１１２００は、更に、画像データを一時的に記憶するためのバッファメモリ部１１２０６、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）１１２０９を有する。更に光電変換システム１１２００は、撮像データの記録または読み出しを行うための半導体メモリ等の記録媒体１１２１１、記録媒体１１２１１に記録または読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）１１２１０を有する。記録媒体１１２１１は、光電変換システム１１２００に内蔵されていてもよく、着脱可能であってもよい。また、記録媒体制御Ｉ／Ｆ部１１２１０から記録媒体１１２１１との通信や外部Ｉ／Ｆ部１１２０９からの通信は無線によってなされてもよい。
【0159】
更に光電変換システム１１２００は、各種演算を行うとともにデジタルスチルカメラ全体を制御する全体制御・演算部１１２０８、光電変換装置１１２０４と信号処理部１１２０５に各種タイミング信号を出力するタイミング発生部１１２０７を有する。ここで、タイミング信号などは外部から入力されてもよく、光電変換システム１１２００は、少なくとも光電変換装置１１２０４と、光電変換装置１１２０４から出力された出力信号を処理する信号処理部１１２０５とを有すればよい。全体制御・演算部１１２０８およびタイミング発生部１１２０７は、光電変換装置１１２０４の制御機能の一部または全部を実施するように構成してもよい。
【0160】
光電変換装置１１２０４は、画像用信号を信号処理部１１２０５に出力する。信号処理部１１２０５は、光電変換装置１１２０４から出力される画像用信号に対して所定の信号処理を実施し、画像データを出力する。また、信号処理部１１２０５は、画像用信号を用いて、画像を生成する。また、信号処理部１１２０５は、光電変換装置１１２０４から出力される信号に対して測距演算を行ってもよい。なお、信号処理部１１２０５やタイミング発生部１１２０７は、光電変換装置に搭載されていてもよい。つまり、信号処理部１１２０５やタイミング発生部１１２０７は、画素が配された基板に設けられていてもよいし、別の基板に設けられている構成であってもよい。上述した各実施形態の光電変換装置を用いて撮像システムを構成することにより、より良質の画像が取得可能な撮像システムを実現することができる。
【0161】
（実施形態８）
図１９は、前述の実施形態に記載の光電変換装置を利用した電子機器である距離画像センサの構成例を示すブロック図である。
図１９は、前述の実施形態に記載の光電変換装置を利用した電子機器である距離画像センサの構成例を示すブロック図である。
【0162】
図１９に示すように、距離画像センサ１２４０１は、光学系１２４０７、光電変換装置１２４０８、画像処理回路１２４０４、モニタ１２４０５、およびメモリ１２４０６を備えて構成される。そして、距離画像センサ１２４０１は、光源装置１２４０９から被写体に向かって投光され、被写体の表面で反射された光（変調光やパルス光）を受光することにより、被写体までの距離に応じた距離画像を取得することができる。
【0163】
光学系１２４０７は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を光電変換装置１２４０８に導き、光電変換装置１２４０８の受光面（センサ部）に結像させる。
【0164】
光電変換装置１２４０８としては、上述した各実施形態の光電変換装置が適用され、光電変換装置１２４０８から出力される受光信号から求められる距離を示す距離信号が画像処理回路１２４０４に供給される。
【0165】
画像処理回路１２４０４は、光電変換装置１２４０８から供給された距離信号に基づいて距離画像を構築する画像処理を行う。そして、その画像処理により得られた距離画像（画像データ）は、モニタ１２４０５に供給されて表示されたり、メモリ４０６に供給されて記憶（記録）されたりする。
【0166】
このように構成されている距離画像センサ１２４０１では、上述した光電変換装置を適用することで、画素の特性向上に伴って、例えば、より正確な距離画像を取得することができる。
【0167】
（実施形態９）
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
【0168】
図２０は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
【0169】
図２０では、術者（医師）１３１３１が、内視鏡手術システム１３００３を用いて、患者ベッド１３１３３上の患者１３１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１３００３は、内視鏡１３１００と、術具１３１１０と、内視鏡下手術のための各種の装置が搭載されたカート１３１３４と、から構成される。
【0170】
内視鏡１３１００は、先端から所定の長さの領域が患者１３１３２の体腔内に挿入される鏡筒１３１０１と、鏡筒１３１０１の基端に接続されるカメラヘッド１３１０２と、から構成される。図示する例では、硬性の鏡筒１３１０１を有するいわゆる硬性鏡として構成される内視鏡１３１００を図示しているが、内視鏡１３１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
【0171】
鏡筒１３１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１３１００には光源装置１３２０３が接続されており、光源装置１３２０３によって生成された光が、鏡筒１３１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光される。また、対物レンズを介して患者１３１３２の体腔内の観察対象に向かってこの光が照射される。なお、内視鏡１３１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
【0172】
カメラヘッド１３１０２の内部には光学系及び光電変換装置が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該光電変換装置に集光される。当該光電変換装置によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該光電変換装置としては、前述の各実施形態に記載の光電変換装置を用いることができる。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：Ｃａｍｅｒａ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）１３１３５に送信される。
【0173】
ＣＣＵ１３１３５は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等によって構成され、内視鏡１３１００及び表示装置１３１３６の動作を統括的に制御する。さらに、ＣＣＵ１３１３５は、カメラヘッド１３１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
【0174】
表示装置１３１３６は、ＣＣＵ１３１３５からの制御により、当該ＣＣＵ１３１３５によって画像処理が施された画像信号に基づく画像を表示する。
【0175】
光源装置１３２０３は、例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１３１００に供給する。
【0176】
入力装置１３１３７は、内視鏡手術システム１３００３に対する入力インターフェースである。ユーザは、入力装置１３１３７を介して、内視鏡手術システム１３００３に対して各種の情報の入力や指示入力を行うことができる。
【0177】
処置具制御装置１３１３８は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１３１１２の駆動を制御する。
【0178】
内視鏡１３１００に術部を撮影する際の照射光を供給する光源装置１３２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１３２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１３１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
【0179】
また、光源装置１３２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１３１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
【0180】
また、光源装置１３２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用する。具体的には、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１３２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
【0181】
（実施形態１０）
本実施形態の光電変換システムおよび移動体について、図２１及び図２２を用いて説明する。図２１は、本実施形態による光電変換システムおよび移動体の構成例を示す概略図である。本実施形態では、光電変換システムとして、車載カメラの一例を示す。
本実施形態の光電変換システムおよび移動体について、図２１及び図２２を用いて説明する。図２１は、本実施形態による光電変換システムおよび移動体の構成例を示す概略図である。本実施形態では、光電変換システムとして、車載カメラの一例を示す。
【0182】
図２１は、車両システムとこれに搭載される撮像を行う光電変換システムの一例を示したものである。光電変換システム１４３０１は、光電変換装置１４３０２、画像前処理部１４３１５、集積回路１４３０３、光学系１４３１４を含む。光学系１４３１４は、光電変換装置１４３０２に被写体の光学像を結像する。光電変換装置１４３０２は、光学系１４３１４により結像された被写体の光学像を電気信号に変換する。光電変換装置１４３０２は、上述の各実施形態のいずれかの光電変換装置である。画像前処理部１４３１５は、光電変換装置１４３０２から出力された信号に対して所定の信号処理を行う。画像前処理部１４３１５の機能は、光電変換装置１４３０２内に組み込まれていてもよい。光電変換システム１４３０１には、光学系１４３１４、光電変換装置１４３０２および画像前処理部１４３１５が、少なくとも２組設けられており、各組の画像前処理部１４３１５からの出力が集積回路１４３０３に入力されるようになっている。
【0183】
集積回路１４３０３は、撮像システム用途向けの集積回路であり、メモリ１４３０５を含む画像処理部１４３０４、光学測距部１４３０６、測距演算部１４３０７、物体認知部１４３０８、異常検出部１４３０９を含む。画像処理部１４３０４は、画像前処理部１４３１５の出力信号に対して、現像処理や欠陥補正等の画像処理を行う。メモリ１４３０５は、撮像画像の一次記憶、撮像画素の欠陥位置を格納する。光学測距部１４３０６は、被写体の合焦や、測距を行う。測距演算部１４３０７は、複数の光電変換装置１４３０２により取得された複数の画像データから測距情報の算出を行う。物体認知部１４３０８は、車、道、標識、人等の被写体の認知を行う。異常検出部１４３０９は、光電変換装置１４３０２の異常を検出すると、主制御部１４３１３に異常を発報する。
【0184】
集積回路１４３０３は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよいし、これらの組合せによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。
【0185】
主制御部１４３１３は、光電変換システム１４３０１、車両センサ１４３１０、制御ユニット１４３２０等の動作を統括・制御する。主制御部１４３１３を持たず、光電変換システム１４３０１、車両センサ１４３１０、制御ユニット１４３２０が個別に通信インターフェースを有して、それぞれが通信ネットワークを介して制御信号の送受を行う（例えばＣＡＮ規格）方法も取り得る。
【0186】
集積回路１４３０３は、主制御部１４３１３からの制御信号を受け或いは自身の制御部によって、光電変換装置１４３０２へ制御信号や設定値を送信する機能を有する。
【0187】
光電変換システム１４３０１は、車両センサ１４３１０に接続されており、車速、ヨーレート、舵角などの自車両走行状態および自車外環境や他車・障害物の状態を検出することができる。車両センサ１４３１０は、対象物までの距離情報を取得する距離情報取得手段でもある。また、光電変換システム１４３０１は、自動操舵、自動巡行、衝突防止機能等の種々の運転支援を行う運転支援制御部１３１１に接続されている。特に、衝突判定機能に関しては、光電変換システム１４３０１や車両センサ１４３１０の検出結果を基に他車・障害物との衝突推定・衝突有無を判定する。これにより、衝突が推定される場合の回避制御、衝突時の安全装置起動を行う。
【0188】
また、光電変換システム１４３０１は、衝突判定部での判定結果に基づいて、ドライバーに警報を発する警報装置１４３１２にも接続されている。例えば、衝突判定部の判定結果として衝突可能性が高い場合、主制御部１４３１３は、ブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして、衝突を回避、被害を軽減する車両制御を行う。警報装置１４３１２は、音等の警報を鳴らす、カーナビゲーションシステムやメーターパネルなどの表示部画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
【0189】
本実施形態では、車両の周囲、例えば前方または後方を光電変換システム１４３０１で撮影する。図２１（ｂ）に、車両前方を光電変換システム１４３０１で撮像する場合の光電変換システム１４３０１の配置例を示す。
【0190】
２つの光電変換装置１４３０２は、車両１４３００の前方に配される。具体的には、車両１４３００の進退方位または外形（例えば車幅）に対する中心線を対称軸にとする。この対称軸に対して２つの光電変換装置１３０２が線対称に配されると、車両１４３００と被写対象物との間の距離情報の取得や衝突可能性の判定を行う上で好ましい。また、光電変換装置１４３０２は、運転者が運転席から車両１４３００の外の状況を視認する際に運転者の視野を妨げない配置が好ましい。警報装置１４３１２は、運転者の視野に入りやすい配置が好ましい。
【0191】
また、本実施形態では、他の車両と衝突しない制御を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。さらに、光電変換システム１４３０１は、自車両等の車両に限らず、例えば、船舶、航空機或いは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
【0192】
本発明の光電変換装置は、更に、距離情報など各種情報を取得可能な構成であってもよい。
【0193】
（実施形態１１）
図２２は、１つの適用例に係る眼鏡１６６００（スマートグラス）を説明する。眼鏡１６６００には、光電変換装置１６６０２を有する。光電変換装置１６６０２は、上記の各実施形態に記載の光電変換装置である。また、レンズ１６６０１の裏面側には、ＯＬＥＤやＬＥＤ等の発光装置を含む表示装置が設けられていてもよい。光電変換装置１６６０２は１つでもよいし、複数でもよい。また、複数種類の光電変換装置を組み合わせて用いてもよい。光電変換装置１６６０２の配置位置は図１９（ａ）に限定されない。
図２２は、１つの適用例に係る眼鏡１６６００（スマートグラス）を説明する。眼鏡１６６００には、光電変換装置１６６０２を有する。光電変換装置１６６０２は、上記の各実施形態に記載の光電変換装置である。また、レンズ１６６０１の裏面側には、ＯＬＥＤやＬＥＤ等の発光装置を含む表示装置が設けられていてもよい。光電変換装置１６６０２は１つでもよいし、複数でもよい。また、複数種類の光電変換装置を組み合わせて用いてもよい。光電変換装置１６６０２の配置位置は図１９（ａ）に限定されない。
【0194】
眼鏡１６６００は、制御装置１６６０３をさらに備える。制御装置１６６０３は、光電変換装置１６６０２と上記の表示装置に電力を供給する電源として機能する。また、制御装置１６６０３は、光電変換装置１６６０２と表示装置の動作を制御する。レンズ１６６０１には、光電変換装置１６６０２に光を集光するための光学系が形成されている。
【0195】
図２２（ｂ）は、１つの適用例に係る眼鏡１６６１０（スマートグラス）を説明する。眼鏡１６６１０は、制御装置１６６１２を有しており、制御装置１６６１２に、光電変換装置１６６０２に相当する光電変換装置と、表示装置が搭載される。レンズ１６６１１には、制御装置１６６１２内の光電変換装置と、表示装置からの発光を投影するための光学系が形成されており、レンズ１６６１１には画像が投影される。制御装置１６６１２は、光電変換装置および表示装置に電力を供給する電源として機能するとともに、光電変換装置および表示装置の動作を制御する。制御装置は、装着者の視線を検知する視線検知部を有してもよい。視線の検知は赤外線を用いてよい。赤外発光部は、表示画像を注視しているユーザの眼球に対して、赤外光を発する。発せられた赤外光の眼球からの反射光を、受光素子を有する撮像部が検出することで眼球の撮像画像が得られる。平面視における赤外発光部から表示部への光を低減する低減手段を有することで、画像品位の低下を低減する。
【0196】
赤外光の撮像により得られた眼球の撮像画像から表示画像に対するユーザの視線を検出する。眼球の撮像画像を用いた視線検出には任意の公知の手法が適用できる。一例として、角膜での照射光の反射によるプルキニエ像に基づく視線検出方法を用いることができる。
【0197】
より具体的には、瞳孔角膜反射法に基づく視線検出処理が行われる。瞳孔角膜反射法を用いて、眼球の撮像画像に含まれる瞳孔の像とプルキニエ像とに基づいて、眼球の向き（回転角度）を表す視線ベクトルが算出されることにより、ユーザの視線が検出される。
【0198】
本実施形態の表示装置は、受光素子を有する光電変換装置を有し、光電変換装置からのユーザの視線情報に基づいて表示装置の表示画像を制御してよい。
【0199】
具体的には、表示装置は、視線情報に基づいて、ユーザが注視する第一の視界領域と、第一の視界領域以外の第二の視界領域とを決定される。第一の視界領域、第二の視界領域は、表示装置の制御装置が決定してもよいし、外部の制御装置が決定したものを受信してもよい。表示装置の表示領域において、第一の視界領域の表示解像度を第二の視界領域の表示解像度よりも高く制御してよい。つまり、第二の視界領域の解像度を第一の視界領域よりも低くしてよい。
【0200】
また、表示領域は、第一の表示領域、第一の表示領域とは異なる第二の表示領域とを有し、視線情報に基づいて、第一の表示領域および第二の表示領域から優先度が高い領域を決定されてよい。第一の視界領域、第二の視界領域は、表示装置の制御装置が決定してもよいし、外部の制御装置が決定したものを受信してもよい。優先度の高い領域の解像度を、優先度が高い領域以外の領域の解像度よりも高く制御してよい。つまり優先度が相対的に低い領域の解像度を低くしてよい。
【0201】
なお、第一の視界領域や優先度が高い領域の決定には、ＡＩを用いてもよい。ＡＩは、眼球の画像と当該画像の眼球が実際に視ていた方向とを教師データとして、眼球の画像から視線の角度、視線の先の目的物までの距離を推定するよう構成されたモデルであってよい。ＡＩプログラムは、表示装置が有しても、光電変換装置が有しても、外部装置が有してもよい。外部装置が有する場合は、通信を介して、表示装置に伝えられる。
【0202】
視認検知に基づいて表示制御する場合、外部を撮像する光電変換装置を更に有するスマートグラスに好ましく適用できる。スマートグラスは、撮像した外部情報をリアルタイムで表示することができる。
【0203】
＜その他の実施形態＞
以上、各実施形態について説明したが、本発明はこれらの実施形態に制限されるものではなく、様々な変更および変形が可能である。また、各実施形態は相互に適用可能である。すなわち、一方の実施形態の一部を他方の実施形態の一部と置換することもできるし、一方の実施形態の一部を他方の実施形態の一部と付加することも可能である。また、ある実施形態の一部を削除することも可能である。
以上、各実施形態について説明したが、本発明はこれらの実施形態に制限されるものではなく、様々な変更および変形が可能である。また、各実施形態は相互に適用可能である。すなわち、一方の実施形態の一部を他方の実施形態の一部と置換することもできるし、一方の実施形態の一部を他方の実施形態の一部と付加することも可能である。また、ある実施形態の一部を削除することも可能である。
【符号の説明】
【0204】
１０１０ 第１配線層に設けられている配線
１０２０ 第２配線層に設けられている配線
１０３０ 第３配線層に設けられている配線
３０００ 画素回路
３０１０ クエンチ素子
３０２０ 波形整形回路
３０３０ 処理回路
３０４０ カウンタ回路
３０５０ 出力回路
１０２０ 第２配線層に設けられている配線
１０３０ 第３配線層に設けられている配線
３０００ 画素回路
３０１０ クエンチ素子
３０２０ 波形整形回路
３０３０ 処理回路
３０４０ カウンタ回路
３０５０ 出力回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】