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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-20
(45)【発行日】2024-10-01
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 16/30 20060101AFI20240924BHJP
G11C 5/14 20060101ALI20240924BHJP
G11C 16/10 20060101ALI20240924BHJP
【ＦＩ】
G11C16/30 100
G11C5/14 400
G11C16/10 140
【請求項の数】
9
(21)【出願番号】P 2021048933
(22)【出願日】2021-03-23
(65)【公開番号】P2022147613
(43)【公開日】2022-10-06
【審査請求日】2023-09-19
(73)【特許権者】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】伊藤 朋彦
(72)【発明者】
【氏名】上原 一人
【審査官】後藤 彰
(56)【参考文献】
【文献】国際公開第２００４／０９５４７０（ＷＯ，Ａ１）
【文献】特開２００９－１４６４６７（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ １６／３０
Ｇ１１Ｃ ５／１４
Ｇ１１Ｃ １６／１０
(57)【特許請求の範囲】
【請求項1】
第１メモリセルと、前記第１メモリセルに電気的に接続され、書き込み対象の第１ワード線と、
第２メモリセルと、
前記第２メモリセルに電気的に接続され、書き込み非対象の第２ワード線と、
第１出力端子を有し、書き込み動作に用いる第１電圧、第２電圧、及び前記第２電圧より低い第３電圧を前記第１出力端子に発生する第１昇圧回路と、
前記第２電圧から第４電圧を生成するドライバと、
を具備し、
前記書き込み動作は、前記第１メモリセルにデータを書き込む第１プログラム動作と、前記第１プログラム動作の後に実行され、前記第１メモリセルに書き込まれたデータを判定する第１ベリファイ動作を有し、
前記第１昇圧回路は、
前記第１プログラム動作時に、前記第１出力端子に前記第１電圧を発生し、
前記第１プログラム動作の終了時に、前記第１出力端子に前記第３電圧を発生し、
前記第１ベリファイ動作時に、前記第１出力端子に前記第２電圧を発生し、その後前記第１出力端子に前記第１電圧を発生し、
前記第１プログラム動作時に、前記第１昇圧回路により発生された前記第１電圧から書き込み電圧が生成され、前記書き込み電圧が前記第１ワード線に供給され、
前記第１ベリファイ動作時に、前記第１昇圧回路により発生された前記第２電圧が前記ドライバに入力され、前記ドライバにより生成された前記第４電圧が前記第２ワード線に供給される半導体記憶装置。
【請求項2】
前記第２電圧を発生する第２昇圧回路をさらに具備し、前記第１ベリファイ動作時に、前記第２昇圧回路により発生された前記第２電圧が前記ドライバに入力され、前記ドライバにより生成された前記第４電圧が前記第２ワード線に供給される請求項１に記載の半導体記憶装置。
【請求項3】
前記第１ベリファイ動作に続いて、第２ベリファイ動作が実行され、前記第１昇圧回路は、
前記第１ベリファイ動作の終了時に、前記第１出力端子に前記第３電圧を発生し、
前記第２ベリファイ動作時に、前記第１出力端子に前記第２電圧を発生し、その後前記第１出力端子に前記第１電圧を発生する請求項１に記載の半導体記憶装置。
【請求項4】
前記第１ベリファイ動作に続いて、第２ベリファイ動作が実行され、前記第１昇圧回路は、前記第２ベリファイ動作時に、前記第１出力端子に前記第１電圧を発生する請求項１に記載の半導体記憶装置。
【請求項5】
前記第１昇圧回路は、前記第１プログラム動作時に、前記第１出力端子の電圧を、前記第１電圧に上昇させ、 前記第１プログラム動作の終了時に、前記第１出力端子の電圧を、前記第１電圧から前記第３電圧に低下させ、
前記第１ベリファイ動作の開始時に、前記第１出力端子の電圧を、前記第３電圧から前記第２電圧に上昇させ、その後前記第１出力端子の電圧を、前記第２電圧から前記第１電圧に上昇させる請求項１に記載の半導体記憶装置。
【請求項6】
前記第１ベリファイ動作の後に、第２プログラム動作が実行され、前記第１昇圧回路は、前記第２プログラム動作時に、前記第１出力端子に前記第１電圧を発生する請求項１に記載の半導体記憶装置。
【請求項7】
前記第１昇圧回路は、前記第１ベリファイ動作時に、前記第１出力端子に前記第２電圧を発生する前に、前記第１出力端子に第５電圧を発生する請求項１に記載の半導体記憶装置。
【請求項8】
前記第１昇圧回路は、複数のチャージポンプを含む請求項１に記載の半導体記憶装置。
【請求項9】
前記書き込み動作時に前記第１メモリセルに印加される書き込み電圧を転送するトランジスタをさらに具備し、前記第１電圧は、前記書き込み電圧に、前記トランジスタのしきい値電圧以上の電圧を加えた第６電圧、あるいは前記第６電圧より低い第７電圧のいずれかの電圧である請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリを含む半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１６－１７０８４７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
書き込み動作を高速化できる半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、第１メモリセルと、第１メモリセルに電気的に接続され、書き込み対象の第１ワード線と、第２メモリセルと、第２メモリセルに電気的に接続され、書き込み非対象の第２ワード線と、第１出力端子を有し、書き込み動作に用いる第１電圧、第２電圧、及び第２電圧より低い第３電圧を第１出力端子に発生する第１昇圧回路と、第２電圧から第４電圧を生成するドライバとを具備する。書き込み動作は、第１メモリセルにデータを書き込む第１プログラム動作と、第１プログラム動作の後に実行され、第１メモリセルに書き込まれたデータを判定する第１ベリファイ動作を有する。第１昇圧回路は、第１プログラム動作時に、第１出力端子に第１電圧を発生し、第１プログラム動作の終了時に、第１出力端子に第３電圧を発生し、第１ベリファイ動作時に、第１出力端子に第２電圧を発生し、その後、第１出力端子に第１電圧を発生する。第１プログラム動作時に、第１昇圧回路により発生された第１電圧から書き込み電圧が生成され、書き込み電圧が第１ワード線に供給され、第１ベリファイ動作時に、第１昇圧回路により発生された第２電圧がドライバに入力され、ドライバにより生成された第４電圧が第２ワード線に供給される。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、及び配置等を下記のものに特定するものではない。
【0008】
機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。
【0009】
１．第１実施形態
以下に、第１実施形態の半導体記憶装置について説明する。
以下に、第１実施形態の半導体記憶装置について説明する。
【0010】
１．１ 半導体記憶装置１の構成
１．１．１ 半導体記憶装置１の全体構成
図１は、第１実施形態の半導体記憶装置１の構成例を示すブロック図である。半導体記憶装置１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、外部のメモリコントローラ２によって制御が可能である。
１．１．１ 半導体記憶装置１の全体構成
図１は、第１実施形態の半導体記憶装置１の構成例を示すブロック図である。半導体記憶装置１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、外部のメモリコントローラ２によって制御が可能である。
【0011】
図１に示すように、半導体記憶装置１は、例えば、メモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、センスアンプモジュール１４、ロウデコーダモジュール１５、ドライバ１６、及び電圧生成回路１７を備える。
【0012】
メモリセルアレイ１０は、複数のブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎ（ｎは０以上の自然数）を含む。ブロックＢＬＫｎは、データを不揮発に記憶することが可能な複数のメモリセルを含む。ブロックＢＬＫｎは、例えば、データの消去単位として用いられる。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
【0013】
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えば、シーケンサ１３に読み出し動作、書き込み動作、及び消去動作等を実行させる命令を含む。
【0014】
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含む。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫｎ、ワード線、及びビット線の選択に使用される。
【0015】
シーケンサ（または、制御回路）１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいて、センスアンプモジュール１４、ロウデコーダモジュール１５、及び電圧生成回路１７等を制御して、メモリセルに対して読み出し動作、書き込み動作、及び消去動作等を実行する。
【0016】
センスアンプモジュール１４は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１４は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定する。さらに、センスアンプモジュール１４は、データの判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
【0017】
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、メモリセルアレイ１０内の１つのブロックＢＬＫｎを選択する。ロウデコーダモジュール１５は、例えば、選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫｎ内の選択されたワード線に転送する。
【0018】
ドライバ１６は、電圧生成回路１７から複数の電圧を受け取る。ドライバ１６は、書き込み動作、読み出し動作、及び消去動作に応じて、電圧生成回路１７から供給された複数の電圧から必要な電圧を選択し、選択した電圧を複数の信号線を介してロウデコーダモジュール１５に供給する。ドライバ１６は、例えば、アドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に、電圧生成回路１７から供給された電圧を印加する。
【0019】
電圧生成回路１７は、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路１７は、生成した電圧を、ドライバ１６、メモリセルアレイ１０、及びセンスアンプモジュール１４などに供給する。電圧生成回路１７の詳細な構成については後述する。
【0020】
上記に説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成してもよい。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【0021】
１．１．２ 半導体記憶装置１の回路構成
以下に、第１実施形態の半導体記憶装置１の回路構成として、メモリセルアレイ１０、ロウデコーダモジュール１５、及び電圧生成回路１７の回路構成を順に説明する。
以下に、第１実施形態の半導体記憶装置１の回路構成として、メモリセルアレイ１０、ロウデコーダモジュール１５、及び電圧生成回路１７の回路構成を順に説明する。
【0022】
１．１．２．１ メモリセルアレイ１０の回路構成
メモリセルアレイ１０は、前述したように、複数のブロックＢＬＫ０～ＢＬＫｎを含む。ここでは、メモリセルアレイ１０に含まれるブロックＢＬＫ０～ＢＬＫｎのうちの１つのブロックＢＬＫｎを示す。
メモリセルアレイ１０は、前述したように、複数のブロックＢＬＫ０～ＢＬＫｎを含む。ここでは、メモリセルアレイ１０に含まれるブロックＢＬＫ０～ＢＬＫｎのうちの１つのブロックＢＬＫｎを示す。
【0023】
図２は、第１実施形態の半導体記憶装置１が備えるメモリセルアレイ１０内のブロックＢＬＫｎの回路図である。ブロックＢＬＫｎは、例えば、４つのストリングユニットＳＵ０～ＳＵ３を含んでいる。以降、ストリングユニットＳＵと記した場合、ストリングユニットＳＵ０～ＳＵ３の各々を示すものとする。
【0024】
ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは０以上の自然数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。メモリセルトランジスタＭＴ０～ＭＴ７の各々は、制御ゲート及び電荷蓄積層を含み、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２の各々は、各種動作時におけるストリングユニットＳＵの選択に使用される。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０～ＭＴ７の各々を示すものとする。
【0025】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【0026】
１つのブロックＢＬＫｎにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ストリングユニットＳＵ０～ＳＵ３内のそれぞれの選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに接続される。
【0027】
上記に説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられた複数のＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば、複数のブロックＢＬＫ間で共有される。
【0028】
各ストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えば、セルユニットＣＵと称される。例えば、１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有することも可能である。
【0029】
なお、第１実施形態の半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、上述した構成に限定されない。例えば、ブロックＢＬＫｎが含むストリングユニットＳＵの個数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設定可能である。
【0030】
１．１．２．２ ロウデコーダモジュール１５の回路構成
図３は、第１実施形態の半導体記憶装置１が備えるロウデコーダモジュール１５の回路構成を示す図である。ロウデコーダモジュール１５は、複数のロウデコーダＲＤ０、ＲＤ１、…、ＲＤｎを含む。ロウデコーダＲＤ０～ＲＤｎは、それぞれブロックＢＬＫ０～ＢＬＫｎに対応している。図３にロウデコーダＲＤ０の詳細な回路構成を示すが、その他のロウデコーダＲＤｎの回路構成も、ロウデコーダＲＤ０の回路構成と同様である。
図３は、第１実施形態の半導体記憶装置１が備えるロウデコーダモジュール１５の回路構成を示す図である。ロウデコーダモジュール１５は、複数のロウデコーダＲＤ０、ＲＤ１、…、ＲＤｎを含む。ロウデコーダＲＤ０～ＲＤｎは、それぞれブロックＢＬＫ０～ＢＬＫｎに対応している。図３にロウデコーダＲＤ０の詳細な回路構成を示すが、その他のロウデコーダＲＤｎの回路構成も、ロウデコーダＲＤ０の回路構成と同様である。
【0031】
ロウデコーダＲＤ０は、例えば、ブロックデコーダＢＤ、転送ゲート線ＴＧ及びｂＴＧ、並びにトランジスタＴＲ０～ＴＲ１７を含む。以降、トランジスタＴＲ０～ＴＲ１７を示す場合、トランジスタＴＲとも記す。
【0032】
ブロックデコーダＢＤは、ブロックアドレスＢＡｄをデコードする。ブロックデコーダＢＤは、ブロックアドレスＢＡｄのデコード結果に基づいて、転送ゲート線ＴＧ及びｂＴＧのそれぞれに所定の電圧を印加する。具体的には、ブロックデコーダＢＤは、転送ゲート線ｂＴＧに対して、転送ゲート線ＴＧに印加する信号の反転信号を印加する。すなわち、転送ゲート線ＴＧに印加される電圧と、転送ゲート線ｂＴＧに印加される電圧とは、相補的な関係にある。
【0033】
トランジスタＴＲ０～ＴＲ１７のそれぞれは、高耐圧なｎチャネルＭＯＳ電界効果トランジスタである。トランジスタＴＲ０～ＴＲ１２のそれぞれのゲートは、転送ゲート線ＴＧに接続される。トランジスタＴＲ１３～ＴＲ１７のそれぞれのゲートは、転送ゲート線ｂＴＧに接続される。すなわち、トランジスタＴＲ０～ＴＲ１７のそれぞれは、ブロックデコーダＢＤによって制御される。また、トランジスタＴＲ０～ＴＲ１７のそれぞれは、信号線を介してドライバ１６に接続される。信号線は、複数のブロックＢＬＫで共有される。さらに、ドライバ１６は、電圧生成回路１７に接続される。
【0034】
トランジスタＴＲ０のドレインは、信号線ＳＧＳＤに接続される。信号線ＳＧＳＤは、複数のブロックＢＬＫで共有され、且つ選択されたブロックＢＬＫｎに対応するグローバル転送ゲート線として使用される。トランジスタＴＲ０のソースは、選択ゲート線ＳＧＳに接続される。選択ゲート線ＳＧＳは、ブロック毎に設けられたローカル転送ゲート線として使用される。
【0035】
トランジスタＴＲ１～ＴＲ８のそれぞれのドレインは、それぞれ信号線ＣＧ０～ＣＧ７に接続される。信号線ＣＧ０～ＣＧ７のそれぞれは、複数のブロックＢＬＫで共有されたグローバルワード線として使用される。トランジスタＴＲ１～ＴＲ８のそれぞれのソースは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロック毎に設けられたローカルワード線として使用される。
【0036】
トランジスタＴＲ９～ＴＲ１２のそれぞれのドレインは、それぞれ信号線ＳＧＤＤ０～ＳＧＤＤ３に接続される。信号線ＳＧＤＤ０～ＳＧＤＤ３のそれぞれは、複数のブロックＢＬＫで共有され、且つ選択されたブロックＢＬＫｎに対応するグローバル転送ゲート線として使用される。トランジスタＴＲ９～ＴＲ１２のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。選択ゲート線ＳＧＤ０～ＳＧＤ３のそれぞれは、ブロック毎に設けられたローカル転送ゲート線として使用される。
【0037】
トランジスタＴＲ１３のドレインは、信号線ＵＳＧＳに接続される。トランジスタＴＲ１３のソースは、選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１４～ＴＲ１７のそれぞれのドレインは、信号線ＵＳＧＤに接続される。トランジスタＴＲ１４～ＴＲ１７のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。信号線ＵＳＧＳ及びＵＳＧＤのそれぞれは、複数のブロックＢＬＫで共有され、且つ非選択のブロックＢＬＫｎに対応するグローバル転送ゲート線として使用される。
【0038】
以上の構成により、ロウデコーダモジュール１５は、ブロックアドレスＢＡｄのデコード結果に基づいてブロックＢＬＫｎを選択する。すなわち、各種動作時において、選択されたブロックＢＬＫｎに対応するブロックデコーダＢＤは、“Ｈ”レベル及び“Ｌ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加する。非選択のブロックＢＬＫｎに対応するブロックデコーダＢＤは、“Ｌ”レベル及び“Ｈ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加する。
【0039】
なお、第１実施形態の半導体記憶装置１が備えるロウデコーダモジュール１５は、以上で説明した回路構成に限定されない。例えば、ロウデコーダモジュール１５が含むトランジスタＴＲの個数は、各ブロックＢＬＫｎに設けられるメモリセルトランジスタや選択トランジスタ等の個数に基づいて適宜変更され得る。本明細書では、ロウデコーダＲＤに含まれたトランジスタＴＲのことを、転送スイッチＷＬＳＷとも呼ぶ。
【0040】
１．１．２．３ 電圧生成回路１７の回路構成
図４は、第１実施形態の半導体記憶装置１が備える電圧生成回路１７の回路構成を示す図である。図５、図６及び図７は、書き込み動作時の電圧生成回路１７における昇圧状態を示す図である。電圧生成回路１７は、例えば、昇圧回路１７Ａ及び１７Ｂを含む。
図４は、第１実施形態の半導体記憶装置１が備える電圧生成回路１７の回路構成を示す図である。図５、図６及び図７は、書き込み動作時の電圧生成回路１７における昇圧状態を示す図である。電圧生成回路１７は、例えば、昇圧回路１７Ａ及び１７Ｂを含む。
【0041】
昇圧回路１７Ａは、例えば、電源電圧ＶDDから高電圧を生成するための回路である。昇圧回路１７Ａは、主として書き込み動作のプログラム動作で使用される電圧、例えば、電圧ＶPGMHを生成する。
【0042】
電圧ＶPGMHは、書き込み動作時に、昇圧回路１７Ａからロウデコーダモジュール１５に供給される。電圧ＶPGMHは、書き込み電圧ＶPGMを転送する転送トランジスタのしきい値電圧Ｖth以上、書き込み電圧ＶPGMより高い電圧である。電圧ＶPGMHは、ロウデコーダモジュール１５内の書き込み電圧ＶPGMを転送する転送トランジスタのゲートに供給される。
【0043】
また、電圧ＶPGMHから書き込み電圧ＶPGMが生成される。電圧ＶPGMHは、トランジスタＴＲ２０のゲート及びドレインに供給され、トランジスタＴＲ２０のソースから書き込み電圧ＶPGMがロウデコーダモジュール１５に供給される。書き込み電圧ＶPGMは、書き込み動作のプログラム動作において、書き込み対象のワード線（以下、選択ワード線ＷＬsと記す）に印加されるべき電圧である。プログラム動作については後で詳述する。
【0044】
本実施形態では、図６に示すように、昇圧回路１７Ａは、補助として書き込み動作のプログラムベリファイ動作で使用される電圧、電圧ＶMREGSUPを生成する。昇圧回路１７Ａは、生成した電圧ＶMREGSUPをドライバ１６に供給する。ドライバ１６は、入力電圧として電圧ＶMREGSUPを受け取り、電圧ＶMREGSUPを用いて電圧ＶREADを生成する。すなわち、ドライバ１６は、電圧ＶMREGSUPを元に電圧値等を調整して電圧ＶREADを生成する。ドライバ１６は、生成した電圧ＶREADをロウデコーダモジュール１５に出力する。電圧ＶMREGSUPは、電圧ＶPGMH（あるいは、書き込み電圧ＶPGM）より低い場合もあるし、電圧ＶPGMHより高い場合もある。電圧ＶREADは、書き込み動作のプログラムベリファイ動作及び読み出し動作において、書き込み非対象のワード線（以下、非選択ワード線ＷＬuと記す）に印加されるべき電圧である。電圧ＶREADは、メモリセルトランジスタＭＴの保持データに関わらず、メモリセルトランジスタＭＴをオンさせる電圧である。プログラムベリファイ動作については後で詳述する。
【0045】
以下に、図４を参照して、昇圧回路１７Ａの回路構成について説明する。昇圧回路１７Ａは、例えば、複数のチャージポンプＰ１、Ｐ２、…、Ｐ８を含む。チャージポンプＰ１～Ｐ４は直列に接続される。同様に、チャージポンプＰ５～Ｐ８も直列に接続される。チャージポンプの各々は、入力された電圧を昇圧し、入力電圧のｉ（ｉは２以上の自然数）倍の電圧を生成する。例えば、チャージポンプＰ１及びＰ３は、入力電圧の６倍の電圧をそれぞれ生成する。チャージポンプＰ２及びＰ４は、入力電圧の２倍の電圧をそれぞれ生成する。
【0046】
チャージポンプＰ１～Ｐ４の各々の間、及びチャージポンプＰ５～Ｐ８の各々の間には、スイッチ（図示しない）が設けられる。スイッチの開閉を制御することにより、チャージポンプの各々、あるいは直列接続された複数のチャージポンプは、他のチャージポンプから独立して、入力電圧を昇圧し、出力することができる。
【0047】
直列接続された４つのチャージポンプＰ１～Ｐ４は、チャージポンプＰ１に入力された入力電圧を順次昇圧し、昇圧した第１電圧を出力端子Ｔａから出力する。同様に、直列接続された４つのチャージポンプＰ５～Ｐ８は、チャージポンプＰ５に入力された入力電圧を順次昇圧し、昇圧した第１電圧を出力端子Ｔａから出力する。本実施形態では、図５に示すように、チャージポンプＰ１～Ｐ４及びＰ５～Ｐ８により昇圧された電圧ＶPGMHが、出力端子Ｔａから出力される。
【0048】
また、チャージポンプ間のスイッチを開くことにより、チャージポンプＰ１～Ｐ４のうちの複数あるいは各々は、入力電圧を昇圧し、昇圧した第２電圧を昇圧回路１７Ａに設けられた出力端子から出力する。同様に、チャージポンプＰ５～Ｐ８のうちの複数あるいは各々は、入力電圧を昇圧し、昇圧した第２電圧を昇圧回路１７Ａに設けられた出力端子から出力する。本実施形態では、図６に示すように、チャージポンプＰ１及びＰ２により昇圧された電圧ＶMREGSUPが、出力端子Ｔａから出力される。
【0049】
チャージポンプＰ１～Ｐ４及びチャージポンプＰ５～Ｐ８を備えることで、ドライバ１６に供給する電流量を増やし、所望の電圧への昇圧を速めることができる。また、半導体記憶装置１が複数のプレーンを備える場合、チャージポンプＰ１～Ｐ８のうち任意の複数のチャージポンプを用いて昇圧した電圧を、各々のプレーンに独立して供給することができる。
【0050】
次に、昇圧回路１７Ｂについて説明する。昇圧回路１７Ｂは、例えば、電源電圧ＶDDから高電圧より低い中間電圧を生成するための回路である。昇圧回路１７Ｂは、主として書き込み動作のプログラムベリファイ動作及び読み出し動作で使用される電圧、例えば、電圧ＶMREGSUPを生成する。昇圧回路１７Ｂは、図６及び図７に示すように、プログラムベリファイ動作時に、電圧ＶMREGSUPをドライバ１６に供給する。上述したように、ドライバ１６には昇圧回路１７Ａからも電圧ＶMREGSUPが供給されるが、主として電圧ＶMREGSUPをドライバ１６に供給するのは昇圧回路１７Ｂである。
【0051】
ドライバ１６は、入力電圧として昇圧回路１７Ａ及び１７Ｂから電圧ＶMREGSUPを受け取り、電圧ＶMREGSUPを用いて電圧ＶREADを生成する。すなわち、ドライバ１６は、昇圧回路１７Ａ及び１７Ｂの両方から供給される電圧ＶMREGSUPを元に電圧値等を調整して電圧ＶREADを生成する。ドライバ１６は、生成した電圧ＶREADをロウデコーダモジュール１５に出力する。
【0052】
昇圧回路１７Ｂは、また図５に示すように、書き込み動作のプログラム動作で使用される電圧、例えば、電圧ＶMREGSUPを生成する。昇圧回路１７Ｂは、プログラム動作時に、電圧ＶMREGSUPをドライバ１６に供給する。ドライバ１６は、入力電圧として電圧ＶMREGSUPを受け取り、電圧ＶMREGSUPを用いて電圧ＶPASSを生成する。すなわち、ドライバ１６は、電圧ＶMREGSUPを元に電圧値等を調整して電圧ＶPASSを生成する。ドライバ１６は、生成した電圧ＶPASSをロウデコーダモジュール１５に出力する。電圧ＶPASSは、書き込み動作のプログラム動作において、非選択ワード線ＷＬuに印加されるべき電圧である。電圧ＶPASSは、メモリセルトランジスタＭＴの保持データに関わらず、メモリセルトランジスタＭＴをオンさせる電圧である。
【0053】
昇圧回路１７Ｂは、例えば、複数のチャージポンプＰ１１及びＰ１２を含む。チャージポンプＰ１１及びＰ１２は、チャージポンプＰ１１に入力された入力電圧を順次昇圧し、昇圧した電圧ＶMREGSUPを出力端子Ｔｂから出力する。ここでは、直列接続された２つのチャージポンプを示したが、チャージポンプは、必要に応じて任意の数設けられる。
【0054】
１．１．３ 半導体記憶装置１の構造
以下に、第１実施形態の半導体記憶装置１の構造の一例について説明する。
以下に、第１実施形態の半導体記憶装置１の構造の一例について説明する。
【0055】
１．１．３．１ メモリセルアレイの断面構造
図８は、半導体記憶装置１が備えるメモリセルアレイ１０内のメモリセルトランジスタの断面図である。図８において、半導体基板３０面に平行で互いに直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向を含む面（ＸＹ面）に直交する方向をＺ方向とする。Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向はワード線ＷＬが積層される方向に対応する。なお、図８では導電層間の層間絶縁層が省略されている。
図８は、半導体記憶装置１が備えるメモリセルアレイ１０内のメモリセルトランジスタの断面図である。図８において、半導体基板３０面に平行で互いに直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向を含む面（ＸＹ面）に直交する方向をＺ方向とする。Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向はワード線ＷＬが積層される方向に対応する。なお、図８では導電層間の層間絶縁層が省略されている。
【0056】
図８に示すように、メモリセルアレイ１０は、半導体基板３０の上方に設けられた導電層３１～３４、メモリピラーＭＰ、及びコンタクトプラグＣＰ１を含む。詳述すると、半導体基板３０の上方に導電層３１が設けられる。導電層３１は、半導体基板３０の主面（あるいは、ＸＹ面）に平行な平板状に形成される。この導電層３１は、ソース線ＳＬとして機能する。導電層３１は、例えば、不純物がドープされたポリシリコン、あるいはタングステン（Ｗ）を含む。
【0057】
導電層３１上には、ＸＺ面に沿った複数のスリットＳＬＴが、Ｙ方向に配列される。導電層３１上かつ隣り合うスリットＳＬＴ間の構造体（または、積層体）が、例えば１つのストリングユニットＳＵに対応する。
【0058】
導電層３１上かつ隣り合うスリットＳＬＴ間には、下層から順に、導電層３２、複数の導電層３３、導電層３４、及び導電層３５が設けられる。これらの導電層のうちＺ方向に隣り合う導電層は、層間絶縁膜を介して積層される。導電層３２～３４は、それぞれがＸＹ面に平行な平板状に形成される。導電層３２は、選択ゲート線ＳＧＳとして機能する。複数の導電層３３は、下層から順に、それぞれワード線ＷＬ０～ＷＬ７として機能する。導電層３４は、選択ゲート線ＳＧＤ０として機能する。導電層３２～３４は、例えばタングステン（Ｗ）あるいはポリシリコンを含む。
【0059】
複数のメモリピラーＭＰは、例えば、Ｘ方向及びＹ方向に千鳥状に配列される。複数のメモリピラーＭＰの各々は、スリットＳＬＴ間の積層体内をＺ方向に延伸（または、貫通）している。各メモリピラーＭＰは、導電層３４の上方から導電層３１の上面に達するように、導電層３４，３３，３２を通過して設けられる。各メモリピラーＭＰは、１つのＮＡＮＤストリングＮＳとして機能する。
【0060】
メモリピラーＭＰは、例えば、ブロック絶縁層４０、電荷蓄積層４１、トンネル絶縁層（トンネル絶縁膜とも称する）４２、及び半導体層４３を有する。具体的には、メモリピラーＭＰを形成するためのメモリホールの内壁に、ブロック絶縁層４０が設けられる。ブロック絶縁層４０の内壁に、電荷蓄積層４１が設けられる。電荷蓄積層４１の内壁に、トンネル絶縁層４２が設けられる。さらに、トンネル絶縁層４２の内側に半導体層４３が設けられる。なお、メモリピラーＭＰは、半導体層４３の内部にコア絶縁層を設けた構造としてもよい。
【0061】
このようなメモリピラーＭＰの構成において、メモリピラーＭＰと導電層３２とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電層３３とが交差する部分が、それぞれメモリセルトランジスタＭＴ０～ＭＴ７として機能する。さらに、メモリピラーＭＰと導電層３４とが交差する部分が、選択トランジスタＳＴ１として機能する。
【0062】
半導体層４３は、メモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１，ＳＴ２のチャネル層として機能する。半導体層４３の内部には、ＮＡＮＤストリングＮＳの電流経路が形成される。
【0063】
電荷蓄積層４１は、メモリセルトランジスタＭＴにおいて半導体層４３から注入される電荷を蓄積する機能を有する。電荷蓄積層４１は、例えばシリコン窒化膜を含む。
【0064】
トンネル絶縁層４２は、半導体層４３から電荷蓄積層４１に電荷が注入される際、または電荷蓄積層４１に蓄積された電荷が半導体層４３へ拡散する際に電位障壁として機能する。トンネル絶縁層４２は、例えばシリコン酸化膜を含む。
【0065】
ブロック絶縁層４０は、電荷蓄積層４１に蓄積された電荷が導電層３３（ワード線ＷＬ）へ拡散するのを防止する。ブロック絶縁層４０は、例えばシリコン酸化層及びシリコン窒化層を含む。
【0066】
メモリピラーＭＰの上面より上方には、層間絶縁膜を介して複数の導電層３５が設けられる。複数の導電層３５はＸ方向に配列される。各導電層３５は、Ｙ方向に延伸したライン状の配線層であり、ビット線ＢＬとして機能する。各導電層３５は、ストリングユニットＳＵ毎に対応する１つのメモリピラーＭＰと電気的に接続される。具体的には、各ストリングユニットＳＵにおいて、各メモリピラーＭＰ内の半導体層４３上にコンタクトプラグＣＰ１が設けられ、コンタクトプラグＣＰ１上に１つの導電層３５が設けられる。導電層３５は、例えばアルミニウム（Ａｌ）あるいはタングステン（Ｗ）を含む。コンタクトプラグＣＰ１は、導電層、例えばタングステン（Ｗ）を含む。
【0067】
また、ワード線ＷＬ、及び選択ゲート線ＳＧＤ及びＳＧＳの本数は、それぞれメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１及びＳＴ２の個数に従って変更される。
【0068】
１．２ 半導体記憶装置１の動作
以下に、第１実施形態の半導体記憶装置１における書き込み動作について説明する。書き込み動作は、プログラム動作とプログラムベリファイ動作とを含む。
以下に、第１実施形態の半導体記憶装置１における書き込み動作について説明する。書き込み動作は、プログラム動作とプログラムベリファイ動作とを含む。
【0069】
プログラム動作は、メモリセルトランジスタＭＴのゲート電極に書き込み電圧ＶPGMを印加することにより、メモリセルトランジスタＭＴの電荷蓄積層に電荷を注入し、メモリセルトランジスタの閾値電圧を上昇させる動作である。
【0070】
プログラムベリファイ動作は、書き込み電圧の印加によって生じたメモリセルトランジスタＭＴの閾値電圧が目標電圧に達したか否かを判定する動作である。メモリセルトランジスタＭＴの閾値電圧が目標電圧に達している場合を、「パスした」と呼び、目標電圧に達していない場合を、「フェイルした」と呼ぶ。
【0071】
プログラムベリファイ動作では、例えば、選択ワード線ＷＬsにプログラムベリファイ電圧ＶPVが印加され、非選択ワード線ＷＬuに電圧ＶREADが印加される。例えば、選択ワード線ＷＬsには１本のワード線が対応し、非選択ワード線ＷＬuには数百本のワード線が対応する。このように、電圧ＶREADに昇圧するべき非選択ワード線ＷＬuの本数は、選択ワード線ＷＬsの本数に比べて非常に多い。このため、プログラムベリファイ動作時に、非選択ワード線ＷＬuに供給する電流量は、選択ワード線ＷＬsに供給する電流量に比べて非常に大きい。
【0072】
プログラム動作とプログラムベリファイ動作とを１つの書き込みループとし、プログラムベリファイ動作における判定にパスするまで、書き込みループが繰り返される。なお、書き込みループが繰り返される毎に、書き込み電圧ＶPGMの電圧値はステップアップされる。すなわち、書き込みループが繰り返される毎に、書き込み電圧ＶPGMは電圧ΔＶだけ高く設定される。
【0073】
図９は、第１実施形態の書き込み動作における電圧波形を示す図である。図９の（ａ）に、プログラム動作及びプログラムベリファイ動作において昇圧回路１７Ａ及び１７Ｂで生成される電圧を示す。詳述すると、図９の（ａ）に示す電圧波形は、昇圧回路１７Ａ及び１７Ｂの出力端子Ｔａ及びＴｂの電圧をそれぞれ示す。図９の（ａ）を含む以降の図において、電圧波形ＶＴａが昇圧回路１７Ａの出力端子Ｔａに供給された電圧を示し、電圧波形ＶＴｂが昇圧回路１７Ｂの出力端子Ｔｂに供給された電圧を示す。
【0074】
図９の（ｂ）に、プログラム動作及びプログラムベリファイ動作においてワード線ＷＬに印加される電圧を示す。詳述すると、図９の（ｂ）に示す電圧波形は、プログラム動作及びプログラムベリファイ動作におけるメモリセルアレイ１０内の選択ワード線ＷＬs及び非選択ワード線ＷＬuの電圧を示す。図９の（ｂ）を含む以降の図において、電圧波形ＶＷＬsが選択ワード線ＷＬsの電圧を示し、電圧波形ＶＷＬuが非選択ワード線ＷＬuの電圧を示す。
【0075】
ここでは、プログラム動作とプログラムベリファイ動作とが２回繰り返される例、すなわちプログラム動作ＰＲ１、プログラムベリファイ動作ＰＶ１、プログラム動作ＰＲ２、及びプログラムベリファイ動作ＰＶ２が、順に連続して実行される例を示す。
【0076】
以下に、図９の（ｂ）を参照して、プログラム動作及びプログラムベリファイ動作時のメモリセルアレイ１０内の選択ワード線及び非選択ワード線の電圧について説明する。ロウデコーダＲＤｎは、図９の（ｂ）に示す電圧を、選択ワード線ＷＬs及び非選択ワード線ＷＬuに印加する。
【0077】
まず、プログラム動作ＰＲ１が実行される。時刻ｔ１において、ロウデコーダＲＤｎは、選択ワード線ＷＬs及び非選択ワード線ＷＬuの電圧を電圧ＶSS（例えば、基準電圧、接地電圧、または０Ｖ）に設定する。ここでは、電圧ＶSSに設定したが、電圧ＶSS以外の電圧であってもよい。以降の説明においても同様に、電圧ＶSSに設定される電圧は、電圧ＶSS以外の電圧であってもよい。
【0078】
次に、時刻ｔ２からｔ３において、ロウデコーダＲＤｎは、選択ワード線ＷＬsの電圧ＶＷＬsを、電圧ＶSSから書き込み電圧ＶPGMに上昇させる。ロウデコーダＲＤｎは、また非選択ワード線ＷＬuの電圧ＶＷＬuを、電圧ＶSSから圧ＶPASSに上昇させる。すなわち、選択ワード線ＷＬsの電圧ＶＷＬsは、電圧ＶSSから昇圧されて書き込み電圧ＶPGMに設定される。非選択ワード線ＷＬuの電圧ＶＷＬuは、電圧ＶSSから昇圧されて電圧ＶPASSに設定される。
【0079】
その後、書き込み電圧ＶPGMを用いたプログラム動作が終了すると、時刻ｔ３からｔ４において、ロウデコーダＲＤｎは、選択ワード線ＷＬsの電圧ＶＷＬsを、書き込み電圧ＶPGMから電圧ＶSSに低下させる。ロウデコーダＲＤｎは、また非選択ワード線ＷＬuの電圧ＶＷＬuを、電圧ＶPASSから電圧ＶSSに低下させる。すなわち、選択ワード線ＷＬsの電圧ＶＷＬsは、書き込み電圧ＶPGMから降圧されて電圧ＶSSに設定される。非選択ワード線ＷＬuの電圧ＶＷＬuは、電圧ＶPASSから降圧されて電圧ＶSSに設定される。
【0080】
次に、プログラムベリファイ動作ＰＶ１が実行される。時刻ｔ４からｔ６において、ロウデコーダＲＤｎは、選択ワード線ＷＬsの電圧ＶＷＬsを、電圧ＶSSからプログラムベリファイ電圧ＶPVに上昇させる。ロウデコーダＲＤｎは、また非選択ワード線ＷＬuの電圧ＶＷＬuを、電圧ＶSSから電圧ＶREADに上昇させる。すなわち、時刻ｔ４からｔ６において、選択ワード線ＷＬsの電圧ＶＷＬsは、電圧ＶSSから昇圧されてプログラムベリファイ電圧ＶPVに設定される。非選択ワード線ＷＬuの電圧ＶＷＬuは、電圧ＶSSから昇圧されて電圧ＶREADに設定される。なお、プログラムベリファイ電圧ＶPVは、昇圧回路１７Ａ及び１７Ｂ以外の昇圧回路（不図示）から供給される。
【0081】
その後、プログラムベリファイ電圧ＶPVを用いたベリファイ動作が終了すると、時刻ｔ６からｔ７において、ロウデコーダＲＤｎは、選択ワード線ＷＬsの電圧ＶＷＬsを、プログラムベリファイ電圧ＶPVから電圧ＶSSに低下させる。ロウデコーダＲＤｎは、また非選択ワード線ＷＬuの電圧ＶＷＬuを、電圧ＶREADから電圧ＶSSに低下させる。すなわち、時刻ｔ６からｔ７において、選択ワード線ＷＬsの電圧ＶＷＬsは、プログラムベリファイ電圧ＶPVから降圧されて電圧ＶSSに設定される。非選択ワード線ＷＬuの電圧ＶＷＬuは、電圧ＶREADから降圧されて電圧ＶSSに設定される。
【0082】
次に、プログラム動作ＰＲ２が実行される。時刻ｔ８からｔ９において、ロウデコーダＲＤｎは、選択ワード線ＷＬsの電圧ＶＷＬsを、電圧ＶSSから書き込み電圧ＶPGMに上昇させる。ロウデコーダＲＤｎは、また非選択ワード線ＷＬuの電圧ＶＷＬuを、電圧ＶSSから電圧ＶPASSに上昇させる。すなわち、時刻ｔ８からｔ９において、選択ワード線ＷＬsの電圧ＶＷＬsは、電圧ＶSSから昇圧されて書き込み電圧ＶPGMに設定される。非選択ワード線ＷＬuの電圧ＶＷＬuは、電圧ＶSSから昇圧されて電圧ＶPASSに設定される。
【0083】
その後、書き込み電圧ＶPGMを用いたプログラム動作が終了すると、時刻ｔ９からｔ１１において、ロウデコーダＲＤｎは、選択ワード線ＷＬsの電圧ＶＷＬsを、書き込み電圧ＶPGMから電圧ＶSSに低下させる。ロウデコーダＲＤｎは、また非選択ワード線ＷＬuの電圧ＶＷＬuを、電圧ＶPASSから電圧ＶSSに低下させる。すなわち、選択ワード線ＷＬsの電圧ＶＷＬsは、書き込み電圧ＶPGMから降圧されて電圧ＶSSに設定される。非選択ワード線ＷＬuの電圧ＶＷＬuは、電圧ＶPASSから降圧されて電圧ＶSSに設定される。
【0084】
次に、プログラムベリファイ動作ＰＶ２が実行される。時刻ｔ１１からｔ１３において、ロウデコーダＲＤｎは、選択ワード線ＷＬsの電圧ＶＷＬsを、電圧ＶSSからプログラムベリファイ電圧ＶPVに上昇させる。ロウデコーダＲＤｎは、また非選択ワード線ＷＬuの電圧ＶＷＬuを、電圧ＶSSから電圧ＶREADに上昇させる。すなわち、時刻ｔ１１からｔ１３において、選択ワード線ＷＬsの電圧ＶＷＬsは、電圧ＶSSから昇圧されてプログラムベリファイ電圧ＶPVに設定される。非選択ワード線ＷＬuの電圧ＶＷＬuは、電圧ＶSSから昇圧されて電圧ＶREADに設定される。
【0085】
その後、プログラムベリファイ電圧ＶPVを用いたベリファイ動作が終了すると、時刻ｔ１３からｔ１４において、ロウデコーダＲＤｎは、選択ワード線ＷＬsの電圧ＶＷＬsを、プログラムベリファイ電圧ＶPVから電圧ＶSSに低下させる。ロウデコーダＲＤｎは、また非選択ワード線ＷＬuの電圧ＶＷＬuを、電圧ＶREADから電圧ＶSSに低下させる。すなわち、時刻ｔ１３からｔ１４において、選択ワード線ＷＬsの電圧ＶＷＬsは、プログラムベリファイ電圧ＶPVから降圧されて電圧ＶSSに設定される。非選択ワード線ＷＬuの電圧ＶＷＬuは、電圧ＶREADから降圧されて電圧ＶSSに設定される。
【0086】
次に、図９の（ａ）を参照して、昇圧回路１７Ａ及び１７Ｂのそれぞれの出力端子Ｔａ及びＴｂの電圧について説明する。
【0087】
まず、プログラム動作ＰＲ１実行中の出力端子の電圧は以下のように設定される。時刻ｔ１において、昇圧回路１７Ａ及び１７Ｂは、それぞれの出力端子Ｔａの電圧ＶＴａ及び出力端子Ｔｂの電圧ＶＴｂを電圧ＶSSに設定する。すなわち、出力端子Ｔａ及びＴｂには、電圧ＶSSが供給される。ここでは、電圧ＶSSに設定したが、電圧ＶSS以外の電圧であってもよい。以降の説明においても同様に、電圧ＶSSに設定される電圧は、電圧ＶSS以外の電圧であってもよい。
【0088】
次に、時刻ｔ１からｔ２において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、電圧ＶSSから電圧ＶPGMHより少し低い電圧Ｖ１に上昇させる。昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを電圧ＶSSに設定する。すなわち、出力端子Ｔａには、電圧Ｖ１が供給される。さらに、出力端子Ｔｂには、電圧ＶSSが供給される。
【0089】
次に、時刻ｔ２からｔ３において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、電圧Ｖ１から電圧ＶPGMHに上昇させる。昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、電圧ＶSSから電圧ＶMREGSUPに上昇させる。すなわち、出力端子Ｔａには、電圧ＶPGMHが供給される。さらに、出力端子Ｔｂには、電圧ＶMREGSUPが供給される。ここでは、電圧ＶMREGSUPが電圧ＶPGMHより低い場合を示すが、電圧ＶMREGSUPが電圧ＶPGMHより高い場合もある。
【0090】
書き込み電圧ＶPGMを用いたプログラム動作が終了すると、時刻ｔ３からｔ４において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、電圧ＶPGMHから低下させ、リセット電圧ＶX1に近づける、あるいはリセット電圧ＶX1まで低下させる。昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、電圧ＶMREGSUPからリセット電圧ＶEXTまで低下させる。すなわち、出力端子Ｔａには、リセット電圧ＶX1が供給される。出力端子Ｔｂには、リセット電圧ＶEXTが供給される。詳述すると、出力端子Ｔａの電圧ＶＴａは、放電されて、電圧ＶPGMHからリセット電圧ＶX1に近い電圧まで、あるいはリセット電圧ＶX1まで低下する。さらに、出力端子Ｔｂの電圧ＶＴｂは、放電されて、電圧ＶMREGSUPからリセット電圧ＶEXTまで低下する。
【0091】
リセット電圧ＶX1及びＶEXTとしては、例えば、電圧ＶSSが用いられる。リセット電圧ＶX1は、昇圧回路１７Ａ内のトランジスタの耐圧が保たれる程度に十分低い電圧であれば電圧ＶSSでなくてもかまわない。昇圧回路１７Ａの出力端子Ｔａの電圧ＶPGMHを、十分に低いリセット電圧ＶX1まで放電することにより、耐圧が保たれずに昇圧回路１７Ａ内のトランジスタが破壊されるのを防ぐことができる。なお、リセット電圧ＶX1とリセット電圧ＶEXTは、異なる電圧値であってよいし、同じ電圧値であってもよい。
【0092】
次に、プログラムベリファイ動作ＰＶ１実行中の出力端子の電圧は以下のように設定される。時刻ｔ４からｔ５において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、図９の（ａ）中のＳ１に示すように、リセット電圧ＶX1から電圧ＶMREGSUPに上昇させる。すなわち、出力端子Ｔａには、電圧ＶMREGSUPが供給される。出力端子Ｔａの電圧ＶMREGSUPは、ドライバ１６に供給される。ドライバ１６は、供給された電圧ＶMREGSUPから電圧ＶREADを生成する。ドライバ１６は、生成した電圧ＶREADを、ロウデコーダモジュール１５を介して非選択ワード線ＷＬuに供給する。
【0093】
ここで、昇圧回路１７Ａが電圧ＶMREGSUPをドライバ１６に供給することにより、ドライバ１６から非選択ワード線ＷＬuに供給される電流量が増加する。これにより、非選択ワード線ＷＬuの電圧が電圧ＶSSから電圧ＶREADに上昇するのを補助する。すなわち、ドライバ１６から非選択ワード線ＷＬuに供給される電流量を増やし、非選択ワード線ＷＬuの電圧ＶSSから電圧ＶREADへの昇圧を補助する。これにより、非選択ワード線ＷＬの電圧が、電圧ＶSSから電圧ＶREADに到達するのを速くする。言い換えると、非選択ワード線ＷＬの電圧が、電圧ＶSSから電圧ＶREADに到達するまでの時間を短縮する。
【0094】
同様に、時刻ｔ４からｔ５において、昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、図９の（ａ）中のＳ１に示すように、リセット電圧ＶEXTから電圧ＶMREGSUPに上昇させる。すなわち、出力端子Ｔｂには、電圧ＶMREGSUPが供給される。出力端子Ｔｂの電圧ＶMREGSUPは、ドライバ１６に供給される。ドライバ１６は、供給された電圧ＶMREGSUPから電圧ＶREADを生成する。ドライバ１６は、生成した電圧ＶREADを、ロウデコーダモジュール１５を介して非選択ワード線ＷＬuに供給する。なお、昇圧回路１７Ｂは、電圧ＶMREGSUPをドライバ１６に主動的に供給する回路である。
【0095】
上述したように、時刻ｔ４からｔ５において、昇圧回路１７Ａ及び１７Ｂの２つの回路からドライバ１６に電圧ＶMREGSUPが供給される。本来主として、昇圧回路１７Ｂがドライバ１６に電圧ＶMREGSUPを供給するが、本実施形態では昇圧回路１７Ａからもドライバ１６に電圧ＶMREGSUPを供給する。すなわち、主として昇圧回路１７Ｂからドライバ１６に電圧ＶMREGSUPが供給されるだけでなく、アシストとして昇圧回路１７Ａからもドライバ１６に電圧ＶMREGSUPが供給される。昇圧回路１７Ａ及び１７Ｂから電圧ＶMREGSUPをドライバ１６に供給することにより、ドライバ１６から非選択ワード線ＷＬuに供給する電流量を増やし、非選択ワード線ＷＬuが電圧ＶSSから電圧ＶREADへ昇圧されるのを速くする。これにより、非選択ワード線の電圧が電圧ＶREADに達する時間が短くなる。この結果、プログラムベリファイ動作ＰＶ１の時間が短縮される。
【0096】
次に、時刻ｔ５からｔ７において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、電圧ＶMREGSUPから電圧Ｖ１に上昇させる。すなわち、時刻ｔ５からｔ７において、出力端子Ｔａには、電圧Ｖ１が供給される。時刻ｔ５からｔ７には、出力端子Ｔａの電圧はワード線に供給されない。しかし、次のプログラム動作ＰＲ２に備えて、出力端子Ｔａは電圧Ｖ１に昇圧される。
【0097】
また、時刻ｔ５からｔ６において、昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、電圧ＶMREGSUPのまま維持する。すなわち、時刻ｔ５からｔ６において、出力端子Ｔｂには、電圧ＶMREGSUPが供給される。
【0098】
その後、プログラムベリファイ電圧ＶPVを用いたベリファイ動作が終了すると、時刻ｔ６からｔ７において、昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、電圧ＶMREGSUPからリセット電圧ＶEXTに低下させる。すなわち、時刻ｔ６からｔ７において、出力端子Ｔｂには、リセット電圧ＶEXTが供給される。
【0099】
次に、プログラム動作ＰＲ２実行中の出力端子の電圧は以下のように設定される。時刻ｔ７からｔ８において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、電圧Ｖ１のまま維持する。昇圧回路１７Ｂは、出力端子Ｔｂの電圧を、リセット電圧ＶEXTのまま維持する。すなわち、時刻ｔ７からｔ８において、出力端子Ｔａには、電圧Ｖ１が供給される。さらに、出力端子Ｔｂには、リセット電圧ＶEXTが供給される。
【0100】
次に、時刻ｔ８からｔ９において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、電圧Ｖ１から電圧ＶPGMHに上昇させる。昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、リセット電圧ＶEXTから電圧ＶMREGSUPに上昇させる。すなわち、出力端子Ｔａには、電圧ＶPGMHが供給される。さらに、出力端子Ｔｂには、電圧ＶMREGSUPが供給される。
【0101】
書き込み電圧ＶPGMを用いたプログラム動作が終了すると、時刻ｔ９からｔ１０において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、電圧ＶPGMHから電圧Ｖ１に低下させる。昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、電圧ＶMREGSUPからリセット電圧ＶEXTに低下させる。すなわち、出力端子Ｔａには、電圧Ｖ１が供給される。さらに、出力端子Ｔｂには、リセット電圧ＶEXTが供給される。なお詳述すると、例えば、プログラム動作ＰＲ２における書き込み電圧には、プログラム動作ＰＲ１で用いられた書き込み電圧ＶPGMよりΔＶだけ高い電圧が用いられる。同様に、電圧ＶPGMHにも、ΔＶだけ高い電圧が用いられる。
【0102】
その後、時刻ｔ１０からｔ１１において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、電圧Ｖ１から低下させ、リセット電圧ＶX1に近づける、あるいはリセット電圧ＶX1まで低下させる。昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、リセット電圧ＶEXTのまま維持する。すなわち、出力端子Ｔａには、リセット電圧ＶX1が供給される。出力端子Ｔｂには、リセット電圧ＶEXTが供給される。詳述すると、出力端子Ｔａの電圧ＶＴａは、放電されて、電圧Ｖ１からリセット電圧ＶX1に近い電圧まで、あるいはリセット電圧ＶX1まで低下する。さらに、出力端子Ｔｂの電圧ＶＴｂは、リセット電圧ＶEXTのまま維持される。なお、昇圧回路１７Ａの出力端子Ｔａの電圧ＶPGMHを、十分に低いリセット電圧ＶX1電圧まで放電することにより、耐圧が保てずに昇圧回路１７Ａ内のトランジスタが破壊されるのを防ぐことができる。
【0103】
次に、プログラムベリファイ動作ＰＶ２実行中の出力端子の電圧は以下のように設定される。時刻ｔ１１からｔ１２において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、図９の（ａ）中のＳ２に示すように、リセット電圧ＶX1から電圧ＶMREGSUPに上昇させる。すなわち、出力端子Ｔａには、電圧ＶMREGSUPが供給される。出力端子Ｔａの電圧ＶMREGSUPは、ドライバ１６に供給される。ドライバ１６は、供給された電圧ＶMREGSUPから電圧ＶREADを生成する。ドライバ１６は、生成した電圧ＶREADを、ロウデコーダモジュール１５を介して非選択ワード線ＷＬuに供給する。
【0104】
ここで、昇圧回路１７Ａが電圧ＶMREGSUPをドライバ１６に供給することにより、ドライバ１６から非選択ワード線ＷＬuに供給される電流量が増加する。これにより、非選択ワード線ＷＬuの電圧が電圧ＶSSから電圧ＶREADに上昇するのを補助する。すなわち、ドライバ１６から非選択ワード線ＷＬuに供給される電流量を増やし、非選択ワード線ＷＬuの電圧ＶSSから電圧ＶREADへの昇圧を補助する。これにより、非選択ワード線ＷＬの電圧が、電圧ＶSSから電圧ＶREADに到達するのを速くする。言い換えると、非選択ワード線ＷＬの電圧が、電圧ＶSSから電圧ＶREADに到達するまでの時間を短縮する。
【0105】
同様に、時刻ｔ１１からｔ１２において、昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、リセット電圧ＶEXTから電圧ＶMREGSUPに上昇させる。すなわち、出力端子Ｔｂには、電圧ＶMREGSUPが供給される。出力端子Ｔｂの電圧ＶMREGSUPは、ドライバ１６に供給される。ドライバ１６は、供給された電圧ＶMREGSUPから電圧ＶREADを生成する。ドライバ１６は、生成した電圧ＶREADを、ロウデコーダモジュール１５を介して非選択ワード線ＷＬuに供給する。
【0106】
上述したように、時刻ｔ１１からｔ１２において、昇圧回路１７Ａ及び１７Ｂの２つの回路からドライバ１６に電圧ＶMREGSUPが供給される。本来主として、昇圧回路１７Ｂがドライバ１６に電圧ＶMREGSUPを供給するが、本実施形態では昇圧回路１７Ａからもドライバ１６に電圧ＶMREGSUPを供給する。すなわち、主として昇圧回路１７Ｂからドライバ１６に電圧ＶMREGSUPが供給されるだけでなく、アシストとして昇圧回路１７Ａからもドライバ１６に電圧ＶMREGSUPが供給される。昇圧回路１７Ａ及び１７Ｂから電圧ＶMREGSUPをドライバ１６に供給することにより、ドライバ１６から非選択ワード線ＷＬuに供給する電流量を増やし、非選択ワード線ＷＬuが電圧ＶSSから電圧ＶREADへ昇圧されるのを速くする。これにより、非選択ワード線ＷＬuの電圧が電圧ＶREADに達する時間が短くなる。この結果、プログラムベリファイ動作ＰＶ２の時間が短縮される。
【0107】
次に、時刻ｔ１２からｔ１４において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、電圧ＶMREGSUPから電圧Ｖ１に上昇させる。すなわち、時刻ｔ１２からｔ１４において、出力端子Ｔａには、電圧Ｖ１が供給される。時刻ｔ１２からｔ１４には、出力端子Ｔａの電圧はワード線に供給されない。しかし、次のプログラム動作に備えて、出力端子Ｔａは電圧Ｖ１に昇圧される。
【0108】
また、時刻ｔ１２からｔ１３において、昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、電圧ＶMREGSUPのまま維持する。すなわち、時刻ｔ１２からｔ１３において、出力端子Ｔｂには、電圧ＶMREGSUPが供給される。
【0109】
その後、プログラムベリファイ電圧ＶPVを用いたベリファイ動作が終了すると、時刻ｔ１３からｔ１４において、昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、電圧ＶMREGSUPからリセット電圧ＶEXTに低下させる。すなわち、時刻ｔ１３からｔ１４において、出力端子Ｔｂには、リセット電圧ＶEXTが供給される。以上により、図９に示した書き込み動作が終了する。
【0110】
１．３ 第１実施形態の変形例
以下に、第１実施形態の第１及び第２変形例の書き込み動作について説明する。
以下に、第１実施形態の第１及び第２変形例の書き込み動作について説明する。
【0111】
１．３．１ 第１変形例
図９に示した第１実施形態の書き込み動作では、昇圧回路１７Ａの出力端子Ｔａの電圧ＶPGMHを放電した後、時刻ｔ４からｔ５までの期間において、昇圧回路１７Ａから電圧ＶMREGSUPをドライバ１６に供給して、非選択ワード線ＷＬuの電圧ＶREADへの昇圧を補助した。この第１変形例では、時刻ｔ４からｔ５のうちの前半期間において、昇圧回路１７Ａにより他の動作電圧の昇圧を補助し、時刻ｔ４からｔ５のうちの後半期間において、昇圧回路１７Ａから電圧ＶMREGSUPをドライバ１６に供給して、非選択ワード線ＷＬuの電圧ＶREADへの昇圧を補助する例を示す。第１変形例では、第１実形形態と異なる点について主に説明する。説明しないその他の構成及び動作は、第１実施形態と同様である。
図９に示した第１実施形態の書き込み動作では、昇圧回路１７Ａの出力端子Ｔａの電圧ＶPGMHを放電した後、時刻ｔ４からｔ５までの期間において、昇圧回路１７Ａから電圧ＶMREGSUPをドライバ１６に供給して、非選択ワード線ＷＬuの電圧ＶREADへの昇圧を補助した。この第１変形例では、時刻ｔ４からｔ５のうちの前半期間において、昇圧回路１７Ａにより他の動作電圧の昇圧を補助し、時刻ｔ４からｔ５のうちの後半期間において、昇圧回路１７Ａから電圧ＶMREGSUPをドライバ１６に供給して、非選択ワード線ＷＬuの電圧ＶREADへの昇圧を補助する例を示す。第１変形例では、第１実形形態と異なる点について主に説明する。説明しないその他の構成及び動作は、第１実施形態と同様である。
【0112】
図１０は、第１変形例の書き込み動作における電圧波形を示す図である。図１０の（ａ）に、プログラム動作及びプログラムベリファイ動作における昇圧回路１７Ａの電圧ＶＴａ及び昇圧回路１７Ｂの電圧ＶＴｂをそれぞれ示す。
【0113】
第１変形例が図９に示した書き込み動作と異なる点は、時刻ｔ４からｔ５の期間、すなわちＳ１ａに示す期間と、時刻ｔ１１からｔ１２の期間、すなわちＳ２ａに示す期間の動作である。
【0114】
時刻ｔ４からｔ４ａにおいて、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、リセット電圧ＶX1から電圧Ｖ３に上昇させる。ここで、出力端子Ｔａは、昇圧対象の信号線に電気的に接続されており、出力端子Ｔａから昇圧対象の信号線に電圧Ｖ３が供給される。これにより、信号線の電圧が、電圧ＶSSから電圧Ｖ３に昇圧されるのを補助する。例えば、昇圧対象の信号線は、所定の電圧を転送する転送トランジスタのゲートに接続される。電圧Ｖ３はその転送トランジスタのゲートに供給される。
【0115】
続いて、時刻ｔ４ａからｔ５において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、電圧Ｖ３から電圧ＶMREGSUPに低下させる。ここで、出力端子Ｔａは、ドライバ１６に電気的に接続され、さらにドライバ１６は非選択ワード線ＷＬuに電気的に接続されている。このため、出力端子Ｔａの電圧ＶMREGSUPはドライバ１６に供給され、ドライバ１６は、供給された電圧ＶMREGSUPから電圧ＶREADを生成する。ドライバ１６は、生成した電圧ＶREADを、ロウデコーダモジュール１５を介して非選択ワード線ＷＬuに供給する。
【0116】
ここで、昇圧回路１７Ａが電圧ＶMREGSUPをドライバ１６に供給することにより、ドライバ１６から非選択ワード線ＷＬuに供給される電流量を増やし、非選択ワード線ＷＬuの電圧ＶSSから電圧ＶREADへの昇圧を補助する。これにより、非選択ワード線ＷＬの電圧が、電圧ＶSSから電圧ＶREADに到達するのを速くする。言い換えると、非選択ワード線ＷＬの電圧が、電圧ＶSSから電圧ＶREADに到達するまでの時間を短縮する。
【0117】
同様に、時刻ｔ１１からｔ１１ａにおいて、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴｂを、リセット電圧ＶX1から電圧Ｖ３に上昇させる。ここで、出力端子Ｔａは、昇圧対象の信号線に電気的に接続されており、出力端子Ｔａから昇圧対象の信号線に電圧Ｖ３が供給される。これにより、信号線の電圧が、電圧ＶSSから電圧Ｖ３に昇圧されるのを補助する。
【0118】
続いて、時刻ｔ１１ａからｔ１２において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、電圧Ｖ３から電圧ＶMREGSUPに低下させる。ここで、出力端子Ｔａは、ドライバ１６に電気的に接続され、さらにドライバ１６は非選択ワード線ＷＬuに電気的に接続されている。このため、出力端子Ｔａの電圧ＶMREGSUPはドライバ１６に供給され、ドライバ１６は、供給された電圧ＶMREGSUPから電圧ＶREADを生成する。ドライバ１６は、生成した電圧ＶREADを、ロウデコーダモジュール１５を介して非選択ワード線ＷＬuに供給する。
【0119】
ここで、昇圧回路１７Ａが電圧ＶMREGSUPをドライバ１６に供給することにより、ドライバ１６から非選択ワード線ＷＬuに供給される電流量を増やし、非選択ワード線ＷＬuの電圧ＶSSから電圧ＶREADへの昇圧を補助する。これにより、非選択ワード線ＷＬの電圧が、電圧ＶSSから電圧ＶREADに到達するのを速くする。言い換えると、非選択ワード線ＷＬの電圧が、電圧ＶSSから電圧ＶREADに到達するまでの時間を短縮する。
【0120】
上述したように、本来、電圧ＶPGMH（及び書き込み電圧ＶPGM）を供給するための昇圧回路１７Ａを、電圧ＶMREGSUP及び電圧Ｖ３の供給に用いることにより、昇圧回路１７Ａを効率的に使用することができる。
【0121】
なお、第１変形例では、Ｓ１ａ及びＳ２ａに示した期間中の前半期間において、非選択ワード線ＷＬuの電圧以外の動作電圧の昇圧を補助したが、前半期間ではいずれの動作電圧の昇圧も補助せず、後半期間だけで、非選択ワード線ＷＬuの電圧ＶREADへの昇圧を補助してもよい。
【0122】
１．３．２ 第２変形例
第２変形例では、図９に示した書き込み動作に対して、選択ワード線ＷＬsを書き込み電圧ＶPGMに上昇させる直前に、選択ワード線ＷＬs及び非選択ワード線ＷＬuを電圧ＶCPまで上昇させる動作が追加される。第２変形例では、第１実形形態と異なる点について主に説明する。説明しないその他の構成及び動作は、第１実施形態と同様である。
第２変形例では、図９に示した書き込み動作に対して、選択ワード線ＷＬsを書き込み電圧ＶPGMに上昇させる直前に、選択ワード線ＷＬs及び非選択ワード線ＷＬuを電圧ＶCPまで上昇させる動作が追加される。第２変形例では、第１実形形態と異なる点について主に説明する。説明しないその他の構成及び動作は、第１実施形態と同様である。
【0123】
図１１は、第２変形例の書き込み動作における電圧波形を示す図である。図１１の（ｂ）に、プログラム動作及びプログラムベリファイ動作時のメモリセルアレイ１０内の選択ワード線及び非選択ワード線の電圧を示す。以下に、メモリセルアレイ１０内の選択ワード線及び非選択ワード線の電圧について説明する。
【0124】
プログラム動作ＰＲ１の時刻ｔ１ａからｔ１ｂにおいて、ロウデコーダＲＤｎは、選択ワード線ＷＬsの電圧ＶＷＬsを、電圧ＶSSから電圧ＶCPに上昇させ、その後、電圧ＶCPから電圧ＶSSに低下させる。同様に、ロウデコーダＲＤｎは、非選択ワード線ＷＬuの電圧ＶＷＬuを、電圧ＶSSから電圧ＶCPに上昇させ、その後、電圧ＶCPから電圧ＶSSに低下させる。すなわち、時刻ｔ１ａからｔ１ｂにおいて、選択ワード線ＷＬs及び非選択ワード線ＷＬuの電圧は、電圧ＶSSから電圧ＶCPに昇圧され、その後、電圧ＶCPから電圧ＶSSに降圧される。
【0125】
同様に、プログラム動作ＰＲ２の時刻ｔ７ａからｔ７ｂにおいて、ロウデコーダＲＤｎは、選択ワード線ＷＬsの電圧ＶＷＬs及び非選択ワード線ＷＬuの電圧ＶＷＬuを、電圧ＶSSから電圧ＶCPに上昇させ、その後、電圧ＶCPから電圧ＶSSに低下させる。すなわち、時刻ｔ７ａからｔ７ｂにおいて、選択ワード線ＷＬs及び非選択ワード線ＷＬuの電圧は、電圧ＶSSから電圧ＶCPに昇圧され、その後、電圧ＶCPから電圧ＶSSに降圧される。
【0126】
図１１の（ａ）に、プログラム動作及びプログラムベリファイ動作における昇圧回路１７Ａ及び１７Ｂの出力端子Ｔａ及びＴｂの電圧をそれぞれ示す。以下に、図１１の（ａ）を参照して、昇圧回路１７Ａ及び１７Ｂのそれぞれの出力端子Ｔａ及びＴｂの電圧について説明する。
【0127】
プログラム動作ＰＲ１の時刻ｔ１ａからｔ１ｂにおいて、昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、電圧ＶSSから電圧ＶCPに上昇させ、その後、電圧ＶCPを電圧ＶSSに低下させる。すなわち、出力端子Ｔｂには、電圧ＶCPが供給され、その後、電圧ＶSSが供給される。出力端子Ｔａの電圧は、図９の（ａ）に示した電圧と同様である。
【0128】
同様に、プログラム動作ＰＲ２の時刻ｔ７ａからｔ７ｂにおいて、昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、電圧ＶSSから電圧ＶCPに上昇させ、その後、電圧ＶCPを電圧ＶSSに低下させる。すなわち、出力端子Ｔｂには、電圧ＶCPが供給され、その後、電圧ＶSSが供給される。出力端子Ｔａの電圧は、図９の（ａ）に示した電圧と同様である。
【0129】
上述したように、第２変形例では、選択ワード線ＷＬsを書き込み電圧ＶPGMに上昇させる直前に、選択ワード線ＷＬs及び非選択ワード線ＷＬuを電圧ＶCPまで上昇させることにより、メモリセルトランジスタＭＴのチャネル領域をプリチャージする。すなわち、第２変形例では、プログラム動作を実行する前にメモリセルトランジスタＭＴのチャネル領域の電圧を上昇させる。これにより、書き込み動作を高速化でき、書き込み動作に要する書き込み時間を短縮することが可能である。
【0130】
１．４ 作用効果
第１実施形態によれば、書き込み動作を高速化できる半導体記憶装置を提供できる。すなわち、第１実施形態の半導体記憶装置では、書き込み動作に要する書き込み時間を短縮することができる。
第１実施形態によれば、書き込み動作を高速化できる半導体記憶装置を提供できる。すなわち、第１実施形態の半導体記憶装置では、書き込み動作に要する書き込み時間を短縮することができる。
【0131】
以下に、第１実施形態に対する比較例について説明し、そのあと第１実施形態の効果について説明する。
【0132】
比較例の半導体記憶装置が備える電圧生成回路は、例えば、高電圧生成用の第１昇圧回路と、中間電圧生成用の第２昇圧回路を有する。第１昇圧回路は、高電圧を生成する回路であり、例えば、書き込み動作のプログラム動作で用いる、書き込み電圧ＶPGMより高い電圧ＶPGMHを生成する。第２昇圧回路は、高電圧より低い中間電圧を生成する回路であり、例えば、電圧ＶREAD及び電圧ＶPASSを生成するドライバに電圧ＶMREGSUPを供給する。
【0133】
図１２は、比較例の半導体記憶装置の書き込み動作における電圧波形を示す図である。プログラムベリファイ動作ＰＶ１１において、第１昇圧回路の出力端子の電圧Ｖａは、図１２に示すように、電圧ＶPGMHより低い電圧Ｖ１に維持されている。プログラムベリファイ動作ＰＶ１１では、第１昇圧回路で生成された電圧Ｖ１は、いずれの信号線にも供給されず、次のプログラム動作に備えて電圧Ｖ１に維持されている。
【0134】
本実施形態では、昇圧回路１７Ａは、プログラム動作ＰＲ１時に、出力端子Ｔａに電圧ＶPGMHを発生し、プログラム動作ＰＲ１の終了時に、出力端子Ｔａにリセット電圧ＶX1を発生する。さらに、昇圧回路１７Ａは、プログラムベリファイ動作ＰＶ１時に、出力端子Ｔａに電圧ＶMREGSUPを発生し、その後、出力端子Ｔａに電圧Ｖ１を発生する。すなわち、昇圧回路１７Ａは、プログラム動作ＰＲ１時に、出力端子Ｔａの電圧を電圧ＶPGMHに上昇させ、プログラム動作ＰＲ１の終了時に、出力端子Ｔａの電圧を、電圧ＶPGMHからリセット電圧ＶX1に低下させる。さらに、昇圧回路１７Ａは、プログラムベリファイ動作ＰＶ１の開始時に、出力端子Ｔａの電圧を、リセット電圧ＶX1から電圧ＶMREGSUPに上昇させ、その後、出力端子Ｔａの電圧を、電圧ＶMREGSUPから電圧Ｖ１に上昇させる。
【0135】
また、プログラムベリファイ動作ＰＶ１及びＰＶ２において、昇圧回路１７Ｂにて生成した電圧ＶMREGSUPをドライバ１６に供給するだけでなく、昇圧回路１７Ａにて電圧ＶMREGSUPを生成し、生成した電圧ＶMREGSUPをドライバ１６に供給する。昇圧回路１７Ａから電圧ＶMREGSUPをドライバ１６に供給することにより、ドライバ１６から非選択ワード線ＷＬuに供給される電流量を増やし、非選択ワード線ＷＬuの電圧が電圧ＶSSから電圧ＶREADに昇圧されるのを補助する。
【0136】
上述の動作により、非選択ワード線ＷＬuの電圧が、電圧ＶSSから電圧ＶREADに到達するのを速くする。言い換えると、非選択ワード線ＷＬuの電圧が、電圧ＶSSから電圧ＶREADに到達するまでの時間を短縮する。非選択ワード線ＷＬuの電圧ＶREADへの到達時間を短縮することにより、プログラムベリファイ動作ＰＶ１及びＰＶ２の時間を短くできる。これによって、書き込み動作を高速化できる。
【0137】
以上述べたように、第１実施形態の半導体記憶装置よれば、書き込み動作を高速化できる。すなわち、書き込み動作に要する書き込み時間を短縮することができる。
【0138】
２．第２実施形態
以下に、第２実施形態の半導体記憶装置について説明する。第１実施形態では、プログラム動作に続いて、プログラムベリファイ動作が実行される例を説明した。この第２実施形態では、プログラムベリファイ動作が連続して実行される例を示す。第２実施形態では、第１実施形態と異なる点について主に説明する。説明しないその他の構成及び動作は、第１実施形態と同様である。
以下に、第２実施形態の半導体記憶装置について説明する。第１実施形態では、プログラム動作に続いて、プログラムベリファイ動作が実行される例を説明した。この第２実施形態では、プログラムベリファイ動作が連続して実行される例を示す。第２実施形態では、第１実施形態と異なる点について主に説明する。説明しないその他の構成及び動作は、第１実施形態と同様である。
【0139】
２．１ 半導体記憶装置１の動作
書き込み動作において第１のプログラムベリファイ動作に続いて、第２のプログラムベリファイ動作が連続して実行される場合について、以下の第１例と第２例の書き込み動作を説明する。
書き込み動作において第１のプログラムベリファイ動作に続いて、第２のプログラムベリファイ動作が連続して実行される場合について、以下の第１例と第２例の書き込み動作を説明する。
【0140】
第１例は、第１のプログラムベリファイ動作と第２のプログラムベリファイ動作との間に、昇圧回路１７Ａの電圧ＶＴａ及び昇圧回路１７Ｂの電圧ＶＴｂが共に降圧され、電圧ＶSSに設定される場合である。この第１例は、第１のプログラムベリファイ動作の直後に、プログラム動作が実行される可能性があることを想定し、プログラム動作を遅滞なく実行できるようにした動作である。
【0141】
第２例は、第１のプログラムベリファイ動作と第２のプログラムベリファイ動作との間で、昇圧回路１７Ａの電圧ＶＴａは電圧Ｖ１を維持し、昇圧回路１７Ｂの電圧ＶＴｂは電圧ＶMREGSUPを維持する場合である。この第２例は、第１のプログラムベリファイ動作の直後に、第２のプログラムベリファイ動作が連続して実行されることをシーケンサ１３が知っている場合の動作である。すなわち、第１のプログラムベリファイ動作の直後に、プログラム動作が実行されず、第２のプログラムベリファイ動作が実行されることをシーケンサ１３が知っている場合の動作である。
【0142】
２．１．１ 第１例
図１３は、第２実施形態の第１例の書き込み動作における電圧波形を示す図である。図１３の（ａ）に、プログラム動作及びプログラムベリファイ動作における昇圧回路１７Ａ及び１７Ｂの出力端子Ｔａ及びＴｂの電圧をそれぞれ示す。図１３の（ｂ）に、プログラム動作及びプログラムベリファイ動作におけるメモリセルアレイ１０内の選択ワード線及び非選択ワード線の電圧を示す。
図１３は、第２実施形態の第１例の書き込み動作における電圧波形を示す図である。図１３の（ａ）に、プログラム動作及びプログラムベリファイ動作における昇圧回路１７Ａ及び１７Ｂの出力端子Ｔａ及びＴｂの電圧をそれぞれ示す。図１３の（ｂ）に、プログラム動作及びプログラムベリファイ動作におけるメモリセルアレイ１０内の選択ワード線及び非選択ワード線の電圧を示す。
【0143】
ここでは、プログラムベリファイ動作が２回連続して繰り返される例、すなわちプログラム動作ＰＲ１、プログラムベリファイ動作ＰＶ１、プログラムベリファイ動作ＰＶ２、及びプログラム動作ＰＲ２が、順に連続して実行される例を示す。
【0144】
以下に、図１３の（ｂ）を参照して、プログラム動作及びプログラムベリファイ動作時のメモリセルアレイ１０内の選択ワード線の電圧ＶＷＬs及び非選択ワード線の電圧ＶＷＬuについて説明する。ロウデコーダＲＤｎは、図１３の（ｂ）に示す電圧を、選択ワード線ＷＬs及び非選択ワード線ＷＬuに印加する。
【0145】
まず、プログラム動作ＰＲ１が実行される。時刻ｔ１からｔ４までの選択ワード線ＷＬs及び非選択ワード線ＷＬuの電圧は、図９の（ｂ）に示した電圧と同様である。時刻ｔ１において、ロウデコーダＲＤｎは、選択ワード線ＷＬs及び非選択ワード線ＷＬuの電圧を電圧ＶSSに設定する。次に、時刻ｔ２からｔ３において、ロウデコーダＲＤｎは、選択ワード線ＷＬsの電圧ＶＷＬsを、電圧ＶSSから書き込み電圧ＶPGMに上昇させる。ロウデコーダＲＤｎは、また非選択ワード線ＷＬuの電圧ＶＷＬuを、電圧ＶSSから圧ＶPASSに上昇させる。その後、書き込み電圧ＶPGMを用いたプログラム動作が終了すると、時刻ｔ３からｔ４において、ロウデコーダＲＤｎは、選択ワード線ＷＬsの電圧を、書き込み電圧ＶPGMから電圧ＶSSに低下させる。ロウデコーダＲＤｎは、また非選択ワード線ＷＬuの電圧を、電圧ＶPASSから電圧ＶSSに低下させる。
【0146】
次に、プログラムベリファイ動作ＰＶ１が実行される。時刻ｔ４からｔ２２において、ロウデコーダＲＤｎは、選択ワード線ＷＬsの電圧ＶＷＬsを、電圧ＶSSからプログラムベリファイ電圧ＶPV1に上昇させる。ロウデコーダＲＤｎは、また非選択ワード線ＷＬuの電圧ＶＷＬuを、電圧ＶSSから電圧ＶREADに上昇させる。すなわち、時刻ｔ４からｔ２２において、選択ワード線ＷＬsの電圧は、電圧ＶSSから昇圧されてプログラムベリファイ電圧ＶPV1に設定される。非選択ワード線ＷＬuの電圧は、電圧ＶSSから昇圧されて電圧ＶREADに設定される。
【0147】
その後、プログラムベリファイ電圧ＶPV1を用いたベリファイ動作が終了すると、時刻ｔ２２からｔ２３において、ロウデコーダＲＤｎは、選択ワード線ＷＬsの電圧を、プログラムベリファイ電圧ＶPV1から電圧ＶSSに低下させる。ロウデコーダＲＤｎは、また非選択ワード線ＷＬuの電圧を、電圧ＶREADから電圧ＶSSに低下させる。すなわち、時刻ｔ２２からｔ２３において、選択ワード線ＷＬsの電圧ＶＷＬsは、プログラムベリファイ電圧ＶPV1から降圧されて電圧ＶSSに設定される。非選択ワード線ＷＬuの電圧ＶＷＬuは、電圧ＶREADから降圧されて電圧ＶSSに設定される。
【0148】
次に、プログラムベリファイ動作ＰＶ２が実行される。時刻ｔ２３からｔ２５において、ロウデコーダＲＤｎは、選択ワード線ＷＬsの電圧ＶＷＬsを、電圧ＶSSからプログラムベリファイ電圧ＶPV2に上昇させる。ロウデコーダＲＤｎは、また非選択ワード線ＷＬuの電圧ＶＷＬuを、電圧ＶSSから電圧ＶREADに上昇させる。すなわち、時刻ｔ２３からｔ２５において、選択ワード線ＷＬsの電圧ＶＷＬsは、電圧ＶSSから昇圧されてプログラムベリファイ電圧ＶPV2に設定される。非選択ワード線ＷＬuの電圧ＶＷＬuは、電圧ＶSSから昇圧されて電圧ＶREADに設定される。
【0149】
その後、プログラムベリファイ電圧ＶPV2を用いたベリファイ動作が終了すると、時刻ｔ２５からｔ２６において、ロウデコーダＲＤｎは、選択ワード線ＷＬsの電圧ＶＷＬsを、プログラムベリファイ電圧ＶPV2から電圧ＶSSに低下させる。ロウデコーダＲＤｎは、また非選択ワード線ＷＬuの電圧ＶＷＬuを、電圧ＶREADから電圧ＶSSに低下させる。すなわち、時刻ｔ２５からｔ２６において、選択ワード線ＷＬsの電圧ＶＷＬsは、プログラムベリファイ電圧ＶPV2から降圧されて電圧ＶSSに設定される。非選択ワード線ＷＬuの電圧ＶＷＬuは、電圧ＶREADから降圧されて電圧ＶSSに設定される。
【0150】
次に、プログラム動作ＰＲ２が実行される。時刻ｔ２７からｔ２８において、ロウデコーダＲＤｎは、選択ワード線ＷＬsの電圧ＶＷＬsを、電圧ＶSSから書き込み電圧ＶPGMに上昇させる。ロウデコーダＲＤｎは、また非選択ワード線ＷＬuの電圧ＶＷＬuを、電圧ＶSSから電圧ＶPASSに上昇させる。すなわち、時刻ｔ２７からｔ２８において、選択ワード線ＷＬsの電圧ＶＷＬsは、電圧ＶSSから昇圧されて書き込み電圧ＶPGMに設定される。非選択ワード線ＷＬuの電圧ＶＷＬuは、電圧ＶSSから昇圧されて電圧ＶPASSに設定される。
【0151】
その後、書き込み電圧ＶPGMを用いたプログラム動作が終了すると、時刻ｔ２８からｔ２９において、ロウデコーダＲＤｎは、選択ワード線ＷＬsの電圧ＶＷＬsを、書き込み電圧ＶPGMから電圧ＶSSに低下させる。ロウデコーダＲＤｎは、また非選択ワード線ＷＬuの電圧ＶＷＬuを、電圧ＶPASSから電圧ＶSSに低下させる。すなわち、選択ワード線ＷＬsの電圧ＶＷＬsは、書き込み電圧ＶPGMから降圧されて電圧ＶSSに設定される。非選択ワード線ＷＬuの電圧ＶＷＬuは、電圧ＶPASSから降圧されて電圧ＶSSに設定される。
【0152】
次に、図１３の（ａ）を参照して、昇圧回路１７Ａ及び１７Ｂのそれぞれの出力端子Ｔａの電圧ＶＴａ及び出力端子Ｔｂの電圧ＶＴｂについて説明する。
【0153】
まず、プログラム動作ＰＲ１実行中の出力端子の電圧は以下のように設定される。時刻ｔ１からｔ４までの出力端子Ｔａ及びＴｂの電圧は、図９の（ａ）に示した電圧と同様である。時刻ｔ１において、昇圧回路１７Ａ及び１７Ｂは、それぞれの出力端子Ｔａ及びＴｂの電圧を電圧ＶSSに設定する。次に、時刻ｔ１からｔ２において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、電圧ＶSSから電圧ＶPGMHより低い電圧Ｖ１に上昇させる。昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを電圧ＶSSに設定する。次に、時刻ｔ２からｔ３において、昇圧回路１７Ａは、出力端子Ｔａの電圧を、電圧Ｖ１から電圧ＶPGMHに上昇させる。昇圧回路１７Ｂは、出力端子Ｔｂの電圧を、電圧ＶSSから電圧ＶMREGSUPに上昇させる。その後、書き込み電圧ＶPGMを用いたプログラム動作が終了すると、時刻ｔ３からｔ４において、昇圧回路１７Ａは、出力端子Ｔａの電圧を、電圧ＶPGMHから低下させ、リセット電圧ＶX1に近づける、あるいはリセット電圧ＶX1まで低下させる。昇圧回路１７Ｂは、出力端子Ｔｂの電圧を、電圧ＶMREGSUPからリセット電圧ＶEXTまで低下させる。詳述すると、出力端子Ｔａの電圧は、放電されて、電圧ＶPGMHからリセット電圧ＶX1に近い電圧まで、あるいはリセット電圧ＶX1まで低下する。さらに、出力端子Ｔｂの電圧は、放電されて、電圧ＶMREGSUPからリセット電圧ＶEXTまで低下する。なお、昇圧回路１７Ａの出力端子Ｔａの電圧ＶPGMHを、十分に低いリセット電圧ＶX1まで放電することにより、耐圧が保たれずに昇圧回路１７Ａ内のトランジスタが破壊されるのを防ぐことができる。
【0154】
次に、プログラムベリファイ動作ＰＶ１実行中の出力端子の電圧は以下のように設定される。時刻ｔ４からｔ２１において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、図１３の（ａ）中のＳ１に示すように、リセット電圧ＶX1から電圧ＶMREGSUPに上昇させる。出力端子Ｔａの電圧ＶMREGSUPは、ドライバ１６に供給される。ドライバ１６は、供給された電圧ＶMREGSUPから電圧ＶREADを生成する。ドライバ１６は、生成した電圧ＶREADを、ロウデコーダモジュール１５を介して非選択ワード線ＷＬuに供給する。
【0155】
ここで、昇圧回路１７Ａが電圧ＶMREGSUPをドライバ１６に供給することにより、ドライバ１６から非選択ワード線ＷＬuに供給される電流量が増加する。これにより、非選択ワード線ＷＬuの電圧が電圧ＶSSから電圧ＶREADに上昇するのを補助する。すなわち、ドライバ１６から非選択ワード線ＷＬuに供給される電流量を増やし、非選択ワード線ＷＬuの電圧ＶSSから電圧ＶREADへの昇圧を補助する。これにより、非選択ワード線ＷＬの電圧が、電圧ＶSSから電圧ＶREADに到達するのを速くする。言い換えると、非選択ワード線ＷＬの電圧が、電圧ＶSSから電圧ＶREADに到達するまでの時間を短縮する。
【0156】
同様に、時刻ｔ４からｔ２１において、昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、図１３の（ａ）中のＳ１に示すように、リセット電圧ＶEXTから電圧ＶMREGSUPに上昇させる。出力端子Ｔｂの電圧ＶMREGSUPは、ドライバ１６に供給される。ドライバ１６は、供給された電圧ＶMREGSUPから電圧ＶREADを生成する。ドライバ１６は、生成した電圧ＶREADを、ロウデコーダモジュール１５を介して非選択ワード線ＷＬuに供給する。
【0157】
上述したように、時刻ｔ４からｔ２１において、昇圧回路１７Ａ及び１７Ｂの２つの回路からドライバ１６に電圧ＶMREGSUPが供給される。本来主として、昇圧回路１７Ｂがドライバ１６に電圧ＶMREGSUPを供給するが、本実施形態では昇圧回路１７Ａからもドライバ１６に電圧ＶMREGSUPを供給する。すなわち、主として昇圧回路１７Ｂからドライバ１６に電圧ＶMREGSUPが供給されるだけでなく、アシストとして昇圧回路１７Ａからもドライバ１６に電圧ＶMREGSUPが供給される。昇圧回路１７Ａ及び１７Ｂから電圧ＶMREGSUPをドライバ１６に供給することにより、ドライバ１６から非選択ワード線ＷＬuに供給する電流量を増やし、非選択ワード線ＷＬuが電圧ＶSSから電圧ＶREADへ昇圧されるのを速くする。これにより、非選択ワード線ＷＬuの電圧が電圧ＶREADに達する時間が短くなる。この結果、プログラムベリファイ動作ＰＶ１の時間が短縮される。
【0158】
次に、時刻ｔ２１からｔ２２において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、電圧ＶMREGSUPから電圧Ｖ１に上昇させる。すなわち、時刻ｔ２１からｔ２２において、出力端子Ｔａには、電圧Ｖ１が供給される。時刻ｔ２１からｔ２２には、出力端子Ｔａの電圧はワード線に供給されない。しかし、次にプログラム動作が実行される可能性があるため、出力端子Ｔａは電圧Ｖ１に昇圧される。本例では、続いてプログラムベリファイ動作ＰＶ２が実行されるため、出力端子Ｔａの電圧Ｖ１は、後述するように、再度放電される。
【0159】
また、時刻ｔ２１からｔ２２において、昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、電圧ＶMREGSUPのまま維持する。すなわち、時刻ｔ２１からｔ２２において、出力端子Ｔｂには、電圧ＶMREGSUPが供給される。
【0160】
その後、プログラムベリファイ電圧ＶPV1を用いたベリファイ動作が終了すると、時刻ｔ２２からｔ２３において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、電圧Ｖ１から低下させ、リセット電圧ＶX1に近づける、あるいはリセット電圧ＶX1までに低下させる。昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、電圧ＶMREGSUPからリセット電圧ＶEXTまで低下させる。すなわち、出力端子Ｔａには、リセット電圧ＶX1が供給される。出力端子Ｔｂには、リセット電圧ＶEXTが供給される。詳述すると、出力端子Ｔａの電圧は、放電されて、電圧Ｖ１からリセット電圧ＶX1まで低下する。さらに、出力端子Ｔｂの電圧は、放電されて、電圧ＶMREGSUPからリセット電圧ＶEXTまで低下する。なお、昇圧回路１７Ａの出力端子Ｔａの電圧Ｖ１を、十分に低いリセット電圧ＶX1まで放電することにより、耐圧が保てずに昇圧回路１７Ａ内のトランジスタが破壊されるのを防ぐことができる。
【0161】
次に、プログラムベリファイ動作ＰＶ２実行中の出力端子の電圧は以下のように設定される。時刻ｔ２３からｔ２４において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、図１３の（ａ）中のＳ２に示すように、リセット電圧ＶX1から電圧ＶMREGSUPに上昇させる。出力端子Ｔａの電圧ＶMREGSUPは、ドライバ１６に供給される。ドライバ１６は、供給された電圧ＶMREGSUPから電圧ＶREADを生成する。ドライバ１６は、生成した電圧ＶREADを、ロウデコーダモジュール１５を介して非選択ワード線ＷＬuに供給する。
【0162】
ここで、昇圧回路１７Ａが電圧ＶMREGSUPをドライバ１６に供給することにより、ドライバ１６から非選択ワード線ＷＬuに供給される電流量が増加する。これにより、非選択ワード線ＷＬuの電圧が電圧ＶSSから電圧ＶREADに上昇するのを補助する。すなわち、ドライバ１６から非選択ワード線ＷＬuに供給される電流量を増やし、非選択ワード線ＷＬuの電圧ＶSSから電圧ＶREADへの昇圧を補助する。これにより、非選択ワード線ＷＬの電圧が、電圧ＶSSから電圧ＶREADに到達するのを速くする。言い換えると、非選択ワード線ＷＬの電圧が、電圧ＶSSから電圧ＶREADに到達するまでの時間を短縮する。
【0163】
同様に、時刻ｔ２３からｔ２４において、昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、リセット電圧ＶEXTから電圧ＶMREGSUPに上昇させる。すなわち、出力端子Ｔｂには、電圧ＶMREGSUPが供給される。出力端子Ｔｂの電圧ＶMREGSUPは、ドライバ１６に供給される。ドライバ１６は、供給された電圧ＶMREGSUPから電圧ＶREADを生成する。ドライバ１６は、生成した電圧ＶREADを、ロウデコーダモジュール１５を介して非選択ワード線ＷＬuに供給する。
【0164】
上述したように、時刻ｔ２３からｔ２４において、昇圧回路１７Ａ及び１７Ｂの２つの回路からドライバ１６に電圧ＶMREGSUPが供給される。本来主として、昇圧回路１７Ｂがドライバ１６に電圧ＶMREGSUPを供給するが、本実施形態では昇圧回路１７Ａからもドライバ１６に電圧ＶMREGSUPを供給する。すなわち、主として昇圧回路１７Ｂからドライバ１６に電圧ＶMREGSUPが供給されるだけでなく、アシストとして昇圧回路１７Ａからもドライバ１６に電圧ＶMREGSUPが供給される。昇圧回路１７Ａ及び１７Ｂから電圧ＶMREGSUPをドライバ１６に供給することにより、ドライバ１６から非選択ワード線ＷＬuに供給する電流量を増やし、非選択ワード線ＷＬuが電圧ＶSSから電圧ＶREADへ昇圧されるのを速くする。これにより、非選択ワード線ＷＬuの電圧が電圧ＶREADに達する時間が短くなる。この結果、プログラムベリファイ動作ＰＶ２の時間が短縮される。
【0165】
次に、時刻ｔ２４からｔ２５において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、電圧ＶMREGSUPから電圧Ｖ１に上昇させる。すなわち、時刻ｔ２４からｔ２５において、出力端子Ｔａには、電圧Ｖ１が供給される。時刻ｔ２４からｔ２５には、出力端子Ｔａの電圧はワード線に供給されない。しかし、次のプログラム動作ＰＲ２に備えて、出力端子Ｔａは電圧Ｖ１に昇圧される。
【0166】
また、時刻ｔ２４からｔ２５において、昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、電圧ＶMREGSUPのまま維持する。すなわち、時刻ｔ２４からｔ２５において、出力端子Ｔｂには、電圧ＶMREGSUPが供給される。
【0167】
その後、プログラムベリファイ電圧ＶPV2を用いたベリファイ動作が終了すると、時刻ｔ２５からｔ２６において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、電圧Ｖ１のまま維持する。昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、電圧ＶMREGSUPからリセット電圧ＶEXTに低下させる。すなわち、時刻ｔ２５からｔ２６において、出力端子Ｔａには、電圧Ｖ１が供給される。さらに、出力端子Ｔｂには、リセット電圧ＶEXTが供給される。
【0168】
次に、プログラム動作ＰＲ２実行中の出力端子の電圧は以下のように設定される。時刻ｔ２６からｔ２７において、昇圧回路１７Aは、出力端子Ｔａの電圧ＶＴａを、電圧Ｖ１のまま維持する。昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、リセット電圧ＶEXTのまま維持する。すなわち、時刻ｔ２６からｔ２７において、出力端子Ｔａには、電圧Ｖ１が供給される。さらに、出力端子Ｔｂには、リセット電圧ＶEXTが供給される。
【0169】
次に、時刻ｔ２７からｔ２８において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、電圧Ｖ１から電圧ＶPGMHに上昇させる。昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、リセット電圧ＶEXTから電圧ＶMREGSUPに上昇させる。すなわち、出力端子Ｔａには、電圧ＶPGMHが供給される。さらに、出力端子Ｔｂには、電圧ＶMREGSUPが供給される。
【0170】
書き込み電圧ＶPGMを用いたプログラム動作が終了すると、時刻ｔ２８からｔ２９において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、電圧ＶPGMHから電圧Ｖ１に低下させる。昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、電圧ＶMREGSUPからリセット電圧ＶEXTに低下させる。すなわち、出力端子Ｔａには、電圧Ｖ１が供給される。さらに、出力端子Ｔｂには、リセット電圧ＶEXTが供給される。以上により、図１３に示した書き込み動作が終了する。
【0171】
２．１．２ 第２例
図１４は、第２実施形態の第２例の書き込み動作における電圧波形を示す図である。図１４の（ａ）に、プログラム動作及びプログラムベリファイ動作における昇圧回路１７Ａ及び１７Ｂの出力端子Ｔａ及びＴｂの電圧をそれぞれ示す。図１４の（ｂ）に、プログラム動作及びプログラムベリファイ動作におけるメモリセルアレイ１０内の選択ワード線及び非選択ワード線の電圧を示す。
図１４は、第２実施形態の第２例の書き込み動作における電圧波形を示す図である。図１４の（ａ）に、プログラム動作及びプログラムベリファイ動作における昇圧回路１７Ａ及び１７Ｂの出力端子Ｔａ及びＴｂの電圧をそれぞれ示す。図１４の（ｂ）に、プログラム動作及びプログラムベリファイ動作におけるメモリセルアレイ１０内の選択ワード線及び非選択ワード線の電圧を示す。
【0172】
以下に、図１４の（ｂ）を参照して、プログラム動作及びプログラムベリファイ動作時のメモリセルアレイ１０内の選択ワード線の電圧ＶＷＬs及び非選択ワード線の電圧ＶＷＬuについて説明する。
【0173】
まず、プログラム動作ＰＲ１が実行される。時刻ｔ１からｔ４までの選択ワード線ＷＬs及び非選択ワード線ＷＬuの電圧は、図９の（ｂ）に示した電圧と同様である。時刻ｔ１において、ロウデコーダＲＤｎは、選択ワード線ＷＬs及び非選択ワード線ＷＬuの電圧を電圧ＶSSに設定する。次に、時刻ｔ２からｔ３において、ロウデコーダＲＤｎは、選択ワード線ＷＬsの電圧ＶＷＬsを、電圧ＶSSから書き込み電圧ＶPGMに上昇させる。ロウデコーダＲＤｎは、また非選択ワード線ＷＬuの電圧ＶＷＬuを、電圧ＶSSから圧ＶPASSに上昇させる。その後、書き込み電圧ＶPGMを用いたプログラム動作が終了すると、時刻ｔ３からｔ４において、ロウデコーダＲＤｎは、選択ワード線ＷＬsの電圧を、書き込み電圧ＶPGMから電圧ＶSSに低下させる。ロウデコーダＲＤｎは、また非選択ワード線ＷＬuの電圧を、電圧ＶPASSから電圧ＶSSに低下させる。
【0174】
次に、プログラムベリファイ動作ＰＶ１が実行される。時刻ｔ４からｔ３２において、ロウデコーダＲＤｎは、選択ワード線ＷＬsの電圧ＶＷＬsを、電圧ＶSSからプログラムベリファイ電圧ＶPV1に上昇させる。ロウデコーダＲＤｎは、また非選択ワード線ＷＬuの電圧ＶＷＬuを、電圧ＶSSから電圧ＶREADに上昇させる。すなわち、時刻ｔ４からｔ３２において、選択ワード線ＷＬsの電圧は、電圧ＶSSから昇圧されてプログラムベリファイ電圧ＶPV1に設定される。非選択ワード線ＷＬuの電圧は、電圧ＶSSから昇圧されて電圧ＶREADに設定される。
【0175】
その後、プログラムベリファイ電圧ＶPV1を用いたベリファイ動作が終了すると、続いてプログラムベリファイ電圧ＶPV2を用いたベリファイ動作が実行される。時刻ｔ３２からｔ３３において、ロウデコーダＲＤｎは、選択ワード線ＷＬsの電圧ＶＷＬsを、プログラムベリファイ電圧ＶPV1からプログラムベリファイ電圧ＶPV2に上昇させる。ロウデコーダＲＤｎは、また非選択ワード線ＷＬuの電圧ＶＷＬuを、電圧ＶREADのまま維持する。すなわち、時刻ｔ３２からｔ３３において、選択ワード線ＷＬsの電圧は、プログラムベリファイ電圧ＶPV1から昇圧されてプログラムベリファイ電圧ＶPV2に設定される。非選択ワード線ＷＬuの電圧は、電圧ＶREADのまま維持される。
【0176】
その後、プログラムベリファイ電圧ＶPV2を用いたベリファイ動作が終了すると、時刻ｔ３３からｔ３４において、ロウデコーダＲＤｎは、選択ワード線ＷＬsの電圧ＶＷＬsを、プログラムベリファイ電圧ＶPV2から電圧ＶSSに低下させる。ロウデコーダＲＤｎは、また非選択ワード線ＷＬuの電圧ＶＷＬuを、電圧ＶREADから電圧ＶSSに低下させる。すなわち、時刻ｔ３３からｔ３４において、選択ワード線ＷＬsの電圧は、プログラムベリファイ電圧ＶPV2から降圧されて電圧ＶSSに設定される。非選択ワード線ＷＬuの電圧は、電圧ＶREADから降圧されて電圧ＶSSに設定される。
【0177】
次に、プログラム動作ＰＲ２が実行される。時刻ｔ３５からｔ３６において、ロウデコーダＲＤｎは、選択ワード線ＷＬsの電圧ＶＷＬsを、電圧ＶSSから書き込み電圧ＶPGMに上昇させる。ロウデコーダＲＤｎは、また非選択ワード線ＷＬuの電圧ＶＷＬuを、電圧ＶSSから電圧ＶPASSに上昇させる。すなわち、時刻ｔ３５からｔ３６において、選択ワード線ＷＬsの電圧は、電圧ＶSSから昇圧されて書き込み電圧ＶPGMに設定される。非選択ワード線ＷＬuの電圧は、電圧ＶSSから昇圧されて電圧ＶPASSに設定される。
【0178】
その後、書き込み電圧ＶPGMを用いたプログラム動作が終了すると、時刻ｔ３６からｔ３７において、ロウデコーダＲＤｎは、選択ワード線ＷＬsの電圧ＶＷＬsを、書き込み電圧ＶPGMから電圧ＶSSに低下させる。ロウデコーダＲＤｎは、また非選択ワード線ＷＬuの電圧ＶＷＬuを、電圧ＶPASSから電圧ＶSSに低下させる。すなわち、選択ワード線ＷＬsの電圧は、書き込み電圧ＶPGMから降圧されて電圧ＶSSに設定される。非選択ワード線ＷＬuの電圧は、電圧ＶPASSから降圧されて電圧ＶSSに設定される。
【0179】
次に、図１４の（ａ）を参照して、昇圧回路１７Ａ及び１７Ｂのそれぞれの出力端子Ｔａの電圧ＶＴａ及び出力端子Ｔｂの電圧ＶＴｂについて説明する。
【0180】
まず、プログラム動作ＰＲ１実行中の出力端子の電圧は以下のように設定される。時刻ｔ１からｔ４までの出力端子Ｔａ及びＴｂの電圧は、図９の（ａ）に示した電圧と同様である。時刻ｔ１において、昇圧回路１７Ａ及び１７Ｂは、それぞれの出力端子Ｔａ及びＴｂの電圧を電圧ＶSSに設定する。次に、時刻ｔ１からｔ２において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、電圧ＶSSから電圧ＶPGMHより低い電圧Ｖ１に上昇させる。昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを電圧ＶSSに設定する。次に、時刻ｔ２からｔ３において、昇圧回路１７Ａは、出力端子Ｔａの電圧を、電圧Ｖ１から電圧ＶPGMHに上昇させる。昇圧回路１７Ｂは、出力端子Ｔｂの電圧を、電圧ＶSSから電圧ＶMREGSUPに上昇させる。その後、書き込み電圧ＶPGMを用いたプログラム動作が終了すると、時刻ｔ３からｔ４において、昇圧回路１７Ａは、出力端子Ｔａの電圧を、電圧ＶPGMHから低下させ、リセット電圧ＶX1に近づける、あるいはリセット電圧ＶX1まで低下させる。昇圧回路１７Ｂは、出力端子Ｔｂの電圧を、電圧ＶMREGSUPからリセット電圧ＶEXTまで低下させる。詳述すると、出力端子Ｔａの電圧は、放電されて、電圧ＶPGMHからリセット電圧ＶX1に近い電圧まで、あるいはリセット電圧ＶX1まで低下する。さらに、出力端子Ｔｂの電圧は、放電されて、電圧ＶMREGSUPからリセット電圧ＶEXTまで低下する。なお、昇圧回路１７Ａの出力端子Ｔａの電圧ＶPGMHを、十分に低いリセット電圧ＶX1まで放電することにより、耐圧が保たれずに昇圧回路１７Ａ内のトランジスタが破壊されるのを防ぐことができる。
【0181】
次に、プログラムベリファイ動作ＰＶ１実行中の出力端子の電圧は以下のように設定される。時刻ｔ４からｔ３１において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、図１４の（ａ）中のＳ１に示すように、リセット電圧ＶX1から電圧ＶMREGSUPに上昇させる。出力端子Ｔａの電圧ＶMREGSUPは、ドライバ１６に供給される。ドライバ１６は、供給された電圧ＶMREGSUPから電圧ＶREADを生成する。ドライバ１６は、生成した電圧ＶREADを、ロウデコーダモジュール１５を介して非選択ワード線ＷＬuに供給する。
【0182】
ここで、昇圧回路１７Ａが電圧ＶMREGSUPをドライバ１６に供給することにより、ドライバ１６から非選択ワード線ＷＬuに供給される電流量を増やし、非選択ワード線ＷＬuの電圧ＶSSから電圧ＶREADへの昇圧を補助する。これにより、非選択ワード線ＷＬの電圧が、電圧ＶSSから電圧ＶREADに到達するのを速くする。言い換えると、非選択ワード線ＷＬの電圧が、電圧ＶSSから電圧ＶREADに到達するまでの時間を短縮する。
【0183】
同様に、時刻ｔ４からｔ３１において、昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、図１４の（ａ）中のＳ１に示すように、リセット電圧ＶEXTから電圧ＶMREGSUPに上昇させる。出力端子Ｔｂの電圧ＶMREGSUPは、ドライバ１６に供給される。ドライバ１６は、供給された電圧ＶMREGSUPから電圧ＶREADを生成する。ドライバ１６は、生成した電圧ＶREADを、ロウデコーダモジュール１５を介して非選択ワード線ＷＬuに供給する。
【0184】
上述したように、時刻ｔ４からｔ３１において、昇圧回路１７Ａ及び１７Ｂの２つの回路からドライバ１６に電圧ＶMREGSUPが供給される。本来主として、昇圧回路１７Ｂがドライバ１６に電圧ＶMREGSUPを供給するが、本実施形態では昇圧回路１７Ａからもドライバ１６に電圧ＶMREGSUPを供給する。すなわち、主として昇圧回路１７Ｂからドライバ１６に電圧ＶMREGSUPが供給されるだけでなく、アシストとして昇圧回路１７Ａからもドライバ１６に電圧ＶMREGSUPが供給される。昇圧回路１７Ａ及び１７Ｂから電圧ＶMREGSUPをドライバ１６に供給することにより、ドライバ１６から非選択ワード線ＷＬuに供給する電流量を増やし、非選択ワード線ＷＬuが電圧ＶSSから電圧ＶREADへ昇圧されるのを速くする。これにより、非選択ワード線ＷＬuの電圧が電圧ＶREADに達する時間が短くなる。この結果、プログラムベリファイ動作ＰＶ１の時間が短縮される。
【0185】
次に、時刻ｔ３１からｔ３２において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、電圧ＶMREGSUPから電圧Ｖ１に上昇させる。すなわち、時刻ｔ３１からｔ３２において、出力端子Ｔａには、電圧Ｖ１が供給される。時刻ｔ３１からｔ３２には、出力端子Ｔａの電圧はワード線に供給されない。しかし、次にプログラム動作が実行される可能性があるため、出力端子Ｔａは電圧Ｖ１に昇圧される。本例では、プログラムベリファイ動作ＰＶ１に続いてプログラムベリファイ動作ＰＶ２が実行されることをシーケンサ１３が知っているため、プログラムベリファイ動作ＰＶ１の終了時に、出力端子Ｔａの電圧ＶＴａは、電圧Ｖ１のまま維持される。
【0186】
また、時刻ｔ３１からｔ３２において、昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、電圧ＶMREGSUPのまま維持する。すなわち、時刻ｔ３１からｔ３２において、出力端子Ｔｂには、電圧ＶMREGSUPが供給される。上述したように、本例では、プログラムベリファイ動作ＰＶ１に続いてプログラムベリファイ動作ＰＶ２が実行されることをシーケンサ１３が知っているため、プログラムベリファイ動作ＰＶ１の終了時に、出力端子Ｔｂの電圧ＶＴｂは、電圧ＶMREGSUPのまま維持される。
【0187】
その後、プログラムベリファイ電圧ＶPV1を用いたベリファイ動作が終了すると、続いてプログラムベリファイ動作ＰＶ２が実行される。プログラムベリファイ動作ＰＶ２実行中の出力端子の電圧は以下のように設定される。時刻ｔ３２からｔ３３において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、電圧Ｖ１のまま維持する。昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、電圧ＶMREGSUPのまま維持する。すなわち、時刻ｔ３２からｔ３３において、出力端子Ｔａには、電圧Ｖ１が供給される。さらに、出力端子Ｔｂには、電圧ＶMREGSUPが供給される。
【0188】
その後、プログラムベリファイ電圧ＶPV2を用いたベリファイ動作が終了すると、時刻ｔ３３からｔ３４において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、電圧Ｖ１のまま維持する。昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、電圧ＶMREGSUPからリセット電圧ＶEXTまで低下させる。すなわち、時刻ｔ３３からｔ３４において、出力端子Ｔａには、電圧Ｖ１が供給される。さらに、出力端子Ｔｂには、リセット電圧ＶEXTが供給される。
【0189】
次に、プログラム動作ＰＲ２実行中の出力端子の電圧は以下のように設定される。時刻ｔ３４からｔ３５において、昇圧回路１７Aは、出力端子Ｔａの電圧ＶＴａを、電圧Ｖ１のまま維持する。昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、リセット電圧ＶEXTのまま維持する。すなわち、時刻ｔ３４からｔ３５において、出力端子Ｔａには、電圧Ｖ１が供給される。さらに、出力端子Ｔｂには、リセット電圧ＶEXTが供給される。
【0190】
次に、時刻ｔ３５からｔ３６において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、電圧Ｖ１から電圧ＶPGMHに上昇させる。昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、リセット電圧ＶEXTから電圧ＶMREGSUPに上昇させる。すなわち、出力端子Ｔａには、電圧ＶPGMHが供給される。さらに、出力端子Ｔｂには、電圧ＶMREGSUPが供給される。
【0191】
書き込み電圧ＶPGMを用いたプログラム動作が終了すると、時刻ｔ３６からｔ３７において、昇圧回路１７Ａは、出力端子Ｔａの電圧ＶＴａを、電圧ＶPGMHから電圧Ｖ１に低下させる。昇圧回路１７Ｂは、出力端子Ｔｂの電圧ＶＴｂを、電圧ＶMREGSUPからリセット電圧ＶEXTに低下させる。すなわち、出力端子Ｔａには、電圧Ｖ１が供給される。さらに、出力端子Ｔｂには、リセット電圧ＶEXTが供給される。以上により、図１４に示した書き込み動作が終了する。
【0192】
２．２ 作用効果
第２実施形態によれば、第１実施形態と同様に、書き込み動作を高速化できる半導体記憶装置を提供できる。すなわち、第２実施形態の半導体記憶装置では、書き込み動作に要する書き込み時間を短縮することができる。
第２実施形態によれば、第１実施形態と同様に、書き込み動作を高速化できる半導体記憶装置を提供できる。すなわち、第２実施形態の半導体記憶装置では、書き込み動作に要する書き込み時間を短縮することができる。
【0193】
また、第２実施形態では、書き込み動作においてプログラムベリファイ動作が連続して実行される場合、すなわち先のプログラムベリファイ動作に続いて、後のプログラムベリファイ動作が連続して実行される場合に、昇圧回路１７Ａから電圧ＶMREGSUPをドライバ１６に供給することにより、ドライバ１６から非選択ワード線ＷＬuに供給される電流量を増やし、非選択ワード線ＷＬuの電圧が電圧ＶSSから電圧ＶREADに昇圧されるのを補助する。
【0194】
これにより、非選択ワード線ＷＬuの電圧が、電圧ＶSSから電圧ＶREADに到達するまでの時間を短縮する。非選択ワード線ＷＬuの電圧ＶREADへの到達時間を短縮することにより、プログラムベリファイ動作ＰＶ１及びＰＶ２の時間を短くできる。これによって、第２実施形態では、プログラムベリファイ動作が連続して実行される場合でも、書き込み動作を高速化できる。すなわち、書き込み動作に要する書き込み時間を短縮することができる。
【0195】
３．その他変形例等
更に、上記実施形態では半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用でき、更には半導体メモリ以外の種々の記憶装置に適用できる。
更に、上記実施形態では半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用でき、更には半導体メモリ以外の種々の記憶装置に適用できる。
【0196】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0197】
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…センスアンプモジュール、１５…ロウデコーダモジュール、１６…ドライバ、１７…電圧生成回路、１７Ａ…昇圧回路、１７Ｂ…昇圧回路、３０…半導体基板、３１～３５…導電層、４０…ブロック絶縁層、４１…電荷蓄積層、４２…トンネル絶縁層、４３…半導体層、Ｐ１～Ｐ８…チャージポンプ、Ｐ１１，Ｐ１２…チャージポンプ、ＰＲ１…プログラム動作、ＰＲ２…プログラム動作、ＰＶ１…プログラムベリファイ動作、ＰＶ２…プログラムベリファイ動作、ＷＬ０～ＷＬ７…ワード線。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
