特許 7558913 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-20

(45)【発行日】2024-10-01

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240924BHJP

   H01L 29/12 20060101ALI20240924BHJP

   H01L 29/06 20060101ALI20240924BHJP

   H01L 29/41 20060101ALI20240924BHJP

   H01L 29/417 20060101ALI20240924BHJP

   H01L 21/336 20060101ALI20240924BHJP

   H01L 21/265 20060101ALI20240924BHJP

   H01L 21/337 20060101ALI20240924BHJP

   H01L 29/808 20060101ALI20240924BHJP

   H01L 21/338 20060101ALI20240924BHJP

   H01L 29/812 20060101ALI20240924BHJP

【ＦＩ】

H01L29/78 652M

H01L29/78 653C

H01L29/78 652T

H01L29/78 652D

H01L29/06 301F

H01L29/06 301V

H01L29/78 652F

H01L29/78 652K

H01L29/44 Y

H01L29/50 M

H01L29/44 S

H01L29/78 301W

H01L21/265 Z

H01L29/78 301X

H01L29/80 C

H01L29/80 F

【請求項の数】 6

(21)【出願番号】P 2021150191

(22)【出願日】2021-09-15

(65)【公開番号】P2023042829

(43)【公開日】2023-03-28

【審査請求日】2023-02-27

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(74)【代理人】

【識別番号】100111121

【弁理士】

【氏名又は名称】原 拓実

(74)【代理人】

【識別番号】100200148

【弁理士】

【氏名又は名称】今野 徹

(74)【代理人】

【識別番号】100139538

【弁理士】

【氏名又は名称】高橋 航介

(74)【代理人】

【識別番号】100200115

【弁理士】

【氏名又は名称】杉山 元勇

(74)【代理人】

【識別番号】100200137

【弁理士】

【氏名又は名称】浅野 良介

(72)【発明者】

【氏名】根本 宏樹

(72)【発明者】

【氏名】小林 勇介

(72)【発明者】

【氏名】井口 智明

(72)【発明者】

【氏名】雁木 比呂

(72)【発明者】

【氏名】清水 達雄

【審査官】杉山 芳弘

(56)【参考文献】

【文献】特開２０１７－１３９２６２（ＪＰ，Ａ）

【文献】特開２０１９－００９４２８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／４１

Ｈ０１Ｌ ２９／４１７

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／２６５

Ｈ０１Ｌ ２１／３３７

Ｈ０１Ｌ ２１／３３８

(57)【特許請求の範囲】

【請求項1】

第１電極と、
第２電極と、
前記第１電極から前記第２電極へ向かう第１方向において前記第１電極と第２電極との間に位置し、第１部分と第２部分とを有する、第１導電形の第１半導体領域であって、
前記第１部分は、前記第１電極に電気的に接続され、前記第１方向に交わる第２方向に延び、
前記第２部分は、前記第１方向において前記第１部分と第２電極との間に位置する、第１半導体領域と、
前記第２部分と前記第２電極との間に位置する第２導電型の第２半導体領域と、
前記第２電極に電気的に接続され、前記第１方向において前記第２半導体領域と前記第２電極との間に位置する第１導電型の第３半導体領域と、
前記第２電極に電気的に接続され、前記第１方向において前記第２部分と前記第２電極との間に位置する第２導電型の第４半導体領域と、
前記第１方向において前記第２部分と前記第２電極の間に位置し、前記第２方向において、前記第２半導体領域と前記第４半導体領域との間及び前記第３半導体領域と前記第４半導体領域との間に位置するゲート電極と、
前記ゲート電極と、前記第１から前記第４半導体領域及び前記第２電極と、を電気的に分離する第１絶縁領域と、
前記第１方向において前記第２電極と前記第１部分との間に位置し、前記第２電極に電気的に接続された第３電極と、
前記第３電極と、前記第１部分、前記第２部分及び前記第４半導体領域との間にあり、前記第４半導体領域に接する第２絶縁領域と、を備え、
前記第３電極は、前記第２絶縁領域を介して前記第４半導体領域、前記第１部分及び前記第２部分と向かい合う、半導体装置。

【請求項2】

前記第４半導体領域、前記第３電極及びゲート電極を各々複数有し、
前記第２方向において、
２つの前記第４半導体領域は、隣り合った２つの前記第３電極の間にあり、
複数の前記ゲート電極は、当該２つの前記第４半導体領域の間にあり、
前記第２半導体領域及び前記第３半導体領域は、当該複数の前記ゲート電極の間にある、請求項１に記載の半導体装置。

【請求項3】

前記第２方向において、前記第２半導体領域と前記第３電極との間には、前記ゲート電極及び前記第４半導体領域がある、請求項１又は請求項２に記載の半導体装置。

【請求項4】

前記第３電極は、第１電極部分と、前記第１方向において前記第１電極部分よりも第１電極側にある第２電極部分を有し、
前記第２方向における前記第２電極部分の幅は、前記第２方向における前記第１電極部分の幅よりも小さい、請求項１から請求項３のいずれか１項に記載の半導体装置。

【請求項5】

前記第１半導体領域は、前記第１電極と接し、前記第１部分よりも第１導電型不純物濃度が高い第３部分を含む、請求項１から請求項４のいずれか１項に記載の半導体装置。

【請求項6】

前記第４半導体領域は、第４部分と、前記第４部分よりも第２導電型不純物濃度が高く、前記第２電極に電気的に接続された第５部分を含む請求項１から請求項５のいずれか１項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

半導体装置に関する。

【背景技術】

【0002】

トレンチゲート構造のＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）において、低消費電力を実現するために低いゲート容量と低いオン抵抗とが求められる。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１７―５５０１６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明が解決しようとする課題は、低いゲート容量及び低いオン抵抗を両立する半導体装置を提供することにある。

【課題を解決するための手段】

【0005】

本発明の半導体装置は、第１電極と、第２電極と、第１部分及び第２部分を含む第１導電形の第１半導体領域と、第２導電型の第２半導体領域と、第１導電型の第３半導体領域と、第２導電型の第４半導体領域と、第２方向において、前記第２半導体領域と前記第４半導体領域との間及び前記第３半導体領域と前記第４半導体領域との間に位置するゲート電極と、第１絶縁領域と、第３電極と、第２絶縁領域と、を備え、前記第３電極は、前記第２絶縁領域を介して前記第４半導体領域、前記第１部分及び前記第２部分と向かい合う、半導体装置を有する。

【図面の簡単な説明】

【0006】

【図1】第１の実施形態に係る半導体装置の模式断面図であり、図２のＢ―Ｂ´断面を示す。

【図2】実施形態に係る半導体装置の模式平面図であり、図１のＡ―Ａ´断面を示す。

【図3】変形例に係る半導体装置の模式断面図である。

【発明を実施するための形態】

【0007】

以下図面を参照して、本発明の実施形態を説明する。同じ符号が付されているものは同様のものを示す。なお、図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。

【0008】

（第１の実施形態）
図１、２をもとに、第１の実施形態の半導体装置１００の構成を説明する。図１は、実施形態に係る半導体装置の断面図であり、図２のＢ―Ｂ´断面を示す。図２は、実施形態に係る半導体装置の平面図であり、図１のＡ―Ａ´断面を示す。

【0009】

半導体装置１００は、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）である。以下、第１導電型がＮ型、第２導電型がＰ型である場合を例に説明する。半導体装置１００は、第１電極１（ドレイン電極）、第２電極２（ソース電極）、第３電極３（フィールドプレート電極）、ゲート電極４、及び半導体層１０、第１絶縁領域４０（ゲート絶縁膜）、第２絶縁領域３０（フィールドプレート絶縁膜）を有する。半導体層１０は、第１導電型（Ｎ）の第１半導体領域１１と、第２導電型（Ｐ）の第２半導体領域１２と、第１導電型（Ｎ＋）の第３半導体層１３、第２導電型（Ｐ）の第４半導体層１４と、を有する。

【0010】

ここで、第１電極１から第２電極２に向かう方向をＺ方向（第１方向）、Ｚ方向に交わる方向をＸ方向（第２方向）、Ｘ方向及びＺ方向に交わる方向をＹ方向とする。方向が交わるとは、方向が平行でないことであり、例えば、方向が直交することである。

【0011】

第１電極１は、例えばドレイン電極である。第２電極２は、例えばソース電極である。第１電極１及び第２電極２は、Ｘ方向及びＹ方向に延びる。第１電極１の材料及び第２電極２の材料は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）等の群から選ばれる少なくとも１つを含む金属である。

【0012】

半導体層１０は、Ｚ方向において、第１電極１と第２電極２との間に位置する。半導体層１０は、Ｘ方向及びＹ方向に延びる。半導体層１０の主成分は、例えば、ケイ素（Ｓｉ）、シリコン炭化物（ＳｉＣ）、窒化ガリウム（ＧａＮ）等である。

【0013】

半導体層１０は、第１導電形（Ｎ）及び、第２導電形（Ｐ）の半導体領域を含む。半導体層１０に含まれるＮ形の導電形の不純物元素は、例えば、リン（Ｐ）、ヒ素（Ａｓ）等である。半導体層１０に含まれるＰ形の導電形の不純物元素は、例えば、ホウ素（Ｂ）等である。

【0014】

第１半導体領域１１は、半導体装置１００のドレインとして機能する。第１半導体領域１１は、第１電極１と接する。第１半導体領域１１は、第１部分１１１と、複数の第２部分１１２と、基板領域である第３領域１１３を有する。第１部分１１１は、Ｚ方向において第１電極１と第２電極２との間にあり、第１電極１に電気的に接続される。複数の第２部分１１２は、Ｘ方向において互いに離間する。第２部分１１２は、Ｙ方向において延びる。第２部分１１２は、Ｚ方向において第１電極１と第２電極２との間にあり、第１部分１１１から第２電極２に向かって延びる。第３部分１１３は、Ｚ方向において第１電極１と第１部分１１１との間に位置する。第３部分１１は、第１電極１に接続される。第３部分１１３は、例えば、Ｘ方向及びＹ方向に延びる、Ｎ型不純物を含むシリコン基板である。第３部分１１３に含まれるＮ型不純物濃度は、第１部分領域１１１及び第２部分１１２に含まれるＮ型不純物濃度よりも高い。第１部分１１１は、Ｘ方向及びＹ方向に延びる。第１半導体領域１１は、第１部分１１１が第１電極１と接することで、第３部分１１３を含まない構成としてもよい。

【0015】

Ｐ型の第２半導体領域１２は、半導体装置１００のチャネルとして機能する。第２半導体領域１２は、Ｐ型不純物を含む。第２領域半導体領域１２は、Ｚ方向において第２部分１１２の一部の上にある。言い換えると、第２半導体領域１２はＺ方向において第２部分１１２と第２電極２との間にある。第２半導体領域１２は、Ｙ方向に延びる。図１では、第２半導体領域１２の一部の上には第３半導体領域１３が設けられているが、図２に示すように、第２半導体領域１２の一部の上には第３半導体領域１３が設けられず、第２電極２に電気的に接続される。

【0016】

Ｎ＋型の第３半導体領域１３は、半導体装置１００のソースとして機能する。第３半導体領域１３は、Ｎ型不純物を含む。第３半導体領域１３に含まれるＮ型不純物濃度は、第１半導体領域１１の第１部分１１１及び第２部分１１２に含まれるＮ型不純物濃度よりも高い。第３半導体領域１３は、Ｚ方向において第２半導体領域１２の一部の上にある。言い換えると、第３半導体領域１３は、第２半導体領域１２の一部と第２電極２との間にある。複数の半導体領域１３はＹ方向に沿って並ぶ。第３半導体領域１３と第２電極２とは電気的に接続される。

【0017】

複数の第４半導体領域１４は、ソースコンタクトとして機能する。第４半導体領域１４は、Ｚ方向において第２部分１１２の一部と第２電極との間にある。１つの第２部分１１２に対して、Ｘ方向に離間した２つの第４領域領域１４が設けられる。当該２つの第４半導体領域１４の間には、第２半導体領域１２及び第３半導体領域１３が位置する。第４半導体領域１４は、第２部分１１２の一部と第２電極２との間にある。第４半導体領域１４は、Ｙ方向に延びる。

【0018】

第４半導体領域１４は、Ｐ型不純物濃度が異なる第４部分１４１及び第５部分１４２を含んでもよい。第４部分１４１は、第１半導体領域１１と接する。第５部分１４２は、Ｐ型不純物濃度が第４部分１４１よりも高く、第２電極２と電気的に接続される。

【0019】

第３電極３は、フィールドプレート電極として機能する。第３電極３は、Ｚ方向において第１半導体領域１１の第１部分１１１と第２電極２との間に位置する。第３電極３は、第２電極２と接続され、Ｚ方向において第２電極２から第１電極１側に向かって延びる。第３電極３は、Ｙ方向にも延びる。第３電極３は、第１電極部分３１、第２電極部分３２を有する。

【0020】

第１電極部分３１は、第２電極２と接続される。第１電極部分３１は、Ｘ方向において隣り合った、第２部分１１２同士の間の領域及び第４半導体領域１４同士の間の領域にまたがって位置する。第１電極部分３１は、Ｘ方向において、第２絶縁領域３０を介して第２部分１１２及び第４半導体領域１４と向かい合う。第１電極部分３１は、Ｘ方向において第１幅Ｗ１の長さを有する。第１電極部分３１は、Ｘ方向において、第４半導体領域１４の一部と接する。

【0021】

第２電極部分３２は、Ｚ方向において、第１部分１１１と第１電極部分３１との間に位置する。第２電極部分３２は、Ｘ方向において隣り合った第２部分１１２の間に位置する。第２電極部分３２は、Ｘ方向及びＺ方向において、第２絶縁領域３０を介して第１部分１１１及び第２部分１１２と向かい合う。第２電極部分３２は、Ｘ方向において、第１幅Ｗ１よりも短い第２幅Ｗ２の長さを有する。

【0022】

第２絶縁領域３０は、フィールドプレート絶縁膜として機能する。第２絶縁領域３０は、第３電極３と第１半導体領域１１及び第４半導体領域１４との間に位置する。第２絶縁領域３０は、絶縁材料を含み、第３電極３と第１半導体領域１１とを電気的に分離する。第２絶縁領域３０は、Ｙ方向において延びる。

【0023】

ゲート電極４は、Ｚ方向において、第１半導体領域１１の第２部分１１２と第２電極２との間に位置する。ゲート電極４は、Ｘ方向において隣あった第２半導体領域１２と第４半導体領域１４との間、及びＸ方向において隣あった第３半導体領域１３と第４半導体領域１４との間の領域にまたがって位置する。ゲート電極４は、Ｘ方向において、第１絶縁領域４０を介して、第２半導体領域１２、第３半導体領域１３及び第４半導体領域１４と向かい合う。

【0024】

第１絶縁領域４０は、ゲート絶縁膜として機能する。第１絶縁領域４０は、ゲート電極４と、第２電極２、第１半導体領域１１、第２半導体領域１２、第３半導体領域１３及び第４半導体領域１４との間に位置する。第１絶縁領域４０は、絶縁材料を含み、ゲート電極４と第２電極２、第１半導体領域１１、第２半導体領域１２、第３半導体領域１３及び第４半導体領域１４と、を電気的に分離する。

【0025】

Ｘ方向において、第３電極３とゲート電極４とは離間する。ＸＹ平面上において、第３電極３とゲート電極４との間には、第１絶縁領域４０、第２絶縁領域３０及び半導体領域１０が位置する。

【0026】

Ｘ方向において、２つの第４半導体領域１４が、隣り合った２つの第３電極３の間にある。Ｘ方向において、２つのゲート電極が、当該２つの第４半導体領域１４の間にある。 Ｘ方向において、第２半導体領域１２及び第３半導体領域１３が、当該２つのゲート電極４の間にある。Ｘ方向において、第２半導体領域１２と第３電極３との間には、ゲート電極４及び第４半導体領域１４がある。

【0027】

半導体装置１００の製造方法について説明する。各半導体層の形成タイミングや電極の形成タイミングは入れ替えることができる。

【0028】

n+半導体基板を用意する。Ｎ＋半導体基板上に、Ｎ型不純物濃度を含む半導体層をエピタキシャル成長させることで、第１半導体領域１１を形成する。

【0029】

第１半導体領域１１に酸化膜を堆積し、フォトリソグラフィで開口させ、ドライエッチングでトレンチを形成する。熱処理によってトレンチ側壁及び底部に酸化膜（第２絶縁領域３０）を形成し、トレンチ内部にポリシリコン（第２電極部分３２）を形成する。トレンチ上部に残る余剰な酸化膜及びポリシリコンを等方性エッチングによって除去し、さらにポリシリコンを充填することで第３電極３及び第２絶縁領域３０を形成する。

【0030】

リソグラフィや不純物のイオン注入を第１半導体領域１１に行い第２半導体領域１２、第３半導体領域１３、第４半導体領域１４を形成する。

【0031】

ドライエッチングによって、半導体領域１０の一部を取り除くことでトレンチを形成し、熱酸化によって酸化膜（第１絶縁領域４０）を形成し、トレンチ内部を残して酸化膜を除去する。トレンチ内部にポリシリコン（ゲート電極４）を形成し、さらにポリシリコン上部に酸化膜を形成する。

【0032】

第１電極1及び第２電極２を形成する。第１絶縁領域４０を貫通する図示しないゲートコンタクトを介して図示しないゲートパッドがゲート電極４に接続される。

【0033】

上記の製造方法により、図１に示す半導体装置１００を提供することができる。

【0034】

半導体装置１００の動作について説明する。半導体装置１００は、図１及び図２に示さない電源装置及び駆動装置から、第１電極１、第２電極２及びゲート電極３に電位が印加されることで動作する。以降、第２電極２に印加される電位を基準（０Ｖ）とする。第２電極２には０Ｖの電位が印加され、第１電極１には正電位、例えば５０Ｖがオフ時に印加される。半導体装置１００がオンの時、ゲート電極４に閾値電位（Ｖｔｈ）よりも高い電位が印加される。これにより第２半導体領域１２にチャネルが形成され、第１電極１から第１半導体領域１１、第２半導体領域１２、第３半導体領域１３を通って第２電極２に電流が流れる。

【0035】

半導体装置１００がオフの時、ゲート電極４には、閾値電位（Ｖｔｈ）より低い電位が印加される。第２半導体領域１２にはチャネルが形成されず、第１電極１と第２電極２との間に電流が流れない。

【0036】

半導体装置１００がオフの時、隣り合う第３電極３の間に位置する半導体領域１０、特に第２部分１１２は、ソース―ゲート間電圧に起因する電界が発生する。電界の集中は、半導体領域１０が破壊される一因である。第１半導体領域１１と第２半導体領域１２との間には電位差が生じるため、その界面には特に強い電界が発生する。第２電極２から第１電極１に向かって延びる第３電極３は、第２半導体領域１２にかかる電界を分散させること、及び第２部分１１２に空乏層を形成することによって半導体装置１００の耐圧を向上させる。

【0037】

半導体装置１００において、ゲート電極４と第３電極３との間には、半導体層１０、第１絶縁領域４０及び第２絶縁領域３０が位置する。このため、ゲート電極４と第３電極３との間の容量が小さくなり、半導体装置１００のゲート容量は小さくなる。半導体装置１００において、第３電極３を設けるトレンチよりも狭い間隔で２つのゲート電極４を設けることで、Ｘ方向の幅が狭いチャネル領域（第２半導体領域１２）を形成することができる。第２半導体領域１２は、Ｘ方向の幅が狭く、２つのゲート電極４に挟まれているため、２つのゲート電極４から強い電界制御を受ける。半導体装置１００の耐圧が向上する。第２半導体領域１２は、高濃度の不純物を含むことができる。半導体装置１００のオン抵抗を低減できる。

【0038】

実施形態の変形例について説明する。図３は変形例に係る半導体装置の模式断面図である。図３に付した符号で図１、図２に付した符号と同じ符号は同じ対象を示す。

【0039】

変形例の半導体装置２００は、図３に示すように、第２部分１１２と第２電極２との間の領域において、第２ゲート電極６が設けられる。第２ゲート電極６は、Ｘ方向において隣り合った２つのゲート電極４の間に位置し、第２半導体領域１２と第３半導体領域１３とに接する。ゲート電極４と第２ゲート電極６に印加する電圧を独立して制御することで、所望の閾値を設定することができる。

【0040】

以上、説明した実施形態及びその変形例によれば、低いゲート容量と低いオン抵抗を両立した半導体装置を提供できる。

【0041】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、説明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0042】

１ 第１電極（ドレイン電極）
２ 第２電極（ソース電極）
３ 第３電極（フィールドプレート電極）
３１ 第１電極部分
３２ 第２電極部分
４ ゲート電極
６ 第２ゲート電極
１１ 第１半導体領域
１１１ 第１部分
１１２ 第２部分
１１３ 第３部分
１２ 第２半導体領域
１３ 第３半導体領域
１４ 第４半導体領域
１４１ 第４部分
１４２ 第５部分
１５ 第５半導体領域
１００、２００ 半導体装置

【図1】

【図2】

【図3】