１ 活性領域 １ａ 活性領域の有効領域 １ｂ 活性領域の無効領域 ２ エッジ終端領域 ３ スクライブライン ４，５ 短絡領域 １０ 半導体ウエハ １０’ 半導体ウエハのチップ領域 １１ メイン半導体素子 １２ 電流センス部 １３ 温度センス部 １４ 抵抗体 ２０，２０’，１２０，１２０’ 半導体装置 ２１ａ ソースパッド（電極パッド） ２１ｂ ゲートパッド（電極パッド） ２２ ＯＣパッド（電極パッド） ２３ａ アノードパッド（電極パッド） ２３ｂ カソードパッド（電極パッド） ２４，１０６ Ａｌ膜 ３１ ｎ+型出発基板 ３２ ｎ-型ドリフト領域 ３２ａ ｎ-型領域 ３３ａ，３３ｂ ｎ型電流拡散領域 ３４ａ～３４ｃ ｐ型ベース領域 ３５ａ，３５ｂ ｎ+型ソース領域 ３６ａ～３６ｃ ｐ++型コンタクト領域 ３７ａ，３７ｂ トレンチ ３８ａ，３８ｂ ゲート絶縁膜 ３９ａ，３９ｂ ゲート電極 ４０，８３ 層間絶縁膜 ４０ａ～４０ｄ，８３ａ，８３ｂ コンタクトホール ４１ａ，４１ｂ，１０１ ＮｉＳｉ膜 ４２ａ，４２ｂ，４２ｄ，１０２ 第１ＴｉＮ膜 ４３ａ，４３ｂ，４３ｄ，１０３ 第１Ｔｉ膜 ４４ａ，４４ｂ，４４ｄ，１０４ 第２ＴｉＮ膜 ４５ａ，４５ｂ，４５ｄ，１０５ 第２Ｔｉ膜 ４６ａ，４６ｂ バリアメタル ４７ａ～４７ｄ めっき膜 ４８ａ～４８ｄ 端子ピン ４９ａ～４９ｃ 第１保護膜 ５０ａ～５０ｃ 第２保護膜 ５１ ドレイン電極 ６１ａ，６１ｂ，６２ａ～６２ｃ，９１ ｐ+型領域 ７０ 半導体チップ ７１ ｎ-型炭化珪素層 ７１ａ ｎ-型炭化珪素層の厚さを増した部分 ７２ ｐ型炭化珪素層 ８０ フィールド絶縁膜 ８１ ｐ型ポリシリコン層 ８２ ｎ型ポリシリコン層 ９２，９４ ｎ型領域 １１１，１１１’，１１２ 短絡電極 ＧＮＤ 接地点 Ｘ 半導体チップのおもて面に平行でかつ無効領域の電極パッドが並ぶ方向（第１方向） Ｙ 半導体チップのおもて面に平行でかつ第１方向と直交する方向（第２方向） Ｚ 深さ方向 ｄ１ ｐ+型領域間の深さ ｄ２ ｐ+型領域間の距離 ｄ３ ｎ型領域の深さ ｔ１ ｎ-型炭化珪素層の、ｎ+型出発基板上に最初に積層する厚さ ｔ２ ｎ-型炭化珪素層の、厚さを増した部分の厚さ ｔ３ ｐ型炭化珪素層の厚さ ｗ１，ｗ１１ 短絡電極の長さ ｗ２，ｗ２’，ｗ１２ 短絡電極の幅