特許 7559954 半導体ウェハ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-24

(45)【発行日】2024-10-02

(54)【発明の名称】半導体ウェハ

(51)【国際特許分類】

   H01L 21/288 20060101AFI20240925BHJP

   C25D 5/02 20060101ALI20240925BHJP

   C25D 7/12 20060101ALI20240925BHJP

   H01L 21/683 20060101ALI20240925BHJP

   H01L 21/3205 20060101ALI20240925BHJP

   H01L 21/768 20060101ALI20240925BHJP

   H01L 23/522 20060101ALI20240925BHJP

   H01L 29/78 20060101ALI20240925BHJP

   H01L 21/336 20060101ALI20240925BHJP

【ＦＩ】

H01L21/288 E

C25D5/02 D

C25D7/12

H01L21/68 N

H01L21/88 S

H01L21/90 D

H01L29/78 652M

H01L29/78 652Q

H01L29/78 653C

H01L29/78 658F

H01L29/78 658J

【請求項の数】 6

(21)【出願番号】P 2023534762

(86)(22)【出願日】2022-07-07

(86)【国際出願番号】 JP2022027018

(87)【国際公開番号】W WO2023286692

(87)【国際公開日】2023-01-19

【審査請求日】2023-06-13

(31)【優先権主張番号】P 2021116506

(32)【優先日】2021-07-14

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(74)【代理人】

【識別番号】110001128

【氏名又は名称】弁理士法人ゆうあい特許事務所

(72)【発明者】

【氏名】江坂 孝輔

(72)【発明者】

【氏名】角田 和之

(72)【発明者】

【氏名】藤原 剛

【審査官】早川 朋一

(56)【参考文献】

【文献】特開２０１６－１５２３１７（ＪＰ，Ａ）

【文献】特開２０１０－１０３３１０（ＪＰ，Ａ）

【文献】特開２０１７－１６８６５９（ＪＰ，Ａ）

【文献】特開２００４－３６３５１８（ＪＰ，Ａ）

【文献】特開２０１０－２２５６００（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／２８８

Ｈ０１Ｌ ２１／３２０５

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２１／６８３

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２３／５２２

Ｈ０１Ｌ ２９／７８

Ｃ２５Ｄ ５／０２

Ｃ２５Ｄ ７／１２

(57)【特許請求の範囲】

【請求項1】

半導体ウェハであって、
半導体素子が形成された半導体基板（１０）と、
前記半導体基板の上に形成され、少なくとも一部が前記半導体素子の所定位置に繋がる複数のコンタクトホール（２１）が形成された層間絶縁膜（２０）と、
前記複数のコンタクトホール内に埋め込まれた複数の導体プラグ（３０）と、
前記半導体基板における外縁部よりも内側に形成され、前記複数の導体プラグの少なくとも一部と接続された表面電極（４０）と、
前記表面電極の一部を覆いつつ、前記表面電極よりも前記半導体基板の外縁側まで形成されることで、前記表面電極よりも外側において前記層間絶縁膜および前記導体プラグを覆った保護膜（５０）と、
前記半導体基板の外周端および該半導体基板の外縁部において前記保護膜の外縁部と貼り付けられた側面保護テープ（７０）と、
前記表面電極のうち前記保護膜から露出している部分の表面に形成されためっき層（６０）と、を有し、
前記保護膜のうち前記側面保護テープに貼り付けられた領域は、該保護膜のうち前記表面電極を覆っている部分よりも外側の領域とされている、半導体ウェハ。

【請求項2】

前記側面保護テープが貼り付けられた領域よりも内側の領域において、前記層間絶縁膜および前記導体プラグが前記保護膜から露出した露出領域があり、
前記露出領域においては、前記導体プラグが前記半導体基板から離れている、請求項１に記載の半導体ウェハ。

【請求項3】

前記導体プラグと前記半導体基板との間に、前記コンタクトホールの形成の際におけるエッチングレートが前記層間絶縁膜よりも低くなる低エッチングレート部材（２２）が配置されている、請求項２に記載の半導体ウェハ。

【請求項4】

前記半導体素子は、トレンチゲート構造の縦型ＭＯＳＦＥＴもしくは縦型ＩＧＢＴであり、
前記低エッチングレート部材は、前記トレンチゲート構造を構成するゲート電極の材料であるポリシリコンによって構成されている、請求項３に記載の半導体ウェハ。

【請求項5】

前記半導体基板にはトレンチが形成されており、
前記低エッチングレート部材は、前記トレンチ内に配置されている、請求項４に記載の半導体ウェハ。

【請求項6】

前記導体プラグの幅に対する深さの比となるアスペクト比について、前記露出領域に形成される前記導体プラグの方が前記表面電極と接続される、もしくは前記保護膜によって覆われる前記導体プラグよりも高アスペクト比になっている、請求項２に記載の半導体ウェハ。

【発明の詳細な説明】

【関連出願への相互参照】

【0001】

本出願は、２０２１年７月１４日に出願された日本特許出願番号２０２１－１１６５０６号に基づくもので、ここにその記載内容が参照により組み入れられる。

【技術分野】

【0002】

本開示は、半導体素子を備えた半導体ウェハに関するものである。

【背景技術】

【0003】

従来より、半導体素子を作り込んだ半導体ウェハの表面側に電極を形成したのち、半導体ウェハの表面をポリイミドなどの保護膜で覆い、さらにめっき処理を行って電極の表面に金属めっき層を形成している。めっき処理の際に半導体ウェハの外縁部で薬液の染み込みが生じ得ることから、半導体ウェハの外縁部に保護テープを貼り付け、薬液の染み込みを抑制している（特許文献１参照）。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１６－１５２３１７号公報

【発明の概要】

【0005】

しかしながら、半導体ウェハの表面の凹凸、例えば電極が露出している場所や、保護膜によって覆われている場所、さらには保護膜のみの場所それぞれの間で段差が生じ、その影響で保護テープと半導体ウェハの表面との間に隙間が生じる。このため、保護テープを貼り付けても薬液の染み込みを的確に抑制できない。

【0006】

これに対し、保護テープ貼り付け後に真空引き処理を行うことで密着性を向上する手法、テープの糊材質の密着性を増加させる手法などにより、保護テープ内への薬液の染み込みを抑制することが考えられる。しかし、追加の処理のための専用設備が必要となるし、密着性増加により剥離時に糊が残りやすくなるという問題が生じる。

【0007】

本開示は、追加の工程を必要としなくてもよく、かつ、めっき処理後の剥離も容易で、めっき処理時の薬液の染み込みを的確に抑制できる構造の半導体ウェハおよびそれを用いた半導体装置の製造方法を提供することを目的とする。

【0008】

本開示の１つの観点における半導体ウェハは、半導体素子が形成された半導体基板と、半導体基板の上に形成され、少なくとも一部が半導体素子の所定位置に繋がる複数のコンタクトホールが形成された層間絶縁膜と、複数のコンタクトホール内に埋め込まれた複数の導体プラグと、半導体基板における外縁部よりも内側に形成され、複数の導体プラグの少なくとも一部と接続された表面電極と、表面電極の一部を覆いつつ、表面電極よりも半導体基板の外縁側まで形成されることで、表面電極よりも外側において層間絶縁膜および導体プラグを覆った保護膜と、半導体基板の外周端および該半導体基板の外縁部において保護膜の外縁部と貼り付けられた側面保護テープと、表面電極のうち保護膜から露出している部分の表面に形成されためっき層と、を有している。そして、保護膜のうち側面保護テープに貼り付けられた領域は、該保護膜のうち表面電極を覆っている部分よりも外側の領域とされている。

【0009】

このように、保護膜のうち側面保護テープに貼り付けられた領域が保護膜のうちの表面電極を覆っている部分よりも外側の領域となるようにすることで、保護膜の外縁部と側面保護テープとを隙間なく密着させられる。

【0010】

したがって、表面電極の表面にめっき処理を行うときに、薬液が側面保護テープの内部に染み込むことを的確に抑制できる。よって、追加の工程を必要としなくてもよく、かつ、めっき処理後の剥離も容易で、めっき処理時の薬液の染み込みを的確に抑制できる構造の半導体ウェハとすることができる。

【0011】

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

【図面の簡単な説明】

【0012】

【図1】第１実施形態にかかる半導体ウェハのうちの外周側の断面図である。

【図2】半導体装置の製造プロセスを示したフローチャートである。

【図3】比較例として示した半導体ウェハのうちの外周側の断面図である。

【図4】第２実施形態にかかる導体プラグが配置されるコンタクトホールを低エッチングレート部材で停止させた場合の構造を示した断面図である。

【図5】保護膜と側面保護テープとを離して配置した場合の断面図である。

【図6A】第２実施形態の変形例にかかる導体プラグ近傍の拡大断面図である。

【図6B】第２実施形態の変形例にかかる導体プラグ近傍の拡大断面図である。

【図6C】第２実施形態の変形例にかかる導体プラグ近傍の拡大断面図である。

【発明を実施するための形態】

【0013】

以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

【0014】

（第１実施形態）
第１実施形態について説明する。ここでは、めっき処理時の薬液の染み込みの抑制に適した構造の半導体ウェハと、その半導体ウェハを用いた半導体装置の製造方法について説明する。

【0015】

まず、図１を参照して、本実施形態にかかる半導体ウェハ１の構成について説明する。なお、図１に示す半導体ウェハ１は、めっき処理を行った後のものであり、外縁部に後述する側面保護テープ７０が貼り付けられた状態となっている。つまり、後述する半導体装置の製造プロセスを実施する際の途中の段階での半導体ウェハ１を示したものであり、製造プロセスの残りの部分を実施することで、半導体装置が製造される。

【0016】

図１に示すように、半導体ウェハ１は、図示しない半導体素子が作り込まれた半導体基板１０、半導体基板１０の上に形成された層間絶縁膜２０および導体プラグ３０、表面電極４０、保護膜５０、めっき層６０、側面保護テープ７０を備える。

【0017】

半導体基板１０は、ウェハ状とされており、予め半導体素子の製造プロセスが実施されることで半導体素子が形成されている。ここでは詳細構造を示していないが、半導体ウェハ１のうちのチップとして取り出される有効領域に所定のレイアウトで半導体素子が形成されている。半導体基板１０に対してどのような半導体素子を形成しても良いが、例えばトレンチゲート構造の縦型のＭＯＳＦＥＴなどを形成している。半導体素子としてトレンチゲート構造の縦型のＭＯＳＦＥＴを形成する場合、有効領域に配置される各チップそれぞれに対して、一方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造を有する縦型ＭＯＳＦＥＴが形成される。

【0018】

層間絶縁膜２０は、半導体素子が形成された半導体基板１０の表面側を覆うように形成され、シリコン酸化膜などによって構成されている。層間絶縁膜２０には複数のコンタクトホール２１が形成されており、少なくとも一部が半導体素子の所定位置を露出させている。例えば、半導体素子として縦型のＭＯＳＦＥＴを形成する場合には、コンタクトホール２１として、ｎ型ソース領域やベース領域における高濃度ｐ型コンタクト層に繋がるソースコンタクトホールが形成される。また、ソースコンタクトホールとは別に、コンタクトホール２１として、各トレンチゲート構造に備えられるゲート電極から引き出されたゲートライナーに繋がるゲートコンタクトホールも形成される。

【0019】

導体プラグ３０は、複数のコンタクトホール２１内に埋め込まれ、コンタクトホール２１内において露出させられた各部と電気的に接続される。導体プラグ３０は、金属導体、例えばＷ（タングステン）などによって構成されており、コンタクトホール２１が形成された層間絶縁膜２０の表面から半導体基板１０の表面まで形成されている。そして、層間絶縁膜２０によって囲まれることで、各導体プラグ３０が互いに分離した状態になっている。

【0020】

表面電極４０は、導体プラグ３０と電気的に接続されることで、半導体素子の所定位置と電気的に接続される各種電極であり、例えばＡｌ（アルミニウム）系の電極材料などで構成される。例えば、半導体素子として縦型のＭＯＳＦＥＴを形成する場合、表面電極４０としてソース電極やゲート配線層を含むゲートパッドが形成され、これらが電気的に分離されるように、表面電極４０が所定形状にパターニングされている。表面電極４０は、半導体ウェハ１におけるチップとして取り出される有効領域に形成されており、少なくも半導体ウェハ１における外縁部の近傍においては形成されていない。つまり、半導体ウェハ１における外周端から所定距離の範囲内は表面電極４０が形成されていない領域とされている。そして、この表面電極４０が形成されていない領域では、層間絶縁膜２０および導体プラグ３０が表面電極４０から露出された状態となっている。

【0021】

保護膜５０は、表面電極４０の少なくとも一部を覆うと共に、層間絶縁膜２０および導体プラグ３０のうち表面電極４０から露出された部分を覆って保護する役割を果たすもので、例えばポリイミドなどで構成される。保護膜５０は、半導体ウェハ１の有効領域に形成された各表面電極４０の外縁部などを覆うように形成されている。また、保護膜５０は、半導体ウェハ１のうちチップとして取り出されない無効領域、つまり有効領域の周囲を囲むように配置される領域にも形成されている。そして、有効領域においては、表面電極４０などのパターンが形成されることで表面に凹凸が形成されているため、その表面に形成される保護膜５０についても凹凸を有するパターンが形成された状態になっている。ただし、無効領域においては、表面電極４０などのパターンが形成されておらず、表面電極４０より外側に位置する層間絶縁膜２０および導体プラグ３０が露出した状態になっている。このため、表面電極４０よりも外側の領域では、保護膜５０が層間絶縁膜２０および導体プラグ３０を直接覆った構造となり、保護膜５０の表面が殆ど凹凸のない平坦面になっている。

【0022】

なお、ここでいう凹凸のない平坦面とは、表面電極４０の厚みに起因する凹凸が無いことを意味し、保護膜５０を成膜する際に発生する膜厚ばらつきや、層間絶縁膜２０および導体プラグ３０の表面粗さに起因する凹凸が無いという意味ではない。保護膜５０のみが層間絶縁膜２０および導体プラグ３０の上に形成された状態で、表面電極４０の厚みに起因する凹凸がない表面のことを、凹凸のない平坦面と言っている。

【0023】

保護膜５０については、半導体ウェハ１の外周端まで形成されていても良いが、ここでは保護膜５０の外周端が半導体ウェハ１の外周端よりも内側に位置した状態になっている。

【0024】

めっき層６０は、表面電極４０のうち保護膜５０から露出した部分の表面に形成されている。めっき層６０は、例えばバリアメタル材料やボンディング性を向上させる材料などをめっき処理によって形成したものである。ここでは、めっき層６０をＮｉ（ニッケル）によって構成している。めっき層６０は、側面保護テープ７０などによって半導体基板１０の側面や保護膜５０の外縁部を覆った状態で形成される。

【0025】

側面保護テープ７０は、半導体基板１０の側面、つまり外周端および外縁部の所定範囲を覆うように半導体基板１０に対して貼り付けられており、内周部分の一周全域が保護膜５０に貼り付けられている。側面保護テープ７０は、例えばエラストマー組成、ＰＰ（ポリプロピレン）、ＰＥＴ（ポリエチレンテレフタレート）、シリコーン、ＵＶテープなどの半導体のめっき処理に使用されるものであれば、どのような材質ものであっても良い。側面保護テープ７０は、半導体基板１０の外周端や、層間絶縁膜２０および導体プラグ３０の外縁部での露出箇所、さらには保護膜５０の外周端からその内側に位置する外縁部の所定範囲に密着させられている。そして、側面保護テープ７０のうちの内周側は、保護膜５０のうち表面が平坦面となっている外縁部と密着していて、保護膜５０のうちのパターンが形成されていない領域とだけ密着し、パターンが形成されている領域とは密着していない。つまり、保護膜５０のうち側面保護テープ７０が貼り付けられた領域が、保護膜５０のうち表面電極４０を覆っている部分よりも外側の領域のみとなるようにしてある。このため、側面保護テープ７０は保護膜５０のうち表面に凹凸が無い領域と隙間なく密着させられた状態になっている。

【0026】

続いて、上記のように構成された半導体ウェハ１の製造プロセスを含む、半導体装置の製造方法について、図２に示すフローチャートを参照して説明する。

【0027】

まず、図２のステップＳ１００として表面素子構造形成工程を行う。すなわち、ウェハ状の半導体基板１０に対して半導体素子を形成する製造プロセスを行うと共に、半導体基板１０のうちの表面側に対して実施する各種プロセスを行う。半導体素子としてｎチャネル型の縦型ＭＯＳＦＥＴを形成するのであれば、縦型ＭＯＳＦＥＴを構成するための各部の形成工程を行う。すなわち、ｎ型の半導体基板１０に対してｎ型ドリフト層の形成、ｐ型ベース領域の形成、ｎ型ソース領域および高濃度ｐ型コンタクト層の形成、ゲートトレンチ形成、ゲート絶縁膜形成、ゲート電極形成などの各種工程を行う。これにより、半導体基板１０に対して半導体素子が形成される。さらに、層間絶縁膜２０および導体プラグ３０の形成工程や表面電極４０の形成工程、さらには保護膜５０の形成工程まで行う。

【0028】

次に、ステップＳ１０５として図示しない表面保護テープの貼り付け工程を行う。つまり、半導体ウェハ１のうちの表面側を全面覆うように表面保護テープを貼り付ける。そして、ステップＳ１１０として裏面研削工程を行うことで、半導体ウェハ１の裏面側を所定厚さ削り、半導体ウェハ１の薄厚化を行う。また、半導体ウェハ１の裏面側の研削工程が終わったら、ステップＳ１１５として半導体ウェハ１の裏面エッチング工程を行い、半導体ウェハ１の裏面の平坦化やダメージ除去を行う。

【0029】

その後、ステップＳ１２０として表面保護テープ剥離工程を行って表面保護テープを半導体ウェハ１の表面から剥離させる。また、ステップＳ１２５として試料をスパッタ装置などに設置して、半導体ウェハ１の裏面に電極を形成する裏面電極形成工程を行う。半導体素子として縦型ＭＯＳＦＥＴを形成するのであれば、この裏面電極がドレイン電極となる。

【0030】

続いて、ステップＳ１３０として図示しない裏面保護テープの貼り付け工程を行う。つまり、半導体ウェハ１の裏面に対して裏面保護テープを貼り付ける。さらに、ステップＳ１３５として側面保護テープの貼り付け工程を行うことで、半導体ウェハ１の側面、つまり外周端および保護膜５０のうちの外縁部を覆うように側面保護テープ７０を貼り付ける。このとき、保護膜５０と側面保護テープ７０とが隙間なく密着した状態になる。

【0031】

そして、ステップＳ１４０として側面保護テープ７０および裏面保護テープで半導体ウェハ１の側面および裏面を覆った状態で表面めっき処理工程を行う。例えば、表面電極４０のうち保護膜５０から露出させられている部分の表面に、Ｎｉ層のめっき層６０を形成する。このようにしてめっき層６０を形成した状態を示したのが図１である。

【0032】

このとき、表面めっき処理の際に薬液に試料を浸すことになるが、保護膜５０と側面保護テープ７０とが隙間なく密着した状態になっているため、薬液が側面保護テープ７０の内部に染み込むことを的確に抑制できる。そして、このような薬液の染み込み抑制を保護膜５０のうちの外縁部を凹凸の無いパターン形成されていない構造とするだけで行っている。このため、側面保護テープ７０の貼り付け後に真空引き処理を行うことで密着性を向上させる手法のように、追加の処理を必要としない。また、テープの糊材質の密着性を増加させる手法のように、めっき処理後の剥離の際に糊が残ることも抑制でき、剥離も容易に行うことができる。

【0033】

この後、ステップＳ１４５、Ｓ１５０として、側面保護テープ７０の剥離工程と裏面保護テープの剥離工程を順に行う。また、ステップＳ１５５として再び裏面保護テープの貼り付け工程を行って、半導体ウェハ１の裏面にダイシングテープを貼り付ける。

【0034】

この後、ステップＳ１６０としてダイシング工程を行って、半導体ウェハ１をチップ単位に分割したのち、ステップＳ１６５として裏面保護テープ剥離工程を行って、各チップを裏面保護テープから剥がすことで個片化したチップが形成される。このようにして、チップ化した半導体装置を製造することができる。

【0035】

以上説明したように、本実施形態では、半導体ウェハ１の表面に形成される保護膜５０について、側面保護テープ７０が貼り付けられる外縁部については、パターンが形成されていない平坦面としている。このため、保護膜５０の外縁部と側面保護テープ７０とを隙間なく密着させられる。

【0036】

より詳しくは、従来では、半導体ウェハ１は、図３に示すように、半導体基板１０の上に形成した層間絶縁膜２０および導体プラグ３０の上に、表面電極４０および保護膜５０が半導体ウェハ１の外縁部に至るまで形成された構造になっていた。このため、側面保護テープ７０が保護膜５０に貼り付けられても、保護膜５０の表面に凹凸が形成された状態になっているため、側面保護テープ７０と保護膜５０との間に隙間が生じ、めっき処理時の薬液が染み込んでしまっていた。なお、図３では、表面電極４０が同じ厚みで一面に形成されているように記載してあるが、実際にはパターニングされていて、厚み分の凹凸が形成された状態になっている。

【0037】

これに対して、本実施形態の半導体ウェハ１では、側面保護テープ７０を表面に凹凸が無い保護膜５０に貼り付けているため、保護膜５０の外縁部と側面保護テープ７０とを隙間なく密着させられる。

【0038】

したがって、表面電極４０の表面にめっき処理を行うときに、薬液が側面保護テープ７０の内部に染み込むことを的確に抑制できる。そして、上記したように、追加の処理を必要としないし、めっき処理後の剥離の際に糊が残ることも抑制できる。よって、追加の工程を必要としなくてもよく、かつ、めっき処理後の剥離も容易で、めっき処理時の薬液の染み込みを的確に抑制できる構造の半導体ウェハ１とすることができる。そして、そのような半導体ウェハ１を用いて半導体装置を製造することで、めっき処理時の薬液の染み込みによる不具合、例えば薬液残りが発生することを抑制することが可能となる。

【0039】

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して半導体ウェハ１のうちの内側の領域についての不具合を抑制するものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

【0040】

第１実施形態では、半導体ウェハ１のうちの外縁部におけるめっき処理時の薬液の染み込み抑制を図っている。これに加えて、本実施形態では、半導体ウェハ１のうちの外縁部よりも内側の領域、具体的には、側面保護テープ７０が貼り付けられた領域よりも内側において、めっき処理時の不具合を抑制する。

【0041】

半導体ウェハ１の内側の領域では、ダイシングが容易に行え、かつ、ダイシングの際に発生した残渣が最終製品に付着して不具合を発生させることを抑制できるように、スクライブライン上に形成されるものをできるだけ少なくするのが好ましい。このため、スクライブライン上では、表面電極４０が形成されないようにしたり、保護膜５０を無くしたりするのが好ましい。この場合、めっき処理時に、スクライブライン上において層間絶縁膜２０および導体プラグ３０が薬液に曝されることになる。

【0042】

このように、導体プラグ３０が薬液に曝された場合、導体プラグ３０の露出部にめっきが付着することがあり、後工程で残渣の発生原因となり得ることが確認された。導体プラグ３０の表面には、本来、めっきが付着し難いが、めっきが付着した場合には、密着性が低いために剥がれやすく、後工程において残渣になり易い。スクライブライン上にはできるだけ導体プラグ３０を形成しないようにしているが、アライメントマークをチップ内部に形成できない場合、スクライブライン上に導体プラグ３０の材料を用いたアライメントマークを形成せざるを得ない場合がある。このような場合、スクライブライン上の露出した導体プラグ３０で形成されるアライメントマークがめっき処理時に半導体基板１０と導通する。これにより、露出している導体プラグ３０の表面にめっきが付着してしまうことが判った。

【0043】

そこで、本実施形態では、図４に示すように、露出した導体プラグ３０と半導体基板１０との間が離れていて、導体プラグ３０が半導体基板１０に接触しない構造にしている。つまり、導体プラグ３０を半導体基板１０から離して電気的にフローティング状態にしている。具体的には、導体プラグ３０が形成される位置に、層間絶縁膜２０に対してコンタクトホール２１を形成する際のエッチングレートを層間絶縁膜２０だけの場合よりも低下させる低エッチングレート部材２２を備えている。このようにすることで、コンタクトホール２１が半導体基板１０まで届かないようにでき、導体プラグ３０と半導体基板１０との間に低エッチングレート部材２２が配置された状態になる。つまり、表面電極４０の材料で構成されるアライメントマーク４１と表面が露出した導体プラグ３０とが半導体基板１０を介して導通しなくなる。このため、露出している導体プラグ３０の表面にめっきが付着することが抑制される。したがって、残渣の発生を抑制でき、残渣が最終製品に付着して不具合を発生させることを抑制することが可能となる。

【0044】

このような低エッチングレート部材２２については、例えば、ポリシリコンやＳｉＮ（シリコン窒化膜）などによって構成することができる。低エッチングレート部材２２の製造方法については任意であり、例えば層間絶縁膜２０の一部を形成した後に、低エッチングレート部材２２のみを成膜すると共に、それをパターニングする工程を行うことなどを適用できる。さらに、半導体素子の形成に用いられる別の部分を形成するための工程と共通化させて低エッチングレート部材２２を形成することもできる。例えば、半導体素子として縦型ＭＯＳＦＥＴを形成する場合、ゲート絶縁膜を半導体基板１０の表面に形成した後、その上にポリシリコンで構成されるゲート電極を形成する際に、そのポリシリコンで低エッチングレート部材２２を形成する。その後に、層間絶縁膜２０を形成するようにすれば、半導体素子の形成に用いられる別の工程と低エッチングレート部材２２の製造工程を共通化でき、製造工程の増加を抑制して製造工程の簡略化を図ることができる。

【0045】

なお、第１実施形態では、層間絶縁膜２０および導体プラグ３０の上に保護膜５０のみを形成し、半導体ウェハ１の外縁部まで保護膜５０を配置して、側面保護テープ７０が保護膜５０の表面に貼り付けられるようにしている。これは、上記した通り、側面保護テープ７０が保護膜５０のうち凹凸の無い表面に隙間無く貼り付けられるようにするためであるが、図５に示すように保護膜５０を半導体ウェハ１の外縁まで備えない構造とすることも考えられる。このようにすれば、凹凸の少ない層間絶縁膜２０および導体プラグ３０に対して側面保護テープ７０を貼り付けられるため、側面保護テープ７０を隙間無く貼り付けることができる。しかしながら、この場合には、保護膜５０と側面保護テープ７０との間において、導体プラグ３０が露出することになるため、めっき処理時にめっき層６０が付着して残渣の発生原因になり得る。したがって、半導体ウェハ１の外縁部については、第１実施形態のように、半導体ウェハ１の外縁部まで保護膜５０を配置して、側面保護テープ７０が保護膜５０の表面に貼り付けられるようにすると好ましい。

【0046】

また、導体プラグ３０の表面にめっきが付着することを抑制する技術として、導体プラグ３０の表面を密着性の高いめっき成長が起こる物質で覆う技術、めっき成長が起きない物質で覆う技術などもある。しかしながら、めっき成長が起こる物質で覆うことは、後工程でチップを小片化するダイシング工程において、覆った物質および成長しためっきがダイシングブレードへの負荷となり、チッピングの発生、ブレード寿命の低下という問題が生じてくる。また、めっき成長が起きない物質で覆うことに対しては、追加の膜形成が必要となり、コストの増加が問題となる。このため、本実施形態のように、低エッチングレート部材２２によって導体プラグ３０が半導体基板１０と接しない構造にすることが有用である。

【0047】

（第２実施形態の変形例）
上記第２実施形態では、半導体基板１０の表面上に層間絶縁膜２０の一部やゲート絶縁膜などの絶縁膜を介して低エッチングレート部材２２を形成する例を示したが、他の構造とすることもできる。

【0048】

例えば、半導体素子としてトレンチゲート構造の縦型ＭＯＳＦＥＴを形成する場合に、縦型ＭＯＳＦＥＴと同様のトレンチゲート構造を用いて低エッチングレート部材２２を構成することもできる。具体的には、図６Ａに示すように、導体プラグ３０の形成予定位置において、半導体基板１０の表面からトレンチ１１を形成しておく。そして、トレンチ１１内にゲート電極と同様の構造のポリシリコン層で構成される低エッチングレート部材２２を備える。このようにすれば、トレンチゲート構造と同様の構造によって低エッチングレート部材２２を構成できる。このようにしても、半導体素子の形成に用いられる別の工程と低エッチングレート部材２２の製造工程を共通化でき、製造工程の増加を抑制して製造工程の簡略化を図ることができる。

【0049】

また、図６Ｂに示すように、トレンチゲート構造と同時に導体プラグ３０の形成予定位置にもトレンチ１１を形成しつつ、トレンチ１１内にポリシリコン層が形成されない構造とすることもできる。つまり、トレンチ１１内をゲート絶縁膜や層間絶縁膜２０の一部によって埋め込まれるようにして、実質的に導体プラグ３０の形成予定位置において絶縁膜の厚みがトレンチ１１ではない部分よりも厚くなるようにする。このようにすれば、半導体基板１０に到達する迄の導体プラグ３０のアスペクト比、つまり幅に対する深さの比を増加させられ、導体プラグ３０が半導体基板１０に接触しないようにでき、第２実施形態と同様の効果を得ることができる。

【0050】

さらに、図６Ｃに示すように、スクライブラインに形成される導体プラグ３０がチップ内に形成される導体プラグ３０よりも幅が小さくなるように、コンタクトホール２１の幅寸法を狭くしてアスペクト比を大きく、つまり高アスペクト比とする。このようにすると、層間絶縁膜２０に対してコンタクトホール２１を形成する際に、マイクロローディング現象により、チップ内に形成されるものよりもスクライブラインに形成されるものの方がコンタクトホール２１の深さが浅くなる。したがって、導体プラグ３０を形成したときに、スクライブラインに形成される導体プラグ３０が半導体基板１０に接触しないようにでき、第２実施形態と同様の効果を得ることができる。

【0051】

（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

【0052】

例えば、上記各実施形態では、半導体素子として縦型ＭＯＳＦＥＴを例に挙げたが、これに限るものではなく、他の半導体素子であっても良いし、縦型半導体素子ではない横型半導体素子であっても良い。半導体素子として、トレンチゲート構造の縦型ＩＧＢＴを形成する場合には、トレンチゲート構造の形成の際に、工程を共通化させて図４、図６Ａおよび図６Ｂの構造を形成できるという効果が得られる。

【0053】

また、上記第２実施形態では、層間絶縁膜２０および導体プラグ３０が保護膜５０から露出した領域となる露出領域としてスクライブライン上の領域を例に挙げて説明した。しかしながら、スクライブライン上の領域以外に露出領域が存在する場合には、その露出領域についても、第２実施形態やその変型例に示す構造として、導体プラグ３０が半導体基板１０に接しないようにすると好ましい。

【0054】

また、上記第１実施形態では、図２に示すフローチャートに基づいて半導体装置の製造方法について説明したが、ここに示した各プロセスをすべて行う必要は無い。例えば、半導体基板１０の裏面研削を行わない場合には、裏面研削工程や裏面エッチング工程などを無くしても良い。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図6C】