(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-24
(45)【発行日】2024-10-02
(54)【発明の名称】不揮発性メモリ装置および不揮発性メモリ装置のプログラム方法
(51)【国際特許分類】
G11C 16/10 20060101AFI20240925BHJP
G11C 16/04 20060101ALI20240925BHJP
H01L 21/336 20060101ALI20240925BHJP
H01L 29/788 20060101ALI20240925BHJP
H01L 29/792 20060101ALI20240925BHJP
H10B 41/27 20230101ALI20240925BHJP
H10B 41/40 20230101ALI20240925BHJP
H10B 43/27 20230101ALI20240925BHJP
H10B 43/40 20230101ALI20240925BHJP
【ＦＩ】
G11C16/10 140
G11C16/04 170
H01L29/78 371
H10B41/27
H10B41/40
H10B43/27
H10B43/40
【請求項の数】
19
(21)【出願番号】P 2020113455
(22)【出願日】2020-06-30
(65)【公開番号】P2021018829
(43)【公開日】2021-02-15
【審査請求日】2023-06-07
(31)【優先権主張番号】10-2019-0088372
(32)【優先日】2019-07-22
(33)【優先権主張国・地域又は機関】KR
(73)【特許権者】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】朴 相元
(72)【発明者】
【氏名】南 尚完
(72)【発明者】
【氏名】申 芝淵
(72)【発明者】
【氏名】沈 元補
(72)【発明者】
【氏名】尹 廷允
(72)【発明者】
【氏名】趙 志虎
(72)【発明者】
【氏名】洪 相基
【審査官】豊田 真弓
(56)【参考文献】
【文献】特開２００５－１２９１９４（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１２／０２８７７２０（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１１／０２６７８９５（ＵＳ，Ａ１）
【文献】特表２００７－５３７５６０（ＪＰ，Ａ）
【文献】特開２００８－１５９２４４（ＪＰ，Ａ）
【文献】特開２００１－３３２０９３（ＪＰ，Ａ）
【文献】特開２０１１－０７０７１７（ＪＰ，Ａ）
【文献】特表２００７－５０６２２１（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ １６／１０
Ｇ１１Ｃ １６／０４
Ｇ１１Ｃ １６／０８
Ｈ０１Ｌ ２９／７８
Ｈ１０Ｂ ４１／２７
Ｈ１０Ｂ ４１／４０
Ｈ１０Ｂ ４３／２７
Ｈ１０Ｂ ４３／４０
(57)【特許請求の範囲】
【請求項1】
不揮発性メモリ装置のプログラム方法であって、複数のメモリセルに接続されており、選ばれたワード線に段階的に電圧レベルが変更されるプログラムワード線電圧を印加するステップと、
前記プログラムワード線電圧が前記選ばれたワード線に印加される間に、複数の第１メモリセルに接続された第１ビット線にプログラムビット線電圧を印加するステップと、を含み、
前記プログラムビット線電圧は、
第１区間においては、前記複数の第１メモリセルがプログラムされないようにするプログラム禁止電圧レベルと、前記複数の第１メモリセルがプログラムされるようにするプログラム電圧レベルとの間の第１電圧レベルであり、かつ、
前記第１区間に後続する第２区間においては、前記プログラム禁止電圧レベル、前記プログラム電圧レベル、および、前記プログラム禁止電圧レベルと前記プログラム電圧レベルとの間の第２電圧レベル、のうちいずれか一つの電圧レベルであり、
前記複数のワード線に前記プログラムワード線電圧を印加するステップは、
前記複数のワード線に段階的に電圧レベルが下降する電圧を印加するステップ、を含む、
方法。
【請求項2】
前記プログラム禁止電圧レベルは、電源電圧レベルを含み、前記プログラム電圧レベルは、接地電圧レベルを含み、
前記第１電圧レベルは、前記複数のメモリセルの閾値電圧の分布を改善するために前記第１ビット線に印加されるフォーシング電圧レベルを含む、
請求項１に記載の方法。
【請求項3】
前記プログラムビット線電圧は、前記第２区間において、前記第１電圧レベルから前記プログラム禁止電圧レベルに遷移する、
請求項１に記載の方法。
【請求項4】
前記プログラムビット線電圧は、前記第２区間において、前記第１電圧レベルから前記第２電圧レベルに遷移し、
前記第２電圧レベルは、前記第１電圧レベルより低い電圧レベルを有する、
請求項１に記載の方法。
【請求項5】
前記プログラムビット線電圧は、前記第２区間において、前記第１電圧レベルから前記第２電圧レベルに遷移し、
前記第２電圧レベルは、前記第１電圧レベルより高い電圧レベルを有する、
請求項１に記載の方法。
【請求項6】
前記プログラムビット線電圧は、前記第２区間において、前記第１電圧レベルから前記プログラム電圧レベルに遷移する、
請求項１に記載の方法。
【請求項7】
前記複数の第１メモリセルは、前記プログラムワード線電圧と前記プログラムビット線電圧によって事前設定されたプログラムステートにプログラムされる、請求項１乃至６いずれか一項に記載の方法。
【請求項8】
不揮発性メモリ装置のプログラム方法であって、複数のメモリセルに接続されており、選ばれたワード線に段階的に電圧レベルが変更されるプログラムワード線電圧を印加するステップと、
前記プログラムワード線電圧が前記選ばれたワード線に印加される間に、複数の第１メモリセルに接続された第１ビット線に第１プログラムビット線電圧を印加するステップと、を含み、
前記第１プログラムビット線電圧は、
第１区間においては、前記複数の第１メモリセルがプログラムされないようにするプログラム禁止電圧レベルであり、かつ、
前記第１区間に後続する第２区間においては、第１電圧レベルと第２電圧レベルのうちいずれか一つであり、
前記第１電圧レベルは、前記プログラム禁止電圧レベルと前記複数の第１メモリセルがプログラムされるようにするプログラム電圧レベルとの間の電圧レベルであり、
前記第２電圧レベルは、前記プログラム禁止電圧レベルより高い電圧レベルであり、
前記選ばれたワード線に前記プログラムワード線電圧を印加するステップは、
前記選ばれたワード線に段階的に電圧レベルが下降する電圧を印加するステップ、を含む、
方法。
【請求項9】
前記第１プログラムビット線電圧は、前記第２区間において、前記第１電圧レベルである、
請求項８に記載の方法。
【請求項10】
前記プログラム禁止電圧レベルは、電源電圧レベルを含み、前記プログラム電圧レベルは、接地電圧レベルを含み、
前記第１電圧レベルは、前記複数のメモリセルの閾値電圧の分布を改善するために前記第１ビット線に印加されるフォーシング電圧レベルを含む、
請求項８または９に記載の方法。
【請求項11】
前記第１プログラムビット線電圧は、前記第２区間において、前記第２電圧レベルである、
請求項８に記載の方法。
【請求項12】
前記方法は、さらに、前記第１ビット線に前記第１プログラムビット線電圧が印加される間に、複数の第２メモリセルに接続された第２ビット線に第２プログラムビット線電圧を印加するステップ、を含み、
前記第２プログラムビット線電圧は、
前記第１区間においては、前記プログラム禁止電圧レベルであり、
前記第２区間においては、前記プログラム電圧レベルである、
請求項１１に記載の方法。
【請求項13】
前記第１ビット線および前記第２ビット線は、相互に隣接して配置されている、請求項１２に記載の方法。
【請求項14】
不揮発性メモリ装置のプログラム方法であって、複数のメモリセルに接続されており、選ばれたワード線に段階的に電圧レベルが変更されるプログラムワード線電圧を印加するステップと、
前記プログラムワード線電圧が前記選ばれたワード線に印加される間に、複数の第１メモリセルに接続された第１ビット線に第１プログラムビット線電圧を印加するステップと、を含み、
前記第１プログラムビット線電圧が、第１電圧レベルから、前記複数の第１メモリセルがプログラムされるようにするプログラム電圧レベルに遷移する前に、前記複数の第１メモリセルに接続されたストリング選択トランジスタがターンオフされる、
方法。
【請求項15】
前記第１電圧レベルは、前記複数の第１メモリセルがプログラムされないようにするプログラム禁止電圧レベルを含む、請求項１４に記載の方法。
【請求項16】
前記方法は、さらに、前記プログラムワード線電圧が前記選ばれたワード線に印加される間に、複数の第２メモリセルに接続された第２ビット線に第２プログラムビット線電圧を印加するステップ、を含み、
前記第１ビット線に印加される第１プログラムビット線電圧が前記プログラム禁止電圧レベルから前記プログラム電圧レベルに遷移するときに、前記第２ビット線に印加される第２プログラムビット線電圧は、前記プログラム禁止電圧レベルから、前記プログラム禁止電圧レベルより高いレベルを有する第２電圧レベルに遷移する、
請求項１５に記載の方法。
【請求項17】
前記第１ビット線および前記第２ビット線は、相互に隣接して配置されている、請求項１６に記載の方法。
【請求項18】
前記ストリング選択トランジスタは、前記第２プログラムビット線電圧が、前記第２電圧レベルから前記プログラム禁止電圧レベルに遷移した後で、ターンオンされる、請求項１７に記載の方法。
【請求項19】
前記方法は、さらに、前記プログラムワード線電圧が前記選ばれたワード線に印加される間に、複数の第２メモリセルに接続された第２ビット線に第２プログラムビット線電圧を印加するステップ、を含み、
前記第１ビット線に印加される第１プログラムビット線電圧が前記プログラム禁止電圧レベルから前記プログラム電圧レベルに遷移するときに、前記第２ビット線に印加される第２プログラムビット線電圧は、前記プログラム禁止電圧レベルから、第２電圧レベル差だけ高い電圧レベルに遷移する、
請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は不揮発性メモリ装置および不揮発性メモリ装置のプログラム方法に関する。
【背景技術】
【0002】
メモリ装置は、データを格納して、必要なときにそれを読み出せる記憶装置である。メモリ装置は、電源が供給されなくても格納されたデータが消滅しない不揮発性メモリ（ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ，ＮＶＭ）と、電源が供給されなければ格納されたデータが消滅する揮発性メモリ（ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ，ＶＭ）に大きく分けられる。
【0003】
メモリ装置はその内部に配置された複数のメモリセルを制御するためにその内部に多様な配線を配置して用いることができる。このような配線の例としてはメモリセルに接続されるワード線（ｗｏｒｄ ｌｉｎｅ）とビット線（ｂｉｔ ｌｉｎｅ）などが挙げられる。
【0004】
メモリセルをプログラムするために、プログラムの対象となるメモリセルに接続されたワード線とビット線にそれぞれ多様な形態のプログラム電圧を印加してメモリセルをプログラムすることができる。しかし、プログラムの対象となるメモリセル別に多様な形態のプログラム電圧をセットアップした後でプログラムを行うと、プログラムの所要時間が増加する。したがって、これを改善するための研究が必要である。
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明が解決しようとする課題は、メモリセルに対するプログラムの所要時間が短縮されて動作性能が向上した不揮発性メモリ装置を提供することにある。
【0006】
本発明が解決しようとする課題は、メモリセルに対するプログラムの所要時間が短縮されて動作性能が向上した不揮発性メモリ装置のプログラム方法を提供することにある。
【0007】
本発明の技術的課題は、上述の技術的課題に限定されず、言及されていない他の技術的課題は、また、以下の記載から当業者に明確に理解されるであろう。
【課題を解決するための手段】
【0008】
前記技術的課題を達成するための本発明のいくつかの実施形態による不揮発性メモリ装置のプログラム方法は、複数のメモリセルに接続されており、選ばれたワード線に段階的にその電圧レベルが変更されるプログラムワード線電圧を印加し、プログラムワード線電圧が選ばれたワード線に印加される間に、複数の第１メモリセルに接続された第１ビット線にプログラムビット線電圧を印加することを含む。ここで、プログラムビット線電圧は、第１区間において、複数の第１メモリセルがプログラムされないようにするプログラム禁止電圧レベルと、複数の第１メモリセルがプログラムされるようにするプログラム電圧レベルとの間の第１電圧レベルであり、第１区間に後続する第２区間において、プログラム禁止電圧レベル、プログラム電圧レベル、および、プログラム禁止電圧レベルとプログラム電圧レベルとの間の第２電圧レベル、のうちいずれか一つの電圧レベルである。
【0009】
前記技術的課題を達成するための本発明のいくつかの実施形態による不揮発性メモリ装置のプログラム方法は、複数のメモリセルに接続されており、選ばれたワード線に段階的にその電圧レベルが変更されるプログラムワード線電圧を印加し、プログラムワード線電圧が選ばれたワード線に印加される間に、複数の第１メモリセルに接続された第１ビット線に第１プログラムビット線電圧を印加することを含む。ここで、第１プログラムビット線電圧は、第１区間において、複数の第１メモリセルがプログラムされないようにするプログラム禁止電圧レベルであり、第１区間に後続する第２区間において、第１電圧レベルと第２電圧レベルのうちいずれか一つであり、第１電圧レベルは前記プログラム禁止電圧レベルと複数の第１メモリセルがプログラムされるようにするプログラム電圧レベルとの間の電圧レベルであり、第２電圧レベルはプログラム禁止電圧レベルより高い電圧レベルである。
【0010】
前記技術的課題を達成するための本発明のいくつかの実施形態による不揮発性メモリ装置のプログラム方法は、複数のメモリセルに接続されており、選ばれたワード線に段階的にその電圧レベルが変更されるプログラムワード線電圧を印加し、プログラムワード線電圧が選ばれたワード線に印加される間に、複数の第１メモリセルに接続された第１ビット線に第１プログラムビット線電圧を印加することを含む。ここで、プログラムビット線電圧が、第１電圧レベルから複数の第１メモリセルがプログラムされるようにするプログラム電圧レベルに遷移する前に、複数の第１メモリセルに接続されたストリング選択トランジスタがターンオフ（ｔｕｒｎ－ｏｆｆ）される。
【0011】
その他の実施形態の具体的な内容は、詳細な説明および図面に含まれている。
【図面の簡単な説明】
【0012】
【図1】いくつかの実施形態による不揮発性メモリシステムを説明するためのブロック図である。
【図5】いくつかの実施形態による不揮発性メモリ装置のプログラム動作を説明するためのタイミング図である。
【図10】いくつかの実施形態による不揮発性メモリ装置のプログラム動作を説明するためのタイミング図である。
【図11】いくつかの実施形態による不揮発性メモリ装置のプログラム動作を説明するためのフローチャートである。
【図12】いくつかの実施形態による不揮発性メモリ装置のプログラム動作を説明するためのフローチャートである。
【図13】いくつかの実施形態による不揮発性メモリ装置のプログラム動作を説明するためのフローチャートである。
【図14】いくつかの実施形態による不揮発性メモリ装置のプログラム動作を説明するためのフローチャートである。
【図15】いくつかの実施形態による不揮発性メモリ装置のプログラム動作を説明するためのフローチャートである。
【図16】いくつかの実施形態による不揮発性メモリ装置のプログラム動作を説明するためのフローチャートである。
【発明を実施するための形態】
【0013】
以下、添付した図面を参照して本発明の技術的思想による実施形態について説明する。
【0014】
図１はいくつかの実施形態による不揮発性メモリシステムを説明するためのブロック図である。
【0015】
図１を参照すると、不揮発性メモリシステム１０は、メモリコントローラ２００および不揮発性メモリ装置１００を含む。図１に示す不揮発性メモリシステム１０の例としては、メモリカード、ＵＳＢメモリ、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）などのようなフラッシュメモリを基盤とするデータ記憶媒体が挙げられる、実施形態は、このような例示に限定されない。
【0016】
メモリコントローラ２００は、ホスト（Ｈｏｓｔ）および不揮発性メモリ装置１００に接続され得る。メモリコントローラ２００は、図示するように、ホスト（Ｈｏｓｔ）からの要請に応答し、不揮発性メモリ装置１００をアクセスするように構成することができる。メモリコントローラ２００は、不揮発性メモリ装置１００とホスト（Ｈｏｓｔ）との間にインターフェースを提供するように構成することができる。また、メモリコントローラ２００は、不揮発性メモリ装置１００を制御するためのファームウェア（ｆｉｒｍｗａｒｅ）を駆動するように構成することもできる。
【0017】
メモリコントローラ２００は、不揮発性メモリ装置１００の動作を制御することができる。具体的に、メモリコントローラ２００は、不揮発性メモリ装置１００と接続された入出力線に沿ってコマンドＣＭＤ、アドレスＡＤＤＲ、制御信号ＣＴＲＬ、およびデータＤＡＴＡを提供することができる。アドレスＡＤＤＲはローアドレス（ｒｏｗ ａｄｄｒｅｓｓ）とカラムアドレス（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ）を含み得る。
メモリコントローラ２００が不揮発性メモリ装置１００に提供する制御信号ＣＴＲＬは、例えば、チップイネーブル（ＣＥ）、ライトイネーブル（ＷＥ）、およびリードイネーブル（ＲＥ）などを含み得るが、実施形態はこれに限定されるものではない。
メモリコントローラ２００が不揮発性メモリ装置１００に提供する制御信号ＣＴＲＬは、例えば、チップイネーブル（ＣＥ）、ライトイネーブル（ＷＥ）、およびリードイネーブル（ＲＥ）などを含み得るが、実施形態はこれに限定されるものではない。
【0018】
メモリコントローラ２００は、エラービットを訂正するＥＣＣ回路を含むこともできる。ＥＣＣ回路は、データに含まれたエラービットの訂正を行うことができる。しかし、実施形態はこれに限定されるものではなく、必要に応じて、ＥＣＣ回路は不揮発性メモリ装置１００の構成要素として提供され得る。
【0019】
メモリコントローラ２００および不揮発性メモリ装置１００は、それぞれ一つのチップ、一つのパッケージ、または一つのモジュールなどとして提供され得る。または、メモリコントローラ２００および不揮発性メモリ装置１００は、例えば、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ－Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ－Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ－ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ－Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）などのようなパッケージを用いて実装され得る。
【0020】
以下、図２を参照して不揮発性メモリ装置１００の構成についてより具体的に説明する。
【0021】
【0022】
図２を参照すると、不揮発性メモリ装置１００は、電圧生成器１１０、アドレスデコーダ１３０、入出力回路１４０、コントロールロジック回路１５０、およびメモリセルアレイ１６０、を含み得る。
【0023】
不揮発性メモリ装置１００は、例えば、ＮＡＮＤフラッシュメモリ（ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ）、垂直型ＮＡＮＤフラッシュメモリ（Ｖｅｒｔｉｃａｌ ＮＡＮＤ；ＶＮＡＮＤ）、ノアフラッシュメモリ（ＮＯＲ Ｆｌａｓｈ Ｍｅｍｏｒｙ）、抵抗性ＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＲＲＡＭ）、相変化メモリ（Ｐｈａｓｅ－Ｃｈａｎｇｅ Ｍｅｍｏｒｙ：ＰＲＡＭ）、磁気抵抗メモリ（Ｍａｇｎｅｔｏ ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＭＲＡＭ）、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＦＲＡＭ）、スピン注入磁化反転メモリ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＴＴ－ＲＡＭ）などを含み得るが、実施形態はこのような例示に限定されるものではない。
【0024】
以下では、不揮発性メモリ装置１００が垂直型ＮＡＮＤフラッシュメモリ（ＶＮＡＮＤ）である場合を例示して、本発明の技術的思想について説明するが、本発明の技術的思想による権利範囲は、このような例示に限定されるものではない。すなわち、本発明の技術的思想による実施形態は、上述の不揮発性メモリに適宜適用することが可能である。
【0025】
電圧生成器１１０は、電源電圧Ｖｃｃを利用して不揮発性メモリ装置１００の動作に必要な動作電圧Ｖｇを生成することができる。このような動作電圧Ｖｇの例としては、プログラム電圧、パス電圧、リード電圧、リードパス電圧、検証電圧、消去電圧、共通ソース線電圧、ウェル電圧などが挙げられるが、実施形態はこれに限定されるものではない。
【0026】
電圧生成器１１０は、メモリセルアレイ１６０に配置されたメモリセルに新たなデータをプログラムしたり、メモリセルに格納されたデータを読み出したり、メモリセルに格納されたデータを消去するのに必要なワード線電圧を生成することができる。
【0027】
いくつかの実施形態において、メモリセルアレイ１６０に配置されたメモリセルに新たなデータをプログラムするための電圧生成器１１０が生成するワード線電圧（以下、プログラムワード線電圧）は、プログラムの動作速度を向上させるために、例えば、段階的にその電圧レベルが変更され得る。具体的には、プログラムワード線電圧は、その電圧レベルが段階的に下降する形態で生成することができる。しかし、実施形態はこれに限定されるものではなく、必要に応じて、その形態は適宜変形することができる。いくつかの実施形態において、プログラムワード線電圧はその電圧レベルが段階的に上昇する形態で生成することもできる。これに対するより具体的な説明は後述する。
【0028】
アドレスデコーダ１３０は、アドレスＡＤＤＲに応答して、複数のメモリブロックＢＬＫ１～ＢＬＫｚのいずれか一つを選択し得る。また、アドレスデコーダ１３０は、複数のワード線ＷＬ、少なくとも一つのストリング選択線ＳＳＬおよび少なくとも一つの接地選択線ＧＳＬを通じて、メモリセルアレイ１６０に接続され得る。
【0029】
アドレスデコーダ１３０は、デコーディングされたロー（ｒｏｗ）アドレスを利用してワード線ＷＬ、ストリング選択線ＳＳＬ、接地選択線ＧＳＬを選択し得る。また、アドレスデコーダ１３０は、入力されたアドレスのうちカラム（ｃｏｌｕｍｎ）アドレスをデコーディングし得る。ここで、デコーディングされたカラムアドレスは、入出力回路１４０に転送され得る。いくつかの実施形態において、アドレスデコーダ１３０は、ローデコーダ、カラムデコーダ、アドレスバッファなどを含み得る。
【0030】
入出力回路１４０は、ビット線ＢＬを通じてメモリセルアレイ１６０に接続され得る。入出力回路１４０は、アドレスデコーダ１３０からデコードされたカラムアドレスの入力を受けるように具現化することができる。入出力回路１４０は、デコードされたカラムアドレスを利用してビット線ＢＬを選択し得る。
【0031】
入出力回路１４０は不揮発性メモリ装置１００がプログラム動作を行うときプログラムされるデータを格納したり、リード動作を行うとき読み出されたデータを格納する複数のページバッファ１４１を含み得る。ここで、複数のページバッファ１４１それぞれは複数のラッチを含み得る。
【0032】
プログラムの動作時、複数のページバッファ１４１に格納されたデータは、ビット線ＢＬを通じて、選ばれたメモリブロックに対応するページ（例えば、メモリセルの集合）にプログラムされ得る。リード動作時の選択メモリブロックに対応するページから読み出したデータは、ビット線ＢＬを通じてページバッファ１４１に格納され得る。
【0033】
いくつかの実施形態において、複数のページバッファ１４１には、メモリセルアレイ１６０に含まれたメモリセルが以前のプログラムループでビット線にフォーシング電圧が印加されたセルに対する情報が一時的に格納され得る。
【0034】
プログラムの動作時にアドレスデコーダ１３０が選ばれたワード線ＷＬにプログラムワード線電圧を印加するとき、入出力回路１４０は、ライトドライバ（ｗｒｉｔｅ ｄｒｉｖｅｒ）として動作してメモリセルに接続されたビット線ＢＬにプログラム禁止電圧（ｐｒｏｇｒａｍ ｉｎｈｉｂｉｔ ｖｏｌｔａｇｅ）、プログラムフォーシング電圧（ｐｒｏｇｒａｍ ｆｏｒｃｉｎｇ ｖｏｌｔａｇｅ）、およびプログラム電圧（ｐｒｏｇｒａｍ ｖｏｌｔａｇｅ）のようなプログラムビット線電圧を印加することができる。しかし、実施形態は、これに限定されるものではなく、図示した構成は、適宜変形して実施することが可能である。
【0035】
一方、入出力回路１４０は、メモリセルアレイ１６０の第１領域からデータを読み出し、読み出したデータをメモリセルアレイ１６０の第２領域に格納することもできる。例えば、入出力回路１４０は、コピーバック（ｃｏｐｙ－ｂａｃｋ）を行うように実現することもできる。
【0036】
コントロールロジック回路１５０は、不揮発性メモリ装置１００の全般的な動作（プログラム、リード、消去など）を制御することができる。具体的に、コントロールロジック回路１５０は、不揮発性メモリ装置１００が動作する間、電圧生成器１１０、アドレスデコーダ１３０、および入出力回路１４０の動作を制御することができる。コントロールロジック回路１５０は、外部から入力された制御信号ＣＴＲＬあるいは命令に応答して動作し得る。図面では、コントロールロジック回路１５０が電圧生成器１１０、アドレスデコーダ１３０、および入出力回路１４０の動作を制御する構成のみ図示されているが、実施形態は、これに限定されるものではない。必要に応じて、不揮発性メモリ装置１００は、図示した構成要素の他により多くの構成要素を含み、コントロールロジック回路１５０は、これら構成要素の全般的な動作を制御することができる。
【0037】
メモリセルアレイ１６０は、例えば、３次元アレイ構造（ｔｈｒｅｅ－ｄｉｍｅｎｓｉｏｎａｌ ｍｅｍｏｒｙ ａｒｒａｙ ｓｔｒｕｃｔｕｒｅ）で実現することができる。３次元メモリアレイは、垂直方向に方向性を有し、少なくとも一つのメモリセルが他の一つのメモリセルの上に位置する複数の垂直ＮＡＮＤストリングを含み得る。少なくとも一つのメモリセルは、例えば、電荷トラップ層を含み得る。それぞれの垂直ＮＡＮＤストリングは、メモリセル上に位置する少なくとも一つの選択トランジスタを含み得る。少なくとも一つの選択トランジスタはメモリセルと同じ構造を有し、メモリセルと共にモノリシック（ｍｏｎｏｌｉｔｈｉｃａｌｌｙ）に形成され得る。モノリシックという用語は、３次元アレイの各レベルの層が３次元アレイの下位レベルの層上に直接蒸着されることを意味する。
【0038】
３次元メモリアレイが複数のレベルで構成され、レベルの間に共有されるワード線またはビット線が配置され得る。不揮発性メモリ装置１００は、電荷格納膜が伝導性浮遊ゲートで構成されたフラッシュメモリ装置であり、または、電荷格納膜が絶縁膜で構成されたチャージトラップ型フラッシュ（ｃｈａｒｇｅ ｔｒａｐ ｆｌａｓｈ；ＣＴＦ）メモリ装置であり得る。以下では、不揮発性メモリ装置１００が垂直型ＮＡＮＤフラッシュメモリ装置である場合を例示して説明する。
【0039】
メモリセルアレイ１６０は、複数のメモリブロックＢＬＫ１～ＢＬＫｚを含み得る。メモリブロックＢＬＫ１～ＢＬＫｚそれぞれは、複数のワード線ＷＬ、少なくとも一つのストリング選択線ＳＳＬ、および、少なくとも一つの接地選択線ＧＳＬを通じてアドレスデコーダ１３０に接続され、複数のビット線ＢＬを通じて入出力回路１４０に接続され得る。いくつかの実施形態において、複数のワード線ＷＬは、積層された板形状の構造を有し得る。
【0040】
複数のメモリブロックＢＬＫ１～ＢＬＫｚそれぞれは、基板上で第１方向、および、第１方向とは異なる第２方向に沿って配列され、第１方向および第２方向によって形成された平面に垂直な第３方向に配列される３次元構造の複数のストリング（ｓｔｒｉｎｇ）を含み得る。ここで、複数のストリングそれぞれは、ビット線と共通ソース線（ｃｏｍｍｏｎ ｓｏｕｒｃｅ ｌｉｎｅ，ＣＳＬ）との間で直列接続された少なくとも一つのストリング選択トランジスタ、複数のメモリセル、少なくとも一つの接地選択トランジスタで構成することができる。ここで、複数のメモリセルそれぞれは、少なくとも一つのビットを格納し得る。いくつかの実施形態において、少なくとも一つのストリング選択トランジスタと複数のメモリセルとの間には、少なくとも一つのダミーセルが含まれ得る。いくつかの実施形態において、複数のメモリセルと少なくとも一つの接地選択トランジスタとの間には、少なくとも一つのダミーセルが含まれ得る。以下、図３および図４を参照して、メモリセルアレイ１６０のメモリブロックＢＬＫ１～ＢＬＫｚについてより具体的に説明する。
【0041】
【0042】
図３を参照すると、メモリブロックＢＬＫ１は基板ＳＵＢと垂直方向に形成されている。基板ＳＵＢには、不純物を含む、例えば、ｎ＋ドーピング領域１６６が、形成され得る。このようなドーピング領域１６６は、例えば、共通ソース線（図４のＣＳＬ）として用いることができる。
【0043】
基板ＳＵＢ上には、ゲート電極１６５と絶縁膜１６４が交互に積層され得る。ゲート電極１６５と絶縁膜１６４との間には、データ格納膜１６１が形成され得る。
【0044】
ピラー（ｐｉｌｌａｒ）は、ゲート電極１６５および絶縁膜１６４を垂直方向に貫くことができる。ピラーは図示されるように、Ｖ字形状に形成され得る。ピラーは、ゲート電極１６５および絶縁膜１６４を貫いて、基板ＳＵＢと接続され得る。ピラーの内部は、充電誘電パターン１６３としてシリコン酸化物（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）のような絶縁物質で構成され得る。ピラーの外部は、垂直活性パターン１６２としてチャネル半導体で構成され得る。
【0045】
メモリブロックＢＬＫ１のゲート電極１６５は、接地選択線ＧＳＬ、複数のワード線ＷＬ１～ＷＬ８、およびストリング選択線ＳＳＬに接続され得る。そして、メモリブロックＢＬＫ１のピラー外部に形成されてチャネルとして用いられる垂直活性パターン１６２は、複数のビット線ＢＬ１～ＢＬ３に接続され得る。図３では、一つのメモリブロックＢＬＫ１が、８個のワード線ＷＬ１～ＷＬ８および３個のビット線ＢＬ１～ＢＬ３を有する場合を図示しているが、実施形態は、これに限定されるものではない。必要に応じて、配線の数は、これとは異なるように適宜変形して実施することができる。
【0046】
図４は、メモリブロックＢＬＫ１に対する例示的な等価回路図である。図４を参照すると、ビット線ＢＬ１～ＢＬ３と共通ソース線ＣＳＬとの間にはセルストリング（ＮＳ１１～ＮＳ３３）が配置され得る。それぞれのセルストリング（例えば、ＮＳ１１）は、接地選択トランジスタＧＳＴ、複数のメモリセルＭＣ１～ＭＣ８、およびストリング選択トランジスタＳＳＴを含み得る。
【0047】
ストリング選択トランジスタＳＳＴは、ストリング選択線（ＳＳＬ；ｓｔｒｉｎｇ ｓｅｌｅｃｔｉｏｎ ｌｉｎｅ）に接続され得る。ストリング選択線ＳＳＬは、第１～第３ストリング選択線ＳＳＬ１～ＳＳＬ３に分離することができる。接地選択トランジスタＧＳＴは、接地選択線ＧＳＬ１～ＧＳＬ３に接続され得る。いくつかの実施形態において、接地選択線ＧＳＬ１～ＧＳＬ３は、相互に接続され得る。ストリング選択トランジスタＳＳＴは、ビット線ＢＬに接続され、接地選択トランジスタＧＳＴは共通ソース線（ＣＳＬ；ｃｏｍｍｏｎ ｓｏｕｒｃｅ ｌｉｎｅ）に接続され得る。ストリング選択トランジスタＳＳＴおよび接地選択トランジスタＧＳＴが複数のメモリセルＭＣ１～ＭＣ８と同じタイプのトランジスタで形成された場合を図示しているが、実施形態は、これに限定されるものではない。いくつかの実施形態において、ストリング選択トランジスタＳＳＴおよび接地選択トランジスタＧＳＴは、複数のメモリセルＭＣ１～ＭＣ８とは異なるタイプのトランジスタで形成され得る。
【0048】
複数のメモリセルＭＣ１～ＭＣ８は、それぞれ対応するワード線（ＷＬ１～ＷＬ８）に接続され得る。一つのワード線に接続され、同時にプログラムされるメモリセルの集合をページ（ｐａｇｅ）と呼ぶ。メモリブロックＢＬＫ１は、図示されるように複数のページを含み得る。また、一つのワード線には複数のページが接続され得る。図４を参照すると、共通ソース線ＣＳＬから同一高さのワード線（例えば、ＷＬ４）は、３個のページに共通して接続され得る。
【0049】
このようなページは、データプログラムおよび読出しの単位になり、メモリブロックＢＬＫ１はデータ消去の単位になる。すなわち、不揮発性メモリ装置がプログラムやリード動作を行うときは、ページ単位のデータがプログラムされるか、あるいは読み出され、不揮発性メモリ装置が消去動作を行うときは、メモリブロック単位でデータが消去され得る。すなわち、一つのメモリブロックに含まれたすべてのメモリセルＭＣ１～ＭＣ８に格納されたデータが、一度に消去され得る。
【0050】
一方、それぞれのメモリセルＭＣ１～ＭＣ８は、１ビットのデータまたは２ビット以上のデータを格納し得る。一つのメモリセルＭＣ１～ＭＣ８に１ビットのデータを格納できるメモリセルをシングルレベルセル（ＳＬＣ；ｓｉｎｇｌｅ ｌｅｖｅｌ ｃｅｌｌ）またはシングルビットセル（ｓｉｎｇｌｅ ｂｉｔ ｃｅｌｌ）と呼ぶ。一つのメモリセルに２ビット以上のデータを格納できるメモリセルをマルチレベルセル（ＭＬＣ；ｍｕｌｔｉ ｌｅｖｅｌ ｃｅｌｌ）またはマルチビットセル（ｍｕｌｔｉ ｂｉｔ ｃｅｌｌ）と呼ぶ。２ビットＭＬＣの場合は、一つの物理的ページに２個のページデータが格納され得る。いくつかの実施形態において、メモリセルＭＣ１～ＭＣ８は、３ビットまたはそれ以上のデータを格納することもできる。この場合、一つの物理的ページに３個またはそれ以上のページデータが格納され得る。
【0051】
【0052】
図５は、いくつかの実施形態による不揮発性メモリ装置のプログラム動作を説明するためのタイミング図である。図６～図９は、図５に示す不揮発性メモリ装置のプログラム動作を説明するための図である。図１０はいくつかの実施形態による不揮発性メモリ装置のプログラム動作を説明するためのタイミング図である。
【0053】
図１、図４および図５を参照すると、コントロールロジック回路１５０は、プログラムの対象となるメモリセル（ＭＣｎ、以下ｎは自然数）に接続されたワード線（ＷＬｍ、以下ｍは自然数）、すなわち選択ワード線ＷＬｍに対して、図示されるように段階的にその電圧レベルが変更されるプログラムワード線電圧を印加するように制御することができる。
【0054】
以下ではこのようなプログラムワード線電圧が、図示されるように、第１電圧レベル差ｄＶ１だけ毎に下降する場合を例に挙げて説明するが、実施形態は、これに限定されるものではない。すなわち、コントロールロジック回路１５０は、選択ワード線ＷＬｍに対して段階的にその電圧レベルが下降するプログラムワード線電圧を印加するように制御することができる。
【0055】
選択ワード線ＷＬｍにこのようなプログラムワード線電圧が印加されると、プログラムワード線電圧の各区間（図５のＴ１～Ｔ３および図１０のＴ１１～Ｔ１４）を用いて、選ばれたメモリセルＭＣｎに多様なプログラムが行われ得る。すなわち、本実施形態では、選ばれたメモリセルＭＣｎに多様なプログラムを行うために、毎回プログラムワード線電圧を新たにセットアップ（ｓｅｔ ｕｐ）するのではなく、図示されるように、一度のセットアップ後に、各区間（図５のＴ１～Ｔ３および図１０のＴ１１～Ｔ１４）別に相互に異なる電圧レベルを有するプログラムワード線電圧を選択ワード線ＷＬｍに印加することによって、多様なプログラムを行いながらも、プログラムの実行時間を効果的に短縮させることができる。
【0056】
本実施形態では、多様なプログラムを行うために、プログラムワード線電圧が印加される各区間（図５のＴ１～Ｔ３および図１０のＴ１１～Ｔ１４）でビット線（ＢＬｑ、ここでｑは自然数）に印加されるプログラムビット線電圧を制御する。ここで、第１～第３区間（Ｔ１～Ｔ３）および第４～第４区間（Ｔ１１～Ｔ１４）は、プログラムの実行時間を区間に区分して表示されている。以下、これについて、より具体的に説明する。
【0057】
図５を参照すると、第１区間Ｔ１において、ビット線（ＢＬａ，ＢＬｂ，ＢＬｃ，ＢＬｄ）にはプログラム禁止電圧レベル（Ｐｒｏｇｒａｍ Ｉｎｈｉｂｉｔ Ｖｏｌｔａｇｅ Ｌｅｖｅｌ，ＰＩＶＬ）を有するプログラムビット線電圧が印加される。これにより、ビット線（ＢＬａ，ＢＬｂ，ＢＬｃ，ＢＬｄ）に接続されたメモリセルＭＣｎにはプログラムが行われない。
【0058】
いくつかの実施形態において、このようなプログラム禁止電圧レベルＰＩＶＬは、例えば、電源電圧ＶＤＤレベルと同一であり得る。しかし、実施形態は、これに限定されるものではなく、プログラム禁止電圧レベルＰＩＶＬは、これとは異なり適宜変形することができる。
【0059】
再び、図５を参照すると、第２区間Ｔ２において、ビット線（ＢＬｂ，ＢＬｃ，ＢＬｄ）にはプログラム禁止電圧レベルＰＩＶＬを有するプログラムビット線電圧が印加されるが、ビット線ＢＬａに印加されるプログラムビット線電圧は、プログラム禁止電圧レベルＰＩＶＬからプログラム電圧レベル（Ｐｒｏｇｒａｍ Ｖｏｌｔａｇｅ Ｌｅｖｅｌ，ＰＶＬ）に遷移（ｔｒａｎｓｉｔｉｏｎ）する。これにより、ビット線（ＢＬｂ，ＢＬｃ，ＢＬｄ）に接続されたメモリセルＭＣｎにはプログラムが行われないが、ビット線ＢＬａに接続されたメモリセルＭＣｎにはプログラムが行われる。
【0060】
いくつかの実施形態において、このようなプログラム電圧レベルＰＶＬは、例えば、接地電圧ＧＮＤレベルと同一であり得る。しかし、実施形態は、これに限定されるものではなく、プログラム電圧レベルＰＶＬは、これとは異なり適宜変形することができる。
【0061】
図５と図６および図７を共に参照すると、第２区間Ｔ２において、ビット線ＢＬａに接続されたメモリセルグループＧａに含まれたメモリセルＭＣｎは、図５に示すプログラムワード線電圧とプログラムビット線電圧によって第１プログラムステートＰ１にプログラムされ得る。
【0062】
再び、図５を参照すると、第３区間Ｔ３において、ビット線ＢＬｂに印加されるプログラムビット線電圧が、プログラム禁止電圧レベルＰＩＶＬからプログラム電圧レベルＰＶＬに遷移する。そして、ビット線ＢＬｃに印加されるプログラムビット線電圧が、プログラム禁止電圧レベルＰＩＶＬから、プログラム禁止電圧レベルＰＩＶＬとプログラム電圧レベルＰＶＬとの間の電圧レベルに遷移する。
【0063】
いくつかの実施形態において、ビット線ＢＬｃに印加されるプログラムビット線電圧はビット線ＢＬｃに接続されたメモリセルＭＣｎの閾値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）の分布を改善するためにビット線ＢＬｃに印加されるフォーシング（ｆｏｒｃｉｎｇ）電圧レベルＦＶＬであり得る。しかし、実施形態はこれに限定されるものではなく、これは適宜変形して実施することができる。
【0064】
これにより、ビット線（ＢＬｂ，ＢＬｃ）に接続されたメモリセルＭＣｎにはプログラムが行われる。
【0065】
図５と図６ないし図８を共に参照すると、第３区間Ｔ３において、あらかじめ定めた閾値電圧Ｖｒｌより低い閾値電圧を有するビット線ＢＬｂに接続されたメモリセルグループＧｂに含まれるメモリセルＭＣｎは、図５において、プログラムワード線電圧とプログラムビット線電圧によって第２プログラムステートＰ２にプログラムされ得る。また、あらかじめ定めた閾値電圧Ｖｒｌより高い閾値電圧を有するビット線ＢＬｃに接続されたメモリセルグループＧｃに含まれるメモリセルＭＣｎも、図５において、プログラムワード線電圧と、プログラムビット線電圧によって第２プログラムステートＰ２にプログラムされ得る。ここで、メモリセルグループＧｃに含まれるメモリセルＭＣｎに印加されるプログラムビット線電圧のフォーシング電圧レベルＦＶＬは、メモリセルグループＧｂに含まれるメモリセルＭＣｎおよびメモリセルグループＧｃに含まれるメモリセルＭＣｎの分布に応じて、適宜変形して実施することができる。すなわち、フォーシング電圧レベルＦＶＬは、図示した例とは異なるプログラム例でも適宜変形して実施することができる。
【0066】
再び、図５を参照すると、第３区間Ｔ３において、ビット線ＢＬｄに印加されるプログラムビット線電圧が、プログラム禁止電圧レベルＰＩＶＬからプログラム禁止電圧レベルＰＩＶＬより高い電圧レベルに遷移する。いくつかの実施形態において、ビット線ＢＬｄに印加されるプログラムビット線電圧は、プログラム禁止電圧レベルＰＩＶＬより第２電圧レベル差ｄＶ２だけ高い電圧レベルを有する電圧レベルに遷移することができる。
【0067】
これにより、ビット線ＢＬｄに接続されたメモリセルＭＣｎにプログラムが行われるものではないが、隣接するビット線（例えば、ＢＬｂ）に印加されるプログラムビット線電圧のレベルが低くなることにより、ビット線ＢＬｄに接続されたメモリセルＭＣｎが受ける影響（例えば、カップリング効果）を最小化することができる。以下に、図９を参照して、これについてより具体的に説明する。
【0068】
図９を参照すると、図９に図示されるように、ビット線ＢＬｂおよびビット線ＢＬｄが相互に隣接して配置される場合に、第３区間Ｔ３においてビット線ＢＬｂに印加されるプログラムビット線電圧のレベルが低くなる場合、カップリング効果によってビット線ＢＬｄに接続されたメモリセルＭＣｎが影響を受け得る。これにより、本実施形態では、このようなカップリング効果を最小化するために、ビット線ＢＬｂに印加されるプログラムビット線電圧のレベルが低くなる場合に、それに隣接するビット線ＢＬｄに印加されるプログラムビット線電圧の電圧レベルを第２電圧レベル差ｄＶ２だけ上げて、カップリング効果を防止することができる。
【0069】
いくつかの実施形態において、このように相互に隣接して配置されたビット線ＢＬｂとビット線ＢＬｄとの間に発生するカップリング効果は、選択線ＳＳＬ１に印加される制御信号を制御して防止することもできる。例えば、ビット線ＢＬｂに印加されるプログラムビット線電圧のレベルが低くなる前に（すなわち、第３区間Ｔ３になる前に）、ビット線ＢＬｂに接続された選択トランジスタＳＳＴｂおよびビット線ＢＬｂに隣接するビット線ＢＬｄに接続された選択トランジスタＳＳＴｄをそれぞれターンオフして、ビット線ＢＬｂとビット線ＢＬｄのチャネルが相互にカップリングすることを防止することができる。
【0070】
また、いくつかの実施形態において、ビット線ＢＬｂに印加されるプログラムビット線電圧のレベルが低くなる前に（すなわち、第３区間Ｔ３になる前に）、ビット線ＢＬｂに接続された選択トランジスタＳＳＴｂおよびビット線ＢＬｂに隣接するビット線ＢＬｄに接続された選択トランジスタＳＳＴｄをそれぞれターンオフして、ビット線ＢＬｄに接続されたメモリセルの漏洩（ｌｅａｋａｇｅ）も防止することができる。
【0071】
以後、選択トランジスタ（ＳＳＴｂ，ＳＳＴｄ）は、線ＢＬｄに印加されるプログラムビット線電圧の電圧レベルが再びプログラム禁止電圧レベルＰＩＶＬになると（電圧レベルが再び第２電圧レベル差ｄＶ２だけ減少すると）、ターンオン（ｔｕｒｎ ｏｎ）され得る。
【0072】
選択トランジスタ（ＳＳＴｂ，ＳＳＴｄ）をターンオフする方法として、図９では選択線ＳＳＬ１に印加される選択信号の電圧レベルを遷移させる実施形態を図示したが、実施形態は、これに限定されるものではない。
【0073】
次いで、図１０を参照すると、第４区間Ｔ１１において、ビット線ＢＬｅに印加されるプログラムビット線電圧が第２電圧レベル２ＶＬからプログラム禁止電圧レベルＰＩＶＬに遷移する。これにより、例えば、ビット線ＢＬｅに接続されて特定のプログラムステートにプログラムされたメモリセルＭＣｎが他のプログラム動作によって影響されないようにメモリセルＭＣｎに対するブースティングを維持することができる。
【0074】
説明の便宜上、第１～第３区間Ｔ１～Ｔ３と第４～第７区間Ｔ１１～Ｔ１４を図５と図１０に分けて図示したが、図５と図１０に図示した構成が別途の実施形態として区分されて実施されるものではない。すなわち、選択ワード線ＷＬｍに図示されるように段階的にその電圧レベルが下降するプログラムワード線電圧が連続的に印加される間、ビット線ＢＬａ～ＢＬｈにはプログラムビット線電圧は、図５の第１～第３区間Ｔ１～Ｔ３と図１０の第４～第７区間Ｔ１１～Ｔ１４に図示されるように多様に遷移することができる。この時、各区間（Ｔ１～Ｔ３，Ｔ１１～Ｔ１４）の間に図示した時間順序は絶対的なものでなく、本明細書では説明の便宜上、図５の第１～第３区間Ｔ１～Ｔ３と図１０の第４～第７区間Ｔ１１～Ｔ１４を順次説明した。
【0075】
いくつかの実施形態において、図１０に図示した第１～第３電圧レベル１ＶＬ～３ＶＬは、いずれもプログラム禁止電圧レベルＰＩＶＬとプログラム電圧レベルＰＶＬとの間の電圧レベルを有し得る。いくつかの実施形態において、第２電圧レベル２ＶＬは、上述のフォーシング電圧レベル（図５のＦＶＬ）であり得るが、実施形態は、これに限定されるものではない。いくつかの実施形態において、第３電圧レベル３ＶＬは、第２電圧レベル２ＶＬより高い電圧を有する電圧レベルであり、第１電圧レベル１ＶＬは、第２電圧レベル２ＶＬより低い電圧を有する電圧レベルであり得る。
【0076】
再び、図１０を参照すると、第５区間Ｔ１２において、ビット線ＢＬｆに印加されるプログラムビット線電圧が、第２電圧レベル２ＶＬを維持する。これにより、例えば、ビット線ＢＬｆに接続されたメモリセルＭＣｎに対してファインプログラム（ｆｉｎｅ ｐｒｏｇｒａｍ）が持続的に行われ得る。
【0077】
次に、図１０を参照すると、第６区間Ｔ１３において、ビット線ＢＬｇに印加されるプログラムビット線電圧が、第２電圧レベル２ＶＬから第３電圧レベル３ＶＬに遷移するか、あるいは、第２電圧レベル２ＶＬから第１電圧レベル１ＶＬに遷移する。これにより、例えば、ビット線ＢＬｇに接続され、プログラム禁止状態（ｐｒｏｇｒａｍ ｉｎｈｉｂｉｔ ｓｔａｔｅ）から解除されたメモリセルＭＣｎに必要なファインプログラム動作が行われ得る。
【0078】
次に、図１０を参照すると、第７区間Ｔ１４において、ビット線ＢＬｈに印加されるプログラムビット線電圧が、第２電圧レベル２ＶＬからプログラム電圧レベルＰＶＬに遷移する。これにより、例えば、ビット線ＢＬｈに接続されたメモリセルＭＣｎに追加的なプログラム動作が行われ得る。
【0079】
次に、図１１～図１６を参照して、いくつかの実施形態による不揮発性メモリ装置のプログラム動作について説明する。
図１１～図１６は、いくつかの実施形態による不揮発性メモリ装置のプログラム動作を説明するためのフローチャートである。
図１１～図１６は、いくつかの実施形態による不揮発性メモリ装置のプログラム動作を説明するためのフローチャートである。
【0080】
図１１を参照すると、複数のワード線にプログラムワード線電圧を提供する（Ｓ１００）。
【0081】
具体的には、複数のワード線ＷＬｍに対して段階的にその電圧レベルが変更されるプログラムワード線電圧を提供することができる。いくつかの実施形態において、プログラムワード線電圧は、図５に示されるように、第１電圧レベル差ｄＶ１だけ毎にその電圧レベルが下降し得るが、実施形態は、これに限定されるものではない。
【0082】
次に、複数のビット線にプログラムビット線電圧を提供する（Ｓ２００）。
【0083】
この時、複数のビット線ＢＬｑにプログラムビット線電圧を提供することが、複数のワード線にプログラムワード線電圧が提供される間に行われ得る。このような動作は、以下で説明するすべての実施形態について同一である。
【0084】
【0085】
図１２を参照すると、複数のビット線に第１電圧レベルを有するプログラムビット線電圧を提供する（Ｓ２０１）。
【0086】
ここで、第１電圧レベルは、プログラムビット線電圧が提供されるビット線に接続されたメモリセルがプログラムされないようにするプログラム禁止電圧レベルと、プログラムビット線電圧が提供されるビット線に接続されたメモリセルがプログラムされるようにするプログラム電圧レベルとの間の電圧レベルであり得る。
【0087】
いくつかの実施形態において、このような第１電圧レベルは、プログラムビット線電圧が提供されるビット線に接続されたメモリセルの閾値電圧の分布を改善するためにビット線に提供されるフォーシング電圧レベルを含み得る。しかし、実施形態は、これに限定されるものではない。
【0088】
次に、複数のビット線にプログラム禁止電圧レベルを有するプログラムビット線電圧を提供する（Ｓ２０２）。
【0089】
いくつかの実施形態において、ビット線に提供されるプログラムビット線電圧の電圧レベルを第１レベルからプログラム禁止電圧レベルに遷移させることによって、複数のビット線にプログラム禁止電圧レベルを有するプログラムビット線電圧を提供することができる。
【0090】
図１３を参照すると、複数のビット線に第１電圧レベルを有するプログラムビット線電圧を提供する（Ｓ２１１）。
【0091】
第１電圧レベルは、上述の一実施形態と同様であるため重複する説明は省略し、以下においても第１電圧レベルに対する重複する説明は省略する。
【0092】
次に、複数のビット線に第２電圧レベルを有するプログラムビット線電圧を提供する（Ｓ２１２）。
【0093】
いくつかの実施形態において、ビット線に提供されるプログラムビット線電圧の電圧レベルを第１レベルから第２電圧レベルに遷移させることによって、複数のビット線に第２電圧レベルを有するプログラムビット線電圧を提供することができる。
【0094】
ここで、第２電圧レベルは、プログラム禁止電圧レベルと、プログラム電圧レベルとの間の電圧レベルであり得る。いくつかの実施形態において、第２電圧レベルは、第１電圧レベルより高い電圧を有する電圧レベルであり得る。また、いくつかの実施形態において、第２電圧レベルは第１電圧レベルより低い電圧を有する電圧レベルであり得る。
【0095】
図１４を参照すると、複数のビット線に第１電圧レベルを有するプログラムビット線電圧を提供する（Ｓ２２１）。
【0096】
次に、複数のビット線にプログラム電圧レベルを有するプログラムビット線電圧を提供する（Ｓ２２２）。
【0097】
いくつかの実施形態において、ビット線に提供されるプログラムビット線電圧の電圧レベルを第１電圧レベルからプログラム電圧レベルに遷移させることによって、複数のビット線にプログラム電圧レベルを有するプログラムビット線電圧を提供することができる。
【0098】
図１５を参照すると、複数のビット線にプログラム禁止電圧レベルを有するプログラムビット線電圧を提供する（Ｓ２３１）。
【0099】
次に、複数のビット線に第１電圧レベルを有するプログラムビット線電圧を提供する（Ｓ２３２）。
【0100】
いくつかの実施形態において、ビット線に提供されるプログラムビット線電圧の電圧レベルをプログラム禁止電圧レベルから第１電圧レベルに遷移させることによって、複数のビット線に第１電圧レベルを有するプログラムビット線電圧を提供することができる。
【0101】
図１６を参照すると、複数のビット線にプログラム禁止電圧レベルを有するプログラムビット線電圧を提供する（Ｓ２４１）。
【0102】
次に、複数のビット線に第３電圧レベルを有するプログラムビット線電圧を提供する（Ｓ２４２）。
【0103】
いくつかの実施形態において、ビット線に提供されるプログラムビット線電圧の電圧レベルをプログラム禁止電圧レベルから第３電圧レベルに遷移させることによって、複数のビット線に第３電圧レベルを有するプログラムビット線電圧を提供することができる。
【0104】
ここで、第３電圧レベルは、プログラム禁止電圧レベルより高い電圧を有する電圧レベルであり得る。
【0105】
以上、添付した図面を参照して、本発明の実施形態を説明したが、本発明は、前記実施形態に限定されるものではなく、相互に異なる多様な形態で製造することができ、本発明が属する技術分野における通常の知識を有する者であれば、本発明の技術的思想や必須の特徴を変更することなく、他の具体的な形態で実施できることを理解することができる。したがって、上記の一実施形態は、すべての面で例示的なものであり、限定的なものではないと理解されなければならない。
【符号の説明】
【0106】
１００：不揮発性メモリ装置
ＷＬ：ワード線
ＢＬ：ビット線
ＷＬ：ワード線
ＢＬ：ビット線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】