特許 7560042 情報伝送方法、制御装置、電磁信号トランシーバ装置、および信号処理デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-24

(45)【発行日】2024-10-02

(54)【発明の名称】情報伝送方法、制御装置、電磁信号トランシーバ装置、および信号処理デバイス

(51)【国際特許分類】

   G01S 7/40 20060101AFI20240925BHJP

   G01S 13/931 20200101ALN20240925BHJP

【ＦＩ】

G01S7/40 104

G01S13/931

【請求項の数】 34

(21)【出願番号】P 2023526334

(86)(22)【出願日】2020-10-30

(65)【公表番号】

(43)【公表日】2023-11-10

(86)【国際出願番号】 CN2020125435

(87)【国際公開番号】W WO2022088080

(87)【国際公開日】2022-05-05

【審査請求日】2023-06-02

(73)【特許権者】

【識別番号】503433420

【氏名又は名称】華為技術有限公司

【氏名又は名称原語表記】ＨＵＡＷＥＩ ＴＥＣＨＮＯＬＯＧＩＥＳ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｈｕａｗｅｉ Ａｄｍｉｎｉｓｔｒａｔｉｏｎ Ｂｕｉｌｄｉｎｇ， Ｂａｎｔｉａｎ， Ｌｏｎｇｇａｎｇ Ｄｉｓｔｒｉｃｔ， Ｓｈｅｎｚｈｅｎ， Ｇｕａｎｇｄｏｎｇ ５１８１２９， Ｐ．Ｒ． Ｃｈｉｎａ

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】ゥルワン，ホーンチャオ

【審査官】▲高▼場 正光

(56)【参考文献】

【文献】特開２０１９－２０６３３７（ＪＰ，Ａ）

【文献】国際公開第２０１９／２０５７２４（ＷＯ，Ａ１）

【文献】特開２０１９－１３２８３８（ＪＰ，Ａ）

【文献】特表２０１７－５３３４３２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０１Ｓ ７／００ － Ｇ０１Ｓ ７／５１

Ｇ０１Ｓ １３／００ － Ｇ０１Ｓ １３／９５

Ｇ０１Ｓ １７／００ － Ｇ０１Ｓ １７／９５

Ｂ６０Ｒ ２１／０１

Ｂ６０Ｗ ５０／０２

(57)【特許請求の範囲】

【請求項1】

ミリ波レーダの制御装置に適用される情報伝送方法であって、電磁信号トランシーバ装置から前記制御装置へ障害情報を伝送し、前記制御装置は、第１プロセッサおよび第２プロセッサを含み、前記方法は、
前記第１プロセッサによって、第１チャネルを通じて前記電磁信号トランシーバ装置の第１障害情報を獲得するステップであり、前記第１障害情報は、第１障害に対応する、ステップと、
前記第２プロセッサによって、前記電磁信号トランシーバ装置の第２障害情報を獲得するステップであり、前記第２障害情報は、第２障害に対応する、ステップと、を含み
前記第２障害情報は、前記電磁信号トランシーバ装置からのものであり、かつ、第２チャネルを通じて前記制御装置に送信され、
前記第１チャネルおよび前記第２チャネルは、前記電磁信号トランシーバ装置から前記制御装置までの経路である、
方法。

【請求項2】

前記第１チャネルは、シリアルペリフェラルインターフェイスSPIであり、かつ／あるいは、
前記第２チャネルは、低電圧差動信号LVDSチャネルである、
請求項１に記載の方法。

【請求項3】

前記制御装置は、さらに、第１メモリを含み、かつ、
前記第２障害情報は、前記第１メモリに保管されており、
前記第２プロセッサによって、前記電磁信号トランシーバ装置の第２障害情報を獲得する前記ステップは、
前記第２プロセッサによって、前記第１メモリから前記第２障害情報を獲得するステップ、を含む、
請求項１または２に記載の方法。

【請求項4】

前記第２プロセッサによって、前記第１メモリから前記第２障害情報を獲得する前記ステップは、
前記第２プロセッサによって、前記第１メモリに周期的にクエリするステップと、
前記第２プロセッサによって、前記第１メモリから前記第２障害情報を獲得するステップと、
を含む、請求項３に記載の方法。

【請求項5】

前記第２プロセッサによって、前記第１メモリから前記第２障害情報を獲得する前記ステップは、
前記第２プロセッサによって、第２FIハードワイヤフラグを検出し、かつ、前記第１メモリから前記第２障害情報を獲得するステップであり、
前記第２FIハードワイヤフラグは、前記第２障害を示すために使用されるフラグである、ステップ、
を含む、請求項３に記載の方法。

【請求項6】

前記方法は、さらに、
前記第１障害の処理が未完了であること、第１命令、または、前記第２FIハードワイヤフラグの検出、のうち少なくとも１つに応答して、前記第２プロセッサによって、前記第２障害を処理するステップであり、前記第１命令は、前記第２障害を処理するように、前記第２プロセッサに命令するために使用される、ステップ、
を含む、請求項５に記載の方法。

【請求項7】

前記方法は、さらに、
前記第１プロセッサによって、第１FIハードワイヤフラグを検出するステップであり、前記第１FIハードワイヤフラグは、前記第１障害を示すために使用されるフラグである、ステップと
前記第１プロセッサによって、前記第１命令を前記第２プロセッサに送信するステップであり、前記第１命令は、前記第２障害を処理するように、前記第２プロセッサに命令するために使用される、ステップと、
を含む、請求項６に記載の方法。

【請求項8】

前記方法は、さらに、
前記第２プロセッサによって、第２命令を前記電磁信号トランシーバ装置に送信するステップであり、前記第２命令は、前記第２FIハードワイヤフラグをクリアするように、前記電磁信号トランシーバ装置に命令するために使用される、ステップ、
を含む、請求項５に記載の方法。

【請求項9】

前記第１プロセッサによって、第１チャネルを通じて電磁信号トランシーバ装置の第１障害情報を獲得する前記ステップは、
前記第１プロセッサによって、前記電磁信号トランシーバ装置から前記第１FIハードワイヤフラグを受信するステップであり、前記第１FIハードワイヤフラグは、前記第１障害を示すために使用される、ステップと、
前記第１プロセッサによって、第１要求メッセージを前記電磁信号トランシーバ装置に送信するステップであり、前記第１要求メッセージは、前記第１障害情報を要求するために使用される、ステップと、
前記第１プロセッサによって、前記第１チャネルを通じて前記電磁信号トランシーバ装置から前記第１障害情報を受信する、ステップと、
を含む、請求項７に記載の方法。

【請求項10】

ミリ波レーダの制御方法に適用される情報伝送方法であって、電磁信号トランシーバ装置から制御装置へ障害情報を伝送し、前記方法は、
電磁信号トランシーバ装置によって、第１障害を検出し、かつ、第１チャネルを通じて第１障害情報を制御装置に送信するステップであり、前記第１障害情報は、前記第１障害に対応する、ステップと、
前記電磁信号トランシーバ装置によって、第２障害を検出し、かつ、第２チャネルを通じて第２障害情報を前記制御装置に送信するステップであり、前記第２障害情報は、前記第２障害に対応する、ステップと、
を含み、
前記第１チャネルおよび前記第２チャネルは、前記電磁信号トランシーバ装置から前記制御装置までの経路である、
方法。

【請求項11】

前記第１チャネルは、シリアルペリフェラルインターフェイスSPIであり、かつ／あるいは、
前記第２チャネルは、低電圧差動信号LVDSチャネルである、
請求項１０に記載の方法。

【請求項12】

前記電磁信号トランシーバ装置によって、第２チャネルを通じて第２障害情報を制御装置に送信する前記ステップは、
前記電磁信号トランシーバ装置によって、前記第２チャネルを通じて前記第２障害情報を前記制御装置における第１メモリに送信するステップ、
を含む、請求項１０または１１に記載の方法。

【請求項13】

前記方法は、さらに、
前記電磁信号トランシーバ装置によって、第２FIハードワイヤフラグを前記制御装置における第２プロセッサに送信するステップであり、
前記第２FIハードワイヤフラグは、前記第２障害を示すために使用されるフラグである、ステップ、
を含む、請求項１０に記載の方法。

【請求項14】

前記方法は、さらに、
前記電磁信号トランシーバ装置によって、前記第２プロセッサから第２命令を受信するステップと、
前記電磁信号トランシーバ装置によって、前記第２命令に基づいて、前記第２FIハードワイヤフラグをクリアするステップと、
を含む、請求項１３に記載の方法。

【請求項15】

前記方法は、さらに、
前記電磁信号トランシーバ装置によって、第１FIハードワイヤフラグを前記制御装置における第１プロセッサに送信するステップであり、
前記第１FIハードワイヤフラグは、前記第１障害が発生したことを示すために使用されるフラグである、ステップ、
を含む、請求項１０に記載の方法。

【請求項16】

電磁信号トランシーバ装置によって第１障害を検出し、かつ、第１チャネルを通じて第１障害情報を制御装置に送信する前記ステップは、
前記電磁信号トランシーバ装置によって、前記第１プロセッサから第１要求メッセージを受信するステップと、
前記電磁信号トランシーバ装置によって、前記第１要求メッセージに基づいて、障害レジスタにおける前記第１障害情報を獲得するステップと、
を含む、請求項１５に記載の方法。

【請求項17】

第１プロセッサ、第２プロセッサ、第１インターフェイス回路、および、第２インターフェイス回路を備える、ミリ波レーダの制御装置であって、
前記第１プロセッサは、第１チャネルに対応する前記第１インターフェイス回路を使用することによって、電磁信号トランシーバ装置の第１障害情報を獲得するように構成されており、前記第１障害情報は、第１障害に対応しており、
前記第２プロセッサは、前記電磁信号トランシーバ装置の第２障害情報を獲得するように構成されており、前記第２障害情報は、第２障害に対応しており、
前記第２障害情報は、前記電磁信号トランシーバ装置からのものであり、かつ、第２チャネルに対応する前記第２インターフェイス回路を使用することによって、送信され、
前記第１チャネルおよび前記第２チャネルは、前記電磁信号トランシーバ装置から前記制御装置までの経路であり、
前記電磁信号トランシーバ装置から前記制御装置へ障害情報が伝送される、
装置。

【請求項18】

前記第１チャネルは、シリアルペリフェラルインターフェイスSPIであり、かつ／あるいは、
前記第２チャネルは、低電圧差動信号LVDSチャネルである、
請求項１７に記載の装置。

【請求項19】

前記制御装置は、さらに、第１メモリを含み、かつ、
前記第２障害情報は、前記第１メモリに保管されており、
前記第２プロセッサは、前記第１メモリから前記第２障害情報を獲得するように構成されている、
請求項１７または１８に記載の装置。

【請求項20】

前記第２プロセッサは
前記第１メモリに周期的にクエリし、かつ、
前記第１メモリから前記第２障害情報を獲得する、
ように構成されている、
請求項１９に記載の装置。

【請求項21】

前記第２プロセッサは
第２FIハードワイヤフラグを検出し、かつ、
前記第１メモリから前記第２障害情報を獲得する、
ように構成されており、
前記第２FIハードワイヤフラグは、前記第２障害を示すために使用されるフラグである、
請求項１９に記載の装置。

【請求項22】

前記第２プロセッサは、さらに、
前記第１障害の処理が未完了であること、第１命令、または、前記第２FIハードワイヤフラグの検出、のうち少なくとも１つに応答して、前記第２障害を処理するように構成されており、
前記第１命令は、前記第２障害を処理するように、前記第２プロセッサに命令するために使用される、
請求項２１に記載の装置。

【請求項23】

前記制御装置は、さらに、第３インターフェイス回路を備え、
前記第１プロセッサは、さらに、
第１FIハードワイヤフラグを検出し、かつ、
前記第３インターフェイス回路を使用することによって、前記第１命令を前記第２プロセッサに送信する、
ように構成されており、
前記第１命令は、前記第２障害を処理するように、前記第２プロセッサに命令するために使用され、
前記第１FIハードワイヤフラグは、前記第１障害を示すために使用されるフラグである、
請求項２２に記載の装置。

【請求項24】

前記第２プロセッサは、さらに、
前記第１チャネルに対応する前記第１インターフェイス回路を使用することによって、第２命令を前記電磁信号トランシーバ装置に送信する、
ように構成されており、
前記第２命令は、前記第２FIハードワイヤフラグをクリアするように、前記電磁信号トランシーバ装置に命令するために使用される、
請求項２１に記載の装置。

【請求項25】

前記第１プロセッサは、
第１FIハードワイヤピンを使用することによって、前記電磁信号トランシーバ装置から前記第１FIハードワイヤフラグを受信するように構成されており、
前記第１FIハードワイヤフラグは、前記第１障害を示すために使用され、かつ、
さらに、前記第１チャネルに対応する前記第１インターフェイス回路を使用することによって、第１要求メッセージを前記電磁信号トランシーバ装置に送信するように構成されており、
前記第１要求メッセージは、前記第１障害情報を要求するために使用される、
請求項２３に記載の装置。

【請求項26】

コントローラ、第４インターフェイス回路、および、第５インターフェイス回路を備える、電磁信号トランシーバ装置であって
前記コントローラは、
第１障害を検出し、かつ、第１チャネルに対応する前記第４インターフェイス回路を使用することによって、第１障害情報をミリ波レーダの制御装置に送信する、
ように構成されており、
前記第１障害情報は、前記第１障害に対応しており、
前記コントローラは、さらに、
第２障害を検出し、かつ、第２チャネルに対応する前記第５インターフェイス回路を使用することによって、第２障害情報を前記制御装置に送信する、
構成されており、
前記第２障害情報は、前記第２障害に対応しており、
前記第１チャネルおよび前記第２チャネルは、前記電磁信号トランシーバ装置から前記制御装置までの経路であり、
前記電磁信号トランシーバ装置から前記制御装置へ障害情報が伝送される、
装置。

【請求項27】

前記第１チャネルは、シリアルペリフェラルインターフェイスSPIであり、かつ／あるいは、
前記第２チャネルは、低電圧差動信号LVDSチャネルである、
請求項２６に記載の装置。

【請求項28】

前記コントローラは、
前記第２チャネルに対応している前記第５インターフェイス回路を使用することによって、前記第２障害情報を前記制御装置における第１メモリに送信する、
ように構成されている、
請求項２６または２７に記載の装置。

【請求項29】

前記コントローラは、さらに、
第２FIハードワイヤピンを使用することによって、第２FIハードワイヤフラグを前記制御装置における第２プロセッサに送信する、
ように構成されており、
前記第２FIハードワイヤフラグは、前記第２障害を示すために使用されるフラグである、
請求項２６に記載の装置。

【請求項30】

前記コントローラは、さらに、
前記制御装置における前記第２プロセッサからの第２命令に基づいて、前記第２FIハードワイヤフラグをクリアする、
ように構成されている、
請求項２９に記載の装置。

【請求項31】

前記コントローラは、さらに、
第１FIハードワイヤピンを使用することによって、第１FIハードワイヤフラグを前記制御装置における第１プロセッサに送信する、
ように構成されており、
前記第１FIハードワイヤフラグは、前記第１障害が生成されたことを示すために使用されるフラグである、
請求項２６に記載の装置。

【請求項32】

前記コントローラは、
前記制御装置における前記第１プロセッサからの第１要求メッセージに基づいて、障害レジスタにおける前記第１障害情報を獲得する、
ように構成されている、
請求項３１に記載の装置。

【請求項33】

信号処理デバイスであって、
請求項１７乃至２５いずれか一項に記載の装置、又は、
請求項２６乃至３１いずれか一項に記載の装置、
を備える、デバイス。

【請求項34】

前記装置は、ミリ波レーダである、
請求項３３に記載のデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

この出願は、情報伝送技術の分野に関する。そして、特には、情報伝送方法、制御装置、電磁信号トランシーバ装置、および信号処理デバイスに関する。

【背景技術】

【0002】

ミリ波レーダ（millimeter-wave radar）システムは、低コストであり、かつ、成熟した技術であるため、ますます注目されてきている。ミリ波レーダシステムは、これらに限定されるわけではないが、以下の利点を有している。帯域幅が大きく、周波数領域リソースが豊富であり、かつ、アンテナサイドローブが低く、これは、イメージングまたは準イメージング（imaging or quasi-imaging）の実装につながるものである。波長が短く、その結果、レーダ装置のサイズおよびアンテナ径を小さくすることができ、そして、重量を低減することができる。ビームが狭く、そして、同じアンテナサイズの場合に、ミリ波のビームは、マイクロ波のビームよりも非常に狭く、その結果、レーダ分解能が高い。ミリ波レーダシステムは、強い透過性を有しており、かつ、レーザレーダおよび光学系よりも、煙、埃、霧を透過する、より強い能力を有しており、そして、一日を通して動作することができる。ミリ波レーダシステムの利点に基づいて、ミリ波レーダシステムは、複数の分野、例えば、車載分野、に対して広く適用されている。ミリ波の波長は、1ミリメートル(mm)から10ミリメートルまでの範囲であり、そして、対応する周波数範囲は、30ギガヘルツ(GHz)から200ギガヘルツである。従って、この周波数帯域では、ミリ波関連の特徴が車載分野に対して非常に適している。一般的に、車載ミリ波レーダシステムの周波数は、24GHzおよび77GHzである。

【0003】

車載ミリ波レーダシステムにおける電気および電子システムでの障害（failure）処理は、不可欠である。電気および電子システムの障害挙動は、主にランダムなハードウェア障害およびシステム障害によって引き起こされる。ランダムなハードウェア障害は、さらに、シングルポイント障害、デュアルポイント障害(または、デュアルポイント障害と称される)、および、3ポイント障害を含む、マルチポイント障害(セキュリティ障害とも称される)へと分類される。デュアルポイント障害とは、同じタスク周期において2個の障害が発生したことを意味し、そして、3ポイント障害とは、同じタスク周期において3個の障害が発生したことを意味する。3ポイント障害を含むマルチポイント障害は、発生する確率が非常に低く、そして、従って、基本的には無視することができる。デュアルポイント障害について、新たな障害を適時に（in time）に処理することができず、それが、システムの短絡、誤ったデータの発生、などを引き起こすことがある。

【発明の概要】

【0004】

この出願は、デュアルポイント障害における各障害を適時に処理するための情報伝送方法、制御装置、電磁信号トランシーバ装置、および信号処理デバイスを提供する。

【0005】

第１態様に従って、この出願は、情報送信方法を提供する。本方法は制御装置に適用されてよく、そして、制御装置は、第１プロセッサおよび第２プロセッサを含んでよい。本方法は、以下を含み得る。第１プロセッサは、第１チャネルを通じて電磁信号トランシーバ装置の第１障害情報を獲得する。そして、第２プロセッサは、電磁信号トランシーバ装置からのものであり、かつ、第２チャネルを通じて送信された、第２障害情報を獲得する。ここで、第１障害情報は、第１障害に対応し、そして、第２障害情報は、第２障害に対応している。

【0006】

このソリューションに基づいて、第１プロセッサは、第１チャネルを通じて第１障害情報を獲得することができ、そして、第２プロセッサは、第２チャネルを通じて第２障害情報を獲得することができる。このようにして、第１プロセッサは、第１障害情報に対応する第１障害を適時に処理することができ、そして、第２プロセッサは、第２障害情報に対応する第２障害を適時に処理することができる。別の言葉で言えば、第２プロセッサは、第１プロセッサが第１障害を処理するとき、同時に、第２障害を処理することができ、その結果、デュアルポイント障害における各障害を適時に処理することができる。

【0007】

可能な実装において、第１チャネルは、シリアルペリフェラルインターフェイス(serial peripheral interface、SPI)であってよく、かつ／あるいは、第２チャネルは、低電圧差動シグナリング(low voltage differential signaling、LVDS)チャネルであってよい。

【0008】

さらに、任意的に、第１チャネルは、SPIであってよく、そして、第２チャネルはLVDSチャネルであってよい。

【0009】

LVDSチャネルを多重化することによって第２障害情報を送信する方式は、異種（heterogeneous）冗長方式であり、それは、単一のSPI通信方式が使用されているために、全ての通信チャネルが障害するケースを回避するのに役立つ。

【0010】

可能な実装において、制御装置は、さらに、第１メモリを含んでよく、第２障害情報は、第１メモリに保管され、そして、第２プロセッサは、第１メモリから第２障害情報を獲得することができる。

【0011】

例えば、第２プロセッサは、以下の２つの可能な実装において、第１メモリから第２障害情報を獲得することができる。

【0012】

実装1：第２プロセッサは、第１メモリに周期的にクエリし、そして、第１メモリから第２障害情報を獲得する。

【0013】

実装2:第２プロセッサは、第２障害表示(fault indication、FI)ハードワイヤフラグを検出し、そして、第１メモリから第２障害情報を獲得する。ここで、第２FIハードワイヤフラグは、第２障害を示すために使用される。

【0014】

実装2では、第２プロセッサが第２FIハードワイヤフラグを検出した後で、それは、第２障害が発生したことを示す。この場合に、第２プロセッサは、さらに、第１メモリから第２障害情報を獲得し、それは、第２プロセッサの電力消費を低減するのに役立つ。

【0015】

可能な実装において、第２プロセッサは、第１障害の未完了の処理、第１命令、または、第２FIハードワイヤフラグの検出のうち少なくとも１つに応答して、第２障害を処理する。ここで、第１命令は、第２障害を処理するように、第２プロセッサに命令するために使用される。

【0016】

例えば、第２プロセッサは、第１障害の処理が未完了であると判定し、かつ、第２FIハードワイヤフラグを検出した場合に、第２障害を処理する。

【0017】

可能な実装において、第１プロセッサは、第１FIハードワイヤフラグを検出し、そして、第１命令を第２プロセッサに送信する。ここで、第１命令は、第２障害を処理するように、第２プロセッサに命令するために使用され、そして、第１FIハードワイヤフラグは、第１障害を示すために使用される。

【0018】

第１プロセッサは、第１命令を第２プロセッサに送信し、その結果、第２プロセッサは、生成された第２障害を適時に処理することができる。このことは、第２プロセッサは別のタスクを処理するので、第２プロセッサが、第２障害を適時に処理できないことを回避するのに役立ち、それによって、デュアルポイント障害の処理効率をさらに向上させるのに役立つ。

【0019】

可能な実装において、第２プロセッサは、第２命令を電磁信号トランシーバ装置に送信する。ここで、第２命令は、第２FIハードワイヤフラグ及び／又は第２障害情報をクリアするように、電磁信号トランシーバ装置に命令するために使用される。

【0020】

第２障害に対応する第２FIハードワイヤフラグおよび第２障害情報は、第２プロセッサが第２障害の処理を完了した後で、適時にクリアされ、その結果、新たに生成された障害は、次のタスク周期において適時に処理され得る。

【0021】

可能な実装において、第１プロセッサは、電磁信号トランシーバ装置から第１FIハードワイヤフラグを受信する。ここで、第１FIハードワイヤフラグは、第１障害を示すために使用される。第１プロセッサが第１FIハードワイヤフラグを受信するとき、それは、電磁信号トランシーバ装置において第１障害が発生していることを示す。第１プロセッサは、第１要求メッセージを電磁信号トランシーバ装置に送信する。ここで、第１要求メッセージは、第１障害情報を要求するために使用される。第１プロセッサは、第１チャネルを通じて電磁信号トランシーバ装置から第１障害情報を受信する。

【0022】

第２態様に従って、この出願は、情報送信方法を提供する。本方法は、以下を含む。電磁信号トランシーバ装置は、第１障害を検出し、そして、第１チャネルを通じて第１障害情報を制御装置に送信する。ここで、第１障害情報は、第１障害に対応し、そして、電磁信号トランシーバ装置は、第２障害を検出し、かつ、第２チャネルを通じて第２障害情報を制御装置に送信する。ここで、第２障害情報は、第２障害に対応する。

【0023】

このソリューションに基づいて、電磁信号トランシーバ装置は、2個の異なるチャネル(つまり、第１チャネルおよび第２チャネル)を通じて、異なる障害情報(つまり、第１障害情報および第２障害情報)を制御装置に送信することができる。このことは、電磁信号トランシーバ装置によって障害情報を制御装置に送信する適時性（timeliness）を向上させるのに役立ち、それによって、デュアルポイント障害における各障害を処理する適時性をさらに向上させるのに役立っている。

【0024】

可能な実装において、第１チャネルはSPIであってよく、かつ／あるいは、第２チャネルは、LVDSチャネルであってよい。

【0025】

さらに、任意的に、第１チャネルはSPIであってよく、かつ、第２チャネルはLVDSチャネルであってよい。

【0026】

LVDSチャネルを多重化することによって第２障害情報を送信する方式は、異種冗長方式であり、それは、単一のSPI通信方式が使用されているために、全ての通信チャネルが障害する場合を回避するのに役立つ。

【0027】

可能な実装において、電磁信号トランシーバ装置は、第２チャネルを通じて、第２障害情報を制御装置における第１メモリに送信することができる。

【0028】

電磁信号トランシーバ装置において第２障害が発生した場合に、電磁信号トランシーバ装置は、第２チャネルを通じて、第２障害情報を第１メモリに送信することができる。ここで、電磁信号トランシーバ装置は、プロセッサの命令を待つことなく、第２障害情報を第１メモリに直接的に送信し得る。このことは、電磁信号トランシーバ装置によって第２障害情報を送信する効率を向上させるのに役立ち、それによって、第２障害を処理する適時性を向上させるのに役立っている。

【0029】

可能な実装において、電磁信号トランシーバ装置は、第２FIハードワイヤフラグを制御装置における第２プロセッサに送信することができる。ここで、第２FIハードワイヤフラグは、第２障害を示すために使用される。

【0030】

さらに、任意的に、第２障害を検出したときに、電磁信号トランシーバ装置は、第２障害を示すために使用される第２FIハードワイヤフラグを、制御装置における第２プロセッサに送信することができる。

【0031】

可能な実装において、電磁信号トランシーバ装置は、第１FIハードワイヤフラグを制御装置における第１プロセッサに送信することができる。ここで、第１FIハードワイヤフラグは、第１障害が生成されたことを示すために使用される。

【0032】

さらに、任意的に、第１障害を検出したときに、電磁信号トランシーバ装置は、第１障害が生成されたことを示すために使用される第１FIハードワイヤフラグを、制御装置における第１プロセッサに送信することができる。

【0033】

電磁信号トランシーバ装置は、第１障害を検出したときに、第１FIハードワイヤフラグをトリガし、そして、第２障害を検出したときに、第２FIハードワイヤフラグをトリガする。このようにして、２つの障害を検出した後で、電磁信号トランシーバ装置は、両方の障害を適時に制御装置に通知することができ、その結果、制御装置は、適時に障害を処理することができる。

【0034】

可能な実装において、電磁信号トランシーバ装置は、第２プロセッサから第２命令を受信し、そして、第２命令に基づいて、第２FIハードワイヤフラグ及び／又は第２障害情報をクリアする。

【0035】

電磁信号トランシーバ装置は、第２障害に対応する第２FIハードワイヤフラグ及び／又は第２障害情報を、適時に、クリアして、次のタスク周期において新たに生成された障害に対する影響を防止する。

【0036】

可能な実装において、電磁信号トランシーバ装置は、制御装置における第１プロセッサから第１要求メッセージを受信し、そして、第１要求メッセージに基づいて、第１障害情報を獲得することができる。例えば、電磁信号トランシーバ装置は、第１要求メッセージに基づいて障害レジスタにクエリすることができ、障害レジスタから第１障害情報を獲得する。

【0037】

第３態様に従って、この出願は、情報送信装置または制御装置を提供する。本情報送信装置または本件につき、制御装置は、第１態様または第１態様におけるいずれかの方法を実施するように構成されており、そして、前述の方法におけるステップを実施するように別々に構成された、対応する機能モジュールを含んでいる。機能は、ハードウェアによって実装されてよく、または、ハードウェアにより対応するソフトウェアを実行することによって実装されてよい。ハードウェアまたはソフトウェアは、前述の機能に対応する１つ以上のモジュールを含む。

【0038】

制御装置は、第１プロセッサ、第２プロセッサ、第１インターフェイス回路、および第２インターフェイス回路を備えている。第１プロセッサは、第１チャネルに対応する第１インターフェイス回路を使用することによって、電磁信号トランシーバ装置の第１障害情報を獲得するように構成されている。ここで、第１障害情報は、第１障害に対応する。第２プロセッサは、電磁信号トランシーバ装置の第２障害情報を獲得するように構成されている。ここで、第２障害情報は、第２障害に対応し、かつ、第２障害情報は、電磁信号トランシーバ装置からのものであり、そして、第２チャネルに対応する第２インターフェイス回路を使用することによって、送信される。

【0039】

可能な実装において、第１チャネルはSPIであり、かつ／あるいは、第２チャネルはLVDSチャネルである。

【0040】

可能な実装において、制御装置は、さらに、第１メモリを含み、第２障害情報は、第１メモリに保管され、そして、第２プロセッサは、第１メモリから第２障害情報を獲得するように構成されている。

【0041】

可能な実装において、第２プロセッサは、第１メモリを周期的にクエリし、そして、第１メモリから第２障害情報を獲得するように構成されている。

【0042】

可能な実装において、第２プロセッサは、第２FIハードワイヤフラグを検出し、そして、第１メモリから第２障害情報を獲得するように構成されている。ここで、第２FIハードワイヤフラグは、第２障害を示すために使用される。

【0043】

可能な実装において、第２プロセッサは、さらに、第１障害の未完了の処理、第１命令、または、第２FIハードワイヤフラグの検出に応答して、第２障害を処理するように構成されている。ここで、第１命令は、第２障害を処理するように、第２プロセッサに命令するために使用される。

【0044】

可能な実装において、制御装置は、さらに、第３インターフェイス回路を含んでいる。第１プロセッサは、さらに、第１FIハードワイヤフラグを検出し、そして、第３インターフェイス回路を使用することによって、第１命令を第２プロセッサに送信するように構成されている。ここで、第１命令は、第２障害を処理するように第２プロセッサに命令するために使用され、そして、第１FIハードワイヤフラグは、第１障害を示すために使用される。

【0045】

可能な実装において、第２プロセッサは、さらに、第１チャネルに対応する第１インターフェイス回路を使用することによって、第２命令を電磁信号トランシーバ装置に送信するように構成されている。ここで、第２命令は、第２FIハードワイヤフラグ及び／又は第２障害情報をクリアするように、電磁信号トランシーバ装置に命令するために使用される。

【0046】

可能な実装において、第１プロセッサは、第１FIハードワイヤピンを使用することによって電磁信号トランシーバ装置から第１FIハードワイヤフラグを受信するように構成されており、ここで、第１FIハードワイヤフラグは、第１障害を示すために使用される。そして、第１プロセッサは、第１チャネルに対応する第１インターフェイス回路を使用することによって、電磁信号トランシーバ装置に第１要求メッセージを送信するように構成されており、ここで、第１要求メッセージは、第１障害情報を要求するために使用される。

【0047】

さらに、任意的に、第１プロセッサは、第１チャネルに対応するインターフェイス回路を使用することによって、電磁信号トランシーバ装置から第１障害情報を受信するように構成され得る。

【0048】

第４態様に従って、この出願は、情報伝送装置または電磁信号トランシーバ装置を提供する。本情報伝送装置または本電磁信号トランシーバ装置は、第２態様における任意の方法または第２態様を実施するように構成されており、そして、前述の方法におけるステップを実施するように別々に構成された、対応する機能モジュールを含んでいる。機能は、ハードウェアによって実施されてよく、または、ハードウェアにより対応するソフトウェアを実行することによって、実施されてもよい。ハードウェアまたはソフトウェアは、前述の機能に対応する１つ以上のモジュールを含む。

【0049】

電磁信号トランシーバ装置は、コントローラ、第４インターフェイス回路、および、第５インターフェイス回路を含んでいる。コントローラは、第１障害を検出し、そして、第１チャネルに対応する第４インターフェイス回路を使用することによって、第１障害情報を制御装置に送信するように構成されている。ここで、第１障害情報は、第１障害に対応する。コントローラは、さらに、第２障害を検出し、そして、第２チャネルに対応する第５インターフェイス回路を使用することによって、第２障害情報を制御装置に送信するように構成されている。ここで、第２障害情報は、第２障害に対応する。

【0050】

可能な実装において、第１チャネルはSPIであってよく、かつ／あるいは、第２チャネルはLVDSチャネルであってもよい。

【0051】

さらに、任意的に、第１チャネルはSPIであってもよく、かつ／あるいは、第２チャネルはLVDSチャネルであってもよい。

【0052】

可能な実装において、コントローラは、第２チャネルに対応する第５インターフェイス回路を使用することによって、第２障害情報を制御装置における第１メモリに送信するように構成されている。

【0053】

可能な実装において、コントローラは、さらに、第２FIハードワイヤピンを使用することによって、第２FIハードワイヤフラグを制御装置における第２プロセッサに送信するように構成されている。第２FIハードワイヤフラグは、第２障害を示すために使用される。

【0054】

さらに、任意的に、コントローラは、第２障害を検出したときに、第２FIハードワイヤピンを使用することによって、第２障害を示すために使用される第２FIハードワイヤフラグを、制御装置における第２プロセッサに送信するように構成されている。

【0055】

可能な実装において、コントローラは、さらに、制御装置における第２プロセッサからの第２命令に基づいて、第２FIハードワイヤフラグ及び／又は第２障害情報をクリアするように構成されている。

【0056】

さらに、任意的に、コントローラは、第１チャネルに対応する第４インターフェイス回路を使用することによって、制御装置における第２プロセッサから第２命令を受信するように構成され得る。

【0057】

可能な実装において、コントローラは、さらに、第１FIハードワイヤピンを使用することによって、第１FIハードワイヤフラグを制御装置における第１プロセッサに送信するように構成されている。ここで、第１FIハードワイヤフラグは、第１障害が生成されたことを示すために使用される。

【0058】

さらに、任意的に、コントローラは、第１障害を検出したときに、第１FIハードワイヤピンを使用することによって制御装置における第１プロセッサに対して、第１障害が生成されたことを示すために使用される第１FIハードワイヤフラグを、送信するように構成されている。

【0059】

可能な実装において、コントローラは、制御装置における第１プロセッサからの第１要求メッセージに基づいて、障害レジスタにおける第１障害情報を獲得するように構成されている。

【0060】

さらに、任意的に、コントローラは、第１チャネルに対応する第４インターフェイス回路を使用することによって、制御装置における第１プロセッサから第１要求メッセージを受信するように構成され得る。

【0061】

第５態様に従って、この出願は、信号処理装置を提供する。本信号処理デバイスは、第３態様または第３態様の任意の可能な実装形態における制御装置、及び／又は、第４態様または第４態様の任意の可能な実装形態における電磁信号トランシーバ装置を含んでいる。制御装置は、第１態様または第１態様における任意の方法を実行するように構成されてよく、そして、電磁信号トランシーバ装置は、第２態様または第２態様における任意の方法を実行するように構成されてよい。

【0062】

第６態様に従って、この出願は、端末デバイスを提供する。本端末装置は、第５態様の信号処理装置を含み得る。

【0063】

可能な実装において、端末デバイスは、インテリジェント輸送デバイス(車両または無人航空機)、スマートホームデバイス、インテリジェント製造デバイス、ロボット、などであり得る。

【0064】

インテリジェント搬送装置は、例えば、自動搬送車(automated guided vehicle、AGV)、または、無人輸送車（unmanned transportation vehicle）であり得る。

【0065】

第７態様に従って、この出願は、コンピュータ可読記憶媒体を提供する。本コンピュータ可読記憶媒体は、コンピュータプログラムまたは命令を保管している。コンピュータプログラムまたは命令が制御装置によって実行されるとき、制御装置は、第１態様における方法または第１態様の任意の可能な実装を実行することが可能にされる。代替的に、コンピュータプログラムまたは命令が電磁信号トランシーバ装置によって実行されるとき、電磁信号トランシーバ装置は、第２態様における方法または第２態様の任意の可能な実装を実行することが可能にされる。

【0066】

第８態様に従って、この出願は、コンピュータプログラム製品を提供する。本コンピュータプログラム製品は、コンピュータプログラムまたは命令を含んでいる。コンピュータプログラムまたは命令が制御装置によって実行されるとき、制御装置は、第１態様における方法または第１態様の任意の可能な実装を実行することが可能にされる。代替的に、コンピュータプログラムまたは命令が電磁信号トランシーバ装置によって実行されるとき、電磁信号トランシーバ装置は、第２態様における方法または第２態様の任意の可能な実装を実行することが可能にされる。

【0067】

第３態様において達成され得る技術的効果については、第１態様における有益な効果の説明を参照すること。第４態様において達成され得る技術的効果については、第２態様における有益な効果の説明を参照すること。第５態様から第８態様において達成され得る技術的効果については、第１態様および第２態様における有益な効果の説明を参照すること。詳細は、ここにおいて再び説明されない。

【図面の簡単な説明】

【0068】

【図1A】図1Aは、従来技術における情報伝送方法の概略フローチャートである。

【図1B】図1Bは、従来技術における情報伝送方法の概略フローチャートである。

【図2】図2は、従来技術における別の情報伝送方法の概略フローチャートである。

【図3】図3は、この出願に従った、ミリ波レーダシステムの概略図である。

【図4】図4は、この出願に従った、情報伝送方法の概略フローチャートである。

【図5】図5は、この出願に従った、別の情報伝送方法の概略フローチャートである。

【図6】図6は、この出願に従った、さらに別の情報伝送方法の概略フローチャートである。

【図7】図7は、この出願に従った、さらに別の情報伝送方法の概略フローチャートである。

【図8】図8は、本願に従った、制御装置の構成を示す概略図である。

【図9】図9は、この出願に従った、電磁信号トランシーバ装置の構造の概略図である。

【図10】図10は、本願に従った、信号処理装置の構成を示す模式図である。

【発明を実施するための形態】

【0069】

以下は、添付の図面を参照して、この出願の実施形態を詳細に説明している。

【0070】

以下は、本願におけるいくつかの用語を説明している。これらの説明は、当業者による理解を促進するように意図されているものであるが、この出願において請求される保護範囲に対する限定を構成するものではないことが留意されるべきである。

【0071】

I.立ち上がりエッジおよび立ち下がりエッジ

【0072】

立ち上がりエッジ（rising edge）は、デジタル回路において、電圧のレベルが論理レベルによって表されることを意味する。論理レベルは、２つのタイプを含んでいる。つまり、ハイレベルおよびローレベルである。異なる要素（element）素子を含むデジタル回路では、電圧も、また、異なる論理レベルに対応している。論理的ハイレベルは、デジット(digit)1によって表され、そして、論理的ローレベルは、デジット0によって表されることが、規定され得る。デジタルレベルがローレベル(デジット「0」)からハイレベル(デジット「1」)まで変化する瞬間を立ち上がりエッジと称し、そして、デジタルレベルがハイレベル(デジット「1」)からローレベル(デジタル「0」)まで変化する瞬間を立ち下がりエッジと称する。

【0073】

II.ランダムアクセスメモリ(random access memory、RAM)

【0074】

ランダムアクセスメモリは、また、メインメモリとも称され、CPUと直接的にデータを交換する内部メモリである。ランダムアクセスメモリは、いつでも(リフレッシュの最中を除いて)読出しおよび書込みをすることができ、かつ、高速であって、そして、たいてい、オペレーティングシステムまたは別の実行プログラムのための一時的なデータストレージ媒体として使用される。動作中に、情報は、いつでも（at any time）RAM内の任意の指定されたアドレスの中へ書込む(保管する)ことができ、もしくは、情報は、いつでもRAM内の任意の指定されたアドレスから読出す(獲得する)ことができる。RAMがパワーオンされた後で、データ情報は、いつでも、任意の位置でアクセスされ得る。RAMがパワーオフされた後で、内部情報は、それに応じて消失する。

【0075】

III.レジスタ

【0076】

レジスタは、CPUにおいてデータを保管するために使用されるいくつかの小さなストレージ領域であり、そして、計算に関与するデータおよび計算結果を一時的に保管するために使用される。このことは、また、レジスタは、たいてい、順序論理回路であるものと理解されてもよいが、順序論理回路は、ストレージ回路のみを含んでいる。レジスタのストレージ回路は、ラッチまたはフリップフロップを含んでいる。1個のラッチまたはフリップフロップは1ビットの2進数を保管することができるので、N個のラッチまたはフリップフロップは、Nビットレジスタを形成することができる。レジスタは、中央処理装置のコンポーネントである。レジスタは、限られたストレージ容量を有する高速ストレージコンポーネントであり、そして、命令、データ、およびアドレスを一時的に保管するために使用することができる。レジスタにおけるトリガは、1をセットし、かつ、0をセットする機能を有することだけが要求される。従って、レベルトリガ型トリガ、および、パルストリガ型またはエッジトリガ型トリガの両方が、レジスタを形成することができる。

【0077】

IV.シリアルペリフェラルインターフェイス(serial peripheral interface、SPI)

【0078】

シリアルペリフェラルインターフェイスは、同期ペリフェラルインターフェイスであり、それは、シングルチップマイクロコンピュータ(または、モノリシックマイクロ波集積回路)が、情報を交換するために、シリアル方式で様々なペリフェラルデバイスと通信することを可能にする。ペリフェラルデバイスは、これらに限定されるわけではないが、マイクロプロセッシングユニット(micro controller unit、MCU)、等を含んでいる。

【0079】

SPIは、ソフトウェアの制御下にある様々なシステム、例えば、1個のプライマリコントローラと数個のセカンダリコントローラとを接続することにより、または、数個のセカンダリコントローラを接続することによって形成される、マルチホストシステム(分散システム)、もしくは、1個のプライマリコントローラと1個または数個のセカンダリI/Oデバイスとを含む、様々なシステムに対して適用され得る。いくつかのアプリケーションシナリオにおいて、プライマリコントローラは、データを制御し、かつ、1個または数個のペリフェラルデバイスにデータを送信するためのプライマリ制御マシンとして使用され得る。セカンダリコントローラは、プライマリコントローラがコマンドを送信するときにのみ、データを受信または送信することができる。セカンダリコントローラのデータ伝送フォーマットは、最上位ビット(MSB)が最下位ビット(LSB)の前に位置するものである。

【0080】

V.ハードワイヤピン

【0081】

ハードワイヤピンは、ハイレベルおよびローレベルを伝送するために、ハードワイヤを使用することによって2個のピンが接続されることを意味する。

【0082】

図1Aおよび図1Bは、従来技術における情報処理方法の概略フローチャートである。本方法において、CPUはMCUにおけるCPUであり、そして、制御部はMMICに含まれる制御部である。本方法は、以下のステップを含んでいる。

【0083】

ステップ101：MMIC内の制御部は、MMICが障害していることを検出し、そして、FIハードワイヤフラグをMCUに送信する。

【0084】

ここで、制御部は、MMICが障害していることを検出し、そして、FIハードワイヤフラグをトリガする。

【0085】

ステップ102：CPUは、FIハードワイヤフラグを検出し、そして、SPIを通じて制御部に対して命令bを送信する。ここで、命令bは、サービスデータの受信および送信を停止し(つまり、ミリ波レーダシステムの通常のサービスデータの収集を停止する)、かつ、現在のタスク周期において獲得されたサービスデータを破棄するように、MMICに命令するために使用される。

【0086】

ステップ103：MMIC内の制御部は、命令bに基づいて、サービスデータの送信および受信を停止し、MCUにおけるRAMへのサービスデータの送信を停止し、そして、現在のタスク周期において、MMIC内の、RAMによって獲得されたサービスデータを破棄(クリア)する。

【0087】

ステップ104：MMIC内の制御部は、SPIを通じてCPUに対して命令bの実行プロセスを周期的に送信する。これに対応して、CPUは、制御部から命令bの実行プロセスを受信する。ここで、第１処理フラグは、命令bの実行処理を示すために使用されてよく、そして、第１処理フラグは、0および1によって識別されてよく、ここで、0は命令bの実行が未完了であることを示し、かつ、1は命令bの実行が完了したことを示す。

【0088】

ステップ105：CPUは、第１プロセスフラグに基づいて、MMICが命令bの実行を完了したか否かを判定することができ、そして、MMICが命令bの実行を完了した場合に、ステップ106を実行する。もしくは、MMICが命令bの実行を完了していない場合には、命令bの実行プロセスを検出し続ける。つまり、ステップ105を繰り返す。ここで、CPUが受信した第１処理フラグが0である場合には、命令bの実行が未完了であると判断され得る。もしくは、CPUが受信した第１処理フラグが1である場合には、命令bの実行が完了したと判断され得る。

【0089】

ステップ106：CPUは、現在のタスク周期において、MCU内で、RAMによって受信されたサービスデータをクリアする(または、「破棄する（“discard”）」と称される)。

【0090】

ここで、現在のタスク周期において、MCU内で、RAMによって受信されたサービスデータをクリアすることは、MCUにおけるRAMに保管された全てのデータをクリアすることを意味する。

【0091】

ステップ107：CPUは、SPIを通じて制御部に命令cを送信する。それに対応して、制御部は、SPIを通じてCPUから命令cを受信する。ここで、命令cは、制御部に、障害レジスタをクエリするように命令するために使用される。

【0092】

ステップ108：MMIC内の制御部は、命令cに基づいて、障害レジスタにクエリして、障害レジスタにおける情報を獲得する。

【0093】

ステップ109：MMIC内の制御部は、障害レジスタにおいて発見された情報を、SPIを通じてCPUに送信する。それに対応して、CPUは、SPIを通じて制御部から障害レジスタにおける情報を受信することができる。

【0094】

ステップ110：CPUは、障害レジスタにおける情報に基づいて、第１障害を識別する。例えば、CPUによって受信された障害レジスタにおける情報が0100000000000000000000000000000000である場合、CPUは、障害が第２ビットで発生したことを識別することができる。

【0095】

ステップ111：CPUは、識別された第１障害を処理する。

【0096】

CPUが、ステップ111を通して第１障害の処理を完了した後で、第１障害に対応するFIハードワイヤフラグ、および、第１障害に対応する障害情報は、クリアされる必要がある。

【0097】

ステップ112：CPUは、SPIを通じて制御部に命令dを送信する。それに対応して、制御部は、SPIを通じてCPUから命令dを受信する。ここで、命令dは、制御部に、FIハードワイヤフラグビットおよび第１障害に対応する障害情報をクリアするように命令するために使用される。

【0098】

ステップ113：命令dに基づいて、MMIC内の制御部は、第１障害に対応する障害情報をクリアし、かつ、FIハードワイヤフラグをクリアする。

【0099】

ステップ114：MMIC内の制御部は、SPIを通じてCPUに応答dを周期的に送信する。それに対応して、CPUは、制御部から応答dを受信する。ここで、応答dは、命令dの実行処理を含んでおり、ここで、0は命令dの実行が未完了であることを示し、かつ、1は命令dの実行が完了したことを示す。

【0100】

ステップ115：CPUは、受信した応答dに基づいて、MMICが命令dの実行を完了したことを決定し、そして、障害処理タスクを終了する。

【0101】

図1Aおよび図1Bに基づいて、シングルポイント障害を処理することができる。デュアルポイント障害を処理するために、従来技術では、第１障害の処理を完了した後で、CPUは、第２障害が生成されているか否かを能動的にクエリし、そして、第２障害を処理する。図2は、従来技術における情報処理方法を示す図である。本情報処理方法は、デュアルポイント障害を解決するために使用され得る。

【0102】

従来技術では、デュアルポイント障害の処理において、MMICで発生した第１障害(第１障害（first fault）と称する)を、最初に処理する。具体的な処理プロセスについては、図1Aおよび図1Bにおけるステップ101からステップ114までを参照すること。MMICが命令dの実行を完了したと、CPUが判定するステップ115の後で、以下のステップ201からステップ207までが実行される。

【0103】

ステップ201：CPUは、SPIを通じて制御部に命令eを送信する。それに対応して、制御部は、SPIを通じてSPIから命令eを受信する。ここで、命令eは、制御部に、障害情報をクエリするように命令するために使用される。

【0104】

ステップ202：MMIC内の制御部は、命令eに基づいて、障害レジスタにクエリして、障害レジスタにおける情報を獲得することができる。ここで、制御部によって発見される障害レジスタにおける情報は、2個の障害の障害情報を含んでいる。例えば、障害レジスタにおける発見された情報が0100100000000000000000000000000000である場合に、それは、障害が第２ビットで発生し、かつ、障害が第５ビットで発生したことを示している。

【0105】

ステップ203：MMIC内の制御部は、障害レジスタにおける発見された情報を、SPIを通じてCPUに送信する。それに対応して、CPUは、SPIを通じて制御部から障害レジスタにおける情報を受信することができる。ステップ203については、ステップ109の説明を参照すること。詳細は、ここにおいて再び説明されない。

【0106】

ステップ204：CPUは、障害レジスタにおける情報内の第２障害が有効障害（valid fault）であるか否かを検出し、そして、障害レジスタにおける情報内の第２障害が有効障害である場合には、ステップ205を実行する。もしくは、障害レジスタにおける情報内の第２障害が有効障害でない場合には、ステップ206を実行する。

【0107】

障害が存在するか否かをCPUが能動的に、周期的にクエリするので、MMICは、CPUによるクエリの最中に障害ではないことがある。従って、第２障害が有効な障害であるか否かを判定する必要がある。ここで、CPUは、障害レジスタの情報から第２障害を識別する必要がある。例えば、障害レジスタにおける発見された情報が0100000000000000000000000000000000であり、かつ、第２ビットでの障害が処理されたと判定することができる場合に、それは、第２障害が発生していないこと、または、無効な障害であることを示している。代替的に、障害レジスタにおける発見された情報が0100100000000000000000000000000000であり、かつ、第２ビットでの障害が処理されたと判定することができる場合に、それは、第５ビットでの障害が有効な障害、つまり、第２障害であることを示している。

【0108】

ステップ205：CPUは、第２障害を処理することができる。

【0109】

ステップ206：CPUは、障害処理タスクを終了する。

【0110】

既存の情報処理方法に基づいて、障害を生成した後で、MMICは、FIハードワイヤフラグビットをトリガし、そして、FIハードワイヤフラグをMCUにおけるCPUに送信する。FIハードワイヤフラグを検出した後で、CPUは、障害レジスタをクエリする命令をMMICに送信する。MMICは、障害レジスタにおける発見された情報をCPUに送信する。CPUは、障害レジスタにおける情報を識別し、第１障害を識別した後で、第１障害を処理する。FIハードワイヤフラグは、第１障害が処理された後にのみクリアされる。これに基づいて、MMICが、第１障害が処理されるタスク周期において新たな障害を生成し、かつ、第１障害のFIハードワイヤフラグがクリアされない場合に、CPUは、新たな障害を知ることができず、かつ、新たな障害を処理しない。その結果として、新たな障害を適時に処理することができず、それが、システムの短絡、誤ったデータの発生、などを引き起こす。

【0111】

前述の問題を考慮して、この出願は、情報伝送方法を提供する。以下、図4を参照する。本情報伝送方法は、デュアルポイント障害における各障害が、可能な限り、適時に処理されることを可能にする。

【0112】

以下に、この出願において提供される情報伝送方法が適用され得る、システムアーキテクチャを説明する。

【0113】

図3は、この出願に従った、ミリ波レーダシステムの可能なアーキテクチャの概略図である。図3に示されるように、ミリ波レーダシステムは、マイクロコントローラユニット(micro controller unit、MCU)301およびモノリシックマイクロ波集積回路(monolithic microwave integrated circuit、MMIC)302を含み得る。MCU 301は、少なくとも2つの中央処理装置(central processing unit、CPU)(CPU 3011およびCPU 3012が含まれる例が図3で使用されている)、RAM 3013、SPIモジュール3014、およびLVDSモジュール3015を含み得る。MMIC 302は、制御部(control unit)3021、LVDSモジュール3022、SPIモジュール3023、障害レジスタ3024、障害レジスタ3025、などを含み得る。SPIモジュール3014は、SPIモジュール3023に対応している。SPIモジュール3014、SPIモジュール3023、および、SPIモジュール3014とSPIモジュール3023との間の物理的接続線(例えば、ケーブルまたはPCBワイヤ)は、MCU 301とMMIC 302との間のチャネルを形成することができ、例えば、本チャネルはSPIと称される。LVDSモジュール3015は、LVDSモジュール3022に対応する。LVDSモジュール3015、LVDSモジュール3022、およびLVDSモジュール3015とLVDSモジュール3022との間の物理的接続線(例えば、ケーブル又はPCBワイヤ)は、また、MCU 301とMMIC 302との間のチャネルを形成してもよく、例えば、チャネルは、LVDSチャネルと称され得る。LVDSモジュール3015は、差動信号送信器と称されてよく、そして、平衡伝送（balanced transmission）のTTL信号を不平衡伝送（unbalanced transmission）のLVDS信号へと変換するように構成され得る。LVDSモジュール3022は、差動信号レシーバと呼ばれてもよく、平衡伝送のLVDS信号を不平衡伝送のTTL信号に変換するように構成されてもよい。SPIモジュールはインターフェイス回路であってもよく、または、入力/出力インターフェイスと称されてよく、そして、LVDSモジュールは、インターフェイス回路であってもよく、または入力/出力インターフェイスと称されてよいことは、理解されるべきである。CPU 3011(または、CPU 3012)は、SPIを通じて制御部3021と通信することができ、そして、RAM 3013は、LVDSチャネルを通じて制御部3021と通信することができる。例えば、MMIC 302が受信した電磁波、等は、LVDSチャネルを通じてRAM 3013に伝送され得る。MCUは、さらに、複数のピンを含んでよく、そして、各ピンの機能は、特定の機能を実現するためにソフトウェアによって制御され得る。例えば、MCUにおける割り込みピン（interrupt pin）は、ソフトウェア制御を通じて割り込み機能を実装することができる。MMIC 302は、受動部品であり、そして、タスクを実行するためにはMCU 301によって制御される必要があることが留意されるべきである。ここでは、アーキテクチャに含まれる様々な要素は、単に説明のための例にすぎないことが留意されるべきである。例えば、CPU、障害レジスタ、等は、同等の機能を有する他の要素に置き換えられてよい。特定の要素タイプは、この出願において、特には、限定されるものではない。

【0114】

制御部3021は、MMIC 302の動作を制御するように構成されており、例えば、サービスデータを検出、MMIC内の障害を検出、等するように、MMIC 302を制御することができる。制御部3021は、レーダ信号(つまり、電磁波)を生成し、そして、送信器を使用することによって、レーダ信号を送信することができる。レーダ信号は、１つ以上のバースト(burst)パケットを含み、そして、各バーストは、複数のチャープ信号を含んでいる。レーダ信号が送信された後で、レーダ信号が１つ以上のターゲットによって反射された後に、エコー信号が形成され、そして、エコー信号が、受信器によって受信される。MMIC 302は、さらに、受信器によって受信されたエコー信号に対して変換およびサンプリングなどの処理を実行し、かつ、処理されたエコー信号をMCU 301に送信するように構成されている。

【0115】

CPU 3011およびCPU 3012の両方は、障害を処理するように構成されており、例えば、MMIC 302によって生成された障害を処理する。

【0116】

RAM 3013は、MMIC 302から送信された、データ(例えば、電磁波)、障害情報、等を一時的に保管するように構成されている。

【0117】

さらに、任意的に、ミリ波レーダシステムは、送信器1031、受信器1032、等をさらに含み得る。送信器は、MMIC内に送信アンテナおよび送信チャネルを含むことができ、そして、受信器は、MMIC内に受信アンテナおよび受信チャネルを含むことができる。送信アンテナおよび受信アンテナは、プリント回路基板(printed circuit board、PCB)上に配置されてよく、そして、送信チャネルおよび受信チャネルは、チップ、つまり、AOB(antenna on PCB)に配置されてよい。代替的に、送信アンテナおよび受信アンテナは、チップパッケージ内に配置されてよく、そして、送信チャネルおよび受信チャネルは、チップ内に配置されてよく、つまり、AIP(antenna in package)である。組合せ形態は、この出願のこの実施形態において、特には、限定されるものではない。

【0118】

図3に示されるミリ波レーダシステムは、複数の分野に適用され得る。例えば、車載レーダ(つまり、ミリ波レーダシステムが車両に搭載されている)、路側（roadside）交通レーダ(つまり、ミリ波レーダシステムが路側交通装置に搭載されている)、および、無人航空機レーダ(つまり、ミリ波レーダシステムが無人航空機に搭載されている)、である。代替的に、図3に示されるミリ波レーダシステムは、端末装置に適用されてよく、または、端末装置のコンポーネント内に配置されてよい。端末デバイスは、例えば、スマートホームデバイス、インテリジェント製造デバイス、ロボット、または、インテリジェント搬送装置であり得る。インテリジェント搬送装置は、例えば、自動搬送車(automated guided vehicle、AGV)、または、無人輸送車（unmanned transportation vehicle）であってよい。

【0119】

ミリ波レーダシステムが車両、つまり、車載ミリ波レーダに適用される場合に、ミリ波レーダシステムは、さらに、コネクタ(connector)、制御エリアネットワーク(controller area network、CAN)、電磁適合性(electromagnetic compatibility、EMC)保護、および、電力管理モジュール(power management IC、PMIC)を含んでよい。コネクタは、ミリ波レーダシステムを車両全体における電気および電子システムに接続するように構成され得る。制御エリアネットワークは、車両全体の電気システムと電子システムとの間の情報交換に使用することができる。例えば、障害情報は、CANを使用することによって、車両全体の電気および電子システムに対して報告され得る。制御エリアネットワークは、ISO国際標準におけるシリアル通信プロトコルであり、外部制御端と直接的に通信するように構成することができる。電磁適合性保護は、電源の電磁適合性保護に使用することができる。電力管理モジュールは、車両全体へと入力される電力を3.3Vおよび1.25Vに変換し、そして、CAN、MCU、MMIC、等へ供給するように構成され得る。

【0120】

車載ミリ波レーダシステムは、ミリ波レーダシステムと測定対象物との間の距離、角度、および相対速度を測定することができる。具体的に、車載ミリ波レーダシステムは、送信器1031を使用することによって、ミリ波を送信することができ、そして、受信器1032を使用することによって、反射信号を受信することができる。そして、ターゲット反射信号を処理した後で、車両の車体周辺の物理的環境情報(例えば、車両と他のオブジェクトとの間の相対距離、相対速度、角度、および移動方向)を迅速かつ正確に獲得し、そして、検出されたオブジェクト情報に基づいて、ターゲット追跡、識別、分類を実行することができ、車体の動的情報と組み合わせてデータ融合（data fusion）を行うことができる。適切な判断を行った後で、車載ミリ波レーダシステムは、音、光、および触覚方式といった、複数の方式で運転者に通知または警告することができ、または、車両に対して適時に能動的介入を行って、運転過程における安全性および快適性を確保し、そして、事故の発生確率を低減することができる。現在、車両は、先進運転支援システム(advanced driving assistant system、ADAS)の機能を実施するために、ミリ波レーダシステムを使用することができる。アダプティブクルーズコントロール(adaptive cruise control)、前方衝突警報(forward collision warning)、死角検出(blindspot detection)、駐車支援(parking aid)、および車線変更支援(lane change assist)、といったものである。

【0121】

この出願において説明されるシステムアーキテクチャおよび適用可能なシナリオは、この出願における技術的ソリューションをより明確に説明するように意図されたものであり、そして、この出願において提供される技術的ソリューションに対する限定を構成しないことが留意されるべきである。当業者は、システムアーキテクチャの進化および新しいサービスシナリオの出現に伴って、この出願において提供される技術的ソリューションが、以下の同様な技術的問題にも、また、適用可能であることを理解することができる。

【0122】

ミリ波レーダシステムにおける電気および電子システムに関する情報の伝送および処理、特には、電気および電子システムの障害情報の伝送および処理が不可欠である。電気および電子システムの障害挙動は、主にランダムハードウェア障害およびシステム障害によって引き起こされる。ランダムなハードウェア障害は、さらに、シングルポイント障害、デュアルポイント障害(または、デュアルポイント障害と称される)、および、3ポイント障害を含むマルチポイント障害(セキュリティ障害とも称される)に分類される。シングルポイント障害は、同じタスク周期において１つの障害が発生したことを意味し、そして、タスク周期は、障害が発生してからその障害の処理が完了するまでの持続時間（duration）を意味する。デュアルポイント障害は、同じタスク周期において2個の障害が発生したことを意味し、そして、3点障害は、同じタスク周期において3個の障害が発生したことを意味する。マルチポイント障害が発生する確率は非常に低く、そして、従って、基本的には無視することができる。

【0123】

ミリ波レーダシステムにおけるコンポーネントの機能安全性を確保するために、電気電子システムによって生成される障害は、適時に処理される必要がある。図4は、この出願に従った、情報伝送方法を示している。本方法は、図3に示されるミリ波レーダシステムまたはミリ波レーダシステムにおける関連装置に対して適用され得る。例えば、本方法は、電磁信号トランシーバ装置および制御装置に適用され得る。制御装置は、第１プロセッサおよび第２プロセッサを含み、そして、任意的に、少なくとも１つのメモリをさらに含んでよい。電磁信号トランシーバ装置は、コントローラを含み、そして、任意的に、少なくとも１つのレジスタをさらに含んでよい。本方法は、以下のステップを含む。

【0124】

ステップ401：電磁信号トランシーバ装置は、第１障害を検出し、そして、第１障害に対応する第１障害情報を、第１チャネルを通じて、制御装置に送信することができる。それに対応して、制御装置は、第１チャネルを通じて電磁信号トランシーバ装置の第１障害情報を獲得する。

【0125】

ステップ401のさらなる任意的な設計において、第１障害情報は、第１チャネルを通じて制御装置における第１プロセッサに送信され、かつ／あるいは、制御装置における第１プロセッサは、第１チャネルを通じて第１障害情報を獲得する

【0126】

可能な実装において、第１チャネルは、制御チャネル、例えば、SPI、集積回路間(inter-integrated circuit、IIC)インターフェイス、または、シリアル通信インターフェイス(serial communication interface、SCI)であってよく、または、インターフェイスに対応するチャネルは、チャネルと称されてよい。任意的に、制御装置は、マイクロコントローラユニット、例えば、MCU 301であり、そして、電磁信号トランシーバ装置は、モノリシックマイクロ波集積回路、例えば、MMIC 302である。

【0127】

可能な実装において、第１障害を検出したとき、電磁信号トランシーバ装置は、制御装置における第１プロセッサに対して、第１障害が生成されたことを示すために使用される第１FIハードワイヤフラグを送信することができる。例えば、第１障害を検出したとき、電磁信号トランシーバ装置は、FIハードワイヤフラグを高レベル(例えば、1)に設定し、そして、高レベルに設定されたFIハードワイヤフラグを制御装置に送信することができる。ここで、高レベルに設定されたFIハードワイヤフラグは、第１FIハードワイヤフラグである。任意的に、FIハードワイヤフラグは、トリガされた後に1によって表される。FIハードワイヤフラグは、また、立ち上がりエッジまたは立ち下がりエッジであってもよいことが理解されるべきである。

【0128】

それに対応して、制御装置における第１プロセッサは、電磁信号トランシーバ装置から第１FIハードワイヤフラグを受信する。さらに、第１プロセッサは、第１要求メッセージを電磁信号トランシーバ装置に送信する。ここで、第１要求メッセージは、第１障害情報を要求するために使用される。可能な実装において、電磁信号トランシーバ装置は、第１要求メッセージに基づいて、障害レジスタにおける第１障害情報を獲得することができる。具体的には、電磁信号トランシーバ装置は、障害レジスタにおける情報を獲得するために、障害レジスタのシーケンス内の第１要求メッセージに基づいて、障害レジスタをクエリすることができる。ここで、障害レジスタにおける情報は、第１障害情報を含んでいる。障害レジスタにおける情報は、32ビットまたは64ビットを有し得る。そして、以下では、障害レジスタにおける情報が32ビットを有する例を使用する。障害が発生しない場合、障害レジスタにおける情報は、0000000000000000000000000000000000である。１つの障害が発生すると、32ビット中の1ビットが0から1に変化する。例えば00000100000000000000000000000000である。2個の障害が発生した場合、32ビット中の2ビットが0から1に変化する。例えば、00100100000000000000000000000000である。つまり、1は障害が発生していることを示し、そして、0は障害が発生していないことを示している。

【0129】

さらに、電磁信号トランシーバ装置は、障害レジスタにおける情報を制御装置に送信することができる。ここで、障害レジスタにおける情報は、第１障害情報を含んでいる。これに対応して、制御装置は、電磁信号トランシーバ装置から障害レジスタにおける情報を受信することができる。さらに、任意的に、制御装置における第１プロセッサは、障害レジスタにおける情報内の第１障害情報を識別することができる。例えば、第１プロセッサによって受信された障害レジスタにおける情報が00000100000000000000000000000000である場合、第１プロセッサは、6番目のビットが第１障害情報であること、つまり、第１障害情報が6番目のビット内にあることを識別することができる。別の例について、第１プロセッサによって受信された障害レジスタにおける情報が00100100000000000000000000000000である場合、第１プロセッサは、順に識別を実行し、3番目のビットが第１障害情報であること、つまり、第１障害情報が3番目のビット内にあることを識別する。

【0130】

ステップ402：電磁信号トランシーバ装置は、第２障害を検出し、そして、第２障害に対応する第２障害情報を、第２チャネルを通じて制御装置に送信することができる。それに対応して、制御装置は、第２チャネルを通じて第２障害情報を獲得する。

【0131】

ステップ402のさらなる任意的な設計において、第２障害情報は、第２チャネルを通じて制御装置における第２プロセッサに送信され、かつ／あるいは、制御装置における第２プロセッサは、第２チャネルを通じて送信された第２障害情報を獲得する。

【0132】

ここで、第２チャネルは、データチャネル、例えば、LVDSチャネルまたはモバイルインダストリプロセッサインターフェイス(mobile industry processor interface、MIPI)であってよい。

【0133】

任意的な設計において、第１チャネルはSPIであり、第２チャネルはLVDSチャネルである。このようにして、ミリ波レーダに対して適用されるとき、ソリューションは、既存のミリ波レーダにおけるSPIおよびLVDSチャネルと互換性があり得る。

【0134】

可能な実装において、第２障害情報は、制御装置における第１メモリに保管され得る。別の言葉で言えば、電磁信号トランシーバ装置は、第２チャネルを通じて、第２障害情報を制御装置における第１メモリに送信する。

【0135】

以下は、第２プロセッサによって第２障害情報を獲得する２つの例示的な可能な実装形態を示している。

【0136】

実装1：第２プロセッサは、第２FIハードワイヤフラグを検出する。ここで、第２FIハードワイヤフラグは、電磁信号トランシーバ装置上で第２障害が発生していることを示すために使用される。第２プロセッサは、第１メモリから第２障害情報を獲得する。

【0137】

実装2：第２プロセッサは、第１メモリを周期的にクエリし、そして、第１メモリから第２障害情報を獲得する。例えば、第２プロセッサは、第１メモリを周期的にクエリし、そして、第２障害情報を識別することができる。可能な識別方式については、図5のステップ509の関連する説明を参照すること。この場合には、FIハードワイヤフラグがトリガされる必要はない。

【0138】

実装1または実装2に基づいて、第２障害を検出すると、電磁信号トランシーバ装置は、LVDSチャネルを通じて、障害レジスタにおける情報を制御装置に送信することができる。これに対応して、制御装置は、LVDSチャネルを通じて電磁信号トランシーバ装置から障害レジスタにおける情報を受信することができる。さらに、制御装置における第２プロセッサは、障害レジスタにおける情報を獲得し(または、「識別（“identify”）」と称されてよい)、障害レジスタにおける情報から第２障害情報を識別することができる。

【0139】

例えば、制御装置における第１メモリから第２プロセッサによって獲得される障害レジスタにおける情報は00100100000000000000000000000000であり、そして、第２プロセッサは、障害レジスタにおける情報内の6番目のビット(つまり、第１障害情報)が第１プロセッサによって処理されたことを第１プロセッサのキャッシュから読み取る。障害レジスタにおける情報00100100000000000000000000000000を識別すると、第２プロセッサは、6番目のビットを遮蔽する。つまり、6番目のビットにおける第１障害情報を識別することをスキップする。第２プロセッサは、3番目のビットを識別し、そして、第２障害情報として3番目のビットを決定する。

【0140】

別の例では、制御装置における第１メモリから第２プロセッサによって読み出される障害レジスタにおける情報は00000100010000000000000000000000であり、そして、第２プロセッサは、障害レジスタにおける情報内の6番目のビット(つまり、第１障害情報)が第１プロセッサによって処理されたことを第１プロセッサのキャッシュから読み出す。障害レジスタにおける情報00000100010000000000000000000000を識別すると、第２プロセッサは、6番目のビットを遮蔽する、つまり、6番目のビットにおける障害情報の識別をスキップする。第２プロセッサは、6番目の降のビットを106番目のビットまで識別し続け、第２障害情報として10番目のビットを決定する。

【0141】

ステップ401およびステップ402から、第２プロセッサは、第１プロセッサが第１障害を処理するのと同時に第２障害を処理することができ、その結果、デュアルポイント障害における各障害を可能な限り適時に処理することができることが分かる。加えて、第１障害情報および第２障害情報は、2個のチャネルを通じて送信される。これは、単一のチャネルが使用されるているせいで、通信チャネルが障害する場合を回避するのに役立つ。

【0142】

第２障害情報を獲得した後に、制御装置は、第２障害情報に対応する第２障害を処理することができる。以下は、第２障害を処理するために第２プロセッサをトリガする３つの例示的な可能な方式を示している。

【0143】

方式1：第２プロセッサは、第１プロセッサから第１命令を受信する。

【0144】

可能な実装において、第１FIハードワイヤフラグを検出したとき、第１プロセッサは、さらに、第１命令を第２プロセッサに送信することができる。ここで、第１命令は、第２障害を処理するように、第２プロセッサに命令するために使用される。それに対応して、第２プロセッサは、第１プロセッサから第１命令を受信し、そして、第１命令に応答して、第２障害を処理することができる。

【0145】

制御装置における第１プロセッサがFIハードワイヤフラグを検出する場合に、それは、電磁信号トランシーバ装置において障害(第１障害と称される)が発生したことを示すことが理解されるべきである。この場合、第１プロセッサは、第１障害を処理する必要がある。電磁信号トランシーバ装置によって生成された新しい障害が、第１プロセッサが第１障害を処理するタスク周期において適時に処理され得ないことを回避するために、第２プロセッサは、電磁信号トランシーバ装置によって生成された新しい障害(第２障害と称される)を適時に処理するように、障害処理割込みタスクを開始する必要がある。これに基づいて、第１命令は、第２障害を処理するように、第２プロセッサに命令するために使用され得る。具体的に、第１命令は、第２障害を処理するように、第２プロセッサに直接的に命令することができ、または、第１命令は、第２障害を処理するように、第２プロセッサに間接的に命令することができる。例えば、第１命令は、第１プロセッサが第１障害を処理するために占有されていることを示すか、または、第２プロセッサに障害処理タスクを開始するように命令し、その結果、第２障害が生成されたとき、第２プロセッサは、第２障害を処理することができる。

【0146】

可能な実装において、第１命令は、第２プロセッサにおけるソフトウェアフラグビットをトリガすることができ、そして、第２プロセッサは、ソフトウェアフラグビットに対応するストレージ領域において、ソフトウェアフラグビットに対応する障害処理タスクを読み出す。

【0147】

方式2：第２プロセッサは、第２FIハードワイヤフラグを検出する。

【0148】

方式2に基づいて、第２プロセッサは、第２FIハードワイヤフラグの検出に応答して、第２障害を処理することができる。第２プロセッサが第２FIハードワイヤフラグを検出した場合に、それは、第２障害が発生したことを示し、そして、第２プロセッサは、第２障害を処理するように、ここにおいてトリガされ得ることが理解されるべきである。

【0149】

方式3：第２プロセッサは、第１障害の処理が未完了であると判定する。

【0150】

方式3に基づいて、第２プロセッサは、第１障害の処理が完了していないことに応答して、第２障害を処理することができる。第１プロセッサは、第１障害の処理を完了しないことが理解されるべきである。この場合、第１プロセッサは、第１障害を処理する必要がある。電磁信号トランシーバ装置によって生成された新しい障害が、第１プロセッサが第１障害を処理するタスク周期において、適時に処理され得ないことを回避するために、第２プロセッサは、障害処理タスクを開始する必要がある。

【0151】

前述の3個の方式の任意の組合せが、代替的に、第２障害を処理するように第２プロセッサをトリガし得ることが留意されるべきである。例えば、第２プロセッサが、第１障害の処理が未完了であると判定し、そして、第２FIハードワイヤフラグ(つまり、方式2および方式3の組み合わせ)を検出した場合に、第２プロセッサは、第１障害の未完了の処理および第２FIハードワイヤフラグの検出に応答して、第２障害を処理する。第２プロセッサが第２FIハードワイヤフラグを検出した場合、それは、第２障害が発生したことを示すことが理解されるべきである。加えて、第１プロセッサは、第１障害の処理を完了しない。第１障害および第２障害が可能な限り適時に処理されることを可能にするために、第２プロセッサは、第２障害を処理する必要がある。

【0152】

以下の説明は、一つの例を使用することによって提供されている。そこでは、第１FIハードワイヤフラグがFIハードワイヤフラグであり、第２FIハードワイヤフラグが第２障害表示(fault second indication、FSI)ハードワイヤフラグであり、第１メモリがMCUにおけるRAMであり、電磁信号トランシーバ装置がMMICであり、制御装置がMCUであり、第１プロセッサが第１CPUであり、第２プロセッサが第２CPUであり、第１チャネルがSPIであり、そして、第２チャネルがLVDSチャネルである。別の言葉で言えば、この出願の後続する説明において、各RAMは第１メモリと置き換えられてく、各MMICは電磁信号トランシーバ装置と置き換えられてもよく、各MCUは制御装置と置き換えられてよく、各第１CPUは第１プロセッサと置き換えられてよく、各第２CPUは第２プロセッサと置き換えられてもよく、各FIハードワイヤフラグは第１FIハードワイヤフラグと置き換えられてよく、各FSIハードワイヤフラグは第２FIハードワイヤフラグと置き換えられてよく、各SPIは第１チャネルと置き換えられてもよく、そして、各LVDSチャネルは第２チャネルと置き換えられてよい。以下は、説明を容易にするための、単なる例示的な説明にすぎない。

【0153】

図5は、この出願に従った、別の情報伝送方法を示している。本情報伝送方法は、図3に示すミリ波レーダシステムに適用することができる。本方法は、以下のステップを含み得る。

【0154】

ステップ501：MMICが、第１障害を検出し、そして、FIハードワイヤフラグを第１CPUに送信する。

【0155】

図3を参照すると、MMIC 302における制御部3021は、第１障害を検出し、そして、MCU 301のピンに接続されたFIハードワイヤピンを使用することによって、FIハードワイヤフラグをCPU 3011に送信することができる。

【0156】

MMICは、第１CPUによって送信される命令aに基づいて障害の検出するように、開始し得ることが理解されるべきである。

【0157】

ステップ502：MCUにおける第１CPUが、FIハードワイヤフラグを検出し、そして、第１命令をMCUにおける第２CPUに送信する。それに対応して、第２CPUは、第１CPUから第１命令を受信する。

【0158】

ここにおいて、MCUの各ピンは、対応するフラグを有しており、そして、ピンに対応するフラグは、MCUのレジスタに保管されてよい。MCUのピンは、FIハードワイヤピンに接続されており、そして、レジスタは、FIハードワイヤピンに接続されたピンのフラグビット(FIハードワイヤフラグビットと称される)を保管する。第１CPUは、MMICが障害であるか否かを判定するために、MCUのレジスタにおけるFIハードワイヤフラグビットを周期的に検出することができる。例えば、CPUが、FIハードワイヤフラグが1であることを検出した場合に、それは、MMICにおいて障害が発生したことを示している。第１命令の説明については、前述の関連する内容を参照すること。詳細は、ここにおいて再び説明されない。

【0159】

ステップ503：MCUにおける第１CPUは、第１要求メッセージをMMICに送信する。それに対応して、MMICは、MCUにおける第１CPUから第１要求メッセージを受信する。

【0160】

第１要求メッセージは、第１障害情報を要求するために使用されるか、または、第１要求メッセージは、第１障害情報を獲得するために、障害レジスタにクエリするようにMMICに要求するために使用される。

【0161】

ステップ504：MMICは、第１要求メッセージに基づいて、障害レジスタにクエリする。

【0162】

ここで、MMICは、第１要求メッセージに基づいて障害レジスタにおける情報をクエリすることができる。MMICは、受動部品であり、そして、障害が発生したことを判定できるだけであり、障害レジスタにおける特定の障害ビットを識別することはできないことが留意されるべきである。

【0163】

ステップ505:MMICは、障害レジスタにおける情報を第１CPUに送信することができる。それに対応して、第１CPUは、MMICから障害レジスタにおける情報を受信し、そして、その情報をバッファリングすることができる。

【0164】

ここで、障害レジスタにおける情報は、第１障害情報を含んでいる。

【0165】

可能な実装において、MMICは、SPIを通じて障害レジスタにおける情報を第１CPUに送信することができる。それに対応して、第１CPUは、SPIを通じてMMICから障害レジスタにおける情報を受信し、そして、情報をバッファリングすることができる。

【0166】

障害レジスタにおいて発見された情報のデータ量が比較的に大きい場合、MMICは、障害レジスタにおける情報を第１CPUに複数回送信する必要があり得る。障害レジスタにおける情報については、前述の関連説明を参照すること。詳細は、ここにおいて再び説明されない。

【0167】

ステップ506：MCUにおける第１CPUが、障害レジスタにおける情報内の第１障害情報を決定する(または、「識別する（“identifies”）」と称される)。

【0168】

ここで、第１CPUが、障害レジスタにおける情報内の第１障害情報を識別するプロセスについては、前述の関連説明を参照すること。詳細は、ここにおいて再び説明されない。第１障害情報を識別した後で、第１CPUは、後続のビットを識別することを続けないで、以下のステップ507を実行し得ることが留意されるべきである。

【0169】

ステップ507：MCUにおける第１CPUが、第１障害を処理する。

【0170】

可能な実装において、第１CPUにおいて展開された障害処理ソフトウェアは、障害処理ポリシを含んでおり、そして、障害処理ポリシは、これに限定されるわけではないが、障害レベルと処理方法との間の対応関係を含んでいる。例えば、障害レベルが軽微な障害である場合に、MMICはリセットされ、障害が3回で回復できない場合に、MMICは電源オフされ、または、障害レベルが重大な障害である場合に、MMICは直接的に電源オフされる。例えば、第１CPUは、最初に、第１障害のレベルを決定し、そして、第１障害のレベルに基づいて、第１障害について対応する処理を実行することができる。

【0171】

ステップ508：MMICは、第２障害を検出し、そして、LVDSチャネルを通じて障害レジスタにおける情報をMCUに送信することができる。これに対応して、MCUは、LVDSチャネルを通じて障害レジスタにおける情報をMMICから受信することができる。

【0172】

ここで、障害レジスタにおける情報は、MCUのRAMに保管されてよく、そして、障害レジスタにおける情報は、第２障害情報を含んでいる。

【0173】

図3を参照すると、第２障害を検出したとき、MMIC 302は、LVDSチャネルを通じて障害レジスタにおける情報をMCU 301におけるRAM3013に送信することができる。これに対応して、MCU 301におけるRAM3013は、障害レジスタに情報を保管する。別の言葉で言えば、MMIC 302が第２障害を検出すると、LVDSチャネルは、もはや、通常のサービスデータをMCU 301におけるRAM3013に送信するために使用されず、そして、代わりに、LVDSチャネルは、障害レジスタにおける情報をMCU 301におけるRAM3013に送信するために多重化される。

【0174】

ここで、第２障害を検出すると、MMICは、2個の障害が発生していることを決定することしかできず、そして、障害レジスタにおいて障害している2個の特定のビットを決定することができない。
例えば、障害レジスタにおける情報は00100100000000000000000000000000であり、そして、MMICは、LVDSチャネルを通じて障害レジスタにおける情報00100100000000000000000000000000をMCUにおけるRAMに送信する。それに対応して、MCUにおけるRAMは、00100100000000000000000000000000を保管することができる。別の例について、障害レジスタにおける情報は00000100010000000000000000000000であり、そして、MMICは、LVDSチャネルを通じて障害レジスタにおける情報00000100010000000000000000000000をMCUにおけるRAMに送信する。それに対応して、MCUにおけるRAMは、00000100010000000000000000000000を保管することができる。

【0175】

可能な実装において、第１障害を検出した後で、MMICは、障害を検出し続け、そして、第２障害は、第１障害が検出された後の第１障害のタスク周期における任意の時間に検出され得る。

【0176】

ステップ508は、ステップ501の後、および、ステップ509の前の任意のステップであり得ることが留意されるべきである。

【0177】

ステップ509：MCUにおける第２CPUは、障害レジスタにおける情報内の第２障害情報を獲得する(または、「識別する（“identifies”）」と称される)。

【0178】

以下は、MCUにおける第２CPUが障害レジスタにおける情報内の第２障害情報を獲得する2つの例示的な可能な実装を示している。

【0179】

実装1：第２CPUは、FSIハードワイヤフラグを検出し、そして、MCUにおけるRAMから第２障害情報を獲得する。

【0180】

図3を参照すると、CPU 3011は、FIハードワイヤピンを使用することによって制御部3021に接続され、そして、CPU 3012は、FSIハードワイヤピンを使用することによって制御部3021に接続されている。別の言葉で言えば、MMIC 302とMCU 301との間に障害通知のために使用されるFSIハードワイヤフラグが設定されている。MMIC 302における制御部3021は、第２障害を検出し、そして、MCU 301のピンに接続されたFSIハードワイヤピンを使用することによって、FSIハードワイヤフラグをCPU 3012に送信する。例えば、2個のハードワイヤフラグビット(つまり、FIハードワイヤフラグビットおよびFSIハードワイヤフラグビット)が、MMICにおいて配備されたファームウェアにおいて事前に構成され、そして、FSIハードワイヤピンの機能およびFIハードワイヤピンの機能が、ソフトウェアを使用することによって制御される。つまり、MMICによって展開されたファームウェアが最初に障害を検出したときに、FIハードワイヤフラグビットがトリガされる。そして、ファームウェアが2回目に障害を検出したときに、FSIハードワイヤフラグビットがトリガされる。

【0181】

実装1に基づいて、第２障害を検出した後で、MMICは、FSIハードワイヤフラグビットをトリガし、例えば、FSIハードワイヤフラグビットを高レベル(例えば、1)に設定する。

【0182】

ここで、第２CPUは、タスクをシリアルに実行し、そして、FSIハードワイヤフラグを検出することは、タスクの１つである。一般的に、FSIハードワイヤフラグ割込みを処理するタスクは、最高の優先順位を有している。例えば、第２CPUは、タスク1(つまり、FSIハードワイヤフラグを検出すること)、タスク2、およびタスク3を実行する必要があり、そして、第２CPUは、優先順位に基づいて、3個のタスクを順番に実行することができる。例えば、タスク1の優先度はタスク2の優先度よりも高く、そして、タスク2の優先度はタスク3の優先度よりも高い。第１CPUは、タスク1、タスク2、タスク3を順に（in sequence）実行する。タスク1が発生したことを検出したとき、第２CPUは、タスク1に入ることができ、つまり、タスク1のプロシージャを実行する。

【0183】

FSIハードワイヤフラグを検出するとき、MCUにおける第２CPUは、MCUにおけるRAMから障害レジスタにおける情報を読み出し、そして、第１CPUのキャッシュ(cache)から、障害レジスタにおける情報内の第１障害情報を読み出す。加えて、第１障害が第１CPUによって処理されたと判定したとき、第２CPUは、第１障害情報を遮蔽し、そして、障害レジスタにおける情報から第２障害情報を識別する。

【0184】

第２CPUが、障害レジスタにおける情報から第２障害情報を識別する可能な実装については、前述の関連説明を参照すること。詳細は、ここにおいて再び説明されない。

【0185】

実装2:第２CPUは、MCUにおけるRAMを周期的にクエリし、そして、MCUにおけるRAMから第２障害情報を獲得する。

【0186】

実装2に基づいて、第２CPUは、MCUにおけるRAMから障害レジスタにおける情報を周期的に読み出し、そして、第１CPUのキャッシュから、障害レジスタにおける情報内の第１障害情報を読み出す。加えて、第１障害が第１CPUによって処理されたと判定した場合に、第２CPUは、第１障害情報を遮蔽し、そして、障害レジスタにおける情報から第２障害情報を識別する。

【0187】

第２CPUが、障害レジスタにおいて読み取られた情報から第２障害情報を識別する例については、実装形態1における関連する説明を参照すること。詳細は、ここにおいて再び説明されない。

【0188】

可能な実装において、第２CPUは、MCUにおけるRAMに周期的にクエリすることができ、例えば、1msごとにRAMにクエリする。

【0189】

ステップ510：MCUにおける第２CPUが、第２障害を処理する。

【0190】

ステップ510については、ステップ507を参照すること。詳細は、ここにおいて再び説明されない。

【0191】

ステップ501からステップ510までにより、第１CPUが第１障害を処理し、そして、第２CPUが第２障害を処理し、その結果、第１障害および第２障害を適時に処理することができることが分かる。加えて、LVDSチャネルを多重化（multiplexing）することによって障害レジスタにおける情報を送信する方式は、異種（heterogeneous）冗長方式であり、それは、単一のSPI通信方式が使用されているために、全ての通信チャネルが障害する場合を回避するのに役立つ。

【0192】

ステップ502の後、つまり、第１命令を受信した後で、第２CPUは、第１命令に応答して、障害処理タスクを開始することができる。図6は、この出願に従った、別の情報伝送方法の概略フローチャートである。本方法では、例えば、FIハードワイヤフラグビットが1であることは、FIハードワイヤフラグ割込みを示し(つまり、FIハードワイヤフラグがトリガされる)、そして、FSIハードワイヤフラグビットが1であることは、FSIハードワイヤフラグ割込みを示す(つまり、FSIハードワイヤフラグがトリガされる)。

【0193】

ステップ601：第２CPUが、MCUにおけるRAM内のデータをクリアする。

【0194】

ここにおいて、第２CPUは、データクリア命令をMCUにおけるRAMに送信することができ、そして、MCUにおけるRAMは、データクリア命令に基づいて、保管されたデータをクリアする。このようにして、MCUにおけるRAM内の元のデータが障害割込み処理タスクに干渉する（interfering）のを防止することができる。

【0195】

第２CPUが第１命令を受信した後で、MCUにおけるRAMは、MMICから障害レジスタに関する情報を受信していないことが留意されるべきである。別の言葉で言えば、障害レジスタにおける情報が受信される前に、MCUにおけるRAM内のデータが最初にクリアされ、その結果、障害レジスタにおける情報を受信した後で、MCUにおけるRAMは、障害レジスタにおける情報のみを保管する。

【0196】

ステップ602：第２CPUは、FIハードワイヤフラグが1であるか否かを判定する。そして、FIハードワイヤフラグが1である場合に、ステップ603を実行し、もしくは、FIハードワイヤフラグが1でない場合に、ステップ604を実行する。

【0197】

ここにおいて、FIハードワイヤフラグが1である場合、それは、第１CPUが第１障害の処理を完了していないことを示す。MMICに第２障害が発生した場合、第１CPUは、第２障害を適時に処理することができない。従って、第２CPUが、第２障害を処理する必要がある。FIハードワイヤフラグが0であると判定された場合、それは、第１CPUが第１障害を処理したことを示す。この場合、第２障害がMMIC内で発生した場合に、第１CPUは、第２障害を直接的に処理することができ、そして、第２CPUは、第２障害を処理する必要がない。ここにおいて、第２CPUは、後続のステップ604およびステップ605を実行することができる。

【0198】

ステップ603：第２CPUは、FSIハードワイヤフラグが1であるか否かを判定する。そして、FSIハードワイヤフラグが1である場合に、以下のステップ606を実行し、もしくは、FSIハードワイヤフラグが1でない場合には、ステップ602を実行するように戻る。

【0199】

ここにおいて、FSIハードワイヤフラグが1である場合、それは、第２CPUが第２障害の処理を完了していないことを示す。そして、従って、第２CPUは、第２障害を処理する、つまり、ステップ606を実行する必要がある。FSIハードワイヤフラグが0である場合、それは、第２障害が処理されたことを示す。そして、第２CPUは、ステップ602に戻り、新しい障害処理タスクを再び待つ。

【0200】

ステップ604：第２CPUは、MCUにおけるRAMをクリアする。ステップ605は、ステップ604の後で実行される。

【0201】

ステップ605：第２CPUは、障害処理タスクを終了する。

【0202】

ステップ606：第２CPUは、第２障害を処理する。

【0203】

第２CPUが、実装1に基づいて、第２障害情報を獲得した場合、第２障害の処理を完了した後で、第２CPUは、さらに、障害レジスタにおける情報内の第２障害、及び／又は、第２障害情報に対応するFSIハードワイヤフラグをクリアする必要がある。図7の説明を参照すること。

【0204】

ステップ701：第２CPUは、第２命令をMMICに送信することができる。それに対応して、MMICは、SPIを使用することによって、第２CPUから第２命令を受信する。

【0205】

可能な実装において、第２CPUは、SPIを通じて第２命令をMMICに送信することができる。

【0206】

ここにおいて、第２命令は、FSIハードワイヤフラグ及び／又は第２障害情報をクリアするように、MMICに命令するために使用されている。図3を参照すると、CPU1302は、第２命令をMMIC 302における制御部3021に送信することができる。第２命令は、第２障害情報をクリアし、かつ／あるいは、FSIハードワイヤフラグをクリアするように、制御部3021に命令するために使用されている。例えば、制御部3021は、第２障害情報を1から0に回復（restore）し、そして、FSIハードワイヤフラグビットをローレベル(例えば、0)に設定することができる。

【0207】

ステップ702：MMICは、第２命令に基づいて、障害レジスタにおける情報内に含まれる第２障害情報及び／又はFSIハードワイヤフラグを、クリアすることができる。

【0208】

図5のステップ509を参照すると、例えば、障害レジスタにおける情報は、00100100000000000000000000000000であり、そして、第２障害情報は、障害レジスタにおける情報内の3番目のビットである。MMICは、第２命令に基づいて、3番目のビットの1を0に回復することができる。別の例について、障害レジスタにおける情報は、00000100010000000000000000000000であり、第２障害情報は、障害レジスタにおける情報内の10番目のビットである。MMICは、第２命令に基づいて、10番目のビットの1を0に回復することができる。

【0209】

ここにおいて、「FIハードワイヤフラグが1である」が中断を示す場合、MMICは、第２命令に基づいて、FIハードワイヤフラグを0に回復することができる。

【0210】

ステップ703：MMICは、第３応答を第２CPUに送信することができる。

【0211】

可能な実装において、MMICは、SPIを通じて第３応答を第２CPUに送信することができる。

【0212】

ここで、第３応答は、第２命令の実行処理を含んでいる。例えば、第２命令の実行プロセスは、0および1によって識別され得るものであり、ここで、0は、第２命令の実行が未完了であることを示し、そして、1は、第２命令の実行が完了したことを示す。第２命令が完了したか未完了であるかを識別子が識別できる場合には、第２命令の実行が、別の識別子によって代替的に表され得ることが留意されるべきである。このことは、この出願において限定されるものではない。

【0213】

第２CPUは、MMICによって第２命令を実行するプロセスを決定する必要があることが理解されるべきである。従って、MMICは、第２命令の実行プロセスを第２CPUに周期的にフィードバックする。例えば、MMICは、10us毎に1回、第２命令の実行プロセスを第２CPUにフィードバックすることができる。

【0214】

ステップ704：第２CPUは、受信された第３応答に基づいて、MMICが第２命令の実行を完了したか否かを判定する。そして、第２命令の実行が完了した場合に、ステップ705を実行し、もしくは、第２命令の実行が未完了である場合に、第２命令の実行プロセスを検出し続ける。つまり、ステップ704を周期的に実行する。

【0215】

例えば、第２CPUは、時刻t1に第２命令を送信し、そして、時刻t2に第３応答を見る。時刻t1および時刻t2は予め設定されてよい。つまり、CPUは、たいてい、固定された持続時間に基づいて、命令を送信し、そして、応答を受信する。

【0216】

ステップ705：第２CPUは、障害処理タスクを終了する。

【0217】

ステップ701からステップ705までにより、第２障害の処理を完了した後で、第２CPUは、適時に、第２障害に対応するFSIハードワイヤフラグ及び／又は第２障害情報をクリアし、その結果、新たに生成された障害が、次のタスク周期において適時に処理され得ることが分かる。

【0218】

前述の実施形態において、第１CPUにおけるステップの実行プロセスはシリアル（serial）であり、第２CPUにおけるステップの実行プロセスはシリアルであり、そして、第１CPUおよび第２CPUの実行プロセスは、シリアルまたはパラレルであり得ることが留意されるべきである。前述のステップの実行プロセスは、ソリューションを明確に説明するために記載されていることが留意されるべきである。実際のシナリオにおける要件に基づいて、前述のステップにおける１つ以上のステップは実行される必要がなくてよく、もしくは、複数のステップが実行のために組み合わされてよい。このことは、実際のシナリオにおける特定の実行に依存している。

【0219】

前述の実施形態における機能を実装するために、制御装置は、機能を実行するための対応するハードウェア構造及び／又はソフトウェアモジュールを含むことが理解されるだろう。当業者は、この出願において開示される実施形態を参照して説明される例におけるモジュールおよび方法ステップが、ハードウェア、または、ハードウェアとコンピュータソフトウェアとの組合せによってこの出願において実装され得ることを容易に認識する。機能が、ハードウェアによって実行されるか、または、コンピュータソフトウェアによって駆動されるハードウェアであるかは、技術的ソリューションの特定の適用シナリオおよび設計制約条件に依存する。

【0220】

前述の内容および同じ概念に基づいて、図8は、この出願に従った、制御装置の可能な構造の概略図である。制御装置は、前述の方法の実施形態における制御装置の機能を実装するように構成することができ、そして、従って、前述の方法の実施形態の有益な効果も、また、実装することができる。この出願において、制御装置は、図3に示されるMCU 301であり得る。

【0221】

図8に示されるように、制御装置800は、第１プロセッサ801および第２プロセッサ802を含んでいる。さらに、制御装置800は、第１インターフェイス回路803および第２インターフェイス回路804を含んでよい。任意的に、制御装置800は、さらに、第１メモリ805及び／又は第２メモリ806を含んでよい。第１メモリ805は、第１プロセッサ801および第２プロセッサ802によって実行される命令を保管するように構成され得る。第２メモリ806は、制御装置800によって受信された第２障害情報を保管するように構成され得る。制御装置800は、図4、図5、図6、または図に示される方法の実施形態における制御装置またはMCUの機能を実装するように構成され得る。第１インターフェイス回路803は、また、第１入出力インターフェイス803とも称され、かつ、第２インターフェイス回路804は、また、第２入出力インターフェイス804とも称され得ることが留意されるべきである。インターフェイス回路は、製品のハードウェア構造をより良く説明するために、ここにおいて紹介されている。当業者は、インターフェイス回路が、対応するチャネルを実装するハードウェア回路または論理回路であり得ることを理解するだろう。以下に記載される「チャネルに対応するインターフェイス回路を使用することによって（“by using an interface circuit corresponding to a channel”）」は、また、「チャネルを通じて（“through a channel”）と直接的に理解されてよく、または、置き換えられてもよい。

【0222】

制御装置800が、図4に示される方法の実施形態における制御装置の機能を実装するように構成される場合に、第１プロセッサ801は、第１チャネルに対応する第１インターフェイス回路803を使用することによって、電磁信号トランシーバ装置の第１障害情報を獲得するように構成されており、ここで、第１障害情報は、第１障害に対応している。そして、第２プロセッサ802は、電磁信号トランシーバ装置の第２障害情報を獲得するように構成されており、ここで、第２障害情報は、第２障害に対応している。第２障害情報は、電磁信号トランシーバ装置からのものであり、そして、第２チャネルに対応する第２インターフェイス回路804を使用することによって、送信される。

【0223】

第１プロセッサ801および第２プロセッサ802のより詳細な説明は、図4に示される方法の実施形態における関連する説明を参照することによって、直接的に得ることができる。詳細は、ここにおいて再び１つずつ説明されない。

【0224】

前述の内容および同じ概念に基づいて、図9は、この出願に従った、電磁信号トランシーバ装置の可能な構造の概略図である。電磁信号トランシーバ装置は、前述の方法の実施形態における電磁信号トランシーバ装置の機能を実装するように構成することができ、そして、従って、前述の方法の実施形態の有益な効果も、また、実装することができる。この出願において、電磁信号トランシーバ装置は、図3に示されるMMIC 302であり得る。

【0225】

図9に示されるように、電磁信号トランシーバ装置900は、コントローラ901を含み、そして、さらに、第４インターフェイス回路902および第５インターフェイス回路903を含んでよい。任意的に、制御装置900は、さらに、メモリ904を含んでよく、そして、メモリ904は、障害情報を保管するように構成されてよい。コントローラ901によって実行される命令は、たいてい、ファームウェア(firmware)プログラムであり、つまり、コントローラ901によって実行される命令は、たいてい、電磁信号トランシーバ装置900内に固定されていることが留意されるべきである。電磁信号トランシーバ装置900は、図4、図5、図6、または図に示される方法の実施形態における電磁信号トランシーバ装置モジュールまたはMMICの機能を実装するように構成されている。第４インターフェイス回路902は、また、第４入出力インターフェイス902とも称され、かつ、第５インターフェイス回路903は、また、第５入出力インターフェイス903とも称され得る。ここにおけるインターフェイス回路の説明については、前述の説明を参照すること。さらに、任意的に、メモリ904は、レジスタを含んでよい。

【0226】

電磁信号トランシーバ装置900が、図4に示される方法の実施形態における電磁信号トランシーバ装置の機能を実装するように構成される場合、コントローラ901は、第１障害を検出し、そして、第１チャネルに対応する第４インターフェイス回路902を使用することによって、第１障害情報を制御装置に送信するように構成されている。ここで、第１障害情報は、第１障害に対応し、そして、コントローラ901は、さらに、第２障害を検出し、かつ、第２チャネルに対応する第５インターフェイス回路903を使用することによって、第２障害情報を制御装置に送信するように構成されている。ここで、第２障害情報は、第２障害に対応している。

【0227】

コントローラ901のより詳細な説明は、図4に示される方法の実施形態における関連する説明を参照することによって、直接的に得ることができる。詳細は、ここにおいて再び１つずつ説明されない。

【0228】

前述の内容および同じ概念に基づいて、図10に示されるように、この出願は、さらに、信号処理デバイス1000を提供する。信号処理デバイス1000は、制御装置800または電磁信号トランシーバ装置900のうち少なくとも１つを含んでよい。制御装置800については、図8の関連する説明を参照すること。電磁信号トランシーバ装置900については、図9の関連する説明を参照すること。

【0229】

信号処理デバイス1000が、図4に示される方法を実施するように構成される場合に、制御装置800は、制御装置の機能を実行するように構成され、そして、電磁信号トランシーバ装置900は、電磁信号トランシーバ装置の機能を実行するように構成されている。

【0230】

この出願の実施形態におけるプロセッサは、中央処理装置(central processing unit、CPU)であってよく、もしくは、別の汎用プロセッサ、デジタル信号プロセッサ(digital signal processor、DSP)、特定用途向け集積回路(application-specific integrated circuit、ASIC)、フィールドプログラマブルゲートアレイ(field programmable gate array、FPGA)または別のプログラマブル論理デバイス、トランジスタ論理デバイス、ハードウェアコンポーネント、または、それらの任意の組合せであってよいことが理解されるだろう。汎用プロセッサは、マイクロプロセッサであってよく、または、任意の従来のプロセッサであってよい。コントローラは、例えば、ミリ波レーダシステムにおける制御部(control unit)、特定用途向け集積回路(application-specific integrated circuit、ASIC)、フィールドプログラマブルゲートアレイ(field programmable gate array、FPGA)または別のプログラマブルロジックデバイス、トランジスタロジックデバイス、ハードウェアコンポーネント、または、それらの任意の組合せであってよい。

【0231】

この出願の実施形態における方法ステップは、ハードウェアを使用することによって、実装されてよく、または、プロセッサによりソフトウェア命令を実行することによって、実装されてよい。ソフトウェア命令は、対応するソフトウェアモジュールを含んでよい。ソフトウェアモジュールは、ランダムアクセスメモリ(random access memory、RAM)、フラッシュメモリ、リードオンリーメモリ(read-only memory、ROM)、プログラマブル・リードオンリーメモリ(programmable ROM、PROM)、消去可能プログラマブル・リードオンリーメモリ(erasable PROM、EPROM)、電気的消去可能プログラマブル・リードオンリーメモリ(electrically EPROM、EEPROM)、レジスタ、ハードディスク、リムーバブルハードディスク、CD-ROM、または、当技術分野において周知な任意の他の形態の記憶媒体において保管され得る。例示的な記憶媒体は、プロセッサに結合されており、その結果、プロセッサは、記憶媒体から情報を読み取り、かつ、記憶媒体に情報を書き込むことができる。確かに、記憶媒体は、プロセッサのコンポーネントであってよい。プロセッサおよび記憶媒体は、ASIC内に配置され得る。加えて、ASICは、制御装置または電磁信号トランシーバ装置内に配置されてよい。確かに、プロセッサおよび記憶媒体は、ディスクリートコンポーネントとしてネットワークデバイスまたは端末デバイス内に存在してよい。

【0232】

前述の実施形態の全て又はいくつかは、ソフトウェア、ハードウェア、ファームウェア、または、それらの任意の組合せを使用することによって、実装され得る。ソフトウェアが実施形態を実装するために使用される場合に、実施形態の全て又はいくつかは、コンピュータプログラム製品の形態で実装され得る。コンピュータプログラム製品は、１つ以上のコンピュータプログラムまたは命令を含んでいる。コンピュータプログラムまたは命令が、コンピュータにロードされ、かつ、実行される場合に、この出願の実施形態におけるプロシージャまたは機能の全部又は一部が実行される。コンピュータは、汎用コンピュータ、専用コンピュータ、コンピュータネットワーク、ネットワークデバイス、ユーザ機器、または、別のプログラマブル装置であってよい。コンピュータプログラムまたは命令は、コンピュータ可読記憶媒体に保管されてよく、または、１つのコンピュータ可読記憶媒体から別のコンピュータ可読記憶媒体に送信され得る。例えば、コンピュータプログラムまたは命令は、１つのウェブサイト、コンピュータ、サーバ、またはデータセンタから、別のウェブサイト、コンピュータ、サーバ、またはデータセンタに、有線または無線方式で送信されてよい。コンピュータ可読記憶媒体は、１つ以上の利用可能な媒体を統合する、サーバまたはデータセンタといった、コンピュータまたはデータ記憶デバイスによってアクセス可能な任意の利用可能な媒体であってよい。利用可能な媒体は、磁気媒体、例えば、フロッピー(登録商標)ディスク、ハードディスク、または磁気テープであってよく、光媒体、例えば、デジタルビデオディスク(digital video disc、DVD)であってよく、もしくは、半導体媒体、例えば、ソリッドステートドライブ(solid state drive、SSD)であってよい。

【0233】

この出願の実施形態では、特に明記しない限り、または、論理的な矛盾がない限り、異なる実施形態間の用語及び／又は説明は一貫しており、かつ、相互に参照され得る。そして、異なる実施形態における技術的特徴は、新しい実施形態を形成するために、実施形態の内部的な論理関係に基づいて、組み合わされ得る。

【0234】

この出願において、「例（“example”）」という語は、例、例示、または説明を与えることを表すために使用されている。この出願において「例」として説明される任意の実施形態または設計ソリューションは、別の実施形態または設計ソリューションよりも、好ましいもの、または、より多くの利点を有するものとして説明されるべきではない。代替的に、このことは、「例」という語の使用は、特定の方法で概念を提示するように意図されたものであり、そして、この出願に対する限定を構成しないものと理解され得る。

【0235】

この出願の実施形態における様々な数字は、説明を容易にするために、単に区別するために使用されているにすぎず、そして、この出願の実施形態の範囲を限定するために使用されるものではないことが理解されるだろう。前述のプロセスのシーケンス番号は、実行順序を意味するものではない。プロセスの実行順序は、プロセスの機能および内部ロジックに基づいて、決定されるべきである。用語「第１（“first”）」、「第２（“second”）」、および別の同様の表現は、同様なオブジェクト間を区別するために使用されているものであるが、特定の順序またはシーケンスを説明するために、やたらと使用される。加えて、用語「含む(“include”)」、「有する(“have”)」、および、それらの任意の変形は、非排他的な包含をカバーするように意図されたものであり、例えば、一連のステップまたはモジュールを含む。方法、システム、製品、またはデバイスは、明確に列挙されたステップまたはモジュールに対して不必要に限定されているが、明確に列挙されていないか、または、これらのプロセス、方法、製品、またはデバイスに固有の、他のステップまたはモジュールを含んでよい。

【0236】

明らかに、当業者は、この出願の保護範囲から逸脱することなく、この出願に対して様々な修正および変形を行うことができる。この出願は、この出願のこれらの修正および変形が、この出願の特許請求、および、その均等技術の範囲にあるという条件で、この出願のこれらの修正および変形を包含するように意図されている。

【図1A】

【図1B】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】