特許 7560299 シリコン基板およびパッケージ基板上で高帯域幅メモリデバイスを結合する技術

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-24

(45)【発行日】2024-10-02

(54)【発明の名称】シリコン基板およびパッケージ基板上で高帯域幅メモリデバイスを結合する技術

(51)【国際特許分類】

   G11C 5/04 20060101AFI20240925BHJP

   G06F 13/16 20060101ALI20240925BHJP

   G11C 5/06 20060101ALI20240925BHJP

   H01L 25/07 20060101ALI20240925BHJP

   H01L 25/065 20230101ALI20240925BHJP

   H01L 25/18 20230101ALI20240925BHJP

【ＦＩ】

G11C5/04 220

G06F13/16 510E

G06F13/16 520B

G11C5/06 200

H01L25/08 Y

【請求項の数】 14

【外国語出願】

(21)【出願番号】P 2020154100

(22)【出願日】2020-09-14

(65)【公開番号】P2021111429

(43)【公開日】2021-08-02

【審査請求日】2023-06-28

(31)【優先権主張番号】16/737,666

(32)【優先日】2020-01-08

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】522426098

【氏名又は名称】タホ リサーチ リミテッド

(74)【代理人】

【識別番号】100147485

【弁理士】

【氏名又は名称】杉村 憲司

(72)【発明者】

【氏名】チョン ジェイ．チャオ

(72)【発明者】

【氏名】ジェームス エー．マッコール

(72)【発明者】

【氏名】冨嶋 茂樹

(72)【発明者】

【氏名】ジョージ バーギス

(72)【発明者】

【氏名】クルジット エス．ベインズ

【審査官】後藤 彰

(56)【参考文献】

【文献】米国特許出願公開第２０１４／０３２８１０４（ＵＳ，Ａ１）

【文献】特開２０１８－１５２１４７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ ５／０４

Ｇ０６Ｆ １３／１６

Ｈ０１Ｌ ２５／０７

Ｇ１１Ｃ ５／０６

(57)【特許請求の範囲】

【請求項1】

ロジックレイヤの上にスタックされた複数のメモリデバイスを含む高帯域幅メモリスタックデバイスのための動作のモードを示す、モードレジスタと、
ロジックを実行する前記ロジックレイヤにおける回路であって、前記ロジックは、
前記モードレジスタのビット値を読み出し、
前記モードレジスタの前記ビット値に基づいて、前記ロジックレイヤの裏面側の入／出力（Ｉ／Ｏ）コンタクトの一部をアクティブにさせ、前記Ｉ／Ｏコンタクトの残り部分を非アクティブにさせ、Ｉ／Ｏコンタクトの前記一部は、前記複数のメモリデバイスにアクセスするように、１または複数のデータチャネルに関するＩ／Ｏ信号を受信または送信するように構成され、
前記ロジックレイヤの下の転送レイヤが、前記高帯域幅メモリスタックデバイスを、減少した数のＩ／Ｏコンタクトを通ってパッケージ基板と接続することを可能にするように、Ｉ／Ｏ信号を、Ｉ／Ｏコンタクトの前記一部を通って前記１または複数のデータチャネルを介してルーティングさせることをさらに備える、
回路と、
を備える、装置。

【請求項2】

前記ロジックは、前記Ｉ／Ｏ信号がＩ／Ｏコンタクトの前記一部およびＩ／Ｏコンタクトの前記残り部分の両方を通って前記１または複数のデータチャネルを介してルーティングされる場合の毎秒の第１転送速度の２倍である、毎秒の第２転送速度で前記Ｉ／Ｏ信号をＩ／Ｏコンタクトの前記一部を通って前記１または複数のデータチャネルを介してルーティングさせることを備える、請求項１に記載の装置。

【請求項3】

前記高帯域幅メモリスタックデバイスは、前記ロジックレイヤの前記裏面側でアクティブなおよび非アクティブなＩ／Ｏコンタクトの両方に対応する第２コンタクトと比較して、より大きな間隔を第１コンタクト間に有する、前記第１コンタクトを介して前記パッケージ基板と接続することを備える、請求項１に記載の装置。

【請求項4】

前記パッケージ基板は、前記高帯域幅メモリスタックデバイスと中央処理ユニットまたはグラフィックス処理ユニットとの間でルーティングされるＩ／Ｏ信号経路を含み、前記Ｉ／Ｏ信号経路は前記第１コンタクトと結合する、請求項３に記載の装置。

【請求項5】

Ｉ／Ｏコンタクトの前記一部および前記残り部分は、前記１または複数のデータチャネルのうちの１つである第１のデータチャネルに関する複数のＩ／Ｏコンタクトに含まれ、前記第１のデータチャネルは前記複数のメモリデバイスのうちの１つのメモリデバイスにおいてメモリアレイにアクセスし、前記一部は前記複数のＩ／Ｏコンタクトの半分を含む、請求項１に記載の装置。

【請求項6】

Ｉ／Ｏコンタクトの前記一部とＩ／Ｏコンタクトの前記残り部分とは、前記１または複数のデータチャネルのうちの１つである第１のデータチャネルおよび第２のデータチャネルに関する複数のＩ／Ｏコンタクトに含まれることを備え、前記第１のデータチャネルは、前記複数のメモリデバイスのうちの１つであるメモリデバイスにおいて第１のメモリアレイにアクセスし、前記第２のデータチャネルは、前記メモリデバイスの第２のメモリアレイにアクセスし、前記一部は前記第１のデータチャネルおよび前記第２のデータチャネルに関する前記複数のＩ／Ｏコンタクトの半分を含む、請求項１に記載の装置。

【請求項7】

前記ロジックは、
前記モードレジスタの前記ビット値に基づいて、前記ロジックレイヤの前記裏面側のコマンドおよびアドレス（ＣＡ）コンタクトの一部をアクティブにさせ、前記ＣＡコンタクトの残り部分を非アクティブにさせ、
ＣＡコンタクトの前記一部は、前記複数のメモリデバイスへのアクセスを容易にするように、前記第１のデータチャネルおよび前記第２のデータチャネルに関するＣＡ信号を受信または送信するように構成され、
前記ロジックレイヤの下の転送レイヤが、前記高帯域幅メモリスタックデバイスに、減少した数のＣＡコンタクトを通ってパッケージ基板に接続することを可能にするように、前記ロジックは、前記第１のデータチャネルおよび前記第２のデータチャネルに関するＣＡ信号を、ＣＡコンタクトの前記一部を通ってルーティングさせることを、さらに備える、
請求項６に記載の装置。

【請求項8】

前記複数のメモリデバイスはダイナミックランダムアクセスメモリを含む、請求項１から７のいずれか一項に記載の装置。

【請求項9】

モードレジスタを介して、ロジックレイヤの上にスタックされた複数のメモリデバイスを含む高帯域幅メモリスタックデバイスのための動作のモードを決定する段階と、
前記決定された動作のモードに基づいて、前記ロジックレイヤの裏面側の入／出力（Ｉ／Ｏ）コンタクトの一部をアクティブにさせ、前記Ｉ／Ｏコンタクトの残り部分を非アクティブにさせる段階であって、Ｉ／Ｏコンタクトの前記一部は、前記複数のメモリデバイスにアクセスするように、１または複数のデータチャネルに関するＩ／Ｏ信号を受信または送信するように構成される、段階と、
さらに、前記ロジックレイヤの下の転送レイヤが、前記高帯域幅メモリスタックデバイスを、減少した数のＩ／Ｏコンタクトを通ってパッケージ基板と接続することを可能にするように、Ｉ／Ｏ信号を、Ｉ／Ｏコンタクトの前記一部を通って前記１または複数のデータチャネルを介してルーティングさせる段階と、
を備える、方法。

【請求項10】

前記Ｉ／Ｏ信号がＩ／Ｏコンタクトの前記一部およびＩ／Ｏコンタクトの前記残り部分の両方を通って前記１または複数のデータチャネルを介してルーティングされる場合の毎秒の第１転送速度の２倍である、毎秒の第２転送速度で前記Ｉ／Ｏ信号をＩ／Ｏコンタクトの前記一部を通って前記１または複数のデータチャネルを介してルーティングさせる段階をさらに備える、
請求項９に記載の方法。

【請求項11】

前記高帯域幅メモリスタックデバイスは、前記ロジックレイヤの裏面側でアクティブなおよび非アクティブなＩ／Ｏコンタクトの両方に対応する第２コンタクトと比較して、より大きな間隔を第１コンタクト間に有する、前記第１コンタクトを介して前記パッケージ基板と接続することを備える、請求項９に記載の方法。

【請求項12】

Ｉ／Ｏコンタクトの前記一部と前記残り部分とは、前記１または複数のデータチャネルのうちの１つである第１のデータチャネルに関する複数のＩ／Ｏコンタクトに含まれ、前記第１のデータチャネルは、前記複数のメモリデバイスのうちの１つであるメモリデバイスにおいてメモリアレイにアクセスし得、前記一部は前記複数のＩ／Ｏコンタクトの半分を含む、請求項９に記載の方法。

【請求項13】

前記１または複数のデータチャネルのうちの１つである第１のデータチャネルおよび第２のデータチャネルに関する複数のＩ／Ｏコンタクトに含まれる、Ｉ／Ｏコンタクトの前記一部とＩ／Ｏコンタクトの前記残り部分とを備え、前記第１のデータチャネルは、前記複数のメモリデバイスのうちの１つであるメモリデバイスにおいて第１のメモリアレイにアクセスし、前記第２のデータチャネルは、前記メモリデバイスの第２のメモリアレイにアクセスし得、前記一部は前記第１のデータチャネルおよび前記第２のデータチャネルの前記複数のＩ／Ｏコンタクトの半分を含む、
請求項９に記載の方法。

【請求項14】

前記決定された動作のモードに基づいて、前記ロジックレイヤの前記裏面側のコマンドおよびアドレス（ＣＡ）コンタクトの一部をアクティブにさせ、前記ＣＡコンタクトの残り部分を非アクティブにさせる段階であって、ＣＡコンタクトの前記一部は、前記複数のメモリデバイスへのアクセスを容易にするように、前記第１のデータチャネルおよび前記第２のデータチャネルに関するＣＡ信号を受信または送信するように構成される、段階と、
前記ロジックレイヤの下の転送レイヤが、前記高帯域幅メモリスタックデバイスに、減少した数のＣＡコンタクトを通ってパッケージ基板に接続することを可能にするように、前記第１のデータチャネルおよび前記第２のデータチャネルに関するＣＡ信号が、ＣＡコンタクトの前記一部を通ってルーティングされることをもたらす段階とを、更に備える、
請求項１３に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書に説明される例は、一般に、高帯域幅メモリに関する。

【背景技術】

【0002】

システムオンチップ（ＳｏＣ）またはシステムインパッケージ（ＳｉＰ）などのコンピューティングシステムにおいて、様々なコンピューティング動作をサポートするためにメモリに追加の密度を提供するように、複数の密接に結合されたメモリ要素またはアレイを有するメモリデバイスが、開発および展開されている。これらのタイプのメモリデバイスは、３次元（３Ｄ）積層メモリまたは積層メモリと称されることがある。これらのタイプの積層メモリの共通の特徴は、高帯域幅メモリであることである。

【0003】

高帯域幅メモリの共通の配置は、高帯域幅メモリスタックデバイスまたは高帯域幅メモリパックデバイスと称され得る、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のスタックされたレイヤまたはダイを含み得る。高帯域幅メモリスタックまたはパックデバイスは、パッケージ基板上の単一パッケージにおいて、大量のコンピュータまたはシステムメモリを提供するように利用され得る。パッケージはまた、メモリコントローラ中央処理装置（ＣＰＵ）、グラフィックス処理装置（ＧＰＵ）、または他のコンポーネントなどのコンポーネントを含み得る。

【図面の簡単な説明】

【0004】

【図1】例示的な第１システムを示す。

【0005】

【図2】例示的な第１サブシステムを示す。

【0006】

【図3】例示的な第１オペレーションモードを示す。

【0007】

【図4】例示的な第１再分配スキームを示す。

【0008】

【図5】例示的な再分配レイアウトスキームを示す。

【0009】

【図6】例示的な第２サブシステムを示す。

【0010】

【図7】例示的な第２オペレーションモードを示す。

【0011】

【図8】例示的な第２再分配スキームを示す。

【0012】

【図9】例示的な第１ロジックフローを示す。

【0013】

【図10】例示的な装置を示す。

【0014】

【図11】例示的な第２ロジックフローを示す。

【0015】

【図12】例示的な記憶媒体を示す。

【0016】

【図13】例示的な第２システムを示す。

【発明を実施するための形態】

【0017】

いくつかの例において、ロジックレイヤと共に４つのＤＲＡＭデバイスまたはダイのスタックを含む高帯域幅メモリスタックデバイスは、例えば、高帯域幅メモリスタックデバイスをＣＰＵおよび／またはＧＰＵと結合するパッケージ基板と物理的に接続するための、約１，０００の入出力（Ｉ／Ｏ）コンタクト（例えば、金属バンプ）を含み得る。クロック（ＣＬＫ）シグナリングまたはコマンドおよびアドレス（ＣＡ）シグナリングのための多数の他のコンタクトもまた、パッケージ基板に接続するためのコンタクトを有し得る。高帯域幅メモリスタックデバイス下の比較的小さい面積における多くの数のＩ／Ｏ、ＣＬＫおよびＣＡコンタクトは、これらのコンタクトの間に、非常に狭い、または小さい間隔をもたらし得る。高価なパッケージ相互接続技術を伴う解決方法が、コンタクト間の狭い間隔に対処するように用いられ得る。例えば、埋込式マルチダイ相互接続ブリッジ（ＥＭＩＢ）などの、シリコンインターポーザまたはシリコンブリッジが、狭い間隔を扱うように用いられる解決方法のタイプとなり得る。ＥＭＩＢ解決方法は、狭いまたは小さい間隔の高帯域幅メモリスタックデバイスを扱うことが可能であり得るが、ＥＭＩＢ解決方法は、高帯域幅メモリスタックデバイスと、ＣＰＵまたはＧＰＵとの間の直線的な接続を強い、パッケージ相互接続信号ルーティングのフレキシビリティを限定する。この直線要件、およびＥＭＩＢに関するフレキシビリティの欠如は、配置およびダイサイズのコンフリクトを、SＯＣまたはＳｉＰ上に含まれ得るＣＰＵ、ＧＰＵ、または他のタイプのダイパッケージにもたらし得る。また、高帯域幅メモリスタックデバイスに関する狭い間隔を処理するためにシリコンインターポーザだけを用いることは、おそらく、許容できないレベルのコストを加える。

【0018】

図１は、例示的なシステム１００を示す。いくつかの例において、図１に示されるように、システム１００は、再分配層１３０を介してパッケージ基板１４０と結合される高帯域幅メモリ（ＨＢＭ）スタック１０５を含む。いくつかの例において、ＨＢＭスタック１０５は、底部または下位のロジックレイヤと共に、メモリデバイスまたはダイの複数のレイヤを含み得る。例えば、図１に示されるように、ＨＢＭスタック１０５はＤＲＡＭ１１０－１から１１０－ｎを含み、「ｎ」は任意の正の整数＞１を表し、ロジックレイヤ１２０の上面にスタックされる。ロジックレイヤ１２０は、ＤＲＡＭ１１０－１から１１０－ｎへのアクセスと関連付けられるコマンドおよびアドレス信号と共に、ＤＲＡＭ１１０－１から１１０－ｎへ／からのアクセスを容易にする回路、ロジック、および／または特徴を含み得る。ＤＲＡＭ１１０－１から１１０－ｎは、それぞれのメモリチャネルを介してアクセスされ得る、それぞれ複数のアドレス指定可能なメモリアレイを有する別個のメモリデバイスを表し得る。それぞれのメモリチャネルは、多くの数のＩ／Ｏ信号パス（例えば、１２８）を含み得る。以下により詳細に説明されるように、ロジックレイヤ１２０は、ロジックレイヤ１２０の裏面側のアクティブ接続の数を減らすべく、メモリチャネルのマージングおよび／またはＩ／Ｏ信号経路の削減のいずれかが可能である、回路、ロジック、および／または特徴を含み得る。マージされたメモリチャネルおよび／または減らされたＩ／Ｏ信号経路は、ロジックレイヤ１２０の裏面側での減らされたアクティブ接続の数を通って、再分配層１３０を通ってパッケージ基板１４０を接続して、ＨＢＭスタック１０５を例えばＣＰＵまたはＧＰＵ（不図示）に結合するように、ルーティングされ得る。いくつかの例において、再分配層１３０は、パッケージ基板１４０の一部であってもよく、それと統合されてもよい。他の例において、再分配層１３０は、ロジックレイヤ１２０とパッケージ基板１４０との間を結合または接続するパッケージ基板１４０からの個別のレイヤであり得る。

【0019】

いくつかの例によれば、メモリチャネルおよび／またはＩ／Ｏ信号経路のマージングは、再分配層１３０を通ったパッケージ相互接続ルーティングに関して、より大きなフレキシビリティを可能にし得る。また、メモリチャネルおよび／またはＩ／Ｏ信号経路のマージングは、ロジックレイヤ１２０の下端部または裏面側におけるコンタクトに関する狭い接触間隔によって示される、問題を減らし得る。例えば、チャネルおよび／またはＩ／Ｏ信号をマージングすることによって、以下により詳細に述べるように、数を減らしたコンタクトが、再分配層１３０を介したパッケージ基板１４０に結合される必要があり得る。コンタクトが再分配層１３０から除去される場合、数を減らしたコンタクトは、接触間隔を増やすことを可能にする。代替的に、不要なコンタクトは、論理的にまたは電気的に、切断されていてもよく、接続されていなくてもよい。これらの論理的または電気的に切断されたコンタクトは、すべての接続がアクティブであることに関係する信号干渉および熱発生の可能性を減らし得る。

【0020】

例は、ＨＢＭスタック１０５に含まれるメモリデバイスのためのＤＲＡＭに限定されない。メモリデバイスは、本明細書に説明されるように、不揮発性または揮発性メモリタイプを指してよい。いくつかの不揮発性メモリタイプは、ＮＡＮＤまたはＮＯＲ技術などでブロックアドレス指定可能であってよい。他の不揮発性メモリタイプは、限定されないが、３－Ｄクロスポイントメモリと以下に称されるカルコゲナイド相変化材料（例えば、カルコゲナイドガラス）を含む、３次元（３－Ｄ）クロスポイントメモリ構造を有するバイトまたはブロックアドレス指定可能なタイプの不揮発性メモリであってよい。不揮発性タイプのメモリは、以下に限定されないが、多閾値レベルのＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、単一またはマルチレベルの相変化メモリ（ＰＣＭ）、抵抗メモリ、ナノワイヤメモリ、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）、反強誘電体メモリ、金属酸化物系、酸素欠陥系、および導電性ブリッジランダムアクセスメモリ（ＣＢ－ＲＡＭ）を含む抵抗メモリ、スピントロニック磁気接合メモリ、磁気トンネル接合（ＭＴＪ）メモリ、磁壁（ＤＷ）スピン軌道トランスファ（ＳＯＴ）メモリ、サイリスタベースのメモリ、メモリスタ技術を内蔵した磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、スピントランスファトルクＭＲＡＭ（ＳＴＴ－ＭＲＡＭ）、または上記のいずれかの組み合わせなどの他のタイプのバイトアドレス指定可能またはブロックアドレス指定可能な不揮発性メモリを含んでもよい。

【0021】

「ＲＡＭ」または「ＲＡＭデバイス」を指す本明細書の説明は、揮発性か不揮発性かによらず、ランダムアクセスを可能とする任意のメモリデバイスにあてはまり得る。ＤＲＡＭまたはシンクロナスＤＲＡＭ（ＳＤＲＡＭ）、ＤＲＡＭデバイスまたはＳＤＲＡＭデバイスを指す説明は、揮発性ランダムアクセスメモリデバイスを指してよい。メモリデバイス、ＳＤＲＡＭまたはＤＲＡＭは、ダイ自体を、１または複数のダイを含むパッケージメモリ製品を、またはその両方を指してよい。いくつかの例において、リフレッシュされる必要がある揮発性メモリを有するシステムもまた、少なくとも最小レベルのメモリ永続をサポートする、少なくともいくつかの不揮発性メモリを含んでよい。

【0022】

図２は、例示的なサブシステム２００を示す。いくつかの例において、サブシステム２００は、図１に示されるＨＢＭスタック１０５などの、高帯域幅メモリスタックデバイスの一部を表し得る。これらの例に関して、図２に示されるように、サブシステム２００は、チャネルＡを介してアクセスされ得る第１のメモリアレイ２１０－１と、チャネルＢを介してアクセスされ得る第２のメモリアレイ２１０－２とを含む。メモリアレイ２１０－１に書き込まれ、またはそこから読み出されるデータは、［ＣｈＡ］ＣＡ２１５に含まれる信号パスを通ってルーティングされるコマンドおよびアドレス信号に応答する、［ＣｈＡ］Ｉ／Ｏ２１３に含まれる信号パスを通ってルーティングされ得る。同様に、メモリアレイ２１０－２に書き込まれ、またはそこから読み出されるデータは、［ＣｈＢ］ＣＡ２１９を通ってルーティングされるコマンドおよびアドレス信号に応答する、［ＣｈＢ］Ｉ／Ｏ２１７に含まれる信号パスを通ってルーティングされ得る。制御２１４－１、デコーダ２１２－１、ＣＡバッファ２１６－１、および先入先出（ＦＩＦＯ）バッファ２１８－１は、メモリアレイ２１０－１へのアクセスを容易にし得る。制御２１４－２、デコーダ２１２－２、ＣＡバッファ２１６－２、およびＦＩＦＯバッファ２１８－２は、メモリアレイ２１０－２へのアクセスを容易にし得る。

【0023】

いくつかの例によれば、ロジックレイヤ２２０は、メモリアレイ２１０－１または２１０－２へのアクセスを調整し得る。簡略化のために、ＤＲＡＭアレイへのアクセスを調整するためにＨＢＭスタックのロジックレイヤに含まれ得るいくつかのコンポーネントは、図２には不図示である。図２に示される例示的なロジックレイヤ２２０は、マージロジック２２４およびモードレジスタ２２２を含み得る。モードレジスタ２２２は、完全Ｉ／Ｏモードで動作するかマージされたチャネルモードで動作するか（例えば、マージされたチャネルを示す「１」のビット値か、完全Ｉ／Ｏを示す「０」の値か）を決定するように、マージロジック２２４の動作のモードを示すようにプログラミングまたは設定される。マージされたチャネルモードは、チャネルＡおよびチャネルＢの両方に関するロジックレイヤ２２０の裏面側２２１上で、個別のアクティブ接続がない状態で、図２に示される。むしろ、［ＣｈＢ］Ｉ／ＯおよびＣＡ接続は、「接続がない」として示され、これらの接続が電気的または論理的に接続されていない／非アクティブであることを意味する。従って、［ＣｈＡ／Ｂ］Ｉ／Ｏ２２３および［ＣｈＡ／Ｂ］ＣＡ２２５は、サブシステム２００が完全Ｉ／Ｏモードであった場合に［ＣｈＡ］Ｉ／ＯおよびＣＡ接続だけに関して接続されたであろう、マージされた接続を通ってルーティングされる。

【0024】

いくつかの例によれば、完全Ｉ／Ｏモードは、ロジックレイヤ２２０の裏面側２２１に、チャネルＡおよびチャネルＢの両方のための１２８のＩ／Ｏ接続を含み得る。これらの例に関して、マージロジック２２４は、チャネルごとに完全な１２８のＩ／Ｏ接続に関する信号が、第１動作周波数（例えば毎秒２ギガトランスファー（ＧＴ／ｓ））でロジックレイヤ２２０を通ってルーティングされることをもたらし得る。例えば、チャネルＡのための１２８のＩ／Ｏ接続に関する第１の信号が、第１動作周波数においてロジックレイヤ２２０を通って［ＣｈＡ］Ｉ／Ｏ２１３にルーティングされる。チャネルＢのための１２８のＩ／Ｏ接続に関する第２の信号もまた、第１動作周波数においてロジックレイヤ２２０を通って［ＣｈＢ］Ｉ／Ｏ２１７にルーティングされる。いくつかの例において、マージされたチャネルモードが可能にされる場合、１２８のＩ／Ｏコンタクトは、チャネルＡが６４のＩ／Ｏアクティブコンタクトを有し、［ＣｈＢ］が６４のＩ／Ｏアクティブコンタクトを有するように分割される。これらの例に関して、マージロジック２２４は、第１動作周波数を２倍にして、チャネルごとに６４のＩ／Ｏ接続のそれぞれの組に関する信号がロジックレイヤ２２０を通ってルーティングされる第２動作周波数（例えば、４ＧＴ／ｓ）をもたらすことによって、チャネルごとの減少したＩ／Ｏアクティブコンタクトを補償し得る。従って、それぞれのメモリアレイ２１０－１および２１０－２は、完全Ｉ／Ｏモードおよびマージされたチャネルモードの間の単位時間ごとのデータレートの減少が、ほとんどまたは全く見られないことがある。

【0025】

図３は、例示的なオペレーションモード３００を示す。いくつかの例において、図３に示されるように、オペレーションモード３００は、完全Ｉ／Ｏモード３１０およびマージされたチャネルモード３２０を含み得る。これらの例に関して、図３に示されたコンポーネントは、ロジックレイヤ２２０を通ってメモリアレイ２１０－１および２１０－２への、ＤＱ［０：１２７］（ＣｈＡ）とＤＱ［０：１２７］（ＣｈＢ）の両方に関する１２８のＩ／Ｏ接続のための信号をルーティングするように用いられるコンポーネントの少なくとも一部を表し得る。例えば、ＤＱ［０：１２７］（ＣｈＡ）に関する１２８のＩ／Ｏ接続のための信号をルーティングするコンポーネントは、位相ロックループ（ＰＬＬ）３０２、遅延ロックループ（ＤＬＬ）３０４、送信（Ｔｘ）回路３０６Ａ（偶数＃ビットに関する）、Ｔｘ回路３０８Ａ（奇数＃ビットに関する）、ＤＱストローブ（ＤＱ）ジェネレータ３１０、Ｔｘマルチプレクサ３１２Ａ、ＭＵＸ０ ３１４Ａ、読み出しラッチ３１６Ａ、受信（Ｒｘ）回路３１８Ａ（偶数＃ビットに関する）、Ｒｘ回路３２０Ａ（奇数＃ビットに関する）、Ｒｘマルチプレクサ３２２Ａ、または書き込みＦＩＦＯ３２６Ａを含み得る。ＤＱ［０：１２７］（ＣｈＢ）に関する１２８のＩ／Ｏ接続のための信号をルーティングするコンポーネントは、共有ＰＬＬ３０２、断片ＤＬＬ３０４、Ｔｘ回路３０６Ｂ（偶数＃ビットに関する）、Ｔｘ回路３０８Ｂ（奇数＃ビットに関する）、断片ＤＱジェネレータ３１０、Ｔｘマルチプレクサ３１２Ｂ、ＭＵＸ０ ３１４Ｂ、読み出しラッチ３１６Ｂ、Ｒｘ回路３１８Ｂ（偶数＃ビットに関する）、Ｒｘ回路３２０Ｂ（奇数＃ビットに関する）、Ｒｘマルチプレクサ３２２Ｂ、または書き込みＦＩＦＯ３２６Ｂを含み得る。

【0026】

いくつかの例によれば、完全Ｉ／Ｏモード３１０において、ロジックレイヤ２２０を通ってＤＱ［０：１２７］（ＣｈＡ）とＤＱ［０：１２７］（ＣｈＢ）の両方に関する１２８のＩ／Ｏ接続のための信号をルーティングするコンポーネントは、「ＣＬＫ１」がチャネルＡまたはチャネルＢコンポーネントに関する任意のＴｘ／Ｒｘマルチプレクサには適用されないという例外はあるが、アクティブである。これらの例において、チャネルＡおよびチャネルＢに関するコンポーネントは、「ＣＬＫ１」に関するクロック周波数より遅くてよい第１のクロック周波数で動作し得る。例えば、第１のクロック周波数は、２ＧＴ／ｓの伝送速度をもたらし得る。

【0027】

いくつかの例において、マージされたチャネルモード３２０は、Ｔｘマルチプレクサ３１２Ａ／ＢおよびＲｘマルチプレクサ３２２Ａ／Ｂに「ＣＬＫ１」を適用して、チャネルＡ／Ｂに関するこれらのマルチプレクサに、第２の、より速いクロック周波数での動作をもたらすことに基づいて実装され得る。例えば、第２クロック周波数は、Ｔｘ３０８Ａ／ＢおよびＲｘ３２０Ａに４ＧＴ／ｓの伝送速度をもたらし得る。これらの例に関して、以前にＤＱ［０：１２７］（ＣｈＡ）に関して割り当てられていた１２８のＩ／Ｏ接続は、ここで、６４のＩ／Ｏ接続がＤＱ［０：１２６：２］（ＣｈＡ）に進み、および、６４のＩ／Ｏ接続がＤＱ［１：１２７：２］（ＣｈＢ）に進むように、分割される。また、マージされたチャネルモード３２０に関して、Ｔｘ回路３０８Ａ／ＢおよびＲｘ回路３２０Ａ／Ｂが、これら６４のＩ／Ｏ接続に関する信号をルーティングするように割り当てられ得る。マージされたチャネルモード３２０に関する実線は、チャネルＡに関してルーティングされるＩ／Ｏ信号を示し、破線は、チャネルＢに関してルーティングされるＩ／Ｏ信号を示す。

【0028】

図４は、例示的な再分配スキーム４００を示す。いくつかの例において、図４に示されるように、再分配スキーム４００は、ＨＢＭチャネルトポロジ４１０に関するチャネルｂおよびｄのバンプまたは接続が、どのように接続なし（ｎｏ ｃｏｎｎｅｃｔ）に再分配され得るかを示す。これらの例において、ＨＢＭチャネルトポロジ４１０は、ＨＢＭスタックデバイスに関する、ロジックレイヤの頂部側に結合するメモリデバイスのスタックに関する４チャネルトポロジを表し得、そのようなＤＲＡＭ１１０－１から１１０－ｎはロジックレイヤ１２０の頂部側に結合する。また、再分配層（ＲＤＬ）チャネルトポロジ４２０は、再分配層１３０などの再分配層における接続またはバンプの減少をもたらし得る、チャネルｂおよびｄの、それぞれチャネルａおよびｃとのマージを表し得る。

【0029】

いくつかの例によれば、チャネルｂおよびｃをチャネルａおよびｃとマージすることは、マージされたチャネルモード（例えば、マージされたチャネルモード３２０）にＨＢＭスタックデバイスを配置することに応答して、図２および３に関して上で述べたＩ／ＯおよびＣＡ接続のマージと同様の態様で実装され得る。これらの例に関して、ＨＢＭスタックデバイスに関するロジックレイヤの裏面側のチャネルｂおよびｄに関するバンプまたは接続は、接続なしになり得、したがって、チャネルａおよびｃに関するバンプまたは接続は、増加された面積４２５として図４に示された、増加された面積によって再分配され得る。いくつかの例において、バンプまたは接続は、ＨＢＭスタックデバイスをパッケージ基板に接続する再分配層において、より大きな間隔を有するように離れて広がり得る。例えば、ピッチは、このタイプのチャネルマージングに起因して、４という因数（４倍）で増加し得る。

【0030】

図５は、例示的な再分配レイアウトスキーム５００を示す。いくつかの例において、図５に示されるように、再分配レイアウトスキーム５００は、ＨＢＭバンプレイアウト５１０およびオーバーレイＨＢＭバンプ対ＲＤＬバンプ５２０を示す。これらの例において、ＨＢＭバンプレイアウト５１０のＨＭＢバンプ５１２は、ＨＢＭスタックデバイスに関するロジックレイヤの裏面側の、チャネルａおよびｂのＩ／ＯまたはＣＡ信号のための接続を表し得、パッケージ基板バンプ５２２は、パッケージ基板に接続する再分配層に接続するための、マージされたチャネルａおよびｂのための接続を表す。オーバーレイＨＢＭバンプ対ＲＤＬバンプ５２０は、チャネルｂとチャネルａとに関する、ＨＭＢバンプ５１２の全てへの完全なマージを示すものではない。より小さいＨＭＢバンプ５１２上の、より大きいパッケージ基板バンプ５２２は、チャネルがマージされる場合、よりどのくらい大きいバンプ間隔が達成され得るかの例示的な観点を提供するように示される。より大きいバンプ間隔は、例えば、ＨＢＭスタックとＣＰＵまたはＧＰＵとの間の信号パスの、より柔軟なルーティングを可能にし得る。

【0031】

図６は、例示的なサブシステム６００を示す。いくつかの例において、サブシステム６００は、図２に示されたサブシステム２００と同様であり得、図１に示されたＨＢＭスタック１０５などの、ＨＢＭスタックの一部もまた表し得る。これらの例に関して、図６に示されるように、サブシステム６００は、チャネルＡを介してアクセスされ得る第１のメモリアレイ６１０－１と、チャネルＢを介してアクセスされ得る第２のメモリアレイ６１０－２とを含む。メモリアレイ６１０－１に書き込まれ、またはそこから読み出されるデータは、［ＣｈＡ］ＣＡ６１５に含まれる信号パスを通ってルーティングされるコマンドおよびアドレス信号に応答する、［ＣｈＡ］Ｉ／Ｏ６１３に含まれる信号パスを通ってルーティングされ得る。同様に、メモリアレイ６１０－２に書き込まれ、またはそこから読み出されるデータは、［ＣｈＢ］ＣＡ６１９を通ってルーティングされるコマンドおよびアドレス信号に応答する、［ＣｈＢ］Ｉ／Ｏ６１７に含まれる信号パスを通ってルーティングされ得る。制御６１４－１、デコーダ６１２－１、ＣＡバッファ６１６－１、および先入ＦＩＦＯバッファ６１８－１は、メモリアレイ６１０－１へのアクセスを容易にし得る。制御６１４－２、デコーダ６１２－２、ＣＡバッファ６１６－２、およびＦＩＦＯバッファ６１８－２は、メモリアレイ６１０－２へのアクセスを容易にし得る。

【0032】

いくつかの例によれば、ロジックレイヤ６２０は、メモリアレイ６１０－１または６１０－２へのアクセスを調整し得る。簡略化のために、ＤＲＡＭアレイへのアクセスを調整するためにＨＢＭスタックのロジックレイヤに含まれ得るいくつかのコンポーネントは、図６には不図示である。図６に示される例示的なロジックレイヤ６２０は、減少ロジック６２４およびモードレジスタ６２２を含み得る。モードレジスタ６２２は、完全Ｉ／Ｏモードで動作するか部分Ｉ／Ｏモードで動作するか（例えば、部分Ｉ／Ｏモードを示す「１」のビット値か、完全Ｉ／Ｏモードを示す「０」の値か）を決定するように、減少ロジック６２４のための動作のモードを示すようにプログラミングまたは設定され得る。部分Ｉ／Ｏモードは、チャネルＡおよびチャネルＢの両方に関するロジックレイヤ６２０の裏面側２２１上で、Ｉ／Ｏ接続に低減がある状態で、図６に示される。従って、［ＣｈＡ］Ｉ／Ｏ６２３および［ＣｈＢ］Ｉ／Ｏ６２７は、それぞれ［ＣｈＡ］Ｉ／Ｏ６１３および［ＣｈＢ］Ｉ／Ｏ６１７と比較して、より少ないアクティブ接続を含む。

【0033】

いくつかの例によれば、完全Ｉ／Ｏモードは、ロジックレイヤ６２０の裏面側６２１に、チャネルＡおよびチャネルＢの両方のための１２８のＩ／Ｏ接続を含み得る。これらの例に関して、減少ロジック６２４は、チャネルごとに完全な１２８のＩ／Ｏ接続に関する信号が、第１転送速度（例えば、２ＧＴ／ｓ）をもたらす第１動作周波数でロジックレイヤ６２０を通ってルーティングされることをもたらし得る。例えば、［ＣｈＡ］のための１２８のＩ／Ｏ接続に関する第１の信号が、第１動作周波数においてロジックレイヤ２２０を通って［ＣｈＡ］Ｉ／Ｏ６１３にルーティングされる。［ＣｈＢ］のための１２８のＩ／Ｏ接続に関する第２の信号もまた、第１動作周波数においてロジックレイヤ２２０を通って［ＣｈＢ］Ｉ／Ｏ６１７にルーティングされる。いくつかの例において、部分Ｉ／Ｏモードが可能にされる場合、チャネルＡはアクティブとして［ＣｈＡ］Ｉ／Ｏ６２３に関する１２８のＩ／Ｏコンタクトのうち６４を有し、チャネルＢはアクティブコンタクトとして［ＣｈＢ］ＣＡ６２９に関する１２８のＩ／Ｏコンタクトのうち６４を有する。これらの例に関して、減少ロジック６２４は、第１動作周波数を２倍にして、チャネルごとに６４のＩ／Ｏ接続のそれぞれの組に関する信号が、第２転送速度（例えば、４ＧＴ／ｓ）をもたらすロジックレイヤ６２０を通ってルーティングされる第２動作周波数をもたらすことによって、チャネルごとの減少したＩ／Ｏアクティブコンタクトを補償し得る。従って、それぞれのメモリアレイ６１０－１および６１０－２は、完全Ｉ／Ｏモードおよびマージされたチャネルモードの間の単位時間ごとのデータレートの減少が、ほとんどまたは全く見られないことがある。

【0034】

図７は、例示的なオペレーションモード７００を示す。いくつかの例において、図７に示されるように、オペレーションモード７００は、完全Ｉ／Ｏモード７１０および部分Ｉ／Ｏモード７２０を含み得る。これらの例に関して、図７に示されたコンポーネントは、ロジックレイヤ６２０を通ってメモリアレイ２１０－１への、ＤＱ［０：１２７］に関する１２８のＩ／Ｏ接続のための信号をルーティングするように用いられるコンポーネントの少なくとも一部を表し得る。例えば、ＤＱ［０：１２７］（ＣｈＡ）に関する１２８のＩ／Ｏ接続のための信号をルーティングするコンポーネントは、ＰＬＬ７０２、ＤＬＬ７０４、Ｔｘ回路７０６Ａ、Ｔｘ回路７０８Ａ、ＤＱジェネレータ７１０、Ｔｘマルチプレクサ７１２Ａ、ＭＵＸ０ ７１４Ａ、読み出しラッチ７１６Ａ、Ｒｘ回路７１８Ａ、Ｒｘ回路７２０Ａ、Ｒｘマルチプレクサ７２２Ａ、および書き込みＦＩＦＯ７２６Ａを含み得る。

【0035】

いくつかの例によれば、完全Ｉ／Ｏモード７１０において、ロジックレイヤ６２０を通ってＤＱ［０：１２７］（ＣｈＡ）に関する１２８のＩ／Ｏ接続のための信号をルーティングするコンポーネントは、「ＣＬＫ１」がチャネルＡコンポーネントに関するＴｘ／Ｒｘマルチプレクサに適用されないという例外はあるが、アクティブである。これらの例において、チャネルＡに関するコンポーネントは、「ＣＬＫ１」に関するクロック周波数より遅くてよい第１のクロック周波数で動作し得る。例えば、第１のクロック周波数は２ＧＴ／ｓであり得る。

【0036】

いくつかの例において、部分Ｉ／Ｏモード７２０は、Ｔｘマルチプレクサ７１２ＡおよびＲｘマルチプレクサ７２２Ａに「ＣＬＫ１」を適用して、チャネルＡに関するこれらのコンポーネントに、第２の、より速いクロック周波数での動作をもたらすことに基づいて実装され得る。例えば、第２クロック周波数は４ＧＴ／ｓであり得る。これらの例に関して、以前にＤＱ［０：１２７：２］に関して割り当てられていた６４のＩ／Ｏ接続は、ここで、部分Ｉ／Ｏモード７２０に関して接続なしとなる。

【0037】

図８は、例示的な再分配スキーム８００を示す。いくつかの例において、図８に示されるように、再分配スキーム８００は、ＨＢＭチャネルトポロジ８１０のＩ／ＯチャネルのＤＱバンプの半分が、どのように接続なし「ＮＣ」とされるか、または部分ＲＤＬチャネルトポロジ８２０に関して非アクティブとされるかを示す。これらの例において、図４と同様に、ＨＢＭチャネルトポロジ８１０は、ＨＢＭスタックデバイスに関する、ロジックレイヤの頂部側に結合するメモリデバイスのスタックに関する４チャネルトポロジを表し得、そのようなＤＲＡＭ１１０－１から１１０－ｎはロジックレイヤ１２０の頂部側に結合する。また、再分配層（ＲＤＬ）チャネルトポロジ８２０は、再分配層１３０などの再分配層に接続するロジックレイヤの裏面側でアクティブなＩ／Ｏ接続の数の減少を表し得る。

【0038】

いくつかの例によれば、は、ＨＢＭスタックデバイスに関するロジックレイヤの裏面側でアクティブなＩ／Ｏ接続の数の減少は、なお、ＣＡ信号を含み得る。再分配スキーム４００と比較すると、部分ＲＤＬチャネルトポロジに関するバンプまたは接続の間隔は、再分配スキーム４００に関して上で述べられたのと同じくらい再分配層において増加しなくともよい。しかし、Ｉ／Ｏコンタクトの減少は、およそ２という因数（２倍）で間隔を増加させることをなお可能にし得る。

【0039】

図９は、例示的なロジックフロー９００を示す。いくつかの例において、ロジックフロー９００は、システムオンチップ（ＳｏＣ）またはシステムインパッケージ（ＳｉＰ）の一部であり得るパッケージ基板と結合するＨＢＭスタックデバイスの配置のための、ロジックフローを示し得る。これらの例に関して、ロジックフロー９００は、図２に示されるマージロジック２２４、または図６に示される減少ロジック６２４などの、ロジックレイヤ１２０、２２０または６２０の回路ロジックおよび／または特徴によって実装され得る。また、回路、ロジックおよび／または特徴によって用いられるモードレジスタは、図２から図３および図６から図７に関して上に述べられたように設定またはプログラミングされ得る。例は、ロジックフロー９００を実装するこれらの要素に限定されない。

【0040】

ブロック９１０で開始すると、ＨＢＭデバイスはブートアップし得、または電源をオンにされ得る。

【0041】

ブロック９１０からブロック９２０に移動すると、ＨＢＭデバイスに関するロジックレイヤの回路、ロジックおよび／または特徴の初期化が完了し得る。初期化は、ロジックレイヤおよび／またはＨＢＭデバイス（例えば、多数のメモリデバイス、チャネル、Ｉ／Ｏコンタクトなど）の機能を収集することを含み得る。

【0042】

ブロック９２０から決定ブロック９３０に移動すると、収集された機能は、ロジックレイヤがマージまたは減少ロジックを実装または実行するように構成されているかどうか決定するように、評価される。マージロジックの場合、ロジックフロー９００は決定ブロック９４０へ移動する。減少ロジックの場合、ロジックフロー９００は決定ブロック９７０へ移動する。

【0043】

決定ブロック９３０から決定ブロック９４０へ移動すると、ロジックレイヤのマージロジック（例えば、マージロジック２２４）は、モードレジスタ（例えば、ＭＲ２２２）を読み出して、どのビット値が示されるかを決定し得る。ビット値が０の場合、ロジックフロー９００はブロック９５０へ移動する。ビット値が１の場合、ロジックフロー９００はブロック９６０へ移動する。

【0044】

決定ブロック９４０からブロック９５０に移動すると、マージロジックは、ＨＢＭデバイスに含まれるメモリデバイスのそれぞれのメモリアレイと結合される少なくとも２個のチャネルを通ってルーティングされるすべてのＩ／ＯおよびＣＡ接続を利用し得る完全Ｉ／Ｏモードで動作し得る（例えば、完全Ｉ／Ｏモード３１０で動作する）。

【0045】

決定ブロック９４０からブロック９６０に移動すると、マージロジックは、ＨＢＭデバイスに含まれるメモリデバイスのそれぞれのメモリアレイと結合される２つのチャネルに関するＩ／ＯおよびＣＡ接続をマージし得るマージされたチャネルモードで動作し得る（例えば、マージチャネルモード３２０で動作する）。

【0046】

決定ブロック９３０から決定ブロック９７０へ移動すると、ロジックレイヤの減少ロジック（例えば、減少ロジック６２２）は、モードレジスタ（例えば、ＭＲ６２２）を読み出して、どのビット値が示されるかを決定し得る。ビット値が０の場合、ロジックフローはブロック９８０へ移動する。ビット値が１の場合、ロジックフロー９００はブロック９９０へ移動する。

【0047】

決定ブロック９７０からブロック９８０に移動すると、減少ロジックは、ＨＢＭデバイスに含まれるメモリデバイスのそれぞれのメモリアレイと結合される少なくとも２個のチャネルを通ってルーティングされるすべてのＩ／ＯおよびＣＡ接続を利用し得る完全Ｉ／Ｏモードで動作し得る（例えば、完全Ｉ／Ｏモード６１０で動作する）。

【0048】

決定ブロック９７０からブロック９９０に移動すると、減少ロジックは、ＨＢＭデバイスに含まれるメモリデバイスのそれぞれのメモリアレイと結合される少なくとも２個のチャネルに関するアクティブなＩ／Ｏ接続を減少させ得る部分Ｉ／Ｏモードで動作し得る（例えば、部分Ｉ／Ｏモード６２０で動作する）。

【0049】

図１０は、装置１０００に関する例示的なブロック図を示す。図１０に示された装置１０００は特定のトポロジにおける限定された数の要素を有するが、装置１０００は、所与の実装に関して所望の代替的なトポロジにおける、より多く、またはより少ない要素を含み得ることが理解され得る。

【0050】

いくつかの例によれば、装置１０００は、ロジックレイヤ１２０、２２０または６２０などの高帯域幅メモリスタックデバイスのロジックレイヤに位置する回路１０２０によってサポートされ得る。回路１０２０は、ロジック、または当該ロジックのモジュール、コンポーネントまたは特徴が実装される１または複数のファームウェアを、実行するように構成され得る。本明細書で使用される「ａ」と「ｂ」および「ｃ」ならびに同様の指定子は、任意の正の整数を表す変数であることを意図することに留意する価値がある。従って、例えば、実装がａ＝３の値を設定する場合、ロジック１０２２－ａのモジュール、コンポーネントに関するソフトウェアまたはファームウェアの完全なセットは、ロジック１０２２－１、１０２２－２または１０２２－３を含み得る。示された例は、この文脈に限定されなく、終始にわたって用いられる異なる変数は、同じ、または異なる整数値を表してよい。また、「モジュール」「コンポーネント」または「特徴」はまた、コンピュータ可読または機械可読媒体に格納されたファームウェアを含み得、特徴のタイプは、図１０の単体ボックスに示されるが、このことは、これらのタイプの特徴を、区別されたコンピュータ可読媒体コンポーネント（例えば、別個のメモリなど）または区別されたハードウェアコンポーネント（例えば、個別の特定用途向け集積回路（ＡＳＩＣ）、またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ））による実装におけるストレージに限定しない。

【0051】

いくつかの例によれば、回路１０２０は１または複数のＡＳＩＣまたはＦＰＧＡを含み得、いくつかの例において、少なくともいくつかのロジック１０２２－ａが、これらのＡＳＩＣまたはＦＰＧＡのハードウェア要素として実装され得る。

【0052】

いくつかの例によれば、図１０に示されるように、装置１０００はモードレジスタ１００５を含み得る。これらの例に関して、モードレジスタ１００５は、高帯域幅メモリスタックデバイスのロジックレイヤを通ってＩ／ＯまたはＣＡ信号をルーティングする動作のモードを示すように設定またはプログラミングされ得る。例えば、完全Ｉ／Ｏモード、マージされたチャネルモード、および部分Ｉ／Ｏモードである。

【0053】

いくつかの例において、装置１０００は、読み出しロジック１０２２－１をまた含み得る。読み出しロジック１０２２は、モードレジスタ１００５のビット値を読み出すように、回路１０２０によって実行またはサポートされ得る。例えば、モードレジスタ１００５は、１のビット値または０のビット値を有し得る。

【0054】

いくつかの例によれば、装置１０００はまた、接続ロジック１０２２－２を含み得る。接続ロジック１０２２－２は、回路１０２０によって実行またはサポートされ、モードレジスタ１００５のビット値に基づいて、ロジックレイヤの裏面側のＩ／Ｏコンタクトの一部をアクティブにさせ、Ｉ／Ｏコンタクトの残り部分を非アクティブにさせ得る。これらの例に関して、Ｉ／Ｏコンタクトの第１の部分は、複数のメモリデバイスにアクセスする１または複数のデータチャネルに関するＩ／Ｏ信号を受信または送信するように構成され得る。アクティブコンタクト１０３０は、接続ロジック１０２２－２がモードレジスタ１００５によって示されるビット値に基づいてアクティブにさせられるＩ／Ｏコンタクトの一部を含み得る。

【0055】

いくつかの例において、装置１０００はまた、ルーティングロジック１０２２－３を含み得る。ルーティングロジック１０２２－３は、回路１０２０によって実行またはサポートされ得、ロジックレイヤの下の転送レイヤが、高帯域幅メモリスタックデバイスを、減少した数のＩ／Ｏコンタクトを通ってパッケージ基板と接続することを可能にするように、Ｉ／Ｏ信号を、Ｉ／Ｏコンタクトの一部を通って１または複数のデータチャネルを介してルーティングさせる。これらの例に関して、Ｔｘ信号１０４０は、複数のメモリデバイスからルーティングされたＩ／Ｏ信号（例えば、そこから読み出されたデータ）を含み得、Ｒｘ信号１０５０は、複数のメモリデバイスにルーティングされたＩ／Ｏ信号（そこに書き込まれたデータ）を含み得る。いくつかの例において、伝送速度クロック１０１０は、ルーティングロジック１０２２－３によって用いられ得、すべてＩ／Ｏコンタクトをアクティブ化するのではないことを補償するように、伝送速度を増加させる。

【0056】

装置１０００の様々なコンポーネントが、動作を調整するように、様々なタイプの通信媒体と互いに通信可能に結合され得る。この調整は、情報の単方向または双方向の交換を含んでよい。例えば、コンポーネントは、通信媒体にわたって通信される信号の形態で情報を通信してよい。情報は、様々な信号ラインに割り当てられる信号として実装され得る。このような割り当てにおいては、それぞれのメッセージが信号である。しかしながら、さらなる実施形態は、代替的にデータメッセージを採用してよい。このようなデータメッセージは、様々な接続にまたがって送信されてよい。例示的な接続は、並列インタフェース、シリアルインタフェース、およびバスインタフェースを含む。

【0057】

本明細書には、開示されたアーキテクチャの新規な態様を実行するための例示的な方法論を表すロジックフローのセットが含まれる。説明の簡略化のために、本明細書に示す１または複数の方法論は一連の行為として図示および説明されているが、当業者であれば、これらの方法論が行為の順序に限定されないことを理解および認識するであろう。それに応じて、いくつかの行為は、本明細書で図示および説明するものとは異なる順序で、および／または、本明細書で図示および説明するものから得た他の行為と同時に行われてよい。例えば、当業者であれば、方法論が代替的に、状態ダイアグラムなどにおいて、一連の相互に関連する状態またはイベントとして表され得ることを理解および認識するであろう。さらに、方法論に示されている全ての行為が新規の実装に要求されるわけではない可能性がある。

【0058】

ロジックフローは、ソフトウェア、ファームウェア、および／またはハードウェアで実装され得る。ソフトウェアおよびファームウェアの実施形態では、光学、磁気または半導体ストレージなどの少なくとも１つの非一時的コンピュータ可読媒体または機械可読媒体に格納されるコンピュータ実行可能な命令によりロジックフローが実装されてよい。実施形態はこの文脈において限定されない。

【0059】

図１１は、例示的なロジックフロー１１００を示す。ロジックフロー１１００は、装置１０００などの、本明細書に説明される１または複数ロジック、特徴またはデバイスによって実行される動作のいくつかまたは全てを表し得る。より具体的には、ロジックフロー１１００は、読み出しロジック１０２２－１、接続ロジック１０２２－２、またはルーティングロジック１０２２－３によって実装されてよい。

【0060】

いくつかの例によれば、ブロック１１０２のロジックフロー１１００は、モードレジスタを介して決定され得、高帯域幅メモリスタックデバイスのための動作モードは、ロジックレイヤの上にスタックされた複数のメモリデバイスを含む。これらの例に関して、読み出しロジック１０２２－１はモードレジスタを読み出す。

【0061】

いくつかの例において、ブロック１１０４におけるロジックフロー１１００は、決定された動作のモードに基づいて、ロジックレイヤの裏面側のＩ／Ｏコンタクトの一部をアクティブにさせ、Ｉ／Ｏコンタクトの残り部分を非アクティブにさせ、Ｉ／Ｏコンタクトの第１の部分は、複数のメモリデバイスにアクセスするように、１または複数のデータチャネルに関するＩ／Ｏ信号を受信または送信するように構成され得る。これらの例において、接続ロジック１０２２－２は、Ｉ／Ｏコンタクトをアクティブまたは非アクティブにさせ得る。

【0062】

いくつかの例によれば、ブロック１１０６におけるロジックフロー１１００は、ロジックレイヤの下の転送レイヤが、高帯域幅メモリスタックデバイスを、減少した数のＩ／Ｏコンタクトを通ってパッケージ基板と接続することを可能にするように、Ｉ／Ｏ信号を、Ｉ／Ｏコンタクトの一部を通って１または複数のデータチャネルを介してルーティングさせ得る。これらの例に関して、ルーティングロジック１０２２－３は、Ｉ／Ｏ信号を、１または複数のデータチャネルを介してルーティングさせ得る。

【0063】

図１２は、例示的な記憶媒体１２００を示す。いくつかの例において、記憶媒体１２００は、製造品目であり得る。記憶媒体１２００は、光、磁気または半導体ストレージなどの、非一時的コンピュータ可読媒体または機械可読媒体を含み得る。記憶媒体１２００は、ロジックフロー１１００を実装する命令などの、様々なタイプのコンピュータ実行可能な命令を格納し得る。コンピュータ可読または機械可読記憶媒体の例は、揮発性メモリまたは不揮発性メモリ、リムーバブルまたは非リムーバブルメモリ、消去可能または非消去可能メモリ、書き込み可能または書き換え可能なメモリなどを含む、電子データの格納が可能な任意の有形媒体を含み得る。コンピュータ実行可能な命令の例は、ソースコード、コンパイルされたコード、インタプリタ型コード、実行可能コード、スタティックコード、ダイナミックコード、オブジェクト指向コード、および視覚的コードなどのような任意の好適なタイプのコードを含んでよい。例はこの文脈に限定されない。

【0064】

図１３は、例示的なコンピューティングプラットフォーム１３００を示す。いくつかの例において、図１３に示されるように、コンピューティングプラットフォーム１３００は、メモリシステム１３３０、処理コンポーネント１３４０、他のプラットフォームコンポーネント１３５０、または通信インタフェース１３６０を含み得る。いくつかの例によれば、コンピューティングプラットフォーム１３００は、システムオンチップ（ＳｏＣ）またはシステムインパッケージ（ＳｉＰ）として実装され得る。

【0065】

いくつかの例によれば、メモリシステム１３３０は、ロジックレイヤ１３３２およびメモリデバイス１３３４を含む高帯域幅メモリスタックデバイスであり得る。これらの例に関して、ロジックレイヤ１３３２に存在する、または位置するロジックおよび／または特徴は、装置１０００に関する少なくともいくつかの処理動作またはロジックを実行し得、記憶媒体１２００を含む記憶媒体を含み得る。また、メモリデバイス１３３４は、同様のタイプの揮発性または不揮発性メモリ（例えば、ＤＲＡＭ）を含み得る。

【0066】

いくつかの例によれば、処理コンポーネント１３４０は、様々なハードウェア要素、ソフトウェア要素、および両方の組み合わせを含み得る。ハードウェア要素の例は、デバイス、ロジックデバイス、コンポーネント、プロセッサ、マイクロプロセッサ、管理コントローラ、コンパニオンダイ、回路、プロセッサ回路、回路素子（例えば、トランジスタ、抵抗器、コンデンサ、インダクタなど）、集積回路、ＡＳＩＣ、プログラマブルロジックデバイス（ＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）、ＦＰＧＡ、メモリユニット、ロジックゲート、レジスタ、半導体デバイス、チップ、マイクロチップ、チップセットなどを含み得る。ソフトウェア要素の例は、ソフトウェアコンポーネント、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、デバイスドライバ、システムプログラム、ソフトウェア開発プログラム、機械プログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、関数、方法、手順、ソフトウェアインタフェース、アプリケーションプログラムインタフェース'ＡＰＩ）、命令セット、コンピューティングコード、コンピュータコード、コードセグメント、コンピュータコードセグメント、ワード、値、シンボル、またはその任意の組み合わせを含み得る。例がハードウェア要素および／またはソフトウェア要素を用いて実装されているかどうかを決定する段階は、望ましい演算速度、電力レベル、耐熱性、処理サイクルの予算、入力データ速度、出力データ速度、メモリリソース、データバス速度、および所与の例の所望のその他の設計または性能の制約などの任意の数の要因に応じて異なり得る。

【0067】

いくつかの例において、他のプラットフォームコンポーネント１３５０は、共通のコンピューティング要素、追加メモリユニット、チップセット、コントローラ、周辺機器、インタフェース、発振器、タイミングデバイスｍビデオカード、オーディオカード、マルチメディア入／出力（Ｉ／Ｏ）コンポーネント（例えば、デジタルディスプレイ）、電源供給などを含み得る。メモリユニットまたはメモリデバイスの例は、限定することなく、１または複数の高速メモリユニットの形態の、リードオンリーメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、ダブルデータレートＤＲＡＭ（ＤＤＲＡＭ）、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、消去可能プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、フラッシュメモリ、強誘電体ポリマーメモリなどのポリマーメモリ、オボニックメモリ、相変化または強誘電体メモリ、シリコン酸化物窒化酸化物シリコン（ＳＯＮＯＳ）メモリ、磁気または光カード、独立ディスク重複アレイ（ＲＡＩＤドライブなどのデバイスのアレイ）、ソリッドステートメモリデバイス（例えば、ＵＳＢメモリ）、ソリッドステートドライブ（ＳＳＤ）および情報の格納に好適な他のタイプの記憶媒体などの、様々なタイプのコンピュータ可読および機械可読記憶媒体を含み得る。

【0068】

いくつかの例では、通信インタフェース１３６０は、通信インタフェースをサポートするためのロジックおよび／または特徴を含み得る。これらの例では、通信インタフェース１３６０は、直接通信リンクまたはネットワーク通信リンクを介して通信するために、様々な通信プロトコルまたは規格に従って動作する１または複数の通信インタフェースを含み得る。直接通信は、ＰＣＩｅ仕様、ＮＶＭｅ仕様またはＩ３Ｃ仕様に関連付けられたものなどの、１または複数の業界規格（子孫および変形を含む）に説明される複数の通信プロトコルまたは標準の使用を介して発生し得る。ネットワーク通信は、電気電子技術者協会（ＩＥＥＥ）によって公表された１または複数のイーサネット（登録商標）規格に説明されたもののような、複数の通信プロトコルまたは標準の使用を介して発生し得る。例えば、ＩＥＥＥによって公表された１つのそのようなイーサネット（登録商標）規格は、ＩＥＥＥ８０２．３－２０１８、搬送波感知多重アクセス／衝突検出（ＣＳＭＡ／ＣＤ）アクセス方法および物理的レイヤ仕様、２０１８年８月に公開（以下「ＩＥＥＥ８０２．３」仕様）を含み得るが、それに限定されない。ネットワーク通信は、ＯｐｅｎＦｌｏｗハードウェア抽象化ＡＰＩ仕様などの、１または複数のＯｐｅｎＦｌｏｗ仕様によってもまた発生し得る。ネットワーク通信は、１または複数のインフィニバンドアーキテクチャ仕様によってもまた発生し得る。

【0069】

コンピューティングプラットフォーム１３００のコンポーネントおよび特徴は、別個の回路、ＡＳＩＣ、ロジックゲート、および／またはシングルチップアーキテクチャの任意の組み合わせを用いて実装され得る。さらに、コンピューティングプラットフォーム１３００の特徴は、好適に適切な場合、マイクロコントローラ、プログラマブルロジックアレイおよび／またはマイクロプロセッサ、または上記のものの任意の組み合わせを用いて実装され得る。本明細書では、ハードウェア、ファームウェア、および／またはソフトウェア要素を、集合的または個別に「ロジック」、「回路」、または「電気回路」と称される場合があることに留意されたい。

【0070】

図１３のブロック図に示される例示的なコンピューティングプラットフォーム１３００は、多くの潜在的実装を機能的に説明する一例を表し得ることが理解されるべきである。したがって、添付図内に示されるブロック機能の分割、省略、または包含は、これらの機能を実装するためのハードウェアコンポーネント、回路、ソフトウェアおよび／または要素が必ず実施形態において分割、省略、または包含されるであろうことを推定するものではない。

【0071】

少なくとも一例の１または複数の態様は、プロセッサ内の様々なロジックを表す少なくとも１つの機械可読媒体に格納された代表的な命令によって実装され得、これらの命令は、機械、コンピューティングデバイス、またはシステムによって読み出される場合、機械、コンピューティングデバイス、またはシステムに、本明細書に記載の技術を実行するためのロジックを作成させる。そのような表現は、「ＩＰコア」として知られ、ＩＰブロックと同様であり得る。ＩＰコアは有形の機械可読媒体に格納され、様々な顧客または製造施設に供給されて、実際にロジックまたはプロセッサを形成する製造機械にロードされてよい。

【0072】

様々な例は、ハードウェア要素、ソフトウェア要素、または両方の組み合わせを用いて実装され得る。いくつかの例では、ハードウェア要素は、デバイス、コンポーネント、プロセッサ、マイクロプロセッサ、回路、回路素子（例えば、トランジスタ、抵抗器、コンデンサ、インダクタなど）、集積回路、ＡＳＩＣ、ＰＬＤ、ＤＳＰ、ＦＰＧＡ、メモリユニット、ロジックゲート、レジスタ、半導体デバイス、チップ、マイクロチップ、チップセットなどを含み得る。いくつかの例では、ソフトウェア要素は、ソフトウェアコンポーネント、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、機械プログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、機能、方法、手順、ソフトウェアインタフェース、ＡＰＩ、命令セット、コンピューティングコード、コンピュータコード、コードセグメント、コンピュータコードセグメント、ワード、値、シンボル、またはその任意の組み合わせを含み得る。ハードウェア要素および／またはソフトウェア要素を用いて例を実装するかどうかを決定する段階は、望ましい演算速度、電力レベル、耐熱性、処理サイクルの予算、入力データ速度、出力データ速度、メモリリソース、データバス速度および所与の実装に所望のその他の設計または性能の制約など、任意の数の要因に応じて異なり得る。

【0073】

いくつかの例は、製造品目または少なくとも１つのコンピュータ可読媒体を含み得る。コンピュータ可読媒体は、ロジックを格納するための非一時的記憶媒体を含み得る。いくつかの例では、非一時的記憶媒体は、揮発性メモリまたは不揮発性メモリ、リムーバブルまたは非リムーバブルメモリ、消去可能または非消去可能メモリ、書き込み可能または書き換え可能なメモリなどを含む、電子データを格納可能な１または複数のタイプのコンピュータ可読記憶媒体を含み得る。いくつかの例において、ロジックは、ソフトウェアコンポーネント、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、機械プログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、機能、方法、手順、ソフトウェアインタフェース、ＡＰＩ、命令セット、コンピューティングコード、コンピュータコード、コードセグメント、コンピュータコードセグメント、ワード、値、シンボル、またはその任意の組み合わせなどの様々なソフトウェア要素を含んでよい。

【0074】

いくつかの例によれば、コンピュータ可読媒体は、命令を格納または維持するための非一時的記憶媒体を含み得、機械、コンピューティングデバイス、またはシステムによって実行される場合、機械、コンピューティングデバイス、またはシステムに、説明された例に応じて方法および／または動作を実行させる。命令は、ソースコード、コンパイルされたコード、インタプリタ型コード、実行可能コード、スタティックコード、ダイナミックコードなどの任意の好適なタイプのコードを含み得る。命令は、機械、コンピューティングデバイスまたはシステムに特定の機能を実行するように命令するために、事前定義されたコンピュータ言語、態様、または構文に従って実装され得る。命令は、適切な高レベル、低レベル、オブジェクト指向、視覚、コンパイル済みおよび／またはインタプリタ型プログラミング言語を用いて実装され得る。

【0075】

いくつかの例は、「一例では（ｉｎ ｏｎｅ ｅｘａｍｐｌｅ）」または「例（ａｎ ｅｘａｍｐｌｅ）」という表現と共にこれらの派生語を用いて説明されてよい。これらの用語は、例に関連して説明した特定の特徴、構造、または特性が少なくとも一例に含まれることを意味する。明細書の様々な場所での「一例では」というフレーズの出現は、必ずしもすべてが同じ例を指しているわけではない。

【0076】

いくつかの例は、「結合され（ｃｏｕｐｌｅｄ）」または「接続され（ｃｏｎｎｅｃｔｅｄ）」という表現と共にこれらの派生語を用いて説明されてよい。これらの用語は、必ずしも互いに同義語であることを意図するものではない。例えば、「接続され」および／または「結合され」という用語を用いた説明は、２またはそれより多くの要素が互いに直接物理的または電気的に接触していることを示してよい。しかしながら、「結合され」または「～と結合され」という用語もまた、２またはそれより多くの要素が互いに直接接触してはいないが、それでもなお互いに協働または相互作用することを意味してもよい。

【0077】

様々な動作または機能が本明細書に記載されている限り、それらはソフトウェアコード、命令、コンフィグレーション、および／またはデータとして記載または定義することができる。コンテンツは、直接実行可能な（「オブジェクト」または「実行可能な」形態）、ソースコード、または差分コード（「デルタ」または「パッチ」コード）であり得る。本明細書に記載のものであるソフトウェアコンテンツは、コンテンツが格納されている製造品目を介して、または、通信インタフェースを介してデータを送信するための当該通信インタフェースを動作させる方法を介して提供され得る。機械可読記憶媒体は、説明されている機能または動作を機械に実行させることができ、記録可能／記録不可能な媒体（例えばリードオンリーメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイスなど）などの、機械（例えばコンピューティングデバイス、電子システムなど）によりアクセス可能な形態で情報を格納する任意の機構を含む。通信インタフェースは、メモリバスインタフェース、プロセッサバスインタフェース、インターネット接続、ディスクコントローラなどといった、別のデバイスに通信するためのハードワイヤード媒体、無線媒体、光学式媒体などの任意の媒体にインタフェース接続する任意の機構を含む。通信インタフェースは、構成パラメータを提供すること、および／または、通信インタフェースに、ソフトウェアコンテンツを記述するデータ信号を提供する準備をさせるための信号を送信することにより構成され得る。通信インタフェースは、通信インタフェースに送信される１または複数のコマンドまたは信号を介してアクセスされ得る。

【0078】

以下の例は、本明細書で開示する技術の追加の例に関する。

【0079】

例１
例示的な装置は、ロジックレイヤの上にスタックされた複数のメモリデバイスを含む高帯域幅メモリスタックデバイスのための動作モードを示す、モードレジスタを含み得る。装置はまた、ロジックを実行するロジックレイヤにおける回路を含み得る。ロジックは、モードレジスタのビット値を読み出し得、モードレジスタのビット値に基づいて、ロジックレイヤの裏面側のＩ／Ｏコンタクトの一部をアクティブにさせ、Ｉ／Ｏコンタクトの残り部分を非アクティブにさせ得る。Ｉ／Ｏコンタクトの当該一部は、複数のメモリデバイスにアクセスするように、１または複数のデータチャネルに関するＩ／Ｏ信号を受信または送信するように構成され得る。

【0080】

例２
例１の装置において、ロジックレイヤの下の転送レイヤが、高帯域幅メモリスタックデバイスを、減少した数のＩ／Ｏコンタクトを通ってパッケージ基板と接続することを可能にするように、ロジックはまた、Ｉ／Ｏ信号を、Ｉ／Ｏコンタクトの当該一部を通って１または複数のデータチャネルを介してルーティングさせ得る。

【0081】

例３
例１の装置において、ロジックは、Ｉ／Ｏ信号がＩ／Ｏコンタクトの当該一部およびＩ／Ｏコンタクトの残り部分の両方を通って１または複数のデータチャネルを介してルーティングされる場合の毎秒の第２転送速度の２倍である、毎秒の第１転送速度でＩ／Ｏ信号をＩ／Ｏコンタクトの当該一部を通って１または複数のデータチャネルを介してルーティングさせ得る。

【0082】

例４
例２の装置において、高帯域幅メモリスタックデバイスは、ロジックレイヤの裏面側でアクティブなおよび非アクティブなＩ／Ｏコンタクトの両方に対応する第２コンタクトと比較して、より大きな間隔を第１コンタクト間に有する、第１コンタクトを介してパッケージ基板と接続し得る。

【0083】

例５
例４の装置において、パッケージ基板は、高帯域幅メモリデバイスと中央処理ユニットまたはグラフィックス処理ユニットとの間でルーティングされるＩ／Ｏ信号経路を含み得、Ｉ／Ｏ信号経路は第１コンタクトと結合する。

【0084】

例６
例１の装置において、Ｉ／Ｏコンタクトの当該一部および残り部分は、１または複数のデータチャネルのうちの１つである第１のデータチャネルに関する複数のＩ／Ｏコンタクトに含まれ得、第１のデータチャネルは複数のメモリデバイスのうちの１つのメモリデバイスにおいてメモリアレイにアクセスし、当該一部は複数のＩ／Ｏコンタクトの半分を含む。

【0085】

例７
例１の装置において、Ｉ／Ｏコンタクトの当該一部とＩ／Ｏコンタクトの残り部分とは、１または複数のデータチャネルのうちの１つである第１のデータチャネルおよび第２のデータチャネルに関する複数のＩ／Ｏコンタクトに含まれ得る。第１のデータチャネルは、複数のメモリデバイスのうちの１つであるメモリデバイスにおいて第１のメモリアレイにアクセスし得る。第２のデータチャネルは、メモリデバイスの第２のメモリアレイにアクセスし得、当該一部は第１および第２のデータチャネルに関する複数のＩ／Ｏコンタクトの半分を含む。

【0086】

例８
例７の装置において、ロジックはまた、モードレジスタのビット値に基づいて、ロジックレイヤの裏面側のＣＡコンタクトの一部をアクティブにさせ、ＣＡコンタクトの残り部分を非アクティブにさせ得る。ＣＡコンタクトの当該一部は、複数のメモリデバイスへのアクセスを容易にするように、第１および第２のデータチャネルに関するＣＡ信号を受信または送信するように構成され得る。ロジックレイヤの下の転送レイヤが、高帯域幅メモリスタックデバイスに、減少した数のＣＡコンタクトを通ってパッケージ基板に接続することを可能にするように、ロジックはまた、第１および第２のデータチャネルに関するＣＡ信号を、ＣＡコンタクトの当該一部を通ってルーティングさせ得る。

【0087】

例９
例１の装置において、複数のメモリデバイスはダイナミックランダムアクセスメモリを含み得る。

【0088】

例１０
例示的なメモリデバイスは、複数のスタックされたメモリダイを含み得る。メモリデバイスはまた、動作のモードを示すモードレジスタを含み得る。メモリデバイスはまた、複数のスタックされたメモリダイの下に位置するロジックレイヤを含み得、ロジックレイヤはロジックを実行する回路を含む。ロジックは、モードレジスタのビット値を読み出し得、モードレジスタのビット値に基づいて、ロジックレイヤの裏面側のＩ／Ｏコンタクトの一部をアクティブにさせ、Ｉ／Ｏコンタクトの残り部分を非アクティブにさせ得る。Ｉ／Ｏコンタクトの当該一部は、複数のスタックされたメモリダイのうち少なくとも１つのメモリダイ上で維持される少なくとも１つのメモリアレイにアクセスするように、１または複数のデータチャネルに関するＩ／Ｏ信号を受信または送信するように構成され得る。

【0089】

例１１
例１０のメモリデバイスにおいて、ロジックレイヤの下の転送レイヤが、メモリデバイスを、減少した数のＩ／Ｏコンタクトを通ってパッケージ基板と接続することを可能にするように、ロジックはまた、Ｉ／Ｏ信号を、Ｉ／Ｏコンタクトの当該一部を通って１または複数のデータチャネルを介してルーティングさせ得る。

【0090】

例１２
例１０のメモリデバイスにおいて、ロジックは、Ｉ／Ｏ信号がＩ／Ｏコンタクトの当該一部およびＩ／Ｏコンタクトの残り部分の両方を通って１または複数のデータチャネルを介してルーティングされる場合の毎秒の第２転送速度の２倍である、毎秒の第１転送速度でＩ／Ｏ信号をＩ／Ｏコンタクトの当該一部を通って１または複数のデータチャネルを介してルーティングさせ得る。

【0091】

例１３
例１２のメモリデバイスにおいて、メモリデバイスは、ロジックレイヤの裏面側でアクティブなおよび非アクティブなＩ／Ｏコンタクトの両方に対応する第２コンタクトと比較して、より大きな間隔を第１コンタクト間に有する、第１コンタクトを介してパッケージ基板と接続し得る。

【0092】

例１４
例１３のメモリデバイスにおいて、パッケージ基板は、メモリデバイスと中央処理ユニットまたはグラフィックス処理ユニットとの間でルーティングされるＩ／Ｏ信号経路を含み、Ｉ／Ｏ信号経路は第１コンタクトと結合する。

【0093】

例１５例１０のメモリデバイスにおいて、Ｉ／Ｏコンタクトの一部および残り部分は、１または複数のデータチャネルのうちの１つである第１のデータチャネルに関する複数のＩ／Ｏコンタクトに含まれ得る。第１のデータチャネルは、少なくとも１つのメモリダイ上に維持される第１のメモリアレイにアクセスし得、当該一部は複数のＩ／Ｏコンタクトの半分を含む。

【0094】

例１６
例１０のメモリデバイスにおいて、Ｉ／Ｏコンタクトの一部とＩ／Ｏコンタクトの残り部分とは、１または複数のデータチャネルのうちの１つである第１のデータチャネルおよび第２のデータチャネルに関する複数のＩ／Ｏコンタクトに含まれ得る。第１のデータチャネルは、少なくとも１つのメモリダイ上に維持される第１のメモリアレイにアクセスし得る。第２のデータチャネルは、少なくとも１つのメモリダイ上に維持される第２のメモリアレイにアクセスし得る。当該一部は、第１および第２のデータチャネルに関する複数のＩ／Ｏコンタクトの半分を含む。

【0095】

例１７
例１６のメモリデバイスにおいて、ロジックはまた、モードレジスタのビット値に基づいて、ロジックレイヤの裏面側のＣＡコンタクトの一部をアクティブにさせ、ＣＡコンタクトの残り部分を非アクティブにさせ得る。ＣＡコンタクトの当該一部は、第１および第２メモリアレイへのアクセスを容易にするように、第１および第２のデータチャネルに関するＣＡ信号を受信または送信するように構成される。ロジックレイヤの下の転送レイヤが、メモリデバイスに、減少した数のＣＡコンタクトを通ってパッケージ基板に接続することを可能にするように、ロジックはまた、第１および第２のデータチャネルに関するＣＡ信号を、ＣＡコンタクトの当該一部を通ってルーティングさせ得る。

【0096】

例１８
例１０のメモリデバイスにおいて、複数のメモリダイはダイナミックランダムアクセスメモリを含み得る。

【0097】

例１９
例示的な方法は、モードレジスタを介して、ロジックレイヤの上にスタックされた複数のメモリデバイスを含む高帯域幅メモリスタックデバイスのための動作のモードを決定する段階を含み得る。方法はまた、決定された動作のモードに基づいて、ロジックレイヤの裏面側のＩ／Ｏコンタクトの一部をアクティブにさせ、Ｉ／Ｏコンタクトの残り部分を非アクティブにさせる段階もまた含み得る。Ｉ／Ｏコンタクトの当該一部は、複数のメモリデバイスにアクセスするように、１または複数のデータチャネルに関するＩ／Ｏ信号を受信または送信するように構成され得る。

【0098】

例２０
例１９の方法はまた、ロジックレイヤの下の転送レイヤが、高帯域幅メモリスタックデバイスを、減少した数のＩ／Ｏコンタクトを通ってパッケージ基板と接続することを可能にするように、Ｉ／Ｏ信号を、Ｉ／Ｏコンタクトの当該一部を通って１または複数のデータチャネルを介してルーティングさせる段階を含み得る。

【0099】

例２１
例１９の方法はまた、Ｉ／Ｏ信号がＩ／Ｏコンタクトの当該一部およびＩ／Ｏコンタクトの残り部分の両方を通って１または複数のデータチャネルを介してルーティングされる場合の毎秒の第２転送速度の２倍である、毎秒の第１転送速度でＩ／Ｏ信号をＩ／Ｏコンタクトの当該一部を通って１または複数のデータチャネルを介してルーティングさせる段階を含み得る。

【0100】

例２２
例２０の方法において、高帯域幅メモリスタックデバイスは、ロジックレイヤの裏面側でアクティブなおよび非アクティブなＩ／Ｏコンタクトの両方に対応する第２コンタクトと比較して、より大きな間隔を第１コンタクト間に有する、第１コンタクトを介してパッケージ基板と接続し得る。

【0101】

例２３
例２２の方法において、パッケージ基板は、ＨＢＭデバイスと中央処理装置またはグラフィックス処理装置との間でルーティングされるＩ／Ｏ信号経路を含み得、Ｉ／Ｏ信号経路は第１コンタクトと結合する。

【0102】

例２４
例１９の方法において、Ｉ／Ｏコンタクトの当該一部と残り部分とは、１または複数のデータチャネルのうちの１つである第１のデータチャネルに関する複数のＩ／Ｏコンタクトに含まれ得る。第１のデータチャネルは、複数のメモリデバイスのうちの１つであるメモリデバイスにおいてメモリアレイにアクセスし得、当該一部は複数のＩ／Ｏコンタクトの半分を含む。

【0103】

例２５
例１９の方法において、Ｉ／Ｏコンタクトの当該一部とＩ／Ｏコンタクトの残り部分とは、１または複数のデータチャネルのうちの１つである第１のデータチャネルおよび第２のデータチャネルに関する複数のＩ／Ｏコンタクトに含まれ得る。第１のデータチャネルは、複数のメモリデバイスのうちの１つであるメモリデバイスにおいて第１のメモリアレイにアクセスし得る。第２のデータチャネルは、メモリデバイスの第２のメモリアレイにアクセスし得、当該一部は第１および第２のデータチャネルの複数のＩ／Ｏコンタクトの半分を含む。

【0104】

例２６
例２５の方法はまた、決定された動作のモードに基づいて、ロジックレイヤの裏面側のＣＡコンタクトの一部をアクティブにさせ、ＣＡコンタクトの残り部分を非アクティブにさせる段階を含み得る。ＣＡコンタクトの当該一部は、複数のメモリデバイスへのアクセスを容易にするように、第１および第２のデータチャネルに関するＣＡ信号を受信または送信するように構成され得る。ロジックレイヤの下の転送レイヤが、高帯域幅メモリスタックデバイスに、減少した数のＣＡコンタクトを通ってパッケージ基板に接続することを可能にするように、方法はまた、第１および第２のデータチャネルに関するＣＡ信号を、ＣＡコンタクトの当該一部を通ってルーティングさせる段階を含み得る。

【0105】

例２７
例１９の方法において、複数のメモリデバイスはダイナミックランダムアクセスメモリを含み得る。

【0106】

例２８
少なくとも１つの例示的な機械可読媒体は、システムによる実行に応答して例１９から２７のいずれか１つに記載の方法をシステムに実行させ得る複数の命令を含み得る。

【0107】

例２９
例示的な装置は、例１９から２７のうちのいずれか１つの方法を実行する手段を含み得る。

【0108】

開示の要約は、連邦規則法典集第３７巻に準拠するように提供されていることを強調する。セクション１．７２（ｂ）、読者が技術的開示の本質を迅速に確認することを可能にするであろう要約を要求する。これは、請求項の適用範囲または意味についての解釈または限定には用いられないであろうという理解のもとで提出されるものである。さらに、上記の発明の詳細な説明では、開示を簡素化する目的で、様々な特徴が単一の例にまとめられていることが見られ得る。本開示方法は、請求された例がそれぞれの請求項で明示的に記載されているより多くの特徴を要求するという意図を反映していると解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、発明の主題は、単一の開示された例のすべての特徴より少ないことにある。従って、以下の特許請求の範囲はこれにより発明の詳細な説明に組み込まれ、それぞれの請求項は個別の例として自立している。添付の特許請求の範囲では、「含む（ｉｎｃｌｕｄｉｎｇ）」および「そこで（ｉｎ ｗｈｉｃｈ）」という用語は、「含む（ｃｏｍｐｒｉｓｉｎｇ）」および「ここで（ｗｈｅｒｅｉｎ）」というそれぞれの用語の平易な英語の同義語としてそれぞれ使用される。さらに、「第１」、「第２」、および「第３」などの用語は、単なる符号として使用されているに過ぎず、これらのオブジェクトに対して数値的要件を課すことを意図しているわけではない。

【0109】

構造的特徴および／または方法論的行為に固有の言語で主題を説明してきたが、添付の特許請求の範囲で定義されている主題が必ずしも上で記載の特定の機能または行為に限定されるとは限らないことを理解されたい。むしろ、上で記載の特定の機能および行為は、特許請求の範囲を実装する例示的な形態として開示されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】