(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-24
(45)【発行日】2024-10-02
(54)【発明の名称】半導体デバイス、電力変換装置
(51)【国際特許分類】
H01L 25/07 20060101AFI20240925BHJP
H01L 25/18 20230101ALI20240925BHJP
H01L 23/52 20060101ALI20240925BHJP
H01L 21/822 20060101ALI20240925BHJP
H01L 27/04 20060101ALI20240925BHJP
H02M 7/48 20070101ALI20240925BHJP
【ＦＩ】
H01L25/04 C
H01L23/52 Z
H01L27/04 L
H02M7/48 Z
【請求項の数】
9
(21)【出願番号】P 2023510679
(86)(22)【出願日】2022-02-25
(86)【国際出願番号】 JP2022008042
(87)【国際公開番号】W WO2022209496
(87)【国際公開日】2022-10-06
【審査請求日】2023-06-08
(31)【優先権主張番号】P 2021058373
(32)【優先日】2021-03-30
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】503405689
【氏名又は名称】ナブテスコ株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(72)【発明者】
【氏名】中村 和人
(72)【発明者】
【氏名】稲田 太朗
【審査官】庄司 一隆
(56)【参考文献】
【文献】特開２００７－０７３８１２（ＪＰ，Ａ）
【文献】特開２００６－０３２８０５（ＪＰ，Ａ）
【文献】特開２０１４－１０００５３（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２５／０７
Ｈ０１Ｌ ２３／５２
Ｈ０１Ｌ ２１／８２２
Ｈ０２Ｍ ７／４８
(57)【特許請求の範囲】
【請求項1】
半導体素子が形成された第１のチップと、半導体素子が形成された前記第１のチップと異なる第２のチップと、
前記第１のチップおよび前記第２のチップが実装される実装基板を備えるパッケージと、
前記パッケージの内部において前記第１のチップおよび前記第２のチップを磁気的に結合する磁性部材であって、一方のチップの電流によって発生する磁束を他方のチップに導き、当該他方のチップにおいて一方のチップと同じ方向の電流を誘起する磁路を構成する前記磁性部材と
を備える半導体デバイス。
【請求項2】
前記磁性部材は、前記第１のチップと磁気的に結合される第１の環状磁路および前記第２のチップと磁気的に結合される第２の環状磁路が無端状に接続された循環する磁路を構成し、前記第１の環状磁路の前記第１のチップの電流の周りの循環方向と、前記第２の環状磁路の前記第２のチップの電流の周りの循環方向が、互いに逆である
請求項１に記載の半導体デバイス。
【請求項3】
前記第１のチップおよび前記第２のチップには半導体素子として電界効果トランジスタが形成され、前記磁性部材は、前記第１のチップおよび前記第２のチップの電界効果トランジスタのソース同士またはドレイン同士を磁気的に結合する
請求項１または２に記載の半導体デバイス。
【請求項4】
前記磁性部材は前記第１のチップおよび前記第２のチップのそれぞれの周りを囲む請求項１から３のいずれかに記載の半導体デバイス。【請求項5】
前記第１のチップの電流端子と電気的に接続される第１の導通部材と、前記第２のチップの電流端子と電気的に接続される第２の導通部材を更に備え、前記磁性部材は前記第１の導通部材および前記第２の導通部材のそれぞれの周りを囲む
請求項１から３のいずれかに記載の半導体デバイス。
【請求項6】
前記実装基板は、配線層を有し、前記第１の導通部材は、前記配線層における配線と、当該配線と前記第１のチップの電流端子を接続する第１のビアによって構成され、
前記第２の導通部材は、前記配線層における配線と、当該配線と前記第２のチップの電流端子を接続する第２のビアによって構成され、
前記磁性部材は前記第１のビアおよび前記第２のビアのそれぞれの周りを囲む
請求項５に記載の半導体デバイス。
【請求項7】
前記第１のチップおよび前記第２のチップは、ワイドバンドギャップ半導体により構成される請求項１から６のいずれかに記載の半導体デバイス。【請求項8】
前記第１のチップおよび前記第２のチップは、入力された電力を変換して出力する電力変換部を構成し、前記磁性部材は、前記第１のチップおよび前記第２のチップの電力の差を小さくする磁束を発生する
請求項１から７のいずれかに記載の半導体デバイス。
【請求項9】
高電位の高電位端子と低電位の低電位端子を含み、両端子の間で直流電力が入力または出力される直流電力端子と、交流電力が入力または出力される交流電力端子と、
前記高電位端子側と前記交流電力端子側を接続する高電位トランジスタと、
前記低電位端子側と前記交流電力端子側を接続する低電位トランジスタと、
前記高電位トランジスタおよび前記低電位トランジスタに制御信号を入力し、それぞれの導通状態を互いに相補的に切り替えることで前記直流電力と前記交流電力の間の変換を行うドライバと
を備える電力変換装置であって、
前記高電位トランジスタおよび前記低電位トランジスタの少なくともいずれかは、前記ドライバによって同一の制御信号が入力される第１のトランジスタと第２のトランジスタを含み、
前記第１のトランジスタは第１のチップに形成され、
前記第２のトランジスタは前記第１のチップと異なる第２のチップに形成され、
前記第１のチップおよび前記第２のチップが実装される実装基板を備えるパッケージが設けられ、
前記パッケージの内部において前記第１のチップおよび前記第２のチップを磁気的に結合する磁性部材であって、一方のチップの電流によって発生する磁束を他方のチップに導き、当該他方のチップにおいて一方のチップと同じ方向の電流を誘起する磁路を構成する前記磁性部材が設けられる
電力変換装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体デバイスに関する。
【背景技術】
【0002】
膨大な数のトランジスタが一つのチップに集積された集積回路に対し、トランジスタを含む各半導体素子を異なるチップに形成し、それらを一つのパッケージの内部に実装した複数チップからなる半導体デバイスが知られている。例えば、電力の制御を担ういわゆるパワー半導体の分野では、トランジスタ、サイリスタ、ダイオード等の各半導体素子を異なるチップに形成することで、各チップが大きな電力を扱えるようにしている。
【先行技術文献】
【特許文献】
【0003】
【文献】特許第２６１９８５１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
各半導体素子が異なるチップに形成されている場合、各チップの製造時のばらつき等によって、各チップの電流が所期の値から乖離する可能性がある。
【0005】
本発明はこうした状況に鑑みてなされたものであり、その目的は、複数のチップの電流のばらつきを効果的に低減できる半導体デバイスを提供することにある。
【課題を解決するための手段】
【0006】
上記課題を解決するために、本発明のある態様の半導体デバイスは、半導体素子が形成された第１のチップと、半導体素子が形成された第１のチップと異なる第２のチップと、第１のチップおよび第２のチップが実装される実装基板を備えるパッケージと、パッケージの内部において第１のチップおよび第２のチップを磁気的に結合する磁性部材であって、一方のチップの電流によって発生する磁束を他方のチップに導き、当該他方のチップにおいて一方のチップと同じ方向の電流を誘起する磁路を構成する磁性部材とを備える。
【0007】
この態様によれば、第１のチップと第２のチップを磁気的に結合する磁性部材によって、一方のチップの電流の増減が他方のチップの電流の増減を誘起するため、両チップの電流のばらつきを低減できる。
【0008】
本発明の別の態様は、電力変換装置である。この電力変換装置は、高電位の高電位端子と低電位の低電位端子を含み、両端子の間で直流電力が入力または出力される直流電力端子と、交流電力が入力または出力される交流電力端子と、高電位端子側と交流電力端子側を接続する高電位トランジスタと、低電位端子側と交流電力端子側を接続する低電位トランジスタと、高電位トランジスタおよび低電位トランジスタに制御信号を入力し、それぞれの導通状態を互いに相補的に切り替えることで直流電力と交流電力の間の変換を行うドライバとを備える。高電位トランジスタおよび低電位トランジスタの少なくともいずれかは、ドライバによって同一の制御信号が入力される第１のトランジスタと第２のトランジスタを含み、第１のトランジスタは第１のチップに形成され、第２のトランジスタは第１のチップと異なる第２のチップに形成され、第１のチップおよび第２のチップが実装される実装基板を備えるパッケージが設けられ、パッケージの内部において第１のチップおよび第２のチップを磁気的に結合する磁性部材であって、一方のチップの電流によって発生する磁束を他方のチップに導き、当該他方のチップにおいて一方のチップと同じ方向の電流を誘起する磁路を構成する磁性部材が設けられる。
【0009】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、記録媒体、コンピュータプログラムなどの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【0010】
本発明によれば、複数のチップの電流のばらつきを効果的に低減できる。
【図面の簡単な説明】
【0011】
【図1】インバータ装置の構成を概略的に示す図である。
【図2】インバータを構成する高電位トランジスタおよび低電位トランジスタを、それぞれ二つのトランジスタで構成する例を示す図である。
【図3】異なるチップに形成されたトランジスタの間で電流のバランスを保つ構成を模式的に示す図である。
【図4】本発明の技術的思想を絶縁ゲートバイポーラトランジスタに適用した例を示す図である。
【図5】本発明の技術的思想を横型構造の電界効果トランジスタに適用した例を示す図である。
【図6】複数のトランジスタの実装例を示す図である。
【図7】複数のトランジスタの他の実装例を示す図である。
【発明を実施するための形態】
【0012】
図１は、本発明の実施形態が適用されるインバータ装置１０の構成を概略的に示す。インバータ装置１０は、電源から供給される３相の交流電力を整流して直流電力（脈流）に変換するコンバータ１１と、コンバータ１１で変換された直流電力を平滑して波形を整えるコンデンサ１２と、コンデンサ１２で平滑された直流電力を交流電力に変換するインバータ１３を備える。
【0013】
コンバータ１１は、電源から供給される３相（Ｕ，Ｖ，Ｗ）の交流電力を一定の方向（図の下から上に向かう方向）に整流するダイオード１１１～１１６を備える。ダイオード１１１はＵ相の交流電圧が正の時に電流を流し、ダイオード１１２はＵ相の交流電圧が負の時に電流を流し、ダイオード１１３はＶ相の交流電圧が正の時に電流を流し、ダイオード１１４はＶ相の交流電圧が負の時に電流を流し、ダイオード１１５はＷ相の交流電圧が正の時に電流を流し、ダイオード１１６はＷ相の交流電圧が負の時に電流を流す。これらのブリッジ状に接続されたダイオード１１１～１１６によって、コンバータ１１の出力端子間には、方向が一定で大きさが変動する脈流が現われる。コンデンサ１２は、コンバータ１１で得られた脈流を平滑した直流電力をインバータ１３に供給する。
【0014】
以下、コンバータ１１およびコンデンサ１２を経て、インバータ１３の高電位入力端子１３１と低電位入力端子１３２の間に入力される直流電圧をＶＤＣと表す。高電位入力端子１３１が接続される高電位入力ラインの電位をＶｄｄ、低電位入力端子１３２が接続される低電位入力ラインの電位をＶｓｓとすれば、ＶＤＣ＝Ｖｄｄ－Ｖｓｓである。以下、特に断らない限り、ＶＤＣは一定であるものとする。
【0015】
インバータ１３は、高電位入力端子１３１と低電位入力端子１３２の間で入力される直流電圧ＶＤＣに基づいて３相の交流電力を生成する電力変換装置である。具体的には、直流電圧ＶＤＣに基づいてＵ相の交流電力を生成するＵ相インバータ１３Ｕと、直流電圧ＶＤＣに基づいてＶ相の交流電力を生成するＶ相インバータ１３Ｖと、直流電圧ＶＤＣに基づいてＷ相の交流電力を生成するＷ相インバータ１３Ｗが並列に設けられる。各相のインバータ１３Ｕ、１３Ｖ、１３Ｗの構成は共通であるため、以下では適宜インバータ１３と総称してまとめて説明する。
【0016】
インバータ１３は、高い直流電源電位Ｖｄｄが入力される高電位入力端子１３１と、低い直流電源電位Ｖｓｓが入力される低電位入力端子１３２と、高電位入力端子１３１と低電位入力端子１３２の間に設けられてＶｄｄとＶｓｓの間で変動する交流電圧を出力する出力端子１３３を備える。高電位入力端子１３１と出力端子１３３の間には高電位トランジスタ１３４Ｈが接続され、低電位入力端子１３２と出力端子１３３の間には低電位トランジスタ１３４Ｌが接続される。高電位トランジスタ１３４Ｈは、その制御電極に接続された高電位ドライバ１３５Ｈからの制御信号に応じて導通状態が切り替えられる。低電位トランジスタ１３４Ｌは、その制御電極に接続された低電位ドライバ１３５Ｌからの制御信号に応じて導通状態が切り替えられる。
【0017】
具体的には、高電位ドライバ１３５Ｈおよび低電位ドライバ１３５Ｌからなるドライバ対１３５は、高電位トランジスタ１３４Ｈおよび低電位トランジスタ１３４Ｌからなるトランジスタ対１３４の導通状態を相補的に切り替えるスイッチング制御を行うことで直流電力を交流電力に変換する。ここで「相補的に切り替える」とは、各トランジスタ１３４Ｈ、１３４Ｌのオンオフ状態が互いに逆となるように制御することを意味する。すなわち、トランジスタ１３４Ｈがオンの時はトランジスタ１３４Ｌをオフとし、トランジスタ１３４Ｈがオフの時はトランジスタ１３４Ｌをオンとする。これによって、高電位トランジスタ１３４Ｈがオンの時は出力端子１３３に高電位Ｖｄｄが現われ、低電位トランジスタ１３４Ｌがオンの時は出力端子１３３に低電位Ｖｓｓが現われる。このようなスイッチング制御を繰り返すことで、出力端子１３３には高電位Ｖｄｄと低電位Ｖｓｓが交互に現われるため交流電力が生成される。
【0018】
なお、図１では各相のインバータ１３Ｕ、１３Ｖ、１３Ｗがそれぞれ一つのトランジスタ対１３４とドライバ対１３５を備える例を示したが、トランジスタ対およびドライバ対は各相に複数設けてもよい。例えば、図１の構成に対して、高電位トランジスタ１３４Ｈと高電位入力端子１３１の間に第２の高電位トランジスタを設け、低電位トランジスタ１３４Ｌと低電位入力端子１３２の間に第２の低電位トランジスタを設けることで、第１のトランジスタ対１３４の外側に第２のトランジスタ対を設ける。第２のドライバ対は第２のトランジスタ対を相補的にスイッチング制御するが、そのタイミングは第１のドライバ対によるスイッチング制御より前とする。これによって、出力端子１３３に現われる交流電圧を精緻に制御できるだけでなく、電源ライン間で直列的に接続される複数のトランジスタ対の耐圧が加算される形でインバータ１３全体の耐圧を高めることができる。
【0019】
インバータ１３で生成された３相の交流電力は、例えばモータ２０の駆動に使用される。モータ２０は、Ｕ相、Ｖ相、Ｗ相の３相のコイル２０Ｕ、２０Ｖ、２０Ｗを持つ３相ブラシレスモータである。Ｕ相コイル２０ＵにはＵ相インバータ１３ＵからのＵ相電流が流れ、Ｖ相コイル２０ＶにはＶ相インバータ１３ＶからのＶ相電流が流れ、Ｗ相コイル２０ＷにはＷ相インバータ１３ＷからのＷ相電流が流れる。各相のインバータ１３Ｕ、１３Ｖ、１３Ｗは、モータ２０のホール素子Ｈ１、Ｈ２、Ｈ３が検知した回転子の回転位置に基づき、互いに位相が異なる交流電力を各相のコイル２０Ｕ、２０Ｖ、２０Ｗに印加することで回転磁界を発生させる。この回転磁界によって回転する回転子から所望の回転動力が得られる。なお、モータ２０は、交流電圧で駆動される他のタイプのモータでもよい。また、モータ２０の相の数は３に限られず、２以上の任意の自然数でよい。
【0020】
以上のようなインバータ装置１０に代表されるパワー半導体デバイスは、電気自動車や再生可能エネルギーの普及におけるキーデバイスとして近年注目されており、製品に対する要求も益々高まっている。例えば、より大きな電力を扱えるパワー半導体デバイスが求められており、従来の主流材料であるSiよりもバンドギャップが大きいSiCやGaN等のいわゆるワイドバンドギャップ半導体を用いた高耐圧デバイスの開発が活発に進められている。また、実質的に同一または類似の動作をする複数の半導体素子を並列に設けることで、デバイス全体としての大電力化を図ることもできる。
【0021】
図２は、インバータ１３を構成する高電位トランジスタ１３４Ｈおよび低電位トランジスタ１３４Ｌを、それぞれ二つのトランジスタで構成する例を示す。具体的には、高電位トランジスタ１３４Ｈは並列に設けられた二つの高電位トランジスタ１３４１Ｈ、１３４２Ｈを含み、低電位トランジスタ１３４Ｌは並列に設けられた二つの低電位トランジスタ１３４１Ｌ、１３４２Ｌを含む。高電位トランジスタ１３４１Ｈ、１３４２Ｈの制御電極には共通の高電位ドライバ１３５Ｈから同一の制御信号が入力されるため、あたかも一つの高電位トランジスタ１３４Ｈのように一体的に動作するが、出力端子１３３では各高電位トランジスタ１３４１Ｈ、１３４２Ｈからの電流が加算されるため、図１の構成と比較してインバータ１３の出力電流が増加する。同様に、低電位トランジスタ１３４１Ｌ、１３４２Ｌの制御電極には共通の低電位ドライバ１３５Ｌから同一の制御信号が入力されるため、あたかも一つの低電位トランジスタ１３４Ｌのように一体的に動作するが、出力端子１３３では各低電位トランジスタ１３４１Ｌ、１３４２Ｌからの電流が加算されるため、図１の構成と比較してインバータ１３の出力電流が増加する。
【0022】
以上のような構成において、並列に設けられるトランジスタは、それぞれが可能な限り大きな電力を扱えるように、異なるチップに形成されるのが好ましい。すなわち、並列に設けられる高電位トランジスタ１３４１Ｈ、１３４２Ｈは互いに異なるチップに形成され、並列に設けられる低電位トランジスタ１３４１Ｌ、１３４２Ｌは互いに異なるチップに形成される。このように同一の動作をすべき複数のトランジスタが異なるチップに形成されている場合、各チップの製造時のばらつき等によって各トランジスタを流れる電流に差が生じる可能性がある。この電流のアンバランスによって一方のトランジスタに過度な電流が集中する状況が継続すると、トランジスタまたはデバイス全体の不具合の発生の可能性が高まる。このように大電力化のためにトランジスタ等の半導体素子を異なるチップに形成する場合、半導体素子間の電流のバランスを適切に保つことが重要である。
【0023】
図３は、異なるチップに形成されたトランジスタ１３４１、１３４２の間で電流のバランスを保つ構成を模式的に示す。まず、トランジスタ１３４１、１３４２の構造を説明する。トランジスタ１３４１、１３４２は、縦型構造の電界効果トランジスタまたはＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）であり、異なるシリコンウェーハ（チップ）に形成される点を除いて互いに同一の構造を有する。
【0024】
各トランジスタのシリコンウェーハの表面（図３の上方の面）には、トランジスタのゲートを構成するゲート電極３１がゲート絶縁膜３２を介して設けられる。トランジスタのソースを構成するソース領域３３は、上面視でゲート電極３１を両側から挟むようにまたは環状に囲むようにシリコンウェーハに形成されるｎ型領域である。また、ｐ型のチャネル領域３４がソース領域３３を囲むようにシリコンウェーハに形成される。ｎ型のソース領域３３およびｐ型のチャネル領域３４を除くシリコンウェーハの大部分はｎ型の基板本体３５を構成する。シリコンウェーハの裏面（図３の下方の面）には、トランジスタのドレインを構成するドレイン電極３６が設けられる。
【0025】
以上の構成のトランジスタにおいて、ゲート電極３１に正の電圧が印加されると、ゲート絶縁膜３２の直下のｐ型のチャネル領域３４にｎ型の反転層（チャネル）が形成されるため、ｎ型のソース領域３３とｎ型の基板本体３５およびドレイン電極３６が導通する。このように導通したソースとドレインの間には、おおよそ図３の上下方向すなわちシリコンウェーハの表面と裏面を結ぶ方向に電流を流すことができる。図３では、ドレイン（下）からソース（上）に流れる電流を上向きの矢印で示すが、電流はソース（上）からドレイン（下）に流すこともできる。
【0026】
トランジスタ１３４１のソース／ドレイン間で流れる電流をＩ１とし、トランジスタ１３４２のソース／ドレイン間で流れる電流をＩ２とする。これらのトランジスタ１３４１、１３４２を、図２の高電位トランジスタ１３４１Ｈ、１３４２Ｈとして使用する場合や、図２の低電位トランジスタ１３４１Ｌ、１３４２Ｌとして使用する場合は、各トランジスタ１３４１、１３４２のゲート電極３１に共通のドライバ（１３５Ｈまたは１３５Ｌ）から同一の制御信号が入力されるため、流れる電流は常に等しい（Ｉ１＝Ｉ２）はずである。しかし、各トランジスタ１３４１、１３４２が形成される各チップの製造時のばらつき等によって、流れる電流に差が生じる（Ｉ１＞Ｉ２またはＩ１＜Ｉ２）可能性がある。
【0027】
このような電流のアンバランスを解消するために、本実施形態では磁性部材４０が設けられる。図３に模式的に示すように、磁性部材４０は上面視で「８」または「∞」の形状をした無端状の循環磁路を構成する。具体的には、トランジスタ１３４１が形成された第１のチップと磁気的に結合される第１の環状磁路４１と、トランジスタ１３４２が形成された第２のチップと磁気的に結合される第２の環状磁路４２が、無端状に接続されて循環する磁路が構成される。ここで、第１の環状磁路４１の第１のチップの電流Ｉ１の周りの循環方向と、第２の環状磁路４２の第２のチップの電流Ｉ２の周りの循環方向が互いに逆である。図３の矢印で例示するように、上向きの電流Ｉ１の周りの第１の環状磁路４１の循環方向を時計回り方向とした場合、同じく上向きの電流Ｉ２の周りの第２の環状磁路４２の循環方向は反時計回り方向となる。
【0028】
以上のような構成の磁性部材４０によれば、一方のチップの電流によって発生する磁束が他方のチップに導かれ、当該他方のチップにおいて一方のチップと同じ方向の電流が誘起される。例えば、トランジスタ１３４２の上向きの電流Ｉ２によって第２の環状磁路４２に発生する磁束Ｂ２が、磁性部材４０によって第１の環状磁路４１に導かれる。ここで、第２の環状磁路４２に発生した磁束Ｂ２は反時計回り方向であるが、第１の環状磁路４１に導かれた磁束Ｂ１は時計回り方向である。トランジスタ１３４１では、トランジスタ１３４２の電流Ｉ２によって発生した磁束Ｂ１を打ち消すための電流Ｉ１が誘起される。具体的には、時計回り方向の磁束Ｂ１を打ち消す反時計回り方向の磁束Ｂ１′を発生させるために、上向きの電流Ｉ１が誘起される。このように、磁性部材４０によって、トランジスタ１３４２の上向きの電流Ｉ２が、トランジスタ１３４１の上向きの電流Ｉ１を誘起する。同様に、トランジスタ１３４１の上向きの電流Ｉ１が、トランジスタ１３４２の上向きの電流Ｉ２を誘起する。更に電流Ｉ１、Ｉ２が下向きの場合も同様である。
【0029】
各トランジスタ１３４１、１３４２を流れる電流が等しい（Ｉ１＝Ｉ２）理想的な場合は、両トランジスタ間で上記の作用がバランスするため、いずれのトランジスタにも電流は誘起されない。一方、各トランジスタ１３４１、１３４２を流れる電流に差が生じる場合は、電流の大きいトランジスタが電流の小さいトランジスタに電流を誘起するため、電流の差が自然に解消される。このように、磁性部材４０によれば、トランジスタ１３４１、１３４２間の電流のバランスを適切に保つことができる。
【0030】
上記の作用を奏する限りにおいて、磁性部材４０を設置する位置や態様が限定されるものではないが、図３に三つの設置位置４０Ａ～４０Ｃを例示する。設置位置４０Ａでは、磁性部材４０がシリコンウェーハの表面より上方に配置され、ソース領域３３を流れる各ソース電流Ｉ１、Ｉ２が第１の環状磁路４１、第２の環状磁路４２とそれぞれ鎖交する。設置位置４０Ｂでは、磁性部材４０の各環状磁路４１、４２がトランジスタ１３４１、１３４２のそれぞれのシリコンウェーハの側面または周りを囲むように配置され、基板本体３５を流れる各基板電流Ｉ１、Ｉ２が第１の環状磁路４１、第２の環状磁路４２とそれぞれ鎖交する。ここで、磁性部材４０がシリコンウェーハを「囲む」とは、磁性部材４０とシリコンウェーハが隙間なく接触している場合だけでなく、磁性部材４０とシリコンウェーハの間に空間や絶縁部材等が介在している場合も含む。設置位置４０Ｃでは、磁性部材４０がシリコンウェーハの裏面より下方に配置され、ドレイン電極３６を流れる各ドレイン電流Ｉ１、Ｉ２が第１の環状磁路４１、第２の環状磁路４２とそれぞれ鎖交する。
【0031】
図４は、図３の技術的思想を絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ: Insulated Gate Bipolar Transistor）に適用した例を示す。図３のＭＯＳＦＥＴと同等の構成要素には同一の符号を付すが、ＩＧＢＴでは３３がエミッタ領域となり３６がコレクタ電極となる。また、基板本体３５とコレクタ電極３６の間にはｐ型層３７が設けられ、ｐ型のチャネル領域３４およびｎ型の基板本体３５とｐｎｐ型のバイポーラトランジスタを構成する。
【0032】
ゲート電極３１に正の電圧が印加されると、図３のＭＯＳＦＥＴと同様にゲート絶縁膜３２直下のチャネル領域３４にチャネルが形成され、ｎ型のキャリアである電子がエミッタ領域３３から基板本体３５に流入する。この電子の流れが上記のｐｎｐ型のバイポーラトランジスタへのベース電流となるため、バイポーラトランジスタも導通状態となってエミッタとコレクタが導通する。このように導通したエミッタとコレクタの間には、図３のＭＯＳＦＥＴと同様におおよそチップの表面と裏面を結ぶ方向に電流を流すことができる。図４では、コレクタ（下）からエミッタ（上）に流れる電流を上向きの矢印で示すが、電流はエミッタ（上）からコレクタ（下）に流すこともできる。両ＩＧＢＴ１３４１、１３４２の電流Ｉ１、Ｉ２のバランスを保つための磁性部材４０の構成や作用は図３と同様のため説明を省略する。
【0033】
図５は、図３の技術的思想を横型構造の電界効果トランジスタまたはＭＯＳＦＥＴに適用した例を示す。横型構造のＭＯＳＦＥＴでは、上面視でゲート電極３１を両側から挟むようにｎ型のソース領域３３とｎ型のドレイン領域３６がシリコンウェーハに形成される。ゲート電極３１に正の電圧が印加されると、ゲート絶縁膜３２の直下のｐ型のチャネル領域３４にｎ型の反転層（チャネル）が形成されるため、ｎ型のソース領域３３とｎ型のドレイン領域３６が導通する。このように導通したソースとドレインの間には、おおよそ図５の左右方向すなわちシリコンウェーハの表面近傍でソース領域３３とドレイン領域３６を結ぶ方向に電流を流すことができる。図５では、ドレイン（右）からソース（左）に流れる電流を左向きの矢印で示すが、電流はソース（左）からドレイン（右）に流すこともできる。
【0034】
両トランジスタ１３４１、１３４２の電流Ｉ１、Ｉ２のバランスを保つための磁性部材４０は、両トランジスタのソース電流同士および／またはドレイン電流同士を磁気的に結合するように設けられる。磁性部材４０Ｓは両トランジスタ１３４１、１３４２のソース同士を磁気的に結合し、図示の例では共に上向きのトランジスタ１３４１のソース電流Ｉ１、トランジスタ１３４２のソース電流Ｉ２が、第１の環状磁路４１、第２の環状磁路４２とそれぞれ鎖交する。ここで、両トランジスタ１３４１、１３４２のドレイン電流が磁性部材４０Ｓに鎖交しないようにレイアウトが適宜調整されているものとする。磁性部材４０Ｄは両トランジスタ１３４１、１３４２のドレイン同士を磁気的に結合し、図示の例では共に下向きのトランジスタ１３４１のドレイン電流Ｉ１、トランジスタ１３４２のドレイン電流Ｉ２が、第１の環状磁路４１、第２の環状磁路４２とそれぞれ鎖交する。ここで、両トランジスタ１３４１、１３４２のソース電流が磁性部材４０Ｄに鎖交しないようにレイアウトが適宜調整されているものとする。以上のような磁性部材４０によって、トランジスタ１３４１、１３４２間のソース電流および／またはドレイン電流のバランスを適切に保つことができる。
【0035】
図６は、トランジスタ１３４１、１３４２の実装例を示す。トランジスタ１３４１、１３４２を収容するパッケージ５０は、トランジスタ１３４１が形成された第１のチップおよびトランジスタ１３４２が形成された第２のチップが実装される一対の実装基板５１Ｕ、５１Ｄを内部に備える。上方の実装基板５１Ｕには、図３のトランジスタ１３４１、１３４２のゲートおよびソースが設けられる表面が実装される。下方の実装基板５１Ｄには、図３のトランジスタ１３４１、１３４２のドレインが設けられる裏面が実装される。各実装基板５１Ｕ、５１Ｄは、ゲート、ソース、ドレイン等のチップの端子と電気的に接続されて信号を入出力する配線層５２を有する。配線層５２における各配線と各チップの各端子は、配線層５２に垂直な方向あるいはパッケージ５０の厚さ方向に延びるビア５３によって電気的に接続される。
【0036】
両チップの電流Ｉ１、Ｉ２のバランスを保つための磁性部材４０は、図３と同様の設置位置４０Ａ～４０Ｃの少なくとも一つに設けられる。設置位置４０Ａでは、磁性部材４０が両チップの表面より上方のビア５３のそれぞれの周りを囲むように配置され、これらのビア５３を上下方向（図示の例では上向き）に流れる電流Ｉ１、Ｉ２が第１の環状磁路４１、第２の環状磁路４２とそれぞれ鎖交する。設置位置４０Ｂでは、磁性部材４０の各環状磁路４１、４２が第１のチップ、第２のチップのそれぞれの側面または周りを囲むように配置され、チップの厚さ方向に流れる電流Ｉ１、Ｉ２が第１の環状磁路４１、第２の環状磁路４２とそれぞれ鎖交する。設置位置４０Ｃでは、磁性部材４０が両チップの裏面より下方のビア５３のそれぞれの周りを囲むように配置され、これらのビア５３を上下方向（図示の例では上向き）に流れる電流Ｉ１、Ｉ２が第１の環状磁路４１、第２の環状磁路４２とそれぞれ鎖交する。いずれの設置位置４０Ａ～４０Ｃに設けられた場合も、磁性部材４０はパッケージ５０の内部において第１のチップおよび第２のチップを磁気的に結合し、一方のチップの電流によって発生する磁束を他方のチップに導き、当該他方のチップにおいて一方のチップと同じ方向の電流を誘起する磁路を構成する。
【0037】
以上の設置位置４０Ａ～４０Ｃでは、各チップを上下方向に流れる電流Ｉ１、Ｉ２と鎖交するように磁性部材４０を配置したが、これらの電流Ｉ１、Ｉ２は配線層５２では図６の水平面内の配線を流れるため、これらの配線と鎖交するように磁性部材４０を構成してもよい。抽象化して表現すれば、各チップの電流端子と電気的に接続される導通部材のそれぞれの周りを囲むように磁性部材４０を構成すればよい。本実施形態では配線層５２およびビア５３が導通部材を構成する。
【0038】
図７は、トランジスタ１３４１、１３４２の他の実装例を示す。図６のパッケージ５０では上下一対の実装基板５１Ｕ、５１Ｄで第１のチップおよび第２のチップを挟む構成だったのに対し、図７のパッケージ５０では一つの実装基板５１の内部に第１のチップおよび第２のチップが実装される。図示の例では、各チップの各端子は下方の配線層５２における各配線とビア５３によって電気的に接続される。両チップの電流のバランスを保つための磁性部材４０は、両チップのビア５３のそれぞれの周りを囲む設置位置４０Ｃに配置され、これらのビア５３を上下方向（図示の例では上向き）に流れる電流Ｉ１、Ｉ２が第１の環状磁路４１、第２の環状磁路４２とそれぞれ鎖交する。
【0039】
本実施形態の磁性部材４０は、図６や図７のようにパッケージ５０内部におけるチップとの電気的接続にボンディングワイヤを使用しない半導体デバイスに好適である。ボンディングワイヤを使用する半導体デバイスでは、チップの端子とパッケージのリードを接続するボンディングワイヤ自身やリードのインダクタンスや抵抗によって、チップ間の電流のばらつきがある程度自然に抑制されていた。これに対し、ボンディングワイヤを使用しないフリップチップボンディング等の技術を使用すれば、ボンディングワイヤのための空間をパッケージ５０内部に用意する必要がなくなるため、高密度実装が可能になる。一方で、ボンディングワイヤやリードによるチップ間電流のばらつき抑制効果が失われるため、それを補うために本実施形態の磁性部材４０が設けられる。換言すれば、本実施形態の磁性部材４０によって各チップの製造時等のばらつきの影響を抑制できるため、ばらつきを厳密に考慮したチップの選別を行う必要がなくなる。なお、各チップの電流経路にバランスリアクトルを設けることで、チップ間の電流のアンバランスを低減することもできるが、ナノ秒レベルの高速スイッチングが求められる用途では、信号経路上に大きなインダクタンス成分を配置することは高速動作の阻害要因となるため好ましくない。本実施形態の磁性部材４０は各チップと電気的に接続されていないため半導体デバイスの高速動作と両立しうる。
【0040】
磁性部材４０の製造方法は特に限定されるものではないが、例えば、３Ｄプリンタを用いて所望の磁性材料から造形できる。また、チップをパッケージ５０の内部に実装する際に、チップの周囲の所望の位置に積層した磁性粒子をレーザ等で順次硬化させることで、所望の形状の磁性部材４０を形成できる。また、磁性部材４０を形成する磁性材料も特に限定されるものではないが、例えば、半導体デバイスの高速動作を必要以上に阻害しないように、電圧時間積および飽和磁束密度が小さく、角形に近い（角形比が１に近い）ヒステリシスを持つ磁性材料を使用するのが好ましい。
【0041】
以上、本発明を実施形態に基づいて説明した。実施形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【0042】
実施形態では半導体素子としてトランジスタを例示したが、サイリスタやダイオード等の他の半導体素子にも本発明は適用できる。すなわち、複数の半導体素子と磁気的に結合する磁性部材４０によって、半導体素子間の電流のバランスを適切に保つことができる。
【0043】
実施形態ではSiに半導体素子を形成する例を説明したが、Siよりもバンドギャップが大きいSiCやGaN等のワイドバンドギャップ半導体材料に半導体素子を形成してもよい。
【0044】
実施形態では実質的に同一の動作をするトランジスタ１３４１、１３４２の電流を磁性部材４０によってバランスさせる例を説明したが、異なる動作をする半導体素子間の電流をバランスさせる用途や、電流のばらつきを抑制する用途に磁性部材４０を使用してもよい。
【0045】
実施形態では磁性部材４０は上面視で「８」または「∞」の形状としたが、「パッケージ５０の内部において第１のチップおよび第２のチップを磁気的に結合し、一方のチップの電流によって発生する磁束を他方のチップに導き、当該他方のチップにおいて一方のチップと同じ方向の電流を誘起する磁路を構成する」という作用を奏する限りにおいて磁性部材４０の形状は任意である。
【0046】
実施形態では、第１のチップ（トランジスタ１３４１）および第２のチップ（トランジスタ１３４２）によって、直流電力を交流電力に変換するインバータ１３（電力変換部）を構成したが、交流電力を直流電力に変換する電力変換部としてのコンバータを構成してもよい。また、直流電力同士または交流電力同士で大きさや周波数（交流電力同士のみ）を変換する電力変換部を第１のチップおよび第２のチップで構成してもよい。このような電力変換部に磁性部材４０を適用すれば、第１のチップおよび第２のチップの電力の差を小さくする磁束を発生させることができる。
【0047】
実施形態では、電力変換装置として直流電力を交流電力に変換するインバータ１３を例示したが、交流電力を直流電力に変換するコンバータ、直流電力間で電力を変換するＤＣ／ＤＣコンバータ等の他の電力変換装置にも本発明は適用できる。
【0048】
なお、実施形態で説明した各装置の機能構成はハードウェア資源またはソフトウェア資源により、あるいはハードウェア資源とソフトウェア資源の協働により実現できる。ハードウェア資源としてプロセッサ、ＲＯＭ、ＲＡＭ、その他のＬＳＩを利用できる。ソフトウェア資源としてオペレーティングシステム、アプリケーション等のプログラムを利用できる。
【0049】
本明細書で開示した実施形態のうち、複数の機能が分散して設けられているものは、当該複数の機能の一部又は全部を集約して設けても良く、逆に複数の機能が集約して設けられているものを、当該複数の機能の一部又は全部が分散するように設けることができる。機能が集約されているか分散されているかにかかわらず、発明の目的を達成できるように構成されていればよい。
【産業上の利用可能性】
【0050】
本発明は半導体デバイスに関する。
【符号の説明】
【0051】
１０ インバータ装置、１３ インバータ、２０ モータ、４０ 磁性部材、４１ 第１の環状磁路、４２ 第２の環状磁路、５０ パッケージ、５１ 実装基板、５２ 配線層、５３ ビア、１３１ 高電位入力端子、１３２ 低電位入力端子、１３３ 出力端子、１３４ トランジスタ対、１３５ ドライバ対、１３４１ トランジスタ、１３４２ トランジスタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】