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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-25
(45)【発行日】2024-10-03
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 20/00 20230101AFI20240926BHJP
H01L 29/786 20060101ALI20240926BHJP
【ＦＩ】
H10B20/00
H01L29/78 613B
【請求項の数】
18
(21)【出願番号】P 2021519379
(86)(22)【出願日】2020-05-01
(86)【国際出願番号】 JP2020018392
(87)【国際公開番号】W WO2020230665
(87)【国際公開日】2020-11-19
【審査請求日】2023-04-14
(31)【優先権主張番号】P 2019090697
(32)【優先日】2019-05-13
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】514315159
【氏名又は名称】株式会社ソシオネクスト
(74)【代理人】
【識別番号】110001427
【氏名又は名称】弁理士法人前田特許事務所
(72)【発明者】
【氏名】酒井 康充
(72)【発明者】
【氏名】森脇 真一
【審査官】宮本 博司
(56)【参考文献】
【文献】米国特許出願公開第２０１８／０１５１５７６（ＵＳ，Ａ１）
【文献】米国特許第０７７１５２４６（ＵＳ，Ｂ１）
【文献】特開２０１１－２５８８９８（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１６／０３２９３１３（ＵＳ，Ａ１）
【文献】特開２０１８－０２６５６５（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ２０／００
Ｈ０１Ｌ ２９／７８６
(57)【特許請求の範囲】
【請求項1】
ＲＯＭ（Read Only Memory）メモリセルを備えた半導体記憶装置であって、第１方向に延びるワード線と、
前記第１方向と垂直をなす第２方向に延びる第１および第２ビット線と、
前記第２方向に延びる接地電源配線とを備え、
前記ＲＯＭメモリセルは、
前記第１ビット線と前記接地電源配線との間に設けられた立体構造トランジスタである、第１トランジスタと、
前記第２ビット線と前記接地電源配線との間に設けられた立体構造トランジスタであって、前記第１トランジスタの上層に形成されており、かつ、前記第１トランジスタと平面視でチャネル部が重なっている第２トランジスタと、
前記第１トランジスタのソースに接続され、前記第１トランジスタから前記第１方向における第１の向きに延びる第１ローカル配線と、
前記第２トランジスタのソースに接続され、前記第２トランジスタから前記第１方向における前記第１の向きと逆向きに延びる第２ローカル配線と、
前記第１トランジスタのドレインに接続され、前記第１トランジスタから前記第１方向における第２の向きに延びる第３ローカル配線と、
前記第２トランジスタのドレインに接続され、前記第２トランジスタから前記第１方向における前記第２の向きと逆向きに延びる第４ローカル配線とを備え、
前記第１および第２トランジスタは、ゲートが前記ワード線に接続されており、
前記ＲＯＭメモリセルは、前記第１ローカル配線と前記接地電源配線との接続の有無、または、前記第３ローカル配線と前記第１ビット線との接続の有無によって、第１データが記憶され、かつ、前記第２ローカル配線と前記接地電源配線との接続の有無、または、前記第４ローカル配線と前記第２ビット線との接続の有無によって、第２データが記憶されるものであり、
前記ＲＯＭメモリセルは、
前記第１方向および深さ方向に延びており、前記第１および第２トランジスタのゲートとなり、前記ワード線と接続されたゲート配線を備える
ことを特徴とする半導体記憶装置。
【請求項2】
ＲＯＭ（Read Only Memory）メモリセルを備えた半導体記憶装置であって、第１方向に延びるワード線と、
前記第１方向と垂直をなす第２方向に延びる第１および第２ビット線と、
前記第２方向に延びる接地電源配線とを備え、
前記ＲＯＭメモリセルは、
前記第１ビット線と前記接地電源配線との間に設けられた立体構造トランジスタである、第１トランジスタと、
前記第２ビット線と前記接地電源配線との間に設けられた立体構造トランジスタであって、前記第１トランジスタの上層に形成されており、かつ、前記第１トランジスタと平面視でチャネル部が重なっている第２トランジスタと、
前記第１トランジスタのソースに接続され、前記第１トランジスタから前記第１方向における第１の向きに延びる第１ローカル配線と、
前記第２トランジスタのソースに接続され、前記第２トランジスタから前記第１方向における前記第１の向きと逆向きに延びる第２ローカル配線と、
前記第１トランジスタのドレインに接続され、前記第１トランジスタから前記第１方向における第２の向きに延びる第３ローカル配線と、
前記第２トランジスタのドレインに接続され、前記第２トランジスタから前記第１方向における前記第２の向きと逆向きに延びる第４ローカル配線とを備え、
前記第１および第２トランジスタは、ゲートが前記ワード線に接続されており、
前記ＲＯＭメモリセルは、前記第１ローカル配線と前記接地電源配線との接続の有無、または、前記第３ローカル配線と前記第１ビット線との接続の有無によって、第１データが記憶され、かつ、前記第２ローカル配線と前記接地電源配線との接続の有無、または、前記第４ローカル配線と前記第２ビット線との接続の有無によって、第２データが記憶されるものであり、
前記接地電源配線は、埋め込み配線である
ことを特徴とする半導体記憶装置。
【請求項3】
請求項１または２記載の半導体記憶装置において、前記第１および第２ローカル配線は、前記接地電源配線と平面視で重なっており、
前記第３ローカル配線は、前記第１ビット線と平面視で重なっており、
前記第４ローカル配線は、前記第２ビット線と平面視で重なっている
ことを特徴とする半導体記憶装置。
【請求項4】
請求項１または２記載の半導体記憶装置において、前記第１の向きと前記第２の向きとは、同じ向きである
ことを特徴とする半導体記憶装置。
【請求項5】
請求項１または２記載の半導体記憶装置において、前記第１の向きと前記第２の向きとは、逆の向きである
ことを特徴とする半導体記憶装置。
【請求項6】
請求項１または２記載の半導体記憶装置において、前記第１トランジスタは、前記第１方向に並んでおり、ソース同士およびドレイン同士を共有するＮ（Ｎは２以上の整数）個のトランジスタを含み、
前記第２トランジスタは、前記第１方向に並んでおり、ソース同士およびドレイン同士を共有するＮ個のトランジスタを含む
ことを特徴とする半導体記憶装置。
【請求項7】
請求項１記載の半導体記憶装置において、前記接地電源配線は、前記第１および第２ビット線と同層に形成された配線である
ことを特徴とする半導体記憶装置。
【請求項8】
ＲＯＭ（Read Only Memory）メモリセルを備えた半導体記憶装置であって、第１方向に延びるワード線と、
前記第１方向と垂直をなす第２方向に延びるビット線と、
前記第２方向に延びる接地電源配線とを備え、
前記ＲＯＭメモリセルは、
前記ビット線と前記接地電源配線との間に設けられた立体構造トランジスタである、第１トランジスタと、
前記ビット線と前記接地電源配線との間に設けられた立体構造トランジスタであって、前記第１トランジスタの上層に形成されており、かつ、前記第１トランジスタと平面視でチャネル部が重なっている第２トランジスタと、
前記第１トランジスタのソースに接続された第１ローカル配線と、
前記第２トランジスタのソースに接続されており、かつ、前記第１ローカル配線と接続された第２ローカル配線と、
前記第１トランジスタのドレインに接続された第３ローカル配線と、
前記第２トランジスタのドレインに接続されており、かつ、前記第３ローカル配線と接続された第４ローカル配線とを備え、
前記第１および第２トランジスタは、ゲートが前記ワード線に接続されており、
前記ＲＯＭメモリセルは、前記第１および第２ローカル配線と前記接地電源配線との接続の有無、または、前記第３および第４ローカル配線と前記ビット線との接続の有無によって、データが記憶される
ことを特徴とする半導体記憶装置。
【請求項9】
請求項８記載の半導体記憶装置において、前記第１および第２ローカル配線は、前記第１方向に延びており、平面視で重なりを有しており、コンタクトを介して互いに接続されており、
前記第３および第４ローカル配線は、前記第１方向に延びており、平面視で重なりを有しており、コンタクトを介して互いに接続されている
ことを特徴とする半導体記憶装置。
【請求項10】
請求項９記載の半導体記憶装置において、前記第１および第２ローカル配線は、前記第１および第２トランジスタから前記第１方向における第１の向きに延びており、
前記第３および第４ローカル配線は、前記第１および第２トランジスタから前記第１方向における前記第１の向きと逆向きに延びている
ことを特徴とする半導体記憶装置。
【請求項11】
請求項８記載の半導体記憶装置において、前記ＲＯＭメモリセルは、
前記第１方向および深さ方向に延びており、前記第１および第２トランジスタのゲートとなり、前記ワード線と接続されたゲート配線を備える
ことを特徴とする半導体記憶装置。
【請求項12】
請求項８記載の半導体記憶装置において、前記接地電源配線は、埋め込み配線である
ことを特徴とする半導体記憶装置。
【請求項13】
請求項８記載の半導体記憶装置において、前記接地電源配線は、前記ビット線と同層に形成された配線である
ことを特徴とする半導体記憶装置。
【請求項14】
ＲＯＭ（Read Only Memory）メモリセルを備えた半導体記憶装置であって、第１方向に延びるワード線と、
前記第１方向と垂直をなす第２方向に延びる第１および第２ビット線と、
前記第２方向に延びる接地電源配線とを備え、
前記ＲＯＭメモリセルは、
前記第１ビット線と前記接地電源配線との間に設けられた立体構造トランジスタであり、前記第２方向に並び、ソースおよびドレインの一方である第１ノード同士を共有する２個のトランジスタを含む、第１トランジスタと、
前記第２ビット線と前記接地電源配線との間に設けられた立体構造トランジスタであって、前記第２方向に並び、前記第１ノード同士を共有する２個のトランジスタを含み、前記第１トランジスタの上層に形成されており、かつ、前記第１トランジスタと平面視でチャネル部が重なっている第２トランジスタと、
前記第１トランジスタが含む２個のトランジスタが共有する前記第１ノードに接続され、前記第１方向における第１の向きに延びる第１ローカル配線と、
前記第２トランジスタが含む２個のトランジスタが共有する前記第１ノードに接続され、前記第１方向における前記第１の向きと逆向きに延びる第２ローカル配線と、
前記第１トランジスタが含む２個のトランジスタの、ソースおよびドレインの他方である第２ノードにそれぞれ接続され、前記第１方向における第２の向きに延びる２本の第３ローカル配線と、
前記第２トランジスタが含む２個のトランジスタの前記第２ノードにそれぞれ接続され、前記第１方向における前記第２の向きと逆向きに延びる２本の第４ローカル配線とを備え、
前記第１および第２トランジスタは、ゲートが前記ワード線に接続されており、
前記ＲＯＭメモリセルは、前記第１ローカル配線と前記接地電源配線または前記第１ビット線との接続の有無によって、第１データが記憶され、かつ、前記第２ローカル配線と前記接地電源配線または前記第２ビット線との接続の有無によって、第２データが記憶されるものであり、
前記ＲＯＭメモリセルは、
前記第１方向および深さ方向に並列に延びており、前記第１および第２トランジスタのゲートとなり、前記ワード線と接続された２個のゲート配線を備える
ことを特徴とする半導体記憶装置。
【請求項15】
請求項１４記載の半導体記憶装置において、前記第１および第２ローカル配線は、前記接地電源配線と平面視で重なっており、
前記第３ローカル配線は、前記第１ビット線と平面視で重なっており、
前記第４ローカル配線は、前記第２ビット線と平面視で重なっている
ことを特徴とする半導体記憶装置。
【請求項16】
請求項１４記載の半導体記憶装置において、前記第１ローカル配線は、前記第１ビット線と平面視で重なっており、
前記第２ローカル配線は、前記第２ビット線と平面視で重なっており、
前記第３および第４ローカル配線は、前記接地電源配線と平面視で重なっている
ことを特徴とする半導体記憶装置。
【請求項17】
請求項１４記載の半導体記憶装置において、前記第１の向きと前記第２の向きとは、同じ向きである
ことを特徴とする半導体記憶装置。
【請求項18】
請求項１４記載の半導体記憶装置において、前記第１の向きと前記第２の向きとは、逆の向きである
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、ＣＦＥＴ（Complementary FET）デバイスを用いた半導体記憶装置に関し、特に、ＣＦＥＴを用いたマスクＲＯＭ（Read Only Memory）のレイアウト構造に関する。
【背景技術】
【0002】
マスクＲＯＭは、アレイ状に並ぶメモリセルを含み、各メモリセルは固定されたデータ状態を持つようにプログラムされ、製造される。メモリセルを構成するトランジスタは、ビット線とＶＳＳとの間に設けられ、ゲートにワード線が接続される。ソースまたはドレインとビット線またはＶＳＳとの接続の有無によって、ビットデータ「１」／「０」が記憶される。接続の有無は、例えばコンタクトやビアの有無によって実現される。
【0003】
また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。
【0004】
非特許文献１，２では、新規デバイスとして、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスと、これを用いたスタンダードセルが開示されている。
【先行技術文献】
【非特許文献】
【0005】
【文献】Ryckaert J. et al., "The Complementary FET (CFET) for CMOS scaling beyond N3", 2018 Symposium on VLSI Technology Digest of Technical Papers
【文献】A. Mocuta et al., "Enabling CMOS Scaling Towards 3nm and Beyond", 2018 Symposium on VLSI Technology Digest of Technical Papers
【発明の概要】
【発明が解決しようとする課題】
【0006】
本明細書では、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスのことを、非特許文献１の記載にならい、ＣＦＥＴ（Complementary FET）と呼ぶことにする。また、基板に対して垂直をなす方向のことを、深さ方向と呼ぶ。
【0007】
ところが、現在まで、ＣＦＥＴを用いたマスクＲＯＭのレイアウト構造について検討はなされていない。
【0008】
本開示は、ＣＦＥＴを用いたマスクＲＯＭのレイアウト構造を提供することを目的とする。
【課題を解決するための手段】
【0009】
本開示の第１態様では、ＲＯＭ（Read Only Memory）メモリセルを備えた半導体記憶装置であって、第１方向に延びるワード線と、前記第１方向と垂直をなす第２方向に延びる第１および第２ビット線と、前記第２方向に延びる接地電源配線とを備え、前記ＲＯＭメモリセルは、前記第１ビット線と前記接地電源配線との間に設けられた立体構造トランジスタである、第１トランジスタと、前記第２ビット線と前記接地電源配線との間に設けられた立体構造トランジスタであって、前記第１トランジスタの上層に形成されており、かつ、前記第１トランジスタと平面視でチャネル部が重なっている第２トランジスタと、前記第１トランジスタのソースに接続され、前記第１トランジスタから前記第１方向における第１の向きに延びる第１ローカル配線と、前記第２トランジスタのソースに接続され、前記第２トランジスタから前記第１方向における前記第１の向きと逆向きに延びる第２ローカル配線と、前記第１トランジスタのドレインに接続され、前記第１トランジスタから前記第１方向における第２の向きに延びる第３ローカル配線と、前記第２トランジスタのドレインに接続され、前記第２トランジスタから前記第１方向における前記第２の向きと逆向きに延びる第４ローカル配線とを備え、前記第１および第２トランジスタは、ゲートが前記ワード線に接続されており、前記ＲＯＭメモリセルは、前記第１ローカル配線と前記接地電源配線との接続の有無、または、前記第３ローカル配線と前記第１ビット線との接続の有無によって、第１データが記憶され、かつ、前記第２ローカル配線と前記接地電源配線との接続の有無、または、前記第４ローカル配線と前記第２ビット線との接続の有無によって、第２データが記憶される。
【0010】
この態様によると、ＲＯＭメモリセルは、第１ビット線と接地電源配線との間に設けられた立体構造トランジスタである第１トランジスタと、第２ビット線と接地電源配線との間に設けられた立体構造トランジスタである第２トランジスタとを備える。第２トランジスタは、第１トランジスタの上層に形成されており、かつ、第１トランジスタと平面視でチャネル部が重なっている。そして、ＲＯＭメモリセルは、第１トランジスタのソースに接続された第１ローカル配線と接地電源配線との接続の有無、または、第１トランジスタのドレインに接続された第３ローカル配線と第１ビット線との接続の有無によって、第１データが記憶される。また、ＲＯＭメモリセルは、第２トランジスタのソースに接続された第２ローカル配線と接地電源配線との接続の有無、または、第２トランジスタのドレインに接続された第４ローカル配線と第２ビット線との接続の有無によって、第２データが記憶される。これにより、マスクＲＯＭについて、小面積のレイアウト構造を実現することができる。
【0011】
本開示の第２態様では、ＲＯＭ（Read Only Memory）メモリセルを備えた半導体集積回路装置であって、第１方向に延びるワード線と、前記第１方向と垂直をなす第２方向に延びるビット線と、前記第２方向に延びる接地電源配線とを備え、前記ＲＯＭメモリセルは、前記ビット線と前記接地電源配線との間に設けられた立体構造トランジスタである、第１トランジスタと、前記ビット線と前記接地電源配線との間に設けられた立体構造トランジスタであって、前記第１トランジスタの上層に形成されており、かつ、前記第１トランジスタと平面視でチャネル部が重なっている第２トランジスタと、前記第１トランジスタのソースに接続された第１ローカル配線と、前記第２トランジスタのソースに接続されており、かつ、前記第１ローカル配線と接続された第２ローカル配線と、前記第１トランジスタのドレインに接続された第３ローカル配線と、前記第２トランジスタのドレインに接続されており、かつ、前記第３ローカル配線と接続された第４ローカル配線とを備え、前記第１および第２トランジスタは、ゲートが前記ワード線に接続されており、前記ＲＯＭメモリセルは、前記第１および第２ローカル配線と前記接地電源配線との接続の有無、または、前記第３および第４ローカル配線と前記ビット線との接続の有無によって、データが記憶される。
【0012】
この態様によると、ＲＯＭメモリセルは、ビット線と接地電源配線との間に設けられた立体構造トランジスタである第１および第２トランジスタを備える。第２トランジスタは、第１トランジスタの上層に形成されており、かつ、第１トランジスタと平面視でチャネル部が重なっている。第１トランジスタのソースに接続された第１ローカル配線と第２トランジスタのソースに接続された第２ローカル配線とは、互いに接続されている。第１トランジスタのドレインに接続された第３ローカル配線と第２トランジスタのドレインに接続された第４ローカル配線とは、互いに接続されている。そして、ＲＯＭメモリセルは、第１および第２ローカル配線と接地電源配線との接続の有無、または、第３および第４ローカル配線とビット線との接続の有無によって、データが記憶される。これにより、マスクＲＯＭについて、小面積のレイアウト構造を実現することができる。
【0013】
本開示の第３態様では、ＲＯＭ（Read Only Memory）メモリセルを備えた半導体記憶装置であって、第１方向に延びるワード線と、前記第１方向と垂直をなす第２方向に延びる第１および第２ビット線と、前記第２方向に延びる接地電源配線とを備え、前記ＲＯＭメモリセルは、前記第１ビット線と前記接地電源配線との間に設けられた立体構造トランジスタであり、前記第２方向に並び、ソースおよびドレインの一方である第１ノード同士を共有する２個のトランジスタを含む、第１トランジスタと、前記第２ビット線と前記接地電源配線との間に設けられた立体構造トランジスタであって、前記第２方向に並び、前記第１ノード同士を共有する２個のトランジスタを含み、前記第１トランジスタの上層に形成されており、かつ、前記第１トランジスタと平面視でチャネル部が重なっている第２トランジスタと、前記第１トランジスタが含む２個のトランジスタが共有する前記第１ノードに接続され、前記第１方向における第１の向きに延びる第１ローカル配線と、前記第２トランジスタが含む２個のトランジスタが共有する前記第１ノードに接続され、前記第１方向における前記第１の向きと逆向きに延びる第２ローカル配線と、前記第１トランジスタが含む２個のトランジスタの、ソースおよびドレインの他方である第２ノードにそれぞれ接続され、前記第１方向における第２の向きに延びる２本の第３ローカル配線と、前記第２トランジスタが含む２個のトランジスタの前記第２ノードにそれぞれ接続され、前記第１方向における前記第２の向きと逆向きに延びる２本の第４ローカル配線とを備え、前記第１および第２トランジスタは、ゲートが前記ワード線に接続されており、前記ＲＯＭメモリセルは、前記第１ローカル配線と前記接地電源配線または前記第１ビット線との接続の有無によって、第１データが記憶され、かつ、前記第２ローカル配線と前記接地電源配線または前記第２ビット線との接続の有無によって、第２データが記憶される。
【0014】
この態様によると、ＲＯＭメモリセルは、第１ビット線と接地電源配線との間に設けられた立体構造トランジスタである第１トランジスタと、第２ビット線と接地電源配線との間に設けられた立体構造トランジスタである第２トランジスタとを備える。第２トランジスタは、第１トランジスタの上層に形成されており、かつ、第１トランジスタと平面視でチャネル部が重なっている。第１および第２トランジスタは、それぞれ、第１および第２ビット線並びに接地電源配線が延びる第２方向に並び、ソースおよびドレインの一方である第１ノード同士を共有する２個のトランジスタを含む。そして、ＲＯＭメモリセルは、第１トランジスタが含む２個のトランジスタが共有する第１ノードに接続された第１ローカル配線と接地電源配線または第１ビット線との接続の有無によって、第１データが記憶される。また、ＲＯＭメモリセルは、第２トランジスタが含む２個のトランジスタが共有する第１ノードに接続された第２ローカル配線と接地電源配線または第２ビット線との接続の有無によって、第２データが記憶される。これにより、マスクＲＯＭについて、小面積のレイアウト構造を実現することができる。
【発明の効果】
【0015】
本開示によると、ＣＦＥＴを用いたマスクＲＯＭのレイアウト構造を提供することができる。
【図面の簡単な説明】
【0016】
【図1】半導体記憶装置の一例としてのコンタクト方式のマスクＲＯＭの構成を示す回路図である。
【図2】（ａ），（ｂ）は第１実施形態に係るメモリセルのレイアウト構造例を示す平面図である。
【図6】（ａ），（ｂ）はＣＦＥＴを用いたインバータセルのレイアウト構造の例を示す平面図である。
【図7】（ａ），（ｂ）は第１実施形態に係るメモリセルのレイアウト構造の他の例を示す平面図である。
【図8】（ａ），（ｂ）は第１実施形態に係るメモリセルのレイアウト構造の他の例を示す平面図である。
【図9】（ａ），（ｂ）は第１実施形態に係るメモリセルのレイアウト構造の他の例を示す平面図である。
【図10】（ａ），（ｂ）は第１実施形態の変形例に係るメモリセルのレイアウト構造の例を示す平面図である。
【図13】（ａ），（ｂ）は第１実施形態の変形例に係るメモリセルのレイアウト構造の他の例を示す平面図である。
【図14】（ａ），（ｂ）は第１実施形態の変形例に係るメモリセルのレイアウト構造の他の例を示す平面図である。
【図15】（ａ），（ｂ）は第１実施形態の変形例に係るメモリセルのレイアウト構造の他の例を示す平面図である。
【図16】（ａ），（ｂ）は第２実施形態に係るメモリセルのレイアウト構造例を示す平面図である。
【図20】（ａ），（ｂ）は第２実施形態に係るメモリセルのレイアウト構造の他の例を示す平面図である。
【図21】（ａ），（ｂ）は第２実施形態に係るメモリセルのレイアウト構造の他の例を示す平面図である。
【図22】（ａ），（ｂ）は第２実施形態に係るメモリセルのレイアウト構造の他の例を示す平面図である。
【図23】（ａ），（ｂ）は第３実施形態に係るメモリセルのレイアウト構造例を示す平面図である。
【図26】（ａ），（ｂ）は第３実施形態に係るメモリセルのレイアウト構造の他の例を示す平面図である。
【図27】（ａ），（ｂ）は第３実施形態に係るメモリセルのレイアウト構造の他の例を示す平面図である。
【図28】（ａ），（ｂ）は第３実施形態に係るメモリセルのレイアウト構造の他の例を示す平面図である。
【図29】（ａ），（ｂ）は第４実施形態に係るメモリセルのレイアウト構造例を示す平面図である。
【図33】（ａ），（ｂ）は第４実施形態に係るメモリセルのレイアウト構造の他の例を示す平面図である。
【図34】（ａ），（ｂ）は第４実施形態の変形例に係るメモリセルのレイアウト構造の他の例を示す平面図である。
【図35】ＣＦＥＴを備えた半導体装置の構造を示す断面図
【図36】ＣＦＥＴを備えた半導体装置の構造を示す断面図
【図37】ＣＦＥＴを備えた半導体装置の構造を示す断面図
【図38】ＣＦＥＴを備えた半導体装置の構造を示す平面図
【発明を実施するための形態】
【0017】
まず、ＣＦＥＴの基本構造について説明する。図３５～図３８はＣＦＥＴを備えた半導体装置の構造を示す図であり、図３５はＸ方向における断面図、図３６はＹ方向におけるゲート部分の断面図、図３７はＹ方向におけるソース・ドレイン部分の断面図、図３８は平面図である。なお、Ｘ方向はナノワイヤが延びる方向、Ｙ方向はゲートが延びる方向、Ｚ方向は基板面と垂直をなす方向としている。また、図３５～図３８は概略図であり、各部の寸法や位置等は必ずしも整合していない。
【0018】
この半導体装置では、シリコン（Ｓｉ）基板等の半導体基板３０１の表面に素子分離領域３０２が形成されており、素子分離領域３０２により、素子活性領域３０ａが画定されている。素子活性領域３０ａでは、Ｐ型ＦＥＴ上にＮ型ＦＥＴが形成されている。
【0019】
素子活性領域３０ａでは、半導体基板３０１上に積層トランジスタ構造３９０ａが形成されている。積層トランジスタ構造３９０ａは、半導体基板３０１上に形成されたゲート構造３９１を含む。ゲート構造３９１は、ゲート電極３５６、複数のナノワイヤ３５８、ゲート絶縁膜３５５、絶縁膜３５７を含む。ゲート電極３５６は、Ｙ方向に延び、Ｚ方向に立ち上がる。ナノワイヤ３５８は、Ｘ方向でゲート電極３５６を貫通し、Ｙ方向及びＺ方向に配列されている。ゲート絶縁膜３５５は、ゲート電極３５６とナノワイヤ３５８との間に形成されている。ゲート電極３５６及びゲート絶縁膜３５５は、Ｘ方向において、ナノワイヤ３５８の両端から後退した位置に形成されており、この後退した部分に絶縁膜３５７が形成されている。半導体基板３０１上に、絶縁膜３５７の両脇において、絶縁膜３１６が形成されている。３２１，３２２は層間絶縁膜である。
【0020】
また、図３６に示すように、ゲート電極３５６は、開口部３７５に設けられたビア３８５によって、上層の配線と接続される。
【0021】
例えば、ゲート電極３５６には、チタン、チタン窒化物又は多結晶シリコン等を用いることができる。例えば、ゲート絶縁膜３５５には、ハフニウム酸化物、アルミニウム酸化物又はハフニウム及びアルミニウムの酸化物等の高誘電率材料を用いることができる。例えば、ナノワイヤ３５８にはシリコン等を用いることができる。例えば、絶縁膜３１６、絶縁膜３５７には、シリコン酸化物又はシリコン窒化物等を用いることができる。
【0022】
この半導体装置では、Ｚ方向に配列するナノワイヤ３５８の本数は４であり、素子活性領域３０ａでは、半導体基板３０１側の２本のナノワイヤ３５８の各端部にｐ型半導体層３３１ｐが形成されている。ｐ型半導体層３３１ｐに接する２つのローカル配線３８６がＸ方向でゲート構造３９１を挟むようにして形成されている。また、半導体基板１０１から離間する側の２本のナノワイヤ３５８の各端部にｎ型半導体層３４１ｎが形成されている。ｎ型半導体層３４１ｎに接する２つのローカル配線３８８がＸ方向でゲート構造３９１を挟むようにして形成されている。ローカル配線３８６とローカル配線３８８との間に絶縁膜３３２が形成されている。ローカル配線３８８の上に絶縁膜３８９が形成されている。例えば、ｐ型半導体層３３１ｐはｐ型ＳｉＧｅ層であり、ｎ型半導体層３４１ｎはｎ型Ｓｉ層である。例えば、絶縁膜３３２には、シリコン酸化物又はシリコン窒化物等を用いることができる。
【0023】
また、図３７に示すように、ローカル配線３８８は、ビア３０７１を介して、埋め込み配線３１０１と接続される。ローカル配線３８６は、ビア３０７２を介して、埋め込み配線３１０２と接続される。
【0024】
このように、積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びＰ型半導体層３３１ｐを含むＰ型ＦＥＴを有する。このＰ型ＦＥＴでは、一方のＰ型半導体層３３１ｐがソース領域として機能し、他方のＰ型半導体層３３１ｐがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びＮ型半導体層３４１ｎを含むＮ型ＦＥＴも有する。このＮ型ＦＥＴでは、一方のＮ型半導体層３４１ｎがソース領域として機能し、他方のＮ型半導体層３４１ｎがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。
【0025】
なお、積層トランジスタ構造より上層については、ビアおよび金属配線によりトランジスタ間の配線等が行われるが、これらは既知の配線プロセスによって実現が可能である。
【0026】
なお、ここでは、Ｐ型ＦＥＴおよびＮ型ＦＥＴにおけるナノワイヤの本数は、それぞれ、Ｙ方向に４本、Ｚ方向に２本、計８本ずつであるものとしたが、ナノワイヤの本数はこれに限られるものではない。また、Ｐ型ＦＥＴとＮ型ＦＥＴのナノワイヤの本数は、異なっていてもかまわない。
【0027】
また、本明細書では、ナノワイヤの両端に形成され、トランジスタのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。上述したＣＦＥＴの基本構造例では、ｐ型半導体層３３１ｐおよびｎ型半導体層３４１ｎが、パッドに相当する。
【0028】
また、以降の実施形態における平面図および断面図においては、各絶縁膜等の記載は省略することがある。また、以降の実施形態における平面図および断面図については、ナノワイヤおよびその両側のパッドを、簡易化した直線状の形状で記載することがある。また、本明細書において、「同一サイズ」等のように、サイズ等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
【0029】
図１は半導体記憶装置の一例としてコンタクト方式のマスクＲＯＭの構成を示す回路図である。コンタクト方式のマスクＲＯＭとは、メモリセルトランジスタのドレインがビット線にコンタクトを介して接続されているか接続されていないかを、記憶データの“０”“１”に対応させるものである。
【0030】
図１において、マスクＲＯＭは、メモリセルアレイ３と、カラムデコーダ２と、センスアンプ１８とを備える。
【0031】
メモリセルアレイ３は、Ｎ型ＭＯＳトランジスタのメモリセルＭｉｊ（ｉ＝０～ｍ，ｊ＝０～ｎ）がマトリクス状に配置して構成される。メモリセルＭｉｊのゲートは、行方向に共通にワード線ＷＬｉに各々接続され、そのソースは接地電位ＶＳＳに接続される。ここで、メモリセルＭｉｊのドレインは、記憶データを“０”にするときはビット線ＢＬｊに接続され、記憶データを“１”にするときはビット線ＢＬｊに接続されない。
【0032】
カラムデコーダ２は、Ｎ型ＭＯＳトランジスタＣｊから構成される。Ｎ型ＭＯＳトランジスタＣｊは、ドレインは全て共通に接続され、ゲートはカラム選択信号線ＣＬｊにそれぞれ接続され、ソースはビット線ＢＬｊにそれぞれ接続される。
【0033】
センスアンプ１８は、プリチャージ用Ｐ型ＭＯＳトランジスタ５と、メモリセルＭｉｊの出力データを判定するインバータ８と、インバータ８の出力信号をバッファリングするインバータ９とを備える。Ｐ型ＭＯＳトランジスタ５のゲートにはプリチャージ信号ＮＰＲが入力され、ソースには電源電圧ＶＤＤが供給され、ドレインはＮ型ＭＯＳトランジスタＣｊの共通ドレインに接続される。インバータ８は、Ｎ型ＭＯＳトランジスタＣｊの共通ドレインの信号ＳＩＮを受けて、メモリセルＭｉｊの出力データを判定する。インバータ９は、インバータ８の出力信号ＳＯＵＴを受けて、メモリセルＭｉｊの記憶データを出力する。
【0034】
図１のマスクＲＯＭの動作について、メモリセルＭ００のデータを読み出す場合を例にとって説明する。
【0035】
まず、カラム選択信号線ＣＬｊのうち、ＣＬ０をハイレベルにし、その他のＣＬ１～ＣＬｎをローレベルにする。これにより、カラムレコーダ２を構成するトランジスタのうち、Ｃ０がオン状態になり、その他のＣ１～Ｃｎがオフ状態になる。また、ワード線ＷＬ０を非選択状態であるローレベルから選択状態であるハイレベルに遷移させる。
【0036】
次に、プリチャージ信号ＮＰＲをハイレベルからローレベルにし、プリチャージ用Ｐ型ＭＯＳトランジスタ５をオン状態にする。
【0037】
ここで、メモリセルＭ００のドレインがビット線ＢＬ０に接続されている場合は、メモリセルＭ００の電流能力はプリチャージ用Ｐ型ＭＯＳトランジスタ５より大きいので、インバータ８の入力信号ＳＩＮはインバータ８のスイッチングレベルよりも低い電圧になる。このため、インバータ８の出力信号ＳＯＵＴはハイレベルを保持し、インバータ９の出力信号ＯＵＴはローレベルを保持する。
【0038】
一方、メモリセルＭ００のドレインがビット線ＢＬ０に接続されていない場合は、ビット線ＢＬ０はプリチャージ用Ｐ型ＭＯＳトランジスタ５で充電され、インバータ８の入力信号ＳＩＮはインバータ８のスイッチングレベルよりも高い電圧になる。このため、インバータ８の出力信号ＳＯＵＴはローレベルになり、インバータ９の出力信号ＯＵＴはハイレベルになる。
【0039】
すなわち、メモリセルのドレインがビット線に接続されているときはローレベルが出力され（記憶データ“０”）、メモリセルのドレインがビット線に接続されていないときはハイレベルが出力される（記憶データ“１”）。
【0040】
なお、本開示のマスクＲＯＭは、各メモリセルの値の記憶方法として、メモリセルとビット線との間の接続／切断で設定する場合と、メモリセルとＶＳＳとの間の接続／切断で設定する場合とがある。
【0041】
（第１実施形態）
図２および図３は第１実施形態に係るマスクＲＯＭのレイアウト構造の例を示す図であり、図２（ａ），（ｂ）はメモリセルの平面図、図３（ａ）～（ｃ）はメモリセルの平面視縦方向における断面図である。具体的には、図２（ａ）は上部、すなわち基板から遠い側に形成された立体構造トランジスタ（ここではＮ型ナノワイヤＦＥＴ）を含む部分を示し、図２（ｂ）は下部、すなわち基板に近い側に形成された立体構造トランジスタ（ここではＮ型ナノワイヤＦＥＴ）を含む部分を示す。図３（ａ）は線Ｙ１－Ｙ１’の断面、図３（ｂ）は線Ｙ２－Ｙ２’の断面、図３（ｃ）は線Ｙ３－Ｙ３’の断面である。
図２および図３は第１実施形態に係るマスクＲＯＭのレイアウト構造の例を示す図であり、図２（ａ），（ｂ）はメモリセルの平面図、図３（ａ）～（ｃ）はメモリセルの平面視縦方向における断面図である。具体的には、図２（ａ）は上部、すなわち基板から遠い側に形成された立体構造トランジスタ（ここではＮ型ナノワイヤＦＥＴ）を含む部分を示し、図２（ｂ）は下部、すなわち基板に近い側に形成された立体構造トランジスタ（ここではＮ型ナノワイヤＦＥＴ）を含む部分を示す。図３（ａ）は線Ｙ１－Ｙ１’の断面、図３（ｂ）は線Ｙ２－Ｙ２’の断面、図３（ｃ）は線Ｙ３－Ｙ３’の断面である。
【0042】
なお、以下の説明では、図２等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）、基板面に垂直な方向をＺ方向（深さ方向に相当）としている。ただし、Ｘ方向はゲート配線およびワード線が延びる方向であり、Ｙ方向はナノワイヤおよびビット線が延びる方向である。すなわち、各実施形態の図面では、ＸＹ方向は、図３５～図３８と逆になっている。また、図２等の平面図において縦横に走る点線、および、図３等の断面図において縦に走る点線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
【0043】
また、各図では、メモリセルの記憶値を決定するコンタクトに“Ｄ”の文字を付している。
【0044】
図２および図３は、図１のメモリセルアレイ３において横方向に並ぶメモリセル２ビット分のレイアウトに相当する。図２（ｂ）に示す下部に、ビット線ＢＬ０に接続されるトランジスタが形成されており、図２（ａ）に示す上部に、ビット線ＢＬ１に接続されるトランジスタが形成されている。すなわち、図２（ａ），（ｂ）に示すトランジスタは、例えば、図１の回路図におけるＮ型トランジスタＭ０１，Ｍ００にそれぞれ相当する。破線はメモリセルの枠を示している。
【0045】
【0046】
図２（ｂ）に示すように、メモリセルのＸ方向における両端において、Ｙ方向に延びる電源配線１１，１２がそれぞれ設けられている。電源配線１１，１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ：Buried Power Rail）である。電源配線１１，１２はともに電源電圧ＶＳＳを供給する。
【0047】
図２（ａ）に示すように、Ｍ１配線層には、Ｙ方向に延びる配線６１，６２が形成されている。Ｍ１配線６１はビット線ＢＬ０に相当し、Ｍ１配線６２はビット線ＢＬ１に相当する。
【0048】
メモリセルの下部には、Ｙ方向に延びるナノワイヤ２１が形成されており、メモリセルの上部には、Ｙ方向に延びるナノワイヤ２６が形成されている。ナノワイヤ２１，２６は、平面視で重なっている。ナノワイヤ２１の両端に、Ｎ型半導体がドーピングされたパッド２２ａ，２２ｂが形成されている。ナノワイヤ２６の両端に、Ｎ型半導体がドーピングされたパッド２７ａ，２７ｂが形成されている。ナノワイヤ２１がＮ型トランジスタＭ００のチャネル部を構成し、パッド２２ａ，２２ｂがＮ型トランジスタＭ００のソースまたはドレインとなる端子を構成する。ナノワイヤ２６がＮ型トランジスタＭ０１のチャネル部を構成し、パッド２７ａ，２７ｂがＮ型トランジスタＭ０１のソースまたはドレインとなる端子を構成する。Ｎ型トランジスタＭ００は、Ｚ方向において埋め込み配線層よりも上に形成されており、Ｎ型トランジスタＭ０１は、Ｚ方向においてＮ型トランジスタＭ００よりも上に形成されている。
【0049】
ゲート配線３１は、Ｘ方向に延びており、かつ、メモリセルの下部から上部にかけてＺ方向に延びている。ゲート配線３１は、Ｎ型トランジスタＭ００，Ｍ０１のゲートとなる。すなわち、ナノワイヤ２１、ゲート配線３１、およびパッド２２ａ，２２ｂによって、Ｎ型トランジスタＭ００が構成される。ナノワイヤ２６、ゲート配線３１、およびパッド２７ａ，２７ｂによって、Ｎ型トランジスタＭ０１が構成される。なお、後述するとおり、ゲート配線３１はワード線ＷＬ０に接続される。
【0050】
メモリセルの図面下端に、ダミーゲート配線３２が形成されている。ダミーゲート配線３２は、ゲート配線３１と同様に、Ｘ方向およびＺ方向に延びている。パッド２２ｂから図面下側に延びるようにナノワイヤ２３が形成されており、パッド２７ｂから図面下側に延びるようにナノワイヤ２８が形成されている。ナノワイヤ２３とダミーゲート配線３２、および、ナノワイヤ２８とダミーゲート配線３２によって、Ｎ型トランジスタＤＮ１，ＤＮ２が形成されている。ただし、ダミーゲート配線３２はＶＳＳに接続される（図示せず）ため、Ｎ型トランジスタＤＮ１，ＤＮ２はオフ状態になっており、回路の論理動作に影響を与えない。図１の回路図においても記載していない。
【0051】
メモリセルの下部において、Ｘ方向に延びるローカル配線４１，４２が形成されている。ローカル配線４１は、パッド２２ａと接続されており、パッド２２ａから図面左向きに延びている。ローカル配線４２は、パッド２２ｂと接続されており、パッド２２ｂから図面右向きに延びている。メモリセルの上部において、Ｘ方向に延びるローカル配線４３，４４が形成されている。ローカル配線４３は、パッド２７ａと接続されており、パッド２７ａから図面右向きに延びている。ローカル配線４４は、パッド２７ｂと接続されており、パッド２７ｂから図面左向きに延びている。ローカル配線４１は、コンタクト５１を介して、Ｍ１配線６１と接続されている。ローカル配線４３は、コンタクト５２を介して、Ｍ１配線６２と接続されている。
【0052】
コンタクト７１，７２は、その有無によって、メモリセルの記憶値を決定する。コンタクト７１は、形成されたとき、ローカル配線４２と電源配線１２とを接続する。コンタクト７２は、形成されたとき、ローカル配線４４と電源配線１１とを接続する。
【0053】
図４および図５は、図２のメモリセルが、Ｘ方向に４個、Ｙ方向に４個、並べた構成を示している。Ｙ方向において、メモリセルは一列おきにＹ方向に反転して配置されている。図２のメモリセルにおける、ゲート配線３１がＸ方向に１列に並び、ワード線ＷＬ０～ＷＬ３をそれぞれ構成している。また、ダミーゲート配線３２は、ＶＳＳが供給される。図２のメモリセルにおける、Ｍ１配線６１，６２がＹ方向に１列に並び、ビット線ＢＬ０～ＢＬ７をそれぞれ構成している。ワード線ＷＬ０，ＷＬ１の間では、隣接するトランジスタのドレインが共有されている。ワード線ＷＬ２，ＷＬ３の間では、隣接するトランジスタのドレインが共有されている。
【0054】
以上のように本実施形態によると、ＲＯＭメモリセルは、ビット線となるＭ１配線６１とＶＳＳを供給する電源配線１２との間に設けられたトランジスタＭ００と、ビット線となるＭ１配線６２とＶＳＳを供給する電源配線１１との間に設けられたトランジスタＭ０１とを備える。トランジスタＭ０１は、トランジスタＭ００の上層に形成されており、かつ、トランジスタＭ００と平面視でチャネル部が重なっている。そして、ＲＯＭメモリセルは、トランジスタＭ００のソースに接続されたローカル配線４２と電源配線１２との接続の有無によって、第１データが記憶される。また、ＲＯＭメモリセルは、トランジスタＭ０１のソースに接続されたローカル配線４４と電源配線１１との接続の有無によって、第２データが記憶される。これにより、マスクＲＯＭについて、小面積のレイアウト構造を実現することができる。
【0055】
また、上部トランジスタおよび下部トランジスタをともにＮ型トランジスタとし、別々のメモリセルを形成するようにした。また、Ｙ方向において隣り合うメモリセルのトランジスタのドレイン同士が共有されるようにした。これにより、半導体記憶装置の小面積化が実現される。
【0056】
また、図４のレイアウトから分かるように、メモリセルにダミーゲート配線３２を設けたことによって、Ｙ方向においてトランジスタを連続して形成することができる。これにより、トランジスタの製造ばらつきを抑制することができる。
【0057】
なお、通常のＣＦＥＴにおいて、下部と上部のトランジスタの導電性は異なる。図６はＣＦＥＴを用いたインバータセルのレイアウト構造の例である。図６（ａ）に示す上部のトランジスタＮ１はＮ型であり、図６（ｂ）に示す下部のトランジスタＰ１はＰ型である。トランジスタＰ１およびトランジスタＮ１は、ＶＤＤを供給する電源配線６１１とＶＳＳを供給する電源配線６１２との間に、直列に接続されている。トランジスタＰ１は、チャネル部となるナノワイヤ６２１と、パッド６２２ａ，６２２ｂとを有する。トランジスタＮ１は、チャネル部となるナノワイヤ６２６と、パッド６２７ａ，６２７ｂとを有する。ゲート配線６３１は、トランジスタＰ１とトランジスタＮ１の共通のゲートになる。インバータの入力となるＭ１配線６６１はゲート配線６３１と接続されている。インバータの出力となるＭ１配線６６２は、トランジスタＰ１およびトランジスタＮ１のドレインと接続されたローカル配線６４２，６４４と接続されている。
【0058】
一方、本実施形態に係るマスクＲＯＭでは、下部と上部の両方とも、Ｎ型トランジスタを形成する。すなわち、本実施形態に係るマスクＲＯＭを有する半導体チップでは、ＣＦＥＴの下部が、Ｐ型トランジスタである領域と、Ｎ型トランジスタである領域とが含まれる。このような半導体チップでは、下部におけるトランジスタは、例えば次のように製造すればよい。すなわち、下部におけるトランジスタを形成する際に、Ｎ型トランジスタの部分をマスクして他の部分をＰ導電型にドーピングする。その後、Ｎ型トランジスタ以外の部分をマスクして、Ｎ導電型にドーピングする。そして、Ｎ型トランジスタとＰ型トランジスタとを離間して配置することによって、Ｐ導電型のドーピングとＮ導電型のドーピングを確実に行うことができる。
【0059】
（他のレイアウト構造例）
図７～図９は本実施形態に係るメモリセルのレイアウト構造の他の例を示す平面図であり、それぞれ、（ａ）は上部を示し、（ｂ）は下部を示す。図７～図９のレイアウト構造は、基本的には、図２と同様である。ただし、以下の点で、図２と異なっている。
図７～図９は本実施形態に係るメモリセルのレイアウト構造の他の例を示す平面図であり、それぞれ、（ａ）は上部を示し、（ｂ）は下部を示す。図７～図９のレイアウト構造は、基本的には、図２と同様である。ただし、以下の点で、図２と異なっている。
【0060】
図７のレイアウト構造は、ダミーゲート配線３２が形成されておらず、Ｎ型トランジスタＤＮ１，ＤＮ２が形成されていない。
【0061】
図８のレイアウト構造は、トランジスタからローカル配線が延びる向きが、ソースとドレインで同じになっている。下部のトランジスタでは、ローカル配線４１，４２Ａはともに図面左側に延びており、ローカル配線４２Ａと電源配線１１との間のコンタクト７１Ａの有無によって、記憶値が設定される。一方、上部のトランジスタでは、ローカル配線４３，４４Ａはともに図面右側に延びており、ローカル配線４４Ａと電源配線１２との間のコンタクト７２Ａの有無によって、記憶値が設定される。
【0062】
【0063】
（第１実施形態の変形例）
上述の実施形態では、メモリセルの記憶値が、トランジスタのソースに接続されたローカル配線と接地電源配線との間のコンタクトの有無によって決定されるレイアウト構造になっていた。これに対して、本変形例に係るレイアウト構造では、メモリセルの記憶値が、トランジスタのドレインに接続されたローカル配線とビット線との間のコンタクトの有無によって決定される。
上述の実施形態では、メモリセルの記憶値が、トランジスタのソースに接続されたローカル配線と接地電源配線との間のコンタクトの有無によって決定されるレイアウト構造になっていた。これに対して、本変形例に係るレイアウト構造では、メモリセルの記憶値が、トランジスタのドレインに接続されたローカル配線とビット線との間のコンタクトの有無によって決定される。
【0064】
図１０は本変形例に係るメモリセルの平面図であり、（ａ）は上部、（ｂ）は下部である。図１０のレイアウト構造において、図２と共通の構成要素には、図２と同一の符号を付しており、ここではその詳細な説明を省略する。
【0065】
ローカル配線４２は、コンタクト５４を介して、電源配線１２と接続されている。ローカル配線４４は、コンタクト５３を介して、電源配線１１と接続されている。コンタクト７３，７４は、その有無によって、メモリセルの記憶値を決定する。コンタクト７３は、形成されたとき、ローカル配線４１とＭ１配線６１とを接続する。コンタクト７４は、形成されたとき、ローカル配線４３とＭ１配線６２とを接続する。
【0066】
メモリセルの図面上端に、ダミーゲート配線３３が形成されている。ダミーゲート配線３３は、ゲート配線３１と同様に、Ｘ方向およびＺ方向に延びている。ただし、ダミーゲート配線３３は、図２におけるダミーゲート配線３２と同様に、ＶＳＳに接続される（図示せず）ため、回路の論理動作に影響を与えない。
【0067】
図１１および図１２は、図１０のメモリセルが、Ｘ方向に４個、Ｙ方向に４個、並べた構成を示している。Ｙ方向において、メモリセルは一列おきにＹ方向に反転して配置されている。図１０のメモリセルにおける、ゲート配線３１がＸ方向に１列に並び、ワード線ＷＬ０～ＷＬ３をそれぞれ構成している。また、ダミーゲート配線３３は、ＶＳＳが供給される。図１０のメモリセルにおける、Ｍ１配線６１，６２がＹ方向に１列に並び、ビット線ＢＬ０～ＢＬ７をそれぞれ構成している。ワード線ＷＬ０，ＷＬ１の間では、隣接するトランジスタのソースが共有されている。ワード線ＷＬ２，ＷＬ３の間では、隣接するトランジスタのソースが共有されている。
【0068】
（他のレイアウト構造例）
図１３～図１５は本変形例に係るメモリセルのレイアウト構造の他の例を示す平面図であり、それぞれ、（ａ）は上部を示し、（ｂ）は下部を示す。図１３～図１５のレイアウト構造は、基本的には、図１０と同様である。ただし、以下の点で、図１０と異なっている。
図１３～図１５は本変形例に係るメモリセルのレイアウト構造の他の例を示す平面図であり、それぞれ、（ａ）は上部を示し、（ｂ）は下部を示す。図１３～図１５のレイアウト構造は、基本的には、図１０と同様である。ただし、以下の点で、図１０と異なっている。
【0069】
図１３のレイアウト構造は、ダミーゲート配線３３が形成されていない。図１４のレイアウト構造は、トランジスタからローカル配線が延びる向きが、ソースとドレインで同じになっている。下部のトランジスタでは、ローカル配線４１，４２Ａはともに図面左側に延びており、ローカル配線４２Ａと電源配線１１とはコンタクト５４Ａを介して接続されている。一方、上部のトランジスタでは、ローカル配線４３，４４Ａはともに図面右側に延びており、ローカル配線４４Ａと電源配線１２とはコンタクト５３Ａを介して接続されている。図１５のレイアウト構造は、図１４のレイアウト構造に対して、ダミーゲート配線３３が形成されていない。
【0070】
（第２実施形態）
図１６および図１７は第２実施形態に係るマスクＲＯＭのレイアウト構造の例を示す図であり、図１６（ａ），（ｂ）はメモリセルの平面図、図１７（ａ）～（ｃ）はメモリセルの平面視縦方向における断面図である。具体的には、図１６（ａ）は上部、図１６（ｂ）は下部を示す。図１７（ａ）は線Ｙ１－Ｙ１’の断面、図１７（ｂ）は線Ｙ２－Ｙ２’の断面、図１７（ｃ）は線Ｙ３－Ｙ３’の断面である。
図１６および図１７は第２実施形態に係るマスクＲＯＭのレイアウト構造の例を示す図であり、図１６（ａ），（ｂ）はメモリセルの平面図、図１７（ａ）～（ｃ）はメモリセルの平面視縦方向における断面図である。具体的には、図１６（ａ）は上部、図１６（ｂ）は下部を示す。図１７（ａ）は線Ｙ１－Ｙ１’の断面、図１７（ｂ）は線Ｙ２－Ｙ２’の断面、図１７（ｃ）は線Ｙ３－Ｙ３’の断面である。
【0071】
図１６および図１７は、図１のメモリセルアレイ３におけるメモリセル１ビット分のレイアウトに相当する。図１６（ａ）に示す上部に形成されたＮ型トランジスタと、図１６（ｂ）に示す下部に形成されたＮ型トランジスタとによって、１ビット分のメモリセルが構成されている。すなわち、図１６（ａ），（ｂ）に示すトランジスタは、例えば、図１の回路図におけるＮ型トランジスタＭ００に相当する。破線はメモリセルの枠を示している。
【0072】
【0073】
図１６（ａ）に示すように、Ｍ１配線層には、Ｙ方向に延びる配線１６１，１６２が形成されている。配線１６１は電源電圧ＶＳＳを供給し、配線１６２はビット線ＢＬ０に相当する。
【0074】
メモリセルの下部には、Ｙ方向に延びるナノワイヤ１２１が形成されており、メモリセルの上部には、Ｙ方向に延びるナノワイヤ１２６が形成されている。ナノワイヤ１２１，１２６は、平面視で重なっている。ナノワイヤ１２１の両端に、Ｎ型半導体がドーピングされたパッド１２２ａ，１２２ｂが形成されている。ナノワイヤ１２６の両端に、Ｎ型半導体がドーピングされたパッド１２７ａ，１２７ｂが形成されている。ナノワイヤ１２１がＮ型トランジスタＭａのチャネル部を構成し、パッド１２２ａ，１２２ｂがＮ型トランジスタＭａのソースまたはドレインとなる端子を構成する。ナノワイヤ１２６がＮ型トランジスタＭｂのチャネル部を構成し、パッド１２７ａ，１２７ｂがＮ型トランジスタＭｂのソースまたはドレインとなる端子を構成する。Ｎ型トランジスタＭａは、Ｚ方向において埋め込み配線層よりも上に形成されており、Ｎ型トランジスタＭｂは、Ｚ方向においてＮ型トランジスタＭａよりも上に形成されている。
【0075】
ゲート配線１３１は、Ｘ方向に延びており、かつ、メモリセルの下部から上部にかけてＺ方向に延びている。ゲート配線１３１は、Ｎ型トランジスタＭａ，Ｍｂのゲートとなる。すなわち、ナノワイヤ１２１、ゲート配線１３１、およびパッド１２２ａ，１２２ｂによって、Ｎ型トランジスタＭａが構成される。ナノワイヤ１２６、ゲート配線１３１、およびパッド１２７ａ，１２７ｂによって、Ｎ型トランジスタＭｂが構成される。なお、後述するとおり、ゲート配線１３１はワード線ＷＬ０に接続される。
【0076】
メモリセルの図面下端に、ダミーゲート配線１３２が形成されている。ダミーゲート配線１３２は、ゲート配線１３１と同様に、Ｘ方向およびＺ方向に延びている。パッド１２２ｂから図面下側に延びるようにナノワイヤ１２３が形成されており、パッド１２７ｂから図面下側に延びるようにナノワイヤ１２８が形成されている。ナノワイヤ１２３とダミーゲート配線１３２、および、ナノワイヤ１２８とダミーゲート配線１３２によって、Ｎ型トランジスタＤＮ１，ＤＮ２が形成されている。ただし、ダミーゲート配線１３２はＶＳＳに接続される（図示せず）ため、Ｎ型トランジスタＤＮ１，ＤＮ２はオフ状態になっており、回路の論理動作に影響を与えない。図１の回路図においても記載していない。
【0077】
メモリセルの下部において、Ｘ方向に延びるローカル配線１４１，１４２が形成されている。ローカル配線１４１は、パッド１２２ａと接続されており、パッド１２２ａから図面右側に延びている。ローカル配線１４２は、パッド１２２ｂと接続されており、パッド１２２ｂから図面左側に延びている。メモリセルの上部において、Ｘ方向に延びるローカル配線１４３，１４４が形成されている。ローカル配線１４３は、パッド１２７ａと接続されており、パッド１２７ａから図面右側に延びている。ローカル配線１４４は、パッド１２７ｂと接続されており、パッド１２７ｂから図面左側に延びている。
【0078】
ローカル配線１４１は、コンタクト１５１を介して、ローカル配線１４３と接続されている。ローカル配線１４２は、コンタクト１５２を介して、ローカル配線１４４と接続されている。ローカル配線１４３は、コンタクト１５３を介して、Ｍ１配線１６２と接続されている。
【0079】
コンタクト１７１は、その有無によって、メモリセルの記憶値を決定する。コンタクト１７１は、形成されたとき、ローカル配線１４４とＭ１配線１６１とを接続する。
【0080】
図１８および図１９は、図１６のメモリセルが、Ｘ方向に４個、Ｙ方向に４個、並べた構成を示している。Ｙ方向において、メモリセルは一列おきにＹ方向に反転して配置されている。図１６のメモリセルにおける、ゲート配線１３１がＸ方向に１列に並び、ワード線ＷＬ０～ＷＬ３をそれぞれ構成している。また、ダミーゲート配線１３２は、ＶＳＳが供給される。図１６のメモリセルにおける、Ｍ１配線１６１，１６２がＹ方向に１列に並び、電源電圧ＶＳＳを供給する配線と、ビット線ＢＬ０～ＢＬ３をそれぞれ構成している。ワード線ＷＬ０，ＷＬ１の間では、隣接するトランジスタのドレインが共有されている。ワード線ＷＬ２，ＷＬ３の間では、隣接するトランジスタのドレインが共有されている。
【0081】
以上のように本実施形態によると、ＲＯＭメモリセルは、ビット線となるＭ１配線１６２とＶＳＳを供給するＭ１配線１６１との間に設けられたトランジスタＭａ，Ｍｂを備える。トランジスタＭｂは、トランジスタＭａの上層に形成されており、トランジスタＭａと平面視でチャネル部が重なっている。トランジスタＭａのソースに接続されたローカル配線１４２とトランジスタＭｂのソースに接続されたローカル配線１４４とは互いに接続されている。トランジスタＭａのドレインに接続されたローカル配線１４１とトランジスタＭｂのドレインに接続されたローカル配線１４３とは互いに接続されている。そして、ＲＯＭメモリセルは、ローカル配線１４４とＭ１配線１６２との接続の有無によって、データが記憶される。これにより、マスクＲＯＭについて、小面積のレイアウト構造を実現することができる。
【0082】
また、本実施形態では、１ビット分のメモリセルが上部および下部に形成された２個のトランジスタによって構成されるので、第１実施形態と比べてドライブ能力が大きく、高速に動作する。また、上部と下部でトランジスタの特性がばらついた場合に、第１実施形態では、ビット線ごとに特性がばらつくが、本実施形態ではばらつきの影響を受けない。さらに、第１実施形態と比べてより上位層のコンタクトによってメモリセルの記憶値を設定するため、メモリセルの記憶値を変更するための製造期間を短縮することができる。一方、第１実施形態では、本実施形態と比べて、メモリセルアレイの面積を小さくできる。
【0083】
また、ビット線同士の間に、電源電圧ＶＳＳを供給する配線が配置されるため、ビット線間のクロストークノイズを抑制することができる。これにより、動作の安定性が図られる。
【0084】
（他のレイアウト構造例）
図２０～図２２は本実施形態に係るメモリセルのレイアウト構造の他の例を示す平面図であり、それぞれ、（ａ）は上部を示し、（ｂ）は下部を示す。図２０～図２２のレイアウト構造は、基本的には、図１６と同様である。ただし、以下の点で、図１６と異なっている。
図２０～図２２は本実施形態に係るメモリセルのレイアウト構造の他の例を示す平面図であり、それぞれ、（ａ）は上部を示し、（ｂ）は下部を示す。図２０～図２２のレイアウト構造は、基本的には、図１６と同様である。ただし、以下の点で、図１６と異なっている。
【0085】
図２０のレイアウト構造は、ダミーゲート配線１３２が形成されておらず、Ｎ型トランジスタＤＮ１，ＤＮ２が形成されていない。
【0086】
図２１のレイアウト構造は、メモリセルの図面左端において、Ｙ方向に延びる電源配線１１１が設けられている。電源配線１１１は埋め込み配線層に形成されたＢＰＲであり、電源電圧ＶＳＳを供給する。そして、コンタクト１７１に代えて、コンタクト１７２が、その有無によって、メモリセルの記憶値を決定する。コンタクト１７２は、形成されたとき、ローカル配線１４２と電源配線１１１とを接続する。一方、Ｍ１配線１６１は、メモリセルとは接続されず、ビット線間のクロストークノイズの低減のために機能する。
【0087】
【0088】
（第２実施形態の変形例）
上述の実施形態では、メモリセルの記憶値が、トランジスタのソースに接続されたローカル配線と接地電源配線との間のコンタクトの有無によって決定されるレイアウト構造になっていた。これに対して、本変形例に係るレイアウト構造では、メモリセルの記憶値が、トランジスタのドレインに接続されたローカル配線とビット線との間のコンタクトの有無によって決定される。
上述の実施形態では、メモリセルの記憶値が、トランジスタのソースに接続されたローカル配線と接地電源配線との間のコンタクトの有無によって決定されるレイアウト構造になっていた。これに対して、本変形例に係るレイアウト構造では、メモリセルの記憶値が、トランジスタのドレインに接続されたローカル配線とビット線との間のコンタクトの有無によって決定される。
【0089】
ここでは図示は省略するが、例えば、図１６および図１７におけるコンタクト１５３を、その有無によってメモリセルの記憶値を決定するコンタクトとすればよい。そして、コンタクト１７１は、ローカル配線１４４と配線１６１とを接続するコンタクトに置き換える。メモリセルアレイを構成する際には、Ｙ方向に隣接するトランジスタのソース（ローカル配線１４２，１４４）が共有されるように配置すればよい。
【0090】
【0091】
図２３は、図１のメモリセルアレイ３において横方向に並ぶメモリセル２ビット分のレイアウトに相当する。図２３（ｂ）に示す下部に、ビット線ＢＬ０に接続されるトランジスタが形成されており、図２３（ａ）に示す上部に、ビット線ＢＬ１に接続されるトランジスタが形成されている。すなわち、図２３（ａ），（ｂ）に示すトランジスタは、例えば、図１の回路図におけるＮ型トランジスタＭ０１，Ｍ００にそれぞれ相当する。ただし、本実施形態では、Ｎ型トランジスタＭ０１，Ｍ００はいずれも、Ｘ方向に並び、並列に接続された２個のトランジスタからなる。破線はメモリセルの枠を示している。
【0092】
【0093】
図２３（ａ）に示すように、Ｍ１配線層には、Ｙ方向に延びる配線２６１，２６２，２６３，２６４が形成されている。Ｍ１配線２６１はビット線ＢＬ０に相当し、配線２６２，２６４は電源電圧ＶＳＳを供給し、Ｍ１配線２６３はビット線ＢＬ１に相当する。
【0094】
メモリセルの下部には、Ｙ方向に延びるナノワイヤ２２１，２２３が形成されており、メモリセルの上部には、Ｙ方向に延びるナノワイヤ２２６，２２８が形成されている。ナノワイヤ２２１，２２６は、平面視で重なっている。ナノワイヤ２２３，２２８は、平面視で重なっている。ナノワイヤ２２１の両端に、Ｎ型半導体がドーピングされたパッド２２２ａ，２２２ｂが形成されている。ナノワイヤ２２３の両端に、Ｎ型半導体がドーピングされたパッド２２４ａ，２２４ｂが形成されている。ナノワイヤ２２６の両端に、Ｎ型半導体がドーピングされたパッド２２７ａ，２２７ｂが形成されている。ナノワイヤ２２８の両端に、Ｎ型半導体がドーピングされたパッド２２９ａ，２２９ｂが形成されている。ナノワイヤ２２１，２２３がＮ型トランジスタＭ００のチャネル部を構成し、パッド２２２ａ，２２２ｂ，２２４ａ，２２４ｂがＮ型トランジスタＭ００のソースまたはドレインとなる端子を構成する。ナノワイヤ２２６，２２８がＮ型トランジスタＭ０１のチャネル部を構成し、パッド２２７ａ，２２７ｂ，２２９ａ，２２９ｂがＮ型トランジスタＭ０１のソースまたはドレインとなる端子を構成する。Ｎ型トランジスタＭ００は、Ｚ方向において埋め込み配線層よりも上に形成されており、Ｎ型トランジスタＭ０１は、Ｚ方向においてＮ型トランジスタＭ００よりも上に形成されている。
【0095】
ゲート配線２３１は、Ｘ方向に延びており、かつ、メモリセルの下部から上部にかけてＺ方向に延びている。ゲート配線２３１は、Ｎ型トランジスタＭ００，Ｍ０１のゲートとなる。すなわち、ナノワイヤ２２１，２２３、ゲート配線２３１、およびパッド２２２ａ，２２２ｂ，２２４ａ，２２４ｂによって、Ｎ型トランジスタＭ００が構成される。ナノワイヤ２２６，２２８、ゲート配線２３１、およびパッド２２７ａ，２２７ｂ，２２９ａ，２２９ｂによって、Ｎ型トランジスタＭ０１が構成される。なお、後述するとおり、ゲート配線２３１はワード線ＷＬ０に接続される。
【0096】
メモリセルの図面下端に、ダミーゲート配線２３２が形成されている。ダミーゲート配線２３２は、ゲート配線２３１と同様に、Ｙ方向およびＺ方向に延びている。パッド２２２ｂから図面下側に延びるようにナノワイヤ２２５ａが形成されており、パッド２２４ｂから図面下側に延びるようにナノワイヤ２２５ｂが形成されている。パッド２２７ｂから図面下側に延びるようにナノワイヤ２２５ｃが形成されており、パッド２２９ｂから図面下側に延びるようにナノワイヤ２２５ｄが形成されている。ナノワイヤ２２５ａ，２２５ｂとダミーゲート配線２３２、および、ナノワイヤ２２５ｃ，２２５ｄとダミーゲート配線２３２によって、Ｎ型トランジスタＤＮ１，ＤＮ２が形成されている。ただし、ダミーゲート配線２３２はＶＳＳに接続される（図示せず）ため、Ｎ型トランジスタＤＮ１，ＤＮ２はオフ状態になっており、回路の論理動作に影響を与えない。
【0097】
メモリセルの下部において、Ｘ方向に延びるローカル配線２４１，２４２が形成されている。ローカル配線２４１は、パッド２２２ａ，２２４ａと接続されており、パッド２２２ａから図面左側に延びている。ローカル配線２４２は、パッド２２２ｂ，２２４ｂと接続されており、パッド２２４ｂから図面右側に延びている。メモリセルの上部において、Ｘ方向に延びるローカル配線２４３，２４４が形成されている。ローカル配線２４３は、パッド２２７ａ，２２９ａと接続されており、パッド２２９ａから図面右側に延びている。ローカル配線２４４は、パッド２２７ｂ，２２９ｂと接続されており、パッド２２７ｂから図面左側に延びている。ローカル配線２４１は、コンタクト２５１を介して、Ｍ１配線２６１と接続されている。ローカル配線２４３は、コンタクト２５２を介して、Ｍ１配線２６３と接続されている。
【0098】
コンタクト２７１，２７２は、その有無によって、メモリセルの記憶値を決定する。コンタクト２７１は、形成されたとき、ローカル配線２４２とＭ１配線２６４とを接続する。コンタクト２７２は、形成されたとき、ローカル配線２４４とＭ１配線２６２とを接続する。
【0099】
図２４および図２５は、図２３のメモリセルが、Ｘ方向に２個、Ｙ方向に４個、並べた構成を示している。Ｙ方向において、メモリセルは一列おきにＹ方向に反転して配置されている。図２３のメモリセルにおける、ゲート配線２３１がＸ方向に１列に並び、ワード線ＷＬ０～ＷＬ３をそれぞれ構成している。また、ダミーゲート配線２３２は、ＶＳＳが供給される。図２３のメモリセルにおける、Ｍ１配線２６１～２６４がＹ方向に１列に並び、電源電圧ＶＳＳを供給する配線と、ビット線ＢＬ０～ＢＬ３をそれぞれ構成している。ワード線ＷＬ０，ＷＬ１の間では、隣接するトランジスタのドレインが共有されている。ワード線ＷＬ２，ＷＬ３の間では、隣接するトランジスタのドレインが共有されている。
【0100】
以上のように本実施形態によると、ＲＯＭメモリセルは、ビット線となるＭ１配線２６１とＶＳＳを供給するＭ１配線２６４との間に設けられたトランジスタＭ００と、ビット線となるＭ１配線２６３とＶＳＳを供給するＭ１配線２６２との間に設けられたトランジスタＭ０１とを備える。トランジスタＭ０１は、トランジスタＭ００の上層に形成されており、かつ、トランジスタＭ００と平面視でチャネル部が重なっている。トランジスタＭ００，Ｍ０１はそれぞれ、Ｘ方向に並び、ソース同士およびドレイン同士を共有する２個のトランジスタを含む。そして、ＲＯＭメモリセルは、トランジスタＭ００が含む２個のトランジスタが共有するソースに接続されたローカル配線２４２とＭ１配線２６４との接続の有無によって、第１データが記憶される。また、ＲＯＭメモリセルは、トランジスタＭ０１が含む２個のトランジスタが共有するソースに接続されたローカル配線２４４とＭ１配線２６２との接続の有無によって、第２データが記憶される。これにより、マスクＲＯＭについて、小面積のレイアウト構造を実現することができる。
【0101】
なお、上述の例では、メモリセルを構成するトランジスタは、並列に接続された２個のトランジスタを含むものとしたが、並列に接続された３個以上のトランジスタを含むものとしてもかまわない。
【0102】
（他のレイアウト構造例）
図２６～図２８は本実施形態に係るメモリセルのレイアウト構造の他の例を示す平面図であり、それぞれ、（ａ）は上部を示し、（ｂ）は下部を示す。図２６～図２８のレイアウト構造は、基本的には図２３と同様である。ただし、以下の点で図２３と異なっている。
図２６～図２８は本実施形態に係るメモリセルのレイアウト構造の他の例を示す平面図であり、それぞれ、（ａ）は上部を示し、（ｂ）は下部を示す。図２６～図２８のレイアウト構造は、基本的には図２３と同様である。ただし、以下の点で図２３と異なっている。
【0103】
図２６のレイアウト構造は、ダミーゲート配線２３２が形成されておらず、Ｎ型トランジスタＤＮ１，ＤＮ２が形成されていない。
【0104】
図２７のレイアウト構造は、メモリセルの図面両端において、Ｙ方向に延びる電源配線２１１，２１２が設けられている。電源配線２１１，２１２は埋め込み配線層に形成されたＢＰＲであり、電源電圧ＶＳＳを供給する。そして、コンタクト２７１，２７２に代えて、コンタクト２７３，２７４が、その有無によって、メモリセルの記憶値を決定する。コンタクト２７３は、形成されたとき、ローカル配線２４２と電源配線２１２とを接続する。コンタクト２７４は、形成されたとき、ローカル配線２４４と電源配線２１１とを接続する。一方、配線２６２，２６４は、メモリセルとは接続されず、ビット線間のクロストークノイズの低減のために機能する。
【0105】
【0106】
（第４実施形態）
図２９および図３０は第４実施形態に係るマスクＲＯＭのレイアウト構造の例を示す図であり、図２９（ａ），（ｂ）はメモリセルの平面図、図３０（ａ）～（ｃ）はメモリセルの平面視縦方向における断面図である。具体的には、図２９（ａ）は上部、図２９（ｂ）は下部を示す。図３０（ａ）は線Ｙ１－Ｙ１’の断面、図３０（ｂ）は線Ｙ２－Ｙ２’の断面、図３０（ｃ）は線Ｙ３－Ｙ３’の断面である。
図２９および図３０は第４実施形態に係るマスクＲＯＭのレイアウト構造の例を示す図であり、図２９（ａ），（ｂ）はメモリセルの平面図、図３０（ａ）～（ｃ）はメモリセルの平面視縦方向における断面図である。具体的には、図２９（ａ）は上部、図２９（ｂ）は下部を示す。図３０（ａ）は線Ｙ１－Ｙ１’の断面、図３０（ｂ）は線Ｙ２－Ｙ２’の断面、図３０（ｃ）は線Ｙ３－Ｙ３’の断面である。
【0107】
図２９および図３０は、図１のメモリセルアレイ３において横方向に並ぶメモリセル２ビット分のレイアウトに相当する。図２９（ｂ）に示す下部に、ビット線ＢＬ０に接続されるトランジスタが形成されており、図２９（ａ）に示す上部に、ビット線ＢＬ１に接続されるトランジスタが形成されている。すなわち、図２９（ａ），（ｂ）に示すトランジスタは、例えば、図１の回路図におけるＮ型トランジスタＭ０１，Ｍ００にそれぞれ相当する。ただし、本実施形態では、Ｎ型トランジスタＭ０１，Ｍ００はいずれも、Ｙ方向に並び、並列に接続された２個のトランジスタからなる。破線はメモリセルの枠を示している。
【0108】
【0109】
図２９（ｂ）に示すように、メモリセルのＸ方向における両端において、Ｙ方向に延びる電源配線４１１，４１２がそれぞれ設けられている。電源配線４１１，４１２はＢＰＲであり、ともに電源電圧ＶＳＳを供給する。
【0110】
図２９（ａ）に示すように、Ｍ１配線層には、Ｙ方向に延びる配線４６１，４６２が形成されている。Ｍ１配線４６１はビット線ＢＬ０に相当し、Ｍ１配線４６２はビット線ＢＬ１に相当する。
【0111】
メモリセルの下部には、Ｙ方向に延びるナノワイヤ４２１，４２３が形成されており、メモリセルの上部には、Ｙ方向に延びるナノワイヤ４２６，４２８が形成されている。ナノワイヤ４２１，４２６は平面視で重なっており、ナノワイヤ４２３，４２８は平面視で重なっている。ナノワイヤ４２１の図面上側、ナノワイヤ４２１，４２３の間、および、ナノワイヤ４２３の図面下側に、Ｎ型半導体がドーピングされたパッド４２２ａ，４２２ｂ，４２２ｃが形成されている。ナノワイヤ４２６の図面上側、ナノワイヤ４２６，４２８の間、および、ナノワイヤ４２８の図面下側に、Ｎ型半導体がドーピングされたパッド４２７ａ，４２７ｂ，４２７ｃが形成されている。
【0112】
ナノワイヤ４２１，４２３がＮ型トランジスタＭ００のチャネル部を構成し、パッド４２２ａ，４２２ｂ，４２２ｃがＮ型トランジスタＭ００のソースまたはドレインとなる端子を構成する。パッド４２２ｂは、Ｎ型トランジスタＭ００を構成する２個のトランジスタの、共有されたソースに相当する。ナノワイヤ４２６，４２８がＮ型トランジスタＭ０１のチャネル部を構成し、パッド４２７ａ，４２７ｂ，４２７ｃがＮ型トランジスタＭ０１のソースまたはドレインとなる端子を構成する。パッド４２７ｂは、Ｎ型トランジスタＭ０１を構成する２個のトランジスタの、共有されたソースに相当する。Ｎ型トランジスタＭ００は、Ｚ方向において埋め込み配線層よりも上に形成されており、Ｎ型トランジスタＭ０１は、Ｚ方向においてＮ型トランジスタＭ００よりも上に形成されている。
【0113】
ゲート配線４３１，４３２は、Ｘ方向に並列に延びており、かつ、メモリセルの下部から上部にかけてＺ方向に延びている。ゲート配線４３１，４３２は、Ｎ型トランジスタＭ００，Ｍ０１のゲートとなる。すなわち、ナノワイヤ４２１，４２３、ゲート配線４３１，４３２、およびパッド４２２ａ，４２２ｂ，４２２ｃによって、Ｎ型トランジスタＭ００が構成される。ナノワイヤ４２６，４２８、ゲート配線４３１，４３２、およびパッド４２７ａ，４２７ｂ，４２７ｃによって、Ｎ型トランジスタＭ０１が構成される。なお、後述するとおり、ゲート配線４３１，４３２は同じワード線ＷＬ０に接続される。
【0114】
メモリセルの下部において、Ｘ方向に延びるローカル配線４４１，４４２，４４３が形成されている。ローカル配線４４１は、パッド４２２ａと接続されており、パッド４２２ａから図面左向きに延びている。ローカル配線４４２は、パッド４２２ｂと接続されており、パッド４２２ｂから図面右向きに延びている。ローカル配線４４３は、パッド４２２ｃと接続されており、パッド４２２ｃから図面左向きに延びている。メモリセルの上部において、Ｘ方向に延びるローカル配線４４４，４４５，４４６が形成されている。ローカル配線４４４は、パッド４２７ａと接続されており、パッド４２７ａから図面右向きに延びている。ローカル配線４４５は、パッド４２７ｂと接続されており、パッド４２７ｂから図面左向きに延びている。ローカル配線４４６は、パッド４２７ｃと接続されており、パッド４２７ｃから図面右向きに延びている。
【0115】
ローカル配線４４１は、コンタクト４５１を介して、Ｍ１配線４６１と接続されている。ローカル配線４４３は、コンタクト４５２を介して、Ｍ１配線４６１と接続されている。ローカル配線４４４は、コンタクト４５３を介して、Ｍ１配線４６２と接続されている。ローカル配線４４６は、コンタクト４５４を介して、Ｍ１配線４６２と接続されている。
【0116】
コンタクト４７１，４７２は、その有無によってメモリセルの記憶値を決定する。コンタクト４７１は、形成されたとき、ローカル配線４４５と電源配線４１１とを接続する。コンタクト４７２は、形成されたとき、ローカル配線４４２と電源配線４１２とを接続する。
【0117】
図３１および図３２は、図２９のメモリセルが、Ｘ方向に４個、Ｙ方向に２個、並べた構成を示している。図２９のメモリセルにおける、ゲート配線４３１，４３２がＸ方向に１列に並び、ワード線ＷＬ０，ＷＬ１をそれぞれ構成している。図２９のメモリセルにおける、配線４６１，４６２がＹ方向に１列に並び、ビット線ＢＬ０～ＢＬ７をそれぞれ構成している。ワード線ＷＬ０，ＷＬ１の間では、隣接するトランジスタのドレインが共有されている。
【0118】
以上のように本実施形態によると、ＲＯＭメモリセルは、ビット線となるＭ１配線４６１とＶＳＳを供給する電源配線４１２との間に設けられたトランジスタＭ００と、ビット線となるＭ１配線４６２とＶＳＳを供給する電源配線４１１との間に設けられたトランジスタＭ０１とを備える。トランジスタＭ０１は、トランジスタＭ００の上層に形成されており、かつ、トランジスタＭ００と平面視でチャネル部が重なっている。トランジスタＭ００，Ｍ０１はそれぞれ、Ｙ方向に並び、ソース同士を共有する２個のトランジスタを含む。そして、ＲＯＭメモリセルは、トランジスタＭ００が含む２個のトランジスタが共有する第１ノードとしてのソースに接続されたローカル配線４４２と電源配線４１２との接続の有無によって、第１データが記憶される。また、ＲＯＭメモリセルは、トランジスタＭ０１が含む２個のトランジスタが共有するソースに接続されたローカル配線４４５と電源配線４１１との接続の有無によって、第２データが記憶される。これにより、マスクＲＯＭについて、小面積のレイアウト構造を実現することができる。
【0119】
（他のレイアウト構造例）
図３３は本実施形態に係るメモリセルのレイアウト構造の他の例を示す平面図であり、それぞれ、（ａ）は上部を示し、（ｂ）は下部を示す。図３３のレイアウト構造は、基本的には図２９と同様である。ただし、以下の点で図２９と異なっている。
図３３は本実施形態に係るメモリセルのレイアウト構造の他の例を示す平面図であり、それぞれ、（ａ）は上部を示し、（ｂ）は下部を示す。図３３のレイアウト構造は、基本的には図２９と同様である。ただし、以下の点で図２９と異なっている。
【0120】
図３３のレイアウト構造は、トランジスタからローカル配線が延びる向きが、ソースとドレインで同じになっている。下部のトランジスタでは、ローカル配線４４１，４４２Ａ，４４３はいずれも図面左側に延びており、ローカル配線４４２Ａと電源配線４１１との間のコンタクト４７１Ａの有無によって、記憶値が設定される。一方、上部のトランジスタでは、ローカル配線４４４，４４５Ａ，４４６はいずれも図面右側に延びており、ローカル配線４４５Ａと電源配線４１２との間のコンタクト４７２Ａの有無によって、記憶値が設定される。
【0121】
（第４実施形態の変形例）
上述の実施形態では、メモリセルの記憶値が、トランジスタのソースに接続されたローカル配線と接地電源配線との間のコンタクトの有無によって決定されるレイアウト構造になっていた。これに対して、本変形例に係るレイアウト構造では、メモリセルの記憶値が、トランジスタのドレインに接続されたローカル配線とビット線との間のコンタクトの有無によって決定される。
上述の実施形態では、メモリセルの記憶値が、トランジスタのソースに接続されたローカル配線と接地電源配線との間のコンタクトの有無によって決定されるレイアウト構造になっていた。これに対して、本変形例に係るレイアウト構造では、メモリセルの記憶値が、トランジスタのドレインに接続されたローカル配線とビット線との間のコンタクトの有無によって決定される。
【0122】
図３４は本変形例に係るメモリセルの平面図であり、（ａ）は上部、（ｂ）は下部である。図３４のレイアウト構造において、図２９と共通の構成要素には、図２９と同一の符号を付しており、ここではその詳細な説明を省略する。
【0123】
メモリセルの下部において、Ｘ方向に延びるローカル配線４４１Ａ，４４２Ａ，４４３Ａが形成されている。ローカル配線４４１Ａは、パッド４２２ａと接続されており、パッド４２２ａから図面右向きに延びている。ローカル配線４４２Ａは、パッド４２２ｂと接続されており、パッド４２２ｂから図面左向きに延びている。ローカル配線４４３Ａは、パッド４２２ｃと接続されており、パッド４２２ｃから図面右向きに延びている。メモリセルの上部において、Ｘ方向に延びるローカル配線４４４Ａ，４４５Ａ，４４６Ａが形成されている。ローカル配線４４４Ａは、パッド４２７ａと接続されており、パッド４２７ａから図面左向きに延びている。ローカル配線４４５Ａは、パッド４２７ｂと接続されており、パッド４２７ｂから図面右向きに延びている。ローカル配線４４６Ａは、パッド４２７ｃと接続されており、パッド４２７ｃから図面左向きに延びている。
【0124】
ローカル配線４４１Ａは、コンタクト４５７を介して、電源配線４１２と接続されている。ローカル配線４４３Ａは、コンタクト４５８を介して、電源配線４１２と接続されている。ローカル配線４４４Ａは、コンタクト４５５を介して、電源配線４１１と接続されている。ローカル配線４４６Ａは、コンタクト４５６を介して、電源配線４１１と接続されている。
【0125】
コンタクト４７３，４７４は、その有無によってメモリセルの記憶値を決定する。コンタクト４７３は、形成されたとき、ローカル配線４４２ＡとＭ１配線４６１とを接続する。コンタクト４７４は、形成されたとき、ローカル配線４４５ＡとＭ１配線４６２とを接続する。
【0126】
（他の例）
なお、上述の各実施形態では、トランジスタは１本のナノワイヤを備えるものとしたが、トランジスタの一部または全部は、複数本のナノワイヤを備えてもよい。この場合、平面視でＸ方向において複数本のナノワイヤを設けてもよいし、Ｚ方向において複数本のナノワイヤを設けてもよい。また、Ｘ方向およびＺ方向の両方においてそれぞれ複数本のナノワイヤを設けてもよい。また、セルの上部と下部とにおいて、トランジスタが備えるナノワイヤの本数が異なっていてもよい。
なお、上述の各実施形態では、トランジスタは１本のナノワイヤを備えるものとしたが、トランジスタの一部または全部は、複数本のナノワイヤを備えてもよい。この場合、平面視でＸ方向において複数本のナノワイヤを設けてもよいし、Ｚ方向において複数本のナノワイヤを設けてもよい。また、Ｘ方向およびＺ方向の両方においてそれぞれ複数本のナノワイヤを設けてもよい。また、セルの上部と下部とにおいて、トランジスタが備えるナノワイヤの本数が異なっていてもよい。
【0127】
また、上述の各実施形態では、ナノワイヤの断面形状はほぼ正方形としているが、これに限られるものではない。例えば、円形や長方形であってもよい。
【0128】
また、上述の各実施形態では、立体構造トランジスタとしてナノワイヤＦＥＴを例にとって説明を行ったが、これに限られるものではない。例えば、セルの下部に形成されるトランジスタは、フィン型トランジスタであってもよい。
【産業上の利用可能性】
【0129】
本開示では、ＣＦＥＴを用いたＲＯＭメモリセルを備えた半導体集積回路装置について、できるので、例えば半導体チップの性能向上に有用である。
【符号の説明】
【0130】
１１，１２ 電源配線（接地電源配線）
３１ ゲート配線
４１，４２，４２Ａ，４３，４４，４４Ａ ローカル配線
６１，６２ Ｍ１配線（ビット線）
１１１ 電源配線（接地電源配線）
１３１ ゲート配線
１４１，１４２，１４３，１４４ ローカル配線
１５１，１５２ コンタクト
１６１ Ｍ１配線（接地電源配線）
１６２ Ｍ１配線（ビット線）
２１１，２１２ 電源配線（接地電源配線）
２３１ ゲート配線
２４１，２４２，２４３，２４４ ローカル配線
２６１，２６３ Ｍ１配線（ビット線）
２６２，２６４ Ｍ１配線（接地電源配線）
４１１，４１２ 電源配線（接地電源配線）
４３１，４３２ ゲート配線
４４１，４４１Ａ，４４２，４４２Ａ，４４３，４４３Ａ，４４４，４４４Ａ，４４５，４４５Ａ，４４６，４４６Ａ ローカル配線
４６１，４６２ Ｍ１配線（ビット線）
ＢＬ０～ＢＬｎ ビット線
Ｍ００，Ｍ０１，Ｍａ，Ｍｂ トランジスタ
ＷＬ０～ＷＬｍ ワード線
３１ ゲート配線
４１，４２，４２Ａ，４３，４４，４４Ａ ローカル配線
６１，６２ Ｍ１配線（ビット線）
１１１ 電源配線（接地電源配線）
１３１ ゲート配線
１４１，１４２，１４３，１４４ ローカル配線
１５１，１５２ コンタクト
１６１ Ｍ１配線（接地電源配線）
１６２ Ｍ１配線（ビット線）
２１１，２１２ 電源配線（接地電源配線）
２３１ ゲート配線
２４１，２４２，２４３，２４４ ローカル配線
２６１，２６３ Ｍ１配線（ビット線）
２６２，２６４ Ｍ１配線（接地電源配線）
４１１，４１２ 電源配線（接地電源配線）
４３１，４３２ ゲート配線
４４１，４４１Ａ，４４２，４４２Ａ，４４３，４４３Ａ，４４４，４４４Ａ，４４５，４４５Ａ，４４６，４４６Ａ ローカル配線
４６１，４６２ Ｍ１配線（ビット線）
ＢＬ０～ＢＬｎ ビット線
Ｍ００，Ｍ０１，Ｍａ，Ｍｂ トランジスタ
ＷＬ０～ＷＬｍ ワード線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
