特許 7560747 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-25

(45)【発行日】2024-10-03

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   H10B 20/00 20230101AFI20240926BHJP

【ＦＩ】

H10B20/00

【請求項の数】 10

(21)【出願番号】P 2021519380

(86)(22)【出願日】2020-05-01

(86)【国際出願番号】 JP2020018393

(87)【国際公開番号】W WO2020230666

(87)【国際公開日】2020-11-19

【審査請求日】2023-04-14

(31)【優先権主張番号】P 2019090699

(32)【優先日】2019-05-13

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】110001427

【氏名又は名称】弁理士法人前田特許事務所

(72)【発明者】

【氏名】酒井 康充

【審査官】宮本 博司

(56)【参考文献】

【文献】米国特許出願公開第２０１８／０１５１５７６（ＵＳ，Ａ１）

【文献】米国特許第０７７１５２４６（ＵＳ，Ｂ１）

【文献】特開２０１１－２５８８９８（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１６／０３２９３１３（ＵＳ，Ａ１）

【文献】特開２０１８－０２６５６５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ２０／００

(57)【特許請求の範囲】

【請求項1】

ＲＯＭ（Read Only Memory）メモリセルを備えた半導体記憶装置であって、
第１方向に延びるワード線と、
前記第１方向と垂直をなす第２方向に延びる第１および第２ビット線と、
前記第２方向に延びる接地電源配線とを備え、
前記ＲＯＭメモリセルは、
前記第１ビット線と前記接地電源配線との間に設けられた立体構造トランジスタである、第１トランジスタと、
前記第２ビット線と前記接地電源配線との間に設けられた立体構造トランジスタであって、前記第１トランジスタの上層に形成されており、かつ、前記第１トランジスタと平面視でチャネル部が重なっている第２トランジスタと、
前記第１トランジスタのソースに接続され、前記第１ビット線または前記接地電源配線に接続された第１ローカル配線と、
前記第１トランジスタのドレインに接続され、前記第１ビット線または前記接地電源配線に接続された第２ローカル配線と、
前記第２トランジスタのソースに接続され、前記第２ビット線または前記接地電源配線に接続された第３ローカル配線と、
前記第２トランジスタのドレインに接続され、前記第２ビット線または前記接地電源配線に接続された第４ローカル配線とを備え、
前記第１および第２トランジスタは、ゲートが前記ワード線に接続されており、
前記ＲＯＭメモリセルは、前記第１および第２ローカル配線の接続先が、前記第１ビット線および前記接地電源配線のうちの同じ線か異なる線かによって、第１データが記憶され、かつ、前記第３および第４ローカル配線の接続先が、前記第２ビット線および前記接地電源配線のうちの同じ線か異なる線かによって、第２データが記憶されるものであり、
前記ＲＯＭメモリセルは、
前記第１方向および深さ方向に延びており、前記第１および第２トランジスタのゲートとなり、前記ワード線と接続されたゲート配線を備える
ことを特徴とする半導体記憶装置。

【請求項2】

ＲＯＭ（Read Only Memory）メモリセルを備えた半導体記憶装置であって、
第１方向に延びるワード線と、
前記第１方向と垂直をなす第２方向に延びる第１および第２ビット線と、
前記第２方向に延びる接地電源配線とを備え、
前記ＲＯＭメモリセルは、
前記第１ビット線と前記接地電源配線との間に設けられた立体構造トランジスタである、第１トランジスタと、
前記第２ビット線と前記接地電源配線との間に設けられた立体構造トランジスタであって、前記第１トランジスタの上層に形成されており、かつ、前記第１トランジスタと平面視でチャネル部が重なっている第２トランジスタと、
前記第１トランジスタのソースに接続され、前記第１ビット線または前記接地電源配線に接続された第１ローカル配線と、
前記第１トランジスタのドレインに接続され、前記第１ビット線または前記接地電源配線に接続された第２ローカル配線と、
前記第２トランジスタのソースに接続され、前記第２ビット線または前記接地電源配線に接続された第３ローカル配線と、
前記第２トランジスタのドレインに接続され、前記第２ビット線または前記接地電源配線に接続された第４ローカル配線とを備え、
前記第１および第２トランジスタは、ゲートが前記ワード線に接続されており、
前記ＲＯＭメモリセルは、前記第１および第２ローカル配線の接続先が、前記第１ビット線および前記接地電源配線のうちの同じ線か異なる線かによって、第１データが記憶され、かつ、前記第３および第４ローカル配線の接続先が、前記第２ビット線および前記接地電源配線のうちの同じ線か異なる線かによって、第２データが記憶されるものであり、
前記接地電源配線は、埋め込み配線である
ことを特徴とする半導体記憶装置。

【請求項3】

請求項１または２記載の半導体記憶装置において、
前記第１および第２ローカル配線は、前記第１ビット線および前記接地電源配線と平面視で重なっており、
前記第３および第４ローカル配線は、前記第２ビット線および前記接地電源配線と平面視で重なっている
ことを特徴とする半導体記憶装置。

【請求項4】

請求項１または２記載の半導体記憶装置において、
前記第１トランジスタは、前記第１方向に並んでおり、ソース同士およびドレイン同士を共有するＮ（Ｎは２以上の整数）個のトランジスタを含み、
前記第２トランジスタは、前記第１方向に並んでおり、ソース同士およびドレイン同士を共有するＮ個のトランジスタを含む
ことを特徴とする半導体記憶装置。

【請求項5】

請求項１記載の半導体記憶装置において、
前記接地電源配線は、前記第１および第２ビット線と同層に形成された配線である
ことを特徴とする半導体記憶装置。

【請求項6】

ＲＯＭ（Read Only Memory）メモリセルを備えた半導体記憶装置であって、
第１方向に延びるワード線と、
前記第１方向と垂直をなす第２方向に延びるビット線と、
前記第２方向に延びる接地電源配線とを備え、
前記ＲＯＭメモリセルは、
前記ビット線と前記接地電源配線との間に設けられた立体構造トランジスタである、第１トランジスタと、
前記ビット線と前記接地電源配線との間に設けられた立体構造トランジスタであって、前記第１トランジスタの上層に形成されており、かつ、前記第１トランジスタと平面視でチャネル部が重なっている第２トランジスタと、
前記第１トランジスタのソースに接続された第１ローカル配線と、
前記第２トランジスタのソースに接続された第２ローカル配線と、
前記第１トランジスタのドレインに接続された第３ローカル配線と、
前記第２トランジスタのドレインに接続された第４ローカル配線とを備え、
前記第１および第２トランジスタは、ゲートが前記ワード線に接続されており、
前記第１および第２ローカル配線は、互いに接続されており、かつ、前記ビット線または前記接地電源配線と接続されており、
前記第３および第４ローカル配線は、互いに接続されており、かつ、前記ビット線または前記接地電源配線と接続されており、
前記ＲＯＭメモリセルは、前記第１および第２ローカル配線、並びに、前記第３および第４ローカル配線の接続先が、前記ビット線および前記接地電源配線のうち同じ線か異なる線かによって、データが記憶される
ことを特徴とする半導体記憶装置。

【請求項7】

請求項６記載の半導体記憶装置において、
前記第１および第２ローカル配線は、前記第１方向に延びており、平面視で重なりを有しており、コンタクトを介して互いに接続されており、
前記第３および第４ローカル配線は、前記第１方向に延びており、平面視で重なりを有しており、コンタクトを介して互いに接続されている
ことを特徴とする半導体記憶装置。

【請求項8】

請求項６記載の半導体記憶装置において、
前記ＲＯＭメモリセルは、
前記第１方向および深さ方向に延びており、前記第１および第２トランジスタのゲートとなり、前記ワード線と接続されたゲート配線を備える
ことを特徴とする半導体記憶装置。

【請求項9】

請求項６記載の半導体記憶装置において、
前記接地電源配線は、埋め込み配線である
ことを特徴とする半導体記憶装置。

【請求項10】

請求項６記載の半導体記憶装置において、
前記接地電源配線は、前記ビット線と同層に形成された配線である
ことを特徴とする半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、ＣＦＥＴ（Complementary FET）デバイスを用いた半導体記憶装置に関し、特に、ＣＦＥＴを用いたマスクＲＯＭ（Read Only Memory）のレイアウト構造に関する。

【背景技術】

【0002】

ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。

【0003】

非特許文献１，２では、新規デバイスとして、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスと、これを用いたスタンダードセルが開示されている。

【0004】

また、マスクＲＯＭは、アレイ状に並ぶメモリセルを含み、各メモリセルは固定されたデータ状態を持つようにプログラムされ、製造される。メモリセルを構成するトランジスタは、ビット線とＶＳＳとの間に設けられ、ゲートにワード線が接続される。例えば、特許文献１に開示されたマスクＲＯＭでは、トランジスタのソースおよびドレインが、ビット線およびＶＳＳのうち同じ線に接続されるか、互いに異なる線に接続されるかという接続形態によって、データ「１」／「０」が記憶される。このマスクＲＯＭは、メモリセルを構成するトランジスタのソースおよびドレインが隣り合うトランジスタ同士で共有されており、これにより、小面積を実現している。

【先行技術文献】

【特許文献】

【0005】

【文献】米国特許第５，９１７，２２４号明細書

【非特許文献】

【0006】

【文献】Ryckaert J. et al., "The Complementary FET (CFET) for CMOS scaling beyond N3", 2018 Symposium on VLSI Technology Digest of Technical Papers

【文献】A. Mocuta et al., "Enabling CMOS Scaling Towards 3nm and Beyond", 2018 Symposium on VLSI Technology Digest of Technical Papers

【発明の概要】

【発明が解決しようとする課題】

【0007】

本明細書では、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスのことを、非特許文献１の記載にならい、ＣＦＥＴ（Complementary FET）と呼ぶことにする。また、基板に対して垂直をなす方向のことを、深さ方向と呼ぶ。

【0008】

本開示は、ＣＦＥＴを用いたマスクＲＯＭのレイアウト構造を提供することを目的とする。

【課題を解決するための手段】

【0009】

本開示の第１態様では、ＲＯＭ（Read Only Memory）メモリセルを備えた半導体記憶装置は、第１方向に延びるワード線と、前記第１方向と垂直をなす第２方向に延びる第１および第２ビット線と、前記第２方向に延びる接地電源配線とを備え、前記ＲＯＭメモリセルは、前記第１ビット線と前記接地電源配線との間に設けられた立体構造トランジスタである、第１トランジスタと、前記第２ビット線と前記接地電源配線との間に設けられた立体構造トランジスタであって、前記第１トランジスタの上層に形成されており、かつ、前記第１トランジスタと平面視でチャネル部が重なっている第２トランジスタと、前記第１トランジスタのソースに接続され、前記第１ビット線または前記接地電源配線に接続された第１ローカル配線と、前記第１トランジスタのドレインに接続され、前記第１ビット線または前記接地電源配線に接続された第２ローカル配線と、前記第２トランジスタのソースに接続され、前記第２ビット線または前記接地電源配線に接続された第３ローカル配線と、前記第２トランジスタのドレインに接続され、前記第２ビット線または前記接地電源配線に接続された第４ローカル配線とを備え、前記第１および第２トランジスタは、ゲートが前記ワード線に接続されており、前記ＲＯＭメモリセルは、前記第１および第２ローカル配線の接続先が、前記第１ビット線および前記接地電源配線のうちの同じ線か異なる線かによって、第１データが記憶され、かつ、前記第３および第４ローカル配線の接続先が、前記第２ビット線および前記接地電源配線のうちの同じ線か異なる線かによって、第２データが記憶される。

【0010】

この態様によると、ＲＯＭメモリセルは、第１ビット線と接地電源配線との間に設けられた立体構造トランジスタである第１トランジスタと、第２ビット線と接地電源配線との間に設けられた立体構造トランジスタである第２トランジスタとを備える。第２トランジスタは、第１トランジスタの上層に形成されており、かつ、第１トランジスタと平面視でチャネル部が重なっている。そして、ＲＯＭメモリセルは、第１トランジスタのソースおよびドレインにそれぞれ接続された第１および第２ローカル配線の接続先が、第１ビット線および接地電源配線のうちの同じ線か異なる線かによって、第１データが記憶される。また、ＲＯＭメモリセルは、第２トランジスタのソースおよびドレインにそれぞれ接続された第３および第４ローカル配線の接続先が、第２ビット線および接地電源配線のうちの同じ線か異なる線かによって、第２データが記憶される。これにより、マスクＲＯＭについて、小面積のレイアウト構造を実現することができる。

【0011】

本開示の第２態様では、ＲＯＭ（Read Only Memory）メモリセルを備えた半導体記憶装置であって、第１方向に延びるワード線と、前記第１方向と垂直をなす第２方向に延びるビット線と、前記第２方向に延びる接地電源配線とを備え、前記ＲＯＭメモリセルは、前記ビット線と前記接地電源配線との間に設けられた立体構造トランジスタである、第１トランジスタと、前記ビット線と前記接地電源配線との間に設けられた立体構造トランジスタであって、前記第１トランジスタの上層に形成されており、かつ、前記第１トランジスタと平面視でチャネル部が重なっている第２トランジスタと、前記第１トランジスタのソースに接続された第１ローカル配線と、前記第２トランジスタのソースに接続された第２ローカル配線と、前記第１トランジスタのドレインに接続された第３ローカル配線と、前記第２トランジスタのドレインに接続された第４ローカル配線とを備え、前記第１および第２トランジスタは、ゲートが前記ワード線に接続されており、前記第１および第２ローカル配線は、互いに接続されており、かつ、前記ビット線または前記接地電源配線と接続されており、前記第３および第４ローカル配線は、互いに接続されており、かつ、前記ビット線または前記接地電源配線と接続されており、前記ＲＯＭメモリセルは、前記第１および第２ローカル配線、並びに、前記第３および第４ローカル配線の接続先が、前記ビット線および前記接地電源配線のうち同じ線か異なる線かによって、データが記憶される。

【0012】

この態様によると、ＲＯＭメモリセルは、ビット線と接地電源配線との間に設けられた立体構造トランジスタである第１トランジスタと、ビット線と接地電源配線との間に設けられた立体構造トランジスタである第２トランジスタとを備える。第２トランジスタは、第１トランジスタの上層に形成されており、かつ、第１トランジスタと平面視でチャネル部が重なっている。第１トランジスタのソースに接続された第１ローカル配線と、第２トランジスタのソースに接続された第２ローカル配線とは互いに接続されている。第１トランジスタのドレインに接続された第３ローカル配線と、第２トランジスタのドレインに接続された第４ローカル配線とは互いに接続されている。そして、ＲＯＭメモリセルは、第１および第２ローカル配線、並びに、第３および第４ローカル配線の接続先が、ビット線および接地電源配線のうちの同じ線か異なる線かによって、データが記憶される。これにより、マスクＲＯＭについて、小面積のレイアウト構造を実現することができる。

【発明の効果】

【0013】

本開示によると、ＣＦＥＴを用いたマスクＲＯＭのレイアウト構造を提供することができる。

【図面の簡単な説明】

【0014】

【図1】半導体記憶装置の一例としてのコンタクト方式のマスクＲＯＭの構成を示す回路図である。

【図2】（ａ），（ｂ）は第１実施形態に係るメモリセルのレイアウト構造例を示す平面図である。

【図3】（ａ）～（ｃ）は図２のメモリセルの断面図である。

【図4】（ａ），（ｂ）はＣＦＥＴを用いたインバータセルのレイアウト構造の例を示す平面図である。

【図5】（ａ），（ｂ）は第２実施形態に係るメモリセルのレイアウト構造例を示す平面図である。

【図6】（ａ）～（ｃ）は図５のメモリセルの断面図である。

【図7】（ａ），（ｂ）は第２実施形態の変形例に係るメモリセルのレイアウト構造を示す平面図である。

【図8】（ａ）～（ｃ）は図７のメモリセルの断面図である。

【図9】（ａ），（ｂ）は第３実施形態に係るメモリセルのレイアウト構造例を示す平面図である。

【図10】（ａ），（ｂ）は図９のメモリセルの断面図である。

【図11】（ａ），（ｂ）は第３実施形態の変形例に係るメモリセルのレイアウト構造を示す平面図である。

【図12】（ａ）～（ｄ）は図１１のメモリセルの断面図である。

【図13】ＣＦＥＴを備えた半導体装置の構造を示す断面図

【図14】ＣＦＥＴを備えた半導体装置の構造を示す断面図

【図15】ＣＦＥＴを備えた半導体装置の構造を示す断面図

【図16】ＣＦＥＴを備えた半導体装置の構造を示す平面図

【発明を実施するための形態】

【0015】

まず、ＣＦＥＴの基本構造について説明する。図１３～図１６はＣＦＥＴを備えた半導体装置の構造を示す図であり、図１３はＸ方向における断面図、図１４はＹ方向におけるゲート部分の断面図、図１５はＹ方向におけるソース・ドレイン部分の断面図、図１６は平面図である。なお、Ｘ方向はナノワイヤが延びる方向、Ｙ方向はゲートが延びる方向、Ｚ方向は基板面と垂直をなす方向としている。また、図１３～図１６は概略図であり、各部の寸法や位置等は必ずしも整合していない。

【0016】

この半導体装置では、シリコン（Ｓｉ）基板等の半導体基板３０１の表面に素子分離領域３０２が形成されており、素子分離領域３０２により、素子活性領域３０ａが画定されている。素子活性領域３０ａでは、Ｐ型ＦＥＴ上にＮ型ＦＥＴが形成されている。

【0017】

素子活性領域３０ａでは、半導体基板３０１上に積層トランジスタ構造３９０ａが形成されている。積層トランジスタ構造３９０ａは、半導体基板３０１上に形成されたゲート構造３９１を含む。ゲート構造３９１は、ゲート電極３５６、複数のナノワイヤ３５８、ゲート絶縁膜３５５、絶縁膜３５７を含む。ゲート電極３５６は、Ｙ方向に延び、Ｚ方向に立ち上がる。ナノワイヤ３５８は、Ｘ方向でゲート電極３５６を貫通し、Ｙ方向及びＺ方向に配列されている。ゲート絶縁膜３５５は、ゲート電極３５６とナノワイヤ３５８との間に形成されている。ゲート電極３５６及びゲート絶縁膜３５５は、Ｘ方向において、ナノワイヤ３５８の両端から後退した位置に形成されており、この後退した部分に絶縁膜３５７が形成されている。半導体基板３０１上に、絶縁膜３５７の両脇において、絶縁膜３１６が形成されている。３２１，３２２は層間絶縁膜である。

【0018】

また、図１４に示すように、ゲート電極３５６は、開口部３７５に設けられたビア３８５によって、上層の配線と接続される。

【0019】

例えば、ゲート電極３５６には、チタン、チタン窒化物又は多結晶シリコン等を用いることができる。例えば、ゲート絶縁膜３５５には、ハフニウム酸化物、アルミニウム酸化物又はハフニウム及びアルミニウムの酸化物等の高誘電率材料を用いることができる。例えば、ナノワイヤ３５８にはシリコン等を用いることができる。例えば、絶縁膜３１６、絶縁膜３５７には、シリコン酸化物又はシリコン窒化物等を用いることができる。

【0020】

この半導体装置では、Ｚ方向に配列するナノワイヤ３５８の本数は４であり、素子活性領域３０ａでは、半導体基板３０１側の２本のナノワイヤ３５８の各端部にｐ型半導体層３３１ｐが形成されている。ｐ型半導体層３３１ｐに接する２つのローカル配線３８６がＸ方向でゲート構造３９１を挟むようにして形成されている。また、半導体基板１０１から離間する側の２本のナノワイヤ３５８の各端部にｎ型半導体層３４１ｎが形成されている。ｎ型半導体層３４１ｎに接する２つのローカル配線３８８がＸ方向でゲート構造３９１を挟むようにして形成されている。ローカル配線３８６とローカル配線３８８との間に絶縁膜３３２が形成されている。ローカル配線３８８の上に絶縁膜３８９が形成されている。例えば、ｐ型半導体層３３１ｐはｐ型ＳｉＧｅ層であり、ｎ型半導体層３４１ｎはｎ型Ｓｉ層である。例えば、絶縁膜３３２には、シリコン酸化物又はシリコン窒化物等を用いることができる。

【0021】

また、図１５に示すように、ローカル配線３８８は、ビア３０７１を介して、埋め込み配線３１０１と接続される。ローカル配線３８６は、ビア３０７２を介して、埋め込み配線３１０２と接続される。

【0022】

このように、積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びＰ型半導体層３３１ｐを含むＰ型ＦＥＴを有する。このＰ型ＦＥＴでは、一方のＰ型半導体層３３１ｐがソース領域として機能し、他方のＰ型半導体層３３１ｐがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びＮ型半導体層３４１ｎを含むＮ型ＦＥＴも有する。このＮ型ＦＥＴでは、一方のＮ型半導体層３４１ｎがソース領域として機能し、他方のＮ型半導体層３４１ｎがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。

【0023】

なお、積層トランジスタ構造より上層については、ビアおよび金属配線によりトランジスタ間の配線等が行われるが、これらは既知の配線プロセスによって実現が可能である。

【0024】

なお、ここでは、Ｐ型ＦＥＴおよびＮ型ＦＥＴにおけるナノワイヤの本数は、それぞれ、Ｙ方向に４本、Ｚ方向に２本、計８本ずつであるものとしたが、ナノワイヤの本数はこれに限られるものではない。また、Ｐ型ＦＥＴとＮ型ＦＥＴのナノワイヤの本数は、異なっていてもかまわない。

【0025】

また、本明細書では、ナノワイヤの両端に形成され、トランジスタのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。上述したＣＦＥＴの基本構造例では、ｐ型半導体層３３１ｐおよびｎ型半導体層３４１ｎが、パッドに相当する。

【0026】

また、以降の実施形態における平面図および断面図においては、各絶縁膜等の記載は省略することがある。また、以降の実施形態における平面図および断面図については、ナノワイヤおよびその両側のパッドを、簡易化した直線状の形状で記載することがある。また、本明細書において、「同一サイズ」等のように、サイズ等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。

【0027】

また、以降の実施形態では、トランジスタのソースおよびドレインのことを、トランジスタのノードという場合がある。

【0028】

図１は半導体記憶装置の一例としてのマスクＲＯＭの構成を示す回路図である。図１のマスクＲＯＭは、メモリセルトランジスタのソースおよびドレインが、ビット線および接地電源配線のうち同じ線に接続されているか、または、異なる線に接続されているかを、記憶データの“１”“０”に対応させるものである。

【0029】

図１において、マスクＲＯＭは、メモリセルアレイ３と、カラムデコーダ２と、センスアンプ１８とを備える。

【0030】

メモリセルアレイ３は、Ｎ型ＭＯＳトランジスタのメモリセルＭｉｊ（ｉ＝０～ｍ，ｊ＝０～ｎ）がマトリクス状に配置して構成される。メモリセルＭｉｊのゲートは、行方向に共通にワード線ＷＬｉに各々接続される。また、メモリセルＭｉｊのソースおよびドレインは、ビット線ＢＬｊに接続されるか、接地電源配線ＶＳＳに接続される。ここで、メモリセルＭｉｊの記憶データを“０”にするときは、ソースおよびドレインは、一方がビット線ＢＬｊに接続され、他方が接地電源配線ＶＳＳに接続される。一方、メモリセルＭｉｊの記憶データを“１”にするときは、ソースおよびドレインは両方とも、ビット線ＢＬｊまたは接地電源配線ＶＳＳに接続される。

【0031】

カラムデコーダ２は、Ｎ型ＭＯＳトランジスタＣｊから構成される。Ｎ型ＭＯＳトランジスタＣｊは、ドレインは全て共通に接続され、ゲートはカラム選択信号線ＣＬｊにそれぞれ接続され、ソースはビット線ＢＬｊにそれぞれ接続される。

【0032】

センスアンプ１８は、プリチャージ用Ｐ型ＭＯＳトランジスタ５と、メモリセルＭｉｊの出力データを判定するインバータ８と、インバータ８の出力信号をバッファリングするインバータ９とを備える。Ｐ型ＭＯＳトランジスタ５のゲートにはプリチャージ信号ＮＰＲが入力され、ソースには電源電圧ＶＤＤが供給され、ドレインはＮ型ＭＯＳトランジスタＣｊの共通ドレインに接続される。インバータ８は、Ｎ型ＭＯＳトランジスタＣｊの共通ドレインの信号ＳＩＮを受けて、メモリセルＭｉｊの出力データを判定する。インバータ９は、インバータ８の出力信号ＳＯＵＴを受けて、メモリセルＭｉｊの記憶データを出力する。

【0033】

図１のマスクＲＯＭの動作について説明する。ここでは、メモリセルＭ００，Ｍ１０のデータを読み出す場合を例にとって説明する。

【0034】

まず、カラム選択信号線ＣＬｊのうち、ＣＬ０をハイレベルにし、その他のＣＬ１～ＣＬｎをローレベルにする。これにより、カラムレコーダ２を構成するトランジスタのうち、Ｃ０がオン状態になり、その他のＣ１～Ｃｎがオフ状態になる。また、ワード線ＷＬ０を非選択状態であるローレベルから選択状態であるハイレベルに遷移させる。

【0035】

次に、プリチャージ信号ＮＰＲをハイレベルからローレベルにし、プリチャージ用Ｐ型ＭＯＳトランジスタ５をオン状態にする。

【0036】

メモリセルＭ００は、ソースおよびドレインのうち一方がビット線ＢＬ０に接続されており、他方が接地電源配線ＶＳＳに接続されている。このため、メモリセルＭ００を介してビット線ＢＬ０から接地電源配線ＶＳＳに電流が流れるので、インバータ８の入力信号ＳＩＮはインバータ８のスイッチングレベルよりも低い電圧になる。このため、インバータ８の出力信号ＳＯＵＴはハイレベルを保持し、インバータ９の出力信号ＯＵＴはローレベルを保持する。

【0037】

また、メモリセルＭ１０のデータを読み出す場合は、ワード線ＷＬ１を非選択状態であるローレベルから選択状態であるハイレベルに遷移させる。

【0038】

メモリセルＭ１０は、ソースおよびドレインの両方がビット線ＢＬ０に接続されている。このため、ビット線ＢＬ０には電流が流れないので、インバータ８の入力信号ＳＩＮはインバータ８のスイッチングレベルよりも高い電圧になる。このため、インバータ８の出力信号ＳＯＵＴはローレベルになり、インバータ９の出力信号ＯＵＴはハイレベルになる。

【0039】

すなわち、メモリセルのソースおよびドレインが、一方がビット線に接続され、他方が接地電源配線に接続されているときは、ローレベルが出力され（記憶データ“０”）、メモリセルのソースおよびドレインが、両方ともビット線または接地電源配線に接続されているときは、ハイレベルが出力される（記憶データ“１”）。

【0040】

（第１実施形態）
図２および図３は第１実施形態に係るマスクＲＯＭのレイアウト構造の例を示す図であり、図２（ａ），（ｂ）はメモリセルの平面図、図３（ａ）～（ｃ）はメモリセルの平面視縦方向における断面図である。具体的には、図２（ａ）は上部、すなわち基板から遠い側に形成された立体構造トランジスタ（ここではＮ型ナノワイヤＦＥＴ）を含む部分を示し、図２（ｂ）は下部、すなわち基板に近い側に形成された立体構造トランジスタ（ここではＮ型ナノワイヤＦＥＴ）を含む部分を示す。図３（ａ）は線Ｙ１－Ｙ１’の断面、図３（ｂ）は線Ｙ２－Ｙ２’の断面、図３（ｃ）は線Ｙ３－Ｙ３’の断面である。

【0041】

なお、以下の説明では、図２等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）、基板面に垂直な方向をＺ方向（深さ方向に相当）としている。ただし、Ｘ方向はゲート配線およびワード線が延びる方向であり、Ｙ方向はナノワイヤおよびビット線が延びる方向である。すなわち、各実施形態の図面では、ＸＹ方向は、図１３～図１６と逆になっている。また、図２等の平面図において縦横に走る点線、および、図３等の断面図において縦に走る点線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。

【0042】

また、各図では、メモリセルの記憶値“０”“１”を付している。

【0043】

図２は、図１のメモリセルアレイ３において、横方向に４個、縦方向に４個並ぶメモリセル１６ビット分のレイアウトに相当する。図２（ｂ）に示す下部に、ビット線ＢＬ０，ＢＬ２に接続されるトランジスタが形成されており、図２（ａ）に示す上部に、ビット線ＢＬ１，ＢＬ３に接続されるトランジスタが形成されている。すなわち、図２に示すトランジスタは、例えば、図１の回路図における１６個のＮ型トランジスタＭｉｊ（ｉ＝０～３，ｊ＝０～３）に相当する。破線はメモリセルの枠を示している。

【0044】

図２（ｂ）に示すように、メモリセルのＸ方向における両端において、Ｙ方向に延びる電源配線１１，１２，１３，１４がそれぞれ設けられている。電源配線１１，１２，１３，１４はいずれも、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ：Buried Power Rail）である。電源配線１１，１２，１３，１４はともに電源電圧ＶＳＳを供給する。

【0045】

図２（ａ）に示すように、Ｍ１配線層には、Ｙ方向に延びる配線６１，６２，６３，６４が形成されている。Ｍ１配線６１はビット線ＢＬ０に相当し、Ｍ１配線６２はビット線ＢＬ１に相当し、Ｍ１配線６３はビット線ＢＬ２に相当し、Ｍ１配線６４はビット線ＢＬ３に相当する。

【0046】

以下は、図面左列のメモリセル、すなわちビット線ＢＬ０，ＢＬ１に対して設けられたメモリセルのレイアウト構造について、説明する。なお、図面右列のメモリセル、すなわちビット線ＢＬ２，ＢＬ３に対して設けられたメモリセルのレイアウト構造は、トランジスタのノードの接続先が異なること以外は、図面左列のメモリセルと同様である。

【0047】

メモリセルの下部には、Ｙ方向に延びるナノワイヤ２１ａ，２１ｂ，２１ｃ，２１ｄが形成されており、メモリセルの上部には、Ｙ方向に延びるナノワイヤ２６ａ，２６ｂ，２６ｃ，２６ｄが形成されている。ナノワイヤ２１ａ，２６ａは平面視で重なっており、ナノワイヤ２１ｂ，２６ｂは平面視で重なっており、ナノワイヤ２１ｃ，２６ｃは平面視で重なっており、ナノワイヤ２１ｄ，２６ｄは平面視で重なっている。

【0048】

ナノワイヤ２１ａの図面下側、ナノワイヤ２１ａ，２１ｂ間、ナノワイヤ２１ｂ，２１ｃ間、ナノワイヤ２１ｃ，２１ｄ間、および、ナノワイヤ２１ｄの図面上側に、Ｎ型半導体がドーピングされたパッド２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅがそれぞれ形成されている。ナノワイヤ２６ａの図面下側、ナノワイヤ２６ａ，２６ｂ間、ナノワイヤ２６ｂ，２６ｃ間、ナノワイヤ２６ｃ，２６ｄ間、および、ナノワイヤ２６ｄの図面上側に、Ｎ型半導体がドーピングされたパッド２７ａ，２７ｂ，２７ｃ，２７ｄ，２７ｅがそれぞれ形成されている。

【0049】

ナノワイヤ２１ａがＮ型トランジスタＭ００のチャネル部を構成し、パッド２２ａ，２２ｂがＮ型トランジスタＭ００のノードを構成する。ナノワイヤ２１ｂがＮ型トランジスタＭ１０のチャネル部を構成し、パッド２２ｂ，２２ｃがＮ型トランジスタＭ１０のノードを構成する。パッド２２ｂはＮ型トランジスタＭ００，Ｍ１０に共有されている。ナノワイヤ２１ｃがＮ型トランジスタＭ２０のチャネル部を構成し、パッド２２ｃ，２２ｄがＮ型トランジスタＭ２０のノードを構成する。パッド２２ｃはＮ型トランジスタＭ１０，Ｍ２０に共有されている。ナノワイヤ２１ｄがＮ型トランジスタＭ３０のチャネル部を構成し、パッド２２ｄ，２２ｅがＮ型トランジスタＭ３０のノードを構成する。パッド２２ｄはＮ型トランジスタＭ２０，Ｍ３０に共有されている。

【0050】

ナノワイヤ２６ａがＮ型トランジスタＭ０１のチャネル部を構成し、パッド２７ａ，２７ｂがＮ型トランジスタＭ０１のノードを構成する。ナノワイヤ２６ｂがＮ型トランジスタＭ１１のチャネル部を構成し、パッド２７ｂ，２７ｃがＮ型トランジスタＭ１１のノードを構成する。パッド２７ｂはＮ型トランジスタＭ０１，Ｍ１１に共有されている。ナノワイヤ２６ｃがＮ型トランジスタＭ２１のチャネル部を構成し、パッド２７ｃ，２７ｄがＮ型トランジスタＭ２１のノードを構成する。パッド２７ｃはＮ型トランジスタＭ１１，Ｍ２１に共有されている。ナノワイヤ２６ｄがＮ型トランジスタＭ３１のチャネル部を構成し、パッド２７ｄ，２７ｅがＮ型トランジスタＭ３１のノードを構成する。パッド２７ｄはＮ型トランジスタＭ２１，Ｍ３１に共有されている。

【0051】

Ｎ型トランジスタＭ００，Ｍ１０，Ｍ２０，Ｍ３０は、Ｚ方向において埋め込み配線層よりも上に形成されており、Ｎ型トランジスタＭ０１，Ｍ１１，Ｍ２１，Ｍ３１は、Ｚ方向においてＮ型トランジスタＭ００，Ｍ１０，Ｍ２０，Ｍ３０よりも上に形成されている。

【0052】

ゲート配線３１ａ，３１ｂ，３１ｃ，３１ｄは、Ｘ方向に延びており、かつ、メモリセルの下部から上部にかけてＺ方向に延びている。ゲート配線３１ａは、Ｎ型トランジスタＭ００，Ｍ０１のゲートとなる。すなわち、ナノワイヤ２１ａ、ゲート配線３１ａ、およびパッド２２ａ，２２ｂによって、Ｎ型トランジスタＭ００が構成される。ナノワイヤ２６ａ、ゲート配線３１ａ、およびパッド２７ａ，２７ｂによって、Ｎ型トランジスタＭ０１が構成される。同様に、ゲート配線３１ｂは、Ｎ型トランジスタＭ１０，Ｍ１１のゲートとなり、ゲート配線３１ｃは、Ｎ型トランジスタＭ２０，Ｍ２１のゲートとなり、ゲート配線３１ｄは、Ｎ型トランジスタＭ３０，Ｍ３１のゲートとなる。なお、ゲート配線３１ａ，３１ｂ，３１ｃ，３１ｄは、ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３にそれぞれ接続される。

【0053】

メモリセルの下部において、Ｘ方向に延びるローカル配線４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅが形成されている。ローカル配線４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅは、パッド２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅとそれぞれ接続されており、パッド２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅから図面左向きに延びている。メモリセルの上部において、Ｘ方向に延びるローカル配線４３ａ，４３ｂ，４３ｃ，４３ｄ，４３ｅが形成されている。ローカル配線４３ａ，４３ｂ，４３ｃ，４３ｄ，４３ｅは、パッド２７ａ，２７ｂ，２７ｃ，２７ｄ，２７ｅとそれぞれ接続されており、パッド２７ａ，２７ｂ，２７ｃ，２７ｄ，２７ｅから図面右向きに延びている。

【0054】

ローカル配線４１ａ，４１ｄ，４１ｅは、コンタクト５１ａ，５１ｂ，５１ｃを介して、電源配線１１と接続されている。ローカル配線４１ｂ，４１ｃは、コンタクト５２ａ，５２ｂを介して、Ｍ１配線６１と接続されている。すなわち、Ｎ型トランジスタＭ００，Ｍ２０は、一方のノードが電源配線１１に接続され、他方のノードがＭ１配線６１に接続されている。Ｎ型トランジスタＭ１０は、両方のノードがＭ１配線６１に接続されている。Ｎ型トランジスタＭ３０は、両方のノードが電源配線１１に接続されている。

【0055】

ローカル配線４３ｂ，４３ｅは、コンタクト５３ａ，５３ｂを介して、電源配線１２と接続されている。ローカル配線４３ａ，４３ｃ，４３ｄは、コンタクト５４ａ，５４ｂ，５４ｃを介して、Ｍ１配線６２と接続されている。すなわち、Ｎ型トランジスタＭ０１，Ｍ１１，Ｍ３１は、一方のノードが電源配線１２に接続され、他方のノードがＭ１配線６２に接続されている。Ｎ型トランジスタＭ２１は、両方のノードがＭ１配線６２に接続されている。

【0056】

以上のように本実施形態によると、ＲＯＭメモリセルは、ビット線ＢＬ０に相当するＭ１配線６１とＶＳＳを供給する電源配線１１との間に設けられた立体構造トランジスタＭ００と、ビット線ＢＬ１に相当するＭ１配線６２とＶＳＳを供給する電源配線１２との間に設けられた立体構造トランジスタＭ０１とを備える。トランジスタＭ０１は、トランジスタＭ００の上層に形成されており、かつ、トランジスタＭ００と平面視でチャネル部が重なっている。そして、ＲＯＭメモリセルは、トランジスタＭ００のソースおよびドレインにそれぞれ接続されたローカル配線４１ａ，４１ｂの接続先が、Ｍ１配線６１および電源配線１１のうちの同じ線か異なる線かによって、第１データが記憶される。また、ＲＯＭメモリセルは、トランジスタＭ０１のソースおよびドレインにそれぞれ接続されたローカル配線４３ａ，４３ｂの接続先が、Ｍ１配線６２および電源配線１２のうちの同じ線か異なる線かによって、第２データが記憶される。これにより、マスクＲＯＭについて、小面積のレイアウト構造を実現することができる。

【0057】

また、上部トランジスタおよび下部トランジスタをともにＮ型トランジスタとし、別々のメモリセルを形成するようにした。また、Ｙ方向において隣り合うメモリセルのトランジスタのノード同士が共有されるようにした。これにより、半導体記憶装置の小面積化が実現される。

【0058】

なお、通常のＣＦＥＴにおいて、下部と上部のトランジスタの導電性は異なる。図４はＣＦＥＴを用いたインバータセルのレイアウト構造の例である。図４（ａ）に示す上部のトランジスタＮ１はＮ型であり、図４（ｂ）に示す下部のトランジスタＰ１はＰ型である。トランジスタＰ１およびトランジスタＮ１は、ＶＤＤを供給する電源配線６１１とＶＳＳを供給する電源配線６１２との間に、直列に接続されている。トランジスタＰ１は、チャネル部となるナノワイヤ６２１と、パッド６２２ａ，６２２ｂとを有する。トランジスタＮ１は、チャネル部となるナノワイヤ６２６と、パッド６２７ａ，６２７ｂとを有する。ゲート配線６３１は、トランジスタＰ１とトランジスタＮ１の共通のゲートになる。インバータの入力となるＭ１配線６６１はゲート配線６３１と接続されている。インバータの出力となるＭ１配線６６２は、トランジスタＰ１およびトランジスタＮ１のドレインと接続されたローカル配線６４２，６４４と接続されている。

【0059】

一方、本実施形態に係るマスクＲＯＭでは、下部と上部の両方とも、Ｎ型トランジスタを形成する。すなわち、本実施形態に係るマスクＲＯＭを有する半導体チップでは、ＣＦＥＴの下部が、Ｐ型トランジスタである領域と、Ｎ型トランジスタである領域とが含まれる。このような半導体チップでは、下部におけるトランジスタは、例えば次のように製造すればよい。すなわち、下部におけるトランジスタを形成する際に、Ｎ型トランジスタの部分をマスクして他の部分をＰ導電型にドーピングする。その後、Ｎ型トランジスタ以外の部分をマスクして、Ｎ導電型にドーピングする。そして、Ｎ型トランジスタとＰ型トランジスタとを離間して配置することによって、Ｐ導電型のドーピングとＮ導電型のドーピングを確実に行うことができる。

【0060】

（第２実施形態）
図５および図６は第２実施形態に係るマスクＲＯＭのレイアウト構造の例を示す図であり、図５（ａ），（ｂ）はメモリセルの平面図、図６（ａ）～（ｃ）はメモリセルの平面視縦方向における断面図である。具体的には、図５（ａ）は上部、図５（ｂ）は下部を示す。図６（ａ）は線Ｙ１－Ｙ１’の断面、図６（ｂ）は線Ｙ２－Ｙ２’の断面、図６（ｃ）は線Ｙ３－Ｙ３’の断面である。

【0061】

図５は、図１のメモリセルアレイ３において、横方向に２個、縦方向に４個並ぶメモリセル８ビット分のレイアウトに相当する。図５（ａ）に示す上部に形成された１個のＮ型トランジスタと、図５（ｂ）に示す下部に形成された１個のＮ型トランジスタとによって、１ビット分のメモリセルが構成されている。すなわち、図５に示すトランジスタは、例えば、図１の回路図における８個のＮ型トランジスタＭｉｊ（ｉ＝０～３，ｊ＝０，１）に相当する。破線はメモリセルの枠を示している。

【0062】

図５（ａ）に示すように、Ｍ１配線層には、Ｙ方向に延びる配線１６１，１６２，１６３，１６４が形成されている。配線１６１，１６３は電源電圧ＶＳＳを供給し、配線１６２はビット線ＢＬ０に相当し、配線１６４はビット線ＢＬ１に相当する。

【0063】

以下は、図面左列のメモリセル、すなわちビット線ＢＬ０に対して設けられたメモリセルのレイアウト構造について、説明する。なお、図面右列のメモリセル、すなわちビット線ＢＬ１に対して設けられたメモリセルのレイアウト構造は、トランジスタのノードの接続先が異なること以外は、図面左列のメモリセルと同様である。

【0064】

メモリセルの下部には、Ｙ方向に延びるナノワイヤ１２１ａ，１２１ｂ，１２１ｃ，１２１ｄが形成されており、メモリセルの上部には、Ｙ方向に延びるナノワイヤ１２６ａ，１２６ｂ，１２６ｃ，１２６ｄが形成されている。ナノワイヤ１２１ａ，１２６ａは平面視で重なっており、ナノワイヤ１２１ｂ，１２６ｂは平面視で重なっており、ナノワイヤ１２１ｃ，１２６ｃは平面視で重なっており、ナノワイヤ１２１ｄ，１２６ｄは平面視で重なっている。

【0065】

ナノワイヤ１２１ａの図面下側、ナノワイヤ１２１ａ，１２１ｂ間、ナノワイヤ１２１ｂ，１２１ｃ間、ナノワイヤ１２１ｃ，１２１ｄ間、および、ナノワイヤ１２１ｄの図面上側に、Ｎ型半導体がドーピングされたパッド１２２ａ，１２２ｂ，１２２ｃ，１２２ｄ，１２２ｅがそれぞれ形成されている。ナノワイヤ１２６ａの図面下側、ナノワイヤ１２６ａ，１２６ｂ間、ナノワイヤ１２６ｂ，１２６ｃ間、ナノワイヤ１２６ｃ，１２６ｄ間、および、ナノワイヤ１２６ｄの図面上側に、Ｎ型半導体がドーピングされたパッド１２７ａ，１２７ｂ，１２７ｃ，１２７ｄ，１２７ｅがそれぞれ形成されている。

【0066】

ナノワイヤ１２１ａ，１２６ａがＮ型トランジスタＭ００のチャネル部を構成し、パッド１２２ａ，１２２ｂ，１２７ａ，１２７ｂがＮ型トランジスタＭ００のノードを構成する。ナノワイヤ１２１ｂ，１２６ｂがＮ型トランジスタＭ１０のチャネル部を構成し、パッド１２２ｂ，１２２ｃ，１２７ｂ，１２７ｃがＮ型トランジスタＭ１０のノードを構成する。パッド１２２ｂ，１２７ｂはＮ型トランジスタＭ００，Ｍ１０に共有されている。ナノワイヤ１２１ｃ，１２６ｃがＮ型トランジスタＭ２０のチャネル部を構成し、パッド１２２ｃ，１２２ｄ，１２７ｃ，１２７ｄがＮ型トランジスタＭ２０のノードを構成する。パッド１２２ｃ，１２７ｃはＮ型トランジスタＭ１０，Ｍ２０に共有されている。ナノワイヤ１２１ｄ，１２６ｄがＮ型トランジスタＭ３０のチャネル部を構成し、パッド１２２ｄ，１２２ｅ，１２７ｄ，１２７ｅがＮ型トランジスタＭ３０のノードを構成する。パッド１２２ｄ，１２７ｄはＮ型トランジスタＭ２０，Ｍ３０に共有されている。

【0067】

ゲート配線１３１ａ，１３１ｂ，１３１ｃ，１３１ｄは、Ｘ方向に延びており、かつ、メモリセルの下部から上部にかけてＺ方向に延びている。ゲート配線１３１ａは、Ｎ型トランジスタＭ００のゲートとなる。すなわち、ナノワイヤ１２１ａ，１２６ａ、ゲート配線１３１ａ、およびパッド１２２ａ，１２２ｂ，１２７ａ，１２７ｂによって、Ｎ型トランジスタＭ００が構成される。同様に、ゲート配線１３１ｂは、Ｎ型トランジスタＭ１０のゲートとなり、ゲート配線１３１ｃは、Ｎ型トランジスタＭ２０のゲートとなり、ゲート配線１３１ｄは、Ｎ型トランジスタＭ３０のゲートとなる。なお、ゲート配線１３１ａ，１３１ｂ，１３１ｃ，１３１ｄは、ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３にそれぞれ接続される。

【0068】

メモリセルの下部において、Ｘ方向に延びるローカル配線１４１ａ，１４１ｂ，１４１ｃ，１４１ｄ，１４１ｅが形成されている。ローカル配線１４１ａ，１４１ｂ，１４１ｃ，１４１ｄ，１４１ｅは、パッド１２２ａ，１２２ｂ，１２２ｃ，１２２ｄ，１２２ｅとそれぞれ接続されており、パッド１２２ａ，１２２ｂ，１２２ｃ，１２２ｄ，１２２ｅから図面左右両側に延びている。メモリセルの上部において、Ｘ方向に延びるローカル配線１４３ａ，１４３ｂ，１４３ｃ，１４３ｄ，１４３ｅが形成されている。ローカル配線１４３ａ，１４３ｂ，１４３ｃ，１４３ｄ，１４３ｅは、パッド１２７ａ，１２７ｂ，１２７ｃ，１２７ｄ，１２７ｅとそれぞれ接続されており、パッド１２７ａ，１２７ｂ，１２７ｃ，１２７ｄ，１２７ｅから図面左右両側に延びている。

【0069】

ローカル配線１４１ａ，１４３ａは、コンタクト１５１ａを介して、互いに接続されている。ローカル配線１４１ｂ，１４３ｂは、コンタクト１５１ｂを介して、互いに接続されている。ローカル配線１４１ｃ，１４３ｃは、コンタクト１５１ｃを介して、互いに接続されている。ローカル配線１４１ｄ，１４３ｄは、コンタクト１５１ｄを介して、互いに接続されている。ローカル配線１４１ｅ，１４３ｅは、コンタクト１５１ｅを介して、互いに接続されている。

【0070】

ローカル配線１４３ａ，１４３ｄ，１４３ｅは、コンタクト１５２ａ，１５２ｂ，１５３ｃを介して、Ｍ１配線１６１と接続されている。ローカル配線１４３ｂ，１４３ｃは、コンタクト１５３ａ，１５３ｂを介して、Ｍ１配線１６２と接続されている。すなわち、Ｎ型トランジスタＭ００，Ｍ２０は、一方のノードがＭ１配線１６１に接続され、他方のノードがＭ１配線１６２に接続されている。Ｎ型トランジスタＭ１０は、両方のノードがＭ１配線１６２に接続されている。Ｎ型トランジスタＭ３０は、両方のノードがＭ１配線１６１に接続されている。

【0071】

以上のように本実施形態によると、ＲＯＭメモリセルは、ビット線ＢＬ０に相当するＭ１配線１６２とＶＳＳを供給するＭ１配線１６１との間に設けられ、Ｎ型トランジスタＭ００を構成する立体構造トランジスタである、第１および第２トランジスタを備える。第２トランジスタは、第１トランジスタの上層に形成されており、かつ、第１トランジスタと平面視でチャネル部が重なっている。第１トランジスタのソースに接続されたローカル配線１４１ａと、第２トランジスタのソースに接続されたローカル配線１４３ａとは互いに接続されている。第１トランジスタのドレインに接続されたローカル配線１４１ｂと、第２トランジスタのドレインに接続されたローカル配線１４３ｂとは互いに接続されている。そして、ＲＯＭメモリセルは、ローカル配線１４１ａ，１４３ａ、並びに、ローカル配線１４１ｂ，１４３ｂの接続先が、Ｍ１配線１６２およびＭ１配線１６１のうちの同じ線か異なる線かによって、データが記憶される。これにより、マスクＲＯＭについて、小面積のレイアウト構造を実現することができる。

【0072】

また、本実施形態では、１ビット分のメモリセルが上部および下部に形成された２個のトランジスタによって構成されるので、第１実施形態と比べてドライブ能力が大きく、高速に動作する。また、上部と下部でトランジスタの特性がばらついた場合に、第１実施形態では、ビット線ごとに特性がばらつくが、本実施形態ではばらつきの影響を受けない。さらに、第１実施形態と比べてより上位層のコンタクトによってメモリセルの記憶値を設定するため、メモリセルの記憶値を変更するための製造期間を短縮することができる。一方、第１実施形態では、本実施形態と比べて、メモリセルアレイの面積を小さくできる。

【0073】

また、ビット線同士の間に、電源電圧ＶＳＳを供給する配線が配置されるため、ビット線間のクロストークノイズを抑制することができる。これにより、動作の安定性が図られる。

【0074】

また、メモリセルを構成する上下トランジスタのノードを接続するコンタクトの位置が、ジグザグ配置になっている。これにより、コンタクト同士の間の距離を大きくとることができるので、製造容易性が向上し、歩留まりが向上し、半導体記憶装置の信頼性が向上する。

【0075】

（変形例）
図７および図８は第２実施形態の変形例に係るマスクＲＯＭのレイアウト構造の例を示す図であり、図７（ａ），（ｂ）はメモリセルの平面図、図８（ａ）～（ｃ）はメモリセルの平面視縦方向における断面図である。具体的には、図７（ａ）は上部、図７（ｂ）は下部を示す。図８（ａ）は線Ｙ１－Ｙ１’の断面、図８（ｂ）は線Ｙ２－Ｙ２’の断面、図８（ｃ）は線Ｙ３－Ｙ３’の断面である。

【0076】

図７および図８において、図５および図６と共通の構成要素には同一の符号を付しており、ここではその詳細な説明を省略する場合がある。

【0077】

本変形例では、図７（ｂ）に示すように、メモリセルの図面左端において、Ｙ方向に延びる電源配線１１１，１１２が設けられている。電源配線１１１，１１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ：Buried Power Rail）である。電源配線１１１，１１２はともに電源電圧ＶＳＳを供給する。

【0078】

ローカル配線１４１ａ，１４１ｄ，１４１ｅは、コンタクト１５４ａ，１５４ｂ，１５４ｃを介して、電源配線１１１と接続されている。ローカル配線１４３ｂ，１４３ｃは、コンタクト１５３ａ，１５３ｂを介して、Ｍ１配線１６２と接続されている。すなわち、Ｎ型トランジスタＭ００，Ｍ２０は、一方のノードが電源配線１１１に接続され、他方のノードがＭ１配線１６２に接続されている。Ｎ型トランジスタＭ１０は、両方のノードがＭ１配線１６２に接続されている。Ｎ型トランジスタＭ３０は、両方のノードが電源配線１１１に接続されている。

【0079】

なお、Ｍ１配線１６１，１６３は、メモリセルとは接続されず、ビット線間のクロストークノイズの低減のために機能する。

【0080】

本変形例によって、上述の実施形態と同様の作用効果が得られる。また、ビット線同士の間に、電源電圧ＶＳＳを供給する配線が配置されるため、ビット線間のクロストークノイズを抑制することができる。これにより、動作の安定性が図られる。

【0081】

なお、ＶＳＳを供給する電源配線１１１，１１２は、メモリセルの図面左端においてＹ方向に延びているが、ＶＳＳを供給する電源配線を、メモリセルの図面右端にＹ方向に延びるように設けてもかまわない。この場合、電源配線への接続のためのコンタクトの位置も、メモリセルの図面右側になる。さらに、ＶＳＳを供給する電源配線を、メモリセルの図面左端と右端の両方に設けてもかまわない。この場合、電源配線への接続のためのコンタクトの位置は、メモリセルの図面左側と右側のいずれであってもよい。

【0082】

（第３実施形態）
図９および図１０は第３実施形態に係るマスクＲＯＭのレイアウト構造の例を示す図であり、図９（ａ），（ｂ）はメモリセルの平面図、図１０（ａ），（ｂ）はメモリセルの平面視縦方向における断面図である。具体的には、図９（ａ）は上部、図９（ｂ）は下部を示す。図１０（ａ）は線Ｙ１－Ｙ１’の断面、図１０（ｂ）は線Ｙ２－Ｙ２’の断面である。

【0083】

図９は、図１のメモリセルアレイ３において、横方向に２個、縦方向に４個並ぶメモリセル８ビット分のレイアウトに相当する。図９（ａ）に示す上部に形成された、Ｘ方向に並ぶ２個のＮ型トランジスタによって、１ビット分のメモリセルが構成されている。図９（ｂ）に示す下部に形成された、Ｘ方向に並ぶ２個のＮ型トランジスタによって、１ビット分のメモリセルが構成されている。すなわち、図９に示すトランジスタは、例えば、図１の回路図における８個のＮ型トランジスタＭｉｊ（ｉ＝０～３，ｊ＝０，１）に相当する。破線はメモリセルの枠を示している。

【0084】

図９（ａ）に示すように、Ｍ１配線層には、Ｙ方向に延びる配線２６１，２６２，２６３，２６４が形成されている。配線２６１はビット線ＢＬ０に相当し、２６２，２６４は電源電圧ＶＳＳを供給し、配線２６３はビット線ＢＬ１に相当する。

【0085】

メモリセルの下部には、Ｙ方向に延びるナノワイヤ２２１ａ，２２１ｂ，２２１ｃ，２２１ｄが形成されている。また、Ｙ方向に延びるナノワイヤ２２３ａ，２２３ｂ，２２３ｃ，２２３ｄが、ナノワイヤ２２１ａ，２２１ｂ，２２１ｃ，２２１ｄとそれぞれＸ方向において並ぶように、形成されている。メモリセルの上部には、Ｙ方向に延びるナノワイヤ２２６ａ，２２６ｂ，２２６ｃ，２２６ｄが形成されている。また、Ｙ方向に延びるナノワイヤ２２８ａ，２２８ｂ，２２８ｃ，２２８ｄが、ナノワイヤ２２６ａ，２２６ｂ，２２６ｃ，２２６ｄとそれぞれＸ方向において並ぶように、形成されている。ナノワイヤ２２１ａ，２２６ａは平面視で重なっており、ナノワイヤ２２１ｂ，２２６ｂは平面視で重なっており、ナノワイヤ２２１ｃ，２２６ｃは平面視で重なっており、ナノワイヤ２２１ｄ，２２６ｄは平面視で重なっている。ナノワイヤ２２３ａ，２２８ａは平面視で重なっており、ナノワイヤ２２３ｂ，２２８ｂは平面視で重なっており、ナノワイヤ２２３ｃ，２２８ｃは平面視で重なっており、ナノワイヤ２２３ｄ，２２８ｄは平面視で重なっている。

【0086】

ナノワイヤ２２１ａの図面下側、ナノワイヤ２２１ａ，２２１ｂ間、ナノワイヤ２２１ｂ，２２１ｃ間、ナノワイヤ２２１ｃ，２２１ｄ間、および、ナノワイヤ２２１ｄの図面上側に、Ｎ型半導体がドーピングされたパッド２２２ａ，２２２ｂ，２２２ｃ，２２２ｄ，２２２ｅがそれぞれ形成されている。ナノワイヤ２２３ａの図面下側、ナノワイヤ２２３ａ，２２３ｂ間、ナノワイヤ２２３ｂ，２２３ｃ間、ナノワイヤ２２３ｃ，２２３ｄ間、および、ナノワイヤ２２３ｄの図面上側に、Ｎ型半導体がドーピングされたパッド２２４ａ，２２４ｂ，２２４ｃ，２２４ｄ，２２４ｅがそれぞれ形成されている。

【0087】

ナノワイヤ２２６ａの図面下側、ナノワイヤ２２６ａ，２２６ｂ間、ナノワイヤ２２６ｂ，２２６ｃ間、ナノワイヤ２２６ｃ，２２６ｄ間、および、ナノワイヤ２２６ｄの図面上側に、Ｎ型半導体がドーピングされたパッド２２７ａ，２２７ｂ，２２７ｃ，２２７ｄ，２２７ｅがそれぞれ形成されている。ナノワイヤ２２８ａの図面下側、ナノワイヤ２２８ａ，２２８ｂ間、ナノワイヤ２２８ｂ，２２８ｃ間、ナノワイヤ２２８ｃ，２２８ｄ間、および、ナノワイヤ２２８ｄの図面上側に、Ｎ型半導体がドーピングされたパッド２２９ａ，２２９ｂ，２２９ｃ，２２９ｄ，２２９ｅがそれぞれ形成されている。

【0088】

メモリセルの下部において、ナノワイヤ２２１ａ，２２３ａがＮ型トランジスタＭ００のチャネル部を構成し、パッド２２２ａ，２２２ｂ，２２４ａ，２２４ｂがＮ型トランジスタＭ００のノードを構成する。ナノワイヤ２２１ｂ，２２３ｂがＮ型トランジスタＭ１０のチャネル部を構成し、パッド２２２ｂ，２２２ｃ，２２４ｂ，２２４ｃがＮ型トランジスタＭ１０のノードを構成する。パッド２２２ｂ，２２４ｂはＮ型トランジスタＭ００，Ｍ１０に共有されている。ナノワイヤ２２１ｃ，２２３ｃがＮ型トランジスタＭ２０のチャネル部を構成し、パッド２２２ｃ，２２２ｄ，２２４ｃ，２２４ｄがＮ型トランジスタＭ２０のノードを構成する。パッド２２２ｃ，２２４ｃはＮ型トランジスタＭ１０，Ｍ２０に共有されている。ナノワイヤ２２１ｄ，２２３ｄがＮ型トランジスタＭ３０のチャネル部を構成し、パッド２２２ｄ，２２２ｅ，２２４ｄ，２２４ｅがＮ型トランジスタＭ３０のノードを構成する。パッド２２２ｄ，２２４ｄはＮ型トランジスタＭ２０，Ｍ３０に共有されている。

【0089】

メモリセルの上部において、ナノワイヤ２２６ａ，２２８ａがＮ型トランジスタＭ０１のチャネル部を構成し、パッド２２７ａ，２２７ｂ，２２９ａ，２２９ｂがＮ型トランジスタＭ０１のノードを構成する。ナノワイヤ２２６ｂ，２２８ｂがＮ型トランジスタＭ１１のチャネル部を構成し、パッド２２７ｂ，２２７ｃ，２２９ｂ，２２９ｃがＮ型トランジスタＭ１１のノードを構成する。パッド２２７ｂ，２２９ｂはＮ型トランジスタＭ０１，Ｍ１１に共有されている。ナノワイヤ２２６ｃ，２２８ｃがＮ型トランジスタＭ２１のチャネル部を構成し、パッド２２７ｃ，２２７ｄ，２２９ｃ，２２９ｄがＮ型トランジスタＭ２１のノードを構成する。パッド２２７ｃ，２２９ｃはＮ型トランジスタＭ１１，Ｍ２１に共有されている。ナノワイヤ２２６ｄ，２２８ｄがＮ型トランジスタＭ３１のチャネル部を構成し、パッド２２７ｄ，２２７ｅ，２２９ｄ，２２９ｅがＮ型トランジスタＭ３１のノードを構成する。パッド２２７ｄ，２２９ｄはＮ型トランジスタＭ２１，Ｍ３１に共有されている。

【0090】

ゲート配線２３１ａ，２３１ｂ，２３１ｃ，２３１ｄは、Ｘ方向に延びており、かつ、メモリセルの下部から上部にかけてＺ方向に延びている。ゲート配線２３１ａは、Ｎ型トランジスタＭ００，Ｍ０１のゲートとなる。すなわち、ナノワイヤ２２１ａ，２２３ａ、ゲート配線２３１ａ、およびパッド２２２ａ，２２２ｂ，２２４ａ，２２４ｂによって、Ｎ型トランジスタＭ００が構成される。また、ナノワイヤ２２６ａ，２２８ａ、ゲート配線２３１ａ、およびパッド２２７ａ，２２７ｂ，２２９ａ，２２９ｂによって、Ｎ型トランジスタＭ０１が構成される。同様に、ゲート配線２３１ｂは、Ｎ型トランジスタＭ１０，Ｍ１１のゲートとなり、ゲート配線２３１ｃは、Ｎ型トランジスタＭ２０，Ｍ２１のゲートとなり、ゲート配線２３１ｄは、Ｎ型トランジスタＭ３０，Ｍ３１のゲートとなる。なお、ゲート配線２３１ａ，２３１ｂ，２３１ｃ，２３１ｄは、ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３にそれぞれ接続される。

【0091】

メモリセルの下部において、Ｘ方向に延びるローカル配線２４１ａ，２４１ｂ，２４１ｃ，２４１ｄ，２４１ｅが形成されている。ローカル配線２４１ａはパッド２２２ａ，２２４ａと接続されており、パッド２２２ａ，２２４ａから図面左右両側に延びている。ローカル配線２４１ｂはパッド２２２ｂ，２２４ｂと接続されており、パッド２２２ｂ，２２４ｂから図面左右両側に延びている。ローカル配線２４１ｃはパッド２２２ｃ，２２４ｃと接続されており、パッド２２２ｃ，２２４ｃから図面左右両側に延びている。ローカル配線２４１ｄはパッド２２２ｄ，２２４ｄと接続されており、パッド２２２ｄ，２２４ｄから図面左右両側に延びている。ローカル配線２４１ｅはパッド２２２ｅ，２２４ｅと接続されており、パッド２２２ｅ，２２４ｅから図面左右両側に延びている。

【0092】

メモリセルの上部において、Ｘ方向に延びるローカル配線２４３ａ，２４３ｂ，２４３ｃ，２４３ｄ，２４３ｅが形成されている。ローカル配線２４３ａはパッド２２７ａ，２２９ａと接続されている。ローカル配線２４３ｂはパッド２２７ｂ，２２９ｂと接続されている。ローカル配線２４３ｃはパッド２２７ｃ，２２９ｃと接続されている。ローカル配線２４３ｄはパッド２２７ｄ，２２９ｄと接続されている。ローカル配線２４３ｅはパッド２２７ｅ，２２９ｅと接続されている。

【0093】

ローカル配線２４１ｂ，２４１ｃは、コンタクト２５１ａ，２５１ｂを介して、Ｍ１配線２６１と接続されている。ローカル配線２４１ａ，２４１ｄ，２４１ｅは、コンタクト２５２ａ，２５２ｂ，２５２ｃを介して、Ｍ１配線２６４と接続されている。すなわち、Ｎ型トランジスタＭ００，Ｍ２０は、一方のノードがＭ１配線２６１に接続され、他方のノードがＭ１配線２６４に接続されている。Ｎ型トランジスタＭ１０は、両方のノードがＭ１配線２６１に接続されている。Ｎ型トランジスタＭ３０は、両方のノードがＭ１配線２６４に接続されている。

【0094】

ローカル配線２４３ｂ，２４３ｅは、コンタクト２５３ａ，２５３ｂを介して、Ｍ１配線２６２と接続されている。ローカル配線２４３ａ，２４３ｃ，２４３ｄは、コンタクト２５４ａ，２５４ｂ，２５４ｃを介して、Ｍ１配線２６３と接続されている。すなわち、Ｎ型トランジスタＭ０１，Ｍ１１，Ｍ３１は、一方のノードがＭ１配線２６２に接続され、他方のノードがＭ１配線２６３に接続されている。Ｎ型トランジスタＭ２１は、両方のノードがＭ１配線２６３に接続されている。

【0095】

以上のように本実施形態によると、ＲＯＭメモリセルは、ビット線ＢＬ０に相当するＭ１配線２６１とＶＳＳを供給するＭ１配線２６４との間に設けられた立体構造トランジスタＭ００と、ビット線ＢＬ１に相当するＭ１配線２６３とＶＳＳを供給するＭ１配線２６２との間に設けられた立体構造トランジスタＭ０１とを備える。トランジスタＭ００，Ｍ０１は、ともに、Ｘ方向に並び、並列に接続された２個のトランジスタによって構成されている。トランジスタＭ０１は、トランジスタＭ００の上層に形成されており、かつ、トランジスタＭ００と平面視でチャネル部が重なっている。そして、ＲＯＭメモリセルは、トランジスタＭ００のソースおよびドレインにそれぞれ接続されたローカル配線２４１ａ，２４１ｂの接続先が、Ｍ１配線２６１およびＭ１配線２６４のうちの同じ線か異なる線かによって、第１データが記憶される。また、ＲＯＭメモリセルは、トランジスタＭ０１のソースおよびドレインにそれぞれ接続されたローカル配線２４３ａ，２４３ｂの接続先が、Ｍ１配線２６３およびＭ１配線２６２のうちの同じ線か異なる線かによって、第２データが記憶される。これにより、マスクＲＯＭについて、小面積のレイアウト構造を実現することができる。

【0096】

また、本実施形態では、１ビット分のメモリセルが、Ｘ方向に並び、並列に接続された２個のトランジスタによって構成されるので、第１実施形態と比べてドライブ能力が大きく、高速に動作する。なお、上述の例では、メモリセルを構成するトランジスタは、並列に接続された２個のトランジスタを含むものとしたが、並列に接続された３個以上のトランジスタを含むものとしてもかまわない。

【0097】

（変形例）
図１１および図１２は第３実施形態の変形例に係るマスクＲＯＭのレイアウト構造の例を示す図であり、図１１（ａ），（ｂ）はメモリセルの平面図、図１２（ａ）～（ｄ）はメモリセルの平面視縦方向における断面図である。具体的には、図１１（ａ）は上部、図１１（ｂ）は下部を示す。図１２（ａ）は線Ｙ１－Ｙ１’の断面、図１２（ｂ）は線Ｙ２－Ｙ２’の断面、図１２（ｃ）は線Ｙ３－Ｙ３’の断面、図１２（ｄ）は線Ｙ４－Ｙ４’の断面である。

【0098】

図１１および図１２において、図９および図１０と共通の構成要素には同一の符号を付しており、ここではその詳細な説明を省略する場合がある。

【0099】

本変形例では、図１１（ｂ）に示すように、メモリセルのＸ方向における両端において、Ｙ方向に延びる電源配線２１１，２１２が設けられている。電源配線２１１，２１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ：Buried Power Rail）である。電源配線２１１，２１２はともに電源電圧ＶＳＳを供給する。また、電源電圧ＶＳＳを供給するＭ１配線２６２，２６４は、メモリセルに接続されておらず、ビット線間のクロストークノイズの低減のために機能する。

【0100】

メモリセルの下部において、Ｘ方向に延びるローカル配線２４５ａ，２４５ｂ，２４５ｃ，２４５ｄ，２４５ｅが形成されている。ローカル配線２４５ａはパッド２２２ａ，２２４ａと接続されており、パッド２２２ａ，２２４ａから図面左側に延びている。ローカル配線２４５ｂはパッド２２２ｂ，２２４ｂと接続されており、パッド２２２ｂ，２２４ｂから図面左側に延びている。ローカル配線２４５ｃはパッド２２２ｃ，２２４ｃと接続されており、パッド２２２ｃ，２２４ｃから図面左側に延びている。ローカル配線２４５ｄはパッド２２２ｄ，２２４ｄと接続されており、パッド２２２ｄ，２２４ｄから図面左側に延びている。ローカル配線２４５ｅはパッド２２２ｅ，２２４ｅと接続されており、パッド２２２ｅ，２２４ｅから図面左側に延びている。

【0101】

メモリセルの上部において、Ｘ方向に延びるローカル配線２４７ａ，２４７ｂ，２４７ｃ，２４７ｄ，２４７ｅが形成されている。ローカル配線２４７ａはパッド２２７ａ，２２９ａと接続されており、パッド２２７ａ，２２９ａから図面右側に延びている。ローカル配線２４７ｂはパッド２２７ｂ，２２９ｂと接続されており、パッド２２７ｂ，２２９ｂから図面右側に延びている。ローカル配線２４７ｃはパッド２２７ｃ，２２９ｃと接続されており、パッド２２７ｃ，２２９ｃから図面右側に延びている。ローカル配線２４７ｄはパッド２２７ｄ，２２９ｄと接続されており、パッド２２７ｄ，２２９ｄから図面右側に延びている。ローカル配線２４７ｅはパッド２２７ｅ，２２９ｅと接続されており、パッド２２７ｅ，２２９ｅから図面右側に延びている。

【0102】

ローカル配線２４５ａ，２４５ｂ，２４５ｃ，２４５ｄ，２４５ｅは、平面視で、電源配線２１１と重なっているが、電源配線２１２と重なっていない。ローカル配線２４７ａ，２４７ｂ，２４７ｃ，２４７ｄ，２４７ｅは、平面視で、電源配線２１２と重なっているが、電源配線２１１と重なっていない。

【0103】

ローカル配線２４５ｂ，２４５ｃは、コンタクト２５１ａ，２５１ｂを介して、Ｍ１配線２６１と接続されている。ローカル配線２４５ａ，２４５ｄ，２４５ｅは、コンタクト２５５ａ，２５５ｂ，２５５ｃを介して、電源配線２１１と接続されている。すなわち、Ｎ型トランジスタＭ００，Ｍ２０は、一方のノードがＭ１配線２６１に接続され、他方のノードが電源配線２１１に接続されている。Ｎ型トランジスタＭ１０は、両方のノードがＭ１配線２６１に接続されている。Ｎ型トランジスタＭ３０は、両方のノードが電源配線２１１に接続されている。

【0104】

ローカル配線２４７ｂ，２４７ｅは、コンタクト２５６ａ，２５６ｂを介して、電源配線２１２と接続されている。ローカル配線２４７ａ，２４７ｃ，２４７ｄは、コンタクト２５４ａ，２５４ｂ，２５４ｃを介して、Ｍ１配線２６３と接続されている。すなわち、Ｎ型トランジスタＭ０１，Ｍ１１，Ｍ３１は、一方のノードが電源配線２１２に接続され、他方のノードがＭ１配線２６３に接続されている。Ｎ型トランジスタＭ２１は、両方のノードがＭ１配線２６３に接続されている。

【0105】

本変形例によって、上述の実施形態と同様の作用効果が得られる。また、ビット線同士の間に、電源電圧ＶＳＳを供給する配線が配置されるため、ビット線間のクロストークノイズを抑制することができる。これにより、動作の安定性が図られる。

【0106】

（他の例）
なお、上述の各実施形態では、トランジスタは１本のナノワイヤを備えるものとしたが、トランジスタの一部または全部は、複数本のナノワイヤを備えてもよい。この場合、平面視でＸ方向において複数本のナノワイヤを設けてもよいし、Ｚ方向において複数本のナノワイヤを設けてもよい。また、Ｘ方向およびＺ方向の両方においてそれぞれ複数本のナノワイヤを設けてもよい。また、セルの上部と下部とにおいて、トランジスタが備えるナノワイヤの本数が異なっていてもよい。

【0107】

また、上述の各実施形態では、ナノワイヤの断面形状はほぼ正方形としているが、これに限られるものではない。例えば、円形や長方形であってもよい。

【0108】

また、上述の各実施形態では、立体構造トランジスタとしてナノワイヤＦＥＴを例にとって説明を行ったが、これに限られるものではない。例えば、セルの下部に形成されるトランジスタは、フィン型トランジスタであってもよい。

【産業上の利用可能性】

【0109】

本開示では、ＣＦＥＴを用いたＲＯＭメモリセルを備えた半導体集積回路装置について、小面積のレイアウト構造を実現できるので、例えば半導体チップの性能向上に有用である。

【符号の説明】

【0110】

１１～１４ 電源配線（接地電源配線）
２１ａ～２１ｄ，２６ａ～２６ｄ ナノワイヤ（チャネル部）
３１ａ～３１ｄ ゲート配線
４１ａ～４１ｅ，４３ａ～４３ｅ ローカル配線
６１～６４ Ｍ１配線（ビット線）
１１１，１１２ 電源配線（接地電源配線）
１３１ａ～１３１ｄ ゲート配線
１４１ａ～１４１ｅ，１４３ａ～１４３ｅ ローカル配線
１５１ａ～１５１ｅ コンタクト
１６１，１６３ Ｍ１配線（接地電源配線）
１６２，１６４ Ｍ１配線（ビット線）
２１１，２１２ 電源配線（接地電源配線）
２３１ａ～２３１ｄ ゲート配線
２４１ａ～２４１ｅ，２４３ａ～２４３ｅ，２４５ａ～２４５ｅ，２４７ａ～２４７ｅ ローカル配線
２６１，２６３ Ｍ１配線（ビット線）
２６２，２６４ Ｍ１配線（接地電源配線）
ＢＬ０～ＢＬ３ ビット線
Ｍｉｊ（ｉ，ｊは整数） トランジスタ
ＷＬ０～ＷＬ３ ワード線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】