特許7561380多相短絡検知回路、スイッチ機構の異常検知機構、スイッチ機構の異常検知方法、スイッチ機構、およびスイッチ機構具備装置
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-26
(45)【発行日】2024-10-04
(54)【発明の名称】多相短絡検知回路、スイッチ機構の異常検知機構、スイッチ機構の異常検知方法、スイッチ機構、およびスイッチ機構具備装置
(51)【国際特許分類】
H01H 9/54 20060101AFI20240927BHJP
【ＦＩ】
H01H9/54 C
【請求項の数】
17
(21)【出願番号】P 2021106137
(22)【出願日】2021-06-25
(65)【公開番号】P2023004466
(43)【公開日】2023-01-17
【審査請求日】2024-02-05
(73)【特許権者】
【識別番号】000203634
【氏名又は名称】多摩川精機株式会社
(74)【代理人】
【識別番号】100119264
【弁理士】
【氏名又は名称】富沢 知成
(72)【発明者】
【氏名】中野 真哉
【審査官】井上 信
(56)【参考文献】
【文献】特開２０１０－１１７２２（ＪＰ，Ａ）
【文献】特開平８－３０１１０３（ＪＰ，Ａ）
【文献】米国特許出願公開第２００２／００３０５０５（ＵＳ，Ａ１）
【文献】韓国公開特許第２００３－００５６６３６（ＫＲ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｈ ９／５４
(57)【特許請求の範囲】
【請求項1】
三個以上のスイッチが並んでなるスイッチ機構を有する装置において該スイッチ機構の各スイッチ間における短絡の有無を検知するための多相短絡検知回路であって、特定の一個のスイッチを中心に三個のスイッチが並んでなる基礎スイッチ集合に接続された基本論理回路すなわちゲートにより構成されるゲート構造を備え、
該ゲート構造は、該基礎スイッチ集合の中央にある中央スイッチ以外の二個のスイッチである側部スイッチが接続されるＯＲゲートと、および該中央スイッチならびに該ＯＲゲートが接続されるＥＸ－ＮＯＲゲートとからなり、
該ＥＸ－ＮＯＲゲートの出力を検知出力として多相短絡の有無が検知されることを特徴とする、多相短絡検知回路。
【請求項2】
かかる構成により、前記中央スイッチをＯＮ、二個の側部スイッチをＯＦＦに設定した場合に前記検知出力が「０」であれば多相短絡無し、「１」であれば多相短絡有りの検知結果が出力されることを特徴とする、請求項１に記載の多相短絡検知回路。
【請求項3】
前記各スイッチとの間にバッファゲートが備えられていることを特徴とする、請求項１、２のいずれかに記載の多相短絡検知回路。
【請求項4】
前記ゲート構造が二単位以上設けられており、前記中央スイッチが一個置きとなる、すなわち隣接するゲート構造同士で一個の側部スイッチを共有する形となることを特徴とする、請求項１、２、３のいずれかに記載の多相短絡検知回路。
【請求項5】
前記三個以上のスイッチは、その両端に位置するスイッチ同士は多相短絡し得ないよう配置されていることを特徴とする、請求項４に記載の多相短絡検知回路。
【請求項6】
前記三個以上のスイッチは、その両端に位置するスイッチ同士が多相短絡し得るよう配置されていることを特徴とする、請求項４に記載の多相短絡検知回路。
【請求項7】
前記ゲート構造の他に追加して設けられる追加ＥＸ－ＮＯＲゲートを備えていることを特徴とする、請求項１、２、３、４、５、６のいずれかに記載の多相短絡検知回路。
【請求項8】
かかる構成により、前記追加ＥＸ－ＮＯＲゲートに接続される一方のスイッチをＯＮ、他方のスイッチをＯＦＦに設定した場合に前記検知出力が「０」であれば多相短絡無し、「１」であれば多相短絡有りの検知結果が出力されることを特徴とする、請求項７に記載の多相短絡検知回路。
【請求項9】
下記（ア）、（イ）のいずれかの場合には前記追加ＥＸ－ＮＯＲゲートが設けられることを特徴とする、請求項７、８のいずれかに記載の多相短絡検知回路。（ア） スイッチ総個数が三以上の奇数であり、かつ両端に位置するスイッチ同士が多相短絡し得るよう配置されている場合。
（イ） スイッチ総個数が四以上の偶数の場合。
【請求項10】
請求項１、２、３、４、５、６、７、８、９のいずれかに記載の多相短絡検知回路と、および各スイッチにおける断線または単相短絡の有無を検知する断線等検知回路とからなることを特徴とする、スイッチ機構の異常検知機構。
【請求項11】
前記断線等検知回路では、各スイッチのＯＮ／ＯＦＦ状態が出力されることを特徴とする、請求項１０に記載のスイッチ機構の異常検知機構。
【請求項12】
かかる構成により、全スイッチをＯＦＦに設定した場合に前記出力としてＯＮを出力したスイッチでは単相短絡の有ることが検知され、全スイッチをＯＮとした場合に前記出力としてＯＦＦを出力したスイッチでは断線の有ることが検知されることを特徴とする、請求項１１に記載のスイッチ機構の異常検知機構。
【請求項13】
前記多相短絡検知回路および前記断線等検知回路による各検知出力はＣＰＵに入力されるよう形成されていることを特徴とする、請求項１０、１１、１２のいずれかに記載のスイッチ機構の異常検知機構。
【請求項14】
請求項１０、１１、１２、１３のいずれかに記載のスイッチ機構の異常検知機構を用いてなされるスイッチ機構の異常検知方法であって、前記断線等検知回路による下記（Ｉ）の過程、ついで前記多相短絡検知回路による下記（ＩＩ）の過程が行われることを特徴とする、スイッチ機構の異常検知方法。（Ｉ） 各スイッチにおける断線または単相短絡の有無を検知する過程。
（ＩＩ） 前記基礎スイッチ集合の中央スイッチをＯＮ、二個の側部スイッチをＯＦＦとして、接続されるゲート構造による検知作用がなされる過程である基礎検知過程が、設けられている該ゲート構造ごとになされ、また、前記追加ＥＸ－ＮＯＲゲートが設けられている構成の場合には、該追加ＥＸ－ＮＯＲゲートによる検知作用がなされる過程が付加される。
【請求項15】
前記（Ｉ）、（ＩＩ）各過程におけるスイッチの設定と検知による出力信号とが比較され、相違する場合に異常と判断されることを特徴とする、請求項１４に記載のスイッチ機構の異常検知方法。
【請求項16】
請求項１、２、３、４、５、６、７、８、９のいずれかに記載の多相短絡検知回路、または請求項１０、１１、１２、１３のいずれかに記載のスイッチ機構の異常検知機構を備えていることを特徴とする、スイッチ機構。
【請求項17】
請求項１６に記載のスイッチ機構を備えていることを特徴とする、スイッチ機構具備装置。【発明の詳細な説明】
【技術分野】
【0001】
本発明は多相短絡検知回路、スイッチ機構の異常検知機構、スイッチ機構の異常検知方法、スイッチ機構、およびスイッチ機構具備装置に係り、特に、スイッチを備えた装置における断線や短絡等の異常発生を検知するための技術に関するものである。
【背景技術】
【0002】
ＯＮ／ＯＦＦスイッチやロータリスイッチなどのスイッチ機構を備える装置は広範な産業分野において存在する。たとえば、シーケンサ、コントローラ、サーボドライバといった産業用制御装置全般、家電製品全般、さらには車載用・航空機用制御装置全般などである。スイッチ機構については従来、特許出願等も多数なされている。
【0003】
たとえば後掲特許文献１には、負荷の短絡時に半導体スイッチが保護される交流用スイッチ装置として、スイッチ回路・過電流検出回路・駆動許否回路からなる構成において、スイッチ回路が整流用ダイオードとトランジスタとからなり、過電流検出回路はトランジスタの両端の電位差を検出してトランジスタがＯＮのときに両端に電位差が検出されたら過電流検出信号を出力し、駆動許否回路はこの過電流検出信号を保持して過電流検出信号が発生した場合には以後のトランジスタへの駆動信号を遮断する、という構成が開示されている。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２０１３－２２８８６８号公報「負荷短絡時の素子保護機能を備えた交流スイッチ装置」
【発明の概要】
【発明が解決しようとする課題】
【0005】
スイッチ機構を有する装置においては、スイッチ機構に断線や単相短絡、多相短絡といった異常が発生した場合、それを検知する機構がないと、設定されたスイッチの状態とそれを認識する側が把握する状態とが異なってしまうという不都合が生じる。
【0006】
そこで本発明が解決しようとする課題は、かかる従来技術の問題点をなくし、 スイッチ機構を備えた装置においてスイッチ機構に断線や短絡等の異常が発生した際に、かかる異常を確実かつ効率的に検知でき、それによって誤認を防止することのできる技術を提供することである。
【課題を解決するための手段】
【0007】
本願発明者は上記課題について検討した結果、 検知機構を論理回路で構築することとし、その際に検査点数を抑える構成とすることによって解決できることを見出し、これに基づいて本発明を完成するに至った。すなわち、上記課題を解決するための手段として本願で特許請求される発明、もしくは少なくとも開示される発明は、以下の通りである。
【0008】
〔１〕 三個以上のスイッチが並んでなるスイッチ機構を有する装置において該スイッチ機構の各スイッチ間における短絡の有無を検知するための多相短絡検知回路であって、特定の一個のスイッチを中心に三個のスイッチが並んでなる基礎スイッチ集合に接続された基本論理回路すなわちゲートにより構成されるゲート構造を備え、該ゲート構造は、該基礎スイッチ集合の中央にある中央スイッチ以外の二個のスイッチである側部スイッチが接続されるＯＲゲートと、および該中央スイッチならびに該ＯＲゲートが接続されるＥＸ－ＮＯＲゲートとからなり、該ＥＸ－ＮＯＲゲートの出力を検知出力として多相短絡の有無が検知されることを特徴とする、多相短絡検知回路。
〔２〕 かかる構成により、前記中央スイッチをＯＮ、二個の側部スイッチをＯＦＦに設定した場合に前記検知出力が「０」であれば多相短絡無し、「１」であれば多相短絡有りの検知結果が出力されることを特徴とする、〔１〕に記載の多相短絡検知回路。
〔３〕 前記各スイッチとの間にバッファゲートが備えられていることを特徴とする、〔１〕、〔２〕のいずれかに記載の多相短絡検知回路。
〔４〕 前記ゲート構造が二単位以上設けられており、前記中央スイッチが一個置きとなる、すなわち隣接するゲート構造同士で一個の側部スイッチを共有する形となることを特徴とする、〔１〕、〔２〕、〔３〕のいずれかに記載の多相短絡検知回路。
〔２〕 かかる構成により、前記中央スイッチをＯＮ、二個の側部スイッチをＯＦＦに設定した場合に前記検知出力が「０」であれば多相短絡無し、「１」であれば多相短絡有りの検知結果が出力されることを特徴とする、〔１〕に記載の多相短絡検知回路。
〔３〕 前記各スイッチとの間にバッファゲートが備えられていることを特徴とする、〔１〕、〔２〕のいずれかに記載の多相短絡検知回路。
〔４〕 前記ゲート構造が二単位以上設けられており、前記中央スイッチが一個置きとなる、すなわち隣接するゲート構造同士で一個の側部スイッチを共有する形となることを特徴とする、〔１〕、〔２〕、〔３〕のいずれかに記載の多相短絡検知回路。
【0009】
〔５〕 前記三個以上のスイッチは、その両端に位置するスイッチ同士は多相短絡し得ないよう配置されていることを特徴とする、〔４〕に記載の多相短絡検知回路。
〔６〕 前記三個以上のスイッチは、その両端に位置するスイッチ同士が多相短絡し得るよう配置されていることを特徴とする、〔４〕に記載の多相短絡検知回路。
〔７〕 前記ゲート構造の他に追加して設けられる追加ＥＸ－ＮＯＲゲートを備えていることを特徴とする、〔１〕、〔２〕、〔３〕、〔４〕、〔５〕、〔６〕のいずれかに記載の多相短絡検知回路。
〔８〕 かかる構成により、前記追加ＥＸ－ＮＯＲゲートに接続される一方のスイッチをＯＮ、他方のスイッチをＯＦＦに設定した場合に前記検知出力が「０」であれば多相短絡無し、「１」であれば多相短絡有りの検知結果が出力されることを特徴とする、〔７〕に記載の多相短絡検知回路。
〔９〕 下記（ア）、（イ）のいずれかの場合には前記追加ＥＸ－ＮＯＲゲートが設けられることを特徴とする、〔７〕、〔８〕のいずれかに記載の多相短絡検知回路。
（ア） スイッチ総個数が三以上の奇数であり、かつ両端に位置するスイッチ同士が多相短絡し得るよう配置されている場合。
（イ） スイッチ総個数が四以上の偶数の場合。
〔６〕 前記三個以上のスイッチは、その両端に位置するスイッチ同士が多相短絡し得るよう配置されていることを特徴とする、〔４〕に記載の多相短絡検知回路。
〔７〕 前記ゲート構造の他に追加して設けられる追加ＥＸ－ＮＯＲゲートを備えていることを特徴とする、〔１〕、〔２〕、〔３〕、〔４〕、〔５〕、〔６〕のいずれかに記載の多相短絡検知回路。
〔８〕 かかる構成により、前記追加ＥＸ－ＮＯＲゲートに接続される一方のスイッチをＯＮ、他方のスイッチをＯＦＦに設定した場合に前記検知出力が「０」であれば多相短絡無し、「１」であれば多相短絡有りの検知結果が出力されることを特徴とする、〔７〕に記載の多相短絡検知回路。
〔９〕 下記（ア）、（イ）のいずれかの場合には前記追加ＥＸ－ＮＯＲゲートが設けられることを特徴とする、〔７〕、〔８〕のいずれかに記載の多相短絡検知回路。
（ア） スイッチ総個数が三以上の奇数であり、かつ両端に位置するスイッチ同士が多相短絡し得るよう配置されている場合。
（イ） スイッチ総個数が四以上の偶数の場合。
【0010】
〔１０〕 〔１〕、〔２〕、〔３〕、〔４〕、〔５〕、〔６〕、〔７〕、〔８〕、〔９〕のいずれかに記載の多相短絡検知回路と、および各スイッチにおける断線または単相短絡の有無を検知する断線等検知回路とからなることを特徴とする、スイッチ機構の異常検知機構。
〔１１〕 前記断線等検知回路では、各スイッチのＯＮ／ＯＦＦ状態が出力されることを特徴とする、〔１０〕に記載のスイッチ機構の異常検知機構。
〔１２〕 かかる構成により、全スイッチをＯＦＦに設定した場合に前記出力としてＯＮを出力したスイッチでは単相短絡の有ることが検知され、全スイッチをＯＮとした場合に前記出力としてＯＦＦを出力したスイッチでは断線の有ることが検知されることを特徴とする、〔１１〕に記載のスイッチ機構の異常検知機構。
〔１３〕 前記多相短絡検知回路および前記断線等検知回路による各検知出力はＣＰＵに入力されるよう形成されていることを特徴とする、〔１０〕、〔１１〕、〔１２〕のいずれかに記載のスイッチ機構の異常検知機構。
〔１１〕 前記断線等検知回路では、各スイッチのＯＮ／ＯＦＦ状態が出力されることを特徴とする、〔１０〕に記載のスイッチ機構の異常検知機構。
〔１２〕 かかる構成により、全スイッチをＯＦＦに設定した場合に前記出力としてＯＮを出力したスイッチでは単相短絡の有ることが検知され、全スイッチをＯＮとした場合に前記出力としてＯＦＦを出力したスイッチでは断線の有ることが検知されることを特徴とする、〔１１〕に記載のスイッチ機構の異常検知機構。
〔１３〕 前記多相短絡検知回路および前記断線等検知回路による各検知出力はＣＰＵに入力されるよう形成されていることを特徴とする、〔１０〕、〔１１〕、〔１２〕のいずれかに記載のスイッチ機構の異常検知機構。
【0011】
〔１４〕 〔１０〕、〔１１〕、〔１２〕、〔１３〕のいずれかに記載のスイッチ機構の異常検知機構を用いてなされるスイッチ機構の異常検知方法であって、前記断線等検知回路による下記（Ｉ）の過程、ついで前記多相短絡検知回路による下記（ＩＩ）の過程が行われることを特徴とする、スイッチ機構の異常検知方法。
（Ｉ） 各スイッチにおける断線または単相短絡の有無を検知する過程。
（ＩＩ） 前記基礎スイッチ集合の中央スイッチをＯＮ、二個の側部スイッチをＯＦＦとして、接続されるゲート構造による検知作用がなされる過程である基礎検知過程が、設けられている該ゲート構造ごとになされ、また、前記追加ＥＸ－ＮＯＲゲートが設けられている構成の場合には、該追加ＥＸ－ＮＯＲゲートによる検知作用がなされる過程が付加される。
〔１５〕 前記（Ｉ）、（ＩＩ）各過程におけるスイッチの設定と検知による出力信号とが比較され、相違する場合に異常と判断されることを特徴とする、〔１４〕に記載のスイッチ機構の異常検知方法。
〔１６〕 〔１〕、〔２〕、〔３〕、〔４〕、〔５〕、〔６〕、〔７〕、〔８〕、〔９〕のいずれかに記載の多相短絡検知回路、または〔１０〕、〔１１〕、〔１２〕、〔１３〕のいずれかに記載のスイッチ機構の異常検知機構を備えていることを特徴とする、スイッチ機構。
〔１７〕 〔１６〕に記載のスイッチ機構を備えていることを特徴とする、スイッチ機構具備装置。
（Ｉ） 各スイッチにおける断線または単相短絡の有無を検知する過程。
（ＩＩ） 前記基礎スイッチ集合の中央スイッチをＯＮ、二個の側部スイッチをＯＦＦとして、接続されるゲート構造による検知作用がなされる過程である基礎検知過程が、設けられている該ゲート構造ごとになされ、また、前記追加ＥＸ－ＮＯＲゲートが設けられている構成の場合には、該追加ＥＸ－ＮＯＲゲートによる検知作用がなされる過程が付加される。
〔１５〕 前記（Ｉ）、（ＩＩ）各過程におけるスイッチの設定と検知による出力信号とが比較され、相違する場合に異常と判断されることを特徴とする、〔１４〕に記載のスイッチ機構の異常検知方法。
〔１６〕 〔１〕、〔２〕、〔３〕、〔４〕、〔５〕、〔６〕、〔７〕、〔８〕、〔９〕のいずれかに記載の多相短絡検知回路、または〔１０〕、〔１１〕、〔１２〕、〔１３〕のいずれかに記載のスイッチ機構の異常検知機構を備えていることを特徴とする、スイッチ機構。
〔１７〕 〔１６〕に記載のスイッチ機構を備えていることを特徴とする、スイッチ機構具備装置。
【発明の効果】
【0012】
本発明の多相短絡検知回路、スイッチ機構の異常検知機構、スイッチ機構の異常検知方法、スイッチ機構、およびスイッチ機構具備装置は上述のように構成されるため、これらによれば、スイッチ機構を備えた装置においてスイッチ機構に断線や単相短絡、多相短絡といった異常が発生した際に、かかる異常を確実かつ効率的に検知でき、それによって誤認を防止することができる。なお本発明によれば、異常の有無だけではなくスイッチ機構の異常箇所を特定することもできる。また、本発明の多相短絡検知回路、スイッチ機構の異常検知機構等は、論理回路を用いて容易に構成できる。
【0013】
また本発明によれば、スイッチ機構の異常検知のための検査点数を抑制することができる。たとえば、検査を要するスイッチ点数がＸ点であって、端子を一つずつ確認する場合には、（Ｘ＋１）点の検査点数が必要であるが、本発明の多相短絡検知回路、スイッチ機構の異常検知機構等によれば、Ｘが４以上の偶数の場合には（Ｘ／２＋２）点、またＸが５以上の奇数の場合には（Ｘ／２＋３）点に検査点数を抑えることができる。したがって、スイッチ機構におけるスイッチ点数が多いほど、本発明を用いる効果は大きい。
【0014】
本発明は、ＯＮ／ＯＦＦスイッチ、あるいはロータリスイッチを備えた全ての装置に具備可能である。たとえば、シーケンサ、コントローラ、サーボドライバなどの産業用制御装置全般、家電製品全般、そして車載用・航空機用制御装置全般において、本発明を適用することができる。
【図面の簡単な説明】
【0015】
【図p1】本発明が検知対象とする異常のパターンを示す図である。
【図1】本発明多相短絡検知回路の基本構成として、スイッチ点数５点の例を示す回路図である。
【図3】追加ＥＸ－ＮＯＲゲートを備えない本発明多相短絡検知回路の構成を示す回路図である。
【図4】本発明多相短絡検知回路の基本構成として、スイッチ点数４点の例を示す回路図である。
【図5】本発明のスイッチ機構の異常検知機構の基本構成として、スイッチ点数５点の例を示す回路図である。
【図6】本発明のスイッチ機構の異常検知機構を構成する断線等検知回路の作用を示す説明図である。
【図7】スイッチ点数５点の本発明スイッチ機構の異常検知機構の作用を示す説明図である。スイッチ２のみをＯＮにした場合の作用を示す。
【図8】スイッチ点数５点の本発明スイッチ機構の異常検知機構の作用を示す説明図である。スイッチ４のみをＯＮにした場合の作用を示す。
【図9】スイッチ点数５点の本発明スイッチ機構の異常検知機構の作用を示す説明図である。スイッチ５のみをＯＮにした場合の作用を示す。
【図10】本発明スイッチ機構の異常検知方法の基本構成を示すフロー図である。
【図10-2】本発明のスイッチ機構の異常検知方法の構成例を示すフロー図である。
【図11】従来のスイッチ機構の異常検知方式を示す説明図である。
【発明を実施するための形態】
【0016】
以下、図面により本発明を詳細に説明する。
図ｐ１は、本発明が検知対象とする異常のパターンを示す図である。図示するようにスイッチ機構における異常は、断線（図中Ｉ．）、単相短絡（図中ＩＩ．）、および多相短絡（図中ＩＩＩ．）に大別される。このうち前二者は、一つのスイッチにおける異常であり、多相短絡は複数のスイッチ間における短絡異常である。本発明はこれら３パターンの異常を検知対象とするが、その基礎である多相短絡検知回路についてまず説明する。
図ｐ１は、本発明が検知対象とする異常のパターンを示す図である。図示するようにスイッチ機構における異常は、断線（図中Ｉ．）、単相短絡（図中ＩＩ．）、および多相短絡（図中ＩＩＩ．）に大別される。このうち前二者は、一つのスイッチにおける異常であり、多相短絡は複数のスイッチ間における短絡異常である。本発明はこれら３パターンの異常を検知対象とするが、その基礎である多相短絡検知回路についてまず説明する。
【0017】
図１は、本発明多相短絡検知回路の基本構成として、スイッチ点数５点の例を示す回路図である。また、図１－２は、図１の回路図に説明の表示を付加した回路図である。これらに図示するように本多相短絡検知回路１０は、三個以上のスイッチＳＷ１、ＳＷ２、ＳＷ３、・・・が並んでなるスイッチ機構ＳＳを有する装置において、スイッチ機構ＳＳの各スイッチＳＷ１、ＳＷ２、・・・間における短絡すなわち多相短絡の有無を検知するための回路であり、特定の一個のスイッチＳｃを中心に三個のスイッチが並んでなる基礎スイッチ集合ＳＧに接続された基本論理回路すなわちゲートにより構成されるゲート構造５を備え、ゲート構造５は、基礎スイッチ集合ＳＧの中央にある中央スイッチＳｃ以外の二個のスイッチである側部スイッチＳａ、Ｓｂが接続されるＯＲゲート２と、および中央スイッチＳｃならびにＯＲゲート２とが接続されるＥＸ－ＮＯＲゲート３とからなり、該ＥＸ－ＮＯＲゲート３の出力を検知出力として多相短絡の有無が検知されることを、主たる構成とする。
【0018】
なお、図示するのは、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、計５点のスイッチを有するスイッチ機構ＳＳの例であり、ロータリスイッチなどＳＷ５とＳＷ１との間で多相短絡が発生し得る構成のスイッチ機構である。本例の多相短絡検知回路１０は、ＳＷ１－ＳＷ２－ＳＷ３間における多相短絡検知用のゲート構造５と、ＳＷ３－ＳＷ４－ＳＷ５間における多相短絡検知用のゲート構造、計二単位のゲート構造５、５を備えている構成である。スイッチ機構ＳＳを構成するスイッチの数が本例に限定されるものではない。また、ＳＷ５－ＳＷ１間における多相短絡検知用として、後述する追加ＥＸ－ＮＯＲゲート６をも備えているが、これについては後述する。
【0019】
図２、図２－２は、図１－２に示す本発明多相短絡検知回路における作用を示す説明図であり、前者は回路図、後者は判定結果を示す説明図である。これらに示すように本多相短絡検知回路１０では、基礎スイッチ集合ＳＧの中央スイッチＳｃをＯＮ、二個の側部スイッチＳａ、ＳｂをＯＦＦに設定し、その検知出力によって多相短絡の有無を判定することができる。すなわち、側部スイッチＳａ（ＳＷ１）－側部スイッチＳｂ（ＳＷ３）間に多相短絡が無い場合、つまり正常である場合には、短絡も無く両スイッチＳａ（ＳＷ１）、Ｓｂ（ＳＷ３）の設定はともにＯＦＦであるので、ＯＲゲート２の出力は「０」となる。そうすると、ＯＲゲート２の出力「０」、およびＯＮに設定されている中央スイッチＳｃ（ＳＷ２）の出力「１」が入力されるＥＸ－ＮＯＲゲート３の出力は、各入力が「０」、「１」となり相異なるために、「０」となる。すなわち、多相短絡無しである検知出力「０」が出力される。
【0020】
一方、同じく基礎スイッチ集合ＳＧの中央スイッチＳｃがＯＮに、二個の側部スイッチＳａ、ＳｂがＯＦＦに設定されていて、側部スイッチＳａ（ＳＷ１）－中央スイッチＳｃ（ＳＷ２）間に多相短絡異常が発生している場合、側部スイッチＳｂ（ＳＷ３）～中央スイッチＳｃ（ＳＷ２）間に多相短絡異常が発生している場合、または側部スイッチＳａ（ＳＷ１）～側部スイッチＳｂ（ＳＷ３）間に多相短絡異常が発生している場合には、ＯＲゲート２の出力は「１」となる。そうすると、ＯＲゲート２の出力「１」、およびＯＮに設定されている中央スイッチＳｃ（ＳＷ２）の出力「１」が入力されるＥＸ－ＮＯＲゲート３の出力は、両入力が「１」で同じとなるために、「１」となる。すなわち、多相短絡有りである検知出力「１」が出力される。
【0021】
つまり、側部スイッチＳａ（ＳＷ１）－中央スイッチＳｃ（ＳＷ２）間に多相短絡異常が発生している場合には、設定が「ＯＮ」である中央スイッチＳｃ（ＳＷ２）との短絡によって、側部スイッチＳａ（ＳＷ１）は設定が「ＯＦＦ」であるにも関わらず実際には「ＯＮ」となる。また、側部スイッチＳｂ（ＳＷ３）～中央スイッチＳｃ（ＳＷ２）間に多相短絡異常が発生している場合にも、設定が「ＯＮ」である中央スイッチＳｃ（ＳＷ２）との短絡によって、側部スイッチＳｂ（ＳＷ３）は設定が「ＯＦＦ」であるにも関わらず実際には「ＯＮ」となる。また、側部スイッチＳａ（ＳＷ１）～側部スイッチＳｂ（ＳＷ３）間に多相短絡異常が発生している場合にも、設定が「ＯＮ」である中央スイッチＳｃ（ＳＷ２）との短絡によって、側部スイッチＳａ（ＳＷ１）、Ｓｂ（ＳＷ３）は設定が「ＯＦＦ」であるにも関わらず実際には「ＯＮ」となる。
【0022】
これらいずれの場合にも、側部スイッチＳａ（ＳＷ１）、Ｓｂ（ＳＷ３）の設定がともにＯＦＦであっても、ＯＲゲート２の出力は「１」となる。よって、ＯＲゲート２の出力「１」、およびＯＮに設定されている中央スイッチＳｃ（ＳＷ２）の出力「１」が入力されるＥＸ－ＮＯＲゲート３の出力は、両入力が「１」で同じとなるために、多相短絡有りである検知出力「１」が出力される。このように、本多相短絡検知回路１０によれば、スイッチＳＷ１－ＳＷ２間、ＳＷ２－ＳＷ３間、ＳＷ１～ＳＷ３間のいずれかのパターンで多相短絡が発生している場合には、上記ゲート構造５の作用によって多相短絡が発生していることが検知出力として得られる。
【0023】
図１－２等に示すように本発明多相短絡検知回路１０と各スイッチＳＷ１、ＳＷ２、・・・との間には、バッファゲートＢｇ、Ｂｇ、・・・が備えるものとすることができる。バッファゲートＢｇにより論理値の電圧が一旦補正され、配線による信号電圧の減少等の誤入力を防ぐことができ、異常検知の精度を高めることができる。
【0024】
図１－２の例に示すように本発明多相短絡検知回路１０は、ゲート構造５が二単位以上設けられていて、前記中央スイッチＳｃが一個置きとなる、すなわち隣接するゲート構造５、５同士で一個の側部スイッチＳｂを共有する形となる構成をとることができる。本発明は、スイッチ点数が多いほど利用価値が高いが、図１－２に示す５点のスイッチによるスイッチ機構ＳＳのように、ゲート構造５が連続的に設けられることによって、多数のスイッチ点数に対応した回路構成とすることができる。
【0025】
なお、本発明多相短絡検知回路は、両端に位置するスイッチ同士が多相短絡し得ないよう配置されているスイッチ機構、両端に位置するスイッチ同士が多相短絡し得るよう配置されているスイッチ機構、いわゆるロータリスイッチ、いずれのパターンのスイッチ機構にも適用可能である。以降の説明では、前者のタイプのスイッチ機構をオープン型、後者をクローズ型と言うことがある。
【0026】
図１－２のスイッチ点数５のスイッチ機構用の多相短絡検知回路において示したように、本発明多相短絡検知回路１０は、一または複数のゲート構造５の他に、追加して設けられる追加ＥＸ－ＮＯＲゲート６が備えられている構成とすることができる。図１－２の多相短絡検知回路１０では、スイッチＳＷ５、ＳＷ１の各出力が入力されて多相短絡検知に供される追加ＥＸ－ＮＯＲゲート６が設けられている。なお、追加ＥＸ－ＮＯＲゲート６への入力は、本図に示す例のように２つのスイッチから直接なされる構成の他に、別のゲートからの入力が含まれる構成の場合もある（後出図４参照）。
【0027】
かかる構成により、追加ＥＸ－ＮＯＲゲート６に接続される一方のスイッチをＯＮ、他方のスイッチをＯＦＦに設定した場合に検知出力が「０」であれば多相短絡無し、「１」であれば多相短絡有りの検知結果出力を得ることができる。図では、スイッチＳＷ５、ＳＷ１のいずれかをＯＮ、他方のスイッチをＯＦＦに設定した場合に検知出力が「０」であれば多相短絡無しだが、これらの間に多相短絡が発生していると、同出力が追加ＥＸ－ＮＯＲゲート６に入力されるため、「１」多相短絡有りの検知結果出力がなされる。
【0028】
図３は、追加ＥＸ－ＮＯＲゲートを備えない本発明多相短絡検知回路の構成を示す回路図であり、スイッチ点数は５点である。本例のような追加ＥＸ－ＮＯＲゲートを備えない多相短絡検知回路３１０は、スイッチ総個数が三以上の奇数であり、かつ両端に位置するスイッチ同士が多相短絡し得るよう配置されている、ロータリスイッチのようなクローズ型の場合に構成される。一方、オープン型の場合には常に、追加ＥＸ－ＮＯＲゲートを備えた構成が採られる。
【0029】
図４は、本発明多相短絡検知回路の基本構成として、スイッチ点数４点の例を示す回路図である。図示する多相短絡検知回路４１０のように、スイッチ総個数が四以上の偶数の場合には、多相短絡検知回路には常に追加ＥＸ－ＮＯＲゲート４６が設けられる構成が採られる。
【0030】
以上をまとめると、本発明多相短絡検知回路に追加ＥＸ－ＮＯＲゲートが設けられる構成を採るのは、下記（ア）または（イ）の場合である。
（ア） スイッチ総個数が三以上の奇数であり、かつ両端に位置するスイッチ同士が多相短絡し得るよう配置されている場合。
（イ） スイッチ総個数が四以上の偶数の場合。
（ア） スイッチ総個数が三以上の奇数であり、かつ両端に位置するスイッチ同士が多相短絡し得るよう配置されている場合。
（イ） スイッチ総個数が四以上の偶数の場合。
【0031】
図５は、本発明のスイッチ機構の異常検知機構の基本構成として、スイッチ点数５点の例を示す回路図である。図示するように本スイッチ機構の異常検知機構３０は、以上説明したいずれかの構成の多相短絡検知回路１０と、各スイッチＳＷ１、ＳＷ２、・・・それぞれにおける断線または単相短絡の有無を検知する断線等検知回路２０とから構成される。すなわち本スイッチ機構の異常検知機構３０は、図ｐ１に示した断線・単相短絡の有無を断線等検知回路２０によって検知するとともに、多相短絡の有無を多相短絡検知回路１０によって検知する、総合的な検知機構である。
【0032】
図６は、図５に示した本発明のスイッチ機構の異常検知機構を構成する断線等検知回路の作用を示す説明図である。図５に示すように断線等検知回路２０では、各スイッチＳＷ１、ＳＷ２、・・・の実際のＯＮ／ＯＦＦ状態が、ＩＮ１、ＩＮ２、・・・として出力される。そして、設定されたＯＮ／ＯＦＦと実際の出力ＩＮ１、ＩＮ２、・・との比較によって、各スイッチＳＷ１、ＳＷ２、・・・における断線、または単相短絡の発生の有無が判定される。
【0033】
すなわち、スイッチ機構ＳＳにおける入力信号として全スイッチＳＷ１、ＳＷ２、・・・をＯＮと設定した場合に、実際の出力がＯＦＦであるスイッチでは、断線の有ることが検知される。また、スイッチ機構ＳＳにおける入力信号として全スイッチＳＷ１、ＳＷ２、・・・をＯＦＦに設定した場合に、実際の出力がＯＮであるスイッチでは、単相短絡の有ることが検知される。たとえば、ＩＮ１とＩＮ２に断線異常が確認されると、スイッチＳＷ１、ＳＷ２が断線しており、またＩＮ３とＩＮ５に短絡異常が確認されると、スイッチＳＷ３、ＳＷ５が単相短絡していることがわかる。ＩＮ１、ＩＮ２、・・・の中で異常検知を出力した信号により、故障（断線、単相短絡）しているスイッチを特定することができる。
【0034】
図７、８、９は、スイッチ点数５点の本発明スイッチ機構の異常検知機構の作用例を示す説明図である。順に、スイッチ２のみをＯＮにした場合の作用（図７）、スイッチ４のみをＯＮにした場合の作用（図８）、スイッチ５のみをＯＮにした場合の作用（図９）を示す。図中、「ＩＮ１」、「ＩＮ２｝、・・・は断線等検知回路２０によるスイッチＳＷ１、ＳＷ２、・・・の出力であり、「０」はＯＦＦ、「１」はＯＮを示す。また「Ｃｈｅｃｋ１」は多相短絡検知回路１０による多相短絡の有無を示し、「０」は正常、「１」は異常である。
【0035】
かかる構成により本異常検知機構３０では、多相短絡検知回路１０の出力結果すなわちＣｈｅｃｋ信号によって、多相短絡の有無（正常／異常）を判定でき、さらに断線等検知回路２０の出力結果すなわちＩＮ信号を監視することによって、多相短絡の発生したスイッチを特定することができる。
【0036】
図７は、スイッチＳＷ１～ＳＷ３の異常有無検知を担当するゲート構造５による異常有無検知例であり、中央スイッチＳｃであるスイッチＳＷ２のみをＯＮとし、他のスイッチＳＷ１、ＳＷ３はＯＦＦとして異常有無検知を行った例である。図示するように、断線等検知回路２０の出力結果すなわちＩＮ信号が、スイッチＳＷ１、ＳＷ２、ＳＷ３についてそれぞれ「０」、「１」、「０」であって、かつ多相短絡検知回路１０の出力結果すなわちＣｈｅｃｋ信号（Ｃｈｅｃｋ１）が「０」である場合は、正常、すなわち多相短絡無し、と判定される。
【0037】
一方、中央スイッチＳｃであるところのスイッチＳＷ２のみならず、側部スイッチＳａ等であるところのスイッチＳＷ１、ＳＷ３の少なくとも一方が、設定がＯＦＦであるにも関わらずＩＮ信号「１」が出力され、かつ多相短絡検知回路１０の出力結果すなわちＣｈｅｃｋ信号（Ｃｈｅｃｋ１）が「１」である場合、異常、すなわち多相短絡有り、と判定される。そして、ＩＮ１、ＩＮ２、ＩＮ３として示されるＩＮ信号の出力パターンによって、多相短絡しているスイッチがＳＷ２－ＳＷ３、ＳＷ１－ＳＷ２、ＳＷ１～ＳＷ３のいずれであるかが判定される。
【0038】
図８は、スイッチＳＷ３～ＳＷ５の異常有無検知を担当するゲート構造５による異常有無検知例であり、中央スイッチＳｃであるスイッチＳＷ４のみをＯＮとし、他のスイッチＳＷ３、ＳＷ５はＯＦＦとして異常有無検知を行った例である。図示するように、断線等検知回路２０の出力結果すなわちＩＮ信号が、スイッチＳＷ３、ＳＷ４、ＳＷ５についてそれぞれ「０」、「１」、「０」であって、かつ多相短絡検知回路１０の出力結果すなわちＣｈｅｃｋ信号（Ｃｈｅｃｋ２）が「０」である場合は、正常、すなわち多相短絡無し、と判定される。
【0039】
一方、中央スイッチＳｃであるところのスイッチＳＷ４のみならず、側部スイッチＳａ等であるところのスイッチＳＷ３、ＳＷ５の少なくとも一方が、設定がＯＦＦであるにも関わらずＩＮ信号「１」が出力され、かつ多相短絡検知回路１０の出力結果すなわちＣｈｅｃｋ信号（Ｃｈｅｃｋ２）が「１」である場合、異常、すなわち多相短絡有り、と判定される。そして、ＩＮ３、ＩＮ４、ＩＮ５として示されるＩＮ信号の出力パターンによって、多相短絡しているスイッチがＳＷ３－ＳＷ４、ＳＷ４－ＳＷ５、ＳＷ３～ＳＷ５のいずれであるかが判定される。
【0040】
図９は、スイッチＳＷ５、ＳＷ１の異常有無検知を担当する追加ＥＸ－ＮＯＲゲート６による異常有無検知例であり、スイッチＳＷ５をＯＮとし、スイッチＳＷ１はＯＦＦとして異常有無検知を行った例である。図示するように、断線等検知回路２０の出力結果すなわちＩＮ信号が、スイッチＳＷ１、ＳＷ５についてそれぞれ「０」、「１」であって、かつ多相短絡検知回路１０の出力結果すなわちＣｈｅｃｋ信号（Ｃｈｅｃｋ３）が「０」である場合は、正常、すなわち多相短絡無し、と判定される。
【0041】
一方、スイッチＳＷ５のみならず、スイッチＳＷ１も、設定がＯＦＦであるにも関わらずＩＮ信号「１」が出力され、かつ多相短絡検知回路１０の出力結果すなわちＣｈｅｃｋ信号（Ｃｈｅｃｋ３）が「１」である場合、異常、すなわち多相短絡有り、と判定される。そしてこの場合は、多相短絡しているスイッチがＳＷ１－ＳＷ５であることが判定される。
【0042】
以上、スイッチ点数５点である機構を例として、本発明スイッチ機構の異常検知機構３０の作用を説明したが、スイッチ点数４などの偶数点数のスイッチ機構も含め、その他のパターンのスイッチ機構に対応する異常検知機構であっても、同様の作用が得られ、多相短絡の有無およびその所在についての検知結果出力を得ることができる。
【0043】
なお、本発明スイッチ機構の異常検知機構３０は、多相短絡検知回路１０および断線等検知回路１０による各検知出力、つまりＤｈｅｃｋ１、Ｃｈｅｃｋ２、・・・等のＣｈｅｃｋ信号、およびＩＮ１、１Ｎ２、・・・等のＩＮ信号は、電子計算機を構成するＣＰＵ等、ＣＰＵに入力されるよう形成されているものとすることができる。それにより、多相短絡検知回路１０および断線等検知回路１０による各検知出力の処理を、統合的かつ効率的に行うことができる。
【0044】
図１０は、本発明スイッチ機構の異常検知方法の基本構成を示すフロー図である。図示するように、図５の例示をもって説明した以上いずれかの構成のスイッチ機構の異常検知機構３０を用いてなされるスイッチ機構の異常検知方法であって、断線等検知回路２０による下記（Ｉ）の過程、ついで多相短絡検知回路１０による下記（ＩＩ）の過程が行われる、スイッチ機構の異常検知方法もまた、本発明の範囲内である。
（Ｉ） 断線等検知過程Ｐ１２０
各スイッチＳＷ１、ＳＷ２、・・・における断線や単相短絡の有無を検知する過程。
（ＩＩ） 多相短絡検知過程Ｐ２００
基礎スイッチ集合ＳＧの中央スイッチＳｃをＯＮ、二個の側部スイッチＳａ、ＳｂをＯＦＦとして、接続されるゲート構造５による検知作用がなされる過程である基礎検知過程Ｐ２５０が、設けられているゲート構造５ごとになされる過程。また、追加ＥＸ－ＮＯＲゲート６が設けられている構成の場合には、追加ＥＸ－ＮＯＲゲート６による追加検知過程Ｐ２６０が付加される。
（Ｉ） 断線等検知過程Ｐ１２０
各スイッチＳＷ１、ＳＷ２、・・・における断線や単相短絡の有無を検知する過程。
（ＩＩ） 多相短絡検知過程Ｐ２００
基礎スイッチ集合ＳＧの中央スイッチＳｃをＯＮ、二個の側部スイッチＳａ、ＳｂをＯＦＦとして、接続されるゲート構造５による検知作用がなされる過程である基礎検知過程Ｐ２５０が、設けられているゲート構造５ごとになされる過程。また、追加ＥＸ－ＮＯＲゲート６が設けられている構成の場合には、追加ＥＸ－ＮＯＲゲート６による追加検知過程Ｐ２６０が付加される。
【0045】
かかる構成により本スイッチ機構の異常検知方法では、上記（Ｉ）、（ＩＩ）の各過程Ｐ１２０、Ｐ２００におけるスイッチの設定と検知による出力信号とが比較され、相違する場合に異常との判断がなされる。すなわち、まず断線等検知過程Ｐ１２０では、前出図６に示した方法により、ＯＮ／ＯＦＦが設定された各スイッチＳＷ１、ＳＷ２、・・・における出力信号が設定と比較されて、断線や単相短絡の有無が、検知される。
【0046】
ついで、多相短絡検知過程Ｐ２００では、前出図７～９に示した方法により、ＯＮ／ＯＦＦが設定された各スイッチＳＷ１、ＳＷ２、・・・における出力信号が設定と比較されて、多相短絡の有無および、多相短絡が有る場合におけるその所在が判断される。すなわち、基礎検知過程Ｐ２５０により、基礎スイッチ集合ＳＧの中央スイッチＳｃをＯＮ、二個の側部スイッチＳａ、ＳｂをＯＦＦとされた設定が、その多相短絡有無検知を担うゲート構造５による出力信号と比較されて、多相短絡の有無が検知される。さらに、多相短絡有りの場合は、先に実施される断線等検知過程Ｐ１２０の検知出力結果が参照されて、多相短絡の所在が検知される。
【0047】
基礎検知過程Ｐ２５０は、設けられているゲート構造５ごとになされ、それぞれが担う基礎スイッチ集合ＳＧにおける多相短絡の有無等が判断される。つまり、基礎検知過程Ｐ２５０は、設けられているゲート構造５の単位数ｎ（ｎは自然数）分、実行される。また、追加ＥＸ－ＮＯＲゲート６が設けられている構成の場合には、追加検知過程Ｐ２６０において、対象となる２つの入力における設定が、追加ＥＸ－ＮＯＲゲート６による出力信号と比較されて、多相短絡の有無が検知される。
【0048】
図１０－２は、本発明のスイッチ機構の異常検知方法の構成例を示すフロー図である。本フローは、図５に例示したスイッチ機構の異常検知機構３０による異常検知方法を示している。図示するように本フローは、前半の断線等検知段階（図では「断線、単相短絡検知」）と、後半の多相短絡検知段階に大別され、入力信号（ＯＮ／ＯＦＦの設定）状態と出力信号（ＩＮ１～ＩＮＸ、Ｃｈｅｃｋ１等）状態が比較されて、正常／異常の判断がなされる。
【0049】
まず、断線等検知段階では、全てのスイッチがＯＦＦに設定された状態で検知過程が実施され、ここで検知された出力信号ＩＮ１～ＩＮＸのいずれか一つでも「１」すなわちＯＮが検知されると、スイッチ機構全体としての異常の判断となる。ここで検知された異常のパターンは、単相短絡である。なお、いずれのスイッチにおける単相短絡異常であるかは、出力信号ＩＮ１等の状態を監視することで確認できる。
【0050】
出力信号ＩＮ１～ＩＮＸの全てが入力信号と同じく「０」すなわちＯＦＦの場合には、次に、全てのスイッチがＯＮに設定された状態での検知過程が実施される。ここで検知された出力信号ＩＮ１～ＩＮＸのいずれか一つでも「０」すなわちＯＦＦが検知されると、スイッチ機構全体としての異常の判断となる。ここで検知された異常のパターンは、断線である。なお、いずれのスイッチにおける断線異常であるかは、出力信号ＩＮ１等の状態を監視することで確認できる。
【0051】
出力信号ＩＮ１～ＩＮＸの全てが入力信号と同じく「０」すなわちＯＦＦの場合には、後半の多相短絡検知段階へと進む。まず、最初のゲート構造による基礎スイッチ集合における多相短絡の有無を確認するための設定がなされるが、この手順はフロー図では「ＳＷ ２ｎ番 ＯＮ」として示される。そして検知過程が実施され、出力信号Ｃｈｅｃｋ１として異常を示す「１」が出力されると、スイッチ機構全体としての異常の判断となる。ここで検知された異常のパターンは、多相短絡である。なお、いずれのスイッチ間における多相短絡異常であるかは、出力信号ＩＮ１等の状態を監視することで確認できる。
【0052】
この、各ゲート構造により所定の基礎スイッチ集合における多相短絡の有無を確認するための設定、および検知過程の実施は、設けられているゲート構造の単位数分、繰り返される。図では、異常判断がなされなかった場合にかかる繰り返しがなされる構成を示すが、異常判断／正常判断に関わらず、全てのゲート構造分について検知過程を行う構成としてもよい。
【0053】
全てのゲート構造に係る検知過程が正常であった場合（図示する例）、あるいは全てのゲート構造に係る検知過程を終了した後、追加ＥＸ－ＮＯＲゲートが設けられている場合には、図では「ＳＷ Ｘ番 ＯＮ」で示す、そのための設定がなされる。上述のゲート構造におけるのと同様、その後の検知過程により異常の信号が出力された場合は、スイッチ機構全体としての異常の判断となる。ここで検知された異常のパターンは多相短絡である。正常の出力信号が出力された場合は、スイッチ機構全体としての正常が判断される。
【0054】
本発明が従来技術に対して提供する寄与について説明する。
図１１は、従来のスイッチ機構の異常検知方式を示す説明図である。また、
図１２は、本発明のスイッチ機構の異常検知機構の利点を図１１の従来技術と比較して示す説明図である。図１１に示すように、論理回路（ゲート）を用いずにスイッチ機構の異常検知を行おうとすると、異常の有無等の判定処理、およびそれに基づく故障診断は、ソフトウェアを用いて行わなくてはならない。各スイッチの出力信号ＩＮ１、ＩＮ２、・・・の状態を確認し、異常なパターンの有無をチェックし、故障の有無を判断することは、ソフトウェア設計における負担を増大させてしまう。
図１１は、従来のスイッチ機構の異常検知方式を示す説明図である。また、
図１２は、本発明のスイッチ機構の異常検知機構の利点を図１１の従来技術と比較して示す説明図である。図１１に示すように、論理回路（ゲート）を用いずにスイッチ機構の異常検知を行おうとすると、異常の有無等の判定処理、およびそれに基づく故障診断は、ソフトウェアを用いて行わなくてはならない。各スイッチの出力信号ＩＮ１、ＩＮ２、・・・の状態を確認し、異常なパターンの有無をチェックし、故障の有無を判断することは、ソフトウェア設計における負担を増大させてしまう。
【0055】
一方、図１２に示す論理回路を用いた本発明の方式によれば、多相短絡検知回路のＣｈｅｃｋ信号によって故障有無が容易に判断でき、さらに断線等検知回路のＩＮ信号によって故障箇所が容易にわかるため、ソフトウェアは故障有無の判断をする必要がなく、各信号の監視のみを行えばよい。すなわち、論理回路を用いた異常検知機構とすることによって、ソフトウェアによる判定処理も故障診断も不要となり、ソフトウェア設計上の負担が小さい。
【0056】
以上説明したいずれかの構成の本発明多相短絡検知回路、またはいずれかの構成の本発明スイッチ機構の異常検知機構を備えているスイッチ機構や、かかるスイッチ機構を備えているスイッチ機構具備装置も、本発明の範囲内である。スイッチ機構具備装置としては、たとえばシーケンサ、コントローラ、サーボドライバといった産業用制御装置、家電製品、さらには車載用・航空機用制御装置が挙げられる。
【産業上の利用可能性】
【0057】
本発明の多相短絡検知回路、スイッチ機構の異常検知機構、スイッチ機構の異常検知方法、スイッチ機構、およびスイッチ機構具備装置によれば、スイッチ機構を備えた装置においてスイッチ機構に短絡等の異常が発生した際、これを確実かつ効率的に検知し、異常箇所を特定できる。しかも、異常検知のための検査点数を抑制できる。したがって、産業用・車載用・航空機用の各制御装置や家電製品を初めとして、広く電気・電子分野において産業上利用性が高い発明である。
【符号の説明】
【0058】
２、３２、４２…ＯＲゲート
３、３３、４３…ＥＸ－ＮＯＲゲート
５、３５、４５…ゲート構造
６、４６…追加ＥＸ－ＮＯＲゲート
１０、３１０、４１０…多相短絡検知回路
２０…断線等検知回路
３０…スイッチ機構の異常検知機構
Ｂｇ…バッファゲート
Ｐ１２０…断線等検知過程
Ｐ２００…多相短絡検知過程
Ｐ２５０…基礎検知過程
Ｐ２６０…追加検知過程
Ｓａ、Ｓｂ…側部スイッチ
Ｓｃ…中央スイッチ
ＳＧ…基礎スイッチ集合
ＳＳ…スイッチ機構
３、３３、４３…ＥＸ－ＮＯＲゲート
５、３５、４５…ゲート構造
６、４６…追加ＥＸ－ＮＯＲゲート
１０、３１０、４１０…多相短絡検知回路
２０…断線等検知回路
３０…スイッチ機構の異常検知機構
Ｂｇ…バッファゲート
Ｐ１２０…断線等検知過程
Ｐ２００…多相短絡検知過程
Ｐ２５０…基礎検知過程
Ｐ２６０…追加検知過程
Ｓａ、Ｓｂ…側部スイッチ
Ｓｃ…中央スイッチ
ＳＧ…基礎スイッチ集合
ＳＳ…スイッチ機構
【図p1】
【図1】
【図1-2】
【図2】
【図2-2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図10-2】
【図11】
【図12】
