(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-26
(45)【発行日】2024-10-04
(54)【発明の名称】位相同期回路
(51)【国際特許分類】
H03L 7/08 20060101AFI20240927BHJP
H03K 5/26 20060101ALN20240927BHJP
【ＦＩ】
H03L7/08 102
H03K5/26 P
【請求項の数】
4
(21)【出願番号】P 2020212080
(22)【出願日】2020-12-22
(65)【公開番号】P2022098601
(43)【公開日】2022-07-04
【審査請求日】2023-04-19
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110000350
【氏名又は名称】ポレール弁理士法人
(72)【発明者】
【氏名】檜山 直晃
【審査官】石田 昌敏
(56)【参考文献】
【文献】特開２０１９－００９５８５（ＪＰ，Ａ）
【文献】特表平１０－５０３３４２（ＪＰ，Ａ）
【文献】特開平０６－１６９２３７（ＪＰ，Ａ）
【文献】国際公開第２０１７／１４９９７８（ＷＯ，Ａ１）
【文献】特表２０１５－５３４３３２（ＪＰ，Ａ）
【文献】特開２００５－０１２５８１（ＪＰ，Ａ）
【文献】特開平０４－２２２１１８（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１４／０３３３３４６（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｌ ７／００－ ７／２６
Ｈ０３Ｋ ５／２６
(57)【特許請求の範囲】
【請求項1】
位相比較器と、パルス生成回路と、
チャージポンプ回路と、
ループフィルタ回路と、
電圧制御発振器と、を含み、
前記位相比較器は、
受信した基準クロックに同期して電源電位の第一の電圧レベルをサンプリングし、
帰還クロックにより前記第一の電圧レベルより小さい接地電位の第二の電圧レベルに初期化されるダウン信号としての第一の信号を生成し、
前記パルス生成回路は、
前記基準クロックに基づいて、アップ信号としての第二の信号を生成し、
前記第一の信号と前記第二の信号を前記チャージポンプ回路に供給して電圧出力信号を生成し、前記電圧出力信号を前記ループフィルタ回路に入力して電圧制御信号を生成し、前記電圧制御信号を前記電圧制御発振器に入力することにより、前記帰還クロックである前記電圧制御発振器の出力信号の位相が所定の値に制御され、
前記位相比較器は、ディレイフリップフロップを含み、
前記ディレイフリップフロップは、
前記基準クロックが入力されるクロック端子と、
前記第一の電圧レベルの前記電源電位が入力される入力端子と、
前記チャージポンプ回路へ前記第一の信号を出力する出力端子と、
前記電圧制御発振器の前記出力信号が前記帰還クロックとして入力されるリセット端子と、を有する、位相同期回路。
【請求項2】
請求項１において、前記基準クロックは、リング発振器の出力クロックである、位相同期回路。
【請求項3】
請求項２において、前記位相同期回路と前記リング発振器とは、半導体チップに形成される、位相同期回路。
【請求項4】
請求項３において、前記半導体チップにはエナジーハーベスト向けの半導体製品が構成されている、位相同期回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、位相同期回路に適用して有効な技術に関する。
【背景技術】
【0002】
位相同期回路（ＰＬＬ：phase locked loop）は、図１に示すように、位相周波数比較回路（位相比較器とも言う）PFD（Phase-Frequency Detector）と、チャージポンプ回路CP（Charge Pump）と、逓倍率Ｎのループフィルタ回路Filter、電圧制御発振回路VCO（Voltage-Controlled Oscillator）と、分周回路DIV（Divider）と、を有する。位相周波数比較回路PFDは、基準周波数ｆｎの基準入力信号ＩＮＰＵＴと分周回路DIVから出力されたフィードバック信号ＦＥＥＤＢＡＣＫとの位相と周波数とを比較し、フィードバック信号ＦＥＥＤＢＡＣＫの位相と周波数とが入力信号ＩＮＰＵＴの位相と周波数とに一致するように、アップ信号UPまたはダウン信号DNを生成する。チャージポンプ回路CPは、アップ信号UPまたはダウン信号DNに基づいて電圧出力信号VCPを生成し、ループフィルタ回路Filterへ出力する。電圧制御発振回路VCOは、ループフィルタ回路Filterから出力された電圧制御信号VCNTに基づいて、基準周波数ｆｎのN倍の周波数ｆｏｕｔ（＝Ｎ×ｆｎ）を有する出力信号ＯＵＴＰＵＴを生成する。出力信号ＯＵＴＰＵＴは、分周回路DIVにより１／Ｎ分周されてフィードバック信号ＦＥＥＤＢＡＣＫとして位相周波数比較回路PFDに入力される。
【先行技術文献】
【非特許文献】
【0003】
【文献】X. Gao, E. Klumperink, P. J. F. Geraedts and B. Nauta, “Jitter Analysis and a Benchmarking Figure-of-Merit for Phase-Locked Loops,” IEEE Trans. Circuits Syst. II, vol. 56, no.2, pp. 117-121, Feb. 2009
【発明の概要】
【発明が解決しようとする課題】
【0004】
エナジーハーベスト向けの半導体製品では、可能な限り低消費電力な回路が求められる。図１の位相同期回路PLLでは、電圧制御発振回路VCOの周波数で動作する分周回路DIVの消費電流が大きい。位相同期回路PLLの全体の消費電流の内、３割程度は分周回路DIVの消費電流である。
【0005】
分周回路DIVの消費電流を削減する方法として、Sub-Sampling PLLを用いて分周回路DIVを取り除く方法がある。Sub-Sampling PDを用いて電圧制御発振回路VCOの出力位相を直接検出することで、分周回路DIVを取り除いても正常動作するSub-Sampling PLLが構成できる。Sub-Sampling PLLはLC発振器を想定した回路であり、数10MHzで動作するエナジーハーベスト向けの半導体製品での使用は面積が大きく採用されない。
【0006】
数10MHzで動作する位相同期回路PLLの発振器としてリング（Ring）発振器が主に用いられるが、Ring発振器で構成可能な分周回路DIVを省略した位相同期回路PLLが存在しない。数10MHzで動作するLC発振器を準備しようとした場合、Ring発振器の4000倍の面積が必要となる。
【0007】
本開示の課題は、半導体装置に内蔵される位相同期回路において、面積増加を抑制しつつ、消費電流を削減すること可能な技術を提供することにある。
【0008】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0009】
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0010】
一実施の形態によれば、位相同期回路は、位相比較器と、パルス生成回路と、チャージポンプ回路と、ループフィルタ回路と、電圧制御発振器と、を具備する。位相比較器は、受信した基準クロックに同期して第一のレベルをサンプリングし、帰還クロックにより第一のレベルと異なる第二のレベルに初期化される第一の信号を生成する。パルス生成回路は、基準クロックに基づいて、第二の信号を生成し、第一の信号と第二の信号をチャージポンプ回路とループフィルタ回路を通して制御電圧として電圧制御発振器に入力することにより、帰還クロックである電圧制御発振器の出力信号の位相が所定の値に制御される。
【発明の効果】
【0011】
上記一実施の形態に係る位相同期回路によれば、面積増加を抑制しつつ、消費電流を削減することができる。
【図面の簡単な説明】
【0012】
【図5】図５は、ダウン信号DNのみでループを構成した場合の動作を示す波形図であり、（A）は電圧制御信号VCNTが一定の場合を示し、（B）は電圧制御信号VCNTが減少する場合を示し、（C）は電圧制御信号VCNTが増加する場合を示す。
【発明を実施するための形態】
【0013】
以下、実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
【実施例1】
【0014】
図２は、実施例１に係る位相同期回路の構成例を示すブロック図である。位相同期回路PLL1（PLL: phase locked loop）は、ディレイフリップフロップ（Reset付きD型フリップフロップともいう）DFFと、パルス発生回路（パルス生成回路とも言う）PGN（Pulse Generator）と、チャージポンプ回路CP（Charge Pump）と、逓倍率Ｎのループフィルタ回路Filterと、電圧制御発振回路（電圧制御発振器とも言う）VCO（Voltage-Controlled Oscillator）と、を有する。位相同期回路PLL1において、つまり、図２の位相同期回路PLL1では、図１の位相周波数比較回路PFDがディレイフリップフロップDFFに置き換えられている。つまり、ディレイフリップフロップDFFは位相周波数比較回路（位相比較器）として動作する。分周回路DIV（Divider）は削除されている。位相同期回路PLL1は、半導体装置に内蔵された位相同期回路であり、半導体装置が構成された半導体チップ内に形成されている。
【0015】
位相比較器としてのディレイフリップフロップDFFは、基準周波数ｆｎの基準入力信号ＩＮＰＵＴが入力されるクロック端子Ｃと、電源電位ＶＤＤが入力される入力端子Ｄと、チャージポンプ回路CPへダウン信号ＤＮを出力する出力端子Ｑと、電圧制御発振回路VCOの発振信号（VCO源振（VCOSOF）、出力信号）ＯＵＴＰＵＴがフィードバック信号ＦＥＥＤＢＡＣＫとして入力されるリセット端子Ｒと、を有する。ディレイフリップフロップDFFを用いて、基準入力信号ＩＮＰＵＴと電圧制御発振回路VCOの出力信号ＯＵＴＰＵＴとの位相比較が直接行われる。基準入力信号ＩＮＰＵＴは、基準クロックである。
【0016】
パルス発生回路PGNから出力されるパルス信号Pulseは、チャージポンプ回路CPへアップ信号ＵＰとして出力される。パルス発生回路PGNは、基準入力信号ＩＮＰＵＴに同期した一定時間幅のパルス波形を有するパルス信号Pulseを出力する。
【0017】
チャージポンプ回路CPは、アップ信号UPであるパルス信号Pulseまたはダウン信号DNに基づいて電圧出力信号VCPを生成し、ループフィルタ回路Filterへ出力する。電圧制御発振回路VCOは、ループフィルタ回路Filterから出力された電圧制御信号VCNTに基づいて、基準周波数ｆｎのN倍の周波数ｆｏｕｔ（＝Ｎ×ｆｎ）を有する出力信号ＯＵＴＰＵＴを生成する。出力信号ＯＵＴＰＵＴは、フィードバック信号ＦＥＥＤＢＡＣＫとしてディレイフリップフロップDFFのリセット端子Ｒに入力される。フィードバック信号ＦＥＥＤＢＡＣＫは、帰還クロックということもできる。
【0018】
位相比較器としてのディレイフリップフロップDFFは、受信した基準クロックＩＮＰＵＴに同期して第一のレベル(入力端子Ｄの電源電位ＶＤＤの電圧レベル)をサンプリングし、帰還クロック（フィードバック信号ＦＥＥＤＢＡＣＫ）により第二のレベル(接地電位ＧＮＤの電圧レベル)に初期化される第一の信号(ダウン信号DN)を生成する。パルス生成回路PGNは、基準クロックＩＮＰＵＴに基づいて、第二の信号(パルス信号Pulse)を生成する。第一の信号(ダウン信号DN)と第二の信号(パルス信号Pulse)とをチャージポンプ回路CPとループフィルタ回路Filterとを通して制御電圧(電圧制御信号VCNT)として電圧制御発振器（電圧制御発振回路VCO）に入力する。これにより、電圧制御発振器の出力信号の位相が所定の値に制御される。
【0019】
上記の構成により、電圧制御発振回路VCOの出力信号ＯＵＴＰＵＴの位相をディレイフリップフロップDFFで直接検出し、分周回路DIV（Divider）の削除された位相同期回路PLL1が構成される。つまり、位相同期回路PLL1は、面積増加を抑制しつつ、消費電流を削減することができるので、数10MHzで動作するエナジーハーベスト向けの半導体製品での使用に適している。
【0020】
また、リング（Ring）発振器の出力クロックを基準入力信号ＩＮＰＵＴとし、ディレイフリップフロップDFFの入力端子Dへ入力することで、Ring発振器の出力位相の直接検出が可能となる。Ring発振器を用いた位相同期回路PLL1でも、分周回路DIVを削除した構成を取ることが可能となる。分周回路DIVを削除した副次的な効果として、チャージポンプ回路CPに起因するノイズを低減することができる。
【0021】
図３は、位相周波数比較回路PFDの構成例を示す回路図である。図４は、図２のディレイフリップフロップDFFの構成例を示す回路図である。図２の位相同期回路PLL1では、図３に示す位相周波数比較回路PFDの代わりに、図２のディレイフリップフロップDFFが採用されるので、半導体素子の数を削減できる。ディレイフリップフロップDFFを構成する半導体素子の数は、位相周波数比較回路PFDを構成する半導体素子の数より少ないためである。位相同期回路PLL1の半導体素子の数を削減できるので、位相同期回路PLL1の消費電流も削減できる。
【0022】
図５は、ダウン信号DNのみでループを構成した場合の動作を示す波形図である。図５において、図４に示すディレイフリップフロップDFFのクロック端子Cとリセット端子Rの各波形（FR、FD）と、ダウン信号DNの波形と、パルス信号Pulseの波形と、電圧制御信号VCNTの波形とが示されている。また、図５において、（A）は電圧制御信号VCNTが一定の場合を示し、（B）は電圧制御信号VCNTが減少する場合を示し、（C）は電圧制御信号VCNTが増加する場合を示す。
【0023】
図５に示すように、パルス発生回路PGNから入力されたPulse信号のHigh幅でFR-FDの位相オフセットが決まる構成とされる。ダウン信号DNのみで位相同期回路PLL1の帰還ループを構成した場合、必ずFDがFRから遅れる構成とされる。ダウン信号DNのパルス幅変化で位相遅れや位相進みを後段に伝える構成とされる。したがって、ダウン信号DNのみで位相同期回路PLL1の帰還ループを構成した場合、FDが必ずFRよりも遅延するため、図３に示す位相周波数比較回路PFDを、図４に示すReset付きD型フリップフロップDFFに置き換え可能である。
【0024】
図６は、ダウン信号DNのみでループを構成した場合の動作を示す他の波形図である。図６が図５と異なる点は、図５のFDが図６ではVCO源振（VCOSOF）へ変更されている点である。図６において、（A）は電圧制御信号VCNTが一定の場合を示し、（B）は電圧制御信号VCNTが減少する場合を示し、（C）は電圧制御信号VCNTが増加する場合を示している。
【0025】
図６に示すように、FDをVCO源振（VCOSOF）に置き換えても同様な動作が可能である。したがって、位相同期回路PLL1の帰還ループから分周回路DIVを取り除くことが可能である。
【0026】
位相同期回路PLL1とRing発振器とは、エナジーハーベスト向けの半導体製品が構成される半導体チップに形成される。実施例１を適用することで、面積効率のよいRing発振器を用いた位相同期回路PLL1でもエナジーハーベスト用途で重要視されている超低消費電力化を実現できる。
【0027】
また、位相同期回路PLL1は、図１の位相同期回路PLLと比較して、消費電流を30%削減すること可能である。また、面積オーバーヘッド無しに位相同期回路の消費電流の３割を削減できるので、次世代エナジーハーベスト向け半導体製品に採用できる。
【実施例2】
【0028】
実施例１の位相同期回路PLL1では、起動後に周波数引き込みを別途実施する必要がある。実施例２では、実施例１の位相同期回路PLL1に、周波数引き込みに用に別ループ（PLLB）を追加して用意した場合の位相同期回路PLL2の構成例を示す。図７は、実施例２に係る位相同期回路の構成例を示すブロック図である。
【0029】
図７に示すように、位相同期回路PLL2は、位相同期回路PLL1に、周波数引き込みに用に別ループPLLBが追加された構成である。別ループPLLBは、位相周波数比較回路PFDと、チャージポンプ回路CP0と、分周回路DIV（Divider）と、シーケンサSequencerと、を有する。Sequencerは、カウンタ回路、ロック検出回路、周波数引込検出回路などで構成できる。
【0030】
別ループPLLBにおいて、位相周波数比較回路PFDは、基準周波数ｆｎの基準入力信号ＩＮＰＵＴと分周回路DIVから出力されたフィードバック信号ＦＥＥＤＢＡＣＫとの位相と周波数とを比較し、フィードバック信号ＦＥＥＤＢＡＣＫの位相と周波数とが入力信号ＩＮＰＵＴの位相と周波数とに一致するように、アップ信号UPまたはダウン信号DNを生成する。チャージポンプ回路CP0は、アップ信号UPまたはダウン信号DNに基づいて電圧出力信号VCPを生成し、ループフィルタ回路Filterへ出力する。フィードバック信号ＦＥＥＤＢＡＣＫは、電圧制御発振回路VCOの出力信号ＯＵＴＰＵＴは、分周回路DIVにより１／Ｎ分周されてフィードバック信号ＦＥＥＤＢＡＣＫとして位相周波数比較回路PFDに入力される。
【実施例3】
【0031】
実施例２の位相同期回路PLL2では、２つのチャージポンプ回路CP、CP0を用意する必要があり、位相同期回路PLL2の面積が増大する。実施例３は、複数のマルチプレクサMUXを用いて信号の切替えを行うことにより、最小限の回路ブロックで周波数引き込みを実現した位相同期回路PLL3の構成例である。図８は、実施例３に係る位相同期回路の構成例を示すブロック図である。
【0032】
図８に示すように、位相同期回路PLL3には、３つのマルチプレクサMUX1，MUX2，MUX3が設けられる。第１マルチプレクサMUX1は、チャージポンプ回路CP（Charge Pump）のアップ信号として、パルス発生回路PGNのパルス信号Pulseと位相周波数比較回路PFDのアップ信号UPの内の選択された一方を供給する。第２マルチプレクサMUX2は、チャージポンプ回路CP（Charge Pump）のダウン信号として、位相周波数比較回路PFDのダウン信号DNとディレイフリップフロップDFFのダウン信号ＤＮの内の選択された一方を供給する。第３マルチプレクサMUX3は、フィードバック信号ＦＥＥＤＢＡＣＫとして、電圧制御発振回路VCOの出力信号ＯＵＴＰＵＴと分周回路DIVの出力信号の内の選択された一方を供給する。
【0033】
例えば、ロック信号LOCKの第1レベルに基づいて、第１マルチプレクサMUX1はパルス信号Pulseを選択し、第２マルチプレクサMUX2はディレイフリップフロップDFFのダウン信号ＤＮを選択し、第３マルチプレクサMUX3は電圧制御発振回路VCOの出力信号ＯＵＴＰＵＴを選択する。一方、ロック信号LOCKの第２レベルに基づいて、第１マルチプレクサMUX1は位相周波数比較回路PFDのアップ信号UPを選択し、第２マルチプレクサMUX2は位相周波数比較回路PFDのダウン信号DNを選択し、第３マルチプレクサMUX3は分周回路DIVの出力信号を選択する。
【実施例4】
【0034】
実施例２、実施例３の位相同期回路PLL2、PLL3では、位相同期回路PLL2、PLL3の位相ロック後に逓倍数の変更等があった場合、周波数ロックが外れてしまう。実施例４では、デッドゾーン位相周波数比較回路DZPFD（Dead Zone PFD）を用いてバックグラウンドで周波数ロックを実現する構成例を示す。図９は、実施例４に係る位相同期回路の構成例を示すブロック図である。
【0035】
図９に示すように、位相同期回路PLL4は、チャージポンプ回路CP0にアップ信号UPまたはダウン信号DNを供給するデッドゾーン位相周波数比較回路DZPFDを有する。デッドゾーン位相周波数比較回路DZPFDには、入力信号ＩＮＰＵＴと電圧制御発振回路VCOの出力信号ＯＵＴＰＵＴを分周する分周回路DIVの出力信号とが入力されている。デッドゾーン位相周波数比較回路DZPFDは、入力信号ＩＮＰＵＴの位相と分周回路DIVの出力信号の位相との位相差が小さい領域において不感帯を有している。位相同期回路PLL4では、このデッドゾーン位相周波数比較回路DZPFDの不感帯を利用して周波数ロックを実現する。
【0036】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
【符号の説明】
【0037】
PLL1、PLL2、PLL3、PLL4：位相同期回路
PFD：位相周波数比較回路
DZPFD：デッドゾーン位相周波数比較回路
PGN：パルス発生回路
CP、CP0：チャージポンプ回路
Filter：ループフィルタ回路
DIV：分周回路
VCO：電圧制御発振回路
DFF：ディレイフリップフロップ
MUX1，MUX2，MUX3：マルチプレクサ
PFD：位相周波数比較回路
DZPFD：デッドゾーン位相周波数比較回路
PGN：パルス発生回路
CP、CP0：チャージポンプ回路
Filter：ループフィルタ回路
DIV：分周回路
VCO：電圧制御発振回路
DFF：ディレイフリップフロップ
MUX1，MUX2，MUX3：マルチプレクサ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】