(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-26
(45)【発行日】2024-10-04
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/739 20060101AFI20240927BHJP
H01L 29/78 20060101ALI20240927BHJP
【ＦＩ】
H01L29/78 655E
H01L29/78 652Q
H01L29/78 655G
H01L29/78 652C
H01L29/78 652J
H01L29/78 652K
H01L29/78 652M
H01L29/78 653A
H01L29/78 657A
【請求項の数】
6
(21)【出願番号】P 2021003840
(22)【出願日】2021-01-14
(65)【公開番号】P2021125681
(43)【公開日】2021-08-30
【審査請求日】2023-07-05
(31)【優先権主張番号】16/785,007
(32)【優先日】2020-02-07
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】長田 尚
【審査官】西村 治郎
(56)【参考文献】
【文献】特開２００７－２０１０２４（ＪＰ，Ａ）
【文献】特開２０１９－０２９４３４（ＪＰ，Ａ）
【文献】特開２０１１－１８７６９３（ＪＰ，Ａ）
【文献】特開平０７－１３５３０９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／８２３２
Ｈ０１Ｌ ２１／８２４９
Ｈ０１Ｌ ２７／０６
Ｈ０１Ｌ ２７／０７
Ｈ０１Ｌ ２７／０８５
Ｈ０１Ｌ ２７／１１８
Ｈ０１Ｌ ２９／７３９
Ｈ０１Ｌ ２９／７８
(57)【特許請求の範囲】
【請求項1】
半導体基板と、前記半導体基板に形成され、互いに向かい合った部分を有する第１と第２のトレンチ電極と、
前記第１と第２のトレンチ電極の周囲に形成される第１導電型のフローティング層と、
前記第１導電型のフローティング層に接合し、かつ、前記第１と第２のトレンチ電極間に形成される第２導電型のドリフト層と、
前記第２導電型のドリフト層に接合し、かつ、前記第１と第２のトレンチ電極間に形成される第１導電型の不純物層と、
少なくとも前記第１導電型の不純物層の上部に位置する部分を有するフローティング層制御ゲートと、
前記半導体基板の第１の面に形成されるエミッタ電極と、
前記半導体基板の第１の面に形成されるゲート電極と、
前記半導体基板の第２の面に形成されるコレクタ電極と、
を有し、
前記第２導電型のドリフト層は、前記コレクタ電極の上層に形成され、
前記第１と第２のトレンチ電極は、前記ゲート電極に接続され、
前記第１導電型の不純物層は、前記エミッタ電極に接続され、
前記第１導電型の不純物層は、前記第１のトレンチ電極に接合する第１の不純物層と、前記第２のトレンチ電極に接合する第２の不純物層とを有し、
前記第１と第２の不純物層の間に、第２導電型の不純物層が形成され、
前記フローティング層制御ゲートは、前記第１と第２の不純物層と前記第２導電型の不純物層の上部に配置される、
半導体装置。
【請求項2】
前記第１と第２の不純物層の下層に、前記第２導電型の不純物層が形成される、請求項１に記載の半導体装置。
【請求項3】
前記第１と第２の不純物層を覆うように、前記第２導電型の不純物層が形成される、請求項１に記載の半導体装置。
【請求項4】
前記半導体装置は、ＩＥ型のＩＧＢＴである、請求項１に記載の半導体装置。
【請求項5】
半導体基板と、
前記半導体基板に形成され、互いに向かい合った部分を有する第１と第２のトレンチ電極と、
前記第１と第２のトレンチ電極の周囲に形成される第１導電型のフローティング層と、
前記第１導電型のフローティング層に接合し、かつ、前記第１と第２のトレンチ電極間に形成される第２導電型のドリフト層と、
前記第２導電型のドリフト層に接合し、かつ、前記第１と第２のトレンチ電極間に形成される第１導電型の不純物層と、
少なくとも前記第１導電型の不純物層の上部に位置する部分を有するフローティング層制御ゲートと、
前記半導体基板の第１の面に形成されるエミッタ電極と、
前記半導体基板の第１の面に形成されるゲート電極と、
前記半導体基板の第２の面に形成されるコレクタ電極と、
を有し、
前記第２導電型のドリフト層は、前記コレクタ電極の上層に形成され、
前記第１と第２のトレンチ電極は、前記ゲート電極に接続され、
前記第１導電型の不純物層は、前記エミッタ電極に接続され、
前記第１導電型の不純物層の下層に、第２導電型の不純物層が形成される、
半導体装置。
【請求項6】
半導体基板と、
前記半導体基板に形成され、互いに向かい合った部分を有する第１と第２のトレンチ電極と、
前記第１と第２のトレンチ電極の周囲に形成される第１導電型のフローティング層と、
前記第１導電型のフローティング層に接合し、かつ、前記第１と第２のトレンチ電極間に形成される第２導電型のドリフト層と、
前記第２導電型のドリフト層に接合し、かつ、前記第１と第２のトレンチ電極間に形成される第１導電型の不純物層と、
少なくとも前記第１導電型の不純物層の上部に位置する部分を有するフローティング層制御ゲートと、
前記半導体基板の第１の面に形成されるエミッタ電極と、
前記半導体基板の第１の面に形成されるゲート電極と、
前記半導体基板の第２の面に形成されるコレクタ電極と、
を有し、
前記第２導電型のドリフト層は、前記コレクタ電極の上層に形成され、
前記第１と第２のトレンチ電極は、前記ゲート電極に接続され、
前記第１導電型の不純物層は、前記エミッタ電極に接続され、
前記第１導電型の不純物層を覆うように、第２導電型の不純物層が形成される、
半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置及びその製造方法に関し、特に絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）を備えた半導体装置に関する。
【背景技術】
【0002】
オン抵抗の低いＩＧＢＴ、すなわち、順方向飽和電圧Ｖｃｅ（ｓａｔ）の低いＩＧＢＴとしてトレンチゲート型ＩＧＢＴが広く使用されている。また、トレンチゲート型ＩＧＢＴのオン状態での導通抵抗とオン電圧を低減する目的で、ＩＥ（Injection Enhancement）効果を利用したＩＥ型ＩＧＢＴが開発されている。ＩＥ型ＩＧＢＴでは、アクティブセルとインアクティブセル（フローティング層とも呼ぶ）とが交互に配置されている。フローティング層を設けることで、ＩＧＢＴがオン状態のときに、正孔がエミッタ電極から排出されにくくなり、ドリフト層に蓄積されるキャリア（正孔）の濃度を高めることができる。
【0003】
特許文献１には、アクティブセル領域とインアクティブセル領域をＸ軸方向に交互に配置したＩＧＢＴ構造が開示されている。また、アクティブセル領域には、エミッタ領域が設けられたアクティブセクションと、ボディコンタクト部が設けられたインアクティブセクションが配置されている。この構造により、キャリア（ホール）の排出経路を少なくすることができ、ＩＧＢＴのターンオン時のスイッチング損失が改善される。
【0004】
特許文献２には、アクティブセル領域とインアクティブセル領域をＸ軸方向に交互に配置したＩＧＢＴの構造が開示されている。また、アクティブセル領域には、ボディコンタクトを有するハイブリッドセル領域、ｎ型の分離領域、ボディコンタクトを有しないフローティング領域がＹ軸方向に配置されている。この構造により、キャリア（ホール）の排出経路を少なくすることができ、ＩＧＢＴのターンオン時のスイッチング損失が改善される。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２０１３－２５８１９０号公報
【文献】特開２０１９－１０２７５９号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
特許文献１、２に記載された技術により、ＩＥ効果、すなわちキャリア（ホール）蓄積能力を高めることが可能となる。しかしながら、キャリア蓄積量増加に伴い、ターンオフ時のスイッチング損失（Ｅｏｆｆ）が増加してしまう。ＩＥ効果向上とＥｏｆｆ低減の両立が求められる。
【0007】
その他の課題および新規な特徴は、本明細書および図面の記載から明らかになる。
【課題を解決するための手段】
【0008】
一実施の形態に係る半導体装置は、半導体基板と、半導体基板に形成され、互いに向かい合った部分を有する第１と第２のトレンチ電極と、第１と第２のトレンチ電極の周囲に形成される第１導電型のフローティング層と、第１導電型のフローティング層に接合し、かつ、第１と第２のトレンチ電極間に形成される第２導電型のドリフト層と、第２導電型のドリフト層に接合し、かつ、第１と第２のトレンチ電極間に形成される第１導電型の不純物層と、少なくとも第１導電型の不純物層の上部に位置する部分を有するフローティング層制御ゲートと、を有する。
【発明の効果】
【0009】
一実施の形態に係る半導体装置では、ＩＧＢＴにおいて、ＩＥ効果向上とターンオフ時のスイッチング損失（Ｅｏｆｆ）低減の両立を可能とする。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
以下、一実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。また、各実施の形態の少なくとも一部は、互いに任意に組み合わされてもよい。
【0012】
【0013】
図１では、理解を簡単にするために絶縁膜を透過にした状態としている。図１で示される通り、半導体チップ１００の表面の大部分はエミッタ電極１で覆われており、エミッタ電極１の外周には、ゲート電極２が形成されている。また、半導体チップ１００の裏面にはコレクタ電極３が形成されている。エミッタ電極１にはエミッタ電位が供給され、ゲート電極２にはゲート電位が供給される。
【0014】
図２Ａは、本実施の形態１に係る半導体チップ１００の要部平面図で、図１の領域４を拡大したものである。なお、わかりやすくするために、図２Ａは、層間絶縁膜を透過にした状態で示している。図２Ｂは、図２ＡのＡ－Ａ’線に沿った断面図である。
【0015】
本実施の形態１に係る半導体チップ１００は、ＩＥ型のＩＧＢＴの一種であるＧＥ－Ｓ型（ＧＥ型のシュリンク構造）のＩＧＢＴである。図２Ａ、２Ｂで示される通り、半導体チップ１００は、半導体基板に、エミッタ電極１、コレクタ電極３、ｐ＋型のコレクタ層１８、ｎ＋型のフィールドストップ層１９、ｎ－型のドリフト層１５が形成される。半導体チップ１００は、更に、ゲート電位が供給されるゲート電位トレンチ電極（以降、ゲート電位トレンチと呼ぶ。あるいはゲート電位のトレンチゲートとも呼ぶ）１０、エミッタ電位が供給されるエミッタ電位トレンチ電極（以降、エミッタ電位トレンチと呼ぶ。あるいはエミッタ電位のトレンチゲートとも呼ぶ）１１を有する。ゲート電位トレンチ１０とエミッタ電位トレンチ１１の間には、高濃度ｎ＋型のホールバリア層２０が形成される。ゲート電位トレンチ１０、エミッタ電位トレンチ１１、ホールバリア層２０で形成される領域がアクティブセル領域である。２つのアクティブセル領域の間には、ｐ＋型（第１導電型）のフローティング層１２（ノンアクティブセル領域）が形成される。
【0016】
エミッタ電位トレンチ１１には、エミッタ電極１がコンタクトホールを介して接続される。エミッタ電極１は、コンタクトホールとボディコンタクトを介してｐ＋型のボディ層２５に接続される。ゲート電位トレンチ１０とエミッタ電極１のコンタクトホールとの間には、ｎ＋型のエミッタ層２３、ｐ＋型のベース層２４が形成される。なお、図２Ａの１７はボディコンタクトＳｉ（Silicon）溝である。図２Ｂの２１はゲート絶縁膜、２２は層間絶縁膜である。
【0017】
次に本実施の形態１の特長である、ダイオードとフローティング層制御ゲート（ＦＣ－ＧＡＴＥ：Floating layer Control GATE）について説明する。図２Ａで示される通り、ゲート電位トレンチ１０は、Ｙ軸方向（第１の方向）に伸びる直線部分とＸ軸方向（第２の方向）に伸びる折れ曲がり部分を持つ形状、端的に言えばＬ字形状（第１の形状）を有し、第１のトレンチ電極（第１のゲート電位トレンチ電極）を形成している。更に、ゲート電位トレンチ１０は、第１の形状とＸ軸に平行な線で線対称な形状（第２の形状）を有し、第２のトレンチ電極（第２のゲート電位トレンチ電極）を形成している。ゲート電位トレンチ１０の第１と第２の形状で挟まれる領域には、２つのｐ＋型の不純物層１３とｎ＋型の不純物層１４が形成される。また、少なくとも２つのｐ＋型の不純物層１３とｎ＋型の不純物層１４を覆うようにＦＣ－ＧＡＴＥ１６が形成される。ＦＣ－ＧＡＴＥ１６は、Ｐｏｌｙ－Ｓｉ（Polycrystalline Silicon）であり、ゲート電極２に接続される。
【0018】
図３～６を用いて更に詳細に説明する。図３は、図２ＡのＢ－Ｂ’線に沿った断面図である。図４は、図２ＡのＣ－Ｃ’線に沿った断面図である。図５は、図２ＡのＤ－Ｄ’線に沿った断面図である。図６は、図２ＡのＥ－Ｅ’線に沿った断面図である。図３で示される通り、ｐ＋型のボディ層２５に接触するようにｎ＋型の不純物層１４が形成される。図４で示される通り、ｐ＋型のボディ層２５に接触するようにｐ＋型の不純物層１３が形成される。なお、ボディ層２５と不純物層１３は同じｐ+型であるため、あわせてｐ＋型の不純物層ともよぶ。ｐ＋型の不純物層１３とフローティング層１２の間にはｎ－型のドリフト層１５が形成されているため、ｐ＋型の不純物層１３とｎ－型のドリフト層１５とでダイオード２６が形成される（点線で囲った部分）。図６で示される通り、２つのｐ＋型の不純物層１３のそれぞれは、ゲート電位トレンチ１０に接触するように形成される。ｎ＋型の不純物層１４は、２つのｐ＋型の不純物層１３で挟まれるように形成される。
【0019】
（半導体装置の動作）
次に本実施の形態１に係る半導体チップ１００の動作について説明する。なお、ｐ＋型の不純物層１３、ｎ＋型の不純物層１４、ＦＣ－ＧＡＴＥ１６以外のＩＧＢＴの基本動作については従来と同じであるため、ＩＧＢＴの基本動作説明は省略する。従って、ここではフローティング層１２、ｐ＋型の不純物層１３、ｎ＋型の不純物層１４、ＦＣ－ＧＡＴＥ１６に特化して、図７～図１０を用いて説明する。
次に本実施の形態１に係る半導体チップ１００の動作について説明する。なお、ｐ＋型の不純物層１３、ｎ＋型の不純物層１４、ＦＣ－ＧＡＴＥ１６以外のＩＧＢＴの基本動作については従来と同じであるため、ＩＧＢＴの基本動作説明は省略する。従って、ここではフローティング層１２、ｐ＋型の不純物層１３、ｎ＋型の不純物層１４、ＦＣ－ＧＡＴＥ１６に特化して、図７～図１０を用いて説明する。
【0020】
まず、ＩＧＢＴをターンオンする時について説明する。この時、ゲートには正電圧（例：＋１５Ｖ）が印可される。ゲートに正電圧が印可されると、ＦＣ－ＧＡＴＥ１６にも正電圧が印可される。また、ターンオン中（オフからオンになる期間）は、コレクタ電極３の電圧（ＶＣＥ）は徐々に下がるものの高電圧がまだ印可されている。
【0021】
図７で示される通り、ダイオード２６のｐｎ接合部（ｐ＋型の不純物層１３とｎ－型のドリフト層１５の接合部）には空乏層ができる。ｎ－型のドリフト層１５の不純物濃度は低いため、空乏層の拡大が促進される。フローティング層１２内のキャリア（ホール）から見ると、ダイオード２６は逆バイアスとなるため、空乏層はフローティング層１２に向かって更に広がっていく（図７の矢印）。コレクタ電極３（ＶＣＥ）に高電圧が印可されていることも、この空乏層の拡大に寄与する。
【0022】
ダイオード２６の空乏層の拡大により、フローティング層１２とボディ層２５との間に、フローティング層１２のキャリア（ホール）を排出する経路が形成されない状態となる。この状態では、フローティング層１２のキャリア排出抑制機能（キャリア蓄積機能）は機能し、ＩＥ効果を得ることができる。
【0023】
ダイオード２６に形成される空乏層について更に説明する。図８は、ＦＣ－ＧＡＴＥ１６に正電圧が印可された状態を示している。図８で示される通り、ＦＣ－ＧＡＴＥ１６に正電圧が印可されると、ＦＣ－ＧＡＴＥ１６とｐ＋型の不純物層１３の間には空乏層が形成される（ＦＣ－ＧＡＴＥ１６及びゲート電位トレンチ１０からｐ＋型の不純物層１３向きの矢印）また、ｐ＋型の不純物層１３にはｎ＋型の不純物層１４が接しているため、ｐ＋型の不純物層１３とｎ＋型の不純物層１４の間にも空乏層が形成される（ｎ＋型の不純物層１４からｐ＋型の不純物層１３向きの矢印）。従って、ＪＦＥＴのように、ｐ＋型の不純物層１３内のホール経路が狭まることになる。これにより、フローティング層１２のキャリア排出抑制機能が更に高まることになる。
【0024】
次に、ＩＧＢＴをターンオフする時について説明する。この時、ゲートには負電圧（例：－１５Ｖ）が印可される。ゲートに負電圧が印可されると、ＦＣ－ＧＡＴＥ１６にも負電圧が印可される。ターンオフ中は、コレクタ電極３の電圧（ＶＣＥ）は、徐々に上昇する。
【0025】
図９で示される通り、コレクタ電極３の電圧（ＶＣＥ）が徐々に上昇すると、ダイオード２６のｎ－の部分（ｎ－型のドリフト層１５の表面）にはホールが集まり、ホール経路が形成される。ドリフト層１５の不純物濃度が低いこともホール経路形成に寄与する。ホール経路が形成されると、フローティング層１２とｐ＋型の不純物層１３との間に、フローティング層１２のキャリア（ホール）を排出する経路が形成される。
【0026】
図１０は、ＦＣ－ＧＡＴＥ１６に負電圧が印可されている時のダイオード２６のｐ＋の部分（ｐ＋型の不純物層１３）を示している。図１０で示される通り、ＦＣ－ＧＡＴＥ１６に負電圧が印可されると、ｐ＋型の不純物層１３の表面、ｐ＋型の不純物層１３とゲート電位トレンチ１０との接触面、ｎ＋型の不純物層１４の表面には、ホール経路が形成される。ターンオン時と比べると、広いホール経路が形成されることになる。
【0027】
従って、ターンオフ時には、フローティング層１２からボディ層２５までのホール経路が形成されることになり、フローティング層１２のキャリア（ホール）がボディ層２５、エミッタ電極１に排出される。この状態では、フローティング層１２のキャリア排出抑制機能は機能しない。ターンオフ時には、キャリアの排出が促進されるため、高速なスイッチングが可能となる。なお、ＦＣ－ＧＡＴＥ１６に印可する電圧は負電圧でなくてもよい。上述した通り、コレクタ電極３に高電圧が印可され、ドリフト層１５の不純物濃度が低いため、ＦＣ－ＧＡＴＥ１６に負電圧を印可しなくてもホール経路が形成されるからである。
【0028】
ここまで、半導体チップ１００の図１の領域４について説明してきた。ここで、半導体チップ１００の別の領域について説明する。
【0029】
図１１Ａは、図１の領域４よりも広い領域の拡大図である。図２Ａ、図１１Ａで示される通り、半導体チップ１００は、アクティブセル領域と、アクティブセル領域に隣接したノンアクティブセル領域（フローティング層１２）とがＹ軸方向に伸びて形成されている。そして、本実施の形態１では、前述した通り、ゲート電位トレンチ１０がＸ軸方向に折り曲げられ、ダイオード２６とＦＣ－ＧＡＴＥ１６が形成される。ダイオード２６とＦＣ－ＧＡＴＥ１６は複数配置される。例えば、図１１Ａで示される通り、ダイオード２６とＦＣ－ＧＡＴＥ１６はＹ軸方向でｄ１の間隔で配置される。
【0030】
ここで、アクティブセル領域と終端領域について説明する。アクティブセル領域の外側（半導体チップ１００の周辺部）には、アクティブセル領域を囲むようにｐ+型のセル周辺接合領域やターミネーション領域（いずれも不図示）が配置される。これらの領域（終端領域と呼ぶ）は、ノンアクティブセル領域でありホール排出経路がないため、アクティブセル領域内で終端領域に隣接する領域には電流が集中し、素子破壊などを引き起こす可能性がある。従って、本実施の形態１では、電流集中を緩和するために、アクティブセル領域内で終端領域に隣接する領域にはダイオード２６とＦＣ－ＧＡＴＥ１６の配置密度を高くする。
【0031】
図１１Ｂは、図１の領域５（終端領域に隣接するアクティブセル領域）の拡大図である。図１１Ｂで示される通り、ダイオード２６とＦＣ－ＧＡＴＥ１６はＹ軸方向でｄ２の間隔で配置される。ここで、ｄ１＞ｄ２である。すなわち、半導体チップ１００の終端領域に隣接するアクティブセル領域のダイオード２６とＦＣ－ＧＡＴＥ１６の配置密度＞半導体チップ１００中心部のアクティブセル領域のダイオード２６とＦＣ－ＧＡＴＥ１６の配置密度、である。
【0032】
（効果）
以上のように、本実施の形態１に係る半導体チップ１００では、フローティング層１２とボディ層２５の間にダイオード２６を設けた。また、ｐ＋型の不純物層１３の上部にＦＣ－ＧＡＴＥ１６を設け、フローティング層１２を機能させるかどうかを制御可能とした。これにより、ＩＥ効果向上とターンオフ時のスイッチング損失（Ｅｏｆｆ）低減の両立を達成できる。
以上のように、本実施の形態１に係る半導体チップ１００では、フローティング層１２とボディ層２５の間にダイオード２６を設けた。また、ｐ＋型の不純物層１３の上部にＦＣ－ＧＡＴＥ１６を設け、フローティング層１２を機能させるかどうかを制御可能とした。これにより、ＩＥ効果向上とターンオフ時のスイッチング損失（Ｅｏｆｆ）低減の両立を達成できる。
【0033】
［実施の形態２］
（半導体装置の構成）
本実施の形態２に係る半導体チップの平面図は図１と同じである。また、図１の領域４の拡大図も図２Ａと同じである。図１２は、図２ＡのＢ－Ｂ’線に沿った断面図である。図１３は、図２ＡのＣ－Ｃ’線に沿った断面図である。図１４は、図２ＡのＥ－Ｅ’線に沿った断面図である。図２ＡのＤ－Ｄ’線に沿った断面図は図５と同じである。
（半導体装置の構成）
本実施の形態２に係る半導体チップの平面図は図１と同じである。また、図１の領域４の拡大図も図２Ａと同じである。図１２は、図２ＡのＢ－Ｂ’線に沿った断面図である。図１３は、図２ＡのＣ－Ｃ’線に沿った断面図である。図１４は、図２ＡのＥ－Ｅ’線に沿った断面図である。図２ＡのＤ－Ｄ’線に沿った断面図は図５と同じである。
【0034】
実施の形態１との違いは、ｎ＋型の不純物層１４ａの形状である。本実施の形態２では、ｎ＋型の不純物層１４とｎ＋型のホールバリア層２０とをつなげて、ｎ＋型の不純物層１４ａとしている。ボディ層２５の下部全面に高濃度ｎ＋の層が形成されることにより、実施の形態１よりもＩＥ効果を向上させることができる。
【0035】
プロセスコストを抑えるためには、不純物層１４とホールバリア層２０とを同時形成することで、不純物層１４ａを形成することが望ましい。ただし、不純物層１４とホールバリア層２０の不純物濃度を変更したい場合は、個別に形成してもよい。
【0036】
（半導体装置の動作）
本実施の形態２に係る半導体チップの動作は、実施の形態１と同じであるため、説明は省略する。
本実施の形態２に係る半導体チップの動作は、実施の形態１と同じであるため、説明は省略する。
【0037】
（効果）
以上のように、本実施の形態２に係る半導体チップは、実施の形態１と同様に、ＩＥ効果向上とターンオフ時のスイッチング損失（Ｅｏｆｆ）低減の両立を達成できる。更に、本実施の形態２では、ＩＥ効果を向上させることができる。
以上のように、本実施の形態２に係る半導体チップは、実施の形態１と同様に、ＩＥ効果向上とターンオフ時のスイッチング損失（Ｅｏｆｆ）低減の両立を達成できる。更に、本実施の形態２では、ＩＥ効果を向上させることができる。
【0038】
［実施の形態３］
（半導体装置の構成）
本実施の形態３に係る半導体チップの平面図は図１と同じである。また、図１の領域４の拡大図も図２Ａと同じである。図１５は、図２ＡのＢ－Ｂ’線に沿った断面図である。それ以外の断面図は実施の形態２と同じである。
（半導体装置の構成）
本実施の形態３に係る半導体チップの平面図は図１と同じである。また、図１の領域４の拡大図も図２Ａと同じである。図１５は、図２ＡのＢ－Ｂ’線に沿った断面図である。それ以外の断面図は実施の形態２と同じである。
【0039】
実施の形態２との違いは、ｎ＋型の不純物層１４ｂの形状である。ｐ＋型の不純物層１３の先にもｎ＋型の不純物層を追加することで、ｎ＋型の不純物層１４ｂがｐ＋型の不純物層１３を覆うような形状になっている。実施の形態１、２のダイオード２６はｐ＋、ｎ－で構成されるが、本実施の形態３のダイオード２６ｂはｐ＋、ｎ＋、ｎ－で構成される。実施の形態１、２と比べて、ホール経路が更に形成しにくくなるため、ＩＧＢＴのオン時におけるＩＥ効果を高めることができる。
【0040】
（効果）
以上のように、本実施の形態３に係る半導体チップは、実施の形態１、２と同様に、ＩＥ効果向上とターンオフ時のスイッチング損失（Ｅｏｆｆ）低減の両立を達成できる。更に、本実施の形態３では、ＩＧＢＴのオン時におけるＩＥ効果を向上させることができる。
以上のように、本実施の形態３に係る半導体チップは、実施の形態１、２と同様に、ＩＥ効果向上とターンオフ時のスイッチング損失（Ｅｏｆｆ）低減の両立を達成できる。更に、本実施の形態３では、ＩＧＢＴのオン時におけるＩＥ効果を向上させることができる。
【0041】
［実施の形態４］
（半導体装置の構成）
本実施の形態４に係る半導体チップの平面図は図１と同じである。図１６は、図１の領域４の拡大図である。実施の形態１との違いは、ｎ＋型の不純物層１４を省略し、ｐ＋型の不純物層１３ｃが１つになっていることである。また、ＦＣ－ＧＡＴＥ１６ｃは、ｐ＋型の不純物層１３ｃと、フローティング層１２とｐ＋型の不純物層１３ｃとの間のドリフト層１５を覆うように形成される。
（半導体装置の構成）
本実施の形態４に係る半導体チップの平面図は図１と同じである。図１６は、図１の領域４の拡大図である。実施の形態１との違いは、ｎ＋型の不純物層１４を省略し、ｐ＋型の不純物層１３ｃが１つになっていることである。また、ＦＣ－ＧＡＴＥ１６ｃは、ｐ＋型の不純物層１３ｃと、フローティング層１２とｐ＋型の不純物層１３ｃとの間のドリフト層１５を覆うように形成される。
【0042】
【0043】
（半導体装置の動作）
本実施の形態４における半導体チップの動作は、ダイオード２６ｃについてはダイオード２６（実施の形態１）と同様である。ただし、本実施の形態４では、ｎ＋型の不純物層１４は省略されているため、ｎ＋型の不純物層１４に関わる動作はない。
本実施の形態４における半導体チップの動作は、ダイオード２６ｃについてはダイオード２６（実施の形態１）と同様である。ただし、本実施の形態４では、ｎ＋型の不純物層１４は省略されているため、ｎ＋型の不純物層１４に関わる動作はない。
【0044】
実施の形態１で説明した通り、ダイオード２６ｃの空乏層がＩＧＢＴのターンオン時に拡大するため、フローティング層１２のキャリア排出抑制機能（キャリア蓄積機能）は機能する。従って、ターンオン時にはＩＥ効果を得ることができる。一方、ターンオフ時には、ダイオード２６ｃのｎ－の部分（ｎ－型のドリフト層１５の表面）にホール経路が形成されるため、フローティング層１２のキャリア排出抑制機能は機能しない。ターンオフ時にはキャリアの排出が促進されるため、高速なスイッチングが可能となる。
【0045】
本実施の形態４では、ダイオード２６ｃのｎ－の部分（ｎ－型のドリフト層１５の表面）もＦＣ－ＧＡＴＥ１６ｃが覆っている。ターンオフ時にはＦＣ－ＧＡＴＥ１６ｃには負電圧が印可されるため、ホール経路が更に形成されやすくなる。
【0046】
（効果）
以上のように、本実施の形態４に係る半導体チップは、実施の形態１と同様に、ＩＥ効果向上とターンオフ時のスイッチング損失（Ｅｏｆｆ）低減の両立を達成できる。また、実施の形態１よりも単純な構造になるため、製造コストを抑制することができる。
以上のように、本実施の形態４に係る半導体チップは、実施の形態１と同様に、ＩＥ効果向上とターンオフ時のスイッチング損失（Ｅｏｆｆ）低減の両立を達成できる。また、実施の形態１よりも単純な構造になるため、製造コストを抑制することができる。
【0047】
なお、図１８で示される通り、ゲート電位トレンチ１０の第１と第２の形状の間隔を狭めるようにすると、ホール排出経路が狭まり、ＩＥ効果を向上することが可能である。
【0048】
［実施の形態５］
（半導体装置の構成）
本実施の形態５に係る半導体チップの平面図は図１と同じである。図１９は、図１の領域４の拡大図である。実施の形態４との違いは、ＦＣ－ＧＡＴＥ１６ｄである。ＦＣ－ＧＡＴＥ１６ｄは、ｐ＋型の不純物層１３ｃを覆うように形成される。
（半導体装置の構成）
本実施の形態５に係る半導体チップの平面図は図１と同じである。図１９は、図１の領域４の拡大図である。実施の形態４との違いは、ＦＣ－ＧＡＴＥ１６ｄである。ＦＣ－ＧＡＴＥ１６ｄは、ｐ＋型の不純物層１３ｃを覆うように形成される。
【0049】
【0050】
なお、本実施の形態５に図１８を適用することが可能である。
【0051】
（半導体装置の動作）
本実施の形態５における半導体チップの動作は、実施の形態４と同様であるため、説明は省略する。実施の形態４と比べ、ＦＣ－ＧＡＴＥ１６ｄの面積が縮小されるため、ゲート容量を低減することができる（ＦＣ－ＧＡＴＥ１６ｄがＩＧＢＴのゲートに接続された場合）。ゲート容量が低減されると、ＩＧＢＴのスイッチングスピードが改善される。
本実施の形態５における半導体チップの動作は、実施の形態４と同様であるため、説明は省略する。実施の形態４と比べ、ＦＣ－ＧＡＴＥ１６ｄの面積が縮小されるため、ゲート容量を低減することができる（ＦＣ－ＧＡＴＥ１６ｄがＩＧＢＴのゲートに接続された場合）。ゲート容量が低減されると、ＩＧＢＴのスイッチングスピードが改善される。
【0052】
（効果）
以上のように、本実施の形態５に係る半導体チップは、実施の形態４と同様に、ＩＥ効果向上とターンオフ時のスイッチング損失（Ｅｏｆｆ）低減の両立を達成できる。更にゲート容量を低減することができる。
以上のように、本実施の形態５に係る半導体チップは、実施の形態４と同様に、ＩＥ効果向上とターンオフ時のスイッチング損失（Ｅｏｆｆ）低減の両立を達成できる。更にゲート容量を低減することができる。
【0053】
［実施の形態６］
（半導体装置の構成）
本実施の形態６に係る半導体チップの平面図は図１と同じである。図２１は、図１６のＢ－Ｂ’線に沿った断面図である。実施の形態４との違いは、ホールバリア層２０ｅが、ボディ層２５の下部全面を覆うように形成されていることである。
（半導体装置の構成）
本実施の形態６に係る半導体チップの平面図は図１と同じである。図２１は、図１６のＢ－Ｂ’線に沿った断面図である。実施の形態４との違いは、ホールバリア層２０ｅが、ボディ層２５の下部全面を覆うように形成されていることである。
【0054】
なお、本実施の形態６に図１８を適用することが可能である。
【0055】
（半導体装置の動作）
本実施の形態６における半導体チップの動作は、実施の形態４と同様であるため、説明は省略する。ボディ層２５の下部全面に高濃度ｎ＋層が形成されるため、実施の形態４よりもＩＥ効果を向上させることができる。
本実施の形態６における半導体チップの動作は、実施の形態４と同様であるため、説明は省略する。ボディ層２５の下部全面に高濃度ｎ＋層が形成されるため、実施の形態４よりもＩＥ効果を向上させることができる。
【0056】
（効果）
以上のように、本実施の形態６に係る半導体チップは、実施の形態４と同様に、ＩＥ効果向上とターンオフ時のスイッチング損失（Ｅｏｆｆ）低減の両立を達成できる。更に、実施の形態４よりもＩＥ効果を向上させることができる。
以上のように、本実施の形態６に係る半導体チップは、実施の形態４と同様に、ＩＥ効果向上とターンオフ時のスイッチング損失（Ｅｏｆｆ）低減の両立を達成できる。更に、実施の形態４よりもＩＥ効果を向上させることができる。
【0057】
［実施の形態７］
（半導体装置の構成）
本実施の形態７に係る半導体チップの平面図は図１と同じである。図２２は、図１６のＢ－Ｂ’線に沿った断面図である。実施の形態４～６との違いは、ｎ＋型のホールバリア層２０ｆがｐ＋型のボディ層２５とｐ＋型の不純物層１３ｃの全体を覆うように形成されていることである。実施の形態４～６のダイオード２６ｃは、ｐ＋、ｎ－で構成されるが、本実施の形態７のダイオード２６ｆは、ｐ＋、ｎ＋、ｎ－で構成される。実施の形態４～６と比べて、ホール経路が更に形成しにくくなるため、ＩＧＢＴのオン時におけるＩＥ効果を高めることができる。
（半導体装置の構成）
本実施の形態７に係る半導体チップの平面図は図１と同じである。図２２は、図１６のＢ－Ｂ’線に沿った断面図である。実施の形態４～６との違いは、ｎ＋型のホールバリア層２０ｆがｐ＋型のボディ層２５とｐ＋型の不純物層１３ｃの全体を覆うように形成されていることである。実施の形態４～６のダイオード２６ｃは、ｐ＋、ｎ－で構成されるが、本実施の形態７のダイオード２６ｆは、ｐ＋、ｎ＋、ｎ－で構成される。実施の形態４～６と比べて、ホール経路が更に形成しにくくなるため、ＩＧＢＴのオン時におけるＩＥ効果を高めることができる。
【0058】
なお、本実施の形態７に図１８を適用することが可能である。
【0059】
（効果）
以上のように、本実施の形態７に係る半導体チップは、実施の形態４～６と同様に、ＩＥ効果向上とターンオフ時のスイッチング損失（Ｅｏｆｆ）低減の両立を達成できる。更に、本実施の形態７では、ＩＧＢＴのオン時におけるＩＥ効果を向上させることができる。
以上のように、本実施の形態７に係る半導体チップは、実施の形態４～６と同様に、ＩＥ効果向上とターンオフ時のスイッチング損失（Ｅｏｆｆ）低減の両立を達成できる。更に、本実施の形態７では、ＩＧＢＴのオン時におけるＩＥ効果を向上させることができる。
【0060】
なお、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更され得る。
【0061】
例えば、実施の形態１～７においては、ＦＣ－ＧＡＴＥはゲート電極２に接続されていたが、ゲート電極２に接続せずに独立に制御するようにしてもよい。例えば、ゲート・オン時に＋１５Ｖ、ゲート・オフ時に０Ｖがゲート電極に印可されるＩＧＢＴの場合、ゲート・オン時に＋１５Ｖ、ゲート・オフ時に－１５ＶをＦＣ－ＧＡＴＥに印可することが可能となる。
【0062】
また、実施の形態１～７においては、ゲート電位トレンチをＬ字状としていたが、例えばＰ字状のループ形状を持つようにしてもよい。
【符号の説明】
【0063】
１００ 半導体チップ（半導体装置）
１ エミッタ電極
２ ゲート電極
３ コレクタ電極
１０ ゲート電位トレンチ
１１ エミッタ電位トレンチ
１２ ｐ+型のフローティング層（第１導電型のフローティング層）
１３、１３ｃ ｐ＋型の不純物層
１４、１４ａ、１４ｂ ｎ＋型の不純物層
１５ ｎ－型のドリフト層
１６、１６ｃ、１６ｄ ＦＣ－ＧＡＴＥ
１７ ボディコンタクトＳｉ溝
１８ ｐ＋型のコレクタ層
１９ ｎ＋型のフィールドストップ層
２０、２０ｅ、２０ｆ ｎ＋型のホールバリア層
２１ ゲート絶縁膜
２２ 層間絶縁膜
２３ ｎ＋型のエミッタ層
２４ ｐ＋型のベース層
２５ ｐ＋型のボディ層
２６、２６ｂ、２６ｃ ダイオード
１ エミッタ電極
２ ゲート電極
３ コレクタ電極
１０ ゲート電位トレンチ
１１ エミッタ電位トレンチ
１２ ｐ+型のフローティング層（第１導電型のフローティング層）
１３、１３ｃ ｐ＋型の不純物層
１４、１４ａ、１４ｂ ｎ＋型の不純物層
１５ ｎ－型のドリフト層
１６、１６ｃ、１６ｄ ＦＣ－ＧＡＴＥ
１７ ボディコンタクトＳｉ溝
１８ ｐ＋型のコレクタ層
１９ ｎ＋型のフィールドストップ層
２０、２０ｅ、２０ｆ ｎ＋型のホールバリア層
２１ ゲート絶縁膜
２２ 層間絶縁膜
２３ ｎ＋型のエミッタ層
２４ ｐ＋型のベース層
２５ ｐ＋型のボディ層
２６、２６ｂ、２６ｃ ダイオード
【図1】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】