(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-09-26
(45)【発行日】2024-10-04
(54)【発明の名称】ＰＬＬ回路およびその制御方法
(51)【国際特許分類】
H03L 7/083 20060101AFI20240927BHJP
【ＦＩ】
H03L7/083
【請求項の数】
8
(21)【出願番号】P 2021562619
(86)(22)【出願日】2020-11-27
(86)【国際出願番号】 JP2020044205
(87)【国際公開番号】W WO2021112000
(87)【国際公開日】2021-06-10
【審査請求日】2023-10-27
(31)【優先権主張番号】P 2019220372
(32)【優先日】2019-12-05
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】辻 将信
【審査官】柳下 勝幸
(56)【参考文献】
【文献】特開２００８－５１４１（ＪＰ，Ａ）
【文献】特開２０１１－１３００４７（ＪＰ，Ａ）
【文献】特開２０１２－２２７７７９（ＪＰ，Ａ）
【文献】特開２０１７－１４３３９８（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｌ ７／０８３
(57)【特許請求の範囲】
【請求項1】
ＰＬＬ（Phase Locked Loop）回路であって、選択信号がアサートされる間、リングオシレータが形成されて制御コードに応じた周波数で発振し、前記選択信号がネゲートされる間、基準クロックにもとづく注入エッジを注入可能に構成されるデジタル制御発振器と、
前記デジタル制御発振器を制御するコントローラと、
を備え、
前記コントローラは、
（Ａ）前記ＰＬＬ回路の起動期間に第１モードとなり、（i）前記選択信号をアサートして前記デジタル制御発振器を発振させて、前記デジタル制御発振器が発生するオシレータクロックと基準クロックの位相比較を行う処理と、（ii）前記選択信号をネゲートして前記デジタル制御発振器を停止し、前記位相比較の結果にもとづくバイナリサーチにより前記制御コードを更新する処理と、を含むサイクルを繰り返すことを特徴とするＰＬＬ回路。
【請求項2】
前記コントローラは、前記第１モードにおいて、前記基準クロックの周期毎に、前記選択信号のアサートとネゲートを切り替えることを特徴とする請求項１に記載のＰＬＬ回路。【請求項3】
前記コントローラは、前記ＰＬＬ回路の停止指示に応答して、そのときの前記制御コードを保持し、次の前記ＰＬＬ回路の起動指示に際して、保持した制御コードを初期値として、直ちに前記制御コードのフィードバック制御を開始することを特徴とする請求項１または２に記載のＰＬＬ回路。【請求項4】
前記コントローラは、（Ｂ）前記バイナリサーチの完了後に第２モードとなり、前記デジタル制御発振器を連続動作させ、前記オシレータクロックの位相が前記基準クロックの位相に近づくように前記制御コードを変化させるとともに、周期的に前記選択信号をネゲートすることを特徴とする請求項１から３のいずれかに記載のＰＬＬ回路。【請求項5】
前記コントローラは、前記デジタル制御発振器の内部クロックを受け、１パルスを切り出してウィンドウ信号を生成するウィンドウ発生器を含み、前記第２モードにおいて、前記選択信号は前記ウィンドウ信号に応じていることを特徴とする請求項４に記載のＰＬＬ回路。
【請求項6】
ＰＬＬ（Phase Locked Loop）回路の制御方法であって、前記ＰＬＬ回路は、選択信号がアサートされる間、リングオシレータが形成され制御コードに応じた周波数で発振し、前記選択信号がネゲートされる間、基準クロックにもとづく注入エッジを注入可能に構成されるデジタル制御発振器を含み、
前記制御方法は、
前記ＰＬＬ回路の１回目の起動時に、（i）前記選択信号をアサートして前記デジタル制御発振器を発振させて、前記デジタル制御発振器が発生するオシレータクロックと基準クロックの位相比較を行う第１処理と、（ii）前記選択信号をネゲートして前記デジタル制御発振器を停止し、前記位相比較の結果にもとづくバイナリサーチにより前記制御コードを更新する第２処理と、を含むサイクルを繰り返す起動ステップと、
前記バイナリサーチの完了後に、前記デジタル制御発振器を連続動作させ、前記オシレータクロックの位相と基準クロックの位相が近づくように、前記制御コードを変化させるステップと、
を備えることを特徴とする制御方法。
【請求項7】
前記起動ステップにおいて、前記基準クロックの周期毎に、前記選択信号のアサートとネゲートが切り替えられることを特徴とする請求項６に記載の制御方法。【請求項8】
前記ＰＬＬ回路の停止指示に応答して、そのときの前記制御コードを保持するステップと、次の前記ＰＬＬ回路の起動指示に際して、前記デジタル制御発振器が、保持された前記制御コードに応じた周波数から発振をスタートするステップと、
をさらに備えることを特徴とする請求項６または７に記載の制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、ＰＬＬ（Phase Locked Loop）回路に関する。
【背景技術】
【0002】
さまざまなＩＣ（Integrated Circuit）に、基準クロックから任意周波数のクロックを生成する周波数シンセサイザが利用される。こうした周波数シンセサイザとして、ＰＬＬ回路が広く用いられる。図１（ａ）～（ｃ）は、ＰＬＬ回路の基本アーキテクチャを説明するブロック図である。
【0003】
図１（ａ）には、アナログＰＬＬ回路１が示される。アナログＰＬＬ回路１は、位相比較器（ＰＦＤ：Phase Frequency Detector）１０、チャージポンプ回路１２、ローパスフィルタ１４、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）１６、分周器１８を備える。ＶＣＯ１６は、アナログの制御電圧ＶＣＴＲＬに応じた周波数で発振する。ＶＣＯ１６の出力クロックＣＬＫ＿ＶＣＯは、分周器１８により１／Ｎ分周される。位相比較器１０は、分周後のクロックＣＬＫ＿ＤＩＶと基準クロックＣＬＫ＿ＲＥＦの位相差を検出し、チャージポンプ回路１２を制御する。ローパスフィルタ１４はチャージポンプ回路１２の出力電圧を平滑化するループフィルタであり、制御電圧ＶＣＴＲＬを生成する。
【0004】
図１（ａ）のアナログＰＬＬ回路１は古くからさまざまなアプリケーションで用いられており信頼性が高いが、ループフィルタに起因してチップサイズが大きくなるという問題がある。また、十分な性能を発揮するためには、回路設計者が回路のレイアウトを最適化する必要がある。
【0005】
図１（ｂ）には、完全デジタルＰＬＬ回路（ＡＤＰＬＬ：All Digital PLL）２が示される。ＡＤＰＬＬ回路２は、ＦＣＷ（Frequency Control Word）および基準クロックＣＬＫ＿ＲＥＦを受け、基準クロックＣＬＫ＿ＲＥＦをＦＣＷに応じて逓倍した出力クロックＣＬＫ＿ＤＣＯを生成する。ＡＤＰＬＬ回路２は、周波数位相比較器２０、デジタルフィルタ２２、デジタル制御発振器（ＤＣＯ：Digital Controlled Oscillator）２４を備える。ＤＣＯ２４は、入力された制御コードＤＣＴＲＬに応じた周波数で発振する。周波数位相比較器２０は、図１の位相比較器１０、チャージポンプ回路１２、分周器１８に相当する機能を有し、ＴＤＣ（時間－デジタル変換器）、加算器、カウンタ等で構成される。周波数位相比較器２０が生成するデジタル信号は、デジタルフィルタ２２によってフィルタリングされ、ＤＣＯ２４に入力される。
【0006】
図１（ｂ）のＡＤＰＬＬ回路２は、ＣＭＯＳプロセスで構成できるため、微細化が容易であり、チップ面積を小さくできるという利点がある。一方、オールデジタルとはいいつつも、周波数位相比較器２０やＤＣＯ２４については、所望の仕様を満たすために回路設計者が回路のレイアウトを最適化する必要がある。
【0007】
図１（ｃ）に、注入同期型ＰＬＬ回路３（ＩＬ－ＰＬＬ（Injection Locked PLL）とも称する）を示す。ＩＬ－ＰＬＬ回路３は、アナログ回路あるいはデジタル回路のアーキテクチャで設計することができるが、ここではデジタル回路で構成する場合を説明する。ＩＬ－ＰＬＬ回路３は、フィードバック回路３０、ＤＣＯ３２、エッジ注入回路３４を備える。ＩＬ－ＰＬＬ回路３は、フィードバック制御とフィードフォワード制御のハイブリッドと把握され、図１（ｂ）の周波数位相比較器２０、デジタルフィルタ２２に相当するフィードバック回路３０によるフィードバック制御によって、ＤＣＯ３２の発振周波数を安定化する。エッジ注入回路３４は、基準クロックＣＬＫ＿ＲＥＦのエッジを切り出し、切り出したエッジをＤＣＯ３２に注入して出力クロックＣＬＫ＿ＤＣＯの位相を再アライメントする。ＩＬ－ＰＬＬ回路は、エッジの注入の方法に応じて、ＭＤＬＬ（Multiplying Delay Locked Loop）回路とも称される場合もある。
【0008】
ＩＬ－ＰＬＬ回路は、（i）注入同期によりループ帯域が広帯域化されるため、低位相（低ジッタ）化が可能であり、またデジタル回路で構成した場合、（ii）図１（ａ）の位相比較器１０やチャージポンプ回路１２が存在しないことから低雑音化が可能であるという利点を有する。加えて、（iii）フィードバック経路が雑音の影響を受けにくいことから、レイアウトの自由度が高いといえ、したがってＰ＆Ｒ(Place and Route)ツールなどの設計支援ツールを用いた自動配置配線でも所望の特性を得られるという特徴を有する。
【先行技術文献】
【特許文献】
【0009】
【文献】特開２０１４－１５４９７３号公報
【非特許文献】
【0010】
【文献】F. u. Rahman, G. Taylor and V. Sathe, "A 1-2 GHz Computational-Locking ADPLL With Sub-20-Cycle Locktime Across PVT Variation", IEEE Journal of Solid-State Circuits
【文献】K. Okuno, K. Masaki, S. Izumi, T. Konishi, H. Kawaguchi and M. Yoshimoto, "A 2.23 ps RMS jitter 3 μs fast settling ADPLL using temperature compensation PLL controller", 2014 21st IEEE International Conference on Electronics, Circuits and Systems (ICECS), Marseille, 2014, pp. 68-71
【文献】C. Chung and C. Ko, "A Fast Phase Tracking ADPLL for Video Pixel Clock Generation in 65 nm CMOS Technology", IEEE Journal of Solid-State Circuits, vol. 46, no. 10, pp. 2300-2311, Oct. 2011
【文献】S. Hoppner, S. Haenzsche, G. Ellguth, D. Walter, H. Eisenreich and R. Schuffny, "A Fast-Locking ADPLL With Instantaneous Restart Capability in 28-nm CMOS Technology", IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 60, no. 11, pp. 741-745, Nov. 2013
【文献】J. Lin and C. Yang, "A Fast-Locking All-Digital Phase-Locked Loop With Dynamic Loop Bandwidth Adjustment", IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 62, no. 10, pp. 2411-2422, Oct. 2015
【文献】Y. Ho and C. Yao, "A Low-Jitter Fast-Locked All-Digital Phase-Locked Loop With Phase-Frequency-Error Compensation", IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 24, no. 5, pp. 1984-1992, May 2016
【文献】C. Wu, W. Shen, W. Wang and A. Wu, "A Two-Cycle Lock-In Time ADPLL Design Based on a Frequency Estimation Algorithm", IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 57, no. 6, pp. 430-434, June 2010
【文献】R. B. Staszewski and P. T. Balsara, "All-Digital PLL With Ultra Fast Settling", IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 54, no. 2, pp. 181-185, Feb. 2007
【文献】K. Okuno, S. Izumi, T. Konishi, S. Dae-Woo, M. Yoshimoto and H. Kawaguchi,"Temperature compensation using least mean squares for fast settling all-digital phase-locked loop", 2013 IEEE 11th International New Circuits and Systems Conference (NEWCAS), Paris, 2013, pp. 1-4
【文献】K. J. Shen et al., "A 0.17-to-3.5mW 0.15-to-5GHz SoC PLL with 15dB built-in supply noise rejection and self-bandwidth control in 14nm CMOS", 2016 IEEE International Solid-State Circuits Conference (ISSCC), San Francisco, CA, 2016, pp. 330-331
【文献】F. Ahmad et al. "A 0.5-9.5-GHz, 1.2-us Lock-Time Fractional-N DPLL With ±1.25%UI Period Jitter in 16-nm CMOS for Dynamic Frequency and Core-Count Scaling", IEEE Journal of Solid-State Circuits, vol. 52, no. 1, pp. 21-32, Jan. 2017
【発明の概要】
【発明が解決しようとする課題】
【0011】
図１（ａ）、（ｂ）のＰＬＬ回路は、ループフィルタを有するため、起動開始から位相同期するまでの時間（起動時間という）が長いという問題がある。起動時間を短縮するために、さまざまな技術が提案されている。
【0012】
従来の高速起動の技術は、ループフィルタの特性を、周波数引き込み状態に応じて動的に制御するものが主流であるが（たとえば非特許文献２，５，８，９，１０，１１）、フィードバック制御を利用しているため、周波数引き込みまでに、依然として無視できない遅れが存在している。また位相同期までの時間が、そのときの条件によって変動するという問題がある。
【0013】
非特許文献１，３，４，６，７では、起動直後は、フィードフォワードによって可変周波数発振器に対する制御信号を変化させ、ロック判定がなされると、フィードバック制御に切り替える。この方式では、周波数引き込みの時間を短縮できるが、周波数引き込みの完了後、位相同期まではフィードバック制御が行われるため、遅延が存在し、また位相同期に要する時間は、そのときの条件によって変動する。
【0014】
本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、所定時間で高速に起動可能な注入同期型ＰＬＬ回路の提供にある。
【課題を解決するための手段】
【0015】
本開示のある態様は、注入同期型のＰＬＬ（Phase Locked Loop）回路に関する。ＰＬＬ回路は、選択信号がアサートされる間、リングオシレータが形成されて制御コードに応じた周波数で発振し、選択信号がネゲートされる間、基準クロックにもとづく注入エッジを注入可能に構成されるデジタル制御発振器と、デジタル制御発振器を制御するコントローラと、を備える。コントローラは、（Ａ）ＰＬＬ回路の起動期間に第１モードとなり、（i）選択信号をアサートしてデジタル制御発振器を発振させて、デジタル制御発振器が発生するオシレータクロックと基準クロックの位相比較を行うステップと、（ii）選択信号をネゲートしてデジタル制御発振器を停止し、位相比較の結果にもとづくバイナリサーチにより制御コードを更新するステップと、を含むサイクルを繰り返す。
【0016】
本開示の別の態様は、ＰＬＬ回路の制御方法に関する。ＰＬＬ回路は、選択信号がアサートされる間、リングオシレータが形成され制御コードに応じた周波数で発振し、選択信号がネゲートされる間、基準クロックにもとづく注入エッジを注入可能に構成されるデジタル制御発振器を含む。制御方法は、ＰＬＬ回路の１回目の起動時に、（i）デジタル制御発振器を発振させて、デジタル制御発振器が発生するオシレータクロックと基準クロックの位相比較を行うステップと、（ii）デジタル制御発振器を停止し、位相比較の結果にもとづくバイナリサーチにより制御コードを更新するステップと、を含むサイクルを繰り返すステップと、バイナリサーチの完了後に、デジタル制御発振器を連続動作させ、オシレータクロックの位相が基準クロックの位相に近づくように、制御コードを変化させるステップと、を備える。
【0017】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本開示の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【0018】
本開示のある態様によれば、ＰＬＬ回路を所定時間で高速起動できる。
【図面の簡単な説明】
【0019】
【図2】実施形態に係るＰＬＬ回路の基本構成を示すブロック図である。
【図4】バイナリサーチにもとづく制御コードの遷移を説明する図である。
【図5】ＰＬＬ回路の構成例を示す図である。
【図7】バイナリサーチにもとづく周波数の遷移を示す図である。
【図8】ＰＬＬ回路の２回目以降の起動を説明するタイムチャートである。
【図12】ＰＬＬ回路の具体的な構成例を示す回路図である。
【発明を実施するための形態】
【0020】
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。またこの概要は、考えられるすべての実施形態の包括的な概要ではなく、実施形態の欠くべからざる構成要素を限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。またこの概要は、考えられるすべての実施形態の包括的な概要ではなく、実施形態の欠くべからざる構成要素を限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0021】
本明細書に開示される一実施形態は、ＰＬＬ（Phase Locked Loop）回路に関する。ＰＬＬ回路は、デジタル制御発振器と、デジタル制御発振器を制御するコントローラと、を備える。デジタル制御発振器は、選択信号がアサートされる間、リングオシレータが形成されて制御コードに応じた周波数で発振し、選択信号がネゲートされる間、基準クロックにもとづく注入エッジを注入可能に構成されるコントローラは、（Ａ）ＰＬＬ回路の起動期間に第１モードとなり、（i）選択信号をアサートしてデジタル制御発振器を発振させて、デジタル制御発振器が発生するオシレータクロックと基準クロックの位相比較を行うステップと、（ii）選択信号をネゲートしてデジタル制御発振器を停止し、位相比較の結果にもとづくバイナリサーチにより制御コードを更新するステップと、を含むサイクルを繰り返す。
【0022】
デジタル制御発振器の制御コードがＭビットであるとき、起動開始からＭサイクル後に、制御コードが最適な値となり、周波数引き込みが完了する。そして、注入同期型であるがゆえに、次のサイクルでは、注入エッジと位相同期した状態で、発振を開始することができる。つまり、フィードバックによる位相同期の遅延時間がゼロであり、また起動時間は、Ｍサイクルの時間であり不変となる。
【0023】
一実施形態において、コントローラは、第１モードにおいて、基準クロックの周期毎に、選択信号のアサートとネゲートを切り替えてもよい。この場合、１サイクルは、基準クロックの２周期となり、起動時間は、２×Ｍ×ＴＲＥＦとなる。
【0024】
一実施形態において、コントローラは、ＰＬＬ回路の停止指示に応答して、そのときの制御コードを保持し、次のＰＬＬ回路の起動指示に際して、保持した制御コードを初期値として直ちに制御コードのフィードバック制御を開始してもよい。これにより、イネーブル信号が取り込まれた基準クロックの１サイクル目から、位相同期した状態でリスタートできる。つまり、このＰＬＬ回路を備えるシステムでは、ＰＬＬ回路の動作、停止を積極的に切り替えることができ、消費電力を大幅に削減できる。
【0025】
一実施形態において、コントローラは、（Ｂ）バイナリサーチの完了後に第２モードとなり、デジタル制御発振器を連続動作させ、オシレータクロックの位相が基準クロックの位相に近づくように制御コードを変化させるとともに、周期的に選択信号をネゲートしてもよい。
【0026】
一実施形態において、コントローラは、デジタル制御発振器の内部クロックを受け、１パルスを切り出してウィンドウ信号を生成するウィンドウ発生器をさらに備えてもよい。通常動作期間において、選択信号はウィンドウ信号に応じていてもよい。ウィンドウ信号が規定する窓の開く（アサート）タイミング、窓の閉じる（ネゲート）タイミングは、基準クロックに依存しない。したがって、デジタル制御発振器が発振している間は基準クロックの有無にかかわらず窓を確実に開閉させることができる。また、窓の開いている期間に基準クロックの注入エッジが確実に含まれるようにタイミング調整できるため、ウィンドウ信号に由来するグリッジや高調波発振は発生しない。もし、窓の開いている期間に基準クロックの遷移（エッジ）が発生しない場合には、所定サイクル（逓倍数）に１回の割合で、内部クロックの周期が長くなるが、発振が停止することはない。
【0027】
一実施形態において、ウィンドウ発生器は、内部クロックのＮサイクル（Ｎ≧２）に１回、内部クロックの半サイクルの間アサートされるパルス信号を生成し、パルス信号を内部クロックの周期のＫ倍の時間（０＜Ｋ＜１）、遅延させて、ウィンドウ信号を生成してもよい。これにより注入エッジがウィンドウ信号のアサート期間に存在するように、ウィンドウ信号のタイミングを調節できる。
【0028】
一実施形態において、Ｋ＝１／４としてもよい。これによりウィンドウ信号のアサート期間の実質的に中央に注入エッジが存在するように、ウィンドウ信号のタイミングを調節できる。なおＫは厳密に１／４であることを要しない。
【0029】
一実施形態において、ウィンドウ発生器は、内部クロックをカウントし、Ｎサイクルあたり内部クロックの１周期の間、出力をアサートするカウンタと、カウンタの出力と内部クロックを論理合成し、パルス信号を生成する論理ゲートと、パルス信号を内部クロックの周期の１／４の遅延量、遅延させる遅延ラインと、を備えてもよい。
【0030】
一実施形態において、デジタル制御発振器は、可変遅延回路を含んでもよい。遅延ラインは、可変遅延回路と同じ回路形式のレプリカであってもよい。
【0031】
一実施形態において、遅延ラインは、可変遅延回路の１／２倍の遅延を与えてもよい。リングオシレータでは、可変遅延回路の遅延量は、内部クロックの実質的に半周期に相当する。したがって、可変遅延回路の１／２倍の遅延は、内部クロックの１／４周期となる。
【0032】
一実施形態において、デジタル制御発振器は、可変遅延回路と、一方の入力に可変遅延回路の出力である内部クロックを受け、他方の入力に注入エッジを受け、その出力が可変遅延回路の入力と接続され、ウィンドウ信号に応じた一方を選択するマルチプレクサと、を含んでもよい。
【0033】
一実施形態において、ウィンドウ発生器は、ウィンドウ信号が通過するマルチプレクサのレプリカを含んでもよい。これにより、マルチプレクサに起因するタイミングズレの影響を低減できる。
【0034】
一実施形態において、マルチプレクサは、第１入力に内部クロックを受け、第２入力にウィンドウ信号を受ける第１ＮＡＮＤゲートと、第１入力に基準クロックを受け、第２入力に反転されたウィンドウ信号を受ける第２ＮＡＮＤゲートと、第１入力に第１ＮＡＮＤゲートの出力を受け、第２入力に第２ＮＡＮＤゲートの出力を受ける第３ＮＡＮＤゲートと、第１入力に第１ＮＡＮＤゲートの出力を受け、第２入力に第２ＮＡＮＤゲートの出力を受け、出力が第３ＮＡＮＤゲートの出力と接続される第４ＮＡＮＤゲートと、を含んでもよい。一般的なマルチプレクサは、初段の２個のＮＡＮＤゲートのペアと、後段の１個のＮＡＮＤゲートを含む。ＮＡＮＤゲートは、その構成の非対称性に由来する２つの入力信号の遅延差が存在するため、一般的なマルチプレクサにおいては、出力段のＮＡＮＤゲートにおいて、マルチプレクサの２つの入力信号に遅延差が生じる。そこでこの出力段のＮＡＤゲートをペアで２個配置し、それぞれの入力を入れ替えて接続することにより、２つの入力信号の遅延差を相殺できる。
【0035】
一実施形態において、可変遅延回路は、粗い遅延制御量を与える第１遅延回路と、第１遅延回路の制御量１ＬＳＢに相当する遅延量をフルスケールで満たせる、十分短い遅延制御量を与える第２遅延回路と、を含んでもよい。遅延ラインは、第１遅延回路のレプリカを含み、第１遅延回路に与える第１制御コードの１／２の値を有する第２制御コードが与えられてもよい。この場合、可変遅延回路の遅延量は、第１遅延回路による遅延が支配的であるから、その部分のレプリカを用いることで、内部クロックの１／４周期の遅延を生成できる。
【0036】
一実施形態において、注入エッジとして基準クロックが直接注入されてもよい。これにより、基準クロックは、遅延回路や論理ゲートを通過しないため、電源ノイズが注入エッジにもたらす位相雑音を低減できる。
【0037】
一実施形態において、フィードバック回路は、ウィンドウ信号がアサートされる間、イネーブル状態となり、デジタル制御発振器が生成するクロック信号と基準クロックの位相を比較し、比較結果を示すアップダウン信号を生成する対称型位相検出器と、アップダウン信号に応じた制御コードを生成するデジタルフィルタと、を含んでもよい。ウィンドウ信号がアサートされる間だけ、対称型位相検出器をイネーブルとすることで、位相引き込み範囲を、基準クロックの１周期の範囲に広げることができる。
【0038】
一実施形態において、フィードバック回路は、ウィンドウ信号がアサートされる間、イネーブル状態となり、デジタル制御発振器が生成するクロック信号と基準クロックの位相および周波数を比較し、比較結果を示すアップパルスおよびダウンパルスを生成する位相周波数検出器と、アップパルスおよびダウンパルスにもとづくアップダウン信号に応じた制御コードを生成するデジタルフィルタと、を含んでもよい。もともと広い位相引き込み範囲を有し、周波数引き込み機能を有する位相周波数検出器を採用し、さらにウィンドウ信号がアサートされる間だけ、位相周波数検出器をイネーブルとすることで、位相引き込み範囲を実質的に無限に広げることができる。
【0039】
ウィンドウが開いたにも関わらず、注入エッジが発生しないと、基準クロックの周期ごとに、デジタル制御発振器の周波数が短期的に変動する。そこでウィンドウ発生器は、基準クロックのエッジを検出できないとき、ウィンドウ信号のネゲートを維持してもよい。これにより基準クロックが停止したときにも、ＰＬＬ回路によるクロック生成を継続できる。またデジタル制御発振器の周波数は、基準クロックが欠落した直後だけ変動するが、その後は一定に保つことができる。
【0040】
一実施形態において、ＰＬＬ回路は、基準クロックが正常入力されるとき、アサートされ、基準クロックが停止するとき、ネゲートされるクロックイネーブル信号を生成するクロック監視回路をさらに備えてもよい。クロックイネーブル信号に応じて、カウンタの出力をマスクしてもよい。
【0041】
（実施形態）
以下、実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
以下、実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【0042】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0043】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0044】
図２は、実施形態に係るＰＬＬ回路１００の基本構成を示すブロック図である。ＰＬＬ回路１００は注入同期型であり、デジタル制御発振器（ＤＣＯ：Digital Controlled Oscillator）２００、コントローラ５００および出力ゲート１０２を備える。
【0045】
ＤＣＯ２００は、選択信号ＳＥＬがアサート（たとえばハイ＝１）される間、リングオシレータが形成されて、Ｍビットの制御コードＤＣＯ＿ＣＯＤＥ［Ｍ－１：０］に応じた周波数で発振し、選択信号ＳＥＬがネゲート（たとえばロー＝０）される間、基準クロックＣＬＫ＿ＲＥＦにもとづく注入エッジを注入可能に構成される。
【0046】
ＤＣＯ２００は、主として、インバータ２０２、可変遅延回路２１０、マルチプレクサ（セレクタ）２２０を含む。マルチプレクサ２２０は、可変遅延回路２１０の出力信号（内部クロック）ＣＬＫ＿ＩＮＴと、基準クロックＣＬＫ＿ＲＥＦにもとづく注入エッジＩＮＪ＿ＥＤＧＥを受け、制御信号ＳＥＬに応じた一方を選択する。マルチプレクサ２２０の出力ＣＬＫ＿ＤＣＯは、インバータ２０２によって反転され、可変遅延回路２１０の入力にフィードバックされる。なお、このインバータ２０２の挿入位置は限定されず、可変遅延回路の入力側に設けてもよいし、出力側に設けてもよいし、可変遅延回路やマルチプレクサに組み込んでもよい。
【0047】
この構成では、注入エッジＩＮＪ＿ＥＤＧＥとして、基準クロックＣＬＫ＿ＲＥＦが直接注入される。これにより、基準クロックＣＬＫ＿ＲＥＦは、遅延回路や論理ゲートを通過しないため、その経路からの電源ノイズが注入エッジにもたらす位相雑音を低減できる。
【0048】
コントローラ５００は、ＤＣＯ２００を制御する。具体的には、可変遅延回路２１０に対する制御コードＤＣＯ＿ＣＯＤＥ、マルチプレクサ２２０に対する選択信号ＳＥＬ、出力ゲート１０２に対するスタート信号ＳＴＡＲＴを生成する。
【0049】
コントローラ５００は、第１モードφ１と第２モードφ２が切り替え可能であり、ＩＣの電源投入時においてＰＬＬ回路１００の起動期間に第１モードφ１となり、起動完了後に第２モードφ２となる。ここでは第１モードφ１を、バイナリサーチモードとも称する。
【0050】
第１モードφ１においてコントローラ５００は、２つの処理（i）、（ii）を含むサイクルを繰り返し実行する。
第１処理： 選択信号ＳＥＬをアサートしてＤＣＯ２００を発振させて、ＤＣＯ２００が発生するオシレータクロックである内部クロックＣＬＫ＿ＩＮＴ（あるいは出力クロックＣＬＫ＿ＤＣＯ）と基準クロックＣＬＫ＿ＲＥＦの位相比較を行う。
第２処理： 選択信号ＳＥＬをネゲートしてＤＣＯ２００を停止し、ステップ（i）位相比較の結果にもとづくバイナリサーチにより制御コードＤＣＯ＿ＣＯＤＥを更新する。
第１処理： 選択信号ＳＥＬをアサートしてＤＣＯ２００を発振させて、ＤＣＯ２００が発生するオシレータクロックである内部クロックＣＬＫ＿ＩＮＴ（あるいは出力クロックＣＬＫ＿ＤＣＯ）と基準クロックＣＬＫ＿ＲＥＦの位相比較を行う。
第２処理： 選択信号ＳＥＬをネゲートしてＤＣＯ２００を停止し、ステップ（i）位相比較の結果にもとづくバイナリサーチにより制御コードＤＣＯ＿ＣＯＤＥを更新する。
【0051】
たとえばコントローラ５００は、第１モードφ１において、基準クロックＣＬＫ＿ＲＥＦの周期毎に、選択信号ＳＥＬのアサートとネゲートを切り替えてもよい。すなわち第１モードφ１では、基準クロックＣＬＫ＿ＲＥＦの周期毎に、ＤＣＯ２００は、発振と停止を交互に繰り返し、その発振周波数が更新されていく。
【0052】
第２モードφ２においてコントローラ５００は、ＤＣＯ２００を連続動作させ、オシレータクロックＣＬＫ＿ＩＮＴの位相および周波数と基準クロックＣＬＫ＿ＲＥＦの位相および周波数が近づくように制御コードＤＣＯ＿ＣＯＤＥを変化させる。またコントローラ５００は周期的に選択信号ＳＥＬをネゲートして、基準クロックＣＬＫ＿ＲＥＦにもとづく注入エッジをＤＣＯ２００に注入し、位相同期をかける。
【0053】
コントローラ５００は、第１モードφ１においてスタート信号ＳＴＡＲＴをネゲート（ロー）し、第２モードφ２においてＳＴＡＲＴ信号をアサート（ハイ）する。出力ゲート１０２は、ＤＣＯ２００が発生するクロックＣＬＫ＿ＤＣＯとＳＴＡＲＴ信号を受け、ＳＴＡＲＴ信号がネゲートされる期間、すなわち、ＰＬＬ回路１００の起動期間中は、クロックＣＬＫ＿ＤＣＯを遮断し、ＳＴＡＲＴ信号がアサートされる期間、すなわち、ＰＬＬ回路１００の起動完了後に、クロックＣＬＫ＿ＤＣＯを通過させ、出力クロックＣＬＫ＿ＯＵＴを出力する。
【0054】
第１モードに関連して、コントローラ５００は、位相周波数比較器（位相周波数検出器）５０２および信号処理部５０４を備える。位相周波数比較器５０２は、基準クロックＣＬＫ＿ＲＥＦとＤＣＯ２００の内部クロックＣＬＫ＿ＩＮＴの周波数および位相を比較する。なお、位相周波数比較器５０２は、位相比較器（位相検出器）と周波数比較器（周波数検出器）の組み合わせで構成してもよい。信号処理部５０４は、第１モードφ１において、位相周波数比較器５０２の出力にもとづいて、制御コードＤＣＯ＿ＣＯＤＥをバイナリサーチによって変化させる。また信号処理部５０４は、第２モードφ２において、位相周波数比較器５０２の出力を積分（平滑化）し、制御コードＤＣＯ＿ＣＯＤＥを生成する。第２モードφ２に関連する信号処理部５０４の構成は、公知技術を採用すればよく、典型的にはデジタルフィルタを含む。また信号処理部５０４は、第１モードφ１と第２モードφ２を制御するためのステートマシンを含んでもよい。
【0055】
【0056】
第１モードφ１の間は、第１処理を行う第１期間Ｔ１と、第２処理を行う第２期間Ｔ２を１サイクルとして、それを繰り返し実行し、バイナリサーチにもとづいて、ＤＣＯ２００に対する制御コードＤＣＯ＿ＣＯＤＥ［Ｍ－１：０］が更新される。そしてＭサイクルの繰り返しの後、すなわち、基準クロックＣＬＫ＿ＲＥＦの（２×Ｍ）周期経過後の時刻ｔ１に、サーチした最適な制御コードＤＣＯ＿ＣＯＤＥで第２モードφ２に移行する。第２モードφ２では、ＳＴＡＲＴ信号がアサートされ、ＰＬＬ回路１００の外部のブロックに出力クロックＣＬＫ＿ＯＵＴが供給され、位相同期ループによって制御コードＤＣＯ＿ＣＯＤＥが最適化され、出力クロックＣＬＫ＿ＯＵＴの周波数が、基準クロックＣＬＫ＿ＲＥＦのＮ倍に安定化される。
【0057】
図４は、バイナリサーチにもとづく制御コードの遷移を説明する図である。ここでは制御コードＤＣＯ＿ＣＯＤＥのビット数Ｍが４の場合であって、ターゲットコードが［１０１１］（１０進数で１１の場合）を示している。
【0058】
以上がＰＬＬ回路１００の動作である。このＰＬＬ回路１００によれば、ＤＣＯ２００の制御コードＤＣＯ＿ＣＯＤＥがＭビットであるとき、起動開始からＭサイクル後に、制御コードＤＣＯ＿ＣＯＤＥが最適な値となり、周波数引き込みが完了する。そして、注入同期型であるがゆえに、次のサイクルでは、注入エッジと位相同期した状態で、発振を開始することができる。つまり、フィードバックによる位相同期の遅延時間がゼロであり高速起動が可能である。また起動時間は、Ｍサイクルの時間であり不変となる。
【0059】
図５は、ＰＬＬ回路１００の構成例（１００Ａ）を示す図である。コントローラ５００のうち、位相周波数比較器５０２を除く部分が、図２の信号処理部５０４に対応する。コントローラ５００は、ＰＬＬ回路１００の起動、停止を指示するイネーブル信号ＥＮを受け、イネーブル信号ＥＮのアサート（ハイ）をトリガとして第１モードφ１となり、起動を開始する。
【0060】
フリップフロップ５３０およびインバータ５３２は、イネーブル信号ＥＮを、基準クロックＣＬＫ＿ＲＥＦのエッジ（この例ではネガティブエッジ）でリタイミングし、ＥＮＲＥＧ信号を生成する。
【0061】
ＡＮＤゲート５３４は、ＥＮＥＲＧ信号がハイの期間、基準クロックＣＬＫ＿ＲＥＦを、バイナリサーチ部５１２およびループフィルタ５１４に動作クロックとして供給する。
【0062】
ウィンドウ発生器４００は、ＥＮＲＥＧ信号がアサート（ハイ）のときにアクティブとなる。ウィンドウ発生器４００は、ＤＣＯ２００の内部クロックＣＬＫ＿ＩＮＴを受け、Ｎ個に１個の割合でパルスを切り出し、内部クロックＣＬＫ＿ＩＮＴの１／４周期、遅延させることにより、ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢを生成する。Ｎは、ＰＬＬ回路１００の逓倍比である。ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢは、第２モードφ２においてセレクタ５２２により選択され、選択信号ＳＥＬとしてマルチプレクサ２２０に供給される。
【0063】
また、ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢは、位相周波数比較器５０２に供給される。位相周波数比較器５０２は、ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢが指定するタイミング（期間）において、２つのクロック信号ＣＬＫ＿ＲＥＦとＣＬＫ＿ＩＮＴの位相を比較し、比較結果を示す信号ＵＰ＿ＤＯＷＮを出力する。
【0064】
バイナリサーチ部５１２は、ＰＬＬ回路１００の起動直後の第１モードφ１においてアクティブとなり、位相周波数比較器５０２の出力ＵＰ＿ＤＯＷＮにもとづいて、制御コードＤＣＯ＿ＣＯＤＥをバイナリサーチによって変化させる。バイナリサーチ部５１２は、第１モードφ１の間、サーチイネーブル信号ＳＡＲＥＮをアサート（ハイ）し、バイナリサーチが完了すると、ＳＡＲＥＮ信号をネゲート（ロー）し、第２モードφ２に移行する。
【0065】
第１モードφ１の間、バイナリサーチ部５１２が生成するコードＣＯＤＥ＿ＢＳは、セレクタ５１６を介して、制御コードＤＣＯ＿ＣＯＤＥとして可変遅延回路２１０に供給される。また第１モードφ１が終了すると、コードＣＯＤＥ＿ＢＳは、ループフィルタ５１４の初期値に設定される。
【0066】
またバイナリサーチ部５１２は、基準クロックＣＬＫ＿ＲＥＦの１周期ごとに、レベルが反転する選択信号ＳＥＬ＿ＢＳを生成する。第１モードφ１の間、ＳＥＬ＿ＢＳ信号はセレクタ５２２によって選択され、選択信号ＳＥＬとしてマルチプレクサ２２０に供給される。
【0067】
ループフィルタ５１４は、第２モードφ２においてアクティブとなり、位相周波数比較器５０２の出力ＵＰ＿ＤＯＷＮにもとづいて、制御コードＣＯＤＥ＿ＦＢを生成する。第２モードφ２の間、ループフィルタ５１４が生成するコードＣＯＤＥ＿ＦＢは、セレクタ５１６を介して、制御コードＤＣＯ＿ＣＯＤＥとして可変遅延回路２１０に供給される。
【0068】
ＳＡＲＥＮ信号は、インバータ５１８によって反転され、ＳＴＡＲＴ信号として出力ゲート１０２に供給される。
【0069】
以上がＰＬＬ回路１００Ａの構成である。続いてその動作を説明する。図６は、図５のＰＬＬ回路１００Ａの動作波形図である。ここでは制御コードＤＣＯ＿ＣＯＤＥのビット数はＭ＝４である。図７は、バイナリサーチにもとづく周波数の遷移を示す図である。
【0070】
図６を参照する。時刻ｔ０に、イネーブル信号ＥＮがハイとなり、時刻ｔ１に基準クロックＣＬＫ＿ＲＥＦのネガティブエッジに応答してイネーブル信号ＥＮが取り込まれ、ＥＮＲＥＧ信号がハイとなって、第１モードφ１となる。ＳＥＬ＿ＢＳ信号は、基準クロックＣＬＫ＿ＲＥＦの周期ごとに反転し、ＳＥＬ信号となる。
【0071】
時刻ｔ２，ｔ４，ｔ６，ｔ８とＳＥＬ信号がハイとなるたびに、基準クロックＣＬＫ＿ＲＥＦのポジティブエッジがＤＣＯ２００に注入され、ＤＣＯ２００が発振する。また時刻ｔ３，ｔ５，ｔ７，ｔ９とＳＥＬ信号がローとなるたびに、位相比較が行われる。位相比較の結果、ＵＰ＿ＤＯＷＮ信号がハイであるとき、制御コードＤＣＯ＿ＣＯＤＥ（ＣＯＤＥ＿ＢＳ）は増加し、ＵＰ＿ＤＯＷＮ信号がローであるとき、制御コードＤＣＯ＿ＣＯＤＥ（ＣＯＤＥ＿ＢＳ）は減少する。１回の位相比較ごとに、制御コードＤＣＯ＿ＣＯＤＥの最上位ビットＭＳＢから最下位ビットＬＳＢに向かって値が確定していく。ＳＴＡＴＥ＿ＣＯＵＮＴは、バイナリサーチにおける対象ビットを指定するカウント値である。
【0072】
時刻ｔ１０に、すべてのビットのサーチが完了すると、ＳＡＲＥＮ信号がローとなり、第２モードφ２に移行する。バイナリサーチによって得られた制御コードＣＯＤＥ＿ＢＳは、ループフィルタ５１４の初期値にセットされる。続く時刻ｔ１１に、基準クロックＣＬＫ＿ＲＥＦのエッジが注入されると、ＤＣＯ２００は発振を開始し、制御コードＣＯＤＥ＿ＦＢが、ループフィルタ５１４によって調整される。このとき、ループフィルタ５１４はバイナリサーチにより既に周波数ロックがかかった状態と等価である。そのためＰＬＬ回路１００Ａは、基準クロックＣＬＫ＿ＲＥＦが入力される時刻ｔ１１の瞬間に位相ロックと等価の状態からスタートするという利点を有する。また基準クロックＣＬＫ＿ＲＥＦのポジティブエッジを含むようなウィンドウ信号ＩＮＪ＿ＷＩＮＤＢが生成され、基準クロックＣＬＫ＿ＲＥＦがＤＣＯ２００に注入され、位相ロックが維持される。
【0073】
以上がＰＬＬ回路１００Ａの通常の起動動作である。続いて、ＰＬＬ回路１００（１００Ａ）の高速起動について説明する。
【0074】
コントローラ５００は、初回起動時は第１モードφ１によりバイナリサーチによって最適な制御コードＤＣＯ＿ＣＯＤＥを探索するが、２回目以降の起動時には、第１モードφ１を経由せずに、直ちに発振を開始する。具体的にはコントローラ５００は、ＰＬＬ回路１００の停止指示（イネーブル信号ＥＮのロー）に応答して、そのときの制御コードＤＣＯ＿ＣＯＤＥを保持し、次のＰＬＬ回路１００の起動指示（イネーブル信号ＥＮのハイ）に際して、保持した制御コードを初期値として、直ちに第２モードに遷移する。
【0075】
図８は、ＰＬＬ回路１００の２回目以降の起動を説明するタイムチャートである。時刻ｔ０にイネーブル信号ＥＮがローとなり、時刻ｔ１にＥＮＲＥＧ信号がローとなると、ＰＬＬ回路１００が停止する。ＰＬＬ回路１００が停止した後も、制御コードＤＣＯ＿ＣＯＤＥの値は保持される。時刻ｔ２にイネーブル信号ＥＮがハイとなり、時刻ｔ３にＥＮＲＥＧ信号がハイとなる。時刻ｔ４に基準クロックＣＬＫ＿ＲＥＦのエッジが注入されると、ＰＬＬ回路１００は発振を開始する。このように、２回目以降については、１サイクルで位相同期した状態からリスタートできる。
【0076】
つまり、この注入同期型のＰＬＬ回路１００を備えるシステムでは、ＰＬＬ回路の動作、停止を積極的に切り替えることができ、クロックＣＬＫ＿ＯＵＴが供給される負荷が停止している期間は、イネーブル信号ＥＮをローとすることにより、ＰＬＬ回路１００の消費電力を大幅に削減できる。
【0077】
【0078】
可変遅延回路２１０は、第１遅延回路２１２と第２遅延回路２１４の直列接続として構成することができ、第１遅延回路２１２は相対的に粗い分解能の遅延を与え、第２遅延回路２１４は相対的に高い分解能の遅延を与える。可変遅延回路２１０の出力は、内部クロックＣＬＫ＿ＩＮＴとして可変周波数発振器２００の外部に引き出されている。リングオシレータである可変周波数発振器２００は、論理反転のためのインバータを含むが、インバータの挿入位置は限定されず、可変遅延回路の入力側に設けてもよいし、出力側に設けてもよいし、可変遅延回路やマルチプレクサに組み込んでもよい。
【0079】
マルチプレクサ２２０は、一方の入力（１）に内部クロックＣＬＫ＿ＩＮＴを受け、他方の入力（０）に注入エッジＩＮＪ＿ＥＤＧＥを受け、選択信号ＳＥＬ（ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢ）に応じた一方を選択する。具体的にはウィンドウ信号ＩＮＪ＿ＷＩＮＤＢがアサート（本実施形態では負論理系であり、ロー＝０）のとき注入エッジＩＮＪ＿ＥＤＧＥを選択し、ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢがネゲート（ハイ＝１）のとき内部クロックＣＬＫ＿ＩＮＴを選択する。マルチプレクサ２２０の出力は、可変遅延回路２１０の入力に戻されている。
【0080】
フィードバック回路３００は、図５の位相周波数比較器５０２およびループフィルタ５１４に対応する。可変周波数発振器２００の発振周波数ｆＤＣＯが、基準クロックＣＬＫ＿ＲＥＦの周波数ｆＲＥＦにもとづく目標周波数に近づくように、可変遅延回路２１０に与える制御コードをフィードバック制御する。たとえばフィードバック回路３００には、目標周波数ｆＴＧＴを規定するＦＣＷ（Frequency Control Word）が入力されており、内部クロックＣＬＫ＿ＩＮＴ（すなわち出力クロックＣＬＫ＿ＤＣＯ）の周波数ｆＤＣＯを、ｆＲＥＦ×ＦＣＷを目標周波数として安定化する。
【0081】
フィードバック回路３００の構成や制御方式は特に限定されず、ＦＬＬ（Frequency Locked Loop）方式やＰＬＬ（Phase Locked Loop）方式のいずれかを用い、あるいはそれらを併用することができる。たとえば、第１遅延回路２１２の遅延量をＦＬＬ方式によって制御し、第２遅延回路２１４の遅延量をＰＬＬ方式によって制御してもよい。あるいは、第１遅延回路２１２と第２遅延回路２１４の両方の遅延量を、ＰＬＬ方式によって制御してもよい。
【0082】
ウィンドウ発生器４００は、内部クロックＣＬＫ＿ＩＮＴを受け、１パルスを切り出すことによりウィンドウ信号ＩＮＪ＿ＷＩＮＤＢを生成する。つまり本実施形態においてウィンドウ信号ＩＮＪ＿ＷＩＮＤＢは、基準クロックＣＬＫ＿ＲＥＦとは無関係に生成される。
【0083】
以上がＰＬＬ回路１００の基本構成である。続いてその動作を説明する。図１０は、図９のＰＬＬ回路１００の動作波形図である。可変周波数発振器２００が生成する内部クロックＣＬＫ＿ＩＮＴおよび出力クロックＣＬＫ＿ＤＣＯは、基準クロックＣＬＫ＿ＲＥＦをＮ逓倍した信号である。ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢは、内部クロックＣＬＫ＿ＩＮＴのパルス（半周期）を切り出し、適切にタイミングを合わせることにより生成され、したがって、ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢは、そのアサート期間（ロー区間）に、基準クロックＣＬＫ＿ＲＥＦのエッジを含むことができる。この注入エッジＩＮＪ＿ＥＤＧＥが可変周波数発振器２００に注入され、可変周波数発振器２００が生成する内部クロックＣＬＫ＿ＩＮＴ（および出力クロックＣＬＫ＿ＤＣＯ）は、注入エッジＩＮＪ＿ＥＤＧＥによってリタイミングされる。
【0084】
以上がＰＬＬ回路１００の動作である。このＰＬＬ回路１００によれば、ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢが規定する窓の開く（アサート）タイミング、窓の閉じる（ネゲート）タイミングは、基準クロックＣＬＫ＿ＲＥＦに依存しない。したがって、可変周波数発振器２００が発振している間は基準クロックＣＬＫ＿ＲＥＦの有無にかかわらず窓を確実に開閉させることができる。
【0085】
また、窓の開いている期間に基準クロックＣＬＫ＿ＲＥＦの注入エッジＩＮＪ＿ＥＤＧＥが確実に含まれるようにタイミング調整が可能であるため、ウィンドウ信号に起因するグリッジや高調波発振は発生しない。もし、窓の開いている期間に基準クロックの遷移（エッジ）が発生しない場合には、所定サイクル（逓倍数Ｎ）に１回の割合で、内部クロックＣＬＫ＿ＩＮＴ（および出力クロックＣＬＫ＿ＤＣＯ）の周期が長くなるが、発振が停止することはない。図９のＰＬＬ回路１００によれば、従来の問題点のいくつかを解決できる。
【0086】
図９に戻る。ウィンドウ発生器４００は、内部クロックＣＬＫ＿ＩＮＴのＮサイクル（Ｎ≧２）に１回、内部クロックＣＬＫ＿ＩＮＴの半サイクル（すなわち内部クロックのハイ区間あるいはロー区間）の間、アサートされるパルス信号ｉｎｊｗｂを生成し、パルス信号ｉｎｊｗｂを内部クロックＣＬＫ＿ＩＮＴの周期のＫ倍（０＜Ｋ＜１）の時間、遅延させて、ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢを生成する。Ｎは、ＰＬＬ回路１００の逓倍数が好ましい。
【0087】
Ｋ＝１／４とした場合、ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢのアサート期間（ロー）の中央に注入エッジＩＮＪ＿ＥＤＧＥが存在するように、ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢのタイミングを調節できる。
【0088】
ウィンドウ発生器４００は、カウンタ４０２、論理ゲート４０４、遅延ライン４０６を含む。カウンタ４０２は、内部クロックＣＬＫ＿ＩＮＴをカウントし、Ｎ周期あたり１周期の間、その出力ｉｎｊｗ＿ｅｎをアサートする。論理ゲート４０４は、カウンタ４０２の出力ｉｎｊｗ＿ｅｎと内部クロックＣＬＫ＿ＩＮＴを論理演算し、パルス信号ｉｎｊｗｂを生成する。たとえば論理ゲート４０４は、内部クロックＣＬＫ＿ＩＮＴの反転信号とカウンタ４０２の出力ｉｎｊｗ＿ｅｎの否定論理積を生成するＮＡＮＤゲートを含んでもよい。
【0089】
以上がＰＬＬ回路１００の基本構成である。続いてその動作を説明する。図１１は、図９のＰＬＬ回路１００の動作波形図である。ここではＮ＝１６の場合を示す。カウンタ４０２は４ビットで構成され、キャリー信号がｉｎｊｗ＿ｅｎとされる。ＣＬＫ＿ＩＮＴＢは、内部クロックＣＬＫ＿ＩＮＴの反転信号であり、ｉｎｊｗ＿ｅｎ信号とＤＯＣ＿ＩＮＴＢ信号のＮＡＮＤ演算により、パルス信号ｉｎｊｗｂが生成される。このパルス信号ｉｎｊｗｂに、内部クロックＣＬＫ＿ＩＮＴの周期の約１／４（ＣＬＫ＿ＩＮＴのパルス幅の１／２）に相当する遅延を与えることにより、ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢが生成される。基準クロックＣＬＫ＿ＲＥＦのポジエッジ（注入エッジ）は、ＩＮＪ＿ＷＩＮＤＢ信号の実質的にセンターに位置することとなるから、基準クロックＣＬＫ＿ＲＥＦにジッタが重畳された場合であっても、内部クロックＣＬＫ＿ＩＮＴのパルス幅（ＣＬＫ＿ＩＮＴの１／４周期）の範囲であれば、注入エッジによってリタイミングをかけることができる。
【0090】
図１２は、ＰＬＬ回路１００の具体的な構成例を示す回路図である。可変周波数発振器２００について説明する。第１遅延回路２１２と第２遅延回路２１４は、上述のように分解能が異なっており、前者は低い分解能の遅延を与えるのに適した構成を有し、後者は高い分解能の遅延を与えるのに適した回路構成を有する。第２遅延回路２１４は、分解能の異なる２個の遅延回路２１４ｍ、２１４ｆを含んでもよい。
【0091】
マルチプレクサ２２０は、第１ＮＡＮＤゲート２２２～第４ＮＡＮＤゲート２２８およびインバータ２３０を含む。一般的にはマルチプレクサ２２０は、２個のＮＡＮＤゲートのペアで構成されるところ、素子ばらつきの影響で、２つの入力信号の遅延に差が生ずる場合がある。そこでこのペアを２個、対称に配置することにより、２つの入力信号の遅延差を低減できる。
【0092】
続いてウィンドウ発生器４００について説明する。上述のように遅延ライン４０６が与える遅延は、内部クロックＣＬＫ＿ＩＮＴの周期の約１／４である。可変周波数発振器２００において可変遅延回路２１０が与える遅延は、内部クロックＣＬＫ＿ＩＮＴ（ＣＬＫ＿ＤＣＯ）の周期の１／２に相当する。したがって、可変遅延回路２１０が与える遅延の半分が、ｉｎｊｗｂ信号に与えるべき遅延となる。
【0093】
内部クロックＣＬＫ＿ＩＮＴの半周期の長さは、第１遅延回路２１２によるものが支配的となる。そこで遅延ライン４０６は、第２遅延回路２１４が与える遅延を無視し、第１遅延回路２１２の遅延の１／２倍の遅延を、ｉｎｊｗｂ信号に与えるよう構成される。
【0094】
第１遅延回路２１２に与えられる制御コードは、サーモメータコードＣＯＤＥ＿Ｃ［６２：０］であり、サーモメータコードＣＯＤＥ＿Ｃ［６２：０］の値（１がマークされるビット数）に、単位遅延を乗じた遅延を発生可能に構成される。この例ではサーモメータコードは６３ビットである。
【0095】
遅延ライン４０６は、第１遅延回路２１２と同じ回路形式を有するレプリカであり、単位遅延は、第１遅延回路２１２と同じに設計され、段数は第１遅延回路２１２の段数の１／２である。したがって遅延ライン４０６に与えるサーモメータコードＣＯＤＥ＿Ｄ［３１：０］のビット数は、第１遅延回路２１２に与えるサーモメータコードのビット数の１／２である。ＣＯＤＥ＿Ｄ［３１：０］は、ＣＯＤＥ＿Ｃ［６２：０］を１ビットおきに間引くことにより生成することができる。
【0096】
【0097】
マルチプレクサ４１０は、可変周波数発振器２００におけるマルチプレクサ２２０の影響をキャンセルするために設けられる。マルチプレクサ４１０はマルチプレクサ２２０のレプリカであり、遅延ライン４０６の出力ｉｎｊｗｂ＿ｄｌｙに、マルチプレクサ２２０と同じ遅延を与えて、マルチプレクサ２２０の影響をキャンセルする。
【0098】
実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例を説明する。
【0099】
実施形態では、基準クロックＣＬＫ＿ＲＥＦのエッジを、注入エッジとして用いたが、その限りでなく、基準クロックＣＬＫ＿ＲＥＦを逓倍し、逓倍後のクロックの注入エッジとして用いてもよい。
【0100】
実施形態にもとづき、具体的な語句を用いて本発明を説明したが、実施形態は、本発明の原理、応用を示しているにすぎず、実施形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【産業上の利用可能性】
【0101】
本開示は、ＰＬＬ（Phase Locked Loop）回路に利用できる。
【符号の説明】
【0102】
１００ ＰＬＬ回路
１０２ 出力ゲート
２００ ＤＣＯ
２１０ 可変遅延回路
２１２ 第１遅延回路
２１４ 第２遅延回路
２２０ マルチプレクサ
２２２ 第１ＮＡＮＤゲート
２２４ 第２ＮＡＮＤゲート
２２６ 第３ＮＡＮＤゲート
２２８ 第４ＮＡＮＤゲート
２３０ インバータ
５００ コントローラ
５０２ 位相周波数比較器
５０４ 信号処理部
５１２ バイナリサーチ部
５１４ ループフィルタ
５１６ セレクタ
５２２ セレクタ
５３０ フリップフロップ
５３２ インバータ
３００ フィードバック回路
３１０ ＰＦＤ
３１２ ゲーティング回路
３１４，３１６ ラッチ回路
３１８ デジタルフィルタ
３２０ 対称型ＰＤ
４００ ウィンドウ発生器
４０２ カウンタ
４０４ 論理ゲート
４０６ 遅延ライン
４１０ マルチプレクサ
４１２ マスク回路
４２０ クロック監視回路
１０２ 出力ゲート
２００ ＤＣＯ
２１０ 可変遅延回路
２１２ 第１遅延回路
２１４ 第２遅延回路
２２０ マルチプレクサ
２２２ 第１ＮＡＮＤゲート
２２４ 第２ＮＡＮＤゲート
２２６ 第３ＮＡＮＤゲート
２２８ 第４ＮＡＮＤゲート
２３０ インバータ
５００ コントローラ
５０２ 位相周波数比較器
５０４ 信号処理部
５１２ バイナリサーチ部
５１４ ループフィルタ
５１６ セレクタ
５２２ セレクタ
５３０ フリップフロップ
５３２ インバータ
３００ フィードバック回路
３１０ ＰＦＤ
３１２ ゲーティング回路
３１４，３１６ ラッチ回路
３１８ デジタルフィルタ
３２０ 対称型ＰＤ
４００ ウィンドウ発生器
４０２ カウンタ
４０４ 論理ゲート
４０６ 遅延ライン
４１０ マルチプレクサ
４１２ マスク回路
４２０ クロック監視回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】