特許 7562306 光電変換装置、光電変換システム、および移動体

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-09-27

(45)【発行日】2024-10-07

(54)【発明の名称】光電変換装置、光電変換システム、および移動体

(51)【国際特許分類】

   H01L 27/146 20060101AFI20240930BHJP

   H01L 25/07 20060101ALI20240930BHJP

   H01L 25/065 20230101ALI20240930BHJP

   H01L 25/18 20230101ALI20240930BHJP

   H04N 25/70 20230101ALI20240930BHJP

   H04N 25/77 20230101ALI20240930BHJP

【ＦＩ】

H01L27/146 F

H01L27/146 D

H01L25/08 Z

H04N25/70

H04N25/77

【請求項の数】 22

(21)【出願番号】P 2020107919

(22)【出願日】2020-06-23

(65)【公開番号】P2022003672

(43)【公開日】2022-01-11

【審査請求日】2023-06-16

(73)【特許権者】

【識別番号】000001007

【氏名又は名称】キヤノン株式会社

(74)【代理人】

【識別番号】100126240

【弁理士】

【氏名又は名称】阿部 琢磨

(74)【代理人】

【識別番号】100223941

【弁理士】

【氏名又は名称】高橋 佳子

(74)【代理人】

【識別番号】100159695

【弁理士】

【氏名又は名称】中辻 七朗

(74)【代理人】

【識別番号】100172476

【弁理士】

【氏名又は名称】冨田 一史

(74)【代理人】

【識別番号】100126974

【弁理士】

【氏名又は名称】大朋 靖尚

(72)【発明者】

【氏名】小林 大祐

【審査官】宮本 博司

(56)【参考文献】

【文献】特開２０１８－１８２０３８（ＪＰ，Ａ）

【文献】特開２０１９－０６７９３１（ＪＰ，Ａ）

【文献】特開２０１８－０２２９２４（ＪＰ，Ａ）

【文献】国際公開第２０１２／１６１０４４（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２７／１４６

Ｈ０１Ｌ ２５／０７

Ｈ０４Ｎ ２５／７０

Ｈ０４Ｎ ２５／７７

(57)【特許請求の範囲】

【請求項1】

複数行および複数列に配された複数の画素回路を含む第１半導体素子層を含む第１チップと、
第２半導体素子層を含む第２チップと、を備え、
前記第１チップと前記第２チップとは、前記第１半導体素子層と前記第２半導体素子層との間において複数の金属接合部で接合され、
前記複数の画素回路は、ｎ（ｎは３以上の整数）個の画素回路を含む第１画素ブロックと、前記第１画素ブロックと同数の画素回路を含む第２画素ブロックと、前記第１画素ブロックと同数の画素回路を含む第３画素ブロックとを含み、
前記複数の金属接合部は、前記第１半導体素子層と前記第２半導体素子層を接続する第１金属接合部を含み、
前記第１画素ブロックと前記第２画素ブロックは隣り合っており、前記第２画素ブロックと前記第３画素ブロックは隣り合っており、
前記第１画素ブロックと、前記第２画素ブロックと、前記第３画素ブロックの一部ずつの画素回路は互いに、同じ行に配される、もしくは同じ列に配されており、
前記第１画素ブロックの内部における全ての前記第１金属接合部によって形成される配置パターンと、前記第２画素ブロックの内部における全ての前記第１金属接合部によって形成される配置パターンと、前記第３画素ブロックの内部における全ての前記第１金属接合部によって形成される配置パターンとが互いに異なっており、
前記第１金属接合部には、出力線が接続される
ことを特徴とする光電変換装置。

【請求項2】

複数行および複数列に配された複数の画素回路を含む第１半導体素子層を含む第１チップと、
第２半導体素子層を含む第２チップと、を備え、
前記第１チップと前記第２チップとは、前記第１半導体素子層と前記第２半導体素子層との間において複数の金属接合部で接合され、
前記複数の画素回路は、ｎ（ｎは３以上の整数）個の画素回路を含む第１画素ブロックと、前記第１画素ブロックと同数の画素回路を含む第２画素ブロックと、前記第１画素ブロックと同数の画素回路を含む第３画素ブロックとを含み、
前記複数の金属接合部は、前記第１半導体素子層と前記第２半導体素子層を接続する第１金属接合部を含み、
前記第１画素ブロックと前記第２画素ブロックは隣り合っており、前記第２画素ブロックと前記第３画素ブロックは隣り合っており、
前記第１画素ブロックと、前記第２画素ブロックと、前記第３画素ブロックの一部ずつの画素回路は互いに、同じ行に配される、もしくは同じ列に配されており、
前記第１画素ブロックの内部における全ての前記第１金属接合部によって形成される配置パターンと、前記第２画素ブロックの内部における全ての前記第１金属接合部によって形成される配置パターンと、前記第３画素ブロックの内部における全ての前記第１金属接合部によって形成される配置パターンとが互いに異なっており、
外部からの電位が供給されるパッド配線を有し、
前記パッド配線から前記第１画素ブロックまでの距離は、前記パッド配線から前記第２画素ブロックまでの距離よりも短いことを特徴とする光電変換装置。

【請求項3】

複数行および複数列に配された複数の画素回路を含む第１半導体素子層を含む第１チップと、
第２半導体素子層を含む第２チップと、を備え、
前記第１チップと前記第２チップとは、前記第１半導体素子層と前記第２半導体素子層との間において複数の金属接合部で接合され、
前記複数の画素回路は、ｎ（ｎは３以上の整数）個の画素回路を含む第１画素ブロックと、前記第１画素ブロックと同数の画素回路を含む第２画素ブロックと、前記第１画素ブロックと同数の画素回路を含む第３画素ブロックとを含み、
前記複数の金属接合部は、前記第１半導体素子層と前記第２半導体素子層を接続する第１金属接合部を含み、
前記第１画素ブロックと前記第２画素ブロックは隣り合っており、前記第２画素ブロックと前記第３画素ブロックは隣り合っており、
前記第１画素ブロックと、前記第２画素ブロックと、前記第３画素ブロックの一部ずつの画素回路は互いに、同じ行に配される、もしくは同じ列に配されており、
前記第１画素ブロックの内部における全ての前記第１金属接合部によって形成される配置パターンと、前記第２画素ブロックの内部における全ての前記第１金属接合部によって形成される配置パターンと、前記第３画素ブロックの内部における全ての前記第１金属接合部によって形成される配置パターンとが互いに異なっており、
前記複数の画素回路が繰り返し配された画素領域を有し、
平面視で、前記第１画素ブロックから前記画素領域の中心までの距離は、前記第２画素ブロックから前記画素領域の中心までの距離よりも長いことを特徴とする光電変換装置。

【請求項4】

複数行および複数列に配された複数の画素回路を含む第１半導体素子層を含む第１チップと、
第２半導体素子層を含む第２チップと、を備え、
前記第１チップと前記第２チップとは、前記第１半導体素子層と前記第２半導体素子層との間において複数の金属接合部で接合され、
前記複数の画素回路は、ｎ（ｎは３以上の整数）個の画素回路を含む第１画素ブロックと、前記第１画素ブロックと同数の画素回路を含む第２画素ブロックと、前記第１画素ブロックと同数の画素回路を含む第３画素ブロックとを含み、
前記複数の金属接合部は、前記第１半導体素子層と前記第２半導体素子層を接続する第１金属接合部を含み、
前記第１画素ブロックと前記第２画素ブロックは隣り合っており、前記第２画素ブロックと前記第３画素ブロックは隣り合っており、
前記第１画素ブロックと、前記第２画素ブロックと、前記第３画素ブロックの一部ずつの画素回路は互いに、同じ行に配される、もしくは同じ列に配されており、
前記第１画素ブロックの内部における全ての前記第１金属接合部によって形成される配置パターンと、前記第２画素ブロックの内部における全ての前記第１金属接合部によって形成される配置パターンと、前記第３画素ブロックの内部における全ての前記第１金属接合部によって形成される配置パターンとが互いに異なっており、
前記複数の画素回路のそれぞれは光電変換素子を含み、
前記第１画素ブロックに配された、前記ｎ（ｎは３以上の整数）個の画素回路の前記光電変換素子は遮光膜で覆われ、
前記第２画素ブロックに配された、前記第１画素ブロックと同数の画素回路の前記光電変換素子には光が入射することを特徴とする光電変換装置。

【請求項5】

複数行および複数列に配された複数の画素回路を含む第１半導体素子層を含む第１チップと、
第２半導体素子層を含む第２チップと、を備え、
前記第１チップと前記第２チップとは、前記第１半導体素子層と前記第２半導体素子層との間において複数の金属接合部で接合され、
前記複数の画素回路は、ｎ（ｎは３以上の整数）個の画素回路を含む第１画素ブロックと、前記第１画素ブロックと同数の画素回路を含む第２画素ブロックと、前記第１画素ブロックと同数の画素回路を含む第３画素ブロックとを含み、
前記複数の金属接合部は、前記第１半導体素子層と前記第２半導体素子層を接続する第１金属接合部を含み、
前記第１画素ブロックと前記第２画素ブロックは隣り合っており、前記第２画素ブロックと前記第３画素ブロックは隣り合っており、
前記第１画素ブロックと、前記第２画素ブロックと、前記第３画素ブロックの一部ずつの画素回路は互いに、同じ行に配される、もしくは同じ列に配されており、
前記第１画素ブロックの内部における全ての前記第１金属接合部によって形成される配置パターンと、前記第２画素ブロックの内部における全ての前記第１金属接合部によって形成される配置パターンと、前記第３画素ブロックの内部における全ての前記第１金属接合部によって形成される配置パターンとが互いに異なっており、
信号処理回路をさらに備え、
前記第１画素ブロックと前記信号処理回路との距離は、前記第２画素ブロックと前記信号処理回路との距離よりも短いことを特徴とする光電変換装置。

【請求項6】

前記信号処理回路は出力部を含み、
前記第１画素ブロックと前記出力部との距離が、前記第２画素ブロックと前記出力部との距離よりも短いことを特徴とする請求項５に記載の光電変換装置。

【請求項7】

複数行および複数列に配された複数の画素回路を含む第１半導体素子層を含む第１チップと、
第２半導体素子層を含む第２チップと、を備え、
前記第１チップと前記第２チップとは、前記第１半導体素子層と前記第２半導体素子層との間において複数の金属接合部で接合され、
前記複数の画素回路は、ｎ（ｎは３以上の整数）個の画素回路を含む第１画素ブロックと、前記第１画素ブロックと同数の画素回路を含む第２画素ブロックと、前記第１画素ブロックと同数の画素回路を含む第３画素ブロックとを含み、
前記複数の金属接合部は、前記第１半導体素子層と前記第２半導体素子層を接続する第１金属接合部を含み、
前記第１画素ブロックと前記第２画素ブロックは隣り合っており、前記第２画素ブロックと前記第３画素ブロックは隣り合っており、
前記第１画素ブロックと、前記第２画素ブロックと、前記第３画素ブロックの一部ずつの画素回路は互いに、同じ行に配される、もしくは同じ列に配されており、
前記第１画素ブロックの内部における全ての前記第１金属接合部によって形成される配置パターンと、前記第２画素ブロックの内部における全ての前記第１金属接合部によって形成される配置パターンと、前記第３画素ブロックの内部における全ての前記第１金属接合部によって形成される配置パターンとが互いに異なっており、
前記第２画素ブロックと平面視で重なる位置に配される前記第１金属接合部の前記第２画素ブロックの内部における前記第１金属接合部の数は２以上であり、
前記第２画素ブロックの内部における２以上の前記第１金属接合部のうちの少なくとも１つの前記第１金属接合部と、前記第１画素ブロックと平面視で重なる位置に配される前記第１金属接合部の前記第１画素ブロックの内部における配置パターンとが異なることを特徴とする光電変換装置。

【請求項8】

前記第１画素ブロックの前記ｎ個の画素回路と、前記第２画素ブロックの前記ｎ個の画素回路はそれぞれ、ｍ列ｌ行（ｍは２以上の整数、ｌは２以上の整数）に配された画素回路を含むことを特徴とする請求項１乃至７のいずれか１項に記載の光電変換装置。

【請求項9】

前記第１画素ブロックの前記３つの画素回路は隣り合って配置され、
前記第２画素ブロックの前記３つの画素回路は隣り合って配置されることを特徴とする請求項７または８に記載の光電変換装置。

【請求項10】

複数行および複数列に配された複数の画素回路を含む第１半導体素子層を含む第１チップと、
第２半導体素子層を含む第２チップと、を備え、
前記第１チップと前記第２チップとは、前記第１半導体素子層と前記第２半導体素子層との間において複数の金属接合部で接合され、
前記複数の画素回路は、ｎ（ｎは３以上の整数）個の画素回路を含む第１画素ブロックと、前記第１画素ブロックと同数の画素回路を含む第２画素ブロックと、前記第１画素ブロックと同数の画素回路を含む第３画素ブロックとを含み、
前記複数の金属接合部は、前記第１半導体素子層と前記第２半導体素子層を接続する第１金属接合部を含み、
前記第１画素ブロックと前記第２画素ブロックは隣り合っており、前記第２画素ブロックと前記第３画素ブロックは隣り合っており、
前記第１画素ブロックと、前記第２画素ブロックと、前記第３画素ブロックの一部ずつの画素回路は互いに、同じ行に配される、もしくは同じ列に配されており、
前記第１画素ブロックの内部における全ての前記第１金属接合部によって形成される配置パターンと、前記第２画素ブロックの内部における全ての前記第１金属接合部によって形成される配置パターンと、前記第３画素ブロックの内部における全ての前記第１金属接合部によって形成される配置パターンとが互いに異なっており、
前記第１画素ブロックにおいて、前記ｎ個の画素回路での信号電荷の蓄積期間が第１期間に制御され、前記第２画素ブロックにおいて、前記第１画素ブロックと同数の画素回路での信号電荷の蓄積期間が前記第１期間とは異なる第２期間に制御されることを特徴とする光電変換装置。

【請求項11】

前記複数の画素回路は、前記第１画素ブロックと同数の画素回路を含む第３画素ブロックを含み、
前記第３画素ブロックにおいて、前記第１画素ブロックと同数の画素回路での信号電荷の蓄積期間が前記第１期間および前記第２期間とは異なる第３期間に制御され、
平面視で、前記第１画素ブロックに重なる位置に配される前記第１金属接合部の数と、前記第２画素ブロックに重なる位置に配される前記第１金属接合部の数と、前記第３画素ブロックに重なる位置に配される前記第１金属接合部の数と、はそれぞれ異なることを特徴とする請求項１０に記載の光電変換装置。

【請求項12】

前記複数の画素回路は複数行および複数列に配されており、
前記ｎ個の画素回路に含まれ、かつ前記複数行のうちの１行に配された、隣り合う少なくとも３つの画素回路の内部には、それぞれ配置パターンが前記３つの画素回路の内部のそれぞれで互いに異なる金属接合部が配されることを請求項７乃至１１のいずれか１項に記載の光電変換装置。

【請求項13】

出力部を含み、
平面視で、前記第１画素ブロックと前記出力部との距離が、前記第２画素ブロックと前記出力部との距離よりも短いことを特徴とする請求項１０乃至１２のいずれか１項に記載の光電変換装置。

【請求項14】

前記第１画素ブロックに重なる位置に配される前記第１金属接合部の数は、前記第２画素ブロックに重なる位置に配される前記第１金属接合部の数よりも少ないことを特徴とする請求項１乃至１３のいずれか１項に記載の光電変換装置。

【請求項15】

前記複数の金属接合部は、前記第１半導体素子層もしくは前記第２半導体素子層と接続されない、または、前記第１半導体素子層および前記第２半導体素子層と接続されない第２金属接合部を含み、
平面視で前記第１画素ブロックに重なる位置に配された前記第２金属接合部の数は、前記第２画素ブロックに重なる位置に前記第２金属接合部の数よりも多いことを特徴とする請求項１乃至１４のいずれか１項に記載の光電変換装置。

【請求項16】

前記第１画素ブロックと前記第２画素ブロックとは隣接して配されることを特徴とする請求項１乃至１５のいずれか１項に記載の光電変換装置。

【請求項17】

前記第１金属接合部には、出力線が接続されることを特徴とする請求項２乃至１６のいずれか１項に記載の光電変換装置。

【請求項18】

前記複数の金属接合部の主成分は銅であることを特徴とする請求項１乃至１７のいずれか１項に記載の光電変換装置。

【請求項19】

前記複数の画素回路のそれぞれは、光電変換素子を含み、
前記複数の金属接合部は、１つの前記光電変換素子に対して１つの前記金属接合部が対応して配されていることを特徴とする請求項１乃至１８のいずれか１項に記載の光電変換装置。

【請求項20】

前記第１画素ブロックと平面視で重なる位置に配される前記第１金属接合部の数は、前記第２画素ブロックと平面視で重なる位置に配される前記第１金属接合部の数よりも少ないことを特徴とする請求項１乃至１９のいずれか１項に記載の光電変換装置。

【請求項21】

請求項１乃至１９のいずれか１項に記載の光電変換装置と、
前記光電変換装置によって得られた信号を処理する信号処理部と、を備えることを特徴とする光電変換システム。

【請求項22】

請求項１乃至１９のいずれか１項に記載の光電変換装置と、
前記光電変換装置からの信号に基づき、対象物までの距離情報を取得する距離情報取得手段と、
前記距離情報に基づいて移動体を制御する制御手段と、を有することを特徴とする移動体。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、光電変換装置に関する。

【背景技術】

【0002】

複数のチップが積層された光電変換装置において、各チップの配線パターンを接合して構成された金属接合部を介してチップ間の電気的接続を行うことが知られている。

【0003】

特許文献１には、複数の画素が２次元に配置された画素領域を含む第１半導体素子層を有する第１チップと、第２半導体素子層を有する第２チップと、が積層され、金属接合部により接合された光電変換装置が開示されている。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１８－０５６５８０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１では、第１チップと第２チップとを接続する金属接合部の好適な配置位置や配置数について検討されていない。特許文献１には、第１チップと第２チップとを接続する金属接合部の好適な配置位置や配置数について検討することにより、光電変換装置の特性を向上できる余地がある。

【0006】

本発明は特性が向上した光電変換装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

一形態に係る光電変換装置は、複数行および複数列に配された複数の画素回路を含む第１半導体素子層を含む第１チップと、第２半導体素子層を含む第２チップと、を備え、前記第１チップと前記第２チップとは、前記第１半導体素子層と前記第２半導体素子層との間において複数の金属接合部で接合され、前記複数の画素回路は、ｎ（ｎは３以上の整数）個の画素回路を含む第１画素ブロックと、前記第１画素ブロックと同数の画素回路を含む第２画素ブロックと、前記第１画素ブロックと同数の画素回路を含む第３画素ブロックとを含み、前記複数の金属接合部は、前記第１半導体素子層と前記第２半導体素子層を接続する第１金属接合部を含み、前記第１画素ブロックと前記第２画素ブロックは隣り合っており、前記第２画素ブロックと前記第３画素ブロックは隣り合っており、前記第１画素ブロックと、前記第２画素ブロックと、前記第３画素ブロックの一部ずつの画素回路は互いに、同じ行に配される、もしくは同じ列に配されており、記第１画素ブロックの内部における全ての前記第１金属接合部によって形成される配置パターンと、前記第２画素ブロックの内部における全ての前記第１金属接合部によって形成される配置パターンと、前記第３画素ブロックの内部における全ての前記第１金属接合部によって形成される配置パターンとが互いに異なっており、前記第１金属接合部には、出力線が接続される。

【0008】

一形態に係る光電変換装置は、複数行および複数列に配された複数の画素回路を含む第１半導体素子層を含む第１チップと、第２半導体素子層を含む第２チップと、を備え、前記第１チップと前記第２チップとは、前記第１半導体素子層と前記第２半導体素子層との間において複数の金属接合部で接合され、前記複数の画素回路は、ｎ（ｎは３以上の整数）個の画素回路を含む第１画素ブロックと、前記第１画素ブロックと同数の画素回路を含む第２画素ブロックと、前記第１画素ブロックと同数の画素回路を含む第３画素ブロックとを含み、前記複数の金属接合部は、前記第１半導体素子層と前記第２半導体素子層を接続する第１金属接合部を含み、前記第１画素ブロックと前記第２画素ブロックは隣り合っており、前記第２画素ブロックと前記第３画素ブロックは隣り合っており、前記第１画素ブロックと、前記第２画素ブロックと、前記第３画素ブロックの一部ずつの画素回路は互いに、同じ行に配される、もしくは同じ列に配されており、前記第１画素ブロックの内部における全ての前記第１金属接合部によって形成される配置パターンと、前記第２画素ブロックの内部における全ての前記第１金属接合部によって形成される配置パターンと、前記第３画素ブロックの内部における全ての前記第１金属接合部によって形成される配置パターンとが互いに異なっており、外部からの電位が供給されるパッド配線を有し、前記パッド配線から前記第１画素ブロックまでの距離は、前記パッド配線から前記第２画素ブロックまでの距離よりも短い。

【発明の効果】

【0009】

本発明によれば、特性が向上した光電変換装置を提供することができる。

【図面の簡単な説明】

【0010】

【図1】実施形態１における光電変換装置の断面模式図である。

【図2】実施形態１における光電変換装置の平面模式図である。

【図3】実施形態１における光電変換装置の画素の等価回路図である。

【図4】比較形態における光電変換装置の画素部の金属接合部の配置図である。

【図5】実施形態１における光電変換装置の部材間接続関係の模式図である。

【図6】実施形態２における光電変換装置の画素部の金属接合部の配置図である。

【図7】実施形態３における光電変換装置の画素部の金属接合部の配置図である。

【図8】実施形態４における光電変換装置の熱分布の模式図である。

【図9】実施形態４における光電変換装置の画素部の金属接合部の配置図である。

【図10】実施形態４における光電変換装置の金属接合部の配置図である。

【図11】実施形態５における光電変換装置のパッドおよび金属接合部の配置図である。

【図12】実施形態５における光電変換装置の接続領域の構成例である。

【図13】実施形態５における光電変換装置の部材間接続関係の模式図である。

【図14】実施形態６における光電変換装置の金属接合部の配置図である。

【図15】実施形態７における光電変換システムのブロック図である。

【図16】実施形態８における光電変換システムおよび移動体の概念図である。

【発明を実施するための形態】

【0011】

以下に示す形態は、本発明の技術思想を具体化するためのものであって、本発明を限定するものではない。各図面が示す部材の大きさや位置関係は、説明を明確にするために誇張していることがある。以下の説明において、同一の構成については同一の番号を付して説明を省略することがある。

【0012】

各実施形態の説明において、各半導体素子層の主面とは、トランジスタが形成される側の面（表面）である。また、裏面とは、該主面と対向する面である。上方向は、半導体素子層１０１の表面から裏面に向かう方向であり、下方向および深さ方向は、半導体素子層１０１の裏面から表面に向かう方向とする。

【0013】

以下の説明では、信号キャリアが電子である場合について説明するが、信号キャリアは正孔でもよい。その場合は、極性及び導電型が全て逆になる。

【0014】

（実施形態１）
本発明の実施形態１に係る光電変換装置について、図１から図５を用いて説明する。図１は、各実施形態における光電変換装置の概略断面図である。光電変換装置とは、例えば、イメージセンサ―や、測光センサー、測距センサーとして用いることができる半導体デバイスである。以下では一例として、光電変換装置がイメージセンサ―である場合について説明する。

【0015】

図１に示すように、光電変換装置は、チップ３０８とチップ３０９との積層体である。チップ３０８は、半導体素子層１０１と、配線構造１９０と、を有する。本明細書において、「半導体素子層」とは、半導体層のみではなく、半導体層と半導体層に形成されたトランジスタのゲートとを含む。配線構造の配線層やコンタクトプラグは「半導体素子層」に含まれない。チップ３０９は、半導体素子層１３０と、配線構造１９１と、を有する。チップ３０８の配線構造１９０とチップ３０９の配線構造１９１とが、半導体素子層１０１及び半導体素子層１３０の間に位置するように、チップ３０８とチップ３０９とは積層されている。本明細書において、チップとは、図１に示すようなウエハから個片化した状態のものはもちろんのこと、ウエハの状態で将来的に個片化されるものも含むこととする。

【0016】

図１の光電変換装置は、半導体素子層１０１の裏面１０３側から光が入射し光電変換素子が受光する、所謂、裏面照射型の光電変換装置である。

【0017】

配線構造１９０の最下層に位置する配線層の配線と、配線構造１９１の最上層に位置する配線層の配線と、を接合することで構成された金属接合部ＭＢによりチップ３０８とチップ３０９とは接合されている。金属接合部ＭＢとは、配線層を構成する金属と配線層を構成する金属とが直接接合された構造である。配線構造１９０の下面と、配線構造１９１の上面とが、接合面Ｘにおいて貼り合わされているとも言える。つまり、チップ３０８とチップ３０９とが接合面Ｘにて接合されている。接合面Ｘは、配線構造１９０の下面と配線構造１９１の上面とで構成される。なお、配線層１１４の配線と配線層１４３の配線との間にマイクロボンディング等の接続部材を利用してもよい。

【0018】

図１では、配線構造１９０の配線層１１４の配線と配線構造１９１の配線層１４３の配線とが接合されることにより、金属接合部ＭＢが構成されている。以下では、金属接合部ＭＢのうちのチップ３０８に含まれていた部分、つまり、配線層１１４の一部を構成する部分についてはＭＢｘＡということがある。同様に、金属接合部ＭＢのうちのチップ３０９に含まれていた部分、つまり、配線層１４３の一部を構成する部分についてはＭＢｘＢということがある。金属接合部の主成分は例えば銅であることが好ましい。主成分が銅であるとは、全体の成分のうち９０％を超える成分が銅であることを指す。

【0019】

図１に示すように、本実施形態の光電変換装置は、複数種類の金属接合部ＭＢを含む。例えば、半導体素子層１０１および半導体素子層１３０を接続する金属接合部ＭＢ１と、半導体素子層１０１および半導体素子層１３０の少なくとも一方と接続されない金属接合部ＭＢと、を含む。後者の金属接合部ＭＢの例としては、後述する、金属接合部ＭＢ２、金属接合部ＭＢ３、金属接合部ＭＢ４、金属接合部ＭＢ５が挙げられる。

【0020】

金属接合部ＭＢ２は、金属接合部ＭＢ２よりも上層に位置する配線及び金属接合部ＭＢ２よりも下層に位置する配線と接続されているが、半導体素子層の少なくとも一方には接続されていない金属接合部である。１観点で、金属接合部ＭＢ２は、上面および下面にビアプラグが接続されているが半導体素子層の少なくとも一方には接続されない金属接合部である。他の観点で、金属接合部ＭＢ２は、上面および下面に凸部が設けられているが半導体素子層の少なくとも一方には接続されない金属接合部である。なお、本明細書において、「ビアプラグ」とは、配線層の配線とは別に形成されたものであってもよいし、デュアルダマシン法等により一体的に形成されたものであってもよい。

【0021】

金属接合部ＭＢ３は、金属接合部ＭＢ３よりも下層に位置する配線と接続され、上面の全体が層間絶縁材料と接する金属接合部である。１観点で、金属接合部ＭＢ３は、下面にビアプラグが接続され、上面の全体が層間絶縁材料と接する金属接合部である。他の観点で、金属接合部ＭＢ３は、下面に凸部が形成され、上面には凸部が形成されていない金属接合部である。

【0022】

金属接合部ＭＢ４は、金属接合部ＭＢ４よりも上層に位置する配線と接続され、下面の全体が層間絶縁材料と接する金属接合部である。１観点で、金属接合部ＭＢ４は、上面にビアプラグが接続され、下面の全体が層間絶縁材料と接する金属接合部である。他の観点で、金属接合部ＭＢ４は、上面に凸部が形成され、下面には凸部が形成されていない金属接合部である。

【0023】

金属接合部ＭＢ５は、金属接合部ＭＢ５よりも上層に位置する配線および金属接合部ＭＢ５よりも下層に位置する配線と接続されない金属接合部である。１観点で、金属接合部ＭＢ５は、上面および下面にビアプラグが接続されない金属接合部である。他の観点で、金属接合部ＭＢ５は、上面および下面の全体が層間絶縁材料と接する金属接合部である。

【0024】

図１では、金属接合部ＭＢ２～ＭＢ５のすべての種類の金属接合部を含むが、金属接合部ＭＢ１と、金属接合部ＭＢ２～ＭＢ５の少なくともいずれか１種を含んでいればよい。また図１では、金属接合部ＭＢ２、金属接合部ＭＢ３、金属接合部ＭＢ４は、半導体素子層１０１および半導体素子層１３０の両者と接続されていないが、いずれか一方と接続され、他方と接続されない構成としてもよい。

【0025】

図１～図３を用いて、チップ３０８の構成およびチップ３０９の構成について詳細を説明する。図２（Ａ）はチップ３０８における平面模式図である。図２（Ｂ）はチップ３０９における平面模式図である。図２（Ｃ）は、接合面Ｘにおける各金属接合部ＭＢの平面模式図である。説明の便宜上、図２（Ａ）、図２（Ｂ）には、配線層の一部、コンタクトプラグ、ビアプラグは図示していない。また、図２（Ａ）、図２（Ｂ）の平面図では、金属接合部ＭＢ１は、画素領域４００やタイミング制御回路５００等の各構成要素と物理的に重ならない配置関係で説明している。実際には図１の画素領域４００とタイミング制御回路５００の配置で示しているように、金属接合部ＭＢ１は複数の配線層を介して、構成要素の直上、直下に配置できる。また、部材間の信号の金属接合部は、図１や図２で示すように、部材間で共通の位置に配置される。図２（Ａ）、図２（Ｂ）では、周辺領域部に配される構成要素を上下対称に配置している。上下対称に配置している構成要素、金属接合部ＭＢ等は、図面の簡略化のために一部の符号を省略する。本明細書において、「平面」とは、チップ３０８とチップ３０９との接合面Ｘと平行な面を指す。また、「平面視」とは、接合面Ｘに対して垂直な方向から視ることを指す。

【0026】

まず、チップ３０８について説明する。

【0027】

半導体素子層１０１の半導体層は例えばシリコン半導体基板である。半導体素子層１０１は、平面視で複数の画素６００の画素回路が２次元アレイ状に配された画素領域４００を有する。画素６００は、光信号を電気信号に変換して出力する。画素６００は、画像を構成するために繰り返して配置される回路の最小単位を指しうる。そして、画素６００に含まれ、半導体素子層１０１に配された画素回路は、少なくとも、光電変換素子６０３を含んでいればよい。光電変換素子６０３は、光電変換により電子および正孔を生じる素子である。光電変換素子６０３としては、例えば、フォトダイオードを用いることができる。画素回路には、光電変換素子以外の構成を含んでいてもよい。例えば、画素回路はさらに、転送トランジスタ、ＦＤ、リセットトランジスタ、増幅トランジスタ、容量付加トランジスタ、選択トランジスタの少なくともいずれか１つを含んでいてもよい。典型的には、選択トランジスタ及び当該選択トランジスタを介して信号線に接続された一群の素子が画素６００を構成する。すなわち、選択トランジスタが画素回路の外縁でありうる。あるいは、増幅トランジスタが画素回路の外縁でありうる。あるいは、光電変換素子と転送トランジスタの組が画素６００を構成することもある。他にも、１つあるいは複数の光電変換素子と、１つの増幅回路あるいは１つのＡＤ変換回路との組が画素６００構成してもよい。以下では、半導体素子層１０１に配される画素回路が図３に示す増幅トランジスタ６０８が外縁である場合について説明する。なお、画素６００の一部の構成が半導体素子層１０１に配され、他の一部の構成が半導体素子層１３０に配されてもよい。この場合、画素６００のうちの半導体素子層１０１に配される画素回路の構成としては、光電変換素子６０３が挙げられる。

【0028】

図３に示す画素回路は、電源線６０１、接地線６０２、光電変換素子６０３、リセットトランジスタ６０４、転送トランジスタ６０６、増幅トランジスタ６０８、出力線６０９で構成される。リセットトランジスタ６０４、転送トランジスタ６０６は、各々リセット制御線６０５、転送制御線６０７にて制御される。出力線６０９は複数の画素６００間で共通の出力線であり、配線４０３に接続される。画素領域４００には、リセットや転送を制御する配線４０２、４０７、電源電圧等を供給する配線４０６が接続される。画素６００の画素回路は、図１に示すように半導体素子層１０１に配される。図１では、光電変換素子６０３、転送トランジスタ６０６、増幅トランジスタ６０８が示されており、リセットトランジスタ６０４は示されていない。

【0029】

図１に示すように、半導体素子層１０１は、光電変換素子６０３を構成するｎ型半導体領域１１５と、転送トランジスタ６０６のドレインであるｎ型半導体領域１１６と、素子分離構造１２０とを含む。転送トランジスタ６０６はｎ型半導体領域１１５とｎ型半導体領域１１６と、ゲート電極１０８とで構成される。ここで、ｎ型半導体領域１１５で蓄積された電荷は、ゲート電極１０８によって、ｎ型半導体領域１１６に転送される。ｎ型半導体領域１１６に転送された電荷に基づく電位はコンタクトプラグ１０９、配線層１１０の配線、ビアプラグ１１１、配線層１１２の配線を介して、増幅トランジスタ６０８のゲート電極１１８に接続される。増幅トランジスタ６０８のソース・ドレイン領域を構成するｎ型半導体領域１１７は、ウエル１１９に配されている。増幅トランジスタの６０８のソースは図３に示す電源線６０１に接続され、ドレインは図３に示す出力線６０９に接続される。増幅トランジスタ６０８のドレインは、コンタクトプラグ、配線層１１０の配線、ビアプラグ、配線層１１２の配線を介して、信号処理回路４１０に接続される。

【0030】

図１には信号処理回路４１０の一部の素子であるＮ型トランジスタ２００が示されている。Ｎ型トランジスタ２００は、ウエル１２１と、Ｎ型トランジスタのソース・ドレイン領域を構成するｎ型半導体領域１２３、ゲート電極１２２とを含む。本実施形態では、Ｎ型トランジスタ２００のゲート電極１２２は基準電位が接続され、ソース電極は接地線６０２に接続される。ドレイン電極は、コンタクトプラグ１０９、配線層１１０の配線パターン、ビアプラグ、配線層１１２の配線パターンを介して増幅トランジスタ６０８のドレインに接続される。増幅トランジスタ６０８と信号処理回路４１０のＮ型トランジスタ２００でソースフォロワ回路を構成する例である。

【0031】

なお、光電変換素子は更にｐ型半導体領域を有する埋込みフォトダイオードであってもよく、フォトゲートであってもよく、適宜変更可能である。

【0032】

信号処理回路４１０は、Ｎ型トランジスタ２０５、Ｐ型トランジスタ２０６で構成されるインバーター回路をさらに含む。インバーター回路は、デジタル信号に変換された画素信号を、金属接合部ＭＢ１－３を介してチップ３０９の信号処理制御回路５０３に出力する。金属接合部ＭＢ１－３は、ビアプラグ、配線層１４１の配線、ビアプラグ、配線層の配線を介して、Ｎ型トランジスタ２０３、Ｐ型トランジスタ２０４で構成するインバーター回路のゲート電極１５１、１５４に接続される。Ｎ型トランジスタ２０５は、ウエル１５６と、Ｎ型トランジスタのソース・ドレイン領域を構成するｎ型半導体領域１５８、ゲート電極１５７とにより構成される。Ｐ型トランジスタ２０６は、ウエル１５９と、Ｐ型トランジスタのソース・ドレイン領域を構成するｐ型半導体領域１６１、ゲート電極１６０とにより構成される。Ｎ型トランジスタ２０５のソースは接地電位に接続され、ドレインはコンタクトプラグ、配線層１１０の配線、ビアプラグ、配線層１１２の配線に接続される。一方、Ｐ型トランジスタ２０６のソースは電源電位に接続され、ドレインはコンタクトプラグ、配線層１１０の配線、ビアプラグ、配線層１１２の配線に接続される。本実施形態では、Ｎ型トランジスタ２０５とＰ型トランジスタ２０６のドレインは配線層１１２の配線パターンで接続され、インバーター回路を形成する。Ｎ型トランジスタ２０５、Ｐ型トランジスタ２０６のドレインが接続された配線層１１２の配線は、さらにビアプラグ、配線層１１４の配線を介して、配線層１４３の配線に接続される。前述の通り、配線層１１４、１４３の各配線を接合することにより金属接合部ＭＢが構成される。

【0033】

配線層１１４の配線は、ビアプラグ、配線層１１２の配線、ビアプラグ、配線層１１０の配線、コンタクトプラグを介して、転送トランジスタ６０６のゲート電極１０８に接続される。チップ３０８の画素６００は、チップ３０９のタイミング制御回路５００から電荷転送動作を制御される構成となる。これらの接続関係は、図２（Ａ）の配線４０７、金属接合部ＭＢ１Ａ－８、図２（Ｂ）の金属接合部ＭＢ１Ｂ－８、配線５０９に対応する。

【0034】

パッド部３１２には、外部端子と接続させるためのパッド配線３１３と、パッド配線３１３配線の一部を露出する開口１００とが配置されている。図１では、パッド配線３１３は、金属接合部ＭＢ２と、金属接合部ＭＢ２の上面および下面に接続されたビアプラグとを介して、配線層１１２の配線７００に接続される。配線７００は、例えば電源配線であり、チップ３０８に配置される構成要素に電源を供給する。図１では、パッド配線３１３と配線７００とが、複数の金属接合部ＭＢ２により接続されている。これにより、金属接合部ＭＢ２の寄生抵抗を低減できる。図１においてパッド配線３１３は、チップ３０９の配線層１４１に配置されているが、これに限らない。例えば、配線構造１９０のいずれかの配線層にパッド配線３１３が配されていてもよいし、半導体素子層１０１よりも上層にパッド配線３１３が配されていてもよい。

【0035】

配線構造１９０は、Ｍ（Ｍは１以上の整数）層の配線層、層間絶縁材料、および配線層と半導体素子層１０１とを接続するコンタクトプラグを含む。ある層の配線層と、異なる高さの配線層とは、ビアプラグで接続されていてもよい。配線構造１９０に含まれる層間絶縁層、配線層、ビアプラグ、及びコンタクトプラグの数は任意に設定可能である。図１では、配線構造１９０は、３層の配線層１１０、１１２、１１４と、各配線層間および各配線層に含まれる配線パターン間に配された層間絶縁材料１０４～１０７と、を有する。配線構造１９０は、配線層を接続するビアプラグ１１１、１１３、と、配線層１１０と半導体素子層１０１とを接続するコンタクトプラグ１０９と、をさらに有する。

【0036】

半導体素子層１０１の裏面１０３側において、平面視で画素領域４００に重なる領域には、平坦化層１２４、複数のカラーフィルタを含むカラーフィルタ層１２５、平坦化層１２６、複数のマイクロレンズを含むマイクロレンズ層１２７が順に配置されている。図１において、１つの画素６００を開示しているが、実際には複数の画素６００が配列される。また、複数のカラーフィルタ及び複数のマイクロレンズはそれぞれが１つの光電変換素子に対応して配置されていてもよい、複数の光電変換素子に対して１つのマイクロレンズと１つのカラーフィルタとが設けられていてもよい。

【0037】

次に、チップ３０９について説明する。以下では図１に図示されているチップ３０９の構成について主に説明し、図１に示されていない構成は図２（Ｂ）を使って後述する。

【0038】

半導体素子層１３０の半導体層は、例えば、シリコン半導体基板である。半導体素子層１３０は、電気回路を含む。電気回路とは、例えば、図２（Ｂ）に示す、垂直走査回路５０１、水平走査回路５０２、信号処理制御回路５０３、クロック生成回路５０４、タイミング制御回路５００等を構成するトランジスタのいずれか１つである。タイミング制御回路５００は、画素回路の少なくともいずれか１つのトランジスタの駆動を制御する回路である。

【0039】

図１のチップ３０９は、タイミング制御回路５００の一部と、信号処理制御回路５０３の一部を配置した例である。

【0040】

タイミング制御回路５００は、光電変換装置全体を制御する回路である。図１では、タイミング制御回路５００の一部の回路として、Ｎ型トランジスタ２０１とＰ型トランジスタ２０２とにより構成されるインバーター回路を示している。Ｎ型トランジスタ２０１のソース・ドレイン領域を構成するｎ型半導体領域１４５はウエル１４４に形成されている。Ｎ型トランジスタ２０１は、ソース・ドレイン領域を構成するｎ型半導体領域１４５と、ゲート電極１３７とにより構成されている。Ｐ型トランジスタ２０２のソース・ドレイン領域を構成するＰ型半導体領域１４８は、ウエル１４６に形成されている。Ｐ型トランジスタ２０２は、ソース・ドレイン領域を構成するｐ型半導体領域１４８と、ゲート電極１４７とにより構成される。Ｎ型トランジスタ２０１のソースは接地電位に接続され、ドレインはコンタクトプラグ、配線層１３９の配線、ビアプラグ、配線層１４１の配線に接続される。一方、Ｐ型トランジスタ２０２のソースは電源電位に接続され、ドレインはコンタクトプラグ、配線層１３９の配線、ビアプラグ、配線層１４１の配線に接続される。Ｎ型トランジスタ２０１、Ｐ型トランジスタ２０２のドレイン電極が接続された配線層１４１の配線は、さらにコンタクト層１４２のビア、配線層１４３の配線を介して、チップ３０８の配線層１１４の配線に接続される。

【0041】

信号処理制御回路５０３の一部の回路として、Ｎ型トランジスタ２０３とＰ型トランジスタ２０４を配置した例である。Ｎ型トランジスタ２０３のＮ型トランジスタのソース・ドレイン領域を構成するｎ型半導体領域１５２はウエル１５０に形成される。Ｎ型トランジスタ２０３は、ソース・ドレイン領域を構成するｎ型半導体領域１５２と、ゲート電極１５１と、により構成される。Ｐ型トランジスタ２０４のソース・ドレイン領域を構成するｐ型半導体領域１５５は、ウエル１５３に形成される。Ｐ型トランジスタ２０４は、ソース・ドレイン領域を構成するｐ型半導体領域１５５と、ゲート電極１５４とにより構成される。Ｎ型トランジスタ２０３のソース電極は接地電位に接続され、ドレイン電極は、コンタクト層１３８のコンタクトを介して配線層１３９の配線に接続される。Ｐ型トランジスタ２０４のソース電極は電源電位に接続され、ドレイン電極は、コンタクト層１３８のコンタクトを介して配線層１３９の配線に接続される。本実施例では、Ｎ型トランジスタ２０３とＰ型トランジスタ２０４のドレイン電極は配線層１３９の配線で接続される。

【0042】

配線構造１９１は、Ｎ（Ｎは１以上の整数）層の配線層、層間絶縁材料、および半導体素子層１３０と配線層とを接続するコンタクトプラグを含む。２つの配線層は、ビアプラグで接続されていてもよい。配線構造１９１に含まれる層間絶縁膜、配線層、コンタクト、及びビアプラグの数は任意に設定可能である。図１では、３層の配線層１４０、１４２、１４３と、各配線層間および各配線層に含まれる配線パターン間に配された層間絶縁材料１３３～１３６と、を有する。配線構造１９１は、異なる高さの配線層を接続するビアプラグ１４１、１４２と、配線層１４０の配線パターンと半導体素子層１３０とを接続するコンタクトプラグと、をさらに有する。

【0043】

図２（Ａ）において、周辺領域には、例えば、画素領域４００に配された光電変換素子を駆動する信号を伝える電気回路が配されている。具体的には、周辺領域に、画素制御回路４０１、信号処理回路４１０、信号生成回路４１２、４２３、出力部４２０が配されている。電気回路は、例えば、画素制御回路４０１、信号処理回路４１０、信号生成回路４１２、４２３、出力部４２０を構成するトランジスタのいずれか１つである。

【0044】

配線４０６、４０７は、金属接合部ＭＢ１Ａ－７、ＭＢ１Ａ－８を介してチップ３０９に接続され、電源や駆動信号が供給される。なお、図面では、配線４０６、４０７、金属接合部ＭＢ１Ａ－７、ＭＢ１Ａ－８は単一の要素で示しているが、実際には複数の電源線や接地線、複数の制御線といったように、複数の配線、金属接合部ＭＢ１が配置される。また、同一の電源や信号が供給される場合であっても、配線や金属接合部ＭＢ１の低抵抗化のため、複数の配線や複数の金属接合部ＭＢ１を配置することがある。以下の説明では、配線や金属接合部ＭＢ１を介する入出力信号については、配線や金属接合部ＭＢ１が複数配置されるべき場合であっても、図面および説明の簡略化のため省略する。

【0045】

画素制御回路４０１は、配線４０２を介して画素領域４００を構成する光電変換素子の光電変換、転送、リセット、画素信号を出力する行の選択等を制御する。画素制御回路４０１は、例えば、金属接合部ＭＢ１Ａ－９、配線４０４を介して、チップ３０９から電源、接地電位が供給される。電源、接地電位は各々異なる電位であるので、実際には別の２つの金属接合部および配線から供給されるが、上で説明したように図面では省略している。また、金属接合部ＭＢ１Ａ－１０、配線４０５を介して、チップ３０９から制御信号が供給される。

【0046】

画素領域４００から出力される信号は、配線４０３を介して、信号処理回路４１０に入力される。信号処理回路４１０は、例えば定電流回路を備え、画素６００の増幅トランジスタ６０８と出力線６０９を介して接続することでソースフォロワ回路を構成し、画素信号を増幅する。さらにソースフォロワ回路の出力をアナログ／デジタル変換（Ａ／Ｄ変換）して、アナログ信号である画素信号をデジタル信号に変換する構成でもよい。信号処理回路４１０の他の機能として、ソースフォロワ回路出力をさらに増幅する機能、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）、画素信号をサンプル／ホールド（Ｓ／Ｈ）する機能を有してもいい。また、信号処理回路４１０は、Ａ／Ｄ変換結果を保持するデジタルメモリや、デジタルメモリに保持したデジタルデータを読み出すための走査手段を備えている構成でもよい。本実施形態の信号処理回路４１０は、一例として、画素信号をＡ／Ｄ変換し、１画素を複数ｂｉｔのデジタル信号としてデジタルメモリに保持し、１画素のデジタルデータを並列に出力できる構成とする。信号処理回路４１０には、金属接合部ＭＢ１Ａ－２、配線４１１を介して、チップ３０９から電源、接地電位が供給される。また、金属接合部ＭＢ１Ａ－１、配線４１６を介して、チップ３０９から制御信号が供給される。信号処理回路４１０で処理された画素信号は、配線４１７、金属接合部ＭＢ１Ａ－３を介して、チップ３０９に出力される。

【0047】

信号生成回路４１２は信号処理回路４１０に供給する各種信号を生成する回路である。例えば、信号処理回路４１０のＡ／Ｄ変換動作で使用する参照電圧の生成や駆動クロックを生成し、配線４１３を介して信号処理回路４１０に供給する。信号生成回路４１２には、金属接合部ＭＢ１Ａ－２、配線４１１を介して、チップ３０９から電源電圧、接地電圧が供給される。図面では信号処理回路４１０と同じ電源電圧、接地電圧が供給される構成となっているが、実際には異なる電源電圧、接地電圧が供給されてもよい。また、信号生成回路４１２は、金属接合部ＭＢ１Ａ－１、配線４１５、金属接合部ＭＢ１Ａ－１１、配線４１４を介して、チップ３０９から制御信号が供給される。

【0048】

出力部４２０は、チップ３０９で処理された画素信号を光電変換装置外に出力するための機能を備える。例えばバッファ回路のように単一の端子から電圧出力を行う方式や、差動の２端子を持つＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）方式の出力機能を有する。また、本実施形態のように画素信号がデジタル信号の場合、例えばパラレルーシリアル変換（Ｐ／Ｓ変換）機能を有してもよい。出力部４２０は、金属接合部ＭＢ１Ａ－５、配線４２２を介して、チップ３０９から電源電圧、接地電圧が供給される。

【0049】

信号生成回路４２３は、出力部４２０に供給する各種信号を生成する回路である。例えば、Ｐ／Ｓ変換やＬＶＤＳを駆動するクロックの生成や基準電圧を生成し、配線４２４を介して出力部４２０に供給する。信号生成回路４２３は出力部４２０と同じく、金属接合部ＭＢ１Ａ－５、配線４２２を介して電源電圧、接地電圧が供給される。

【0050】

次に、チップ３０９の構成について、図２（Ｂ）を参照しながら説明する。図２（Ｂ）の説明においても、図２（Ａ）と同様に、実際には電源電圧、接地電圧、制御信号は、各々の複数の配線、金属接合部から供給される構成となるが、図面、説明では省略する。チップ３０９には、チップ３０８の構成要素を駆動するための制御信号を生成する回路や、チップ３０８の光電変換素子からの信号を処理する回路が配置される。また、チップ３０９には、光電変換装置外から電位が供給されるパッド配線３１３が複数配置されている。光電変換装置外から電位を供給する手段としては、ワイヤボンディングを介してパッド配線３１３に電位を供給する手段や、埋込金属を形成してバンプで電位を供給する方法が挙げられる。以下では、ワイヤボンディングを例にとって説明する。

【0051】

ワイヤボンディング等のため、チップ３０８はチップ３０９のパッド配線３１３の配置位置に合わせて開口している必要がある。図２（Ａ）では、チップ３０９に配置されたパッド配線３１３の位置関係を明示するため、複数の開口１００を示している。即ち、図２（Ａ）の開口１００Ａ－１～１００Ａ－１３は、チップ３０９のパッド配線３１３Ｂ－１～３１３Ｂ－１３の開口部分である。具体的には、開口１００Ａ－１はパッド配線３１３Ｂ－１と対応し、開口１００Ａ－２はパッド配線３０３Ｂ－２と対応し、以降の符号も同様に対応する。

【0052】

タイミング制御回路５００には、パッド配線３１３Ｂ－９から配線５０８を介して電源電圧、接地電圧と、光電変換装置外からの制御信号が供給される。光電変換装置外からの制御信号とは、例えば不図示の外部コントローラーからのシリアル通信等の制御信号である。なお、少なくとも一部、好ましくは全てのパッド配線３１３Ｂには、保護回路が並列、もしくは直列に接続されている。これにより、ワイヤボンディングや製造工程中のパッド配線３１３Ｂへの電気的なダメージを緩和できる。

【0053】

また、配線５０９、金属接合部ＭＢ１Ｂ－８を介して、チップ３０８へ制御信号を供給する。さらに本実施形態では、チップ３０８の金属接合部ＭＢ１Ａ－８、配線４０７を介して、画素領域４００の一部の駆動を制御している。

【0054】

垂直走査回路５０１は、パッド配線３１３Ｂ－１２、配線５１０から電源電圧、接地電圧、制御信号等が供給され、配線５１１、金属接合部ＭＢ１Ｂ－１０を介してチップ３０８の画素制御回路４０１を駆動する。垂直走査回路５０１によって、画素領域４００は光電変換、転送、リセット、画素信号を出力する行の選択等の制御がされることになる。

【0055】

水平走査回路５０２、クロック生成回路５０４は、パッド配線３１３Ｂ－１、配線５１２から電源電圧、接地電圧、制御信号等が供給される。水平走査回路５０２は、配線５１３、金属接合部ＭＢ１Ｂ－１を介してチップ３０８の信号処理回路４１０、信号生成回路４１２を駆動する。クロック生成回路５０４は、例えばＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路であり、配線５１７を介して水平走査回路５０２と連動して制御される。クロック生成回路５０４で生成された制御信号やクロックは、配線５１８、金属接合部ＭＢ１Ｂ－１１を介して、信号生成回路４１２に供給される。

【0056】

信号処理制御回路５０３は、パッド配線３１３Ｂ－４、配線５１４、パッド配線３１３Ｂ－５、配線５１５から電源電圧、接地電圧、制御信号等が供給される。なお、本実施形態の信号処理制御回路５０３は、異なる電源電圧が供給されることとし、明示的にパッド配線３１３を分離した図としている。信号処理制御回路５０３には、チップ３０８の信号処理回路４１０でＡ／Ｄ変換された複数ｂｉｔの画素信号が配線４１７、金属接合部ＭＢ１Ａ－３、金属接合部ＭＢ１Ｂ－３、配線５１６を介して入力される。入力された画素信号は、デジタルゲインやオフセット加減算、圧縮処理、データのスクランブル処理等の各種デジタル信号処理がなされる。デジタル信号処理された画素信号は、配線５１７、金属接合部ＭＢ１Ｂ－４、金属接合部ＭＢ１Ａ－４、配線４２１を介して、チップ３０８の出力部４２０に入力される。また、信号処理制御回路５０３は、画素信号のデジタル信号処理に同期した信号等を、配線５１７、金属接合部ＭＢ１Ｂ－４、金属接合部ＭＢ１Ａ－４、配線４２１を介して、チップ３０８の信号生成回路４２３にも供給する。本実施形態では、信号処理制御回路５０３は、各々電源の異なる信号処理回路４１０、出力部４２０に応じて、異なる電源で駆動する。出力部４２０の出力は、配線４２５、金属接合部ＭＢ１Ａ－６、金属接合部ＭＢ１Ｂ－６、配線５３１を介して、パッド配線３１３Ｂ－７から光電変換装置外に出力される。

【0057】

図２（Ｃ）に、接合面Ｘを平面視した図を示す。また、画素領域４００の位置を破線で示している。図２（Ｃ）では、接合面の面内均一性を保つため、金属接合部のパターンはおおよそ均一になるように、全面に配置するパターンとしている。図１で説明したように、半導体素子層１０１および半導体素子層１３０に接続される金属接合部を金属接合部ＭＢ１として示す。また、金属接合部ＭＢ５よりも上層に位置する配線および金属接合部ＭＢ５よりも下層に位置する配線と接続されない金属接合部を金属接合部ＭＢ５として示す。図２（Ｃ）において、金属接合部ＭＢ５の代わりに金属接合部ＭＢ２～金属接合部ＭＢ４の少なくともいずれか１つを用いてもよい。なお、必ずしも金属接合部ＭＢ２～金属接合部ＭＢ５を配置する必要はなく、金属接合部ＭＢ１だけ配置する構成としてもよい。

【0058】

図２（Ａ）において、画素領域４００は配線４０２、４０７を介して左右から駆動される構成になっている。これに限らず、図２（Ｃ）で示した画素領域４００の直下にある金属接合部ＭＢ５を、制御信号を接続することで金属接合部ＭＢ１とし、画素領域４００を制御する構成としてもよい。画素領域４００は、ｎ個（ｎは３以上の整数）の画素６００で構成した画素ブロックを２次元に配列した構成である。画素ブロックはそれぞれ、ｍ列ｌ行（ｍは２以上の整数、ｌは２以上の整数）により構成されることが好ましい。画素ブロックは、隣接するｎ個の画素６００により構成される。第１画素ブロックと第２画素ブロックとは、それぞれ異なる画素により構成される。一例として、画素ブロックは、駆動タイミングの制御によって区分けされる。例えば、第１画素ブロックは、信号電荷の蓄積期間を第１期間に制御し、第２画素ブロックは信号電荷の蓄積期間を第１期間とは異なる第２期間に制御することができる。これにより、２次元に配列した各画素ブロック領域での被写体の輝度に応じて、各々の画素ブロックで最適な蓄積時間を制御し、撮像画像のダイナミックレンジを拡大する構成とすることができる。以下では、画素ブロックがク駆動タイミングで制御される例を詳細に説明するがこの構成に限定されない。駆動タイミングが同じ場合であっても、任意の範囲の画素を選択し、選択された複数の画素を１つのブロックとして区分してもよい。例えば、第１画素ブロックは、ｎ個の画素回路を含み、第２画素ブロックは第１画素ブロックと同数の画素回路を含んで構成されていてもよい。この場合であっても、光電変換装置の特性を向上できる余地がある。

【0059】

次に、チップ３０８の画素領域４００に配された画素６００と、チップ３０９に配された構成との接続関係について説明する。

【0060】

まず、図４（Ａ）及び図４（Ｂ）を参照しながら、比較形態のチップ３０８の画素領域４００の画素６００と、チップ３０９のタイミング制御回路５００の一部と、の接続関係について説明する。その後、図５（Ａ）及び図５（Ｂ）を参照しながら、本実施形態のチップ３０８とチップ３０９との接続関係について説明する。

【0061】

図４（Ａ）に示すチップ３０８は、画素領域４００のうち、画素６００を３行３列でブロック化した画素ブロック４３０を有する。図４（Ａ）では、画素ブロック４３０とタイミング制御回路５００の画素の転送動作を制御する回路との接続関係を示している。画素の転送動作を制御する回路は、電源線６２０、接地線６２１、Ｐ型トランジスタ６２２、Ｎ型トランジスタ６２３で構成したインバーター回路である。図４（Ａ）に示す例では、共通の転送制御線６０７で画素ブロック４３０を駆動している。チップ３０８の半導体素子層１０１に配された画素６００とチップ３０９の半導体素子層１３０に配されたタイミング制御回路５００とは、金属接合部ＭＢ１－２０で接続されている。具体的には、タイミング制御回路５００から、配線６２４、金属接合部ＭＢ１－２０、転送制御線６０７を介して画素ブロック４３０を制御する。図４（Ａ）では、図２（Ｃ）で説明したように、金属接合部の配置の均一性を保つため、金属接合部ＭＢ５を複数配置している。なお、金属接合部ＭＢ５の代わりに、金属接合部ＭＢ２～金属接合部ＭＢ４の少なくともいずれか１つを用いてもよい。

【0062】

図４（Ｂ）に、画素ブロック４３０と、金属接合部ＭＢ１－２０と、金属接合部ＭＢ５との配置の関係を示す。画素領域４００は、複数の画素６００を含む画素ブロック４３０を５行、６列に配置しているが、これに限定されない。各画素ブロック４３０には、金属接合部ＭＢ１、ＭＢ５が計９個配置され、そのうち、金属接合部ＭＢ１－２０で画素の転送を制御する信号線が接続される。画素ブロック４３０に含まれる３行３列の画素６００のうち、２行２列目に配された画素６００に重なる位置に金属接合部ＭＢ１－２０が配され、その他の画素６００に重なる位置に金属接合部ＭＢ５が配されている。つまり、画素ブロック４３０に重なる位置に配された９個の金属接合部ＭＢのうち、１／９の割合で信号線が接続される。

【0063】

次に、図５（Ａ）及び図５（Ｂ）を参照しながら、本実施形態の画素ブロック４３０、４３２の画素６００と、チップ３０９に配置したパッド配線３１３－８と、の接続関係を説明する。

【0064】

図５（Ａ）は、チップ３０８の画素６００の接地線６０２と、チップ３０９のパッド配線３１３－８との接続関係を説明する図である。チップ３０８は、画素領域４００のうちの一部である、画素ブロック４３０、４３１を有する。チップ３０９に配置したパッド配線３１３－８は、配線５３２、複数の金属接合部ＭＢ１－７、複数の配線４０６を介して、画素ブロック４３０、４３１の接地線６０２に接続される。画素ブロック４３０は、画素ブロック４３０に対応した複数の金属接合部のうち、１箇所の金属接合部で接続された金属接合部ＭＢ１－７により、パッド配線３１３－８と接続される。画素ブロック４３１は、画素ブロック４３１に対応した複数の金属接合部のうち、５箇所の金属接合部で接続された金属接合部ＭＢ１－７により、パッド配線３１３－８と接続される。

【0065】

図５（Ｂ）は、図５（Ａ）で説明した部材間の接続の構成について、画素領域４００における金属接合部ＭＢ１－７、ＭＢ５の配置や接続関係を説明する図である。図５（Ｂ）では、６行５列に配された画素ブロックのうち、１行目、５行目には、画素ブロック４３０が配置され、２～４行目には、画素ブロック４３１が配置される。また、配線５３２は、画素領域４００直下に配置されている。図５（Ａ）同様に、各画素ブロック４３０には、９個の金属接合部ＭＢ１、ＭＢ５が配置され、そのうちパッド配線３１３－８と接続された金属接合部ＭＢ１－７が１つ配置される。つまり、平面視で重なる位置に配された９個の金属接合部ＭＢのうち、１／９の割合でパッド配線３１３－８に接続される。一方、画素ブロック４３１には、９個の金属接合部ＭＢ１、ＭＢ５が配置され、そのうち５つの金属接合部ＭＢ１－７がパッド配線３１３－８と接続される。つまり、画素ブロックに重なる位置に配置された９個の金属接合部ＭＢのうち、５／９の割合でパッド配線３１３－８に接続される。

【0066】

図５（Ｂ）に示すように、画素ブロック４３０に対応して配された金属接合部ＭＢ１－７の数と、画素ブロック４３１に対応して配された金属接合部ＭＢ１－７の数とは異なる。言い換えると、平面視で、画素ブロック４３０に重なる位置に配された金属接合部ＭＢ１の数と、平面視で、画素ブロック４３１に重なる位置に配された金属接合部ＭＢ１の数と、が異なる。具体的には、平面視で画素ブロック４３０に重なる位置に配された金属接合部ＭＢ１の数が、画素ブロック４３１に重なる位置に配された金属接合部ＭＢ１の数よりも少ない。また、画素ブロック４３１の第１半導体素子層および第２半導体素子層の少なくとも一方と接続されない金属接合部の数が、画素ブロック４３０の前記第１半導体素子層および第２半導体素子層の少なくとも一方と接続されない金属接合部の数よりも少ない。このように画素ブロック間で金属接合部ＭＢ１の数を変えている。

【0067】

例えば、列方向に複数の画素ブロックが配置されている場合に、１行目の画素ブロックと最終行の画素ブロックとの近傍にパッド配線３１１－８が配置されることがある。配線５３２は、使用される製造プロセスによって決まる有限の抵抗値をもつ。そのため、画素ブロックの１行目、最終行の画素ブロック４３０は、間に位置する画素ブロック４３１に対して、相対的に低抵抗で配線５３２、パッド配線３１３－８と接続されることになる。つまり、画素ブロック４３１とパッド配線３１１－８との距離が、画素ブロック４３０とパッド配線３１１－８との距離よりも長くなっている。ここで、「距離」とは最短距離を指す。また、金属接合部ＭＢ１についても、有限の抵抗値を持つ。金属接合部ＭＢ１の個数が多ければ低抵抗となり、少なければ高抵抗となる。そのため、画素ブロック４３０の配線５３２、４０６間の金属接合部ＭＢ１－７の抵抗成分は、画素ブロック４３１における配線５３２、４０６間の金属接合部ＭＢ１－７の抵抗成分に対して、高抵抗になっている。

【0068】

電源線や、接地線の配線抵抗による電圧降下量が、画素領域４００面内で差があると、撮像画像のシェーディング等の原因となることがある。本実施形態では、パッド配線３１３－８の配置位置による配線抵抗成分に基づき、金属接合部ＭＢの個数を調整し、パッド配線３１３－８から画素ブロック４３０、４３１までの抵抗値を調整することで、各々の抵抗値の差が小さくなるように構成している。これにより、画素ブロック間の接地電位の電圧降下量の差に起因したシェーディングを抑制している。

【0069】

なお、図５（Ｂ）において、金属接合部ＭＢ１の配置位置は、図５（Ｂ）では各画素ブロックの中央としているが、接続位置は限定しない。また、複数の画素ブロックについて、金属接合部ＭＢ１の配置位置が互いに異なっていてもよい。また、図５（Ｂ）では１行目と最終行との間に位置する複数の画素ブロックは同じであるが、図５（Ｃ）に示すように行ごとに異なる画素ブロック４３２～４３４を配置する構成としてもよい。さらに、列ごとに異なる画素ブロックを配置する構成でもよいし、行および列で異なる画素ブロックを配置する構成でもよい。

【0070】

なお、図５では、画素６００の転送動作の単位で画素ブロックを構成する例を説明したが、これに限定しない。例えばリセット動作する画素数の単位、読み出す画素数の単位等で画素ブロックの単位を決めてもいい。あるいは、画素の電源線や接地線の抵抗値によって領域やブロック単位を決定し、ブロック間の抵抗差を低減するように金属接合部の個数や密度を調整する構成でもよい。また、図４（Ａ）で説明した金属接合部で接続される信号が制御線の場合においても、画素ブロック間の制御波形の差を低減する手段として配線抵抗を調整するために、画素ブロック内の金属接合部の個数、密度を変更してもいい。

【0071】

また、光電変換装置の構成は、チップ３０８、チップ３０９に配置する構成要素や、その組合せ等、本実施形態で説明した構成に限定するものではない。例えば、チップ３０８には、画素領域４００だけを配置し、信号処理回路、制御回路がチップ３０９に配置される構成でもよい。あるいは、画素領域を構成する各画素は、各々Ａ／Ｄ変換器等の信号処理機能を備えた構成でもよい。

【0072】

本実施形態では、画素ブロック４３０～４３４のように、複数の金属接合部を配置できる単位ブロックが複数配置される構成において、画素ブロックごとに金属接合部の個数、もしくは密度を調整することで金属接合部の抵抗値を画素ブロックで調整できる。これにより、画素領域４００に接続される電源線、接地線等の抵抗成分を画素ブロックの領域ごとに調整し、画素ブロック間の抵抗の差に起因するシェーディング等の画質劣化を抑制できる。

【0073】

（実施形態２）
本発明の実施形態２に係る光電変換装置について、図６を用いて説明する。実施形態２に係る光電変換装置は、画素領域４００が、有効画素を含む画素ブロック４３５と、遮光画素を含む画素ブロック４３０と、により構成され、画素ブロック４３０と画素ブロック４３５とで金属接合部ＭＢ１－７の数が異なる点が実施形態１と異なる。図１～５に示す実施形態１による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略、或いは簡潔にする。

【0074】

図６（Ａ）は画素ブロック４３０、４３５の配置、金属接合部ＭＢ１－７の配置の平面模式図を説明する図である。光電変換装置の構成例として、画素領域４００の一部に光学的な遮光部を配置することがある。例えば、図１の平坦化層１２４の上面及び下面の少なくとも一方に遮光膜を設けて、画素領域４００の一部を遮光膜で覆うことにより遮光できる。図６（Ａ）では、遮光部８００は、画素領域４００の１行目に配置した画素ブロック４３０に重なる位置に配置されている。なお、必要とする遮光領域の行数、列数に応じて、画素ブロックの単位を決めてもいい。

【0075】

遮光部８００は、外乱ノイズ等による遮光部８００の変動が、寄生容量を介して画素領域４００に影響しないように、遮光部８００の電位を固定する構成とすることがある。例えば、遮光部８００を、画素ブロックの電源線、もしくは接地線とビアプラグを介して接続することで、画素６００の電源電位や接地電位と同電位にできる。この構成によれば、遮光部８００が、画素６００の電源や接地線の配線を兼ねるため、電源線や接地線の配線抵抗が小さくなる。つまり、画素ブロック４３０が配置される領域では、画素ブロック４３５が配置される領域と比較して、電源、接地線の配線抵抗が相対的に小さい。電源、接地線の抵抗の差は、画素６００の出力の差やシェーディング形状の差の要因となりうる。したがって、遮光部８００を配置することにより、遮光領域と開口領域で電源、接地線の抵抗差による出力特性差が生じることがある。遮光部８００の画素出力を用いて、開口部の画素信号の補正等の各種信号処理を行う際、遮光部８００が配置される遮光領域と開口領域の出力特性の不一致により、信号処理精度や所望の信号処理結果が得られないことがある。

【0076】

本実施形態では、画素ブロック４３０と画素ブロック４３５で、電源や接地線が接続される金属接合部ＭＢ１－７の数および密度の少なくとも一方を変えている。これにより、遮光部８００と、それ以外の開口領域の電源や接地線の配線抵抗値の差を低減し、遮光部と開口領域の暗時出力特性の差を低減できる。

【0077】

また、図２（Ａ）の画素制御回路４０１や信号処理回路４１０のように、画素領域４００に隣接した構成要素と画素領域４００とで、電源や接地線を共有する場合がある。この場合、図６（Ａ）で説明した遮光部８００を配置した場合と同様に、画素領域４００の中央領域に対して、画素領域４００とその他の構成要素との境界領域の配線抵抗が相対的に下がるため、画素領域４００の中央領域と周辺領域で出力差が生じることがある。図６（Ｂ）は、画素ブロック４３０を中央３行４列に配置し、画素ブロック４３５は画素領域４００の周辺に配置した構成である。図６（Ｂ）の構成にすることで、画素領域４００とその周囲の構成要素とで電源や接地線を共有した場合においても、電源や接地線の配線抵抗値の差を低減し、画素領域４００の中央領域と周辺領域で出力差を低減できる。

【0078】

なお、本実形態においても実施形態１と同様に、画素ブロックの単位は図６に示す構成に限定しない。

【0079】

本実施形態においても、画素ブロックのように、複数の金属接合部を配置できる単位ブロックが複数配置される構成において、単位ブロックごとに金属接合部の個数、もしくは密度を調整することで金属接合部の抵抗値を単位ブロックで調整できる。これにより、画素領域４００に接続される電源線、接地線等の抵抗成分を単位ブロックの領域ごとに調整し、領域間の抵抗の差に起因するシェーディング等の画質劣化を抑制できる。

【0080】

また、図６（Ｂ）では、画素領域４００と電源、接地線を共有する他の構成要素、例えば信号処理回路４１０においても、画素領域４００近傍とそれ以外の領域で電源、接地線の抵抗分布が生じる。信号処理回路４１０においても、例えば画素ブロックと同じようにブロック単位や領域で電源や接地線の金属接合部の個数や密度を調整することで、信号処理回路４１０内の抵抗分布を調整できる。これにより、信号処理回路４１０等、他の構成要素で生じる１次元のシェーディング等を抑制できる。

【0081】

（実施形態３）
本発明の実施形態３の光電変換装置について、図７を用いて説明する。本実施形態の光電変換装置は、画素領域４００内の画素ブロックにおいて、画素ブロックごとに金属接合部ＭＢ１の数や配置パターンがランダムである点が、実施形態１と異なる。図１～６に示す実施形態１、実施形態２による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略、或いは簡潔にする。

【0082】

実施形態１、実施形態２で説明したように、画素領域４００内の電源や接地線等の抵抗分布によって、画素６００の出力が抵抗分布に基づいた出力特性になることがある。これは、水平、垂直に連続した出力が、特定の傾向をもった出力特性、例えばシェーディングとなり、画質を劣化させる１つの要因となる。特に連続して変化する出力特性は、撮像画像では形状として認識されやすい。

【0083】

図７に示すように、金属接合部ＭＢの数や配置パターンが異なる複数の画素ブロックがランダムに配置されていることにより、電源線、接地線等の配線抵抗の分布が連続した分布とならない。具体的には、第１画素ブロックと平面視で重なる位置に配される金属接合部ＭＢ１の第１画素ブロックの内部における配置パターンと、第２画素ブロックと平面視で重なる位置に配される金属接合部ＭＢ１の第２画素ブロックの内部における配置パターンが異なる。言い換えると、第１画素ブロックと平面視で重なる位置に配される金属接合部ＭＢ１と第２画素ブロックと平面視で重なる位置に配される金属接合部ＭＢ１とを重ね合わせたときに異なる位置に金属接合部ＭＢ１が配されている。第１画素ブロックと平面視で重なる位置に配される金属接合部ＭＢ１と第２画素ブロックと平面視で重なる位置に配される金属接合部ＭＢ１とを重ね合わせるとは、平行に移動させて重ねることを指す。金属接合部ＭＢ１のすべてが異なる位置に配される必要はなく、少なくとも１つの金属接合部ＭＢ１が異なる位置に配されていればよい。

【0084】

本実施形態によれば、配線抵抗の分布に起因した出力特性は連続した出力特性として視認しにくくなる。

【0085】

なお、画質の劣化をより防ぐために、隣接する画素ブロック間で金属接合部ＭＢの密度の差を規定する、あるいは、配線の抵抗分布に応じて、画素ブロック単位での金属接合部ＭＢの数や密度を決める構成にしてもいい。なお、金属接合部ＭＢが配置されない画素ブロックがあってもよい。

【0086】

実施形態１、実施形態２では、パッド配線３１３の配置位置、遮光部８００の配置や画素領域４００の周囲に配置される構成要素との配線接続関係による配線抵抗の差を低減し、画質劣化を抑制する構成を説明した。本実施形態では、画素ブロック４３６のように、複数の金属接合部ＭＢを配置できる単位ブロックが複数配置される構成において、単位ブロックの各々で、金属接合部ＭＢの個数、もしくは密度を変えることで、特定のパターンの出力特性を抑制できる。

【0087】

（実施形態４）
本発明の実施形態４の光電変換装置について、図８、図９を用いて説明する。本実施形態の光電変換装置は、画素ブロック内の金属接合部ＭＢ１の数が、一端から他端に向かって変わる点が実施形態１と異なる。図１～７に示す実施形態１、実施形態２、実施形態３による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略、或いは簡潔にする。

【0088】

図８は、実施形態１で説明した図２（Ａ）、図２（Ｂ）について、各構成要素の動作による生じる熱分布の例を示す模式図である。図９は、本実施形態による光電変換装置における画素ブロック４３０、４３５、４３７、４３８の配置や金属接合部ＭＢ１－７の配置の構成を説明する図である。

【0089】

図２（Ａ）や図２（Ｂ）において、各構成要素で、動作周波数や消費電力が異なる。例えば、図２（Ａ）の出力部４２０や図２（Ｂ）の信号処理制御回路５０３は、デジタル信号処理がされる構成要素のため、他の構成要素と比較して高周波数で動作している。このような構成要素では、電源変動や消費電力が他の構成要素に対して相対的に大きくなることがある。信号生成回路４１２、４２３についても同様あり、Ａ／Ｄ変換動作のクロックや参照比較電圧、Ｐ／Ｓ変換用のクロックを生成する回路のため、電源変動や消費電力が他の構成要素に対して相対的に大きくなることがある。電源変動の影響は、配線、もしくは、配線間や絶縁層の寄生容量を介して他の構成要素に伝搬する。一方、回路動作時の消費電流は、例えば、電源線や接地線の抵抗成分、トランジスタ素子や抵抗素子等の各回路を構成する素子の抵抗成分と併せて、熱の発生要因となる。他の構成要素に比較して消費電力が大きい場合、局所的な熱源となり、特定の熱分布を生じさせることがある。なお、１つの構成要素内であっても、素子の集積度の差や駆動周波数、単位時間当たりのトランジスタの活性化率の差によって、消費電力の差、つまり熱の分布が生じることがある。

【0090】

図８（Ａ）は、チップ３０８の熱分布の例を示す模式図である。熱分布９００は、出力部４２０を中心とした熱分布であり、熱分布９０１は、信号生成回路４２３を中心とする熱分布である。ここでは、信号生成回路４１２の熱分布は省略する。

【0091】

図８（Ａ）の熱分布のうち、特に熱分布９００は、画素領域４００の画素６００に影響する。画素６００を構成する光電変換素子６０３は、一般に暗電流といわれるノイズを発生させる。暗電流は温度によって変化するため、図８（Ａ）のような熱分布の場合、画素領域４００のうち、熱分布９００近傍とそれ以外で暗電流の大きさが異なり、撮像画像について、画像ムラや２次元のシェーディングとなり画質を劣化させうる。図８（Ｂ）は、チップ３０９の熱分布の例を示す模式図である。熱分布９０２は、信号処理制御回路５０３を中心とする熱分布である。図８（Ｂ）では、チップ３０８に配置される画素領域４００の位置を示している。図８（Ｂ）は、貼り合せた状態で画素領域４００に熱分布９０２が影響することを示しており、信号処理制御回路５０３による熱分布９０２についても、画素領域４００の暗電流に影響し、撮像画像の画像ムラや２次元のシェーディングとなり画質を劣化させうる。このように、配置する構成要素の位置や消費電力の差によって、チップ３０８、もしくはチップ３０９で熱分布が生じ、この熱分布の影響によって画質の劣化を生じさせうる。

【0092】

そこで、本実施形態では、熱分布９０２の近傍に位置する画素ブロックの金属接合部ＭＢ１の数と、当該画素ブロックよりも熱分布９０２から離れた位置における画素ブロックの金属接合部ＭＢ１の数とを変えている。図９は、金属接合部ＭＢ１の配置数、密度の異なる画素ブロック４３０、４３５、４３７、４３８を配列した構成としている。なお、画素ブロック４３７、４３８は、上下反転して配置したパターンについて、同じ符号を付している。

【0093】

本実施例では、特に信号処理制御回路５０３に起因した熱分布９０２対して、金属接合部ＭＢ１の配置数、密度を減らし、配置パターンを調整している。これは、チップ３０９から、チップ３０８への熱の伝達を低減するためである。熱の伝達について、図１を用いて説明する。

【0094】

図１で説明したように、チップ３０８とチップ３０９を貼り合せた状態では、層間絶縁膜１０７、１３６、配線層１１４、１４３が接触している。信号処理制御回路５０３で発生した熱は、配線構造１９１を構成する層間絶縁層、コンタクト層、配線層の熱伝導率に基づいて熱が伝達される。熱伝導率は、一般に絶縁膜を構成する絶縁材料より配線層やコンタクト層を構成する金属の方が高い。つまり、金属接合部ＭＢ５よりも、信号線や電源、接地線を接続するために、配線層やコンタクト層が接続される金属接合部ＭＢ１の方が、部材間の熱の伝達がしやすいことになる。そのため、図９のように金属接合部ＭＢ１、金属接合部ＭＢ５の数や密度、配置パターンを熱分布９０２に対応した構成とすることで、信号処理制御回路５０３で発生する熱の伝達を低減できる。これにより、画素領域４００への信号処理制御回路５０３による熱分布９０２の影響を低減し、暗電流ムラや２次元のシェーディングによる画質劣化を抑制しうる。

【0095】

本実施形態では、信号処理制御回路５０３から画素領域４００への熱の伝達を低減する構成を説明したが、信号処理回路４１０やその他の構成要素についても同様に、熱分布の影響が生じうるため、他の構成要素についても熱の伝達を調整する構成としてもいい。図１０は、接合面Ｘについて、画素領域４００、信号処理回路４１０、出力部４２０、信号生成回路４２３の配置位置を示し、金属接合部ＭＢ１～ＭＢ５の配置例を説明する図である。

【0096】

図８（Ｂ）で説明した熱分布９０２に対し、信号処理回路４１０に接続される制御信号や電源、接地線との金属接合部ＭＢ１の配置数や配置密度を減らすことで、信号処理制御回路５０３からの熱の伝達を低減する構成としている。一方で、信号生成回路４２３のように他の構成要素に対して熱分布が影響しない場合、信号生成回路４２３に接続される制御信号や電源、接地線との金属接合部ＭＢ１の配置数や配置密度を増やす構成としている。

【0097】

この構成では、チップ３０９への熱の伝達を増加させて、信号生成回路４２３で発生する熱をチップ３０９に拡散させ、放熱の効果を得ることができる。これにより、信号生成回路４２３において、高温時に発生する可能性のある回路誤動作や特性変化を抑制できる。また、近接して配置される出力部４２０との相互の熱分布の影響も低減できる。さらに、例えばパッド配線３１３Ｂのように光電変換装置外と接続される配線や、体積の大きい配線に接続する割合を増やすことで、より高い効果を得ることができる。例えばパッド配線３１３Ｂと接続すれば、ワイヤを介してパッケージ、光電変換装置が実装される基板等、熱の伝達経路が増え、放熱量を増加させることができ、配線の体積が大きければ、熱容量が増加して熱の変動量を小さくできる。

【0098】

以上、説明したように、本実施形態では、構成要素間の消費電力の差によって生じうる熱分布に対して、金属接合部ＭＢ１の配置個数、密度、配置パターンを調整することにより、熱の伝達を調整する。これにより、熱の分布に起因する撮像画像の画質劣化や、回路の温度特性変化の影響を抑制しうる。なお、熱の分布は、熱解析専用のシミュレーションや消費電力の計算、各回路の活性化率等から算出することができる。

【0099】

本実施形態では説明を省略したが、電源変動について、部材間で電源や接地電位を共有するような場合においては、金属接合部ＭＢ１の配置数、配置密度、配置位置やパターンを調整してもよい。これにより、構成要素間の金属を介した電源変動の影響を低減できる場合がある。

【0100】

なお、上記の説明では、第１の蓄積時間の画素６００の集合と、第１の蓄積時間とは異なる第２の蓄積時間の画素の集合と、をそれぞれ画素ブロックと呼んでいるが、本実施形態において、蓄積時間の異なる画素６００の集合である必要はない。例えば、画素領域４００において、ｍ個（ｍは４以上の整数）の画素６００をブロック１とし、ブロック１とは異なる位置に配されたｍ個の画素６００をブロック２とし、ブロック１とブロック２とを比較してもよい。画素領域内において、ブロック２が、ブロック１よりも熱分布９００に起因する信号処理制御回路から離れて配置されている場合は、ブロック２に対応して配される金属接合部ＭＢ１の数をブロック１に対応して配される金属接合部ＭＢ１の数よりも多くしてもよい。

【0101】

（実施形態５）
本発明の実施形態５の光電変換装置について、図１１～図１３を用いて説明する。本実施形態の光電変換装置は、金属接合部ＭＢ５の代わりに金属接合部のパターンＭＢＰを用いる点が実施形態１と異なる。図１～１０に示す実施形態１～実施形態４による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略、或いは簡潔にする。

【0102】

図１１は、実施形態１で説明した図２（Ａ）、（Ｂ）について、各構成要素の配置位置、パッド配線３１３の配置、金属接合部の配置の関係を説明する図である。図１２は、接続領域の配置数や密度を説明する図である。図１３は、チップ３０８に配置した構成要素と、チップ３０９に配置されるパッド配線との接続関係を説明する図である。

【0103】

図１１は、接合面Ｘについて、画素領域４００、信号処理回路４１０、出力部４２０、パッド配線３１３の配置位置を示し、金属接合部ＭＢ５に代わり、図１２（Ａ）～図１２（Ｃ）に示す金属接合部のパターンＭＢＰが配置されている。図１１は、周辺領域において、平面視でｏ（ｏは３以上の整数）個の金属接合部ＭＢに重なる第１ブロックと、第２ブロックとを有する。第２ブロックは、第１ブロックと同じ面積であり、第１ブロックに配された金属接合部と同数の金属接合部に重なる。そして、平面視で第１ブロックに重なる位置に配された金属接合部ＭＢ１の数と、第２ブロックに重なる位置に配された金属接合部ＭＢ１の数と、が異なる。

【0104】

金属接合部のパターンＭＢＰには、図１２（Ａ）～（Ｃ）に示すように、複数個の金属接合部ＭＢが配置されている。図１２（Ａ）～（Ｃ）では、４個の金属接合部ＭＢを示しているが、４個に限定されない。図１１では、説明の便宜上、図２（Ａ）で説明したパッド配線３１３と各構成要素との接続関係とは異なる接続関係の構成としている。画素領域４００は、パッド配線３１３Ｂ－３２、３１３Ｂ－３３、３１３Ｂ－３７、３１３Ｂ－３８の４パッドから電源電位、もしくは接地電位が供給される。信号処理回路４１０は、パッド配線３１３Ｂ－３１、３１３Ｂ－３６の左右２パッドから電源電位、もしくは接地電位が供給される。出力部４２０は、本実施形態ではデジタル出力を差動出力するＬＶＤＳであり、パッド配線３１３Ｂ－３４、３１３Ｂ－３５の２パッドに差動出力２端子が接続される。例えば図１２（Ａ）が第１ブロックに重なる位置に配される金属接合部ＭＢであり、図１２（Ｂ）が第２ブロックに重なる位置に配された金属接合部ＭＢであるとする。このとき、各ブロックに配される金属接合部ＭＢの数は同じであるが、半導体素子層１０１および半導体素子層１３０を接続する金属接合部ＭＢ１の数が各ブロックで異なる。このように、周辺領域において、ブロック間における金属接合部ＭＢ１の数を変えてもよい。

【0105】

図１３（Ａ）は、信号処理回路４１０とパッド配線３１３Ｂ－３１、３１３Ｂ－３６の接続関係の模式図である。図１１では、パッド配線３１３Ｂ－３１、３１３Ｂ－３６は、金属接合部のパターンＭＢＰを介して信号処理回路４１０に接続される。図１３（Ａ）では、パッド配線３１３Ｂ－３１に接続される金属接合部のパターンＭＢＰは、図１２（Ａ）で示すように３つの金属接合部ＭＢ１と、１つの金属接合部とを含む。一方、パッド配線３１３Ｂ－３６に接続される金属接合部のパターンＭＢＰは、図１２（Ｂ）で示すように４つの金属接合部ＭＢ１を含む。

【0106】

信号処理回路４１０のように、画素領域４００に対応して１方向、もしくは２方向に延在して配置される構成要素は、電源、接地配線の低抵抗化を図るために、複数のパッドから電源電位、接地電位を供給することがある。例えば、本実施例のように左右から電源電位、もしくは接地電位を供給することで、配線抵抗を低減し、また電圧降下の影響も低減できる。この場合、パッド配線３１３Ｂ－３１から信号処理回路４１０の経路の抵抗値と、パッド配線３１３Ｂ－３６から信号処理回路４１０の経路の抵抗値はそろえておくことが望ましい。例えば、左右で抵抗値が異なる場合、抵抗値に応じて電源、もしくは接地電位の電圧降下の勾配が生じる。この場合、信号処理回路４１０の左右から供給される不図示の別の基準電位や制御信号との電位勾配の関係が崩れ、信号処理の誤動作や特異な出力特性等が生じることがある。例えば、Ａ／Ｄ変換出力に左右どちらかに偏ったシェーディングが生じることがある。特に光電変換装置では、画素領域４００は光学的に左右対称の特性になるように設計されるため、信号処理回路４１０の左右一方に偏ったシェーディングによって、撮像画像の光学特性に影響する可能性がある。

【0107】

本実施形態では、パッド配線３１３Ｂ－３１とパッド配線３１３Ｂ－３６の配置位置の関係から、パッド配線と信号処理回路４１０までの配線距離が左右で異なる。したがって、配線を同一配線幅で配置した場合に、パッドから信号処理回路４１０までの経路の抵抗が左右で異なる。配線幅や配線パターンを調整して配線抵抗をそろえることもできるが、他の構成要素との関係による制約で容易ではない場合がある。図１３（Ａ）のように、パッド配線３１３Ｂ－３１とパッド配線３１３Ｂ－３６に接続される金属接合部ＭＢ１の個数を調整することで、左右で異なる抵抗成分を簡便に調整できる。これにより、電源電位、接地電位が左右対称に供給できる。

【0108】

図１３（Ｂ）は、出力部４２０の差動出力２端子と、パッド配線３１３Ｂ－３４、３１３Ｂ－３５の接続関係の模式図である。差動出力２端子の配線は、各々の伝送路のインピーダンスを揃えることと、不図示の光電変換装置外の伝送路のインピーダンスを考慮した、伝送路の設計が肝要である。そのため、出力部４２０の出力端子とパッド配線の配置関係は、各出力配線が対称になるように配置されるが、配置される他の構成要素、パッド配線の位置によって、容易に対称な配置ができないことがある。この場合も、図１２（Ｂ）のように、パッド配線３１３Ｂ－３４には、例えば図１２（Ｃ）で示すように２つの金属接合部ＭＢ１と２つの金属接合部ＭＢ５を含む金属接合部のパターンＭＢＰが配される。一方、パッド配線３１３Ｂ－３５には、例えば図１２（Ａ）で示すように３つの金属接合部ＭＢ１と１つの金属接合部ＭＢ５を含む金属接合部のパターンＭＢＰが配される。このように、金属接合部ＭＢ１の個数、密度を調整することで、差動出力２端子の伝送路のインピーダンスを簡便に調整できる。

【0109】

画素領域４００についても同様で、４つのパッドのそれぞれに接続する配線と金属接合部のパターンＭＢＰの構成を調整することで、上下左右対称に電源電位や接地電位を供給できる。

【0110】

なお、上で説明したように、金属接合部のパターンＭＢＰの個数や、金属接合部のパターンＭＢＰの中の金属接合部ＭＢ１、ＭＢ５の個数や分布は、図１２に示す構成に限定されない。また、金属接合部ＭＢ５の代わりに、金属接合部ＭＢ２～金属接合部ＭＢ５の少なくともいずれか１つを用いてもよい。本実施形態では、パッド配線との各構成要素の接続関係に着目した構成例であるが、金属接合部を含む信号経路についても本実施例の構成が適用できる。

【0111】

以上、説明したように、電源配線、接地配線、信号配線等、金属接合部ＭＢを含む配線について、金属接合部ＭＢの個数、密度を調整することにより、配線抵抗を含むインピーダンスの調整が容易にできる。

【0112】

（実施形態６）
本発明の実施形態６による光電変換装置について、図１４を用いて説明する。図１～１３に示す第１～５の実施例による光電変換装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。

【0113】

図１４は、実施形態５で説明した図１３（Ｂ）、出力部４２０とパッド配線３１３Ｂ－３４、３１３Ｂ－３５の接続について、差動出力２端子のうち、一方の出力線について金属接合部の配置を説明する図である。

【0114】

平面視で出力部４２０に重なる領域において、金属接合部ＭＢ１が３行３列、計９個配置され、出力部４２０の差動出力２端子のうち、一方が接続されている。また、平面視で９個の金属接合部ＭＢ１を取り囲むように、金属接合部ＭＢ２～ＭＢ５のいずれかにより構成される金属接合部が２行２列で配されている。さらに、金属接合部ＭＢ２～ＭＢ５の外側には、金属接合部ＭＢ１が配置され、出力部４２０の差動出力線とは別の信号配線や電源、接地線が接続される。他方の出力線についても図１４同様の配置、接続構成とする。

【0115】

出力部４２０がＬＶＤＳ等の差動出力形式の場合、一定量の電流が、光電変換装置外の不図示の終端素子を介して、中央に配置された金属接合部ＭＢ１に流れる。この場合、電流が流れている金属接合部ＭＢ１を中心として磁界が生じる。デジタルデータが変化すると電流が流れる向きが変化し、磁界も変化する。例えば、別の構成要素の電源、信号線が接続された金属接合部ＭＢ２～金属接合部ＭＢ５が中央の金属接合部ＭＢ１に隣接して配置された場合、変化する磁界の影響を受けることがある。例えば、撮像対象である被写体の変化に応じて、デジタルデータの変動が生じ、デジタルデータの変動に伴う電流の変動に連動して、他の構成要素の電源変動を引き起こし、誤動作やノイズを発生させる可能性がある。これは撮像画像の画質劣化の要因になりうる。

【0116】

本実施形態では、差動出力線が接続される金属接合部ＭＢ１周辺において、金属接合部ＭＢ１の数や密度を減らすことで、他の構成要素の電源や信号線への磁界変動の影響を低減することができる。なお、差動出力端子によらず、デジタル信号処理をする構成要素では、金属接合部を介した電源電流の変動が大きい場合がある。この場合も同様に、電流変動の大きい電源や接地線の接続領域に対して、周辺の金属接合部ＭＢ１の数や密度を減らすことで、他の構成要素の電源や信号線への磁界変動の影響を低減することができる。

【0117】

（実施形態７）
図１５は、本実施形態による光電変換システム５０の構成を示すブロック図である。本実施形態の光電変換システム５０は、上記の光電変換装置のいずれかの構成を適用した光電変換装置２０００を含む。図１５では、光電変換システム５０として撮像システムを示している。撮像システムの具体例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラ等が挙げられる。光電変換システム５０は、光電変換装置２０００、レンズ５０２０、絞り５０４、レンズ５０２０の保護のためのバリア５０６を有する。光電変換システム５０は、光電変換装置２０００から出力される出力信号の処理を行う信号処理部５０８０（画像信号生成部）を有する。信号処理部５０８０は、必要に応じて入力信号に対して各種の補正、圧縮を行って出力する信号処理の動作を行う。信号処理部５０８０は、光電変換装置２０００より出力される出力信号に対してＡＤ変換処理を実施する機能を備えていてもよい。光電変換システム５０は、更に、画像データを一時的に記憶するためのバッファメモリ部５１、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）５２を有する。更に光電変換システム５０は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体５３、記録媒体５３に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）５４を有する。

【0118】

更に光電変換システム５０は、各種演算を行うとともにデジタルスチルカメラ全体を制御する全体制御・演算部５５、光電変換装置２０００と信号処理部５０８０に各種タイミング信号を出力するタイミング発生部５６を有する。光電変換装置２０００は、画像用信号を信号処理部５０８０に出力する。信号処理部５０８０は、光電変換装置２０００から出力される画像用信号に対して所定の信号処理を実施し、画像データを出力する。また、信号処理部５０８０は、画像用信号を用いて、画像を生成する。

【0119】

上述した各実施形態の光電変換装置を用いて光電変換システムを構成することにより、より良質の画像が取得可能な撮像システムを実現することができる。

【0120】

（実施形態８）
本実施形態の光電変換システム及び移動体について、図１６を用いて説明する。本実施形態では、車載カメラに関する撮像システムの一例を示す。図１６は、車両システムとこれに搭載される撮像システムの一例を示したものである。光電変換システム７０１は、光電変換装置７０２、画像前処理部７１５、集積回路７０３、光学系７１４を含む。光学系７１４は、光電変換装置７０２に被写体の光学像を結像する。光電変換装置７０２は、光学系７１４により結像された被写体の光学像を電気信号に変換する。光電変換装置７０２は、上述の各実施形態のいずれかの光電変換装置である。画像前処理部７１５は、光電変換装置７０２から出力された信号に対して所定の信号処理を行う。光電変換システム７０１には、光学系７１４、光電変換装置７０２及び画像前処理部７１５が、少なくとも２組設けられており、各組の画像前処理部７１５からの出力が集積回路７０３に入力されるようになっている。

【0121】

集積回路７０３は、光電変換システム用途向けの集積回路であり、メモリ７０５を含む画像処理部７０４、光学測距部７０６、視差演算部７０７、物体認知部７０８、異常検出部７０９を含む。画像処理部７０４は、画像前処理部７１５の出力信号に対して、現像処理や欠陥補正等の画像処理を行う。メモリ７０５は、撮像画像の一次記憶、撮像画素の欠陥位置を格納する。光学測距部７０６は、被写体の合焦や、測距を行う。視差演算部７０７は、複数の光電変換装置７０２により取得された複数の画像データから視差（視差画像の位相差）の算出を行う。物体認知部７０８は、車、道、標識、人等の被写体の認知を行う。異常検出部７０９は、光電変換装置７０２の異常を検出すると、主制御部７１３に異常を発報する
集積回路７０３は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよいし、これらの組合せによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

【0122】

主制御部７１３は、光電変換システム７０１、車両センサー７１０、制御ユニット７２０等の動作を統括・制御する。なお、主制御部７１３を持たず、光電変換システム７０１、車両センサー７１０、制御ユニット７２０が個別に通信インターフェースを有して、それぞれが通信ネットワークを介して制御信号の送受を行う（例えばＣＡＮ規格）方法も取りうる。

【0123】

集積回路７０３は、主制御部７１３からの制御信号を受け或いは自身の制御部によって、光電変換装置７０２へ制御信号や設定値を送信する機能を有する。例えば、集積回路７０３は、光電変換装置７０２内の電圧スイッチ１３を信号駆動させるための設定や、フレーム毎に電圧スイッチ１３を切り替える設定等を送信する。

【0124】

光電変換システム７０１は、車両センサー７１０に接続されており、車速、ヨーレート、舵角などの自車両走行状態及び自車外環境や他車・障害物の状態を検出することができる。車両センサー７１０は、視差画像から対象物までの距離情報を取得する距離情報取得手段でもある。また、光電変換システム７０１は、自動操舵、自動巡行、衝突防止機能等の種々の運転支援を行う運転支援制御部７１１に接続されている。特に、衝突判定機能に関しては、光電変換システム７０１や車両センサー７１０の検出結果を基に他車・障害物との衝突推定・衝突有無を判定する。これにより、衝突が推定される場合の回避制御、衝突時の安全装置起動を行う。

【0125】

また、光電変換システム７０１は、衝突判定部での判定結果に基づいて、ドライバーに警報を発する警報装置７１２にも接続されている。例えば、衝突判定部の判定結果として衝突可能性が高い場合、主制御部７１３は、ブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして、衝突を回避、被害を軽減する車両制御を行う。警報装置７１２は、音等の警報を鳴らす、カーナビゲーションシステムやメーターパネルなどの表示部画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

【0126】

本実施形態では、車両の周囲、例えば前方又は後方を光電変換システム７０１で撮影する。図１６（ｂ）に、車両前方を光電変換システム７０１で撮像する場合の光電変換システム７０１の配置例を示す。

【0127】

また、本実施形態では、他の車両と衝突しない制御を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。さらに、光電変換システム７０１は、自車両等の車両に限らず、例えば、船舶、航空機或いは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

【0128】

（その他の実施形態）
以上、各実施形態について説明したが、本発明はこれらの実施形態に制限されるものではなく、様々な変更および変形が可能である。また、各実施形態は相互に適用可能である。

【符号の説明】

【0129】

１０１ 半導体素子層
１３０ 半導体素子層
１９０ 配線構造
１９１ 配線構造
３０８ チップ
３０９ チップ
ＭＢ 金属接合部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】